JP2005122107A - Load drive circuit and display device using the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a load drive circuit, successfully suppressed in unnecessary electromagnetic wave generation through suppressing transition time in a drive voltage waveform even under a reduced effective load, and a display device using this circuit. <P>SOLUTION: The load drive circuit comprising a drive circuit (101) inversively amplifying a signal, used for driving a load, input through an input terminal, and output from an output terminal; a first current source (110) connected to the input terminal of the drive circuit and being capable of controlling the current output; and a first switch circuit (111) connected between the input terminal of the drive circuit and a first reference potential point, and the display device using the same are provided. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、負荷駆動回路及びディスプレイ装置に関し、特に負荷となるプラズマディスプレイやエレクトロルミネッセンス、液晶ディスプレイ（ＬＣＤ）などのディスプレイパネルを駆動する際の不要輻射を低減できる駆動回路及びディスプレイ装置に関するものである。   The present invention relates to a load driving circuit and a display device, and more particularly to a driving circuit and a display device that can reduce unnecessary radiation when driving a display panel such as a plasma display, electroluminescence, liquid crystal display (LCD), or the like as a load. .

図１０は三電極面放電交流駆動型プラズマディスプレイパネルを概略的に示すブロック図であり、図１１は図１０に示すプラズマディスプレイパネルの電極構造を説明するための断面図である。図１０及び図１１において、参照符号２０７は放電セル（表示セル）、２１０は背面ガラス基板、２１１，２２１は誘電体層、２１２は蛍光体、２１３は隔壁、２１４はアドレス電極（Ａ１〜Ａｄ）、２２０は前面ガラス基板、そして、２２２はＸ電極（Ｘ１〜ＸＬ）又はＹ電極（Ｙ１〜ＹＬ）を示している。なお、参照符号Ｃａはアドレス電極における隣接電極間の容量を示し、また、Ｃｇはアドレス電極における対向電極（Ｘ電極及びＹ電極）間の容量を示している。   FIG. 10 is a block diagram schematically showing a three-electrode surface discharge AC drive type plasma display panel, and FIG. 11 is a cross-sectional view for explaining an electrode structure of the plasma display panel shown in FIG. 10 and 11, reference numeral 207 is a discharge cell (display cell), 210 is a rear glass substrate, 211 and 221 are dielectric layers, 212 is a phosphor, 213 is a barrier rib, and 214 is an address electrode (A1 to Ad). 220 denotes a front glass substrate, and 222 denotes an X electrode (X1 to XL) or a Y electrode (Y1 to YL). Reference symbol Ca indicates the capacitance between adjacent electrodes in the address electrode, and Cg indicates the capacitance between the counter electrodes (X electrode and Y electrode) in the address electrode.

プラズマディスプレイパネル２０１は、背面ガラス基板２１０及び前面ガラス基板２２０の２枚のガラス基板により構成され、前面ガラス基板２２０には、維持電極（ＢＵＳ電極と透明電極を含む）として構成されるＸ電極（Ｘ１，Ｘ２，〜ＸＬ）及びＹ電極（走査電極：Ｙ１，Ｙ２，〜ＹＬ）が配設されている。   The plasma display panel 201 includes two glass substrates, a rear glass substrate 210 and a front glass substrate 220. The front glass substrate 220 has X electrodes (including a BUS electrode and a transparent electrode) configured as sustain electrodes. X1, X2,... XL) and Y electrodes (scanning electrodes: Y1, Y2,... YL) are arranged.

背面ガラス基板２１０には、維持電極（Ｘ電極及びＹ電極）２２２と直交するようにアドレス電極（Ａ１，Ａ２、〜Ａｄ）２１４が配置されており、これらの電極により放電発光を発生する表示セル２０７が、維持電極の同じ番号のＸ電極及びＹ電極で挟まれ（Ｙ１−Ｘ１，Ｙ２−Ｘ２、…）、且つ、アドレス電極と交差する領域にそれぞれ形成される。   On the rear glass substrate 210, address electrodes (A1, A2,..., Ad) 214 are arranged so as to be orthogonal to the sustain electrodes (X electrode and Y electrode) 222, and a display cell that generates discharge light emission by these electrodes. 207 are formed between the X electrodes and Y electrodes of the same number as the sustain electrodes (Y1-X1, Y2-X2,...), And are formed in regions intersecting with the address electrodes.

図１２は図１０に示すプラズマディスプレイパネルを用いたプラズマディスプレイ装置の全体構成を示すブロック図であり、表示パネルに対する駆動回路の主要部を示している。   FIG. 12 is a block diagram showing an overall configuration of a plasma display device using the plasma display panel shown in FIG. 10, and shows a main part of a drive circuit for the display panel.

図１２に示されるように、三電極面放電交流駆動型プラズマディスプレイ装置は、表示パネル２０１と、外部より入力されるインターフェイス信号により表示パネルの駆動回路を制御するための制御信号を形成する制御回路２０５と、この制御回路２０５からの制御信号によりパネル電極を駆動するためのＸ共通ドライバ（Ｘ電極駆動回路）２０６と、走査電極駆動回路（走査ドライバ）２０３及びＹ共通ドライバ２０４と、アドレス電極駆動回路（アドレスドライバ）２０２とにより構成される。   As shown in FIG. 12, a three-electrode surface discharge AC drive type plasma display device includes a display panel 201 and a control circuit for forming a control signal for controlling a display panel drive circuit by an interface signal input from the outside. 205, an X common driver (X electrode drive circuit) 206 for driving the panel electrode by a control signal from the control circuit 205, a scan electrode drive circuit (scan driver) 203 and a Y common driver 204, and address electrode drive And a circuit (address driver) 202.

Ｘ共通ドライバ２０６は維持電圧パルスを発生し、また、Ｙ共通ドライバ２０４も同じく維持電圧パルスを発生し、そして、走査ドライバ２０３は各走査電極（Ｙ１〜ＹＬ）を独立に駆動して走査する。また、アドレスドライバ２０２は、各アドレス電極（Ａ１〜Ａｄ）に対して表示データに対応したアドレス電圧パルスを印加する。   The X common driver 206 generates a sustain voltage pulse, the Y common driver 204 also generates a sustain voltage pulse, and the scan driver 203 drives each scan electrode (Y1 to YL) independently for scanning. The address driver 202 applies an address voltage pulse corresponding to display data to each address electrode (A1 to Ad).

制御回路２０５は、クロックＣＬＫ及び表示データＤＡＴＡを受け取ってアドレスドライバ２０２にアドレス制御信号を供給する表示データ制御部２５１、及び、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃを受け取って、走査ドライバ２０３を制御する走査ドライバ制御部２５３並びに共通ドライバ（Ｘ共通ドライバ２０６及びＹ共通ドライバ２０４）を制御する共通ドライバ制御部２５４を備えている。なお、表示データ制御部２５１は、フレームメモリ２５２を備えている。   The control circuit 205 receives the clock CLK and the display data DATA and supplies an address control signal to the address driver 202. The control circuit 205 receives the vertical synchronization signal Vsync and the horizontal synchronization signal Hsync, and controls the scanning driver 203. And a common driver control unit 254 for controlling the common driver (X common driver 206 and Y common driver 204). The display data control unit 251 includes a frame memory 252.

図１３は図１２に示すプラズマディスプレイ装置の駆動波形の一例を示す図であり、主として、全面書き込み期間（ＡＷ）、全面消去期間（ＡＥ）、アドレス期間（ＡＤＤ）及びサスティン期間（維持放電期間：ＳＵＳ）における各電極への印加電圧波形の概略を示している。   FIG. 13 is a diagram showing an example of drive waveforms of the plasma display device shown in FIG. 12, which mainly includes a full write period (AW), a full erase period (AE), an address period (ADD), and a sustain period (sustain discharge period: SUS) shows an outline of a voltage waveform applied to each electrode.

図１３において、画像表示に直接係わる駆動期間は、アドレス期間ＡＤＤとサスティン期間ＳＵＳであり、アドレス期間ＡＤＤにおいて表示する画素を選択し、次のサスティン期間において選択された画素を維持発光させることで、所定の明るさでの画像表示を行うようになっている。なお、図１３は、１フレームを複数のサブフレーム（サブフィールド）で構成した場合の各サブフレームにおける駆動波形を示すものである。   In FIG. 13, the driving period directly related to the image display is an address period ADD and a sustain period SUS. By selecting a pixel to be displayed in the address period ADD and sustaining light emission in the selected pixel in the next sustain period, An image is displayed with a predetermined brightness. FIG. 13 shows drive waveforms in each subframe when one frame is composed of a plurality of subframes (subfields).

まず、アドレス期間ＡＤＤにおいて、走査電極であるＹ電極（Ｙ１〜ＹＬ）に対して一斉に中間電位である−Ｖｍｙを印加した後、順次、−Ｖｙレベルの走査電圧パルスを切り換えて印加する。このとき、それぞれのＹ電極への走査パルスの印加に同期させて各アドレス電極（Ａ電極：Ａ１〜Ａｄ）に対して＋Ｖａレベルのアドレス電圧パルスを印加することで各走査ライン上の画素選択を行う。   First, in the address period ADD, -Vmy that is an intermediate potential is applied to the Y electrodes (Y1 to YL) that are scan electrodes all at once, and then a scan voltage pulse of -Vy level is sequentially switched and applied. At this time, pixel selection on each scan line is performed by applying an address voltage pulse of + Va level to each address electrode (A electrode: A1 to Ad) in synchronization with the application of the scan pulse to each Y electrode. Do.

次のサスティン期間ＳＵＳにおいては、全ての走査電極（Ｙ１〜ＹＬ）及びＸ電極（Ｘ１〜ＸＬ）に対して共通の＋Ｖｓレベルの維持電圧パルスを交互に印加することで、先に選択された画素に対して維持発光を生じさせ、この連続印加により所定の輝度による表示を行う。また、このような一連の駆動波形の基本動作を組み合わせて発光回数を制御することで、濃淡の階調表示を行うことも可能になる。   In the next sustain period SUS, a common + Vs level sustain voltage pulse is alternately applied to all the scan electrodes (Y1 to YL) and the X electrodes (X1 to XL), so that the previously selected pixel is selected. Sustained light emission is generated for this, and display with a predetermined luminance is performed by this continuous application. Further, by controlling the number of times of light emission by combining the basic operations of such a series of drive waveforms, it becomes possible to perform grayscale display.

ここで、全面書込み期間ＡＷは、パネルの全ての表示セルに対して書き込み電圧パルスを印加することで、各表示セルを活性化し表示特性を均一に保つためのものであり、ある一定の周期で挿入される。また、全面消去期間ＡＥは、画像表示を行うためのアドレス動作とサスティン動作を新たに開始する前に、パネルの全ての表示セルに消去電圧パルスを印加することで、以前の表示内容を消しておくためのものである。   Here, the entire writing period AW is for activating each display cell by applying a write voltage pulse to all the display cells of the panel to keep the display characteristics uniform, and at a certain period. Inserted. Further, the entire erase period AE erases the previous display contents by applying an erase voltage pulse to all the display cells of the panel before starting a new address operation and sustain operation for image display. It is for keeping.

図１４は、図１２に示したプラズマディスプレイ装置に用いられるアドレスドライバ２０２に使用する、アドレス電極駆動回路の回路図の一例を示す。図１４に示すアドレス電極駆動回路は、例えば下記の特許文献１に開示されている。アドレス電極（Ａ１〜Ａｄ）に流れる電流のほとんどの成分が電極寄生容量の充放電電流であるので、アドレス電極は図示したように容量性負荷１００と見なすことができる。   FIG. 14 shows an example of a circuit diagram of an address electrode drive circuit used for the address driver 202 used in the plasma display device shown in FIG. The address electrode drive circuit shown in FIG. 14 is disclosed in, for example, Patent Document 1 below. Since most of the current flowing through the address electrodes (A1 to Ad) is the charge / discharge current of the electrode parasitic capacitance, the address electrode can be regarded as a capacitive load 100 as shown.

例えば、表示パネルのアドレス電極（Ａ１〜Ａｄ）の数が３０７２本（１０２４画素×ＲＧＢ）と多数になった場合、図１４に示したアドレス電極駆動回路を１２８回路分集積化したドライブＩＣ２４個の出力をアドレス電極に接続する。アドレス電極への接続には、例えばフレキシブル基板が用いられ、ドライブＩＣが単一チップか或いは複数チップの単位でそのフレキシブル基板に実装される。   For example, when the number of address electrodes (A1 to Ad) on the display panel is as large as 3072 (1024 pixels × RGB), 24 drive ICs in which 128 address electrode drive circuits shown in FIG. Connect the output to the address electrode. For example, a flexible substrate is used for connection to the address electrode, and the drive IC is mounted on the flexible substrate in units of a single chip or a plurality of chips.

図１４に示した回路図において、一つのアドレス電極は容量性負荷１００に相当する。ローサイド側出力素子（ＮチャンネルＭＯＳＦＥＴ）１０１は低圧側基準電位であるグランドと容量性負荷１００との間に接続される。また、ハイサイド側出力素子（ＰチャンネルＭＯＳＦＥＴ）１０２はアドレス駆動電圧のハイレベルに相当する高圧電位Ｖａを供給する駆動電源１０７と容量性負荷１００との間に接続される。   In the circuit diagram shown in FIG. 14, one address electrode corresponds to the capacitive load 100. The low-side output element (N-channel MOSFET) 101 is connected between the ground which is the low-voltage side reference potential and the capacitive load 100. The high-side output element (P-channel MOSFET) 102 is connected between the drive power supply 107 that supplies a high voltage potential Va corresponding to the high level of the address drive voltage and the capacitive load 100.

また、ハイサイド側出力素子１０２を駆動する回路の例として、図１４においてはレベルシフト回路１０８を示す。レベルシフト回路１０８においては、ＰチャンネルＭＯＳＦＥＴ１０３とＮチャンネルＭＯＳＦＥＴ１０４から成るインバータ回路によってハイサイド側出力素子１０２を駆動する。その際のＰチャンネルＭＯＳＦＥＴ１０３の駆動を、ＰチャンネルＭＯＳＦＥＴ１０５とＮチャンネルＭＯＳＦＥＴ１０６から成る入力のもう一つのインバータ回路とのフリップフロップ動作によって行っている。   Further, as an example of a circuit for driving the high-side output element 102, a level shift circuit 108 is shown in FIG. In the level shift circuit 108, the high-side output element 102 is driven by an inverter circuit composed of a P-channel MOSFET 103 and an N-channel MOSFET 104. In this case, the P-channel MOSFET 103 is driven by a flip-flop operation with another input inverter circuit composed of the P-channel MOSFET 105 and the N-channel MOSFET 106.

図１５は、アドレス電極駆動回路のアドレス期間ＡＤＤ（図１３）の動作を示すタイミング図を用いて説明する。図１５においては、アドレス電極駆動回路の出力電圧Ｖｏと各駆動素子１０１〜１０６の入力電圧ＶＧ１〜ＶＧ６のタイミング関係を示している。出力電圧Ｖｏが立ち上がる期間ＴＡにおいては、入力電圧ＶＧ１をハイレベルからローレベルに反転してローサイド側出力素子１０１を遮断し、入力電圧ＶＧ４をハイレベル、入力電圧ＶＧ６をローレベルに反転することにより、ハイサイド側出力素子１０２が導通する。これにより、出力電圧Ｖｏは、高圧電位Ｖａになる。また、逆に出力電圧Ｖｏが立ち下がる期間ＴＢにおいては、入力電圧ＶＧ４をローレベル、入力電圧ＶＧ６をハイレベルに反転することにより、ハイサイド側出力素子１０２を遮断させ、入力電圧ＶＧ１をハイレベルに反転してローサイド側出力素子１０１を導通させる。これにより、出力電圧Ｖｏは、グランドレベル（０Ｖ）になる。   FIG. 15 will be described with reference to a timing chart showing the operation of the address period ADD (FIG. 13) of the address electrode drive circuit. FIG. 15 shows the timing relationship between the output voltage Vo of the address electrode drive circuit and the input voltages VG1 to VG6 of the drive elements 101 to 106. In the period TA during which the output voltage Vo rises, the input voltage VG1 is inverted from high level to low level to shut off the low-side output element 101, the input voltage VG4 is inverted to high level, and the input voltage VG6 is inverted to low level. The high-side output element 102 becomes conductive. As a result, the output voltage Vo becomes the high voltage potential Va. Conversely, in the period TB during which the output voltage Vo falls, the input voltage VG4 is inverted to the low level and the input voltage VG6 is inverted to the high level, thereby cutting off the high-side output element 102 and setting the input voltage VG1 to the high level. And the low-side output element 101 is turned on. As a result, the output voltage Vo becomes the ground level (0 V).

特開平５−２４９９１６号公報JP-A-5-249916

上記の図１５に示した出力電圧Ｖｏの波形における立ち上がり時間と立ち下がり時間は、それぞれ、ハイサイド側出力素子１０２とローサイド側出力素子１０１の出力電流で負荷容量１００を充放電する時間である。ここで、図１１に示した表示パネル２０１の隣接し合うアドレス電極は、ディスプレイの表示映像に依存して適宜に高圧電位Ｖａとグランドレベルの間でスイッチングされる。よって、この時の負荷容量１００は実効的に次のように大きく変化して作用する。すなわち、対象とするアドレス電極に対して、左右の両隣接電極共に同方向に同時スイッチングする場合（例えば共にグランドレベルから高圧電位Ｖａに変化する場合）には、負荷容量１００は充放電の不要な隣接電極間容量Ｃａを含まずに容量Ｃｇのみとなって最小値を示す。また、逆に左右の両隣接電極共に逆方向に同時スイッチングする場合（例えば一方がグランドレベルから高圧電位Ｖａに変化し、他方が高圧電位Ｖａからグランドレベルに変化する場合）には、両方の隣接電極間容量Ｃａに２倍の電荷を供給することになり、負荷容量１００は最大のＣｇ＋４Ｃａとなる。負荷容量１００の変化比は、一般的に３倍以上になる。ハイサイド側出力素子１０２とローサイド側出力素子１０１の出力電流は、表示パネル２０１に必要な駆動速度が得られるように大きく設計しなくてはならない。そのため、最小負荷時に出力電圧Ｖｏの波形は急峻に変化してその遷移時間が激減してしまい、それに伴って生じる不要な電磁波輻射の増大が問題となっていた。不要電磁波による他の電子機器への妨害はＥＭＩ（Electro Magnetic Interference）と呼ばれ、規定された規格を満たすレベルに抑制する必要がある。一般的に不要輻射の抑制においては、その発生抑制を設計の初期段階から講じておかないと、電磁波シールドを新たに設けたり、フィルタ素子を追加するといった対策に要するコストが増大する。   The rise time and fall time in the waveform of the output voltage Vo shown in FIG. 15 are times for charging and discharging the load capacitor 100 with the output currents of the high-side output element 102 and the low-side output element 101, respectively. Here, the adjacent address electrodes of the display panel 201 shown in FIG. 11 are appropriately switched between the high voltage potential Va and the ground level depending on the display image on the display. Therefore, the load capacity 100 at this time effectively changes and acts as follows. That is, when the left and right adjacent electrodes are simultaneously switched in the same direction with respect to the target address electrode (for example, when both change from the ground level to the high voltage potential Va), the load capacitor 100 does not require charging / discharging. It does not include the interelectrode capacitance Ca, but only the capacitance Cg and shows the minimum value. Conversely, when both the left and right adjacent electrodes are simultaneously switched in the opposite direction (for example, when one changes from the ground level to the high voltage potential Va and the other changes from the high voltage potential Va to the ground level), both the adjacent electrodes are adjacent. As a result, double charge is supplied to the interelectrode capacitance Ca, and the load capacitance 100 becomes the maximum Cg + 4Ca. The change ratio of the load capacity 100 is generally three times or more. The output currents of the high-side output element 102 and the low-side output element 101 must be designed to be large so that the drive speed necessary for the display panel 201 can be obtained. For this reason, the waveform of the output voltage Vo changes steeply at the time of the minimum load, and the transition time is drastically reduced, and an increase in unnecessary electromagnetic wave radiation that occurs along with this has been a problem. Interference with other electronic devices due to unnecessary electromagnetic waves is called EMI (Electro Magnetic Interference) and needs to be suppressed to a level that satisfies the specified standard. Generally, in suppressing unwanted radiation, unless the suppression of occurrence is taken from the initial stage of design, the cost required for measures such as newly providing an electromagnetic wave shield or adding a filter element increases.

本発明の目的は、実効的な負荷が減少した場合においても駆動電圧波形における遷移時間の減少を抑えることによって、不要な電磁波の発生を抑えることができる負荷駆動回路を提供すること、およびその駆動回路を用いたディスプレイ装置を提供することである。   An object of the present invention is to provide a load driving circuit capable of suppressing generation of unnecessary electromagnetic waves by suppressing a decrease in transition time in a driving voltage waveform even when an effective load is reduced, and driving thereof. A display device using a circuit is provided.

本発明の一観点によれば、負荷を駆動するために入力端子に入力される信号を反転増幅して出力端子から出力する駆動回路と、駆動回路の入力端子に接続され、電流出力の制御が可能な第１の電流源と、駆動回路の入力端子及び第１の基準電位点間に接続される第１のスイッチ回路とを有する負荷駆動回路及びそれを用いたディスプレイ装置が提供される。   According to one aspect of the present invention, a drive circuit that inverts and amplifies a signal input to an input terminal to drive a load and outputs the signal from the output terminal, and a current output that is connected to the input terminal of the drive circuit. Provided are a load driving circuit having a possible first current source and a first switch circuit connected between an input terminal of the driving circuit and a first reference potential point, and a display device using the load driving circuit.

駆動回路の入力端子に第１の電流源を接続することにより、駆動回路の入出力端子間の寄生容量を介した信号帰還の効果によって、駆動回路の出力電圧のスイッチング速度を一定に抑制することができる。スイッチング速度の抑制によって、不要輻射を低減できる。さらに、駆動回路の入力端子に第１のスイッチ回路を接続することにより、駆動回路を高速に遮断できる。駆動回路を即座に遮断することによって、駆動回路の能動動作領域電流や負荷駆動回路に発生する貫通電流などのスイッチング動作に不要な電流を抑えることができ、電力消費を低減できる。   By connecting the first current source to the input terminal of the drive circuit, the switching speed of the output voltage of the drive circuit is kept constant by the effect of signal feedback through the parasitic capacitance between the input and output terminals of the drive circuit. Can do. Unwanted radiation can be reduced by suppressing the switching speed. Furthermore, the drive circuit can be shut off at high speed by connecting the first switch circuit to the input terminal of the drive circuit. By immediately shutting off the drive circuit, current unnecessary for the switching operation such as an active operation region current of the drive circuit and a through current generated in the load drive circuit can be suppressed, and power consumption can be reduced.

（第１の実施形態）
図１は、本発明の第１の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。集積回路（ＩＣ）１２１は、ＮチャンネルＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ（以下、ＦＥＴという）１０１、ＰチャンネルＭＯＳＦＥＴ１０２、駆動電源１０７、電流源１１０及びスイッチ回路１１１を有する。集積回路１２１は、図１２のアドレスドライバ２０２に相当する。負荷容量１００は、前述の図１４の負荷容量１００の説明と同様に図１２のアドレス電極Ａ１〜Ａｄの負荷容量に相当し、実効的に変動する。本実施形態の負荷駆動回路は、例えばプラズマディスプレイ装置に適用可能である。プラズマディスプレイ装置の説明は、前述の図１０〜図１３の説明と同じである。 (First embodiment)
FIG. 1 is a circuit diagram of a load driving circuit according to the first embodiment of the present invention, in which a change in driving speed due to a load change is suppressed. The integrated circuit (IC) 121 includes an N-channel MOS (Metal Oxide Semiconductor) field effect transistor (hereinafter referred to as FET) 101, a P-channel MOSFET 102, a drive power supply 107, a current source 110, and a switch circuit 111. The integrated circuit 121 corresponds to the address driver 202 in FIG. The load capacity 100 corresponds to the load capacity of the address electrodes A1 to Ad in FIG. 12 and varies effectively as in the description of the load capacity 100 in FIG. The load driving circuit of this embodiment is applicable to a plasma display device, for example. The description of the plasma display device is the same as the description of FIGS.

ＮチャンネルＭＯＳＦＥＴ１０１は、ゲートが電流源１１０に接続され、ソースがグランド電位点に接続され、ドレインが出力端子１２２に接続される。電流源１１０は、電流出力の制御が可能である。スイッチ回路１１１は、ＮチャンネルＭＯＳＦＥＴ１０１のゲート及びグランド電位点間に接続される。ＰチャンネルＭＯＳＦＥＴ１０２は、ソースが駆動電源１０７の陽極に接続され、ドレインがＭＯＳＦＥＴ１０１のドレインと共に出力端子１２２に接続される。駆動電源１０７は、陰極がグランド電位であり、陽極が高圧正電位Ｖａである。寄生容量１１２は、容量値がＣμであり、ＮチャンネルＭＯＳＦＥＴ１０１のドレイン及びゲート間の寄生容量である。負荷容量１００は、アドレス電極の負荷容量であり、出力端子１２２及びグランド電位点間の容量で表される。   The N-channel MOSFET 101 has a gate connected to the current source 110, a source connected to the ground potential point, and a drain connected to the output terminal 122. The current source 110 can control the current output. The switch circuit 111 is connected between the gate of the N-channel MOSFET 101 and the ground potential point. The P-channel MOSFET 102 has a source connected to the anode of the drive power supply 107 and a drain connected to the output terminal 122 together with the drain of the MOSFET 101. The drive power supply 107 has a cathode at a ground potential and an anode at a high voltage positive potential Va. The parasitic capacitance 112 has a capacitance value of Cμ and is a parasitic capacitance between the drain and the gate of the N-channel MOSFET 101. The load capacitance 100 is a load capacitance of the address electrode, and is represented by a capacitance between the output terminal 122 and the ground potential point.

入力電圧ＶＧ１は、ＮチャンネルＭＯＳＦＥＴ１０１のゲートに印加される入力電圧である。入力電圧ＶＧ２は、ＰチャンネルＭＯＳＦＥＴ１０２のゲートに印加される入力電圧である。出力電圧Ｖｏは、出力端子１２２の電圧であり、ＭＯＳＦＥＴ１０１及び１０２の出力電圧である。   The input voltage VG1 is an input voltage applied to the gate of the N-channel MOSFET 101. The input voltage VG2 is an input voltage applied to the gate of the P-channel MOSFET 102. The output voltage Vo is a voltage at the output terminal 122 and is an output voltage of the MOSFETs 101 and 102.

ＮチャンネルＭＯＳＦＥＴ１０１はローサイド側出力素子であり、ＰチャンネルＭＯＳＦＥＴ１０２はハイサイド側出力素子であり、これらはＭＯＳＦＥＴに限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタ等でもよい。出力素子１０１及び１０２は、ゲートに相当する入力端子に入力される信号を反転増幅して、ドレインに相当する出力端子から出力信号を出力する。これにより、出力端子１０１及び１０２は、変動負荷１００を駆動することができる。   The N-channel MOSFET 101 is a low-side output element, and the P-channel MOSFET 102 is a high-side output element. These are not limited to MOSFETs, and may be IGBTs (Insulated Gate Bipolar Transistors), bipolar transistors, or the like. The output elements 101 and 102 invert and amplify the signal input to the input terminal corresponding to the gate, and output the output signal from the output terminal corresponding to the drain. Thereby, the output terminals 101 and 102 can drive the variable load 100.

図１において、ハイサイド側出力素子１０２とローサイド側出力素子１０１、駆動電源１０７を含む負荷駆動回路は、ディスプレイの表示パネルの電極などに相当する実効的には変動する負荷容量１００を駆動している。ローサイド側出力素子１０１の入力端子には、電流源１１０とＭＯＳＦＥＴなどの能動素子から成るスイッチ回路１１１が接続されている。ローサイド側出力素子１０１の入出力端子間の寄生容量１１２の大きさをＣμとする。   In FIG. 1, a load driving circuit including a high-side output element 102, a low-side output element 101, and a driving power supply 107 drives an effectively varying load capacitance 100 corresponding to an electrode of a display panel of a display. Yes. A switch circuit 111 made of an active element such as a current source 110 and a MOSFET is connected to the input terminal of the low-side output element 101. The size of the parasitic capacitance 112 between the input / output terminals of the low-side output element 101 is Cμ.

図２に示すタイミング図を用いて、アドレス期間ＡＤＤ（図１３）における図１の回路動作を説明する。図２では、上から順に、出力電圧Ｖｏ、入力電圧ＶＧ１、電流源１１０の出力電流、スイッチ回路１１１のオン／オフ、入力電圧ＶＧ２を示す。   The circuit operation of FIG. 1 in the address period ADD (FIG. 13) will be described using the timing chart shown in FIG. In FIG. 2, the output voltage Vo, the input voltage VG1, the output current of the current source 110, the on / off state of the switch circuit 111, and the input voltage VG2 are shown in order from the top.

出力電圧Ｖｏをグランドレベルから高圧電位Ｖａ（例えば６０Ｖ）に立ち上げる期間ＴＢにおいては、まず、スイッチ回路１１１をオフからオンに切り替えてローサイド側出力素子１０１の入力電圧ＶＧ１を高速に低圧電位ＶＬ１（例えば０Ｖ）に下げることによって、ローサイド側出力素子１０１を遮断する。その後、ハイサイド側出力素子１０２を、その入力電圧ＶＧ２を低圧電位ＶＬ２（例えば０Ｖ）に下げることにより導通させる。これにより、出力電圧Ｖｏは、高圧電位Ｖａになる。   In the period TB in which the output voltage Vo rises from the ground level to the high voltage potential Va (for example, 60 V), first, the switch circuit 111 is switched from OFF to ON, and the input voltage VG1 of the low-side output element 101 is quickly changed to the low voltage potential VL1 ( For example, the low-side output element 101 is cut off by reducing the voltage to 0V. Thereafter, the high-side output element 102 is made conductive by lowering its input voltage VG2 to a low voltage potential VL2 (for example, 0 V). As a result, the output voltage Vo becomes the high voltage potential Va.

出力電圧Ｖｏを高圧電位Ｖａからグランドレベルに立ち下げる期間ＴＡにおいては、まず、入力電圧ＶＧ２を高圧電位ＶＨ２（例えば６０Ｖ）に高速に立ち上げることによりハイサイド側出力素子１０２を高速に遮断する。また、それと同時にスイッチ回路１１１も遮断する。但し、出力電圧Ｖｏが高圧電位Ｖａに安定保持できると共に、ローサイド側出力素子１０１を遮断して貫通電流の発生を抑えられるのであれば、スイッチ回路１１１はハイサイド側出力素子１０２の遮断前にオフしておいても構わない。その後、電流源１１０からローサイド側出力素子１０１が導通する方向にゲート電流ＩＧを流すことによって、ローサイド側出力素子１０１の入力電圧ＶＧ１は、その閾値電圧まで上昇した後、帰還容量１１２を介した負帰還によってほぼ一定の電圧Ｖｆ１に保持される。この負帰還の現れる期間Ｔｆの間、出力電圧Ｖｏはほぼ一定のスルーレートで高圧電位Ｖａからグランドレベルに下降する。負荷１００の駆動電流がローサイド側出力素子１０１の電流能力以下に収まっている限り、この負帰還の期間Ｔｆは負荷１００の変化に因らず一定時間（例えば、入力電圧ＶＬ１（例えば０Ｖ）とＶＨ１（例えば５Ｖ）の差が高圧電位Ｖａ（例えば６０Ｖ）に対して無視できるほど小さい場合にはＶａＣμ／ＩＧ）に維持される方向に制御される。電圧Ｖｆ１は、容量負荷１００の大きさにより変化する。容量負荷１００が大きいときには電圧Ｖｆ１が高くなり、容量負荷１００が小さいときには電圧Ｖｆ１が小さくなる。ただし、容量負荷１００が変動しても、出力電圧Ｖｏが高圧電位Ｖａからグランドレベルに立ち下がる期間Ｔｆはほぼ一定である。   In the period TA in which the output voltage Vo falls from the high voltage potential Va to the ground level, first, the input voltage VG2 is raised to the high voltage potential VH2 (for example, 60 V) at a high speed, thereby shutting off the high side output element 102 at a high speed. At the same time, the switch circuit 111 is shut off. However, the switch circuit 111 is turned off before the high-side output element 102 is cut off if the output voltage Vo can be stably held at the high-voltage potential Va and the low-side output element 101 is cut off to prevent the generation of the through current. It does not matter. Thereafter, the gate current IG is caused to flow from the current source 110 in the direction in which the low-side output element 101 is conducted, so that the input voltage VG1 of the low-side output element 101 rises to the threshold voltage, and then is negative through the feedback capacitor 112. The feedback is maintained at a substantially constant voltage Vf1. During the period Tf in which this negative feedback appears, the output voltage Vo drops from the high voltage potential Va to the ground level at a substantially constant slew rate. As long as the drive current of the load 100 stays below the current capability of the low-side output element 101, the negative feedback period Tf does not depend on changes in the load 100 (for example, the input voltage VL1 (eg, 0V) and VH1). When the difference (for example, 5V) is negligibly small with respect to the high-voltage potential Va (for example, 60V), the control is performed in such a direction that VaCμ / IG is maintained. The voltage Vf1 varies depending on the size of the capacitive load 100. When the capacitive load 100 is large, the voltage Vf1 increases. When the capacitive load 100 is small, the voltage Vf1 decreases. However, even if the capacitive load 100 fluctuates, the period Tf during which the output voltage Vo falls from the high voltage potential Va to the ground level is substantially constant.

従って、図１に示した駆動回路を用いれば、実効的に負荷１００が減少した場合に生じる駆動電圧波形における遷移時間の減少を抑えることができ、不要な電磁波の発生も抑えることができる。図１４の駆動回路を用いた場合には、図２に示すローサイド側出力素子１０１の入力電圧ＶＧ１と出力電圧Ｖｏの立ち下がり波形が一点鎖線のように急峻になり、不要輻射が懸念される。一般に電流源１１０は、ローサイド側出力素子１０１の低圧駆動電源を用いて構成されるので、ローサイド側出力素子１０１の入力電圧ＶＧ１がＶＨ１（例えば５Ｖ）に達した時点では電流源１１０の電流ＩＧは自動的に零になっている。   Therefore, if the drive circuit shown in FIG. 1 is used, a decrease in transition time in the drive voltage waveform that occurs when the load 100 is effectively reduced can be suppressed, and the generation of unnecessary electromagnetic waves can also be suppressed. When the drive circuit of FIG. 14 is used, the falling waveforms of the input voltage VG1 and the output voltage Vo of the low-side output element 101 shown in FIG. 2 become steep like a one-dot chain line, and there is a concern about unnecessary radiation. In general, the current source 110 is configured using a low-voltage drive power source of the low-side output element 101. Therefore, when the input voltage VG1 of the low-side output element 101 reaches VH1 (for example, 5V), the current IG of the current source 110 is It is automatically zero.

ここで、各出力素子の入力電圧ＶＧ１とＶＧ２の低圧電位ＶＬ１とＶＬ２、高圧電位ＶＨ１とＶＨ２は、ローサイド側出力素子１０１とハイサイド側出力素子１０２の設計に応じて、それぞれグランドレベルからロジック回路用低圧電源電圧（３Ｖや５Ｖなど）、高圧電位Ｖａ（数十Ｖほど）に変えられる。例えば、出力素子がＭＯＳＦＥＴやＩＧＢＴの場合には、ゲート酸化膜の厚みやゲート領域のＷ（幅）／Ｌ（長さ）の設計によって制御できる。   Here, the low-voltage potentials VL1 and VL2 and the high-voltage potentials VH1 and VH2 of the input voltages VG1 and VG2 of each output element are changed from the ground level to the logic circuit according to the design of the low-side output element 101 and the high-side output element 102, respectively. Low voltage power supply voltage (3V, 5V, etc.) and high voltage potential Va (several tens of volts). For example, when the output element is a MOSFET or IGBT, it can be controlled by designing the thickness of the gate oxide film or the W (width) / L (length) of the gate region.

なお、図１におけるこれらの出力素子にはＭＯＳＦＥＴが図示されているが、ＩＧＢＴやバイポーラトランジスタなど一般的なスイッチング素子が適用できることは言うまでもない。また、図１においては、ハイサイド側とローサイド側の出力素子の極性が相反するコンプリメンタリ構成の例を示したが、極性の同じトーテンポール構成を用いても良いことも言うまでもない。   In addition, although MOSFET is illustrated in these output elements in FIG. 1, it cannot be overemphasized that general switching elements, such as IGBT and a bipolar transistor, are applicable. In FIG. 1, an example of a complementary configuration in which the polarities of the output elements on the high side and the low side are opposite to each other is shown, but it goes without saying that a totem pole configuration having the same polarity may be used.

また、ＣＲＴディスプレイなどのように表示デバイスの駆動電極が少数の場合には、図１に示したような駆動回路を個別部品により構成することができる。しかし、プラズマディスプレイの表示パネルには多数の電極が設けられているので、これらの電極の駆動においては、図１に示した単一負荷の駆動回路を複数回路まとめて集積化した多出力ＩＣ１２１の適用が実用的である。   In addition, when the number of drive electrodes of the display device is small, such as a CRT display, the drive circuit as shown in FIG. 1 can be configured by individual components. However, since the display panel of the plasma display is provided with a large number of electrodes, in driving these electrodes, the multi-output IC 121 in which a plurality of single load driving circuits shown in FIG. Application is practical.

図１においては、プラズマディスプレイや液晶ディスプレイ、無機ＥＬディスプレイなどの表示パネル、ＣＲＴディスプレイのブラウン管の駆動電極などの容量性負荷を例示した。ブラウン管においても各表示原色用の駆動電極の間の寄生容量が実効的に変化する。しかし、本駆動回路は電流駆動デバイスである有機ＥＬディスプレイの表示パネルの電極のような抵抗性負荷に対しても、負荷の駆動電流に応じて出力素子の電流能力を設計して負帰還をかけることができるので、同様の効果を得ることができる。   In FIG. 1, capacitive loads such as a display panel such as a plasma display, a liquid crystal display, and an inorganic EL display, and a drive electrode of a cathode ray tube of a CRT display are illustrated. Also in the cathode ray tube, the parasitic capacitance between the drive electrodes for each display primary color is effectively changed. However, this drive circuit applies negative feedback to a resistive load such as a display panel electrode of an organic EL display, which is a current drive device, by designing the current capability of the output element according to the drive current of the load. Therefore, the same effect can be obtained.

（第２の実施形態）
図３は、本発明の第２の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図３において、図１に示した回路におけるものと同様の構成部分は同一符号で示した。ＰチャンネルＭＯＳＦＥＴ３１０は図１の電流源１１０に相当し、ＮチャンネルＭＯＳＦＥＴ３１１は図１のスイッチ回路１１１に相当する。ＰチャンネルＭＯＳＦＥＴ３１０は、ソースが低圧電源３００の陽極に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ１０１のゲートに接続される。低圧電源３００は、陰極がグランド電位であり、陽極が正電位Ｖｃｃ（例えば５Ｖ）である。ＮチャンネルＭＯＳＦＥＴ３１１は、ソースがグランド電位点に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ１０１のゲートに接続される。 (Second Embodiment)
FIG. 3 is a circuit diagram of a load driving circuit according to the second embodiment of the present invention, in which a change in driving speed due to load fluctuation is suppressed. In FIG. 3, the same components as those in the circuit shown in FIG. The P-channel MOSFET 310 corresponds to the current source 110 in FIG. 1, and the N-channel MOSFET 311 corresponds to the switch circuit 111 in FIG. The P-channel MOSFET 310 has a source connected to the anode of the low-voltage power supply 300 and a drain connected to the gate of the N-channel MOSFET 101. In the low-voltage power supply 300, the cathode is a ground potential and the anode is a positive potential Vcc (for example, 5V). The N-channel MOSFET 311 has a source connected to the ground potential point and a drain connected to the gate of the N-channel MOSFET 101.

ＰチャンネルＭＯＳＦＥＴ３１０は、例えばゲート及びソースに５Ｖを印加することにより、図４（Ｂ）の出力飽和電流（定電流）４０１を出力して動作し、ＮチャンネルＭＯＳＦＥＴ１０１を駆動することができる駆動素子である。図４（Ｂ）は、横軸がドレイン及びソース間電圧Ｖｄｓを示し、縦軸がドレイン電流（出力電流）Ｉｄを示す。   The P-channel MOSFET 310 is a driving element that can operate by outputting the output saturation current (constant current) 401 in FIG. 4B by applying 5 V to the gate and source, for example, and can drive the N-channel MOSFET 101. is there. In FIG. 4B, the horizontal axis indicates the drain-source voltage Vds, and the vertical axis indicates the drain current (output current) Id.

図３中、ローサイド側出力素子１０１の導通時には、その入力端子に低圧電源３００の電圧Ｖｃｃが駆動素子３１０を介して加えられる。ローサイド側出力素子１０１の遮断時には、その入力端子に駆動素子３１１を通して、ローサイド側出力素子１０１の基準電位と同じグランドレベルが印加される。ここで、駆動素子３１０をその出力飽和電流がＶａＣμ／Ｔｆに抑えられるように設計することにより、駆動素子３１０が図１に示した電流源１１０と同様に動作すると見なすことができる。駆動素子３１１は、ローサイド側出力素子１０１を高速に遮断できるように、その飽和電流を大きく設計することにより、図１に示したスイッチ回路１１１として用いることができる。   In FIG. 3, when the low-side output element 101 is conductive, the voltage Vcc of the low-voltage power supply 300 is applied to the input terminal via the drive element 310. When the low-side output element 101 is shut off, the same ground level as the reference potential of the low-side output element 101 is applied to the input terminal through the drive element 311. Here, by designing the drive element 310 so that its output saturation current can be suppressed to VaCμ / Tf, it can be considered that the drive element 310 operates in the same manner as the current source 110 shown in FIG. The drive element 311 can be used as the switch circuit 111 shown in FIG. 1 by designing the saturation current to be large so that the low-side output element 101 can be shut off at high speed.

（第３の実施形態）
図４（Ａ）は、本発明の第３の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。これ以降に説明する図面においても、既出の図面におけるものと同一の構成部分は同一符号で示していく。図４（Ａ）は、図３のＰチャンネルＭＯＳＦＥＴ３１０の代わりに、ＰチャンネルＭＯＳＦＥＴ４１０、ツェナーダイオード４２０、抵抗４３０及びＮチャンネルＭＯＳＦＥＴ４４０が設けられる。ＰチャンネルＭＯＳＦＥＴ４１０は、ソースが低圧電源３００の陽極に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ１０１のゲートに接続される。ツェナーダイオード４２０は、アノードがＰチャンネルＭＯＳＦＥＴ４１０のゲートに接続され、カソードが低圧電源３００の陽極に接続される。抵抗４３０は、ＰチャンネルＭＯＳＦＥＴ４１０のゲート及びＮチャンネルＭＯＳＦＥＴ４４０のドレイン間に接続される。ＮチャンネルＭＯＳＦＥＴ４４０は、スイッチ回路として動作し、ソースがグランド電位点に接続される。 (Third embodiment)
FIG. 4A shows a circuit diagram of a load driving circuit according to the third embodiment of the present invention, in which a change in driving speed due to load fluctuation is suppressed. In the drawings described below, the same components as those in the above-described drawings are denoted by the same reference numerals. 4A, a P-channel MOSFET 410, a Zener diode 420, a resistor 430, and an N-channel MOSFET 440 are provided instead of the P-channel MOSFET 310 of FIG. The P-channel MOSFET 410 has a source connected to the anode of the low-voltage power supply 300 and a drain connected to the gate of the N-channel MOSFET 101. Zener diode 420 has an anode connected to the gate of P-channel MOSFET 410 and a cathode connected to the anode of low-voltage power supply 300. Resistor 430 is connected between the gate of P-channel MOSFET 410 and the drain of N-channel MOSFET 440. The N-channel MOSFET 440 operates as a switch circuit, and the source is connected to the ground potential point.

図４（Ａ）に示す駆動回路においては、ローサイド側出力素子１０１の導通時に電流源として機能する駆動素子４１０に印加する駆動電圧を、ツェナーダイオード４２０を用いて低減していることを特徴とする。ＭＯＳＦＥＴ４１０のゲートには、例えば１．５Ｖが印加される。駆動素子４１０の導通時にその入力端子と基準電位印加端子の間に、スイッチ素子４４０と抵抗４３０を介してツェナーダイオード４２０に発生させたツェナー電圧を加える。例えば、駆動素子４１０にＭＯＳＦＥＴやＩＧＢＴなどの一般的な能動素子を用いた場合に、その能動素子の駆動電圧を最大駆動電圧よりも低く抑えることにより、能動素子の電流源として機能する出力電圧範囲（動作範囲）を広げることができる。これは、能動素子の駆動電圧の低減によって、入力端子と出力端子の間に適正バイアス電圧が印加できる出力電圧範囲を広げることができる。よって、本駆動回路においては、ローサイド側出力素子１０１の入力電圧ＶＧ１の広い範囲で駆動素子４１０の出力電流を一定に保持でき、負荷１００の大小による駆動速度の変動をさらに抑えることができる。   The drive circuit shown in FIG. 4A is characterized in that the drive voltage applied to the drive element 410 that functions as a current source when the low-side output element 101 is turned on is reduced by using a Zener diode 420. . For example, 1.5 V is applied to the gate of the MOSFET 410. A Zener voltage generated in the Zener diode 420 is applied between the input terminal and the reference potential application terminal via the switch element 440 and the resistor 430 when the drive element 410 is conductive. For example, when a general active element such as a MOSFET or IGBT is used as the driving element 410, the output voltage range that functions as a current source of the active element by keeping the driving voltage of the active element lower than the maximum driving voltage. (Operating range) can be expanded. This can widen the output voltage range in which an appropriate bias voltage can be applied between the input terminal and the output terminal by reducing the drive voltage of the active element. Therefore, in this drive circuit, the output current of the drive element 410 can be kept constant over a wide range of the input voltage VG1 of the low-side output element 101, and fluctuations in drive speed due to the size of the load 100 can be further suppressed.

例えば、図４（Ｂ）において、ＭＯＳＦＥＴ４１０のドレイン電流４０１はゲート及びソース間電圧が高いときの電流であり、ドレイン電流４０２はゲート及びソース間電圧が低いときの電流である。ＭＯＳＦＥＴ４１０のゲート及びソース間電圧を最大電圧よりも抑制して低くすることにより、出力飽和電流のソース及びドレイン間電圧Ｖｄｓの範囲を広くすることができる。   For example, in FIG. 4B, the drain current 401 of the MOSFET 410 is a current when the gate-source voltage is high, and the drain current 402 is a current when the gate-source voltage is low. By suppressing the voltage between the gate and source of the MOSFET 410 to be lower than the maximum voltage, the range of the source-drain voltage Vds of the output saturation current can be widened.

また、図４（Ａ）に示したツェナーダイオード４２０は、一般的なダイオードなどの定電圧素子や定電圧回路に、或いは抵抗に置き換えることによっても、駆動素子４１０の駆動電圧を低減できることは言うまでもない。   In addition, it goes without saying that the Zener diode 420 shown in FIG. 4A can reduce the drive voltage of the drive element 410 by replacing it with a constant voltage element such as a general diode, a constant voltage circuit, or a resistor. .

（第４の実施形態）
図５は、本発明の第４の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図５では、図３のＰチャンネルＭＯＳＦＥＴ３１０の代わりに、ＰチャンネルＭＯＳＦＥＴ４１０，４５０、抵抗４６０及びＮチャンネルＭＯＳＦＥＴ４７０が設けられる。ＰチャンネルＭＯＳＦＥＴ４１０は、ソースが低圧電源３００の陽極に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ１０１のゲートに接続される。ＰチャンネルＭＯＳＦＥＴ４５０は、ソースが低圧電源３００の陽極に接続され、ゲート及びドレインが相互に接続される。ＭＯＳＦＥＴ４１０及び４５０のゲートは、相互に接続される。ＭＯＳＦＥＴ４１０及び４５０は、カレントミラー回路を構成する。抵抗４６０は、ＰチャンネルＭＯＳＦＥＴ４５０のドレイン及びＮチャンネルＭＯＳＦＥＴ４７０のドレイン間に接続される。ＮチャンネルＭＯＳＦＥＴ４７０は、スイッチ回路であり、ソースがグランド電位点に接続される。 (Fourth embodiment)
FIG. 5 shows a circuit diagram of a load driving circuit according to the fourth embodiment of the present invention, in which a change in driving speed due to load fluctuation is suppressed. 5, P-channel MOSFETs 410 and 450, a resistor 460, and an N-channel MOSFET 470 are provided instead of the P-channel MOSFET 310 of FIG. The P-channel MOSFET 410 has a source connected to the anode of the low-voltage power supply 300 and a drain connected to the gate of the N-channel MOSFET 101. The P-channel MOSFET 450 has a source connected to the anode of the low-voltage power supply 300, and a gate and a drain connected to each other. The gates of MOSFETs 410 and 450 are connected to each other. MOSFETs 410 and 450 constitute a current mirror circuit. Resistor 460 is connected between the drain of P-channel MOSFET 450 and the drain of N-channel MOSFET 470. The N-channel MOSFET 470 is a switch circuit, and the source is connected to the ground potential point.

図５に示す駆動回路においては、集積化に適した高精度な回路構成によって駆動素子４１０に印加する駆動電圧を発生している。すなわち、ダイオード接続した駆動素子４５０に対して、スイッチ素子４７０と抵抗４６０を介して、駆動素子４１０に流すべき導通電流と等しい電流を流すことにより、駆動素子４１０に精度良くローサイド側出力素子１０１の駆動電流を流すことができる。ここで、駆動素子４５０と駆動素子４１０を同一ＩＣチップ上に同一構造で形成することによって、両駆動素子の特性をほとんど一致させることができる。また、駆動素子４５０と駆動素子４１０の出力電流を、これらの入力端子と基準電位印加端子の間に電圧Ｖｃｃを印加した時の出力飽和電流よりも小さく設計することによって、図４（Ａ）に示した駆動回路と同様にローサイド側出力素子１０１の入力電圧ＶＧｌの広い範囲で駆動素子４１０の出力電流を一定に保持できる。駆動素子４５０と駆動素子４１０は集積回路に多用されるカレントミラー回路を構成しており、駆動素子４１０に流すべき導通電流が同じであれば、他の多種のカレントミラー回路が適用できることは言うまでもない。例えば、駆動素子４５０の構造を駆動素子４１０の半分にシュリンク（縮小）して、駆動素子４５０の電流を半減することもできる。さらに、スイッチ素子４７０の出力端子を直接に駆動素子４５０の入力端子に接続すると共に、スイッチ素子４７０の出力飽和電流を駆動素子４１０に流すべき電流と等しく設計することによって、駆動素子４５０に流すべき電流を決めていた抵抗４６０を削除して回路規模を小さくすることもできる。   In the drive circuit shown in FIG. 5, a drive voltage to be applied to the drive element 410 is generated with a highly accurate circuit configuration suitable for integration. That is, by passing a current equal to the conduction current to be passed through the drive element 410 via the switch element 470 and the resistor 460 to the diode-connected drive element 450, the low-side output element 101 of the low-side output element 101 is accurately supplied to the drive element 410. A drive current can flow. Here, by forming the drive element 450 and the drive element 410 with the same structure on the same IC chip, the characteristics of both the drive elements can be made almost coincident. In addition, by designing the output currents of the drive element 450 and the drive element 410 to be smaller than the output saturation current when the voltage Vcc is applied between these input terminals and the reference potential application terminal, FIG. Similar to the drive circuit shown, the output current of the drive element 410 can be kept constant over a wide range of the input voltage VGl of the low-side output element 101. Needless to say, the drive element 450 and the drive element 410 constitute a current mirror circuit frequently used in an integrated circuit, and other various current mirror circuits can be applied as long as the conduction current to be passed through the drive element 410 is the same. . For example, the current of the drive element 450 can be halved by shrinking (reducing) the structure of the drive element 450 to half of the drive element 410. Further, the output terminal of the switch element 470 is directly connected to the input terminal of the drive element 450, and the output saturation current of the switch element 470 is designed to be equal to the current to be passed through the drive element 410, so that it should be passed through the drive element 450. It is also possible to reduce the circuit scale by removing the resistor 460 that has determined the current.

（第５の実施形態）
図６は、本発明の第５の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図６は、図１の回路に、容量値Ｃｆの帰還コンデンサ５１０を付加した回路である。帰還コンデンサ５１０は、ＮチャンネルＭＯＳＦＥＴ１０１のゲート及びドレイン間の寄生容量１１２に並列に付加接続され、例えばアルミニウム電極間に絶縁物を設けることにより構成される。 (Fifth embodiment)
FIG. 6 shows a circuit diagram of a load driving circuit according to the fifth embodiment of the present invention, in which a change in driving speed due to load fluctuation is suppressed. FIG. 6 is a circuit in which a feedback capacitor 510 having a capacitance value Cf is added to the circuit of FIG. The feedback capacitor 510 is additionally connected in parallel to the parasitic capacitance 112 between the gate and drain of the N-channel MOSFET 101, and is configured by providing an insulator between aluminum electrodes, for example.

図６に示す駆動回路においては、ローサイド側出力素子１０１の入出力端子間に帰還コンデンサ５１０を付加することによって、負荷変動による駆動速度変化をさらに抑えると共に、駆動速度の設定精度を向上させることができる。ローサイド側出力素子１０１の入力端子と基準電位印加端子の間にも、一般的には容量値Ｃπなる寄生容量５００が存在する。但し、本実施形態で用いるような反転増幅動作におけるローサイド側出力素子１０１の実効的な入力容量は、ミラー効果により電圧増幅度倍に見える入出力端子間の寄生容量１１２によって決められ、寄生容量５００は無視できることが多い。しかし、駆動回路に必要となる駆動速度が速くて、不要輻射の抑制のためには負荷変動による駆動速度変化をさらに抑える必要がある場合もある。本実施形態において、負荷変動による駆動速度変化の抑制効果は、出力素子１０１の入出力端子間の寄生容量１１２を介した負帰還が大きいほど高められる。本実施形態における負帰還量は、出力素子１０１の入出力端子間の静電容量の入力端子・基準電位印加端子間の静電容量に対する比が大きいほど大きくできる。従って、出力素子１０１の入出力端子間に新たに帰還コンデンサ５１０を付加することによって、負荷変動による駆動速度変化をさらに抑えることができる。また、出力素子１０１の電圧増幅度と寄生容量１１２の容量値Ｃμとの積が寄生容量５００の容量値Ｃπに対して十分に大きくできない場合にも、帰還コンデンサ５１０を付加することによって、駆動速度の設定精度を向上させることができる。   In the drive circuit shown in FIG. 6, by adding a feedback capacitor 510 between the input and output terminals of the low-side output element 101, it is possible to further suppress the change in drive speed due to load fluctuations and improve the setting accuracy of the drive speed. it can. A parasitic capacitance 500 having a capacitance value Cπ generally exists between the input terminal of the low-side output element 101 and the reference potential application terminal. However, the effective input capacitance of the low-side output element 101 in the inverting amplification operation used in the present embodiment is determined by the parasitic capacitance 112 between the input and output terminals that appears to be double the voltage amplification factor due to the Miller effect, and the parasitic capacitance 500 Is often negligible. However, the drive speed required for the drive circuit is high, and there are cases where it is necessary to further suppress changes in drive speed due to load fluctuations in order to suppress unwanted radiation. In the present embodiment, the effect of suppressing a change in driving speed due to a load change is enhanced as the negative feedback through the parasitic capacitance 112 between the input and output terminals of the output element 101 increases. The amount of negative feedback in this embodiment can be increased as the ratio of the capacitance between the input and output terminals of the output element 101 to the capacitance between the input terminal and the reference potential application terminal increases. Therefore, by newly adding a feedback capacitor 510 between the input and output terminals of the output element 101, a change in driving speed due to a load change can be further suppressed. Further, when the product of the voltage amplification degree of the output element 101 and the capacitance value Cμ of the parasitic capacitance 112 cannot be sufficiently increased with respect to the capacitance value Cπ of the parasitic capacitance 500, the driving speed can be increased by adding the feedback capacitor 510. The setting accuracy can be improved.

（第６の実施形態）
図７は、本発明の第６の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図７は、図１の回路に、低圧電源３００、ＰチャンネルＭＯＳＦＥＴ６１０及びスタートアップ容量（静電容量）６００を付加した回路である。ＰチャンネルＭＯＳＦＥＴ６１０は、スイッチ回路であり、ソースが低圧電源３００の陽極の正電位Ｖｃｃ（基準電位点）に接続される。スタートアップ容量６００は、ＰチャンネルＭＯＳＦＥＴ６１０のドレイン及びＮチャンネルＭＯＳＦＥＴ１０１のゲート間に接続される。 (Sixth embodiment)
FIG. 7 shows a circuit diagram of a load driving circuit according to the sixth embodiment of the present invention, in which a change in driving speed due to a load change is suppressed. FIG. 7 is a circuit in which a low-voltage power supply 300, a P-channel MOSFET 610, and a start-up capacitor (capacitance) 600 are added to the circuit of FIG. P-channel MOSFET 610 is a switch circuit, and its source is connected to the positive potential Vcc (reference potential point) of the anode of low-voltage power supply 300. The startup capacitor 600 is connected between the drain of the P-channel MOSFET 610 and the gate of the N-channel MOSFET 101.

図７に示す駆動回路においては、ローサイド側出力素子１０１を導通させる際に、その入力電圧ＶＧ１をスレショルド電圧Ｖｔｈまで高速に立ち上げるべく、スタートアップ容量６００とスイッチ素子６１０を介して、ローサイド側出力素子１０１の入力端子にその駆動電源３００を接続している。図２の期間ＴＢからＴＡへの切り換え後、出力素子１０１の入力電圧ＶＧ１をスレショルド電圧Ｖｔｈまで高速に立ち上げることによって、駆動回路のスイッチングにおける制御遅延時間とその温度ドリフト量や製品バラツキを削減できるので、駆動速度を抑えて不要輻射を低減して回路設計することができる。   In the drive circuit shown in FIG. 7, when the low-side output element 101 is made conductive, the low-side output element is connected via the start-up capacitor 600 and the switch element 610 in order to quickly raise the input voltage VG1 to the threshold voltage Vth. The drive power supply 300 is connected to the input terminal 101. After switching from the period TB to TA in FIG. 2, the input voltage VG1 of the output element 101 is quickly raised to the threshold voltage Vth, thereby reducing the control delay time in the switching of the drive circuit, its temperature drift amount, and product variations. Therefore, it is possible to design a circuit by suppressing the driving speed and reducing unnecessary radiation.

例えば、スイッチ素子６１０にＭＯＳＦＥＴを用いた場合にはスタートアップ容量６００の容量値Ｃｓを、Ｖｔｈ×Ｃｉｎ／（Ｖｃｃ−Ｖｔｈ）とする。ここで、Ｃｉｎはローサイド側出力素子１０１の入力端子ラインに寄生する全入力容量である。スタートアップ容量６００には、コンデンサなどの容量素子が適用できることは言うまでもないが、集積回路チップやプリント回路板上の複数の配線パターンの交差容量を用いることもできる。また、ローサイド側出力素子１０１に複数の入力電極を形成して、そのうちの片方の電極と寄生容量を用いることもできる。例えば、ローサイド側出力素子１０１がＭＯＳＦＥＴやＩＧＢＴの場合には、ダブルゲート構造とする。図７に示した駆動回路においては、ローサイド側出力素子１０１を導通させる直前までに一度、スイッチ素子６１０をオンし、出力素子１０１の入力電圧ＶＧ１がスレショルド電圧Ｖｔｈに至った段階でオフする。この制御によってスタートアップ容量６００は、電流源１１０とスイッチ素子６１０を構成するＭＯＳＦＥＴのソース及びドレイン間寄生ダイオードを介して零Ｖに放電される。スイッチ素子６１０にＩＧＢＴのようなダイオードの寄生しない素子を用いた場合には、ＭＯＳＦＥＴを用いた構成と同様のダイオードやスイッチ回路を新たに並列付加すれば良い。   For example, when a MOSFET is used as the switch element 610, the capacitance value Cs of the startup capacitor 600 is set to Vth × Cin / (Vcc−Vth). Here, Cin is the total input capacitance parasitic on the input terminal line of the low-side output element 101. Needless to say, a capacitance element such as a capacitor can be applied to the startup capacitor 600, but a cross capacitance of a plurality of wiring patterns on an integrated circuit chip or a printed circuit board can also be used. It is also possible to form a plurality of input electrodes on the low-side output element 101 and use one of these electrodes and parasitic capacitance. For example, when the low-side output element 101 is a MOSFET or IGBT, a double gate structure is used. In the drive circuit shown in FIG. 7, the switch element 610 is turned on once immediately before the low-side output element 101 is turned on, and turned off when the input voltage VG1 of the output element 101 reaches the threshold voltage Vth. By this control, the start-up capacitor 600 is discharged to zero V via the parasitic diode between the source and drain of the MOSFETs constituting the current source 110 and the switch element 610. When an element such as an IGBT that does not have a diode parasitic is used as the switch element 610, a diode or a switch circuit similar to the structure using the MOSFET may be newly added in parallel.

（第７の実施形態）
図８は、本発明の第７の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図７は、図１の回路に、低圧電源３００及びＰチャンネルＭＯＳＦＥＴ７００を付加した回路である。ＰチャンネルＭＯＳＦＥＴ７００は、スイッチ回路であり、ソースが低圧電源３００の陽極の正電位Ｖｃｃ（基準電位点）に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ１０１のゲートに接続される。 (Seventh embodiment)
FIG. 8 shows a circuit diagram of a load driving circuit according to the seventh embodiment of the present invention, in which a change in driving speed due to load fluctuation is suppressed. FIG. 7 is a circuit in which a low-voltage power supply 300 and a P-channel MOSFET 700 are added to the circuit of FIG. The P-channel MOSFET 700 is a switch circuit, and has a source connected to the positive potential Vcc (reference potential point) of the anode of the low-voltage power supply 300 and a drain connected to the gate of the N-channel MOSFET 101.

図８に示す駆動回路においては、不要輻射が問題とならないレベルまで駆動回路の出力電圧Ｖｏが下降した段階で、スイッチ素子７００をオンさせて、ローサイド側出力素子１０１の入力電圧ＶＧ１を立ち上げる。この制御によって、負荷が重い場合における駆動回路の駆動速度を最大限に上げることができ、不要輻射の抑制と高速駆動の両立を図ることができる。   In the drive circuit shown in FIG. 8, when the output voltage Vo of the drive circuit drops to a level at which unnecessary radiation does not become a problem, the switch element 700 is turned on and the input voltage VG1 of the low-side output element 101 is raised. This control can maximize the drive speed of the drive circuit when the load is heavy, and can achieve both suppression of unnecessary radiation and high-speed drive.

（第８の実施形態）
図９は、本発明の第８の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子１０２に本発明を適用した回路を示す。本実施形態が図１の回路に対して付加された構成を説明する。ＮチャンネルＭＯＳＦＥＴ３２４は、ソースがグランド電位点に接続され、ドレインがＰチャンネルＭＯＳＦＥＴ３２２のゲートに接続される。ＰチャンネルＭＯＳＦＥＴ３２２は、ソースが駆動電源１０７の陽極に接続され、ドレインがＮチャンネルＭＯＳＦＥＴ３２３のドレインに接続される。ＮチャンネルＭＯＳＦＥＴ３２３のソースは、グランド電位点に接続される。ＰチャンネルＭＯＳＦＥＴ３２１は、スイッチ回路であり、ゲートがＭＯＳＦＥＴ３２２のドレインに接続され、ソースが駆動電源１０７の陽極に接続され、ドレインがＰチャンネルＭＯＳＦＥＴ１０２のゲートに接続される。ＮチャンネルＭＯＳＦＥＴ３２０は、電流源であり、ソースがグランド電位点に接続され、ドレインがＰチャンネルＭＯＳＦＥＴ１０２のゲートに接続される。ダイオード３２５は、アノードがＰチャンネルＭＯＳＦＥＴ１０２のゲートに接続され、カソードがＭＯＳＦＥＴ３２２のゲートに接続される。 (Eighth embodiment)
FIG. 9 shows a circuit diagram of a load drive circuit that suppresses a change in drive speed due to load fluctuations according to an eighth embodiment of the present invention, and shows a circuit in which the present invention is applied to the high-side output element 102. A configuration in which this embodiment is added to the circuit of FIG. 1 will be described. The N-channel MOSFET 324 has a source connected to the ground potential point and a drain connected to the gate of the P-channel MOSFET 322. The P channel MOSFET 322 has a source connected to the anode of the drive power supply 107 and a drain connected to the drain of the N channel MOSFET 323. The source of the N-channel MOSFET 323 is connected to the ground potential point. The P-channel MOSFET 321 is a switch circuit, the gate is connected to the drain of the MOSFET 322, the source is connected to the anode of the drive power supply 107, and the drain is connected to the gate of the P-channel MOSFET 102. The N-channel MOSFET 320 is a current source, the source is connected to the ground potential point, and the drain is connected to the gate of the P-channel MOSFET 102. The diode 325 has an anode connected to the gate of the P-channel MOSFET 102 and a cathode connected to the gate of the MOSFET 322.

図９においては、出力電圧Ｖｏの立ち上がり時にハイサイド側出力素子１０２の入力電圧ＶＧ２を、その出力飽和電流の電流源とみなすことができる駆動素子３２０で駆動する。このように回路を構成することによって、図１に示した回路と同じ動作原理で、ハイサイド側出力素子１０２の入出力間の寄生容量などを介した負帰還を効果的に活用して、出力電圧Ｖｏの立ち上がり時間に対する負荷依存変動を抑えることができる。図９においては、ハイサイド側出力素子１０２を高速に遮断して貫通電流による消費電力の増加を抑えるために用いる駆動素子３２１を制御すべく、ＭＯＳＦＥＴ３２２〜３２４とダイオード３２５が付加されている。すなわち、ＭＯＳＦＥＴ３２３をオンさせることで駆動素子３２１をオンさせて、ハイサイド側出力素子１０２を高速に遮断する。この時、ダイオード３２５を介してゲート電圧が高圧電位Ｖａに持ち上げられることにより、ＭＯＳＦＥＴ３２２も遮断する。出力電圧Ｖｏを立ち上げるハイサイド側出力素子１０２を導通させる際には、ＭＯＳＦＥＴ３２３をオフさせてから、ＭＯＳＦＥＴ３２４とＭＯＳＦＥＴ３２２とをオンさせることによって駆動素子３２１を遮断した後に、駆動素子３２０を導通させる。   In FIG. 9, when the output voltage Vo rises, the input voltage VG2 of the high-side output element 102 is driven by the driving element 320 that can be regarded as a current source of the output saturation current. By configuring the circuit in this way, the negative feedback via the parasitic capacitance between the input and output of the high-side output element 102 is effectively utilized on the same operating principle as the circuit shown in FIG. It is possible to suppress load-dependent variation with respect to the rise time of the voltage Vo. In FIG. 9, MOSFETs 322 to 324 and a diode 325 are added to control the driving element 321 used to cut off the high-side output element 102 at a high speed and suppress an increase in power consumption due to the through current. That is, the driving element 321 is turned on by turning on the MOSFET 323, and the high-side output element 102 is shut off at high speed. At this time, the gate voltage is raised to the high voltage potential Va via the diode 325, so that the MOSFET 322 is also cut off. When conducting the high-side output element 102 that raises the output voltage Vo, the MOSFET 323 is turned off, the MOSFET 324 and the MOSFET 322 are turned on to shut off the drive element 321, and then the drive element 320 is conducted.

なお、出力電圧Ｖｏの立ち上がり時の負荷変動による駆動速度変化をさらに抑えると共に、駆動速度の設定精度を向上させる場合には、図９中の括弧内に示すように帰還コンデンサ３３０を、ＭＯＳＦＥＴ１０２のゲート及びドレイン間の寄生容量と並列に付加することもできる。この帰還コンデンサ３３０の働きに関しては、前述した図６に示す回路の実施形態の説明と同じである。従って、ローサイド側出力素子１０１とハイサイド側出力素子１０２との両方同時に本発明を適用できることは言うまでもない。   In order to further suppress the change in the driving speed due to the load fluctuation at the rise of the output voltage Vo and improve the setting accuracy of the driving speed, the feedback capacitor 330 is connected to the gate of the MOSFET 102 as shown in parentheses in FIG. In addition, it can be added in parallel with the parasitic capacitance between the drains. The function of the feedback capacitor 330 is the same as that described in the embodiment of the circuit shown in FIG. Therefore, it goes without saying that the present invention can be applied to both the low-side output element 101 and the high-side output element 102 simultaneously.

ハイサイド側出力素子１０２においてもローサイド側出力素子１０１と同様に反転増幅作用が得られる接続になっている。従って、本実施形態を含めて前述の実施形態においても、ハイサイド側出力素子１０２の導通方向に電流を流す電流源３２０と遮断制御を促進するスイッチ回路３２１とを共にその入力端子に接続することによって、出力電圧Ｖｏの立ち上がり波形についても負荷変動による影響を抑えることができる。   Similarly to the low-side output element 101, the high-side output element 102 is connected to obtain an inverting amplification action. Therefore, also in the above-described embodiments including this embodiment, the current source 320 for supplying current in the conduction direction of the high-side output element 102 and the switch circuit 321 for promoting the cutoff control are both connected to the input terminals. As a result, the influence of the load fluctuation can also be suppressed on the rising waveform of the output voltage Vo.

（第９の実施形態）
図１６は、本発明の第９の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子１０２に本発明を適用した回路を示す。本実施形態において、図３（図１）の回路に対して付加された素子を説明する。ＮチャンネルＭＯＳＦＥＴ３５０は、ソースがグランド電位点に接続され、ドレインがＰチャンネルＭＯＳＦＥＴ３５２のドレインに接続される。ＰチャンネルＭＯＳＦＥＴ３５２は、ゲートがダイオード（一方向性導通素子）３４０のアノードに接続され、ソースが駆動電源１０７の陽極に接続される。ＮチャンネルＭＯＳＦＥＴ３５１は、ソースがグランド電位点に接続され、ドレインがダイオード３４０のアノードに接続される。ＰチャンネルＭＯＳＦＥＴ３４１は、ゲートがＭＯＳＦＥＴ３５２及び３５０のドレインに接続され、ソースが駆動電源１０７の陽極に接続され、ドレインがダイオード３４０のアノードに接続される。ダイオード３４０のカソードは、ＰチャンネルＭＯＳＦＥＴ１０２のゲートに接続される。ＮチャンネルＭＯＳＦＥＴ３２０は、電流源であり、ソースがグランド電位点に接続され、ドレインがＰチャンネルＭＯＳＦＥＴ１０２のゲートに接続される。 (Ninth embodiment)
FIG. 16 is a circuit diagram of a load driving circuit that suppresses a change in driving speed due to a load variation according to the ninth embodiment of the present invention, and shows a circuit in which the present invention is applied to the high-side output element 102. In the present embodiment, elements added to the circuit of FIG. 3 (FIG. 1) will be described. The N-channel MOSFET 350 has a source connected to the ground potential point and a drain connected to the drain of the P-channel MOSFET 352. The P-channel MOSFET 352 has a gate connected to the anode of a diode (unidirectional conducting element) 340 and a source connected to the anode of the drive power source 107. The N-channel MOSFET 351 has a source connected to the ground potential point and a drain connected to the anode of the diode 340. The P-channel MOSFET 341 has a gate connected to the drains of the MOSFETs 352 and 350, a source connected to the anode of the drive power supply 107, and a drain connected to the anode of the diode 340. The cathode of the diode 340 is connected to the gate of the P-channel MOSFET 102. The N-channel MOSFET 320 is a current source, the source is connected to the ground potential point, and the drain is connected to the gate of the P-channel MOSFET 102.

図１７に示すタイミング図を用いて、アドレス期間ＡＤＤ（図１３）における図１６の回路動作を説明する。図１７では、上から順に、出力電圧Ｖｏ、ＮチャンネルＭＯＳＦＥＴ１０１のゲート電圧ＶＧ１、ＮチャンネルＭＯＳＦＥＴ３２０のソース−ドレイン間電流電流、ＰチャンネルＭＯＳＦＥＴ（スイッチ素子）３４１のオン／オフ、ＰチャンネルＭＯＳＦＥＴ１０２のゲート電圧ＶＧ２を示す。   The circuit operation of FIG. 16 in the address period ADD (FIG. 13) will be described with reference to the timing chart shown in FIG. In FIG. 17, in order from the top, the output voltage Vo, the gate voltage VG1 of the N-channel MOSFET 101, the source-drain current current of the N-channel MOSFET 320, the on / off of the P-channel MOSFET (switch element) 341, and the gate voltage of the P-channel MOSFET 102 VG2 is shown.

期間ＴＢにおいては、まず、入力電圧ＶＧ１を高圧電位ＶＨ１から低圧電位ＶＬ１に高速に立ち下げることによりローサイド側出力素子１０１を高速に遮断する。その後、ＮチャンネルＭＯＳＦＥＴ３５０のゲート電圧を高圧電位から低圧電位に切り替え、その後にＮチャンネルＭＯＳＦＥＴ３５１のゲート電圧を低圧電位から高圧電位に切り替える。ＭＯＳＦＥＴ３５０はオフし、ＭＯＳＦＥＴ３５１はオンする。その結果、ＭＯＳＦＥＴ３４１はオフし、ＭＯＳＦＥＴ３５２はオンする。すると、ハイサイド側出力素子１０２のゲートからＦＥＴ３２０を介してグランド電位点に電流ＩＧ２が流れる。ハイサイド側出力素子１０２の入力電圧ＶＧ２は、高圧電位ＶＨ２から閾値電圧まで下降した後、帰還容量を介した負帰還によってほぼ一定の電圧Ｖｒ２に保持される。この負帰還の現れる期間Ｔｒの間、出力電圧Ｖｏはほぼ一定のスルーレートでグランドレベルから高圧電位Ｖａに上昇する。負荷１００の駆動電流がハイサイド側出力素子１０２の電流能力以下に収まっている限り、この負帰還の期間Ｔｒは負荷１００の変化に因らず一定時間に維持される方向に制御される。電圧Ｖｒ２は、容量負荷１００の大きさにより変化する。容量負荷１００が大きいときには電圧Ｖｒ２が高くなり、容量負荷１００が小さいときには電圧Ｖｒ２が低くなる。ただし、容量負荷１００が変動しても、出力電圧Ｖｏがグランドレベルから高圧電位Ｖａに立ち上がる期間Ｔｒはほぼ一定である。   In the period TB, first, the low-side output element 101 is cut off at high speed by rapidly dropping the input voltage VG1 from the high voltage potential VH1 to the low voltage potential VL1. Thereafter, the gate voltage of the N-channel MOSFET 350 is switched from the high voltage potential to the low voltage potential, and then the gate voltage of the N channel MOSFET 351 is switched from the low voltage potential to the high voltage potential. MOSFET 350 is turned off and MOSFET 351 is turned on. As a result, the MOSFET 341 is turned off and the MOSFET 352 is turned on. Then, a current IG2 flows from the gate of the high-side output element 102 to the ground potential point via the FET 320. The input voltage VG2 of the high-side output element 102 drops from the high voltage potential VH2 to the threshold voltage, and is then held at a substantially constant voltage Vr2 by negative feedback via a feedback capacitor. During the period Tr in which this negative feedback appears, the output voltage Vo rises from the ground level to the high voltage potential Va at a substantially constant slew rate. As long as the drive current of the load 100 is less than or equal to the current capability of the high-side output element 102, the negative feedback period Tr is controlled so as to be maintained at a constant time regardless of the change of the load 100. The voltage Vr2 varies depending on the size of the capacitive load 100. When the capacitive load 100 is large, the voltage Vr2 is high, and when the capacitive load 100 is small, the voltage Vr2 is low. However, even if the capacitive load 100 fluctuates, the period Tr during which the output voltage Vo rises from the ground level to the high voltage potential Va is substantially constant.

従って、実効的に負荷１００が減少した場合に生じる駆動電圧波形における遷移時間の減少を抑えることができ、不要な電磁波の発生も抑えることができる。図１４の駆動回路を用いた場合には、図１７に示すハイサイド側出力素子１０２の入力電圧ＶＧ２と出力電圧Ｖｏの立ち上がり波形が一点鎖線のように急峻になり、不要輻射が懸念される。期間Ｔｒ経過後、ハイサイド側出力素子１０２の入力電圧ＶＧ２が低圧電位ＶＬ２になり、ＭＯＳＦＥＴ３２０に流れる電流は零になり、出力電圧Ｖｏは高圧電位Ｖａになる。   Therefore, it is possible to suppress a decrease in transition time in the drive voltage waveform that occurs when the load 100 is effectively reduced, and it is possible to suppress the generation of unnecessary electromagnetic waves. When the drive circuit of FIG. 14 is used, the rising waveforms of the input voltage VG2 and the output voltage Vo of the high-side output element 102 shown in FIG. 17 become steep like a one-dot chain line, and there is a concern about unnecessary radiation. After the elapse of the period Tr, the input voltage VG2 of the high-side output element 102 becomes the low voltage potential VL2, the current flowing through the MOSFET 320 becomes zero, and the output voltage Vo becomes the high voltage potential Va.

次に、期間ＴＡにおいては、基本的に図２と同じ動作により、出力電圧Ｖｏを高圧電位Ｖａからグランドレベルに立ち下げる。この際、ＮチャンネルＭＯＳＦＥＴ３５１のゲート電圧を低圧電位にし、その後にＮチャンネルＭＯＳＦＥＴ３５０のゲート電圧を高圧電位にする。ＭＯＳＦＥＴ３５１はオフし、ＭＯＳＦＥＴ３５０はオンする。その結果、ＭＯＳＦＥＴ３５２はオフし、ＭＯＳＦＥＴ３４１はオンする。ハイサイド側出力素子１０２は、入力電圧ＶＧ２が高圧電位ＶＨ２になり、遮断する。   Next, in the period TA, the output voltage Vo is lowered from the high voltage potential Va to the ground level basically by the same operation as in FIG. At this time, the gate voltage of the N-channel MOSFET 351 is set to a low voltage potential, and then the gate voltage of the N-channel MOSFET 350 is set to a high voltage potential. MOSFET 351 is turned off and MOSFET 350 is turned on. As a result, the MOSFET 352 is turned off and the MOSFET 341 is turned on. The high-side output element 102 is cut off when the input voltage VG2 becomes the high voltage potential VH2.

以上のように、出力電圧Ｖｏの立ち上がり時にハイサイド側出力素子１０２の入力電圧ＶＧ２を、その出力飽和電流の電流源とみなすことができる駆動素子３２０で駆動する。このように回路を構成することによって、図１に示した回路と同じ動作原理で、ハイサイド側出力素子１０２の入出力間の寄生容量等を介した負帰還を効果的に活用して、出力電圧Ｖｏの立ち上がり時間に対する負荷依存変動を抑えることができる。ハイサイド側出力素子１０２を高速に遮断して貫通電流による消費電力の増加を抑えるために用いる駆動素子３４１を制御すべく、ＭＯＳＦＥＴ３５０〜３５２及びダイオード３４０が付加されている。すなわち、ＭＯＳＦＥＴ３５１をオフしてからＭＯＳＦＥＴ３５０をオンさせることで駆動素子３４１をオンし、ハイサイド側出力素子１０２をダイオード３４０を介して高速に遮断する。この時、ＭＯＳＦＥＴ３４１によりＭＯＳＦＥＴ３５２のゲート電圧が高圧電位Ｖａに持ち上げられ、ＭＯＳＦＥＴ３５２も遮断する。出力電圧Ｖｏを立ち上げるハイサイド側出力素子１０２を導通させる際には、ＭＯＳＦＥＴ３５０をオフさせてからＭＯＳＦＥＴ３５１及び３５２をオンすることによって、ＭＯＳＦＥＴ３４１を遮断する。その後、ＭＯＳＦＥＴ３２０に定電流ＩＧ２を流すことによって導通したハイサイド側出力素子１０２からは負荷容量１００の影響を抑えた立ち上がり出力電圧Ｖｏが得られる。なお、出力電圧Ｖｏの立ち上がり時の負荷変動による駆動速度をさらに抑えると共に、駆動速度の設定精度を向上させる場合には、帰還容量３３０を付加することもできる。この帰還容量３３０の働きは、上記の図９の説明と同じである。以上のように、本実施形態によれば、ローサイド側出力素子１０１及びハイサイド側出力素子１０２の両方同時に本発明を適用できる。   As described above, when the output voltage Vo rises, the input voltage VG2 of the high-side output element 102 is driven by the driving element 320 that can be regarded as a current source of the output saturation current. By configuring the circuit in this manner, the negative feedback via the parasitic capacitance between the input and output of the high-side output element 102 is effectively utilized on the same operation principle as the circuit shown in FIG. It is possible to suppress load-dependent variation with respect to the rise time of the voltage Vo. MOSFETs 350 to 352 and a diode 340 are added to control the drive element 341 used to cut off the high-side output element 102 at a high speed and suppress an increase in power consumption due to the through current. That is, the MOSFET 351 is turned off and then the MOSFET 350 is turned on to turn on the driving element 341, and the high-side output element 102 is cut off at high speed via the diode 340. At this time, the gate voltage of the MOSFET 352 is raised to the high voltage potential Va by the MOSFET 341, and the MOSFET 352 is also cut off. When conducting the high-side output element 102 that raises the output voltage Vo, the MOSFET 341 is cut off by turning on the MOSFETs 351 and 352 after turning off the MOSFET 350. Thereafter, the rising output voltage Vo with the influence of the load capacitance 100 suppressed is obtained from the high-side output element 102 that is turned on by passing the constant current IG2 through the MOSFET 320. Note that a feedback capacitor 330 can be added in order to further suppress the driving speed due to load fluctuation at the rise of the output voltage Vo and improve the setting accuracy of the driving speed. The function of the feedback capacitor 330 is the same as that described in FIG. As described above, according to the present embodiment, the present invention can be applied to both the low-side output element 101 and the high-side output element 102 at the same time.

（第１０の実施形態）
図１８は、本発明の第１０の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子１０２に本発明を適用した回路を示す。本実施形態は、第９の実施形態と同様に、ハイサイド側出力素子１０２の負帰還を用いて、出力電圧Ｖｏの立ち上がり時間に対する負荷依存変動を抑えることができる。本実施形態が図１６の回路に対して異なる構成を説明する。図１８の回路は、図１６の回路に対し、ダイオード３４０を削除し、スイッチ素子３２１を付加したものである。ＰチャンネルＭＯＳＦＥＴ３２１は、スイッチ素子として機能し、ゲートがＭＯＳＦＥＴ３５２のゲートに接続され、ソースが駆動電源１０７の陽極に接続され、ドレインがＭＯＳＦＥＴ１０２のゲートに接続される。 (Tenth embodiment)
FIG. 18 shows a circuit diagram of a load drive circuit that suppresses a change in drive speed due to a load variation according to the tenth embodiment of the present invention, and shows a circuit in which the present invention is applied to the high-side output element 102. As in the ninth embodiment, the present embodiment can suppress load-dependent fluctuations with respect to the rise time of the output voltage Vo by using negative feedback of the high-side output element 102. A configuration in which the present embodiment is different from the circuit of FIG. 16 will be described. The circuit of FIG. 18 is obtained by deleting the diode 340 and adding the switch element 321 to the circuit of FIG. The P-channel MOSFET 321 functions as a switching element, and has a gate connected to the gate of the MOSFET 352, a source connected to the anode of the drive power supply 107, and a drain connected to the gate of the MOSFET 102.

また、図１６のＭＯＳＦＥＴ３４１は、図１８ではＭＯＳＦＥＴ３５３に符号を変更してある。これは、図１６のＭＯＳＦＥＴ３４１と図１８のＭＯＳＦＥＴ３５３は、機能が異なるからである。図１６の回路では、ＭＯＳＦＥＴ３４１はスイッチ素子として機能するが、図１８の回路では、ＭＯＳＦＥＴ３５３ではなくＭＯＳＦＥＴ３２１がスイッチ素子として機能するためである。図１８のスイッチ素子３２１の動作は、図１７に示すように、図１６のスイッチ素子３４１の動作と同じである。具体的には、図１８のＭＯＳＦＥＴ３５０及び３５１のゲート電圧は、基本的に図１６のもののゲート電圧を論理反転した電圧になる。これにより、本実施形態は、図１７に示すように、図１６の回路と同様の動作を行うことができる。   Also, the MOSFET 341 in FIG. 16 is changed in sign from the MOSFET 353 in FIG. This is because the MOSFET 341 in FIG. 16 and the MOSFET 353 in FIG. 18 have different functions. In the circuit of FIG. 16, the MOSFET 341 functions as a switch element, but in the circuit of FIG. 18, the MOSFET 321 instead of the MOSFET 353 functions as a switch element. The operation of the switch element 321 in FIG. 18 is the same as the operation of the switch element 341 in FIG. 16, as shown in FIG. Specifically, the gate voltages of the MOSFETs 350 and 351 in FIG. 18 are basically voltages obtained by logically inverting the gate voltage in FIG. As a result, this embodiment can perform the same operation as the circuit of FIG. 16 as shown in FIG.

以上のように、ＭＯＳＦＥＴ３２１を用いることにより、ハイサイド側出力素子１０２をより高速かつ安定に遮断することができる。すなわち、ダイオード等の受動素子を介さずに直接にＭＯＳＦＥＴ３２１でハイサイド側出力素子１０２を低いインピーダンスで高速駆動する。その際、ダイオード等の受動素子に現れる電圧降下も最小限に抑えることができるので、安定にハイサイド側出力素子１０２の遮断を維持することができる。   As described above, by using the MOSFET 321, the high-side output element 102 can be shut off at higher speed and stably. That is, the high-side output element 102 is driven at high speed with low impedance directly by the MOSFET 321 without passing through passive elements such as diodes. At that time, since a voltage drop appearing in a passive element such as a diode can be minimized, the high-side output element 102 can be stably shut off.

（第１１の実施形態）
図１９は、本発明の第１１の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子１０２に本発明を適用した回路を示す。本実施形態は、第９及び第１０の実施形態に比べて回路規模を小さくしてコスト削減を可能とした回路を示す。本実施形態において、図３（図１）の回路に対して付加された素子を説明する。 (Eleventh embodiment)
FIG. 19 shows a circuit diagram of a load driving circuit according to the eleventh embodiment of the present invention in which a change in driving speed due to load fluctuation is suppressed, and shows a circuit in which the present invention is applied to the high-side output element 102. The present embodiment shows a circuit that can be reduced in cost by reducing the circuit scale as compared with the ninth and tenth embodiments. In the present embodiment, elements added to the circuit of FIG. 3 (FIG. 1) will be described.

ＰチャンネルＭＯＳＦＥＴ３５４は、ソースが駆動電源１０７の陽極に接続され、ゲート及びドレインがＭＯＳＦＥＴ３２１のゲートに接続される。ＮチャンネルＭＯＳＦＥＴ３５５は、ソースがグランド電位点に接続され、ドレインがＭＯＳＦＥＴ３２１のゲートに接続される。ＰチャンネルＭＯＳＦＥＴ３２１は、ソースが駆動電源１０７の陽極に接続され、ドレインがＭＯＳＦＥＴ１０２のゲートに接続される。ＮチャンネルＭＯＳＦＥＴ３２０は、ソースがグランド電位点に接続され、ドレインがＭＯＳＦＥＴ１０２のゲートに接続される。   The P-channel MOSFET 354 has a source connected to the anode of the drive power supply 107 and a gate and drain connected to the gate of the MOSFET 321. The N-channel MOSFET 355 has a source connected to the ground potential point and a drain connected to the gate of the MOSFET 321. The P-channel MOSFET 321 has a source connected to the anode of the drive power supply 107 and a drain connected to the gate of the MOSFET 102. The N-channel MOSFET 320 has a source connected to the ground potential point and a drain connected to the gate of the MOSFET 102.

ＭＯＳＦＥＴ３２０及び３２１の動作は、図１８のものと同じである。ＭＯＳＦＥＴ３５４は、抵抗として機能する。ＭＯＳＦＥＴ３５５のゲート電圧を高圧電位にすることによりＭＯＳＦＥＴ３２１をオンさせることができ、ＭＯＳＦＥＴ３５５のゲート電圧を低圧電位にすることによりＭＯＳＦＥＴ３２１をオフさせることができる。これにより、図１７に示すように、第９及び第１０の実施形態と同様の動作を行うことができる。   The operations of the MOSFETs 320 and 321 are the same as those in FIG. The MOSFET 354 functions as a resistor. The MOSFET 321 can be turned on by setting the gate voltage of the MOSFET 355 to a high voltage potential, and the MOSFET 321 can be turned off by setting the gate voltage of the MOSFET 355 to a low voltage potential. Thereby, as shown in FIG. 17, an operation similar to that of the ninth and tenth embodiments can be performed.

以上のように、ハイサイド側出力素子１０２を高速かつ安定に遮断するＭＯＳＦＥＴ３２１の駆動をＭＯＳＦＥＴ３５４及び３５５からなる簡単なインバータ回路で行っている。ＭＯＳＦＥＴ３５４にはダイオード接続されたエンハンスメント型やディプレッション型ＭＯＳＦＥＴによる受動負荷の例を示しているが、抵抗等の単一素子も適用可能である。この回路においては、ＭＯＳＦＥＴ３５５が一瞬でも導通すれば、ＭＯＳＦＥＴ３２１を介してその入力端子の電荷が放電されたハイサイド側出力素子１０２の遮断を維持することができる。従って、第９及び第１０の実施形態と同様に、ＭＯＳＦＥＴ３５４及び３５５からなるインバータ回路における消費電力も抑えた低電力回路を提供することができる。なお、図９と同様に、帰還容量３３０を付加することもできる。この帰還容量３３０の働きは、上記の図９の説明と同じである。本実施形態は、素子数が少ないので、回路規模を小さくし、コストを削減することができる。   As described above, the MOSFET 321 that shuts off the high-side output element 102 at high speed and stably is driven by a simple inverter circuit composed of the MOSFETs 354 and 355. Although an example of a passive load using an enhancement type or depletion type MOSFET connected to a diode is shown as the MOSFET 354, a single element such as a resistor can also be applied. In this circuit, if the MOSFET 355 conducts even for a moment, the high-side output element 102 from which the charge at the input terminal is discharged can be maintained through the MOSFET 321. Therefore, as in the ninth and tenth embodiments, it is possible to provide a low power circuit that suppresses power consumption in the inverter circuit composed of the MOSFETs 354 and 355. As in FIG. 9, a feedback capacitor 330 can also be added. The function of the feedback capacitor 330 is the same as that described in FIG. In this embodiment, since the number of elements is small, the circuit scale can be reduced and the cost can be reduced.

以上、本発明の実施形態について説明してきたが、各実施形態を構成する素子の極性を反転して電源電圧の正負方向を反転しても良いことは言うまでもない。また、各実施形態を構成する駆動素子や半導体素子にはＭＯＳＦＥＴやダイオードを用いた例を説明してきた。しかし、当該当業者（技術者）がこれらと同等の働きをもつ素子であることを知るＩＧＢＴやバイポーラトランジスタ、接合形ＦＥＴ、真空管などにこれらの駆動素子や半導体素子を置き換えることが可能であることも言うまでもない。同様に各実施形態において駆動対象としていたディスプレイデバイスにはマトリクス電極を有し変動性負荷と見なすことができるプラズマ表示パネルや液晶パネル、有機・無機エレクトロルミネッセンスパネル、電界放射形ディスプレイ（ＦＥＤ）パネルなどが適用できることは明らかである。さらに、駆動負荷としては、ＲＧＢの３原色の複数の容量性インピーダンスを示すカラーブラウン管のカソード電極やグリッド電極、平面に限定されない壁面プラズマディスプレイの表示面に並べられた多数の発光チューブの各駆動電極などが考えられる。   As mentioned above, although embodiment of this invention has been described, it cannot be overemphasized that the polarity of the element which comprises each embodiment may be reversed and the positive / negative direction of a power supply voltage may be reversed. Moreover, the example which used MOSFET and a diode for the drive element and semiconductor element which comprise each embodiment has been demonstrated. However, it is possible to replace these driving elements and semiconductor elements with IGBTs, bipolar transistors, junction FETs, vacuum tubes, etc., which are known to those skilled in the art (engineers) that have equivalent functions. Needless to say. Similarly, in each embodiment, the display device to be driven includes a plasma display panel, a liquid crystal panel, an organic / inorganic electroluminescence panel, a field emission display (FED) panel, etc. that have matrix electrodes and can be regarded as variable loads. It is clear that is applicable. Furthermore, as a driving load, cathode electrodes and grid electrodes of a color cathode ray tube showing a plurality of capacitive impedances of the three primary colors of RGB, each driving electrode of a large number of light emitting tubes arranged on the display surface of a wall surface plasma display not limited to a plane And so on.

第１〜第１１の実施形態では、１つのアドレス電極の負荷容量１００及びそれを駆動するための駆動回路を示したが、図１２のように複数のアドレス電極Ａ１〜Ａｄが存在する場合には各アドレス電極毎に駆動回路が設けられる。すなわち、図１の集積回路１２１に示すように、複数の変動負荷容量１００を駆動するために出力素子１０１等、電流源１１０等及びスイッチ回路３１１等の組みを複数組み設け、その複数組みを集積して一体化した回路で構成することができる。すなわち、図１２のアドレスドライバ２０２を１つの集積回路で構成することができる。また、上記の負荷容量１００は、容量に限定されず、容量性負荷以外の抵抗等の負荷であっても同様な効果が得られる。   In the first to eleventh embodiments, the load capacitance 100 of one address electrode and the drive circuit for driving it are shown. However, when a plurality of address electrodes A1 to Ad exist as shown in FIG. A drive circuit is provided for each address electrode. That is, as shown in an integrated circuit 121 in FIG. 1, in order to drive a plurality of variable load capacitors 100, a plurality of sets such as an output element 101, a current source 110, and a switch circuit 311 are provided, and the plurality of sets are integrated. And an integrated circuit. That is, the address driver 202 of FIG. 12 can be configured by one integrated circuit. The load capacity 100 is not limited to the capacity, and the same effect can be obtained even if the load is a load such as a resistor other than the capacitive load.

反転増幅機能を有する出力素子を備えた負荷駆動回路において、出力素子の入力端子に電流源を接続することにより、出力素子の入出力端子間の寄生容量を介した信号帰還の効果によって、出力素子の出力電圧のスイッチング速度を一定に抑制することができる。スイッチング速度の抑制によって、不要輻射を低減できる。さらに、出力素子の入力端子にスイッチ回路を接続することにより、出力素子を高速に遮断できる。出力素子を即座に遮断することによって、出力素子の能動動作領域電流や負荷駆動回路に発生する貫通電流などのスイッチング動作に不要な電流を抑えることができ、電力消費を低減できる。   In a load driving circuit having an output element having an inverting amplification function, by connecting a current source to the input terminal of the output element, the output element is effective due to the effect of signal feedback via the parasitic capacitance between the input and output terminals of the output element. The switching speed of the output voltage can be kept constant. Unwanted radiation can be reduced by suppressing the switching speed. Furthermore, the output element can be shut off at high speed by connecting a switch circuit to the input terminal of the output element. By immediately shutting off the output element, current unnecessary for the switching operation such as the active operation region current of the output element and the through current generated in the load driving circuit can be suppressed, and the power consumption can be reduced.

ディスプレイの表示デバイスの実効的な負荷が表示映像に応じて変化した場合においても、表示デバイスの駆動回路の駆動速度の上昇による不要な電磁波の輻射を抑えることができる。従来のディスプレイにおいてＥＭＩ規格を満たすために必要であった電磁波シールドやフィルタ回路などに要するコストを削減できる。或いは、従来のＨＤＴＶや高解像度モニタディスプレイでは満足できなかったＥＭＩ規格も、第１〜第１１の実施形態をディスプレイ装置に適用することにより準拠可能となる。   Even when the effective load of the display device of the display changes according to the display image, it is possible to suppress unnecessary electromagnetic radiation due to an increase in the driving speed of the display device driving circuit. It is possible to reduce the cost required for an electromagnetic wave shield, a filter circuit, and the like, which are necessary for satisfying the EMI standard in the conventional display. Alternatively, the EMI standard that cannot be satisfied by the conventional HDTV or high-resolution monitor display can be applied by applying the first to eleventh embodiments to the display device.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。   The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

本発明の実施形態は、例えば以下のように種々の適用が可能である。   The embodiment of the present invention can be applied in various ways as follows, for example.

（付記１）
負荷を駆動するために入力端子に入力される信号を反転増幅して出力端子から出力する駆動回路と、
前記駆動回路の入力端子に接続され、電流出力の制御が可能な第１の電流源と、
前記駆動回路の入力端子及び第１の基準電位点間に接続される第１のスイッチ回路と
を有する負荷駆動回路。
（付記２）
前記駆動回路は、ゲートが前記入力端子であり、ドレインが前記出力端子であり、ソースが前記第１の基準電位点に接続される第１のＮチャンネルＭＯＳ電界効果トランジスタを含む付記１記載の負荷駆動回路。
（付記３）
前記駆動回路は、さらに、ドレインが前記第１のＮチャンネルＭＯＳ電界効果トランジスタのドレインに接続され、ソースが第１の正電位点に接続される第１のＰチャンネルＭＯＳ電界効果トランジスタを含む付記２記載の負荷駆動回路。
（付記４）
前記第１の電流源は、前記駆動回路を駆動するためにその出力飽和電流を出力して動作する駆動素子で構成される付記１記載の負荷駆動回路。
（付記５）
前記第１の電流源は、ドレインが前記第１のＮチャンネルＭＯＳ電界効果トランジスタのゲートに接続され、ソースが第２の正電位点に接続される第２のＰチャンネルＭＯＳ電界効果トランジスタを含む付記３記載の負荷駆動回路。
（付記６）
前記第１の電流源には、その駆動電圧を最大駆動電圧よりも抑制して印加する駆動素子を用いる付記１記載の負荷駆動回路。
（付記７）
前記第１の電流源は、さらに、前記第２のＰチャンネルＭＯＳ電界効果トランジスタのゲート及び前記第２の正電位点間に接続されるツェナーダイオードを有する付記５記載の負荷駆動回路。
（付記８）
前記第１の電流源には、カレントミラー回路を用いる付記１記載の負荷駆動回路。
（付記９）
前記第１の電流源は、さらに、ゲートが自己のドレイン及び前記第２のＰチャンネルＭＯＳ電界効果トランジスタのゲートに接続され、ドレインが少なくともスイッチ回路を介して前記第１の基準電位点に接続され、ソースが前記第２の正電位点に接続される第３のＰチャンネルＭＯＳ電界効果トランジスタを含む付記５記載の負荷駆動回路。
（付記１０）
さらに、前記駆動回路の入力端子及び出力端子間の寄生容量に並列に付加接続される帰還コンデンサを有する付記１記載の負荷駆動回路。
（付記１１）
さらに、前記第１のＮチャンネルＭＯＳ電界効果トランジスタのゲート及びドレイン間の寄生容量に並列に付加接続される帰還コンデンサを有する付記２記載の負荷駆動回路。
（付記１２）
さらに、前記駆動回路の入力端子に静電容量及び第２のスイッチ回路を介して第２の基準電位点を接続した付記１記載の負荷駆動回路。
（付記１３）
さらに、前記第１のＮチャンネルＭＯＳ電界効果トランジスタのゲートに静電容量及び第２のスイッチ回路を介して第２の正電位点を接続した付記２記載の負荷駆動回路。
（付記１４）
さらに、前記駆動回路の入力端子及び第２の基準電位点間に接続される第２のスイッチ回路を有する付記１記載の負荷駆動回路。
（付記１５）
さらに、前記第１のＮチャンネルＭＯＳ電界効果トランジスタのゲート及び第２の正電位点間に接続される第２のスイッチ回路を有する付記２記載の負荷駆動回路。
（付記１６）
さらに、ドレインが前記第１のＰチャンネルＭＯＳ電界効果トランジスタのゲートに接続され、ソースが前記第１の基準電位点に接続される第２のＮチャンネルＭＯＳ電界効果トランジスタと、
前記第１のＰチャンネルＭＯＳ電界効果トランジスタのゲート及び第２の基準電位点間に接続される第２のスイッチ回路と
を有する付記３記載の負荷駆動回路。
（付記１７）
前記駆動回路は第１の駆動回路であり、
さらに、入力端子に入力される信号を反転増幅して出力端子から出力する第２の駆動回路と、
前記第２の駆動回路の入力端子に接続され、電流出力の制御が可能な第２の電流源と、
前記第２の駆動回路の入力端子及び第２の基準電位点間に接続される第２のスイッチ回路とを有し、
前記第１の駆動回路の出力端子及び前記第２の駆動回路の出力端子が相互に接続される付記１記載の負荷駆動回路。
（付記１８）
前記第１のスイッチ回路は、一方向性導通素子を介して前記駆動回路の入力端子に接続される付記１記載の負荷駆動回路。
（付記１９）
前記駆動回路は、前記第１の基準電位点に接続され、前記第１の基準電位点を基準に駆動される付記１記載の負荷駆動回路。
（付記２０）
複数の負荷を駆動するため、前記駆動回路、前記第１の電流源及び前記第１のスイッチ回路の組みを複数組み設け、
前記複数組みを集積化して一体化した回路で構成する付記１記載の負荷駆動回路。
（付記２１）
前記負荷は、容量性負荷である付記１記載の負荷駆動回路。
（付記２２）
負荷を駆動するために入力端子に入力される信号を増幅して出力端子から出力する駆動回路と、
前記駆動回路の入力端子に接続され、電流出力の制御が可能な電流源と、
前記駆動回路の入力端子及び基準電位点間に接続されるスイッチ回路とを備えた負荷駆動回路を有するディスプレイ装置。
（付記２３）
前記ディスプレイ装置は、プラズマディスプレイ装置である付記２２記載のディスプレイ装置。 (Appendix 1)
A drive circuit that inverts and amplifies the signal input to the input terminal to drive the load, and outputs it from the output terminal;
A first current source connected to an input terminal of the drive circuit and capable of controlling a current output;
A load driving circuit having a first switch circuit connected between an input terminal of the driving circuit and a first reference potential point.
(Appendix 2)
The load according to claim 1, wherein the drive circuit includes a first N-channel MOS field effect transistor in which a gate is the input terminal, a drain is the output terminal, and a source is connected to the first reference potential point. Driving circuit.
(Appendix 3)
The drive circuit further includes a first P-channel MOS field effect transistor having a drain connected to the drain of the first N-channel MOS field effect transistor and a source connected to a first positive potential point. The load drive circuit described.
(Appendix 4)
The load drive circuit according to appendix 1, wherein the first current source includes a drive element that operates by outputting an output saturation current in order to drive the drive circuit.
(Appendix 5)
The first current source includes a second P-channel MOS field effect transistor having a drain connected to the gate of the first N-channel MOS field effect transistor and a source connected to a second positive potential point. 4. The load driving circuit according to 3.
(Appendix 6)
The load drive circuit according to appendix 1, wherein the first current source uses a drive element that applies a drive voltage that is lower than a maximum drive voltage.
(Appendix 7)
6. The load driving circuit according to appendix 5, wherein the first current source further includes a Zener diode connected between the gate of the second P-channel MOS field effect transistor and the second positive potential point.
(Appendix 8)
The load driving circuit according to appendix 1, wherein a current mirror circuit is used as the first current source.
(Appendix 9)
The first current source further has a gate connected to its own drain and a gate of the second P-channel MOS field effect transistor, and a drain connected to the first reference potential point via at least a switch circuit. The load driving circuit according to claim 5, further comprising a third P-channel MOS field effect transistor whose source is connected to the second positive potential point.
(Appendix 10)
The load drive circuit according to appendix 1, further comprising a feedback capacitor additionally connected in parallel to the parasitic capacitance between the input terminal and the output terminal of the drive circuit.
(Appendix 11)
The load driving circuit according to claim 2, further comprising a feedback capacitor additionally connected in parallel to the parasitic capacitance between the gate and drain of the first N-channel MOS field effect transistor.
(Appendix 12)
The load drive circuit according to appendix 1, wherein a second reference potential point is connected to the input terminal of the drive circuit via a capacitance and a second switch circuit.
(Appendix 13)
The load driving circuit according to claim 2, further comprising a second positive potential point connected to the gate of the first N-channel MOS field effect transistor via a capacitance and a second switch circuit.
(Appendix 14)
The load drive circuit according to appendix 1, further comprising a second switch circuit connected between the input terminal of the drive circuit and a second reference potential point.
(Appendix 15)
The load driving circuit according to claim 2, further comprising a second switch circuit connected between the gate of the first N-channel MOS field effect transistor and a second positive potential point.
(Appendix 16)
A second N-channel MOS field effect transistor having a drain connected to the gate of the first P-channel MOS field effect transistor and a source connected to the first reference potential point;
4. The load driving circuit according to claim 3, further comprising a second switch circuit connected between the gate of the first P-channel MOS field effect transistor and a second reference potential point.
(Appendix 17)
The drive circuit is a first drive circuit;
And a second driving circuit that inverts and amplifies the signal input to the input terminal and outputs the signal from the output terminal;
A second current source connected to an input terminal of the second drive circuit and capable of controlling a current output;
A second switch circuit connected between the input terminal of the second drive circuit and a second reference potential point;
The load drive circuit according to appendix 1, wherein an output terminal of the first drive circuit and an output terminal of the second drive circuit are connected to each other.
(Appendix 18)
The load drive circuit according to appendix 1, wherein the first switch circuit is connected to an input terminal of the drive circuit via a unidirectional conducting element.
(Appendix 19)
The load drive circuit according to appendix 1, wherein the drive circuit is connected to the first reference potential point and is driven based on the first reference potential point.
(Appendix 20)
In order to drive a plurality of loads, a plurality of sets of the drive circuit, the first current source, and the first switch circuit are provided,
The load driving circuit according to appendix 1, wherein the load driving circuit is configured by integrating and integrating the plurality of sets.
(Appendix 21)
The load driving circuit according to appendix 1, wherein the load is a capacitive load.
(Appendix 22)
A drive circuit that amplifies a signal input to the input terminal to drive the load and outputs the amplified signal from the output terminal;
A current source connected to the input terminal of the drive circuit and capable of controlling the current output;
A display device having a load drive circuit comprising a switch circuit connected between an input terminal of the drive circuit and a reference potential point.
(Appendix 23)
The display device according to appendix 22, wherein the display device is a plasma display device.

本発明の第１の実施形態による負荷駆動回路を示す回路図である。1 is a circuit diagram showing a load driving circuit according to a first embodiment of the present invention. 本発明の第１の実施形態の回路動作を説明するタイミング図である。FIG. 3 is a timing diagram illustrating circuit operation of the first exemplary embodiment of the present invention. 本発明の第２の実施形態による負荷駆動回路を示す回路図である。It is a circuit diagram which shows the load drive circuit by the 2nd Embodiment of this invention. 図４（Ａ）及び（Ｂ）は本発明の第３の実施形態による負荷駆動回路を示す回路図及びドレイン電流の特性図である。FIGS. 4A and 4B are a circuit diagram and a drain current characteristic diagram showing a load driving circuit according to the third embodiment of the present invention. 本発明の第４の実施形態による負荷駆動回路を示す回路図である。It is a circuit diagram which shows the load drive circuit by the 4th Embodiment of this invention. 本発明の第５の実施形態による負荷駆動回路を示す回路図である。It is a circuit diagram which shows the load drive circuit by the 5th Embodiment of this invention. 本発明の第６の実施形態による負荷駆動回路を示す回路図である。It is a circuit diagram which shows the load drive circuit by the 6th Embodiment of this invention. 本発明の第７の実施形態による負荷駆動回路を示す回路図である。It is a circuit diagram which shows the load drive circuit by the 7th Embodiment of this invention. 本発明の第８の実施形態による負荷駆動回路を示す回路図である。It is a circuit diagram which shows the load drive circuit by the 8th Embodiment of this invention. 面放電ＡＣ型プラズマ表示パネルの平面模式図である。It is a plane schematic diagram of a surface discharge AC type plasma display panel. 面放電ＡＣ型プラズマ表示パネルの断面模式図である。It is a cross-sectional schematic diagram of a surface discharge AC type plasma display panel. 面放電ＡＣ型プラズマ表示パネル駆動回路を示すブロック図である。It is a block diagram which shows a surface discharge AC type | mold plasma display panel drive circuit. 面放電ＡＣ型プラズマ表示パネルの駆動電圧波形を示す波形図である。It is a wave form diagram which shows the drive voltage waveform of a surface discharge AC type | mold plasma display panel. 従来の容量性負荷駆動回路の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the conventional capacitive load drive circuit. 従来の容量性負荷駆動回路の動作を説明するタイミング図である。It is a timing diagram explaining operation | movement of the conventional capacitive load drive circuit. 本発明の第９の実施形態による負荷駆動回路を示す回路図である。It is a circuit diagram which shows the load drive circuit by the 9th Embodiment of this invention. 本発明の第９の実施形態の回路動作を説明するタイミング図である。It is a timing diagram explaining the circuit operation of the ninth embodiment of the present invention. 本発明の第１０の実施形態による負荷駆動回路を示す回路図である。It is a circuit diagram which shows the load drive circuit by the 10th Embodiment of this invention. 本発明の第１１の実施形態による負荷駆動回路を示す回路図である。It is a circuit diagram which shows the load drive circuit by the 11th Embodiment of this invention.

符号の説明Explanation of symbols

１００ 駆動負荷
１０１ ローサイド側出力素子
１０２ ハイサイド側出力素子
１０７ 駆動電源
１１０ 電流源
１１１ スイッチ回路
１１２ 出力素子の入出力端子間の寄生容量
１２１ 集積回路
１２２ 出力端子
２０１ プラズマ表示パネル
２０２ アドレスドライブ回路
２０３ 走査ドライブ回路
２０４ Ｙ共通ドライブ回路
２０５ 制御回路
２０６ Ｘ共通ドライブ回路
３００ 低圧電源
３１０，３２０，４１０ 駆動素子（出力：電流源特性）
３１１，３２１，３４１ 駆動素子（スイッチ素子）
３４０ ダイオード（一方向性導通素子）
４２０ ツェナーダイオード
４４０ スイッチ素子
５００ 出力素子の入力端子及び基準電位印加端子間の寄生容量
５１０ 帰還コンデンサ
６００ スタートアップ容量
６１０，７００ 駆動素子（スイッチ素子） DESCRIPTION OF SYMBOLS 100 Drive load 101 Low side output element 102 High side output element 107 Drive power supply 110 Current source 111 Switch circuit 112 Parasitic capacitance between input and output terminals 121 Integrated circuit 122 Output terminal 201 Plasma display panel 202 Address drive circuit 203 Scanning Drive circuit 204 Y common drive circuit 205 Control circuit 206 X common drive circuit 300 Low voltage power supply 310, 320, 410 Drive element (output: current source characteristics)
311, 321, 341 Drive element (switch element)
340 diode (unidirectional conducting element)
420 Zener diode 440 Switch element 500 Parasitic capacitance 510 between the input terminal of the output element and the reference potential application terminal Feedback capacitor 600 Startup capacitance 610,700 Drive element (switch element)

Claims (14)

負荷を駆動するために入力端子に入力される信号を反転増幅して出力端子から出力する駆動回路と、
前記駆動回路の入力端子に接続され、電流出力の制御が可能な第１の電流源と、
前記駆動回路の入力端子及び第１の基準電位点間に接続される第１のスイッチ回路と
を有する負荷駆動回路。 A drive circuit that inverts and amplifies the signal input to the input terminal to drive the load, and outputs it from the output terminal;
A first current source connected to an input terminal of the drive circuit and capable of controlling a current output;
A load driving circuit having a first switch circuit connected between an input terminal of the driving circuit and a first reference potential point. 前記駆動回路は、ゲートが前記入力端子であり、ドレインが前記出力端子であり、ソースが前記第１の基準電位点に接続される第１のＮチャンネルＭＯＳ電界効果トランジスタを含む請求項１記載の負荷駆動回路。   2. The drive circuit includes a first N-channel MOS field effect transistor having a gate connected to the input terminal, a drain connected to the output terminal, and a source connected to the first reference potential point. Load drive circuit. 前記駆動回路は、さらに、ドレインが前記第１のＮチャンネルＭＯＳ電界効果トランジスタのドレインに接続され、ソースが第１の正電位点に接続される第１のＰチャンネルＭＯＳ電界効果トランジスタを含む請求項２記載の負荷駆動回路。   The drive circuit further includes a first P-channel MOS field effect transistor having a drain connected to a drain of the first N-channel MOS field effect transistor and a source connected to a first positive potential point. 2. The load driving circuit according to 2. 前記第１の電流源は、前記駆動回路を駆動するためにその出力飽和電流を出力して動作する駆動素子で構成される請求項１記載の負荷駆動回路。   The load drive circuit according to claim 1, wherein the first current source includes a drive element that operates by outputting an output saturation current in order to drive the drive circuit. 前記第１の電流源には、その駆動電圧を最大駆動電圧よりも抑制して印加する駆動素子を用いる請求項１記載の負荷駆動回路。   The load drive circuit according to claim 1, wherein a drive element that applies a drive voltage of the first current source with a drive voltage lower than a maximum drive voltage is used. 前記第１の電流源には、カレントミラー回路を用いる請求項１記載の負荷駆動回路。   The load driving circuit according to claim 1, wherein a current mirror circuit is used for the first current source. さらに、前記駆動回路の入力端子及び出力端子間の寄生容量に並列に付加接続される帰還コンデンサを有する請求項１記載の負荷駆動回路。   2. The load driving circuit according to claim 1, further comprising a feedback capacitor additionally connected in parallel to a parasitic capacitance between the input terminal and the output terminal of the driving circuit. さらに、前記駆動回路の入力端子に静電容量及び第２のスイッチ回路を介して第２の基準電位点を接続した請求項１記載の負荷駆動回路。   The load drive circuit according to claim 1, further comprising a second reference potential point connected to an input terminal of the drive circuit via a capacitance and a second switch circuit. さらに、前記駆動回路の入力端子及び第２の基準電位点間に接続される第２のスイッチ回路を有する請求項１記載の負荷駆動回路。   The load drive circuit according to claim 1, further comprising a second switch circuit connected between an input terminal of the drive circuit and a second reference potential point. 前記駆動回路は第１の駆動回路であり、
さらに、入力端子に入力される信号を反転増幅して出力端子から出力する第２の駆動回路と、
前記第２の駆動回路の入力端子に接続され、電流出力の制御が可能な第２の電流源と、
前記第２の駆動回路の入力端子及び第２の基準電位点間に接続される第２のスイッチ回路とを有し、
前記第１の駆動回路の出力端子及び前記第２の駆動回路の出力端子が相互に接続される請求項１記載の負荷駆動回路。 The drive circuit is a first drive circuit;
And a second driving circuit that inverts and amplifies the signal input to the input terminal and outputs the signal from the output terminal;
A second current source connected to an input terminal of the second drive circuit and capable of controlling a current output;
A second switch circuit connected between the input terminal of the second drive circuit and a second reference potential point;
The load drive circuit according to claim 1, wherein an output terminal of the first drive circuit and an output terminal of the second drive circuit are connected to each other. 前記第１のスイッチ回路は、一方向性導通素子を介して前記駆動回路の入力端子に接続される請求項１記載の負荷駆動回路。   The load drive circuit according to claim 1, wherein the first switch circuit is connected to an input terminal of the drive circuit via a unidirectional conducting element. 前記駆動回路は、前記第１の基準電位点に接続され、前記第１の基準電位点を基準に駆動される請求項１記載の負荷駆動回路。   The load drive circuit according to claim 1, wherein the drive circuit is connected to the first reference potential point and is driven based on the first reference potential point. 複数の負荷を駆動するため、前記駆動回路、前記第１の電流源及び前記第１のスイッチ回路の組みを複数組み設け、
前記複数組みを集積化して一体化した回路で構成する請求項１記載の負荷駆動回路。 In order to drive a plurality of loads, a plurality of sets of the drive circuit, the first current source, and the first switch circuit are provided,
The load driving circuit according to claim 1, wherein the plurality of sets are integrated and integrated into a circuit. 負荷を駆動するために入力端子に入力される信号を増幅して出力端子から出力する駆動回路と、
前記駆動回路の入力端子に接続され、電流出力の制御が可能な電流源と、
前記駆動回路の入力端子及び基準電位点間に接続されるスイッチ回路とを備えた負荷駆動回路を有するディスプレイ装置。 A drive circuit that amplifies a signal input to the input terminal to drive the load and outputs the amplified signal from the output terminal;
A current source connected to the input terminal of the drive circuit and capable of controlling the current output;
A display device comprising a load drive circuit comprising a switch circuit connected between an input terminal of the drive circuit and a reference potential point.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005321526A (en) * 2004-05-07 2005-11-17 Renesas Technology Corp Semiconductor integrated circuit system, display apparatus and system
JP2006330228A (en) * 2005-05-25 2006-12-07 Renesas Technology Corp Plasma display device and semiconductor integrated circuit device
WO2007015309A1 (en) * 2005-08-04 2007-02-08 Fujitsu Hitachi Plasma Display Limited Plasma display device
JP2008061252A (en) * 2006-09-01 2008-03-13 Internatl Rectifier Corp High voltage gate driver integrated circuit with multifunctional gate
JP2009230078A (en) * 2008-03-25 2009-10-08 Hitachi Ltd Driving method for plasma display panel, and plasma display device
JPWO2009001529A1 (en) * 2007-06-22 2010-08-26 パナソニック株式会社 Plasma display panel driving apparatus and plasma display
US7940231B2 (en) 2006-03-27 2011-05-10 Panasonic Corporation Display panel drive-control device and display panel drive-control method

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI319558B (en) * 2004-11-19 2010-01-11 Lg Electronics Inc Plasma display device and method for driving the same
EP1667097A3 (en) * 2004-12-01 2008-01-23 LG Electronics, Inc. Plasma display apparatus and driving method thereof
US7667696B2 (en) * 2005-05-24 2010-02-23 Lg Electronics Inc. Plasma display apparatus
KR100862578B1 (en) * 2006-05-16 2008-10-09 엘지전자 주식회사 Plasma Display Apparatus
JP2008032812A (en) * 2006-07-26 2008-02-14 Matsushita Electric Ind Co Ltd Output driving device and display device
KR100846713B1 (en) * 2007-03-21 2008-07-16 삼성에스디아이 주식회사 Plasma display device, and method for preparing the same
US9665114B2 (en) * 2013-10-02 2017-05-30 Mediatek Inc. Regulator applied on output terminal of power source to adjust adjusting current for increasing reference voltage when sensing decrease of reference voltage and decreasing reference voltage when sensing increase of reference voltage and regulating method
JP6253418B2 (en) * 2014-01-17 2017-12-27 エスアイアイ・セミコンダクタ株式会社 Voltage regulator and semiconductor device
CN107544167B (en) * 2017-07-21 2019-06-18 惠科股份有限公司 Electrostatic discharge circuit and display panel
CN110010079B (en) * 2018-06-14 2020-10-23 友达光电股份有限公司 Gate driving device
CN109274362A (en) * 2018-12-03 2019-01-25 上海艾为电子技术股份有限公司 Control circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2946921B2 (en) 1992-03-10 1999-09-13 日本電気株式会社 Low power drive circuit
JP3447185B2 (en) 1996-10-15 2003-09-16 富士通株式会社 Display device using flat display panel
JP4612947B2 (en) 2000-09-29 2011-01-12 日立プラズマディスプレイ株式会社 Capacitive load driving circuit and plasma display device using the same
US6958644B2 (en) * 2001-01-10 2005-10-25 The Trustees Of Columbia University In The City Of New York Active filter circuit with dynamically modifiable gain
JP4103468B2 (en) * 2002-06-28 2008-06-18 日本電気株式会社 Differential circuit, amplifier circuit, and display device using the amplifier circuit
JP4736313B2 (en) * 2002-09-10 2011-07-27 日本電気株式会社 Thin film semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005321526A (en) * 2004-05-07 2005-11-17 Renesas Technology Corp Semiconductor integrated circuit system, display apparatus and system
JP2006330228A (en) * 2005-05-25 2006-12-07 Renesas Technology Corp Plasma display device and semiconductor integrated circuit device
WO2007015309A1 (en) * 2005-08-04 2007-02-08 Fujitsu Hitachi Plasma Display Limited Plasma display device
US7940231B2 (en) 2006-03-27 2011-05-10 Panasonic Corporation Display panel drive-control device and display panel drive-control method
JP2008061252A (en) * 2006-09-01 2008-03-13 Internatl Rectifier Corp High voltage gate driver integrated circuit with multifunctional gate
JPWO2009001529A1 (en) * 2007-06-22 2010-08-26 パナソニック株式会社 Plasma display panel driving apparatus and plasma display
JP2009230078A (en) * 2008-03-25 2009-10-08 Hitachi Ltd Driving method for plasma display panel, and plasma display device
JP4583465B2 (en) * 2008-03-25 2010-11-17 株式会社日立製作所 Plasma display panel driving method and plasma display apparatus

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