JP2005122107A - Load drive circuit and display device using the same - Google Patents
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Abstract
Description
本発明は、負荷駆動回路及びディスプレイ装置に関し、特に負荷となるプラズマディスプレイやエレクトロルミネッセンス、液晶ディスプレイ(LCD)などのディスプレイパネルを駆動する際の不要輻射を低減できる駆動回路及びディスプレイ装置に関するものである。 The present invention relates to a load driving circuit and a display device, and more particularly to a driving circuit and a display device that can reduce unnecessary radiation when driving a display panel such as a plasma display, electroluminescence, liquid crystal display (LCD), or the like as a load. .
図10は三電極面放電交流駆動型プラズマディスプレイパネルを概略的に示すブロック図であり、図11は図10に示すプラズマディスプレイパネルの電極構造を説明するための断面図である。図10及び図11において、参照符号207は放電セル(表示セル)、210は背面ガラス基板、211,221は誘電体層、212は蛍光体、213は隔壁、214はアドレス電極(A1〜Ad)、220は前面ガラス基板、そして、222はX電極(X1〜XL)又はY電極(Y1〜YL)を示している。なお、参照符号Caはアドレス電極における隣接電極間の容量を示し、また、Cgはアドレス電極における対向電極(X電極及びY電極)間の容量を示している。
FIG. 10 is a block diagram schematically showing a three-electrode surface discharge AC drive type plasma display panel, and FIG. 11 is a cross-sectional view for explaining an electrode structure of the plasma display panel shown in FIG. 10 and 11,
プラズマディスプレイパネル201は、背面ガラス基板210及び前面ガラス基板220の2枚のガラス基板により構成され、前面ガラス基板220には、維持電極(BUS電極と透明電極を含む)として構成されるX電極(X1,X2,〜XL)及びY電極(走査電極:Y1,Y2,〜YL)が配設されている。
The
背面ガラス基板210には、維持電極(X電極及びY電極)222と直交するようにアドレス電極(A1,A2、〜Ad)214が配置されており、これらの電極により放電発光を発生する表示セル207が、維持電極の同じ番号のX電極及びY電極で挟まれ(Y1−X1,Y2−X2、…)、且つ、アドレス電極と交差する領域にそれぞれ形成される。
On the
図12は図10に示すプラズマディスプレイパネルを用いたプラズマディスプレイ装置の全体構成を示すブロック図であり、表示パネルに対する駆動回路の主要部を示している。 FIG. 12 is a block diagram showing an overall configuration of a plasma display device using the plasma display panel shown in FIG. 10, and shows a main part of a drive circuit for the display panel.
図12に示されるように、三電極面放電交流駆動型プラズマディスプレイ装置は、表示パネル201と、外部より入力されるインターフェイス信号により表示パネルの駆動回路を制御するための制御信号を形成する制御回路205と、この制御回路205からの制御信号によりパネル電極を駆動するためのX共通ドライバ(X電極駆動回路)206と、走査電極駆動回路(走査ドライバ)203及びY共通ドライバ204と、アドレス電極駆動回路(アドレスドライバ)202とにより構成される。
As shown in FIG. 12, a three-electrode surface discharge AC drive type plasma display device includes a
X共通ドライバ206は維持電圧パルスを発生し、また、Y共通ドライバ204も同じく維持電圧パルスを発生し、そして、走査ドライバ203は各走査電極(Y1〜YL)を独立に駆動して走査する。また、アドレスドライバ202は、各アドレス電極(A1〜Ad)に対して表示データに対応したアドレス電圧パルスを印加する。
The X
制御回路205は、クロックCLK及び表示データDATAを受け取ってアドレスドライバ202にアドレス制御信号を供給する表示データ制御部251、及び、垂直同期信号Vsync及び水平同期信号Hsyncを受け取って、走査ドライバ203を制御する走査ドライバ制御部253並びに共通ドライバ(X共通ドライバ206及びY共通ドライバ204)を制御する共通ドライバ制御部254を備えている。なお、表示データ制御部251は、フレームメモリ252を備えている。
The
図13は図12に示すプラズマディスプレイ装置の駆動波形の一例を示す図であり、主として、全面書き込み期間(AW)、全面消去期間(AE)、アドレス期間(ADD)及びサスティン期間(維持放電期間:SUS)における各電極への印加電圧波形の概略を示している。 FIG. 13 is a diagram showing an example of drive waveforms of the plasma display device shown in FIG. 12, which mainly includes a full write period (AW), a full erase period (AE), an address period (ADD), and a sustain period (sustain discharge period: SUS) shows an outline of a voltage waveform applied to each electrode.
図13において、画像表示に直接係わる駆動期間は、アドレス期間ADDとサスティン期間SUSであり、アドレス期間ADDにおいて表示する画素を選択し、次のサスティン期間において選択された画素を維持発光させることで、所定の明るさでの画像表示を行うようになっている。なお、図13は、1フレームを複数のサブフレーム(サブフィールド)で構成した場合の各サブフレームにおける駆動波形を示すものである。 In FIG. 13, the driving period directly related to the image display is an address period ADD and a sustain period SUS. By selecting a pixel to be displayed in the address period ADD and sustaining light emission in the selected pixel in the next sustain period, An image is displayed with a predetermined brightness. FIG. 13 shows drive waveforms in each subframe when one frame is composed of a plurality of subframes (subfields).
まず、アドレス期間ADDにおいて、走査電極であるY電極(Y1〜YL)に対して一斉に中間電位である−Vmyを印加した後、順次、−Vyレベルの走査電圧パルスを切り換えて印加する。このとき、それぞれのY電極への走査パルスの印加に同期させて各アドレス電極(A電極:A1〜Ad)に対して+Vaレベルのアドレス電圧パルスを印加することで各走査ライン上の画素選択を行う。 First, in the address period ADD, -Vmy that is an intermediate potential is applied to the Y electrodes (Y1 to YL) that are scan electrodes all at once, and then a scan voltage pulse of -Vy level is sequentially switched and applied. At this time, pixel selection on each scan line is performed by applying an address voltage pulse of + Va level to each address electrode (A electrode: A1 to Ad) in synchronization with the application of the scan pulse to each Y electrode. Do.
次のサスティン期間SUSにおいては、全ての走査電極(Y1〜YL)及びX電極(X1〜XL)に対して共通の+Vsレベルの維持電圧パルスを交互に印加することで、先に選択された画素に対して維持発光を生じさせ、この連続印加により所定の輝度による表示を行う。また、このような一連の駆動波形の基本動作を組み合わせて発光回数を制御することで、濃淡の階調表示を行うことも可能になる。 In the next sustain period SUS, a common + Vs level sustain voltage pulse is alternately applied to all the scan electrodes (Y1 to YL) and the X electrodes (X1 to XL), so that the previously selected pixel is selected. Sustained light emission is generated for this, and display with a predetermined luminance is performed by this continuous application. Further, by controlling the number of times of light emission by combining the basic operations of such a series of drive waveforms, it becomes possible to perform grayscale display.
ここで、全面書込み期間AWは、パネルの全ての表示セルに対して書き込み電圧パルスを印加することで、各表示セルを活性化し表示特性を均一に保つためのものであり、ある一定の周期で挿入される。また、全面消去期間AEは、画像表示を行うためのアドレス動作とサスティン動作を新たに開始する前に、パネルの全ての表示セルに消去電圧パルスを印加することで、以前の表示内容を消しておくためのものである。 Here, the entire writing period AW is for activating each display cell by applying a write voltage pulse to all the display cells of the panel to keep the display characteristics uniform, and at a certain period. Inserted. Further, the entire erase period AE erases the previous display contents by applying an erase voltage pulse to all the display cells of the panel before starting a new address operation and sustain operation for image display. It is for keeping.
図14は、図12に示したプラズマディスプレイ装置に用いられるアドレスドライバ202に使用する、アドレス電極駆動回路の回路図の一例を示す。図14に示すアドレス電極駆動回路は、例えば下記の特許文献1に開示されている。アドレス電極(A1〜Ad)に流れる電流のほとんどの成分が電極寄生容量の充放電電流であるので、アドレス電極は図示したように容量性負荷100と見なすことができる。
FIG. 14 shows an example of a circuit diagram of an address electrode drive circuit used for the
例えば、表示パネルのアドレス電極(A1〜Ad)の数が3072本(1024画素×RGB)と多数になった場合、図14に示したアドレス電極駆動回路を128回路分集積化したドライブIC24個の出力をアドレス電極に接続する。アドレス電極への接続には、例えばフレキシブル基板が用いられ、ドライブICが単一チップか或いは複数チップの単位でそのフレキシブル基板に実装される。 For example, when the number of address electrodes (A1 to Ad) on the display panel is as large as 3072 (1024 pixels × RGB), 24 drive ICs in which 128 address electrode drive circuits shown in FIG. Connect the output to the address electrode. For example, a flexible substrate is used for connection to the address electrode, and the drive IC is mounted on the flexible substrate in units of a single chip or a plurality of chips.
図14に示した回路図において、一つのアドレス電極は容量性負荷100に相当する。ローサイド側出力素子(NチャンネルMOSFET)101は低圧側基準電位であるグランドと容量性負荷100との間に接続される。また、ハイサイド側出力素子(PチャンネルMOSFET)102はアドレス駆動電圧のハイレベルに相当する高圧電位Vaを供給する駆動電源107と容量性負荷100との間に接続される。
In the circuit diagram shown in FIG. 14, one address electrode corresponds to the
また、ハイサイド側出力素子102を駆動する回路の例として、図14においてはレベルシフト回路108を示す。レベルシフト回路108においては、PチャンネルMOSFET103とNチャンネルMOSFET104から成るインバータ回路によってハイサイド側出力素子102を駆動する。その際のPチャンネルMOSFET103の駆動を、PチャンネルMOSFET105とNチャンネルMOSFET106から成る入力のもう一つのインバータ回路とのフリップフロップ動作によって行っている。
Further, as an example of a circuit for driving the high-
図15は、アドレス電極駆動回路のアドレス期間ADD(図13)の動作を示すタイミング図を用いて説明する。図15においては、アドレス電極駆動回路の出力電圧Voと各駆動素子101〜106の入力電圧VG1〜VG6のタイミング関係を示している。出力電圧Voが立ち上がる期間TAにおいては、入力電圧VG1をハイレベルからローレベルに反転してローサイド側出力素子101を遮断し、入力電圧VG4をハイレベル、入力電圧VG6をローレベルに反転することにより、ハイサイド側出力素子102が導通する。これにより、出力電圧Voは、高圧電位Vaになる。また、逆に出力電圧Voが立ち下がる期間TBにおいては、入力電圧VG4をローレベル、入力電圧VG6をハイレベルに反転することにより、ハイサイド側出力素子102を遮断させ、入力電圧VG1をハイレベルに反転してローサイド側出力素子101を導通させる。これにより、出力電圧Voは、グランドレベル(0V)になる。
FIG. 15 will be described with reference to a timing chart showing the operation of the address period ADD (FIG. 13) of the address electrode drive circuit. FIG. 15 shows the timing relationship between the output voltage Vo of the address electrode drive circuit and the input voltages VG1 to VG6 of the
上記の図15に示した出力電圧Voの波形における立ち上がり時間と立ち下がり時間は、それぞれ、ハイサイド側出力素子102とローサイド側出力素子101の出力電流で負荷容量100を充放電する時間である。ここで、図11に示した表示パネル201の隣接し合うアドレス電極は、ディスプレイの表示映像に依存して適宜に高圧電位Vaとグランドレベルの間でスイッチングされる。よって、この時の負荷容量100は実効的に次のように大きく変化して作用する。すなわち、対象とするアドレス電極に対して、左右の両隣接電極共に同方向に同時スイッチングする場合(例えば共にグランドレベルから高圧電位Vaに変化する場合)には、負荷容量100は充放電の不要な隣接電極間容量Caを含まずに容量Cgのみとなって最小値を示す。また、逆に左右の両隣接電極共に逆方向に同時スイッチングする場合(例えば一方がグランドレベルから高圧電位Vaに変化し、他方が高圧電位Vaからグランドレベルに変化する場合)には、両方の隣接電極間容量Caに2倍の電荷を供給することになり、負荷容量100は最大のCg+4Caとなる。負荷容量100の変化比は、一般的に3倍以上になる。ハイサイド側出力素子102とローサイド側出力素子101の出力電流は、表示パネル201に必要な駆動速度が得られるように大きく設計しなくてはならない。そのため、最小負荷時に出力電圧Voの波形は急峻に変化してその遷移時間が激減してしまい、それに伴って生じる不要な電磁波輻射の増大が問題となっていた。不要電磁波による他の電子機器への妨害はEMI(Electro Magnetic Interference)と呼ばれ、規定された規格を満たすレベルに抑制する必要がある。一般的に不要輻射の抑制においては、その発生抑制を設計の初期段階から講じておかないと、電磁波シールドを新たに設けたり、フィルタ素子を追加するといった対策に要するコストが増大する。
The rise time and fall time in the waveform of the output voltage Vo shown in FIG. 15 are times for charging and discharging the
本発明の目的は、実効的な負荷が減少した場合においても駆動電圧波形における遷移時間の減少を抑えることによって、不要な電磁波の発生を抑えることができる負荷駆動回路を提供すること、およびその駆動回路を用いたディスプレイ装置を提供することである。 An object of the present invention is to provide a load driving circuit capable of suppressing generation of unnecessary electromagnetic waves by suppressing a decrease in transition time in a driving voltage waveform even when an effective load is reduced, and driving thereof. A display device using a circuit is provided.
本発明の一観点によれば、負荷を駆動するために入力端子に入力される信号を反転増幅して出力端子から出力する駆動回路と、駆動回路の入力端子に接続され、電流出力の制御が可能な第1の電流源と、駆動回路の入力端子及び第1の基準電位点間に接続される第1のスイッチ回路とを有する負荷駆動回路及びそれを用いたディスプレイ装置が提供される。 According to one aspect of the present invention, a drive circuit that inverts and amplifies a signal input to an input terminal to drive a load and outputs the signal from the output terminal, and a current output that is connected to the input terminal of the drive circuit. Provided are a load driving circuit having a possible first current source and a first switch circuit connected between an input terminal of the driving circuit and a first reference potential point, and a display device using the load driving circuit.
駆動回路の入力端子に第1の電流源を接続することにより、駆動回路の入出力端子間の寄生容量を介した信号帰還の効果によって、駆動回路の出力電圧のスイッチング速度を一定に抑制することができる。スイッチング速度の抑制によって、不要輻射を低減できる。さらに、駆動回路の入力端子に第1のスイッチ回路を接続することにより、駆動回路を高速に遮断できる。駆動回路を即座に遮断することによって、駆動回路の能動動作領域電流や負荷駆動回路に発生する貫通電流などのスイッチング動作に不要な電流を抑えることができ、電力消費を低減できる。 By connecting the first current source to the input terminal of the drive circuit, the switching speed of the output voltage of the drive circuit is kept constant by the effect of signal feedback through the parasitic capacitance between the input and output terminals of the drive circuit. Can do. Unwanted radiation can be reduced by suppressing the switching speed. Furthermore, the drive circuit can be shut off at high speed by connecting the first switch circuit to the input terminal of the drive circuit. By immediately shutting off the drive circuit, current unnecessary for the switching operation such as an active operation region current of the drive circuit and a through current generated in the load drive circuit can be suppressed, and power consumption can be reduced.
(第1の実施形態)
図1は、本発明の第1の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。集積回路(IC)121は、NチャンネルMOS(Metal Oxide Semiconductor)電界効果トランジスタ(以下、FETという)101、PチャンネルMOSFET102、駆動電源107、電流源110及びスイッチ回路111を有する。集積回路121は、図12のアドレスドライバ202に相当する。負荷容量100は、前述の図14の負荷容量100の説明と同様に図12のアドレス電極A1〜Adの負荷容量に相当し、実効的に変動する。本実施形態の負荷駆動回路は、例えばプラズマディスプレイ装置に適用可能である。プラズマディスプレイ装置の説明は、前述の図10〜図13の説明と同じである。
(First embodiment)
FIG. 1 is a circuit diagram of a load driving circuit according to the first embodiment of the present invention, in which a change in driving speed due to a load change is suppressed. The integrated circuit (IC) 121 includes an N-channel MOS (Metal Oxide Semiconductor) field effect transistor (hereinafter referred to as FET) 101, a P-
NチャンネルMOSFET101は、ゲートが電流源110に接続され、ソースがグランド電位点に接続され、ドレインが出力端子122に接続される。電流源110は、電流出力の制御が可能である。スイッチ回路111は、NチャンネルMOSFET101のゲート及びグランド電位点間に接続される。PチャンネルMOSFET102は、ソースが駆動電源107の陽極に接続され、ドレインがMOSFET101のドレインと共に出力端子122に接続される。駆動電源107は、陰極がグランド電位であり、陽極が高圧正電位Vaである。寄生容量112は、容量値がCμであり、NチャンネルMOSFET101のドレイン及びゲート間の寄生容量である。負荷容量100は、アドレス電極の負荷容量であり、出力端子122及びグランド電位点間の容量で表される。
The N-
入力電圧VG1は、NチャンネルMOSFET101のゲートに印加される入力電圧である。入力電圧VG2は、PチャンネルMOSFET102のゲートに印加される入力電圧である。出力電圧Voは、出力端子122の電圧であり、MOSFET101及び102の出力電圧である。
The input voltage VG1 is an input voltage applied to the gate of the N-
NチャンネルMOSFET101はローサイド側出力素子であり、PチャンネルMOSFET102はハイサイド側出力素子であり、これらはMOSFETに限定されず、IGBT(Insulated Gate Bipolar Transistor)やバイポーラトランジスタ等でもよい。出力素子101及び102は、ゲートに相当する入力端子に入力される信号を反転増幅して、ドレインに相当する出力端子から出力信号を出力する。これにより、出力端子101及び102は、変動負荷100を駆動することができる。
The N-
図1において、ハイサイド側出力素子102とローサイド側出力素子101、駆動電源107を含む負荷駆動回路は、ディスプレイの表示パネルの電極などに相当する実効的には変動する負荷容量100を駆動している。ローサイド側出力素子101の入力端子には、電流源110とMOSFETなどの能動素子から成るスイッチ回路111が接続されている。ローサイド側出力素子101の入出力端子間の寄生容量112の大きさをCμとする。
In FIG. 1, a load driving circuit including a high-
図2に示すタイミング図を用いて、アドレス期間ADD(図13)における図1の回路動作を説明する。図2では、上から順に、出力電圧Vo、入力電圧VG1、電流源110の出力電流、スイッチ回路111のオン/オフ、入力電圧VG2を示す。
The circuit operation of FIG. 1 in the address period ADD (FIG. 13) will be described using the timing chart shown in FIG. In FIG. 2, the output voltage Vo, the input voltage VG1, the output current of the
出力電圧Voをグランドレベルから高圧電位Va(例えば60V)に立ち上げる期間TBにおいては、まず、スイッチ回路111をオフからオンに切り替えてローサイド側出力素子101の入力電圧VG1を高速に低圧電位VL1(例えば0V)に下げることによって、ローサイド側出力素子101を遮断する。その後、ハイサイド側出力素子102を、その入力電圧VG2を低圧電位VL2(例えば0V)に下げることにより導通させる。これにより、出力電圧Voは、高圧電位Vaになる。
In the period TB in which the output voltage Vo rises from the ground level to the high voltage potential Va (for example, 60 V), first, the
出力電圧Voを高圧電位Vaからグランドレベルに立ち下げる期間TAにおいては、まず、入力電圧VG2を高圧電位VH2(例えば60V)に高速に立ち上げることによりハイサイド側出力素子102を高速に遮断する。また、それと同時にスイッチ回路111も遮断する。但し、出力電圧Voが高圧電位Vaに安定保持できると共に、ローサイド側出力素子101を遮断して貫通電流の発生を抑えられるのであれば、スイッチ回路111はハイサイド側出力素子102の遮断前にオフしておいても構わない。その後、電流源110からローサイド側出力素子101が導通する方向にゲート電流IGを流すことによって、ローサイド側出力素子101の入力電圧VG1は、その閾値電圧まで上昇した後、帰還容量112を介した負帰還によってほぼ一定の電圧Vf1に保持される。この負帰還の現れる期間Tfの間、出力電圧Voはほぼ一定のスルーレートで高圧電位Vaからグランドレベルに下降する。負荷100の駆動電流がローサイド側出力素子101の電流能力以下に収まっている限り、この負帰還の期間Tfは負荷100の変化に因らず一定時間(例えば、入力電圧VL1(例えば0V)とVH1(例えば5V)の差が高圧電位Va(例えば60V)に対して無視できるほど小さい場合にはVaCμ/IG)に維持される方向に制御される。電圧Vf1は、容量負荷100の大きさにより変化する。容量負荷100が大きいときには電圧Vf1が高くなり、容量負荷100が小さいときには電圧Vf1が小さくなる。ただし、容量負荷100が変動しても、出力電圧Voが高圧電位Vaからグランドレベルに立ち下がる期間Tfはほぼ一定である。
In the period TA in which the output voltage Vo falls from the high voltage potential Va to the ground level, first, the input voltage VG2 is raised to the high voltage potential VH2 (for example, 60 V) at a high speed, thereby shutting off the high
従って、図1に示した駆動回路を用いれば、実効的に負荷100が減少した場合に生じる駆動電圧波形における遷移時間の減少を抑えることができ、不要な電磁波の発生も抑えることができる。図14の駆動回路を用いた場合には、図2に示すローサイド側出力素子101の入力電圧VG1と出力電圧Voの立ち下がり波形が一点鎖線のように急峻になり、不要輻射が懸念される。一般に電流源110は、ローサイド側出力素子101の低圧駆動電源を用いて構成されるので、ローサイド側出力素子101の入力電圧VG1がVH1(例えば5V)に達した時点では電流源110の電流IGは自動的に零になっている。
Therefore, if the drive circuit shown in FIG. 1 is used, a decrease in transition time in the drive voltage waveform that occurs when the
ここで、各出力素子の入力電圧VG1とVG2の低圧電位VL1とVL2、高圧電位VH1とVH2は、ローサイド側出力素子101とハイサイド側出力素子102の設計に応じて、それぞれグランドレベルからロジック回路用低圧電源電圧(3Vや5Vなど)、高圧電位Va(数十Vほど)に変えられる。例えば、出力素子がMOSFETやIGBTの場合には、ゲート酸化膜の厚みやゲート領域のW(幅)/L(長さ)の設計によって制御できる。
Here, the low-voltage potentials VL1 and VL2 and the high-voltage potentials VH1 and VH2 of the input voltages VG1 and VG2 of each output element are changed from the ground level to the logic circuit according to the design of the low-
なお、図1におけるこれらの出力素子にはMOSFETが図示されているが、IGBTやバイポーラトランジスタなど一般的なスイッチング素子が適用できることは言うまでもない。また、図1においては、ハイサイド側とローサイド側の出力素子の極性が相反するコンプリメンタリ構成の例を示したが、極性の同じトーテンポール構成を用いても良いことも言うまでもない。 In addition, although MOSFET is illustrated in these output elements in FIG. 1, it cannot be overemphasized that general switching elements, such as IGBT and a bipolar transistor, are applicable. In FIG. 1, an example of a complementary configuration in which the polarities of the output elements on the high side and the low side are opposite to each other is shown, but it goes without saying that a totem pole configuration having the same polarity may be used.
また、CRTディスプレイなどのように表示デバイスの駆動電極が少数の場合には、図1に示したような駆動回路を個別部品により構成することができる。しかし、プラズマディスプレイの表示パネルには多数の電極が設けられているので、これらの電極の駆動においては、図1に示した単一負荷の駆動回路を複数回路まとめて集積化した多出力IC121の適用が実用的である。
In addition, when the number of drive electrodes of the display device is small, such as a CRT display, the drive circuit as shown in FIG. 1 can be configured by individual components. However, since the display panel of the plasma display is provided with a large number of electrodes, in driving these electrodes, the
図1においては、プラズマディスプレイや液晶ディスプレイ、無機ELディスプレイなどの表示パネル、CRTディスプレイのブラウン管の駆動電極などの容量性負荷を例示した。ブラウン管においても各表示原色用の駆動電極の間の寄生容量が実効的に変化する。しかし、本駆動回路は電流駆動デバイスである有機ELディスプレイの表示パネルの電極のような抵抗性負荷に対しても、負荷の駆動電流に応じて出力素子の電流能力を設計して負帰還をかけることができるので、同様の効果を得ることができる。 In FIG. 1, capacitive loads such as a display panel such as a plasma display, a liquid crystal display, and an inorganic EL display, and a drive electrode of a cathode ray tube of a CRT display are illustrated. Also in the cathode ray tube, the parasitic capacitance between the drive electrodes for each display primary color is effectively changed. However, this drive circuit applies negative feedback to a resistive load such as a display panel electrode of an organic EL display, which is a current drive device, by designing the current capability of the output element according to the drive current of the load. Therefore, the same effect can be obtained.
(第2の実施形態)
図3は、本発明の第2の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図3において、図1に示した回路におけるものと同様の構成部分は同一符号で示した。PチャンネルMOSFET310は図1の電流源110に相当し、NチャンネルMOSFET311は図1のスイッチ回路111に相当する。PチャンネルMOSFET310は、ソースが低圧電源300の陽極に接続され、ドレインがNチャンネルMOSFET101のゲートに接続される。低圧電源300は、陰極がグランド電位であり、陽極が正電位Vcc(例えば5V)である。NチャンネルMOSFET311は、ソースがグランド電位点に接続され、ドレインがNチャンネルMOSFET101のゲートに接続される。
(Second Embodiment)
FIG. 3 is a circuit diagram of a load driving circuit according to the second embodiment of the present invention, in which a change in driving speed due to load fluctuation is suppressed. In FIG. 3, the same components as those in the circuit shown in FIG. The P-
PチャンネルMOSFET310は、例えばゲート及びソースに5Vを印加することにより、図4(B)の出力飽和電流(定電流)401を出力して動作し、NチャンネルMOSFET101を駆動することができる駆動素子である。図4(B)は、横軸がドレイン及びソース間電圧Vdsを示し、縦軸がドレイン電流(出力電流)Idを示す。
The P-
図3中、ローサイド側出力素子101の導通時には、その入力端子に低圧電源300の電圧Vccが駆動素子310を介して加えられる。ローサイド側出力素子101の遮断時には、その入力端子に駆動素子311を通して、ローサイド側出力素子101の基準電位と同じグランドレベルが印加される。ここで、駆動素子310をその出力飽和電流がVaCμ/Tfに抑えられるように設計することにより、駆動素子310が図1に示した電流源110と同様に動作すると見なすことができる。駆動素子311は、ローサイド側出力素子101を高速に遮断できるように、その飽和電流を大きく設計することにより、図1に示したスイッチ回路111として用いることができる。
In FIG. 3, when the low-
(第3の実施形態)
図4(A)は、本発明の第3の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。これ以降に説明する図面においても、既出の図面におけるものと同一の構成部分は同一符号で示していく。図4(A)は、図3のPチャンネルMOSFET310の代わりに、PチャンネルMOSFET410、ツェナーダイオード420、抵抗430及びNチャンネルMOSFET440が設けられる。PチャンネルMOSFET410は、ソースが低圧電源300の陽極に接続され、ドレインがNチャンネルMOSFET101のゲートに接続される。ツェナーダイオード420は、アノードがPチャンネルMOSFET410のゲートに接続され、カソードが低圧電源300の陽極に接続される。抵抗430は、PチャンネルMOSFET410のゲート及びNチャンネルMOSFET440のドレイン間に接続される。NチャンネルMOSFET440は、スイッチ回路として動作し、ソースがグランド電位点に接続される。
(Third embodiment)
FIG. 4A shows a circuit diagram of a load driving circuit according to the third embodiment of the present invention, in which a change in driving speed due to load fluctuation is suppressed. In the drawings described below, the same components as those in the above-described drawings are denoted by the same reference numerals. 4A, a P-
図4(A)に示す駆動回路においては、ローサイド側出力素子101の導通時に電流源として機能する駆動素子410に印加する駆動電圧を、ツェナーダイオード420を用いて低減していることを特徴とする。MOSFET410のゲートには、例えば1.5Vが印加される。駆動素子410の導通時にその入力端子と基準電位印加端子の間に、スイッチ素子440と抵抗430を介してツェナーダイオード420に発生させたツェナー電圧を加える。例えば、駆動素子410にMOSFETやIGBTなどの一般的な能動素子を用いた場合に、その能動素子の駆動電圧を最大駆動電圧よりも低く抑えることにより、能動素子の電流源として機能する出力電圧範囲(動作範囲)を広げることができる。これは、能動素子の駆動電圧の低減によって、入力端子と出力端子の間に適正バイアス電圧が印加できる出力電圧範囲を広げることができる。よって、本駆動回路においては、ローサイド側出力素子101の入力電圧VG1の広い範囲で駆動素子410の出力電流を一定に保持でき、負荷100の大小による駆動速度の変動をさらに抑えることができる。
The drive circuit shown in FIG. 4A is characterized in that the drive voltage applied to the
例えば、図4(B)において、MOSFET410のドレイン電流401はゲート及びソース間電圧が高いときの電流であり、ドレイン電流402はゲート及びソース間電圧が低いときの電流である。MOSFET410のゲート及びソース間電圧を最大電圧よりも抑制して低くすることにより、出力飽和電流のソース及びドレイン間電圧Vdsの範囲を広くすることができる。
For example, in FIG. 4B, the drain current 401 of the
また、図4(A)に示したツェナーダイオード420は、一般的なダイオードなどの定電圧素子や定電圧回路に、或いは抵抗に置き換えることによっても、駆動素子410の駆動電圧を低減できることは言うまでもない。
In addition, it goes without saying that the
(第4の実施形態)
図5は、本発明の第4の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図5では、図3のPチャンネルMOSFET310の代わりに、PチャンネルMOSFET410,450、抵抗460及びNチャンネルMOSFET470が設けられる。PチャンネルMOSFET410は、ソースが低圧電源300の陽極に接続され、ドレインがNチャンネルMOSFET101のゲートに接続される。PチャンネルMOSFET450は、ソースが低圧電源300の陽極に接続され、ゲート及びドレインが相互に接続される。MOSFET410及び450のゲートは、相互に接続される。MOSFET410及び450は、カレントミラー回路を構成する。抵抗460は、PチャンネルMOSFET450のドレイン及びNチャンネルMOSFET470のドレイン間に接続される。NチャンネルMOSFET470は、スイッチ回路であり、ソースがグランド電位点に接続される。
(Fourth embodiment)
FIG. 5 shows a circuit diagram of a load driving circuit according to the fourth embodiment of the present invention, in which a change in driving speed due to load fluctuation is suppressed. 5, P-
図5に示す駆動回路においては、集積化に適した高精度な回路構成によって駆動素子410に印加する駆動電圧を発生している。すなわち、ダイオード接続した駆動素子450に対して、スイッチ素子470と抵抗460を介して、駆動素子410に流すべき導通電流と等しい電流を流すことにより、駆動素子410に精度良くローサイド側出力素子101の駆動電流を流すことができる。ここで、駆動素子450と駆動素子410を同一ICチップ上に同一構造で形成することによって、両駆動素子の特性をほとんど一致させることができる。また、駆動素子450と駆動素子410の出力電流を、これらの入力端子と基準電位印加端子の間に電圧Vccを印加した時の出力飽和電流よりも小さく設計することによって、図4(A)に示した駆動回路と同様にローサイド側出力素子101の入力電圧VGlの広い範囲で駆動素子410の出力電流を一定に保持できる。駆動素子450と駆動素子410は集積回路に多用されるカレントミラー回路を構成しており、駆動素子410に流すべき導通電流が同じであれば、他の多種のカレントミラー回路が適用できることは言うまでもない。例えば、駆動素子450の構造を駆動素子410の半分にシュリンク(縮小)して、駆動素子450の電流を半減することもできる。さらに、スイッチ素子470の出力端子を直接に駆動素子450の入力端子に接続すると共に、スイッチ素子470の出力飽和電流を駆動素子410に流すべき電流と等しく設計することによって、駆動素子450に流すべき電流を決めていた抵抗460を削除して回路規模を小さくすることもできる。
In the drive circuit shown in FIG. 5, a drive voltage to be applied to the
(第5の実施形態)
図6は、本発明の第5の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図6は、図1の回路に、容量値Cfの帰還コンデンサ510を付加した回路である。帰還コンデンサ510は、NチャンネルMOSFET101のゲート及びドレイン間の寄生容量112に並列に付加接続され、例えばアルミニウム電極間に絶縁物を設けることにより構成される。
(Fifth embodiment)
FIG. 6 shows a circuit diagram of a load driving circuit according to the fifth embodiment of the present invention, in which a change in driving speed due to load fluctuation is suppressed. FIG. 6 is a circuit in which a
図6に示す駆動回路においては、ローサイド側出力素子101の入出力端子間に帰還コンデンサ510を付加することによって、負荷変動による駆動速度変化をさらに抑えると共に、駆動速度の設定精度を向上させることができる。ローサイド側出力素子101の入力端子と基準電位印加端子の間にも、一般的には容量値Cπなる寄生容量500が存在する。但し、本実施形態で用いるような反転増幅動作におけるローサイド側出力素子101の実効的な入力容量は、ミラー効果により電圧増幅度倍に見える入出力端子間の寄生容量112によって決められ、寄生容量500は無視できることが多い。しかし、駆動回路に必要となる駆動速度が速くて、不要輻射の抑制のためには負荷変動による駆動速度変化をさらに抑える必要がある場合もある。本実施形態において、負荷変動による駆動速度変化の抑制効果は、出力素子101の入出力端子間の寄生容量112を介した負帰還が大きいほど高められる。本実施形態における負帰還量は、出力素子101の入出力端子間の静電容量の入力端子・基準電位印加端子間の静電容量に対する比が大きいほど大きくできる。従って、出力素子101の入出力端子間に新たに帰還コンデンサ510を付加することによって、負荷変動による駆動速度変化をさらに抑えることができる。また、出力素子101の電圧増幅度と寄生容量112の容量値Cμとの積が寄生容量500の容量値Cπに対して十分に大きくできない場合にも、帰還コンデンサ510を付加することによって、駆動速度の設定精度を向上させることができる。
In the drive circuit shown in FIG. 6, by adding a
(第6の実施形態)
図7は、本発明の第6の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図7は、図1の回路に、低圧電源300、PチャンネルMOSFET610及びスタートアップ容量(静電容量)600を付加した回路である。PチャンネルMOSFET610は、スイッチ回路であり、ソースが低圧電源300の陽極の正電位Vcc(基準電位点)に接続される。スタートアップ容量600は、PチャンネルMOSFET610のドレイン及びNチャンネルMOSFET101のゲート間に接続される。
(Sixth embodiment)
FIG. 7 shows a circuit diagram of a load driving circuit according to the sixth embodiment of the present invention, in which a change in driving speed due to a load change is suppressed. FIG. 7 is a circuit in which a low-
図7に示す駆動回路においては、ローサイド側出力素子101を導通させる際に、その入力電圧VG1をスレショルド電圧Vthまで高速に立ち上げるべく、スタートアップ容量600とスイッチ素子610を介して、ローサイド側出力素子101の入力端子にその駆動電源300を接続している。図2の期間TBからTAへの切り換え後、出力素子101の入力電圧VG1をスレショルド電圧Vthまで高速に立ち上げることによって、駆動回路のスイッチングにおける制御遅延時間とその温度ドリフト量や製品バラツキを削減できるので、駆動速度を抑えて不要輻射を低減して回路設計することができる。
In the drive circuit shown in FIG. 7, when the low-
例えば、スイッチ素子610にMOSFETを用いた場合にはスタートアップ容量600の容量値Csを、Vth×Cin/(Vcc−Vth)とする。ここで、Cinはローサイド側出力素子101の入力端子ラインに寄生する全入力容量である。スタートアップ容量600には、コンデンサなどの容量素子が適用できることは言うまでもないが、集積回路チップやプリント回路板上の複数の配線パターンの交差容量を用いることもできる。また、ローサイド側出力素子101に複数の入力電極を形成して、そのうちの片方の電極と寄生容量を用いることもできる。例えば、ローサイド側出力素子101がMOSFETやIGBTの場合には、ダブルゲート構造とする。図7に示した駆動回路においては、ローサイド側出力素子101を導通させる直前までに一度、スイッチ素子610をオンし、出力素子101の入力電圧VG1がスレショルド電圧Vthに至った段階でオフする。この制御によってスタートアップ容量600は、電流源110とスイッチ素子610を構成するMOSFETのソース及びドレイン間寄生ダイオードを介して零Vに放電される。スイッチ素子610にIGBTのようなダイオードの寄生しない素子を用いた場合には、MOSFETを用いた構成と同様のダイオードやスイッチ回路を新たに並列付加すれば良い。
For example, when a MOSFET is used as the
(第7の実施形態)
図8は、本発明の第7の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示す。図7は、図1の回路に、低圧電源300及びPチャンネルMOSFET700を付加した回路である。PチャンネルMOSFET700は、スイッチ回路であり、ソースが低圧電源300の陽極の正電位Vcc(基準電位点)に接続され、ドレインがNチャンネルMOSFET101のゲートに接続される。
(Seventh embodiment)
FIG. 8 shows a circuit diagram of a load driving circuit according to the seventh embodiment of the present invention, in which a change in driving speed due to load fluctuation is suppressed. FIG. 7 is a circuit in which a low-
図8に示す駆動回路においては、不要輻射が問題とならないレベルまで駆動回路の出力電圧Voが下降した段階で、スイッチ素子700をオンさせて、ローサイド側出力素子101の入力電圧VG1を立ち上げる。この制御によって、負荷が重い場合における駆動回路の駆動速度を最大限に上げることができ、不要輻射の抑制と高速駆動の両立を図ることができる。
In the drive circuit shown in FIG. 8, when the output voltage Vo of the drive circuit drops to a level at which unnecessary radiation does not become a problem, the
(第8の実施形態)
図9は、本発明の第8の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子102に本発明を適用した回路を示す。本実施形態が図1の回路に対して付加された構成を説明する。NチャンネルMOSFET324は、ソースがグランド電位点に接続され、ドレインがPチャンネルMOSFET322のゲートに接続される。PチャンネルMOSFET322は、ソースが駆動電源107の陽極に接続され、ドレインがNチャンネルMOSFET323のドレインに接続される。NチャンネルMOSFET323のソースは、グランド電位点に接続される。PチャンネルMOSFET321は、スイッチ回路であり、ゲートがMOSFET322のドレインに接続され、ソースが駆動電源107の陽極に接続され、ドレインがPチャンネルMOSFET102のゲートに接続される。NチャンネルMOSFET320は、電流源であり、ソースがグランド電位点に接続され、ドレインがPチャンネルMOSFET102のゲートに接続される。ダイオード325は、アノードがPチャンネルMOSFET102のゲートに接続され、カソードがMOSFET322のゲートに接続される。
(Eighth embodiment)
FIG. 9 shows a circuit diagram of a load drive circuit that suppresses a change in drive speed due to load fluctuations according to an eighth embodiment of the present invention, and shows a circuit in which the present invention is applied to the high-
図9においては、出力電圧Voの立ち上がり時にハイサイド側出力素子102の入力電圧VG2を、その出力飽和電流の電流源とみなすことができる駆動素子320で駆動する。このように回路を構成することによって、図1に示した回路と同じ動作原理で、ハイサイド側出力素子102の入出力間の寄生容量などを介した負帰還を効果的に活用して、出力電圧Voの立ち上がり時間に対する負荷依存変動を抑えることができる。図9においては、ハイサイド側出力素子102を高速に遮断して貫通電流による消費電力の増加を抑えるために用いる駆動素子321を制御すべく、MOSFET322〜324とダイオード325が付加されている。すなわち、MOSFET323をオンさせることで駆動素子321をオンさせて、ハイサイド側出力素子102を高速に遮断する。この時、ダイオード325を介してゲート電圧が高圧電位Vaに持ち上げられることにより、MOSFET322も遮断する。出力電圧Voを立ち上げるハイサイド側出力素子102を導通させる際には、MOSFET323をオフさせてから、MOSFET324とMOSFET322とをオンさせることによって駆動素子321を遮断した後に、駆動素子320を導通させる。
In FIG. 9, when the output voltage Vo rises, the input voltage VG2 of the high-
なお、出力電圧Voの立ち上がり時の負荷変動による駆動速度変化をさらに抑えると共に、駆動速度の設定精度を向上させる場合には、図9中の括弧内に示すように帰還コンデンサ330を、MOSFET102のゲート及びドレイン間の寄生容量と並列に付加することもできる。この帰還コンデンサ330の働きに関しては、前述した図6に示す回路の実施形態の説明と同じである。従って、ローサイド側出力素子101とハイサイド側出力素子102との両方同時に本発明を適用できることは言うまでもない。
In order to further suppress the change in the driving speed due to the load fluctuation at the rise of the output voltage Vo and improve the setting accuracy of the driving speed, the
ハイサイド側出力素子102においてもローサイド側出力素子101と同様に反転増幅作用が得られる接続になっている。従って、本実施形態を含めて前述の実施形態においても、ハイサイド側出力素子102の導通方向に電流を流す電流源320と遮断制御を促進するスイッチ回路321とを共にその入力端子に接続することによって、出力電圧Voの立ち上がり波形についても負荷変動による影響を抑えることができる。
Similarly to the low-
(第9の実施形態)
図16は、本発明の第9の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子102に本発明を適用した回路を示す。本実施形態において、図3(図1)の回路に対して付加された素子を説明する。NチャンネルMOSFET350は、ソースがグランド電位点に接続され、ドレインがPチャンネルMOSFET352のドレインに接続される。PチャンネルMOSFET352は、ゲートがダイオード(一方向性導通素子)340のアノードに接続され、ソースが駆動電源107の陽極に接続される。NチャンネルMOSFET351は、ソースがグランド電位点に接続され、ドレインがダイオード340のアノードに接続される。PチャンネルMOSFET341は、ゲートがMOSFET352及び350のドレインに接続され、ソースが駆動電源107の陽極に接続され、ドレインがダイオード340のアノードに接続される。ダイオード340のカソードは、PチャンネルMOSFET102のゲートに接続される。NチャンネルMOSFET320は、電流源であり、ソースがグランド電位点に接続され、ドレインがPチャンネルMOSFET102のゲートに接続される。
(Ninth embodiment)
FIG. 16 is a circuit diagram of a load driving circuit that suppresses a change in driving speed due to a load variation according to the ninth embodiment of the present invention, and shows a circuit in which the present invention is applied to the high-
図17に示すタイミング図を用いて、アドレス期間ADD(図13)における図16の回路動作を説明する。図17では、上から順に、出力電圧Vo、NチャンネルMOSFET101のゲート電圧VG1、NチャンネルMOSFET320のソース−ドレイン間電流電流、PチャンネルMOSFET(スイッチ素子)341のオン/オフ、PチャンネルMOSFET102のゲート電圧VG2を示す。
The circuit operation of FIG. 16 in the address period ADD (FIG. 13) will be described with reference to the timing chart shown in FIG. In FIG. 17, in order from the top, the output voltage Vo, the gate voltage VG1 of the N-
期間TBにおいては、まず、入力電圧VG1を高圧電位VH1から低圧電位VL1に高速に立ち下げることによりローサイド側出力素子101を高速に遮断する。その後、NチャンネルMOSFET350のゲート電圧を高圧電位から低圧電位に切り替え、その後にNチャンネルMOSFET351のゲート電圧を低圧電位から高圧電位に切り替える。MOSFET350はオフし、MOSFET351はオンする。その結果、MOSFET341はオフし、MOSFET352はオンする。すると、ハイサイド側出力素子102のゲートからFET320を介してグランド電位点に電流IG2が流れる。ハイサイド側出力素子102の入力電圧VG2は、高圧電位VH2から閾値電圧まで下降した後、帰還容量を介した負帰還によってほぼ一定の電圧Vr2に保持される。この負帰還の現れる期間Trの間、出力電圧Voはほぼ一定のスルーレートでグランドレベルから高圧電位Vaに上昇する。負荷100の駆動電流がハイサイド側出力素子102の電流能力以下に収まっている限り、この負帰還の期間Trは負荷100の変化に因らず一定時間に維持される方向に制御される。電圧Vr2は、容量負荷100の大きさにより変化する。容量負荷100が大きいときには電圧Vr2が高くなり、容量負荷100が小さいときには電圧Vr2が低くなる。ただし、容量負荷100が変動しても、出力電圧Voがグランドレベルから高圧電位Vaに立ち上がる期間Trはほぼ一定である。
In the period TB, first, the low-
従って、実効的に負荷100が減少した場合に生じる駆動電圧波形における遷移時間の減少を抑えることができ、不要な電磁波の発生も抑えることができる。図14の駆動回路を用いた場合には、図17に示すハイサイド側出力素子102の入力電圧VG2と出力電圧Voの立ち上がり波形が一点鎖線のように急峻になり、不要輻射が懸念される。期間Tr経過後、ハイサイド側出力素子102の入力電圧VG2が低圧電位VL2になり、MOSFET320に流れる電流は零になり、出力電圧Voは高圧電位Vaになる。
Therefore, it is possible to suppress a decrease in transition time in the drive voltage waveform that occurs when the
次に、期間TAにおいては、基本的に図2と同じ動作により、出力電圧Voを高圧電位Vaからグランドレベルに立ち下げる。この際、NチャンネルMOSFET351のゲート電圧を低圧電位にし、その後にNチャンネルMOSFET350のゲート電圧を高圧電位にする。MOSFET351はオフし、MOSFET350はオンする。その結果、MOSFET352はオフし、MOSFET341はオンする。ハイサイド側出力素子102は、入力電圧VG2が高圧電位VH2になり、遮断する。
Next, in the period TA, the output voltage Vo is lowered from the high voltage potential Va to the ground level basically by the same operation as in FIG. At this time, the gate voltage of the N-
以上のように、出力電圧Voの立ち上がり時にハイサイド側出力素子102の入力電圧VG2を、その出力飽和電流の電流源とみなすことができる駆動素子320で駆動する。このように回路を構成することによって、図1に示した回路と同じ動作原理で、ハイサイド側出力素子102の入出力間の寄生容量等を介した負帰還を効果的に活用して、出力電圧Voの立ち上がり時間に対する負荷依存変動を抑えることができる。ハイサイド側出力素子102を高速に遮断して貫通電流による消費電力の増加を抑えるために用いる駆動素子341を制御すべく、MOSFET350〜352及びダイオード340が付加されている。すなわち、MOSFET351をオフしてからMOSFET350をオンさせることで駆動素子341をオンし、ハイサイド側出力素子102をダイオード340を介して高速に遮断する。この時、MOSFET341によりMOSFET352のゲート電圧が高圧電位Vaに持ち上げられ、MOSFET352も遮断する。出力電圧Voを立ち上げるハイサイド側出力素子102を導通させる際には、MOSFET350をオフさせてからMOSFET351及び352をオンすることによって、MOSFET341を遮断する。その後、MOSFET320に定電流IG2を流すことによって導通したハイサイド側出力素子102からは負荷容量100の影響を抑えた立ち上がり出力電圧Voが得られる。なお、出力電圧Voの立ち上がり時の負荷変動による駆動速度をさらに抑えると共に、駆動速度の設定精度を向上させる場合には、帰還容量330を付加することもできる。この帰還容量330の働きは、上記の図9の説明と同じである。以上のように、本実施形態によれば、ローサイド側出力素子101及びハイサイド側出力素子102の両方同時に本発明を適用できる。
As described above, when the output voltage Vo rises, the input voltage VG2 of the high-
(第10の実施形態)
図18は、本発明の第10の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子102に本発明を適用した回路を示す。本実施形態は、第9の実施形態と同様に、ハイサイド側出力素子102の負帰還を用いて、出力電圧Voの立ち上がり時間に対する負荷依存変動を抑えることができる。本実施形態が図16の回路に対して異なる構成を説明する。図18の回路は、図16の回路に対し、ダイオード340を削除し、スイッチ素子321を付加したものである。PチャンネルMOSFET321は、スイッチ素子として機能し、ゲートがMOSFET352のゲートに接続され、ソースが駆動電源107の陽極に接続され、ドレインがMOSFET102のゲートに接続される。
(Tenth embodiment)
FIG. 18 shows a circuit diagram of a load drive circuit that suppresses a change in drive speed due to a load variation according to the tenth embodiment of the present invention, and shows a circuit in which the present invention is applied to the high-
また、図16のMOSFET341は、図18ではMOSFET353に符号を変更してある。これは、図16のMOSFET341と図18のMOSFET353は、機能が異なるからである。図16の回路では、MOSFET341はスイッチ素子として機能するが、図18の回路では、MOSFET353ではなくMOSFET321がスイッチ素子として機能するためである。図18のスイッチ素子321の動作は、図17に示すように、図16のスイッチ素子341の動作と同じである。具体的には、図18のMOSFET350及び351のゲート電圧は、基本的に図16のもののゲート電圧を論理反転した電圧になる。これにより、本実施形態は、図17に示すように、図16の回路と同様の動作を行うことができる。
Also, the
以上のように、MOSFET321を用いることにより、ハイサイド側出力素子102をより高速かつ安定に遮断することができる。すなわち、ダイオード等の受動素子を介さずに直接にMOSFET321でハイサイド側出力素子102を低いインピーダンスで高速駆動する。その際、ダイオード等の受動素子に現れる電圧降下も最小限に抑えることができるので、安定にハイサイド側出力素子102の遮断を維持することができる。
As described above, by using the
(第11の実施形態)
図19は、本発明の第11の実施形態に係る負荷変動による駆動速度変化を抑えた負荷駆動回路の回路図を示し、ハイサイド側出力素子102に本発明を適用した回路を示す。本実施形態は、第9及び第10の実施形態に比べて回路規模を小さくしてコスト削減を可能とした回路を示す。本実施形態において、図3(図1)の回路に対して付加された素子を説明する。
(Eleventh embodiment)
FIG. 19 shows a circuit diagram of a load driving circuit according to the eleventh embodiment of the present invention in which a change in driving speed due to load fluctuation is suppressed, and shows a circuit in which the present invention is applied to the high-
PチャンネルMOSFET354は、ソースが駆動電源107の陽極に接続され、ゲート及びドレインがMOSFET321のゲートに接続される。NチャンネルMOSFET355は、ソースがグランド電位点に接続され、ドレインがMOSFET321のゲートに接続される。PチャンネルMOSFET321は、ソースが駆動電源107の陽極に接続され、ドレインがMOSFET102のゲートに接続される。NチャンネルMOSFET320は、ソースがグランド電位点に接続され、ドレインがMOSFET102のゲートに接続される。
The P-
MOSFET320及び321の動作は、図18のものと同じである。MOSFET354は、抵抗として機能する。MOSFET355のゲート電圧を高圧電位にすることによりMOSFET321をオンさせることができ、MOSFET355のゲート電圧を低圧電位にすることによりMOSFET321をオフさせることができる。これにより、図17に示すように、第9及び第10の実施形態と同様の動作を行うことができる。
The operations of the
以上のように、ハイサイド側出力素子102を高速かつ安定に遮断するMOSFET321の駆動をMOSFET354及び355からなる簡単なインバータ回路で行っている。MOSFET354にはダイオード接続されたエンハンスメント型やディプレッション型MOSFETによる受動負荷の例を示しているが、抵抗等の単一素子も適用可能である。この回路においては、MOSFET355が一瞬でも導通すれば、MOSFET321を介してその入力端子の電荷が放電されたハイサイド側出力素子102の遮断を維持することができる。従って、第9及び第10の実施形態と同様に、MOSFET354及び355からなるインバータ回路における消費電力も抑えた低電力回路を提供することができる。なお、図9と同様に、帰還容量330を付加することもできる。この帰還容量330の働きは、上記の図9の説明と同じである。本実施形態は、素子数が少ないので、回路規模を小さくし、コストを削減することができる。
As described above, the
以上、本発明の実施形態について説明してきたが、各実施形態を構成する素子の極性を反転して電源電圧の正負方向を反転しても良いことは言うまでもない。また、各実施形態を構成する駆動素子や半導体素子にはMOSFETやダイオードを用いた例を説明してきた。しかし、当該当業者(技術者)がこれらと同等の働きをもつ素子であることを知るIGBTやバイポーラトランジスタ、接合形FET、真空管などにこれらの駆動素子や半導体素子を置き換えることが可能であることも言うまでもない。同様に各実施形態において駆動対象としていたディスプレイデバイスにはマトリクス電極を有し変動性負荷と見なすことができるプラズマ表示パネルや液晶パネル、有機・無機エレクトロルミネッセンスパネル、電界放射形ディスプレイ(FED)パネルなどが適用できることは明らかである。さらに、駆動負荷としては、RGBの3原色の複数の容量性インピーダンスを示すカラーブラウン管のカソード電極やグリッド電極、平面に限定されない壁面プラズマディスプレイの表示面に並べられた多数の発光チューブの各駆動電極などが考えられる。 As mentioned above, although embodiment of this invention has been described, it cannot be overemphasized that the polarity of the element which comprises each embodiment may be reversed and the positive / negative direction of a power supply voltage may be reversed. Moreover, the example which used MOSFET and a diode for the drive element and semiconductor element which comprise each embodiment has been demonstrated. However, it is possible to replace these driving elements and semiconductor elements with IGBTs, bipolar transistors, junction FETs, vacuum tubes, etc., which are known to those skilled in the art (engineers) that have equivalent functions. Needless to say. Similarly, in each embodiment, the display device to be driven includes a plasma display panel, a liquid crystal panel, an organic / inorganic electroluminescence panel, a field emission display (FED) panel, etc. that have matrix electrodes and can be regarded as variable loads. It is clear that is applicable. Furthermore, as a driving load, cathode electrodes and grid electrodes of a color cathode ray tube showing a plurality of capacitive impedances of the three primary colors of RGB, each driving electrode of a large number of light emitting tubes arranged on the display surface of a wall surface plasma display not limited to a plane And so on.
第1〜第11の実施形態では、1つのアドレス電極の負荷容量100及びそれを駆動するための駆動回路を示したが、図12のように複数のアドレス電極A1〜Adが存在する場合には各アドレス電極毎に駆動回路が設けられる。すなわち、図1の集積回路121に示すように、複数の変動負荷容量100を駆動するために出力素子101等、電流源110等及びスイッチ回路311等の組みを複数組み設け、その複数組みを集積して一体化した回路で構成することができる。すなわち、図12のアドレスドライバ202を1つの集積回路で構成することができる。また、上記の負荷容量100は、容量に限定されず、容量性負荷以外の抵抗等の負荷であっても同様な効果が得られる。
In the first to eleventh embodiments, the
反転増幅機能を有する出力素子を備えた負荷駆動回路において、出力素子の入力端子に電流源を接続することにより、出力素子の入出力端子間の寄生容量を介した信号帰還の効果によって、出力素子の出力電圧のスイッチング速度を一定に抑制することができる。スイッチング速度の抑制によって、不要輻射を低減できる。さらに、出力素子の入力端子にスイッチ回路を接続することにより、出力素子を高速に遮断できる。出力素子を即座に遮断することによって、出力素子の能動動作領域電流や負荷駆動回路に発生する貫通電流などのスイッチング動作に不要な電流を抑えることができ、電力消費を低減できる。 In a load driving circuit having an output element having an inverting amplification function, by connecting a current source to the input terminal of the output element, the output element is effective due to the effect of signal feedback via the parasitic capacitance between the input and output terminals of the output element. The switching speed of the output voltage can be kept constant. Unwanted radiation can be reduced by suppressing the switching speed. Furthermore, the output element can be shut off at high speed by connecting a switch circuit to the input terminal of the output element. By immediately shutting off the output element, current unnecessary for the switching operation such as the active operation region current of the output element and the through current generated in the load driving circuit can be suppressed, and the power consumption can be reduced.
ディスプレイの表示デバイスの実効的な負荷が表示映像に応じて変化した場合においても、表示デバイスの駆動回路の駆動速度の上昇による不要な電磁波の輻射を抑えることができる。従来のディスプレイにおいてEMI規格を満たすために必要であった電磁波シールドやフィルタ回路などに要するコストを削減できる。或いは、従来のHDTVや高解像度モニタディスプレイでは満足できなかったEMI規格も、第1〜第11の実施形態をディスプレイ装置に適用することにより準拠可能となる。 Even when the effective load of the display device of the display changes according to the display image, it is possible to suppress unnecessary electromagnetic radiation due to an increase in the driving speed of the display device driving circuit. It is possible to reduce the cost required for an electromagnetic wave shield, a filter circuit, and the like, which are necessary for satisfying the EMI standard in the conventional display. Alternatively, the EMI standard that cannot be satisfied by the conventional HDTV or high-resolution monitor display can be applied by applying the first to eleventh embodiments to the display device.
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
本発明の実施形態は、例えば以下のように種々の適用が可能である。 The embodiment of the present invention can be applied in various ways as follows, for example.
(付記1)
負荷を駆動するために入力端子に入力される信号を反転増幅して出力端子から出力する駆動回路と、
前記駆動回路の入力端子に接続され、電流出力の制御が可能な第1の電流源と、
前記駆動回路の入力端子及び第1の基準電位点間に接続される第1のスイッチ回路と
を有する負荷駆動回路。
(付記2)
前記駆動回路は、ゲートが前記入力端子であり、ドレインが前記出力端子であり、ソースが前記第1の基準電位点に接続される第1のNチャンネルMOS電界効果トランジスタを含む付記1記載の負荷駆動回路。
(付記3)
前記駆動回路は、さらに、ドレインが前記第1のNチャンネルMOS電界効果トランジスタのドレインに接続され、ソースが第1の正電位点に接続される第1のPチャンネルMOS電界効果トランジスタを含む付記2記載の負荷駆動回路。
(付記4)
前記第1の電流源は、前記駆動回路を駆動するためにその出力飽和電流を出力して動作する駆動素子で構成される付記1記載の負荷駆動回路。
(付記5)
前記第1の電流源は、ドレインが前記第1のNチャンネルMOS電界効果トランジスタのゲートに接続され、ソースが第2の正電位点に接続される第2のPチャンネルMOS電界効果トランジスタを含む付記3記載の負荷駆動回路。
(付記6)
前記第1の電流源には、その駆動電圧を最大駆動電圧よりも抑制して印加する駆動素子を用いる付記1記載の負荷駆動回路。
(付記7)
前記第1の電流源は、さらに、前記第2のPチャンネルMOS電界効果トランジスタのゲート及び前記第2の正電位点間に接続されるツェナーダイオードを有する付記5記載の負荷駆動回路。
(付記8)
前記第1の電流源には、カレントミラー回路を用いる付記1記載の負荷駆動回路。
(付記9)
前記第1の電流源は、さらに、ゲートが自己のドレイン及び前記第2のPチャンネルMOS電界効果トランジスタのゲートに接続され、ドレインが少なくともスイッチ回路を介して前記第1の基準電位点に接続され、ソースが前記第2の正電位点に接続される第3のPチャンネルMOS電界効果トランジスタを含む付記5記載の負荷駆動回路。
(付記10)
さらに、前記駆動回路の入力端子及び出力端子間の寄生容量に並列に付加接続される帰還コンデンサを有する付記1記載の負荷駆動回路。
(付記11)
さらに、前記第1のNチャンネルMOS電界効果トランジスタのゲート及びドレイン間の寄生容量に並列に付加接続される帰還コンデンサを有する付記2記載の負荷駆動回路。
(付記12)
さらに、前記駆動回路の入力端子に静電容量及び第2のスイッチ回路を介して第2の基準電位点を接続した付記1記載の負荷駆動回路。
(付記13)
さらに、前記第1のNチャンネルMOS電界効果トランジスタのゲートに静電容量及び第2のスイッチ回路を介して第2の正電位点を接続した付記2記載の負荷駆動回路。
(付記14)
さらに、前記駆動回路の入力端子及び第2の基準電位点間に接続される第2のスイッチ回路を有する付記1記載の負荷駆動回路。
(付記15)
さらに、前記第1のNチャンネルMOS電界効果トランジスタのゲート及び第2の正電位点間に接続される第2のスイッチ回路を有する付記2記載の負荷駆動回路。
(付記16)
さらに、ドレインが前記第1のPチャンネルMOS電界効果トランジスタのゲートに接続され、ソースが前記第1の基準電位点に接続される第2のNチャンネルMOS電界効果トランジスタと、
前記第1のPチャンネルMOS電界効果トランジスタのゲート及び第2の基準電位点間に接続される第2のスイッチ回路と
を有する付記3記載の負荷駆動回路。
(付記17)
前記駆動回路は第1の駆動回路であり、
さらに、入力端子に入力される信号を反転増幅して出力端子から出力する第2の駆動回路と、
前記第2の駆動回路の入力端子に接続され、電流出力の制御が可能な第2の電流源と、
前記第2の駆動回路の入力端子及び第2の基準電位点間に接続される第2のスイッチ回路とを有し、
前記第1の駆動回路の出力端子及び前記第2の駆動回路の出力端子が相互に接続される付記1記載の負荷駆動回路。
(付記18)
前記第1のスイッチ回路は、一方向性導通素子を介して前記駆動回路の入力端子に接続される付記1記載の負荷駆動回路。
(付記19)
前記駆動回路は、前記第1の基準電位点に接続され、前記第1の基準電位点を基準に駆動される付記1記載の負荷駆動回路。
(付記20)
複数の負荷を駆動するため、前記駆動回路、前記第1の電流源及び前記第1のスイッチ回路の組みを複数組み設け、
前記複数組みを集積化して一体化した回路で構成する付記1記載の負荷駆動回路。
(付記21)
前記負荷は、容量性負荷である付記1記載の負荷駆動回路。
(付記22)
負荷を駆動するために入力端子に入力される信号を増幅して出力端子から出力する駆動回路と、
前記駆動回路の入力端子に接続され、電流出力の制御が可能な電流源と、
前記駆動回路の入力端子及び基準電位点間に接続されるスイッチ回路とを備えた負荷駆動回路を有するディスプレイ装置。
(付記23)
前記ディスプレイ装置は、プラズマディスプレイ装置である付記22記載のディスプレイ装置。
(Appendix 1)
A drive circuit that inverts and amplifies the signal input to the input terminal to drive the load, and outputs it from the output terminal;
A first current source connected to an input terminal of the drive circuit and capable of controlling a current output;
A load driving circuit having a first switch circuit connected between an input terminal of the driving circuit and a first reference potential point.
(Appendix 2)
The load according to claim 1, wherein the drive circuit includes a first N-channel MOS field effect transistor in which a gate is the input terminal, a drain is the output terminal, and a source is connected to the first reference potential point. Driving circuit.
(Appendix 3)
The drive circuit further includes a first P-channel MOS field effect transistor having a drain connected to the drain of the first N-channel MOS field effect transistor and a source connected to a first positive potential point. The load drive circuit described.
(Appendix 4)
The load drive circuit according to appendix 1, wherein the first current source includes a drive element that operates by outputting an output saturation current in order to drive the drive circuit.
(Appendix 5)
The first current source includes a second P-channel MOS field effect transistor having a drain connected to the gate of the first N-channel MOS field effect transistor and a source connected to a second positive potential point. 4. The load driving circuit according to 3.
(Appendix 6)
The load drive circuit according to appendix 1, wherein the first current source uses a drive element that applies a drive voltage that is lower than a maximum drive voltage.
(Appendix 7)
6. The load driving circuit according to appendix 5, wherein the first current source further includes a Zener diode connected between the gate of the second P-channel MOS field effect transistor and the second positive potential point.
(Appendix 8)
The load driving circuit according to appendix 1, wherein a current mirror circuit is used as the first current source.
(Appendix 9)
The first current source further has a gate connected to its own drain and a gate of the second P-channel MOS field effect transistor, and a drain connected to the first reference potential point via at least a switch circuit. The load driving circuit according to claim 5, further comprising a third P-channel MOS field effect transistor whose source is connected to the second positive potential point.
(Appendix 10)
The load drive circuit according to appendix 1, further comprising a feedback capacitor additionally connected in parallel to the parasitic capacitance between the input terminal and the output terminal of the drive circuit.
(Appendix 11)
The load driving circuit according to claim 2, further comprising a feedback capacitor additionally connected in parallel to the parasitic capacitance between the gate and drain of the first N-channel MOS field effect transistor.
(Appendix 12)
The load drive circuit according to appendix 1, wherein a second reference potential point is connected to the input terminal of the drive circuit via a capacitance and a second switch circuit.
(Appendix 13)
The load driving circuit according to claim 2, further comprising a second positive potential point connected to the gate of the first N-channel MOS field effect transistor via a capacitance and a second switch circuit.
(Appendix 14)
The load drive circuit according to appendix 1, further comprising a second switch circuit connected between the input terminal of the drive circuit and a second reference potential point.
(Appendix 15)
The load driving circuit according to claim 2, further comprising a second switch circuit connected between the gate of the first N-channel MOS field effect transistor and a second positive potential point.
(Appendix 16)
A second N-channel MOS field effect transistor having a drain connected to the gate of the first P-channel MOS field effect transistor and a source connected to the first reference potential point;
4. The load driving circuit according to claim 3, further comprising a second switch circuit connected between the gate of the first P-channel MOS field effect transistor and a second reference potential point.
(Appendix 17)
The drive circuit is a first drive circuit;
And a second driving circuit that inverts and amplifies the signal input to the input terminal and outputs the signal from the output terminal;
A second current source connected to an input terminal of the second drive circuit and capable of controlling a current output;
A second switch circuit connected between the input terminal of the second drive circuit and a second reference potential point;
The load drive circuit according to appendix 1, wherein an output terminal of the first drive circuit and an output terminal of the second drive circuit are connected to each other.
(Appendix 18)
The load drive circuit according to appendix 1, wherein the first switch circuit is connected to an input terminal of the drive circuit via a unidirectional conducting element.
(Appendix 19)
The load drive circuit according to appendix 1, wherein the drive circuit is connected to the first reference potential point and is driven based on the first reference potential point.
(Appendix 20)
In order to drive a plurality of loads, a plurality of sets of the drive circuit, the first current source, and the first switch circuit are provided,
The load driving circuit according to appendix 1, wherein the load driving circuit is configured by integrating and integrating the plurality of sets.
(Appendix 21)
The load driving circuit according to appendix 1, wherein the load is a capacitive load.
(Appendix 22)
A drive circuit that amplifies a signal input to the input terminal to drive the load and outputs the amplified signal from the output terminal;
A current source connected to the input terminal of the drive circuit and capable of controlling the current output;
A display device having a load drive circuit comprising a switch circuit connected between an input terminal of the drive circuit and a reference potential point.
(Appendix 23)
The display device according to appendix 22, wherein the display device is a plasma display device.
100 駆動負荷
101 ローサイド側出力素子
102 ハイサイド側出力素子
107 駆動電源
110 電流源
111 スイッチ回路
112 出力素子の入出力端子間の寄生容量
121 集積回路
122 出力端子
201 プラズマ表示パネル
202 アドレスドライブ回路
203 走査ドライブ回路
204 Y共通ドライブ回路
205 制御回路
206 X共通ドライブ回路
300 低圧電源
310,320,410 駆動素子(出力:電流源特性)
311,321,341 駆動素子(スイッチ素子)
340 ダイオード(一方向性導通素子)
420 ツェナーダイオード
440 スイッチ素子
500 出力素子の入力端子及び基準電位印加端子間の寄生容量
510 帰還コンデンサ
600 スタートアップ容量
610,700 駆動素子(スイッチ素子)
DESCRIPTION OF
311, 321, 341 Drive element (switch element)
340 diode (unidirectional conducting element)
420
Claims (14)
前記駆動回路の入力端子に接続され、電流出力の制御が可能な第1の電流源と、
前記駆動回路の入力端子及び第1の基準電位点間に接続される第1のスイッチ回路と
を有する負荷駆動回路。 A drive circuit that inverts and amplifies the signal input to the input terminal to drive the load, and outputs it from the output terminal;
A first current source connected to an input terminal of the drive circuit and capable of controlling a current output;
A load driving circuit having a first switch circuit connected between an input terminal of the driving circuit and a first reference potential point.
さらに、入力端子に入力される信号を反転増幅して出力端子から出力する第2の駆動回路と、
前記第2の駆動回路の入力端子に接続され、電流出力の制御が可能な第2の電流源と、
前記第2の駆動回路の入力端子及び第2の基準電位点間に接続される第2のスイッチ回路とを有し、
前記第1の駆動回路の出力端子及び前記第2の駆動回路の出力端子が相互に接続される請求項1記載の負荷駆動回路。 The drive circuit is a first drive circuit;
And a second driving circuit that inverts and amplifies the signal input to the input terminal and outputs the signal from the output terminal;
A second current source connected to an input terminal of the second drive circuit and capable of controlling a current output;
A second switch circuit connected between the input terminal of the second drive circuit and a second reference potential point;
The load drive circuit according to claim 1, wherein an output terminal of the first drive circuit and an output terminal of the second drive circuit are connected to each other.
前記複数組みを集積化して一体化した回路で構成する請求項1記載の負荷駆動回路。 In order to drive a plurality of loads, a plurality of sets of the drive circuit, the first current source, and the first switch circuit are provided,
The load driving circuit according to claim 1, wherein the plurality of sets are integrated and integrated into a circuit.
前記駆動回路の入力端子に接続され、電流出力の制御が可能な電流源と、
前記駆動回路の入力端子及び基準電位点間に接続されるスイッチ回路とを備えた負荷駆動回路を有するディスプレイ装置。 A drive circuit that amplifies a signal input to the input terminal to drive the load and outputs the amplified signal from the output terminal;
A current source connected to the input terminal of the drive circuit and capable of controlling the current output;
A display device comprising a load drive circuit comprising a switch circuit connected between an input terminal of the drive circuit and a reference potential point.
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