JP2005109327A - 配線形成方法 - Google Patents
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Abstract
【課題】 配線同士の間の意図せぬ導通を防ぐことにより半導体装置を高い歩留で製造することを目的とする。
【解決手段】 絶縁膜101の表面に第1配線層102、SiN膜103、SiO2膜104およびFSG膜105を形成し、SiN膜103、SiO2膜104およびFSG膜105の内部にスルーホール106および配線溝107を形成する。スルーホール106および配線溝107を埋め込むようにTaN膜108およびCu膜111を成膜した後、第1研磨によりスルーホール106および配線溝107からはみ出したCu膜111を除去する。次に、第2研磨でFSG膜105上のTaN膜108を除去する。この第2研磨で従来より高粘度のスラリーを用いることで研磨パッドとTaN膜108の間隔が大きくなり、スクラッチの発生頻度が低下し、配線間のショートを防止できる。
【選択図】 図8
【解決手段】 絶縁膜101の表面に第1配線層102、SiN膜103、SiO2膜104およびFSG膜105を形成し、SiN膜103、SiO2膜104およびFSG膜105の内部にスルーホール106および配線溝107を形成する。スルーホール106および配線溝107を埋め込むようにTaN膜108およびCu膜111を成膜した後、第1研磨によりスルーホール106および配線溝107からはみ出したCu膜111を除去する。次に、第2研磨でFSG膜105上のTaN膜108を除去する。この第2研磨で従来より高粘度のスラリーを用いることで研磨パッドとTaN膜108の間隔が大きくなり、スクラッチの発生頻度が低下し、配線間のショートを防止できる。
【選択図】 図8
Description
本発明は、半導体装置の配線の形成方法に関するものである。
図面を参照しながら、従来の技術における半導体装置の製造方法を説明する。
まず、図36に示すように、半導体基板(不図示)の表面に絶縁膜101を成膜し、絶縁膜101の表面に第1配線層102を形成する。
次に、図37に示すように、プラズマCVDにより絶縁膜101および第1配線層102の表面にSiN膜103、SiO2膜104およびFSG膜105を順に成膜し、リソグラフィーおよびドライエッチングを2回ずつ交互に適用することによって、SiN膜103、SiO2膜104およびFSG膜105の内部にスルーホール106および配線溝107を形成する。
次に、図38に示すように、PVDによりスルーホール106および配線溝107の内部にTaN膜108およびCu膜109を成膜した後、メッキによりCu膜109の表面にCu膜110を成膜する。
次に、半導体基板を加熱する。これにより、図39に示すように、Cu膜109とCu膜110の境界は消失し、両者が一体となったCu膜111が生成される。
次に、図40に示すように、CMPによりFSG膜105の表面のTaN膜108およびCu膜111を除去する。これにより第2配線層112が形成される。
特開2001−44201号公報
しかしながら、上記の技術には、以下のような問題があることを本発明者は見出した。従来の技術では、図41に示すようにCMPによりCu膜111を除去する際に、パーティクル115が発生する。発生したパーティクル115はCMP時に研磨パッドなどにより押圧されてウェハ表面上を転がり、ウェハ上に傷を形成する。そして、形成された傷の中でも配線間にまたがって形成された傷に、Cu膜111もしくはTaN膜108が埋め込まれると、ブリッジ117が形成され配線間でショートが発生し、半導体装置の歩留を著しく低下させる。
本発明は、上記問題を解決するためになされたものであり、その目的は、配線間の意図せぬ導通を防ぐことにより半導体装置を高い歩留で製造することができる配線形成方法を提供することである。
本発明の第1の配線形成方法は、絶縁膜に、第1の凹部、及び第1の凹部と隣り合う第2の凹部を形成する凹部形成工程と、第1の凹部及び第2の凹部が埋まるように絶縁膜の上に導電膜を堆積する工程と、第1の凹部の外側及び第2の凹部の外側にある導電膜を研磨により除去することにより、第1の凹部に埋め込まれた導電膜からなる第1の配線、及び第2の凹部に埋め込まれた導電膜からなる第2の配線を形成する研磨工程とを有し、研磨工程において、絶縁膜上の導電膜の厚さが5nm〜10nmの間になった際に、研磨パッドと導電膜間の距離を、絶縁膜の表面に第1の配線と第2の配線の間にまたがって導電膜が埋め込まれるような傷が、パーティクルによって発生しないような所定の距離にして研磨する。
この方法によれば、導電膜を研磨する研磨工程の途中から、研磨パッドと導電膜間の距離を、絶縁膜の表面に第1の配線と第2の配線の間にまたがって導電膜が埋め込まれるような傷がパーティクルによって発生しないような所定の距離にして研磨することにより、第1と第2の配線間のブリッジが発生せず、配線間のショートを防止でき、半導体装置を高い歩留で製造することが可能になる。
本発明の第2の配線形成方法は、絶縁膜に、第1の溝、及び第1の溝と隣り合う第2の溝を形成する溝形成工程と、第1の溝及び第2の溝が埋まるように絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、第1の溝の外側及び第2の溝の外側にある導電膜を研磨により除去する第1の研磨工程と、第1の研磨工程の後に、第1の溝の外側及び第2の溝の外側にあるバリアメタル膜を研磨により除去することにより、第1の溝に埋め込まれたバリアメタル膜及び導電膜からなる第1の配線、及び第2の溝に埋め込まれたバリアメタル膜及び導電膜からなる第2の配線を形成する第2の研磨工程とを有し、第2の研磨工程は、研磨パッドとバリアメタル膜間の距離を、絶縁膜の表面に第1の配線と第2の配線の間にまたがってバリアメタル膜および導電膜が埋め込まれるような傷がパーティクルによって発生しないような所定の距離にして研磨する。
この方法によれば、バリアメタル膜を研磨する第2の研磨工程で、研磨パッドとバリアメタル膜間の距離を、絶縁膜の表面に第1の配線と第2の配線の間にまたがってバリアメタル膜や導電膜が埋め込まれるような傷がパーティクルによって発生しないような所定の距離にして研磨することにより、第1と第2の配線間のブリッジが発生せず、配線間のショートを防止でき、半導体装置を高い歩留で製造することが可能になる。
この場合、第2の研磨工程は、スラリーの粘度を調整することにより、研磨パッドとバリアメタル膜間の距離を所定の距離にすることが好ましい。
また、第2の研磨工程において用いるスラリーは、エチレングリコール又はグリセリンを5〜25重量%含むことが好ましい。
本発明の第3の配線形成方法は、絶縁膜に、第1の溝、及び第1の溝と隣り合う第2の溝を形成する溝形成工程と、第1の溝及び第2の溝が埋まるように絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、第1の溝の外側及び第2の溝の外側にある導電膜を研磨により除去する第1の研磨工程と、第1の研磨工程の後に、第1の溝の外側及び第2の溝の外側にあるバリアメタル膜を研磨により除去することにより、第1の溝に埋め込まれたバリアメタル膜及び導電膜からなる第1の配線、及び第2の溝に埋め込まれたバリアメタル膜及び導電膜からなる第2の配線を形成する第2の研磨工程とを有し、第2の研磨工程は、前半の工程と後半の工程とからなり、前半の工程よりも後半の工程の方が研磨パッドとバリアメタル膜間の距離が長くなるようにして研磨する。
この方法によれば、バリアメタル膜を研磨する第2の工程の後半の工程で研磨パッドとバリアメタル膜間の距離を長くすることにより、絶縁膜の表面に第1の配線と第2の配線の間にまたがってバリアメタル膜や導電膜が埋め込まれるような傷がパーティクルによって発生することを防止でき、第1と第2の配線間のブリッジが発生せず、配線間のショートを防止でき、半導体装置を高い歩留で製造することが可能になる。
この場合、第2の研磨工程において、前半の工程で用いるスラリーよりも後半の工程で用いるスラリーの粘度を高くすることにより、前半の工程と後半の工程とで研磨パッドとバリアメタル膜間の距離を変えることが好ましい。
また、第2の研磨工程において、後半の工程で用いるスラリーは前半の工程で用いるスラリーに薬液を添加したスラリーであることが好ましい。
また、第2の研磨工程において、研磨部分のバリアメタル膜の残膜が5〜10nmになった時にスラリーに薬液を添加し、薬液の添加前までを前半の工程とし、薬液の添加後を後半の工程とすることが好ましい。
また、添加する薬液はエチレングリコール又はグリセリンであり、エチレングリコール又はグリセリンが5〜25重量%含まれるように添加することが好ましい。
本発明の第4の配線形成方法は、絶縁膜に、第1の溝、及び第1の溝と隣り合う第2の溝を形成する溝形成工程と、第1の溝及び第2の溝が埋まるように絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、第1の溝の外側及び第2の溝の外側にある導電膜を研磨により除去する第1の研磨工程と、第1の研磨工程の後に、第1の溝の外側及び第2の溝の外側にあるバリアメタル膜を研磨により除去することにより、第1の溝に埋め込まれたバリアメタル膜及び導電膜からなる第1の配線、及び第2の溝に埋め込まれたバリアメタル膜及び導電膜からなる第2の配線を形成する第2の研磨工程と、第2の研磨工程の後に、バリアメタル膜及び絶縁膜に比べて導電膜の研磨速度が大きい条件で研磨する第3の研磨工程とを有する。
この方法によれば、第2の研磨工程後に絶縁膜の表面に第1と第2の配線間を導通させる導電膜等のブリッジが発生していても、第3の研磨工程でそのブリッジを除去することができるため、配線間のショートを防止し、半導体装置を高い歩留で製造することが可能になる。
この場合、第3の研磨工程は、バリアメタル膜及び絶縁膜に比べて導電膜の研磨速度が大きくなるスラリーを用いることが好ましい。
また、第3の研磨工程で用いるスラリーは、第2の工程で用いるスラリー中の酸化剤と、種類、もしくは濃度が異なっていることが好ましい。
本発明の第5の配線形成方法は、絶縁膜に、第1の溝、及び第1の溝と隣り合う第2の溝を形成する溝形成工程と、第1の溝及び第2の溝が埋まるように絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、第1の溝の外側及び第2の溝の外側にある導電膜を研磨により除去する第1の研磨工程と、第1の研磨工程の後に、第1の溝の外側及び第2の溝の外側にあるバリアメタル膜を研磨により除去することにより、第1の溝に埋め込まれたバリアメタル膜及び導電膜からなる第1の配線、及び第2の溝に埋め込まれたバリアメタル膜及び導電膜からなる第2の配線を形成する第2の研磨工程と、第2の研磨工程の後に、バリアメタル膜及び導電膜に比べて絶縁膜の研磨速度が大きい条件で研磨する第3の研磨工程とを有する。
この方法によれば、第2の研磨工程後に絶縁膜の表面に第1と第2の配線間を導通させる導電膜等のブリッジが発生していても、第3の研磨工程で絶縁膜の表面を研磨することによりそのブリッジを除去することができるため、配線間のショートを防止し、半導体装置を高い歩留で製造することが可能になる。
この場合、第3の研磨工程は、バリアメタル膜及び導電膜に比べて絶縁膜の研磨速度が大きくなるスラリーを用いることが好ましい。
また、第3の研磨工程は、絶縁膜の研磨量が10〜30nmの範囲で実施することが好ましい。
本発明によれば、導電膜を研磨する研磨工程の途中から、研磨パッドと導電膜間の距離を調整することにより、第1と第2の配線間のブリッジの発生を防止して配線間のショート(意図せぬ導通)を防止でき、半導体装置を高い歩留で製造することが可能になる。
本発明によれば、バリアメタル膜を研磨する第2の研磨工程において、研磨パッドとバリアメタル膜間の距離を調整することにより、第1と第2の配線間のブリッジの発生を防止して配線間のショート(意図せぬ導通)を防止でき、半導体装置を高い歩留で製造することが可能になる。
本発明によれば、第2の研磨工程後に絶縁膜の表面に第1と第2の配線間を導通させる導電膜等のブリッジが発生していても、第3の研磨工程でそのブリッジを除去することができるため、配線間のショート(意図せぬ導通)を防止し、半導体装置を高い歩留で製造することが可能になる。
以下、本発明の実施形態について、図面を参照しながら説明する。
(第1の実施形態)
本実施形態の半導体装置の製造方法について図1〜図8を用いて説明する。
本実施形態の半導体装置の製造方法について図1〜図8を用いて説明する。
まず、図1に示すように、半導体基板(不図示)の表面に絶縁膜101を成膜し、絶縁膜101の表面に第1配線層102を形成する。
次に、図2に示すように、プラズマCVDにより絶縁膜101および第1配線層102の表面にSiN膜103、SiO2膜104およびFSG膜105を順に成膜し、リソグラフィーおよびドライエッチングを2回ずつ交互に適用することによって、SiN膜103、SiO2膜104およびFSG膜105の内部にスルーホール106および配線溝107を形成する。
次に、図3に示すように、PVDによりスルーホール106および配線溝107の内部にTaN膜108およびCu膜109を成膜した後、メッキによりCu膜109の表面にCu膜110を成膜する。
次に、半導体基板を加熱する。これにより、図4に示すように、Cu膜109とCu膜110の境界は消失し、両者が一体となったCu膜111が生成される。
次に、図5に示すように、第1研磨によりCu膜111を除去する。このCMPに用いるスラリーは、シリカSiO2と過酸化水素水H2O2を含み、研磨パッドは、発砲ポリウレタンから構成される。また、CMP条件は、パッド圧力が2.5psi、ヘッド速度が6.7rpm、ベルト速度が200.0ft/minで、研磨レートが568nm/min、選択比はCu:TaN=1:0である。本実施形態で用いているCMP装置は、ヘッド部にウエハをチャックし回転させながら、ベルト状の研磨パッドに押し付けて研磨するが、このときのベルト状のパッドの回転速度をベルト速度といい、ウエハの回転速度をヘッド速度という。これは以降の実施形態でも同様である。
この後、従来の技術の場合は、図6に示すように、低粘度のスラリー114を用いた第2研磨でFSG膜105上のTaN膜108を除去していた。このCMPに用いるスラリーは、シリカSiO2とヒドロキシルアミンNH2OHと硝酸HNO3を含み、研磨パッドは発砲ポリウレタンから構成される。CMP条件は、パッド圧力が2.0psi、ヘッド速度が5.0rpm、ベルト速度が150.0ft/minで、研磨レートが48nm/min、選択比はCu膜:TaN膜:絶縁膜=1.0:2.2:0.3であり、研磨パッド113とTaN膜108の間隔は1μm程度である。
しかし、本実施形態では、図7に示すように、高粘度のスラリー116を用いた第2研磨でFSG膜105上のTaN膜108を除去する。このCMPに用いるスラリーは上記従来のスラリーにエチレングリコールやグリセリン5〜25重量%を添加したものであり、研磨パッドは発砲ポリウレタンから構成される。また、CMP条件は、従来と同様であるが、研磨パッド113とTaN膜108の間隔は2μm程度となる。
第2研磨の結果、図8に示すような半導体装置が完成する。
図9に本実施形態(実施例)と従来の技術(従来例)のShortD.D(短絡欠陥の欠陥密度)を示す。本実施形態を用いることによってShortD.Dは約10分の1に低減される。この現象は以下のように説明される。
図10にスラリー中のパーティクル115の粒子分布を示す。粒子サイズが小さくなるほど粒子数は増加する。このため、研磨パッド113とTaN膜108の間隔が1μmから2μmに増加することによってCu膜111に押し付けられるパーティクル115の粒子数が減少し、スクラッチの発生頻度が低下する。
このように、従来の技術に比較して、スラリーの粘度が高いこと、研磨パッド113とTaN膜108の間隔が広いことにより、パーティクル115がCu膜111に押し付けられる粒子数、又は衝突する回数及び速度が低減され、研磨レートは低下し、スクラッチの発生が抑制される。これにより、従来の技術で問題となっていたCu配線のブリッジは発生しない。このように配線間のショート(意図せぬ導通)を防止でき、半導体装置を高い歩留で製造することが可能になる。
なお、本実施形態では、デュアルダマシン構造の配線を例にあげたが、シングルダマシン構造の配線においても同様の効果が得られる。
(第2の実施形態)
本実施形態の半導体装置の製造方法について図11〜図18を用いて説明する。
本実施形態の半導体装置の製造方法について図11〜図18を用いて説明する。
まず、図11に示すように、半導体基板(不図示)の表面に絶縁膜101を成膜し、絶縁膜101の表面に第1配線層102を形成する。
次に、図12に示すように、プラズマCVDにより絶縁膜101および第1配線層102の表面にSiN膜103、SiO2膜104およびFSG膜105を順に成膜し、リソグラフィーおよびドライエッチングを2回ずつ交互に適用することによって、SiN膜103、SiO2膜104およびFSG膜105の内部にスルーホール106および配線溝107を形成する。
次に、図13に示すように、PVDによりスルーホール106および配線溝107の内部にTaN膜108およびCu膜109を成膜した後、メッキによりCu膜109の表面にCu膜110を成膜する。
次に、半導体基板を加熱する。これにより、図14に示すように、Cu膜109とCu膜110の境界は消失し、両者が一体となったCu膜111が生成される。
次に、図15に示すように、第1研磨によりCu膜111を除去する。このCMPに用いるスラリーは、シリカSiO2と過酸化水素水H2O2を含み、研磨パッドは、発砲ポリウレタンから構成される。また、CMP条件は、パッド圧力が2.5psi、ヘッド速度が6.7rpm、ベルト速度が200.0ft/minで、研磨レートが568nm/min、選択比はCu:TaN=1:0である。
次に、図16に示すように、スラリー114を用いた第2研磨でFSG膜105上のTaN膜108を除去する。このCMPに用いるスラリーは、シリカSiO2とヒドロキシルアミンNH2OHと硝酸HNO3を含み、研磨パッドは発砲ポリウレタンから構成される。また、CMP条件は、パッド圧力が2.0psi、ヘッド速度が5.0rpm、ベルト速度が150.0ft/minで、研磨レートが48nm/min、選択比はCu膜:TaN膜:絶縁膜=1.0:2.2:0.3であり、研磨パッド113とTaN膜108の間隔は1μm程度である。
図17に示すように、第2研磨途中、スラリー114にエチレングリコールやグリセリン5〜25重量%を添加し、FSG膜105上の残りのTaN膜108を除去する。スラリー114にエチレングリコールやグリセリンを添加すると、スラリー114の粘度が上がり、研磨パッド113とTaN膜108の間隔は2μm程度に増加する。
第2研磨の結果、図18に示すような半導体装置が完成する
図19に本実施形態(実施例)と従来の技術(従来例)のShortD.Dを示す。本実施形態を用いることによってShortD.Dは約10分の1に低減される。この現象は以下のように説明される。
図19に本実施形態(実施例)と従来の技術(従来例)のShortD.Dを示す。本実施形態を用いることによってShortD.Dは約10分の1に低減される。この現象は以下のように説明される。
図20にスラリー中のパーティクル115の粒子分布を示す。粒子サイズが小さくなるほど粒子数は増加する。このため、研磨パッド113とTaN膜108の間隔が1μmから2μmに増加することによってCu膜111に押し付けられるパーティクル115の粒子数が減少し、スクラッチの発生頻度が低下する。
このように、第2研磨途中にエチレングリコールやグリセリンを添加することで、スラリーの粘度が高いこと、研磨パッド113とTaN膜108の間隔が広いことにより、パーティクル115がCu膜111に押し付けられる粒子数、又は衝突する回数及び速度が低減され、研磨レートは低下し、スクラッチの発生が抑制される。
エチレングリコールやグリセリンを添加するタイミングは、研磨レートが低下するため、TaN膜108の残膜が5〜10nm程度の時が望ましい。これにより、従来の技術で問題となっていたCu配線のブリッジは発生しない。このように配線間のショート(意図せぬ導通)を防止でき、半導体装置を高い歩留で製造することが可能になる。
なお、本実施形態では、デュアルダマシン構造の配線を例にあげたが、シングルダマシン構造の配線においても同様の効果が得られる。
なお、第1の実施形態での第2研磨、および第2の実施形態での第2研磨の途中から、研磨パッド113とTaN膜108の間隔を広く(2μm程度)にしたが、この間隔は2μm〜5μmであればよい。間隔を広くする理由としては、スラリー中の主要パーティクルがパッドによってウエハに押し付けられないように2μm以上は必要である。間隔を広くしすぎると研磨レートが低下するため、5μm以下が望ましい。
また、第1、第2の実施形態では、Cuの導電膜とTaNのバリアメタル膜からなる配線を形成したが、配線が導電膜で形成されるものとすると、半導体基板上に形成された絶縁膜に、第1の凹部(例えば配線溝)、及び第1の凹部と隣り合う第2の凹部(例えば配線溝)を形成する凹部形成工程と、第1の凹部及び第2の凹部が埋まるように絶縁膜の上に導電膜を堆積する工程と、第1の凹部の外側及び第2の凹部の外側にある導電膜を研磨により除去することにより、第1の凹部に埋め込まれた導電膜からなる第1の配線、及び第2の凹部に埋め込まれた導電膜からなる第2の配線を形成する研磨工程とを有し、研磨工程において、絶縁膜上の導電膜の厚さ(残膜)が5nm〜10nmの間になってから、研磨パッドと導電膜間の距離を、絶縁膜の表面に第1の配線と第2の配線の間にまたがって導電膜が埋め込まれるような傷が、パーティクルによって発生しないような所定の距離に広くして研磨すればよい。このように、導電膜を研磨する研磨工程の途中から、研磨パッドと導電膜間の距離を広くすることは、第2の実施形態における第2研磨の途中から、研磨パッド113とTaN膜108の間隔を広くすることと同様であり、配線間のショート(意図せぬ導通)を防止でき、半導体装置を高い歩留で製造することが可能になる。
(第3の実施形態)
本実施形態の半導体装置の製造方法について図21〜図27を用いて説明する。
本実施形態の半導体装置の製造方法について図21〜図27を用いて説明する。
まず、図21に示すように、半導体基板(不図示)の表面に絶縁膜101を成膜し、絶縁膜101の表面に第1配線層102を形成する。
次に、図22に示すように、プラズマCVDにより絶縁膜101および第1配線層102の表面にSiN膜103、SiO2膜104およびFSG膜105を順に成膜し、リソグラフィーおよびドライエッチングを2回ずつ交互に適用することによって、SiN膜103、SiO2膜104およびFSG膜105の内部にスルーホール106および配線溝107を形成する。
次に、図23に示すように、PVDによりスルーホール106および配線溝107の内部にTaN膜108およびCu膜109を成膜した後、メッキによりCu膜109の表面にCu膜110を成膜する。
次に、半導体基板を加熱する。これにより、図24に示すように、Cu膜109とCu膜110の境界は消失し、両者が一体となったCu膜111が生成される。
次に、図25に示すように、第1研磨によりCu膜111を除去する。このCMPに用いるスラリーは、シリカSiO2と過酸化水素水H2O2を含み、研磨パッドは、発砲ポリウレタンから構成される。また、CMP条件は、パッド圧力が2.5psi、ヘッド速度が6.7rpm、ベルト速度が200.0ft/minで、研磨レートが568nm/min、選択比はCu:TaN=1:0である。
次に、図26に示すように、第2研磨によりFSG膜105上のTaN膜108を除去する。このCMPに用いるスラリーは、シリカSiO2とヒドロキシルアミンNH2OHと硝酸HNO3を含み、研磨パッドは発砲ポリウレタンから構成される。また、CMP条件は、パッド圧力が2.0psi、ヘッド速度が5.0rpm、ベルト速度が150.0ft/minで、研磨レートが48nm/min、選択比はCu膜:TaN膜:絶縁膜=1.0:2.2:0.3である。CMP後、第2配線112上にブリッジ117が発生する。
次に、研磨パッド表面を洗浄する。
次に、図27に示すように、第3研磨によりブリッジ117を除去する。このときのCMP条件は、パッド圧力が1.5psi、ヘッド速度が12rpm、ベルト速度が50.0ft/min、研磨時間が5secで、パッド圧力は低圧で、ヘッド速度とベルト速度の速度比を低くすることでスクラッチの発生を抑制し、選択比は、TaNCMP用スラリーの酸化剤の種類を変更するもしくは酸化剤濃度を調整することで、Cu膜111の研磨量が増加するようにする。例えば、酸化剤流量を100ml/minから50ml/minに減少させることで、TaN膜108への化学的作用が弱まり、TaN膜108の研磨量が減少し、Cu膜111の選択比が増加する。第3研磨の結果、図27に示すような、FSG膜105上にあるブリッジ117も除去され、Cu膜111が凹んだ形状の半導体装置が完成する。なお、本実施形態では3段階CMPを用いることで、従来の技術で問題となっていたCu配線のブリッジを除去している。このように配線間のショート(意図せぬ導通)を無くし、半導体装置を高い歩留で製造することが可能になる。
ここで、研磨パッド表面の洗浄方法について説明する。第2研磨後の研磨パッド洗浄は、第2研磨と第3研磨を同一プラテンで行うため、スラリー混合防止する役割がある。その洗浄は、純水を供給しながら、ダイヤモンド砥石でパッド表面を研磨することでスラリーを除去することが好ましい。
なお、本実施形態では、デュアルダマシン構造の配線を例にあげたが、シングルダマシン構造の配線においても同様の効果が得られる。
(第4の実施形態)
本実施形態の半導体装置の製造方法について図28〜図34を用いて説明する。
本実施形態の半導体装置の製造方法について図28〜図34を用いて説明する。
まず、図28に示すように、半導体基板(不図示)の表面に絶縁膜101を成膜し、絶縁膜101の表面に第1配線層102を形成する。
次に、図29に示すように、プラズマCVDにより絶縁膜101および第1配線層102の表面にSiN膜103、SiO2膜104およびFSG膜105を順に成膜し、リソグラフィーおよびドライエッチングを2回ずつ交互に適用することによって、SiN膜103、SiO2膜104およびFSG膜105の内部にスルーホール106および配線溝107を形成する。
次に、図30に示すように、PVDによりスルーホール106および配線溝107の内部にTaN膜108およびCu膜109を成膜した後、メッキによりCu膜109の表面にCu膜110を成膜する。
次に、半導体基板を加熱する。これにより、図31に示すように、Cu膜109とCu膜110の境界は消失し、両者が一体となったCu膜111が生成される。
次に、図32に示すように、第1研磨によりCu膜111を除去する。このCMPに用いるスラリーは、シリカSiO2と過酸化水素水H2O2を含み、研磨パッドは、発砲ポリウレタンから構成される。また、CMP条件は、パッド圧力が2.5psi、ヘッド速度が6.7rpm、ベルト速度が200.0ft/minで、研磨レートが568nm/min、選択比はCu:TaN=1:0である。
次に、図33に示すように、第2研磨によりFSG膜105上のTaN膜108を除去する。このCMPに用いるスラリーは、シリカSiO2とヒドロキシルアミンNH2OHと硝酸HNO3を含み、研磨パッドは発砲ポリウレタンから構成される。また、CMP条件は、パッド圧力が2.0psi、ヘッド速度が5.0rpm、ベルト速度が150.0ft/minで、研磨レートが48nm/min、選択比はCu膜:TaN膜:絶縁膜=1.0:2.2:0.3である。CMP後、第2配線112上にブリッジ117が発生する。
次に、図34に示すように、第3研磨によりFSG膜105の表面部分を除去する。これに伴い、支持するFSG膜105が消失するので、ブリッジ117も除去される。このCMPに用いるスラリーは、シリカSiO2とアンモニアNH3を含み、研磨パッドは発砲ポリウレタンから構成される。また、CMP条件は、パッド圧力が1.5psi、ヘッド速度が12rpm、ベルト速度が50.0ft/minで、パッド圧力は低圧で、ヘッド速度とベルト速度の速度比を低くし、選択比はCu膜111に対してFSG膜105の研磨速度が速くなるように調整する。
第3研磨の結果、図34に示すように、FSG膜105上にあるブリッジ117も除去され、TaN膜108とCu膜111の一部が、FSG膜105から突き出した半導体装置が完成する。
図35にFSG膜105の研磨量と配線抵抗及びShortD.Dの関係を示す。FSG膜105の研磨量は、研磨不足であるとブリッジが除去しきれない可能性があり、また、過剰に研磨するとCu膜厚減りにより配線抵抗の上昇が懸念されるため、10〜30nmが望ましい。本実施形態では、酸化膜CMPを追加することで、従来の技術で問題となっていたCu配線のブリッジを除去している。このように配線間のショート(意図せぬ導通)を無くし、半導体装置を高い歩留で製造することが可能になる。
なお、本実施形態では、デュアルダマシン構造の配線を例にあげたが、シングルダマシン構造の配線においても同様の効果が得られる。
本発明にかかる配線形成方法は、隣り合う配線間の意図せぬ導通を防止し、半導体装置等の歩留りを向上させるのに有用である。
101 絶縁膜
102 第1配線層
103 SiN膜
104 SiO2膜
105 FSG膜
106 スルーホール
107 配線溝
108 TaN膜
109 Cu膜
110 Cu膜
111 Cu膜
112 第2配線層
113 研磨パッド
114 低粘度のスラリー
115 パーティクル
116 高粘度のスラリー
117 ブリッジ
102 第1配線層
103 SiN膜
104 SiO2膜
105 FSG膜
106 スルーホール
107 配線溝
108 TaN膜
109 Cu膜
110 Cu膜
111 Cu膜
112 第2配線層
113 研磨パッド
114 低粘度のスラリー
115 パーティクル
116 高粘度のスラリー
117 ブリッジ
Claims (15)
- 絶縁膜に、第1の凹部、及び前記第1の凹部と隣り合う第2の凹部を形成する凹部形成工程と、
前記第1の凹部及び前記第2の凹部が埋まるように前記絶縁膜の上に導電膜を堆積する工程と、
前記第1の凹部の外側及び前記第2の凹部の外側にある前記導電膜を研磨により除去することにより、前記第1の凹部に埋め込まれた前記導電膜からなる第1の配線、及び前記第2の凹部に埋め込まれた前記導電膜からなる第2の配線を形成する研磨工程とを有し、
前記研磨工程において、前記絶縁膜上の前記導電膜の厚さが5nm〜10nmの間になった際に、研磨パッドと前記導電膜間の距離を、前記絶縁膜の表面に前記第1の配線と前記第2の配線の間にまたがって前記導電膜が埋め込まれるような傷が、パーティクルによって発生しないような所定の距離にして研磨することを特徴とする配線形成方法。 - 絶縁膜に、第1の溝、及び前記第1の溝と隣り合う第2の溝を形成する溝形成工程と、
前記第1の溝及び前記第2の溝が埋まるように前記絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、
前記第1の溝の外側及び前記第2の溝の外側にある前記導電膜を研磨により除去する第1の研磨工程と、
前記第1の研磨工程の後に、前記第1の溝の外側及び前記第2の溝の外側にある前記バリアメタル膜を研磨により除去することにより、前記第1の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第1の配線、及び前記第2の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第2の配線を形成する第2の研磨工程とを有し、
前記第2の研磨工程は、研磨パッドと前記バリアメタル膜間の距離を、前記絶縁膜の表面に前記第1の配線と前記第2の配線の間にまたがって前記バリアメタル膜および前記導電膜が埋め込まれるような傷がパーティクルによって発生しないような所定の距離にして研磨することを特徴とする配線形成方法。 - 前記第2の研磨工程は、スラリーの粘度を調整することにより、前記研磨パッドと前記バリアメタル膜間の距離を前記所定の距離にすることを特徴とする請求項2記載の配線形成方法。
- 前記第2の研磨工程において用いるスラリーは、エチレングリコール又はグリセリンを5〜25重量%含むことを特徴とする請求項3記載の配線形成方法。
- 絶縁膜に、第1の溝、及び前記第1の溝と隣り合う第2の溝を形成する溝形成工程と、
前記第1の溝及び前記第2の溝が埋まるように前記絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、
前記第1の溝の外側及び前記第2の溝の外側にある前記導電膜を研磨により除去する第1の研磨工程と、
前記第1の研磨工程の後に、前記第1の溝の外側及び前記第2の溝の外側にある前記バリアメタル膜を研磨により除去することにより、前記第1の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第1の配線、及び前記第2の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第2の配線を形成する第2の研磨工程とを有し、
前記第2の研磨工程は、前半の工程と後半の工程とからなり、前記前半の工程よりも前記後半の工程の方が研磨パッドと前記バリアメタル膜間の距離が長くなるようにして研磨することを特徴とする配線形成方法。 - 前記第2の研磨工程において、前記前半の工程で用いるスラリーよりも前記後半の工程で用いるスラリーの粘度を高くすることにより、前記前半の工程と前記後半の工程とで前記研磨パッドと前記バリアメタル膜間の距離を変えることを特徴とする請求項5記載の配線形成方法。
- 前記第2の研磨工程において、前記後半の工程で用いるスラリーは前記前半の工程で用いるスラリーに薬液を添加したスラリーであることを特徴とする請求項6記載の配線形成方法。
- 前記第2の研磨工程において、研磨部分の前記バリアメタル膜の残膜が5〜10nmになった時にスラリーに前記薬液を添加し、前記薬液の添加前までを前記前半の工程とし、前記薬液の添加後を前記後半の工程とすることを特徴とする請求項7記載の配線形成方法。
- 添加する前記薬液はエチレングリコール又はグリセリンであり、前記エチレングリコール又はグリセリンが5〜25重量%含まれるように添加することを特徴とする請求項7または8記載の配線形成方法。
- 絶縁膜に、第1の溝、及び前記第1の溝と隣り合う第2の溝を形成する溝形成工程と、
前記第1の溝及び前記第2の溝が埋まるように前記絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、
前記第1の溝の外側及び前記第2の溝の外側にある前記導電膜を研磨により除去する第1の研磨工程と、
前記第1の研磨工程の後に、前記第1の溝の外側及び前記第2の溝の外側にある前記バリアメタル膜を研磨により除去することにより、前記第1の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第1の配線、及び前記第2の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第2の配線を形成する第2の研磨工程と、
前記第2の研磨工程の後に、前記バリアメタル膜及び前記絶縁膜に比べて前記導電膜の研磨速度が大きい条件で研磨する第3の研磨工程とを有する配線形成方法。 - 前記第3の研磨工程は、前記バリアメタル膜及び前記絶縁膜に比べて前記導電膜の研磨速度が大きくなるスラリーを用いることを特徴とする、請求項10記載の配線形成方法。
- 前記第3の研磨工程で用いるスラリーは、前記第2の工程で用いるスラリー中の酸化剤と、種類、もしくは濃度が異なっていることを特徴とする、請求項11記載の配線形成方法。
- 絶縁膜に、第1の溝、及び前記第1の溝と隣り合う第2の溝を形成する溝形成工程と、
前記第1の溝及び前記第2の溝が埋まるように前記絶縁膜の上にバリアメタル膜及び導電膜を堆積する工程と、
前記第1の溝の外側及び前記第2の溝の外側にある前記導電膜を研磨により除去する第1の研磨工程と、
前記第1の研磨工程の後に、前記第1の溝の外側及び前記第2の溝の外側にある前記バリアメタル膜を研磨により除去することにより、前記第1の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第1の配線、及び前記第2の溝に埋め込まれた前記バリアメタル膜及び導電膜からなる第2の配線を形成する第2の研磨工程と、
前記第2の研磨工程の後に、前記バリアメタル膜及び前記導電膜に比べて前記絶縁膜の研磨速度が大きい条件で研磨する第3の研磨工程とを有する配線形成方法。 - 前記第3の研磨工程は、前記バリアメタル膜及び前記導電膜に比べて前記絶縁膜の研磨速度が大きくなるスラリーを用いることを特徴とする、請求項13記載の配線形成方法。
- 前記第3の研磨工程は、前記絶縁膜の研磨量が10〜30nmの範囲で実施することを特徴とする請求項13記載の配線形成方法。
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