JP2005109037A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、素子を含む半導体装置に関する。 The present invention relates to a semiconductor device including an element.
携帯電話、PDA、DVC、DSCといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムLSIが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるLSIに対し、高機能化、高性能化が要求されている。このため、LSIチップの高集積化にともないそのI/O数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、CSP(Chip Size Package)と呼ばれるパッケージ技術が種々開発されている。 As portable electronic devices such as mobile phones, PDAs, DVCs, and DSCs are accelerating their functions, miniaturization and weight reduction are essential for their acceptance in the market. There is a need for a system LSI. On the other hand, these electronic devices are required to be easier to use and convenient, and higher functionality and higher performance are required for LSIs used in the devices. For this reason, as the number of I / Os increases with higher integration of LSI chips, there is a strong demand for miniaturization of the package itself. In order to achieve both of these, a semiconductor package suitable for high-density board mounting of semiconductor components Development is strongly demanded. In order to meet such demands, various package technologies called CSP (Chip Size Package) have been developed.
こうしたパッケージの例として、BGA(Ball Grid Array)が知られている。BGAは、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子としてハンダボールをエリア状に形成したものである。BGAでは、実装エリアが面で達成されるので、パッケージを比較的容易に小型化することができる。また、回路基板側でも狭ピッチ対応とする必要がなく、高精度な実装技術も不要となるので、BGAを用いると、パッケージコストが多少高い場合でもトータルな実装コストとしては低減することが可能となる。 As an example of such a package, BGA (Ball Grid Array) is known. The BGA is obtained by mounting a semiconductor chip on a package substrate, resin molding it, and then forming a solder ball as an external terminal in an area on the opposite surface. In BGA, since the mounting area is achieved in terms of surface, the package can be reduced in size relatively easily. In addition, it is not necessary to support narrow pitches on the circuit board side, and high-precision mounting technology is not required. Therefore, if BGA is used, the total mounting cost can be reduced even if the package cost is somewhat high. Become.
図6は、一般的なBGAの概略構成を示す図である。BGA300は、ガラスエポキシ基板306上に、接着層308を介してLSIチップ302が搭載された構造を有する。LSIチップ302は封止樹脂316によってモールドされている。LSIチップ302とガラスエポキシ基板306とは、金属線304により電気的に接続されている。ガラスエポキシ基板306の裏面には、半田ボール312がアレイ状に配列されている。この半田ボール312を介して、BGA300がプリント配線基板に実装される。
FIG. 6 is a diagram showing a schematic configuration of a general BGA. The BGA 300 has a structure in which an
特許文献1には、他のCSPの例が記載されている。同公報記載には、高周波用LSIを搭載するシステム・イン・パッケージが開示されている。このパッケージは、ベース基板上に、多層配線構造が形成され、その上に高周波用LSIをはじめとする回路素子が形成されている。多層配線構造は、コア基板や樹脂付銅箔などが積層された構造となっている。
しかしながら、これら従来のCSPでは、ポータブルエレクトロニクス機器等において現在望まれているよう水準の小型化、薄型化、軽量化を実現することは難しかった。これは、従来のCSPはチップを支持する基板を有することによる。支持基板の存在により、パッケージ全体が厚くなり、小型化、薄型化、軽量化に限界があった。また、放熱性の改善にも一定の限界があった。 However, with these conventional CSPs, it has been difficult to achieve a level of size reduction, thickness reduction, and weight reduction that are currently desired in portable electronic devices and the like. This is because a conventional CSP has a substrate that supports a chip. Due to the presence of the support substrate, the entire package becomes thick, and there is a limit to miniaturization, thickness reduction, and weight reduction. There was also a certain limit to the improvement of heat dissipation.
こうした事情に鑑み、本出願人は、ISB(Integrated System in Board;登録商標)とよばれる新規なパッケージを開発した。ISBとは、半導体ベアチップを中心とする電子回路のパッケージングにおいて、銅による配線パターンを持ちながら回路部品を支持するためのコア(基材)を使用しない独自のコアレスシステム・イン・パッケージである。特許文献2には、こうしたシステム・イン・パッケージが記載されている。 In view of such circumstances, the present applicant has developed a new package called ISB (Integrated System in Board; registered trademark). ISB is an original coreless system-in-package that does not use a core (base material) for supporting circuit components while having a wiring pattern made of copper in packaging of electronic circuits centering on semiconductor bare chips. Patent Document 2 describes such a system-in-package.
図7はISBの一例を示す概略構成図である。ここではISBの全体構造をわかりやすくするため、単一の配線層のみ示しているが、実際には、複数の配線層が積層した構造となっている。このISBでは、LSIベアチップ201、Trベアチップ202およびチップCR203が銅パターン205からなる配線により結線された構造となっている。LSIベアチップ201は、引き出し電極や配線に対し、金線ボンディング204により導通されている。LSIベアチップ201の直下には、導電性ペースト206が設けられ、これを介してISBがプリント配線基板に実装される。ISB全体はエポキシ樹脂などからなる樹脂パッケージ207により封止された構造となっている。
FIG. 7 is a schematic configuration diagram showing an example of an ISB. Here, only a single wiring layer is shown for easy understanding of the entire structure of the ISB, but in actuality, a structure in which a plurality of wiring layers are laminated is shown. This ISB has a structure in which an
このパッケージによれば、以下の利点が得られる。
(i)コアレスで実装できるため、トランジスタ、IC、LSIの小型・薄型化を実現できる。
(ii)トランジスタからシステムLSI、さらにチップタイプのコンデンサや抵抗を回路形成し、パッケージングすることができるため、高度なSIP(System in Package)を実現できる。
(iii)現有の半導体チップを組合せできるため、システムLSIを短期間に開発できる。
(iv)半導体ベアチップの下にコア材がないため、良好な放熱性を得ることができる。
(v)回路配線が銅材でありコア材がないため、低誘電率の回路配線となり、高速データ転送や高周波回路で優れた特性を発揮する。
(vi)電極がパッケージの内部に埋め込まれる構造のため、電極材料のパーティクルコンタミの発生を抑制できる。
(vii)パッケージサイズはフリーであり、1個あたりの廃材を64ピンのSQFPパッケージと比較すると、約1/10の量となるため、環境負荷を低減できる。
(viii)部品を載せるプリント回路基板から、機能の入った回路基板へと、新しい概念のシステム構成を実現できる。
(ix)ISBのパターン設計は、プリント回路基板のパターン設計と同じように容易であり、セットメーカーのエンジニアが自ら設計できる。
According to this package, the following advantages are obtained.
(i) Since it can be mounted corelessly, it is possible to reduce the size and thickness of transistors, ICs and LSIs.
(ii) Since a circuit can be formed from a transistor, a system LSI, and further a chip type capacitor and resistor, a high-level SIP (System in Package) can be realized.
(iii) Since the existing semiconductor chips can be combined, the system LSI can be developed in a short time.
(iv) Since there is no core material under the semiconductor bare chip, good heat dissipation can be obtained.
(v) Since the circuit wiring is made of copper and has no core material, the circuit wiring has a low dielectric constant and exhibits excellent characteristics in high-speed data transfer and high-frequency circuits.
(vi) Since the electrode is embedded in the package, the generation of particle contamination of the electrode material can be suppressed.
(vii) The package size is free, and the amount of waste per package is about 1/10 of the amount of SQFP package with 64 pins, so the environmental load can be reduced.
(viii) A new concept system configuration can be realized from a printed circuit board on which components are placed to a circuit board with functions.
(ix) ISB pattern design is as easy as printed circuit board pattern design, and can be designed by set manufacturer engineers.
このように、ISBを用いることにより、半導体装置の小型化、薄型化、軽量化を図ることが可能となった。本出願人は、ISBを用いた場合に、放熱性や高周波性能をさらに高めるために、本発明に想到した。 As described above, by using the ISB, the semiconductor device can be reduced in size, thickness, and weight. The present applicant has arrived at the present invention in order to further improve heat dissipation and high-frequency performance when ISB is used.
本発明は上記事情を踏まえてなされたものであり、本発明の目的は、半導体装置の放熱性および高周波性能を高める技術を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a technique for improving the heat dissipation and high-frequency performance of a semiconductor device.
本発明によれば、導電性膜および絶縁樹脂膜を含み、最下層には導電性膜が配置されるとともに当該最下層に配置された導電性膜の裏面が露出して形成された積層体と、積層体に含まれる導電性膜と電気的に接続された素子と、を含む半導体装置であって、積層体には凹部が形成され、素子は、凹部に配置されたことを特徴とする半導体装置が提供される。 According to the present invention, a laminate including a conductive film and an insulating resin film, the conductive film being disposed in the lowermost layer and the back surface of the conductive film disposed in the lowermost layer being exposed is formed. , A semiconductor device including an element electrically connected to a conductive film included in the stacked body, wherein the stacked body includes a recess, and the element is disposed in the recess. An apparatus is provided.
ここで、素子とは、半導体素子や受動素子等の回路素子のことである。導電性膜がこのように、導電性膜および絶縁樹脂膜を含む積層体に凹部を設け、凹部に素子を配置することにより、素子から積層体の底部までの距離を短くすることができる。これにより、半導体装置の放熱性を良好にすることができる。さらに、積層体の最下層に配置された導電性膜を接地した場合、素子と接地された導電性膜との電気的経路を短くすることもできるので、接地インダクタンスを低減することができ、高周波特性を高めることができる。 Here, the element refers to a circuit element such as a semiconductor element or a passive element. Thus, the conductive film is provided with a recess in the laminate including the conductive film and the insulating resin film, and the element is disposed in the recess, whereby the distance from the element to the bottom of the laminate can be shortened. Thereby, the heat dissipation of the semiconductor device can be improved. Furthermore, when the conductive film disposed in the lowermost layer of the laminate is grounded, the electrical path between the element and the grounded conductive film can be shortened, so that the ground inductance can be reduced, and the high frequency The characteristics can be enhanced.
本発明の半導体装置によれば、凹部は、最下層に配置された導電性膜の上面に達して形成することができ、素子は、最下層に配置された導電性膜上に配置することができる。 According to the semiconductor device of the present invention, the recess can be formed to reach the upper surface of the conductive film disposed in the lowermost layer, and the element can be disposed on the conductive film disposed in the lowermost layer. it can.
このように、素子を裏面が露出して設けられた導電性膜のすぐ上に配置することにより、半導体装置の放熱性をさらに良好にすることができる。また、この場合、接地インダクタンスも大幅に低減することができ、高周波特性を高めることができる。 In this manner, by disposing the element immediately above the conductive film provided with the back surface exposed, the heat dissipation of the semiconductor device can be further improved. In this case, the ground inductance can be greatly reduced, and the high frequency characteristics can be enhanced.
本発明の半導体装置によれば、積層体は、絶縁樹脂膜を介して設けられた第一の導電性膜および第二の導電性膜を含むことができ、第一の導電性膜、絶縁樹脂膜、および第二の導電性膜はこの順で積層されることができ、絶縁樹脂膜には第一の導電性膜および第二の導電性膜を電気的に接続するビアプラグが形成され、当該ビアプラグは、第一の導電性膜から第二の導電性膜の方向に径が縮小するテーパ状に形成された側壁を有することができる。 According to the semiconductor device of the present invention, the laminate can include the first conductive film and the second conductive film provided via the insulating resin film, and the first conductive film and the insulating resin The film and the second conductive film can be laminated in this order, and the insulating resin film is formed with a via plug that electrically connects the first conductive film and the second conductive film, The via plug may have a side wall formed in a tapered shape whose diameter decreases in the direction from the first conductive film to the second conductive film.
このように、ビアプラグが、素子が設けられる面の方向に径が縮小するテーパ状に形成された側壁を有することにより、素子が設けられる面の方向に径が拡大するテーパ状の側壁を有する従来のビアプラグに比べて、素子が設けられる面におけるビアプラグの面積を、小さくすることができる。素子等との電気的接続をとるために、ビアプラグ上には配線パターンを形成する必要があるが、熱応力の分散を行うために、配線パターンの端部とビアプラグの端部との間にはある程度の距離を設ける必要がある。そのため、素子が設けられる面におけるビアプラグの面積を小さくすることにより、一つのビアプラグ毎に必要な領域を従来よりも狭くなるように設計することができ、半導体装置を小型化することができる。また、一つのビアプラグ毎に必要な領域を狭くすることにより、素子とたとえば第二の導電性膜とを接続するボンディングワイヤが短くなるように設計することができる。これにより、寄生インダクタンスを低減することができ、高周波性能を良好にすることができる。 As described above, the via plug has a tapered side wall whose diameter is reduced in the direction of the surface on which the element is provided, and thus has a tapered side wall whose diameter is increased in the direction of the surface on which the element is provided. Compared with the via plug, the area of the via plug on the surface where the element is provided can be reduced. It is necessary to form a wiring pattern on the via plug in order to make electrical connection with the element, etc., but in order to disperse thermal stress, between the end of the wiring pattern and the end of the via plug. It is necessary to provide a certain distance. Therefore, by reducing the area of the via plug on the surface where the element is provided, the region required for each via plug can be designed to be narrower than before, and the semiconductor device can be miniaturized. Further, by narrowing a necessary region for each via plug, it is possible to design a bonding wire for connecting the element and, for example, the second conductive film, to be short. Thereby, parasitic inductance can be reduced and high frequency performance can be improved.
本発明の半導体装置によれば、素子は、その上面において、一の導電性膜とボンディングワイヤにより電気的に接続されてよく、凹部は、素子の上面と一の導電性膜とが略同一平面に位置するように形成されてよい。 According to the semiconductor device of the present invention, the element may be electrically connected to the upper surface of the element by a bonding wire on the upper surface, and the upper surface of the element and the first conductive film are substantially flush with each other. It may be formed so that it may be located in.
このように、素子が、その上面と同程度の高さに位置する一の導電性膜とボンディングワイヤを介して電気的に接続された構成とすることにより、ボンディングワイヤの長さを短くすることができる。これにより、寄生インダクタンスを低減することができる。 Thus, the length of the bonding wire can be shortened by adopting a configuration in which the element is electrically connected to the one conductive film located at the same height as the upper surface thereof via the bonding wire. Can do. Thereby, parasitic inductance can be reduced.
本発明において、上記の積層体は、上述したISBとすることができる。これにより、上述したようなISBによる利点と、本発明における、放熱性の改善、寄生インダクタンスの低減、接地インダクタンスの低減、および半導体装置の小型化等の利点をあわせて得ることができる。 In the present invention, the laminate can be the ISB described above. As a result, the advantages of ISB as described above and the advantages of the present invention, such as improved heat dissipation, reduction of parasitic inductance, reduction of ground inductance, and miniaturization of the semiconductor device, can be obtained.
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。 As mentioned above, although the structure of this invention was demonstrated, what combined these structures arbitrarily is effective as an aspect of this invention. Moreover, what converted the expression of this invention into the other category is also effective as an aspect of this invention.
本発明によれば、半導体装置の放熱性および高周波性能を高めることができる。 ADVANTAGE OF THE INVENTION According to this invention, the heat dissipation and high frequency performance of a semiconductor device can be improved.
(第一の実施の形態)
図1は、本発明の第一の実施の形態における半導体装置の構成を示す断面図である。
半導体装置100は、第一の導電性膜102と、その上に形成された第一の絶縁樹脂膜106aと、その上に形成された第二の導電性膜104と、その上に形成された第二の絶縁樹脂膜106bと、その上に形成された第三の導電性膜140と、その上に形成された第三の絶縁樹脂膜106cと、その上に形成された第四の導電性膜142とを含む。第一の絶縁樹脂膜106aおよび第二の絶縁樹脂膜106bには、それぞれビアプラグ110が設けられており、第一の導電性膜102と第二の導電性膜104、第二の導電性膜104と第三の導電性膜140をそれぞれ電気的に接続する。また、第一の導電性膜102、第二の導電性膜104、第三の導電性膜140、および第四の導電性膜142は、所定形状にパターニングされている。
(First embodiment)
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment of the present invention.
The
なお、本実施の形態において、第一の絶縁樹脂膜106a、第二の導電性膜104、第二の絶縁樹脂膜106b、第三の導電性膜140、第三の絶縁樹脂膜106c、および第四の導電性膜142は、選択的に除去され、半導体装置100には、凹部144が形成されている。凹部144においては、第一の導電性膜102が露出している。第一の導電性膜102が露出した部分には回路素子120が載置される。ここでは図示していないが、回路素子120は、導電性ペースト等により第一の導電性膜102上に固定される。回路素子120の上面と第二の導電性膜104とは、ほぼ同程度の高さに位置するように構成されている。回路素子120は、その上面において、第二の導電性膜104とボンディングワイヤ122を介して電気的に接続される。なお、第一の導電性膜102は接地される。
Note that in this embodiment, the first insulating
回路素子120は、たとえば、トランジスタ、ダイオード、ICチップ等の半導体素子、または、たとえば、チップコンデンサ、チップ抵抗等の受動素子である。
The
本実施の形態において、回路素子120がその上面と同程度の高さに位置する第二の導電性膜104とボンディングワイヤ122を介して電気的に接続されているので、ボンディングワイヤ122の長さを短くすることができる。これにより、寄生インダクタンスを低減することができる。さらに、回路素子120が凹部144に形成されているので、接地される第一の導電性膜102と回路素子120との電気的経路を短くすることができるので、接地インダクタンスを低減することができ、高周波性能を高めることができる。また、半導体装置100の裏面からの距離を短くすることができ、回路素子120の放熱性を良好にすることができる。とくに、本実施の形態においては、回路素子120が底部の第一の導電性膜102のすぐ上に形成されているので、放熱性を非常に良好にすることができる。
In the present embodiment, since the
図2は、図1に示した半導体装置100の製造工程を示す工程断面図である。
まず、第一の絶縁樹脂膜106aの両面に第一の導電性膜102および第二の導電性膜104が形成されたシートを準備する。つづいて、第一の導電性膜102が形成された面にレジストを配置し、ビアホールを形成するための開口を形成する。このレジストをマスクとして、ウェットエッチングにより第一の導電性膜102を選択的に除去する。これにより、ビアホールが形成される領域において、第一の導電性膜102を除去することができる。つづいて、第一の導電性膜102が形成された面から炭酸ガスレーザを照射する(図2(a))。ここで、第二の導電性膜104は、ストッパ層として機能する。
FIG. 2 is a process cross-sectional view showing a manufacturing process of the
First, a sheet in which the first
炭酸ガスレーザは、第一条件およびパルス幅を変更させた第二条件の2段階で照射する。0.25msのパルス周期で、1.0Wの出力のレーザを用い、第一条件としては、たとえばパルス幅が8〜10μs、ショット数が1とすることができる。また、第二条件としては、たとえばパルス幅が3〜5μs、パルス間隔が25ms以上、ショット数が3とすることができる。 The carbon dioxide laser irradiates in two stages: a first condition and a second condition in which the pulse width is changed. Using a laser with a pulse period of 0.25 ms and an output of 1.0 W, the first condition may be, for example, a pulse width of 8 to 10 μs and a shot number of one. As the second condition, for example, the pulse width can be 3 to 5 μs, the pulse interval can be 25 ms or more, and the number of shots can be 3.
炭酸ガスレーザの条件の一例としては、0.25msのパルス周期で、1.0Wの出力のレーザを用い、第一条件として、パルス幅を8μs、ショット数を1とした。また、第二条件として、パルス幅を3μs、パルス間隔を25ms、ショット数を3とすることができる。 As an example of the conditions for the carbon dioxide laser, a laser with a pulse period of 0.25 ms and an output of 1.0 W was used. As the first condition, the pulse width was 8 μs and the number of shots was 1. As the second condition, the pulse width can be 3 μs, the pulse interval can be 25 ms, and the number of shots can be 3.
また、炭酸ガスレーザの条件の他の例としては、0.25msのパルス周期で、1.0Wの出力のレーザを用い、第一条件として、パルス幅を10μs、ショット数を1とし、第二条件として、パルス幅を5μs、パルス間隔を25ms、ショット数を3とすることができる。 As another example of the condition of the carbon dioxide laser, a laser having a pulse period of 0.25 ms and an output of 1.0 W is used. As the first condition, the pulse width is 10 μs, the number of shots is 1, and the second condition The pulse width can be 5 μs, the pulse interval can be 25 ms, and the number of shots can be 3.
これにより、第一の導電性膜102から第二の導電性膜104の方向に行くにつれて径が縮小するテーパ形状の側壁を有するビアホール108が形成される(図2(b))。
As a result, a via
第一の導電性膜102および第二の導電性膜104は、たとえば圧延銅箔等の圧延金属である。第三の導電性膜140および第四の導電性膜142についても同様である。第一の絶縁樹脂膜106aとしては、たとえばエポキシ樹脂、BTレジン等のメラミン誘導体、液晶ポリマー、PPE樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等を用いることができる。第二の絶縁樹脂膜106bおよび第三の絶縁樹脂膜106cについても同様である。
The first
エポキシ樹脂としては、ビスフェノールA型樹脂、ビスフェノールF型樹脂、ビスフェノールS型樹脂、フェノールノボラック樹脂、クレゾールノボラック型エポキシ樹脂、トリスフェノールメタン型エポキシ樹脂、脂環式エポキシ樹脂等が挙げられる。 Examples of the epoxy resin include bisphenol A type resin, bisphenol F type resin, bisphenol S type resin, phenol novolac resin, cresol novolac type epoxy resin, trisphenol methane type epoxy resin, and alicyclic epoxy resin.
メラミン誘導体としては、メラミン、メラミンシアヌレート、メチロール化メラミン、(イソ)シアヌール酸、メラム、メレム、メロン、サクシノグアミン、硫酸メラミン、硫酸アセトグアナミン、硫酸メラム、硫酸グアニルメラミン、メラミン樹脂、BTレジン、シアヌール酸、イソシアヌール酸、イソシアヌール酸誘導体、メラミンイソシアヌレート、ベンゾグアナミン、アセトグアナミン等のメラミン誘導体、グアニジン系化合物等が例示される。 Melamine derivatives include melamine, melamine cyanurate, methylolated melamine, (iso) cyanuric acid, melam, melem, melon, succinoguanamine, melamine sulfate, acetoguanamine sulfate, melam sulfate, guanyl melamine sulfate, melamine resin, BT resin, cyanur Examples thereof include melamine derivatives such as acid, isocyanuric acid, isocyanuric acid derivatives, melamine isocyanurate, benzoguanamine and acetoguanamine, and guanidine compounds.
液晶ポリマーとしては、芳香族系液晶ポリエステル、ポリイミド、ポリエステルアミドや、それらを含有する樹脂組成物が例示される。このうち、耐熱性、加工性および吸湿性のバランスに優れる液晶ポリエステルまたは液晶ポリエステルを含有する組成物が好ましい。 Examples of the liquid crystal polymer include aromatic liquid crystal polyester, polyimide, polyester amide, and resin compositions containing them. Among these, a liquid crystal polyester or a composition containing a liquid crystal polyester that is excellent in the balance of heat resistance, workability, and hygroscopicity is preferable.
液晶ポリエステルとしては、たとえば、(1)芳香族ジカルボン酸と芳香族ジオールと芳香族ヒドロキシカルボン酸とを反応させて得られるもの、(2)異種の芳香族ヒドロキシカルボン酸の組み合わせを反応させて得られるもの、(3)芳香族ジカルボン酸と芳香族ジオールとを反応させて得られるもの、(4)ポリエチレンテレフタレート等のポリエステルに芳香族ヒドロキシカルボン酸を反応させて得られるもの、等が挙げられる。なお、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸の代わりに、それらのエステル誘導体が使用されることもある。さらに、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸は、芳香族部分がハロゲン原子、アルキル基、アリール基等で置換されたものが使用されることもある。 Examples of liquid crystal polyesters are (1) those obtained by reacting aromatic dicarboxylic acids, aromatic diols and aromatic hydroxycarboxylic acids, and (2) obtained by reacting combinations of different types of aromatic hydroxycarboxylic acids. And (3) those obtained by reacting an aromatic dicarboxylic acid and an aromatic diol, and (4) those obtained by reacting an aromatic hydroxycarboxylic acid with a polyester such as polyethylene terephthalate. In addition, these ester derivatives may be used instead of these aromatic dicarboxylic acids, aromatic diols, and aromatic hydroxycarboxylic acids. Further, these aromatic dicarboxylic acids, aromatic diols and aromatic hydroxycarboxylic acids may be used in which the aromatic moiety is substituted with a halogen atom, an alkyl group, an aryl group or the like.
液晶ポリエステルの繰返し構造単位としては、芳香族ジカルボン酸に由来する繰返し構造単位(下記式(i))、芳香族ジオールに由来する繰返し構造単位(下記式(ii))、芳香族ヒドロキシカルボン酸に由来する繰返し構造単位(下記式(iii))を例示することができる。 As the repeating structural unit of the liquid crystal polyester, a repeating structural unit derived from an aromatic dicarboxylic acid (the following formula (i)), a repeating structural unit derived from an aromatic diol (the following formula (ii)), an aromatic hydroxycarboxylic acid, The derived repeating structural unit (the following formula (iii)) can be exemplified.
(i)−CO−A1−CO−
(但しA1は、芳香環を含有する2価の結合基を示す。)
(ii)−O−A2−O−
(但しA2は、芳香環を含有する2価の結合基を示す。)
(iii)−CO−A3−O−
(但しA3は、芳香環を含有する2価の結合基を示す。)
(i) -CO-A 1 -CO-
(However, A 1 represents a divalent linking group containing an aromatic ring.)
(ii) -O-A 2 -O-
(However, A 2 represents a divalent linking group containing an aromatic ring.)
(iii) -CO-A 3 -O-
(Wherein A 3 is a divalent linking group containing an aromatic ring.)
また、第一の絶縁樹脂膜106a、第二の絶縁樹脂膜106b、および第三の絶縁樹脂膜106cを構成する材料としては、アラミド不織布が好ましく用いられる。これにより、加工性を良好にすることができる。アラミド繊維としては、パラアラミド繊維またはメタアラミド繊維を用いることができる。パラアラミド繊維としては、たとえば、ポリ(p−フェニレンテレフタルアミド)(PPD−T)、メタアラミド繊維としては、たとえば、ポリ(m−フェニレンイソフタルアミド)(MPD−I)を用いることができる。
Further, an aramid nonwoven fabric is preferably used as a material constituting the first insulating
つづいて、ビアホール108内に導電性材料を埋め込み、ビアプラグ110を形成する(図2(c))。ビアプラグ110は、たとえば無電解めっきにより形成することもでき、電解めっき法により形成することもできる。ビアプラグ110は、たとえば、以下のようにして形成することができる。まず、無電解銅めっきにより全面に0.5〜1μm程度の薄膜を形成した後、電解めっきにより約20μm程度の膜を形成する。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁基材に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。
Subsequently, a conductive material is embedded in the via
ビアプラグ110内には、適宜充填材料を埋め込むことができる。充填材料としては、絶縁性材料や導電性材料等種々のものを用いることができる。絶縁性材料としては、フォトソルダレジストやトランスファーモールド樹脂を用いることができる。また、導電性材料としては、すずを含む半田を用いることができる。また、めっき等により、銅を充填材料として埋め込むこともできる。
A filling material can be appropriately embedded in the via
その後、第一の導電性膜102および第二の導電性膜104を所定形状にパターニングして配線を形成する。配線は、フォトレジストをマスクとして、たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な導電性膜をエッチング除去することにより形成することができる。エッチングレジストは、通常のプリント配線板に用いることのできるエッチングレジスト材料を用いることができる。この場合、配線は、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを導電性膜の上にラミネートして、その上に配線導体の形状に光を透過するフォトマスクを重ね、紫外線を露光し、露光しなかった箇所を現像液で除去して形成することができる。第一の導電性膜102または第二の導電性膜104として銅箔を用いる場合、化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常のプリント配線板に用いる化学エッチング液を用いることができる。
Thereafter, the first
パターニングされた配線の間には、適宜フォトソルダレジスト等を埋め込むことができる。 A photo solder resist or the like can be appropriately embedded between the patterned wirings.
同様の工程で複数の絶縁樹脂膜の層を形成し、これらを積層する(図2(d))。本実施の形態においては、三層(第一の絶縁樹脂膜106a〜第三の絶縁樹脂膜106c)構造とする。
In the same process, a plurality of insulating resin film layers are formed and laminated (FIG. 2D). In this embodiment mode, a three-layer (first insulating
つづいて、第一の導電性膜102以外の各層を段階的に選択的に除去して凹部144を形成する(図2(e))。各層の除去は、打ち抜き加工、ドリル加工、レーザ加工、およびこれらの組み合わせのいずれかにより行うことができる。本実施の形態において、各層は薄い絶縁樹脂膜および導電性膜により構成されているので、凹部144を容易に形成することができる。
Subsequently, each layer other than the first
その後、第一の導電性膜102上の回路素子120を配置する領域に銀ペースト等の導電性ペースト(不図示)を形成する。導電性ペーストの表面は、プレスにより平坦化することができる。つづいて、導電性ペースト上に回路素子120を載置する。回路素子120は、半田等のロウ材や接着剤等により導電性ペースト上に固着される。回路素子120は、ボンディングワイヤ122を介して第二の導電性膜104に接続される。これにより、図1に示した構成の半導体装置100が形成される。
Thereafter, a conductive paste (not shown) such as a silver paste is formed in a region where the
なお、この後、回路素子120を封止樹脂で封止してもよい。回路素子120の封止は、金型を用いて行うことができる。ここでは、一つの回路素子120しか示していないが、より多くの回路素子に対して同時に封止を行うこともできる。封止樹脂は、トランスファーモールド、インジェクションモールド、ポッティングまたはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドまたはポッティングで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
Thereafter, the
さらに、この後、半導体装置100の裏面に、第一の導電性膜102と電気的に接続するバンプを形成することができる。バンプは、接地される。
Further, thereafter, bumps that are electrically connected to the first
本実施の形態において、回路素子120がその上面と同程度の高さに位置する第二の導電性膜104とボンディングワイヤ122を介して電気的に接続されているので、ボンディングワイヤ122の長さを短くすることができる。これにより、寄生インダクタンスを低減することができる。さらに、回路素子120が凹部144に形成されているので、接地される第一の導電性膜102と回路素子120との電気的経路を短くすることができるので、接地インダクタンスを低減することができ、高周波性能を高めることができる。また、半導体装置100が、第一の導電性膜102のすぐ上に形成されており、第一の導電性膜102の裏面は露出しているので、回路素子120の放熱性を非常に良好にすることができる。
In the present embodiment, since the
(第二の実施の形態)
図3は、本発明の第二の実施の形態における半導体装置100の構成を示す断面図である。本実施の形態において、回路素子120が第三の導電性膜140と電気的に接続される点で回路素子120が第二の導電性膜104と電気的に接続される第一の実施の形態と異なる。本実施の形態において、第一の実施の形態と同様の構成要素には同様の符号を付し、適宜説明を省略する。
(Second embodiment)
FIG. 3 is a cross-sectional view showing a configuration of the
本実施の形態においても、回路素子120は、その上面がボンディングワイヤ122を介して電気的に接続される第三の導電性膜140と同程度の高さに位置するように、凹部144内に配置される。そのため、ボンディングワイヤ122の長さを短くすることができる。これにより、寄生インダクタンスを低減することができる。
Also in the present embodiment, the
第一の実施の形態において説明したように、回路素子120の底部に配置される層が薄いほど回路素子120の放熱性が良好になる。本実施の形態において、放熱性の観点からは第一の実施の形態における半導体装置100の方が優れているが、本実施の形態でも回路素子120の底部には薄い絶縁樹脂膜106、第二の導電性膜104、および第一の導電性膜102のみが配置されているだけなので、従来の基板等の上に回路素子120を設けた場合に比べて放熱性を良好にすることができる。本実施の形態においても、回路素子120は、第四の導電性膜142、第三の絶縁樹脂膜106c、および第三の導電性膜140を段階的に選択的に除去して設けた凹部144内に配置されているので、この観点からも、回路素子120をこのような凹部144内に設けない場合に比べて回路素子120の底部に配置される層を薄くすることができ、放熱性を良好にすることができる。
As described in the first embodiment, the thinner the layer disposed at the bottom of the
さらに、回路素子120が凹部144に形成されているので、接地される第一の導電性膜102と回路素子120との電気的経路を短くすることができるので、接地インダクタンスを低減することができ、高周波性能を高めることができる。
Furthermore, since the
また、図4に示したように、回路素子120を第四の導電性膜142と電気的に接続する場合も、半導体装置100に凹部144を設け、凹部144内に回路素子120を配置することで、回路素子120の上面と第四の導電性膜142との高さを同程度にすることができ、ボンディングワイヤ122の長さを短くすることができる。これにより、寄生インダクタンスを低減することができる。さらに、回路素子120の底部に配置される層の厚さを薄くすることができ、放熱性を良好にすることができる。さらに、回路素子120が凹部144に形成されているので、接地される第一の導電性膜102と回路素子120との電気的経路を短くすることができる。これにより、接地インダクタンスを低減することができ、高周波性能を高めることができる。
As shown in FIG. 4, also when the
なお、以上の第二の実施の形態で説明した半導体装置100において、たとえば第二の導電性膜104は、第一の絶縁樹脂膜106aに設けられたビアプラグ110の上面を覆うように形成される。このように、第二の導電性膜104によりビアプラグ110の上面を覆うことにより、回路素子120が配置される第二の導電性膜104表面を平坦にすることができる。これにより、ビアプラグ110が形成された領域の上に回路素子120を配置することができる。そのため、半導体装置100に多数のビアプラグ110を形成することができ、半導体装置100の放熱性をさらに良好にすることができる。
In the
また、たとえば第一の絶縁樹脂膜106aに設けられたビアプラグ110は、第一の導電性膜102から第二の導電性膜104に向かって径が縮小するように形成される。図5は、このようにして形成されたビアプラグ110と、従来の形状を有するビアプラグ10の形状を示す図である。図5(a)は、回路素子120の搭載面とは反対側の面に開口して形成されたビアプラグ110の構成を示す。図5(b)は、回路素子120の搭載面126側に開口して形成された従来のビア10の構成を示す。
For example, the via
図5(a)に示した構成においては、ビアプラグ110が、第一の導電性膜102から第二の導電性膜104の方向に径が縮小するように形成されるので、ビアプラグ110の上に形成される第二の導電性膜104の配線パターンの幅を狭くすることができる。図5(a)および図5(b)に示すように、熱応力の分散を行うために、配線パターンの端部とビアプラグ110の端部との間にはある程度の距離を設ける必要がある。また、従来のように、第二の導電性膜104側に開口するビアホールを形成する場合、レーザ照射のアライメントずれを考慮して配線幅を広くする必要もある。したがって、従来は、一つのビアプラグ10につき、配線パターンの幅L2が必要であったのに対し、本実施の形態における半導体装置100においては、一つのビアプラグ110につき、配線パターンの幅をL1(L2>L1)とすることができる。このように、一つのビアプラグ110毎に必要な領域を狭くすることができるので、従来と同数のビアプラグを設けた場合、半導体装置100を小型化することができる。
In the configuration shown in FIG. 5A, the via
さらに、一つのビアプラグ110毎の配線パターンの幅を狭くすることができるので、回路素子120と第三の導電性膜140(第二の導電性膜104、または第四の導電性膜142)とを接続するボンディングワイヤ122の長さを短くすることができる。これにより、寄生インダクタンスを低減することができ、高周波性能を良好にすることができる。
Further, since the width of the wiring pattern for each via
ここでは第一の絶縁樹脂膜106aに形成されたビアプラグ110を例として説明したが、半導体装置100に含まれる他のビアプラグも同様の構成とすることができる。第一の実施の形態においても同様にすることにより、半導体装置100を小型化することができる。さらに、図3および図4に示したように、回路素子120の下方に設けられたビアプラグ110以外は、従来と同様の形状のビアプラグ111を含むこともできる。
Here, the via
以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The present invention has been described based on the embodiments and examples. It is to be understood by those skilled in the art that the embodiments and examples are merely examples, and various modifications are possible and that such modifications are within the scope of the present invention.
以上の実施の形態においては、ビアプラグ110内に充填材料を埋め込む形態を説明したが、ビアプラグ110内に充填材料を埋め込まない構成とすることもできる。ビアプラグ110内に充填材料112を埋め込まないことにより、放熱性をさらに良好にすることもできる。
In the above embodiment, the embodiment in which the filling material is embedded in the via
また、回路素子120は、第一の素子の上に第二の素子が配置された構成のように、複数の素子が積層した構成とすることもできる。この場合、第一の素子と第二の素子の組み合わせとしては、たとえばSRAMとFlashメモリ、SRAMとPRAMとすることができる。
Further, the
また、以上の実施の形態においては、ビアホール108を炭酸ガスレーザを用いて形成する例を説明したが、これ以外にも、機械加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などを用いることもできる。
In the above embodiment, an example in which the via
100 半導体装置、 102 第一の導電性膜、 104 第二の導電性膜、 106a 第一の絶縁樹脂膜、 106b 第二の絶縁樹脂膜、 106c 第三の絶縁樹脂膜、 108 ビアホール、 110 ビアプラグ、 111 ビアプラグ、 120 回路素子、 122 ボンディングワイヤ、 140 第三の導電性膜、 142 第四の導電性膜、 144 凹部。 100 semiconductor device, 102 first conductive film, 104 second conductive film, 106a first insulating resin film, 106b second insulating resin film, 106c third insulating resin film, 108 via hole, 110 via plug, 111 via plug, 120 circuit element, 122 bonding wire, 140 third conductive film, 142 fourth conductive film, 144 recess.
Claims (4)
前記積層体に含まれる前記導電性膜と電気的に接続された素子と、
を含む半導体装置であって、
前記積層体には凹部が形成され、前記素子は、前記凹部に配置されたことを特徴とする半導体装置。 A laminate including a conductive film and an insulating resin film, the conductive film being disposed in the lowermost layer and the back surface of the conductive film disposed in the lowermost layer being exposed; and
An element electrically connected to the conductive film included in the laminate;
A semiconductor device comprising:
A recess is formed in the stacked body, and the element is disposed in the recess.
前記絶縁樹脂膜には前記第一の導電性膜および前記第二の導電性膜を電気的に接続するビアプラグが形成され、当該ビアプラグは、前記第一の導電性膜から前記第二の導電性膜の方向に径が縮小するテーパ状に形成された側壁を有することを特徴とする請求項1または2に記載の半導体装置。 The laminate includes a first conductive film and a second conductive film provided via the insulating resin film, and includes the first conductive film, the insulating resin film, and the second conductive film. Are laminated in this order,
A via plug that electrically connects the first conductive film and the second conductive film is formed in the insulating resin film, and the via plug extends from the first conductive film to the second conductive film. 3. The semiconductor device according to claim 1, further comprising a side wall formed in a tapered shape whose diameter decreases in the direction of the film.
前記凹部は、前記素子の上面と前記一の導電性膜とが略同一平面に位置するように形成されたことを特徴とする請求項1乃至3いずれかに記載の半導体装置。 The element is electrically connected to one conductive film by a bonding wire on an upper surface thereof,
4. The semiconductor device according to claim 1, wherein the concave portion is formed such that an upper surface of the element and the one conductive film are located on substantially the same plane. 5.
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5039058B2 (en) * | 2006-12-26 | 2012-10-03 | パナソニック株式会社 | Semiconductor device mounting structure |
JP2019191016A (en) * | 2018-04-25 | 2019-10-31 | マグネデザイン株式会社 | Super-thin high-sensitivity magnetic sensor |
JP2020065049A (en) * | 2019-09-06 | 2020-04-23 | ルネサスエレクトロニクス株式会社 | Electronic apparatus |
US10879227B2 (en) | 2006-10-02 | 2020-12-29 | Renesas Electronics Corporation | Electronic device |
CN113013130A (en) * | 2019-12-20 | 2021-06-22 | 奥特斯科技(重庆)有限公司 | Component carrier with dual dielectric layers and method for manufacturing the same |
-
2003
- 2003-09-29 JP JP2003338611A patent/JP2005109037A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10879227B2 (en) | 2006-10-02 | 2020-12-29 | Renesas Electronics Corporation | Electronic device |
JP5039058B2 (en) * | 2006-12-26 | 2012-10-03 | パナソニック株式会社 | Semiconductor device mounting structure |
JP2019191016A (en) * | 2018-04-25 | 2019-10-31 | マグネデザイン株式会社 | Super-thin high-sensitivity magnetic sensor |
JP2020065049A (en) * | 2019-09-06 | 2020-04-23 | ルネサスエレクトロニクス株式会社 | Electronic apparatus |
JP7197448B2 (en) | 2019-09-06 | 2022-12-27 | ルネサスエレクトロニクス株式会社 | electronic device |
CN113013130A (en) * | 2019-12-20 | 2021-06-22 | 奥特斯科技(重庆)有限公司 | Component carrier with dual dielectric layers and method for manufacturing the same |
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