JP2005105416A - チタンベース材料の選択的等方性エッチングプロセス - Google Patents

チタンベース材料の選択的等方性エッチングプロセス Download PDF

Info

Publication number
JP2005105416A
JP2005105416A JP2004278932A JP2004278932A JP2005105416A JP 2005105416 A JP2005105416 A JP 2005105416A JP 2004278932 A JP2004278932 A JP 2004278932A JP 2004278932 A JP2004278932 A JP 2004278932A JP 2005105416 A JP2005105416 A JP 2005105416A
Authority
JP
Japan
Prior art keywords
layer
sacrificial layer
material layer
sacrificial
titanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004278932A
Other languages
English (en)
Other versions
JP2005105416A5 (ja
JP4855665B2 (ja
Inventor
Timothy S Campbell
エス. キャンベル ティモスィ
Daniel P Chesire
ピー. チェサイアー ダニエル
Kelly Hinckley
ヒンクレイ ケリー
Gregory A Head
エー. ヘッド グレゴリー
Benu B Patel
ビー.パテル ベヌ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agere Systems LLC
Original Assignee
Agere Systems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agere Systems LLC filed Critical Agere Systems LLC
Publication of JP2005105416A publication Critical patent/JP2005105416A/ja
Publication of JP2005105416A5 publication Critical patent/JP2005105416A5/ja
Application granted granted Critical
Publication of JP4855665B2 publication Critical patent/JP4855665B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00595Control etch selectivity
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Geometry (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Micromachines (AREA)
  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】 半導体又はマイクロマシンシステムのデバイスにおけるチタンベース層のエッチングプロセスを提供する。
【解決手段】 機構中の犠牲層をエッチングするためのプロセスであって、機構は犠牲層のエッチングのための三フッ化窒素から引き出されるプラズマに曝露される。プロセスは窒化チタン及びチタンをエッチングしても隣接するに酸化シリコン又はアルミニウム層に影響を及ぼさないような選択性を呈する。プロセスの応用例は集積回路機構及びMENS機構の形成を含む。
【選択図】 図9

Description

本発明は、一般に半導体又はマイクロマシンシステムのデバイスにおけるエッチング材料層に関し、より具体的にはそのようなデバイスにおけるチタンベース層のエッチングプロセスに関する。
マイクロマシン(MEN)システムは機構部品のような基体材料上に形成された集積超小型デバイスからなる。システムは、集積回路バッチ処理技術を用いて作製され、ナノメートルからミリメートルの大きさとなる。MENSデバイスは微細な規模で個別に検知、制御及び作動するように動作させることができ、又はマクロな規模で効果を生成するために群において機能することもできる。現在のMENSデバイスの応用例には加速度センサ、慣性及び角度センサ、圧力センサ、化学及び流量センサ、小型光デバイス、光スキャナー、流体デバイス、化学検知及び化学送達システム、並びに、生物センサ等がある。応用例において、MENSデバイスは基体及び層で化学的及び生物的分析に使用される超小型チャネルとともにチャネル寸法に応じて形成される。
MENSデバイスは、さらに、機構的MENSデバイスと同じシリコンチップ上に形成される集積回路デバイスの形態の電子部品からなる。好都合なことに、MENSデバイスは機械及び電子機構システムの大きさ及び重量を従来の機構システムに比べて減少させることができる。
MENSデバイスの作製には集積回路の作製と同様の処理工程が多く用いられる。特に、MENSデバイスの形成は、複雑な微細機構を作るためにシリコンウエハ表面のような基体表面上の付着、薄膜パターン形成が関与する。一般的な(マイクロメートルオーダーかそれ以下の厚さに適用される)薄膜材料には二酸化シリコン、窒化シリコン、多結晶シリコン(poly)、アモルファスシリコン、アルミニウム、耐火性の材料、及び、シリサイド等がある。MENSデバイスに機械的動きを与えるために、機構の素子を乖離し、動く素子間のギャップを形成する必要がある。従って、動作機構に影響を及ぼすことなく材料を除去することによってギャップを形成するために選択的エッチングプロセスが用いられる。
材料層を付着した後に、フォトリソグラフマスキング、パターン形成及びエッチング工程が不要な材料を除去するために用いられる。一般にエッチングプロセスはウエットエッチングとドライエッチングの2つのカテゴリーに分類される。ウエットエッチング反応によると、機構は、不要な材料が除去されるまで、例えば緩衝液で処理されたHF溶剤等のエッチング溶剤が入った液体反応容器に浸され又は曝される。より効果的なウエットエッチングのためにウエハはエッチング容器に浸漬している間に機械的に又は超音波で攪拌される。ウエットエッチングは除去される材料層とエッチング溶剤との間の接触を必要とする。1以上の曝露された表面又は材料層の縁に沿って接触がなされる。表面又は縁がエッチング剤に充分に接触しないと、材料層の下部まで伸びる開口部がその上層において形成されることになり、エッチング剤が流れて材料に接触してエッチングする経路ができる。ウエットエッチングのプロセスが完了すると、ウエハが濯がれ遠心乾燥される。
一般に、エッチング剤は、等方性エッチング剤と非等方性エッチング剤の2つの広いカテゴリーに分けられる。ウエット等方性エッチング剤は、これらは二酸化シリコン、ニトライド、アルミニウム、ポリシリコン、金及びシリコンに利用可能なものであるが、材料を全ての方向に実質的に同じレートで侵食し、フォトリソグラフ・エッチング・マスクの下で垂直及び水平に材料を除去する。応用例によっては、アンダーカットといわれる重大な望ましくない水平エッチングが等方性エッチングプロセス中に発生し得る。非等方性エッチング剤は材料を異なる方向に異なるレートで侵食し、材料の除去プロセス中の制御性又は幾何学上における選択性のさらなる達成のために適応される。
幾何学的選択性に加えて、エッチング剤はまた材料選択性であり、つまり、特定のエッチング反応が異なる材料を異なるエッチングレートでエッチングする。例えば、フッ化水素酸(HF)はシリコンを侵食することなく二酸化シリコンをエッチングする。しかし、二酸化シリコン及びシリコンの除去において効果的なウエットエッチング剤は一般にアルミニウムのような金属を保護するのに充分な選択性を呈さない。一般に、集積回路デバイスやMENS機構の作製において、隣接するアルミニウムや他の金属化された機構を実質的に侵食せずにシリコン又は二酸化シリコンを除去することは難しいとされてきた。
ドライエッチングプロセスでは、標準的には主たるエッチング剤としてウエット反応や洗浄を伴わずにガスを用いる。ドライエッチングプロセスはウエットプロセスよりは強力ではなく、機構にダメージを与える危険が減るのでより小さく繊細な機構をウエハ表面に形成することができる。
ドライエッチングの1つであるダウンストリーム・プラズマエッチングはプラズマエネルギーを気体に印加し、材料エッチングを行う化学反応を開始する。プラズマエッチングシステムはチャンバー、真空システム、ガス供給、電力供給及びマイクロ波励磁電極からなる。チャンバーの圧力は真空にするために減圧されガス(又は混合ガス)がマイクロ波プラズマ管に導入される。例えば、二酸化シリコンをエッチングしている時に、CF4が酸素に混合され、これが不活性化剤として作用する。ガス混合物がチャンバーに流入すると、マイクロ波源はプラズマ管にエネルギーを供給し、CF4をフッ素及び炭素の基の群の中に解離する。この状態においては、フッ素は二酸化シリコンを侵食してエッチングし、それを真空システムによってチャンバーから除去される揮発性成分に変換する。
上述の材料及び方向の選択性に加えて、ウエット及びドライエッチング技術双方に共通の制約事項は寸法や大きさの変動、即ち、エッチングされる機構における線密度、臨界寸法、空き領域割合及び膜厚によるエッチングレートの変動を補償できないことである。例えば、大きい臨界寸法の基体領域は小さい臨界寸法の領域よりも一般に高いエッチングレートが施される。概して高いエッチングレートの領域は材料層を介してエッチングし、遅いエッチングレートを有する領域に先立って下にある層をエッチングし始めてしまう。この問題を克服するために、エッチングプロセスの継続時間は通常、領域に対して施される最も遅いエッチングレートによって決まり、それによりエッチングされる材料の完全な除去がなされる。また、臨界でない特性は構造寸法に基づいてエッチング変動に対処する物理的レイアウトにおいて補償され、所望の最終構造寸法が得られる。
図1A、1B及び2はシリコン基体10上にMENSデバイスを形成するための従来の技術を図示するものである。図1Aに示すように、基体10上に(一般的には二酸化シリコンの)犠牲層12が形成される。MENSデバイスが上層の(一般的にはポリシリコンの)機構層14において形成される。この例においては、上面図である図1Bに図示されるような延長メンバー15を生成するために、機構層14がマスキング、パターン成形及びエッチングされる。機構層14から延長メンバー15を形成するために公知のいずれのドライ又はウエットエッチングプロセスが用いられる。そして、犠牲層12の大部分を除去するためにウエハがウエットエッチングされ、図2に示すように、片持ち梁16を形成するために延長メンバー15を浮かせる。領域12Aが片持ち梁16の支持として残るように、ウエハは犠牲層12全体のエッチングが完了する前にエッチング槽から取り除かれる。従って、犠牲層12の部分的除去が延長メンバー15を基体10から分離する。
図3A、B、C及びDに図示されるように、部分的に閉じた空間からなるMENSデバイスはまた基体10の表面上に作製できる。犠牲層は基体10上に配置されてエッチングされ、MENS空間の容積を決める犠牲メサ20を形成する。図3Aが参照される。ポリシリコン層22は、図3Bに図示されるように、基体10及びメサ20上に配置される。次に、開口部24がポリシリコン層22を貫通して(一般的には反応性イオンドライエッチングにより)エッチングされる。図3Cが参照される。そして、ウエハはウエットエッチング溶剤に浸漬され、メサ20を除去し、空洞部26を残す。
従来技術によると、エッチング材料の選択性の問題によってMENS機構及び集積回路デバイスの材料が制限される。公知のエッチング反応は好適とされる材料に対して充分な選択性を呈さない。犠牲層へエッチング剤を到達させることもまた、適切な大きさの開口部を介した、又は、基体の縁に沿った到達が犠牲層とのエッチング接触を必要とするため問題がある。
基体に形成された材料層の選択的エッチングのプロセスが記載される。フッ素ベースのプラズマが形成され、機構の温度が約100℃より高く保持される。材料層は、機構の表面から材料層へ伸びる開口部を介したフッ素ベースのプラズマへの曝露によってエッチングされる。
積層関係にある複数の材料層からなる機構であって、第1の材料層、犠牲層及び第2の材料層からなり、第1の材料層の開口部が犠牲層へ伸びる。開口部に導入されたエッチング剤が犠牲層の少なくとも一部を除去する。
本発明の特徴は、付随する図面とともに下記の本発明のより詳しい記載から明らかにされる。なお、記載において、図面を通じて同じ符号は一貫して同じ要素を指すもとする。図面は必ずしも寸法通りではなく、その代わりに、本発明の主眼となるところの図示は強調されている。
本発明による独自のエッチングプロセスの詳細な説明の前に、本発明は主に要素と処理工程の新規な組み合わせに主眼が置かれていることが注目されるべきことである。従って、要素は図面において一般的な要素によって代表され、当業者なら直ちに分かるような構造上の詳細事項で本開示を不明瞭なものとしないように、ここに記載する利益のある本発明の核心に関係する特定の詳細のみを示すものである。
図4は集積回路やMENSデバイスの形成における使用に適した代表的な層状機構50を示すものである。機構50は、積層関係において、(単結晶、アモルファス及び多結晶の構造における)シリコン、二酸化シリコン、窒化シリコン及びアルミニウム等のいくつかの異なる材料のタイプのいずれか1つから形成される基体52、アルミニウム層54、犠牲窒化チタン層56、二酸化シリコン層58及び層60からなる。機構50はさらに複数の経路61からなる。当業者には解るように、経路は一般的に、例えばエッチングプロセス中における下層への経路確保や導電性材料で充填されて集積回路の内部接続層間の導電性内部接続機構の付設等の意図する機能に応じた断面寸法の垂直の開口部又は円形若しくは長方形の空洞部からなる。
本発明の教示によると、機構50は低圧(即ち、減圧)で約500mTから約50000mTの範囲において三フッ化窒素(NF3)のプラズマエッチング剤に曝露される。圧力を可変として、本発明によって達成し得る結果に影響を及ぼすことができる。1つの実施例によると、機構50の表面が約100℃より高く、好ましくは約140℃に保持される。エッチングプロセス中に窒化チタン層56が経路61を通して横方向にエッチングされ、図5に示すような空間62を形成する。曝露時間によって除去される材料の量、即ち、空間62の横方向の伸長を決める。曝露時間を延ばすとより多くの窒化チタン層56がエッチングされ、空間62が伸長される。充分に長い曝露によってエッチング剤が窒化チタン層56を完全に除去することになるであろう。図5は機構50内のいくつかの空間62を示すものであり、本発明によるプロセスが持続し繰り返されることを示している。
本発明のガスによる低圧エッチング条件の結果として、エッチングガスが経路61を通じて犠牲層に接触するので微細な窒化チタン層56のような犠牲層が効果的に除去される。1つの代表的機構50では、窒化チタン層56の厚さは約550オングストロームである。
他の実施例において、機構50における実質的に水平な溝(図示せず)によってエッチングガスが犠牲層に接触するための気流経路ができる。所定の相補型酸化金属電界効果トランジスタ(CMOS)機構は物理的境界としての集積回路チップの縁で、及び、所定のフォトリソグラフ配列構造において、溝を含む。MENSデバイスにとって、そのような溝及び他の広い領域は一般的である。下にある溝への接触を与える開口部及び溝を介して、埋められた溝の複雑な整列を形成させ、この配列は化学的及び生物的応用例並びにセンサのために使用されるMENSデバイスに特に有利である。
他の実施例では、上方に曲げて空間62の垂直寸法を増加するために窒化チタン層56が完全に除去され、上層の機構を可能とし、二酸化シリコン層58及び材料層60を含む。
さらに他の実施例では、層56A及び層56Bが除去される一方、層56は残され、層56が層54及び層58間を移動できるようになる。
窒化チタン犠牲層に関して上述したが、他の実施例において、本発明の教示はチタン原子及び他のチタン化合物とその合金から形成される材料層を除去するのに適応可能である。本発明によるプロセスはまた、チタンベースの層が隣接するアルミニウム、タングステン、二酸化シリコン、窒化シリコン及び(単結晶、アモルファス及びポリシリコンの)シリコン材料層に影響を及ぼすことなく除去されるような比較的高い選択性を呈する。本発明の教示はまたMENS機構を作製するための代表的プロセスに適用できる。チタンベースの材料は犠牲層としての役割を担う。下層にあたる材料層は(例えば、窒化シリコン、二酸化シリコン等の)シリコンからなり、及び、上層はアルミニウムからなる。本発明の教示によるプロセスを採用すると、犠牲層は上層や下層にダメージを与えることなく除去できる。本発明はガスによるエッチングプロセスを利用するので、選択性の小さいウエットエッチングプロセスによって損傷するか除去されてしまうであろうより繊細で小さな寸法の構造の形成を可能にする。
本発明は図1Aの犠牲層12を除去するために用いることができる。この応用例では、犠牲層12は窒化チタン、チタン原子又は他のチタン合金からなる。片持ち梁16及び基体10の材料はアルミニウム、二酸化シリコン、窒化シリコン、タングステン又は(単結晶、アモルファス又はポリシリコンの)シリコンからなる。従って、MENS機構の製造において、本発明の材料選択性の特性によって、エッチングプロセスにおける適切な材料選択性の欠如のためにこれまでは組み合わせては使用できなかった材料の使用(及びエッチング)を可能とする。
また、本発明の材料選択性の特性によって、集積回路デバイスの作製におけるそのような材料の使用が可能となる。例えば、隣接するアルミニウム、二酸化シリコン、窒化シリコン、タングステン又は(単結晶、アモルファス又はポリシリコンの)シリコンからなる層を破壊することなく窒化チタン又はチタン膜をエッチングすることができる。
経路又は開口部のアスペクト比は機構の直径又は幅に対する機構の高さ又は厚さの比で定義される。高いアスペクト比の開口部を介して下層をエッチングしようとすると、高いアスペクト比の開口部と除去される材料層との間の接触が充分でない場合があるので、よく知られる困難に直面し得る。低圧三フッ化窒素(NF3)エッチングガスにおける反応性イオンの長〜中程度の自由経路によって、他のエッチングガスにおける中程度の(長さの)自由経路の場合に比べてエッチングガスがそのような開口部を貫流できるので、本発明のプロセスは高いアスペクト比の開口部を介して材料層をエッチングするように上手く利用することができる。約50よりも大きいアスペクト比が簡単に本発明の教示に適応される。
本発明によるプロセスはまた必ずしも(図4又5の経路61のような空間、溝又は経路のような)機構上の開口部に曝されていない犠牲層を除去するのにも使用できる。そのような応用例では、エッチング剤は犠牲層に犠牲層の露出した縁で接触する。図6を参照すると、プラズマが層56に機構71の縁68に沿って接触する時に層56の領域70が除去される。
エッチング継続時間は窒化チタン層56を完全に除去するために延長される。結果としてできる空間によってアルミニウム層54と二酸化シリコン層58との構造的分離がなされる。従って、MENSのデバイス及び機構の形成において並びに半導体デバイスの作製において好適に利用できるプロセスでこれら2つの層は完全に分離される。後者の応用例では、2つの対向する空間の表面上に導電材料を形成することによってコンデンサが作られる。前者の応用例では、歯車のようなMENS微細加工要素が機構に動きを与えるために2つの層間の分離を必要とする。
本発明の他の実施例によると、犠牲層をエッチングするために他のフッ素含有化学材料を使用できる。例えば、C及びCの化学物質は本発明の教示による使用のために適用できる。
集積回路デバイスの接触抵抗は導電経路のような内部接続機構と基体のドーピングされた領域との間の抵抗値である。標準的な集積回路は相当数のそのような接触部を含むので、エッチング接触の抵抗を減らすことにより内部接続抵抗全体を大幅に低減することができる。従来技術では、接触表面積を増やすこと、即ち、導電経路の断面を広げることによって接触抵抗が低減されている。しかし、経路の大きさの増大によって不都合なことにデバイス全体の大きさが増してしまう。本発明の実施例によると、低減された接触抵抗は集積回路デバイスにおいて以下のように形成される。
図7Aに図示されるように、経路72は基体75のドーピングされた領域74上に形成される。従来技術では、ドーピングされた領域74と電気的接触における導電経路を形成するために経路72は導電材料で充填される。導電経路の上表面は集積回路の他の内部接続機構に接続される。導電経路とドーピングされた領域74との間の接触抵抗は接触表面積によってある程度決まる。
本発明の教示によると、経路72の形成後に犠牲層77の領域が上述のようにエッチングによって除去される。犠牲層77が犠牲層77の他の領域にもある場合、それらの領域はエッチング剤への曝露から保護される。図7Bに示すように、経路72を通って又は縁79に沿って犠牲層77に接触してエッチング剤は層77を除去する。導電インターフェイス80は犠牲層77の除去によって作られた開口部内に形成される(図7C参照)。導電インターフェイス80では、導電経路との接触面積よりもドーピングされた領域74との接触面積が大きいのでデバイスの大きさを増すことなく接触抵抗を低減できる。そして、経路72は公知の処理工程に従って(タングステンのような)導電材料で充填される。
さらに他の実施例では、本発明の教示を超小型電子デバイス又はMENSデバイスのための凹部のプロファイルを形成するために用いることができる。機構100は図8Aに示され、二酸化シリコン層101、窒化チタン層102、窒化チタン部104A及び104B、アルミニウム内部接続層105A及び105B、チタン層106A及び106B並びに二酸化シリコン層108を含む。
図8Bに示すように、経路112は、一般的なプロセスによって形成され、二酸化シリコン層108の上表面114から窒化チタン層102に伸びる。本発明の教示は、窒化チタン層102及び106の領域116をエッチングするために用いられ、凹部構造118を形成する。図8Cが参照される。エッチング継続時間は除去される窒化チタンの量、即ち、凹部構造の寸法を決める。
導電材料が凹部構造118内に配置されて1以上のコンデンサを形成する。例えば、二酸化シリコン層108A及び108Bが容量性誘電体材料として作用し、各々は領域118A及び118Bで形成された電極板とともに作用できる。なお、上述のように窒化チタン層106A及び106Bの部分が除去されている。図8Dが参照される。各コンデンサの第2の電極板は領域119A及び119Bに形成され、二酸化シリコン層108A及び108Bの上にそれぞれ配置される。コンデンサの第2の対は容量性誘電体材料としての役割を持つ二酸化シリコン層101の下にある領域119C及び119Dに配置される導電材料によって形成される。コンデンサの第2の対の対向する電極板は領域118C及び118Dに形成される。なお、窒化チタン層102の部分は除去されている。さらに他のコンデンサ構成では、アルミニウム内部接続層105A及び105Bが領域118Eを挟む誘電体材料とともにコンデンサ電極板としての役割を持つ。1つの好適な誘電体材料は空気である。他の実施例では、誘電体材料が領域118Eに形成され容量性誘電体として作用する。上述のコンデンサは誘電体材料や電極板の間隔等の種々の要素の特性に依存する容量値の範囲を持つ。一般に、直前に述べた構成の容量は比較的小さく、それゆえ、基体上に形成された他のコンデンサに対して小さい容量を加えたり減じたりして調整するために利用される。そのように形成されたコンデンサはまたマイクロマシンデバイス内のセンサデバイスとして動作することができる。さらに、図8Dは垂直断面図を示すものであるが、コンデンサの種々の導電又は誘電体層は紙のような水平面に伸長でき、曲部又は曲部構成での伸長も含み、コンデンサの物理的寸法、構成及び容量に影響を与える。
MENSの応用例において、加速度センサのレバーアームを絶縁された空洞中に形成することができる。機構120が図9Aに示され、二酸化シリコン層121、窒化チタン層122、窒化チタン部124A及び124B、アルミニウム層125A及び125B、チタン層126A及び126B並びに二酸化シリコン層128を含む。図9Aに示すような材料層に関していくつかの進歩的な実施例が説明されてきたが、当業者であれば本発明の教示はここに示されたもの以外の構成や配向を持つ他の材料層にも使用できることは認識できる。
図9Bに示すように、経路132は、一般的なプロセスによって形成され、二酸化シリコン層128の上表面134から窒化チタン層122に伸びる。本発明の教示は、窒化チタン層122、126A及び126Bの領域136をエッチングするために用いられ、図9Cのレバーアーム137を形成する。エッチング継続時間によって除去される窒化チタンの量、即ち、レバーアーム137の開放された部分の長さを決める。
図10はガス供給源から三フッ化窒素を取り込むための入口140を有する本発明の利用に好適なプラズマチャンバー140を示すものである。チャンバー140内で三フッ化窒素のプラズマを生成するために電源144は高周波エネルギーを電極146に供給する。プラズマチャンバー140は約500mTから約50000mTの範囲の低圧に保たれる。代替の実施例では、ヘリウム又はアルゴンのような不活性キャリアガスが入口140を介してガスフローに加えられる。プラズマが1以上のウエハ150がプラットフォーム152上に配置される(約500〜3500mTの圧力に保たれた)反応チャンバー148に供給される。反応チャンバーに入った時のプラズマの温度は約100℃から約200℃の範囲である。ウエハ150はまた約100℃から約200℃の温度に保たれる。プラズマは、上述のように図4の窒化チタン層56のようなチタン又は窒化チタン犠牲膜を選択的にエッチングする。
窒化チタン層に関して上述したが、本発明によるプロセスは、チタン、窒化チタン若しくは他のチタン化合物又はそれらの合金の犠牲層を、2つのシリコン層(例えば、シリコン化合物を含むポリシリコン、アモルファスシリコン及び単結晶シリコン)、2つの二酸化シリコン層、2つの窒化シリコン層、2つのアルミニウム層(アルミニウム原子及びアルミニウム化合物並びに合金)、2つのタングステン層又はそれらの材料の組み合わせから除去するために様々な実施例において用いることができる。本発明によるエッチングプロセスは他の材料層に変化を与えずにチタンベースの層だけを除去するのに選択的である。さらに、このプロセスは、高いアスペクト比の開口部である場合もあるような開口部を介して材料をエッチングするのに効果的である。
一般的なエッチング化学材料を基にここに言及した様々な材料の代表的エッチング比は、チタン:シリコンが約10:1より大きいもの、チタン:二酸化シリコンが約10:1より大きいもの、窒化チタン:アルミニウムが50:1より大きいもの、チタン:窒化シリコンが10:1より大きいもの等がある。本発明によって提供されたエッチングの選択性は過剰なエッチング条件の効果を低減するものである。
本発明の1つの応用例では、図9Cに示すレバーアーム137のようなMENS機構が集積回路動作デバイスを載せる基体上のアルミニウムで形成される。アルミニウムは約400℃以下の温度で基体上に曝されるので、既に形成された集積回路デバイスはアルミニウムの付着ステップ中に不都合な影響を受けることはない。
そのようなMENS機構を形成するために、1以上の犠牲層が基体材料における動作回路デバイスの形成の後に付着されパターン加工される。アルミニウムが付着され、本発明の技術がアルミニウムと下層の基体の間に配置された犠牲層を除去するのに用いられる。犠牲層又は層のエッチングプロセスは、上述のように、相対的に小さいアスペクト比の開口部を介して、基体の溝と介して、又は、基体の端面での犠牲層の露出部のエッチングによって達成できる。従って、本発明は集積回路デバイスと同じ基体上のアルミニウムからMENSデバイスを形成することを可能とする技術を提供するものである。
他の実施例では、この技術によってマイクロミラー機構を集積回路基体上に形成できる。図11A及び11Bは窒化チタン層164及び基体166の上に配置されるミラー材料162からなるマイクロミラー160の上面及び側面図をそれぞれ示すものである。マイクロミラー160は基体166における開口部167を介して本発明の教示による窒化チタンのエッチングプロセスに曝されて窒化チタン層164を除去する。結果としてできる機構が図12A及び12Bに示される。窒化チタン層164の除去によって形成されるギャップ168によって、ミラー材料162の移動可能な又は回転可能な部分170が当業者に公知の技術によって制御可能に回転又はアーム171について回転できるようになる。
好都合なことに、比較的低い温度での本発明のエッチングプロセスの導入によって、低い温度のエッチングプロセスは既に形成された集積回路デバイスに強い影響を及ぼすことはないということから、集積回路デバイスに類似のMENS機構の形成が可能となる。従来技術のMENSプロセスにおいて高温でダメージを受ける可能性があった温度に敏感な材料でも、本発明の教示によると、高温のステップを回避しているのでMENSデバイスを形成するために用いることができる。
プロセスが基体の層をエッチングするのに有用なものとして記載されてきた。特定の応用例及び発明の代表例が図示され述べられてきたが、ここに開示された原理は様々な方法において並びに様々な集積回路及びMENS機構において発明を実施するための基礎を提供するものである。数値の変更は本発明の範疇において可能である。発明は特許請求の範囲によってのみ限定されるものである。
図1A及び図1Bは従来のMENS機構を説明する図である。 図2は従来のMENS機構を説明する図である。 図3は連続するプロセスのステップにおける従来のMENS機構を説明する図である。 本発明に係る連続するプロセスのステップにおける金属基体を説明する図である。 本発明に係る連続するプロセスのステップにおける金属基体を説明する図である。 本発明に係る連続するプロセスのステップにおける金属基体を説明する図である。 本発明に係る連続するプロセスのステップにおける金属基体を説明する図である。 図8Aから図8Dは本発明に係る凹形構造の形成を説明する図である。 図9Aから図9C本発明に係るレバーアームの形成を説明する図である。 図10は本発明に係るプラズマエッチング空間の使用を説明する図である。 図11A及び図11Bはマイクロミラーの平面及び側面図である。 図12A及び図12Bは本発明によって形成されたマイクロミラーの平面及び側面図である。
符号の説明
50 機構
52 基体
54 アルミニウム層
56 窒化チタン層
58 二酸化シリコン層
60 材料層
61 経路
62 空間
68 縁
70 領域
71 機構
72 経路
74 ドーピングされた領域
75 基体
77 犠牲層
79 縁
80 導電インターフェイス
100 機構
101 二酸化シリコン層
102 窒化チタン層
104 窒化チタン部
105 アルミニウム内部接続層
106 チタン層
108 二酸化シリコン層
112 経路
114 上表面
116 領域
118 凹部構造
119 領域
120 機構
121 二酸化シリコン層
122 窒化チタン層
124 窒化チタン部
125 アルミニウム層
126 窒化チタン層
128 二酸化シリコン層
137 レバーアーム
160 マイクロミラー
162 ミラー材料
164 窒化チタン層
166 基体
167 開口部
168 ギャップ
170 回転可能な部分
171 アーム

Claims (51)

  1. 機構中に形成された材料層を選択的にエッチングするプロセスであって、
    フッ素含有ガスからプラズマを形成するステップ、
    該機構の温度を約100℃よりも高く保持するステップ、
    該機構の表面から該材料層に伸びる開口部を形成するステップ、及び、
    該材料層をエッチングするために該材料層を該プラズマに該開口部を介して曝露するステップ
    からなるプロセス。
  2. 請求項1記載のプロセスにおいて、該フッ素含有ガスがNF3からなることを特徴とするプロセス。
  3. 請求項1記載のプロセスにおいて、該開口部は、実質的に垂直な経路の開口部と実質的に水平な経路の開口部から選択されることを特徴とするプロセス。
  4. 請求項1記載のプロセスにおいて、該開口部が少なくとも50:1の相対的に高いアスペクト比を呈することを特徴とするプロセス。
  5. 請求項1記載のプロセスにおいて、該曝露するステップがさらに、該材料層のエッチングの伸長を制御するために曝露継続時間を調節するステップからなることを特徴とするプロセス。
  6. 請求項1記載のプロセスにおいて、該材料層は犠牲層からなることを特徴とするプロセス。
  7. 請求項1記載のプロセスにおいて、該材料層がチタン、窒化チタン、チタン化合物及びチタン合金の中から選択されることを特徴とするプロセス。
  8. 請求項1記載のプロセスにおいて、該機構が、二酸化シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコン、窒化シリコン、タングステン、アルミニウム原子及びアルミニウム合金の中から選択された層からなることを特徴とするプロセス。
  9. 請求項1記載のプロセスにおいて、該機構が、二酸化シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコン、窒化シリコン、タングステン、アルミニウム原子及びアルミニウム合金の中から選択される上層及び下層からなり、該材料層が該下層及び該上層間に配置された犠牲層からなり、該材料層がチタン、窒化チタン、チタン化合物及びチタン合金の中から選択されることを特徴とするプロセス。
  10. 請求項1記載のプロセスにおいて、該機構の温度を該保持するステップが、さらに、該機構の温度を約100℃から200℃の間に保持するステップからなることを特徴とするプロセス。
  11. 請求項1記載のプロセスにおいて、該機構が、該材料層を挟む上層及び下層からなり、該材料層が犠牲層からなり、該曝露するステップの後に該上層及び該下層が分離されることを特徴とするプロセス。
  12. 請求項1記載のプロセスにおいて、該機構が上層及び下層からなり、該材料層が犠牲層からなり、該曝露するステップの後に該材料層の1以上の領域が除去されることを特徴とするプロセス。
  13. 請求項12記載のプロセスにおいて、該犠牲層がチタン、窒化チタン、チタン化合物及びチタン合金の中から選択され、該上層及び該下層の1つがアルミニウムからなることを特徴とするプロセス。
  14. 請求項1記載のプロセスにおいて、該プラズマを形成するステップが、さらに、約500mTから約50000mTの範囲の低圧でプラズマを形成するステップからなることを特徴とするプロセス。
  15. マイクロマシンデバイス及び1以上の半導体デバイスからなる機構において形成される犠牲層を選択的にエッチングするプロセスであって、
    フッ素含有ガスからプラズマエッチング剤を形成するステップ、
    該機構の温度を約100℃より高く保持するステップ、
    該機構の表面から該犠牲層に伸びる開口部を形成するステップ、及び、
    該半導体デバイスの集積度を低下させることなく該犠牲層の領域を除去するために該犠牲層をプラズマエッチング剤に曝露するステップ
    からなるプロセス。
  16. 請求項15記載のプロセスにおいて、該エッチング剤のエッチング比は少なくとも10:1であることを特徴とするプロセス。
  17. 請求項15記載のプロセスにおいて、該マイクロマシンデバイスは積層関係にある第1、第2及び第3の材料層からなり、該第2の材料層は犠牲層からなり、チタン、窒化チタン及びチタン合金の中から選択されることを特徴とするプロセス。
  18. 請求項17記載のプロセスにおいて、該第1及び該第3の材料層は二酸化シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコン、窒化シリコン、タングステン、アルミニウム原子及びアルミニウム合金の中から選択されることを特徴とするプロセス。
  19. 請求項15記載のプロセスにおいて、該開口部が少なくとも50:1の相対的に高いアスペクト比を呈することを特徴とするプロセス。
  20. 請求項15記載のプロセスにおいて、該機構の温度を該保持するステップが、さらに、該機構の温度を約100℃から200℃の間に保持するステップからなることを特徴とするプロセス。
  21. 請求項15記載のプロセスにおいて、該マイクロマシンデバイスが、該材料層を挟む上層及び下層からなり、該材料層が犠牲層からなり、該曝露するステップの後に該上層及び該下層が分離されることを特徴とするプロセス。
  22. 半導体基体において導電経路及びドーピングされた領域間に接触部を形成するためのプロセスであって、
    犠牲層を該ドーピングされた領域上に形成するステップ、
    材料層を該犠牲層上に形成するステップ、
    該材料層において開口部を形成するステップであって、該開口部は該犠牲層の領域に面しているステップ、
    少なくとも該犠牲層の一部分をエッチングするステップ、
    該犠牲層の該エッチングされた部分において導電材料を形成するステップ、及び、
    該導電材料を該開口部に形成するステップ
    からなるプロセス。
  23. 請求項22記載のプロセスにおいて、該エッチングするステップが、さらに、
    フッ素含有ガスからプラズマを形成するステップ、
    該基体の温度を約100℃よりも高く保持するステップ、及び、
    該犠牲層をエッチングするために該犠牲層をプラズマに曝露するステップ
    からなるプロセス。
  24. 請求項23記載のプロセスにおいて、該曝露するステップが、さらに、
    該犠牲層を該プラズマに該開口部を介して曝露するステップからなるプロセス。
  25. 請求項22記載のプロセスにおいて、該開口部が少なくとも50:1の相対的に高いアスペクト比を呈することを特徴とするプロセス。
  26. 基体に凹部構造を形成するプロセスであって、
    積層関係にある第1の材料層、第1の犠牲層、第2の材料層、第2の犠牲層及び第3の材料層からなる基体を形成するステップ、
    該第2の材料層において該第1及び第2の犠牲層にブリッジしている実質的に垂直な犠牲材料の領域を形成するステップ、
    該第3の材料層、該第2の犠牲層及び該第2の材料層を通る開口部を形成するステップであって、該開口部は該ブリッジしている犠牲材料に結合され該第1の犠牲層を曝露するステップ、及び、
    該開口部付近の該第1及び該第2の犠牲層の部分を横方向にエッチングするとともに該ブリッジしている犠牲材料を垂直方向にエッチングするステップ
    からなるプロセス。
  27. 請求項26記載のプロセスにおいて、該エッチングするステップが、さらに、該基体をフッ素含有ガスに曝露するステップからなることを特徴とするプロセス。
  28. 請求項26記載のプロセスにおいて、該開口部が少なくとも50:1の相対的に高いアスペクト比を呈することを特徴とするプロセス。
  29. 請求項26記載のプロセスにおいて、該第1及び該第2の犠牲層並びに該ブリッジしている犠牲層の材料が、チタン、窒化チタン、チタン化合物及びチタン合金の中から選択されることを特徴とするプロセス。
  30. 請求項26記載のプロセスにおいて、該第1、第2及び第3の材料層が二酸化シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコン、窒化シリコン、タングステン、アルミニウム原子及びアルミニウム合金の中から選択されることを特徴とするプロセス。
  31. 請求項26記載のプロセスにおいて、該エッチングするステップが、さらに、該基体の温度を約100℃から200℃の間に保持するステップからなることを特徴とするプロセス。
  32. 請求項26記載のプロセスにおいて、該第1の材料層が誘電体材料層からなり、該プロセスが、さらに、
    該第1の犠牲層のエッチングされた領域に第1のコンデンサ用電極を形成するステップ、及び、
    該第1の材料層の下層に第2のコンデンサ用電極を形成するステップであって、該第1及び第2のコンデンサ用電極に介在する該誘電体材料層がコンデンサ用誘電体からなるステップ
    からなることを特徴とするプロセス。
  33. 請求項26記載のプロセスにおいて、該第2の材料層が誘電体材料層からなり、該プロセスが、さらに、
    該第2の犠牲層のエッチングされた領域に第1のコンデンサ用電極を形成するステップ、及び、
    該第3の材料層の上層に第2のコンデンサ用電極を形成するステップであって、該第1及び第2のコンデンサ用電極に介在する該誘電体材料層がコンデンサ用誘電体からなるステップ
    からなることを特徴とするプロセス。
  34. 請求項26記載のプロセスにおいて、該第2の材料層が、該開口部によって分離された第1及び第2の部分からなり、該第2の材料層が導電材料層からなり、該第1及び該第2の部分は第1及び第2のコンデンサ用電極として動作し、かつ、コンデンサ用誘電体は該ブリッジしている犠牲材料がエッチングされた領域からなることを特徴とするプロセス。
  35. 請求項34記載のプロセスであって、さらに、該ブリッジしている犠牲材料がエッチングされた該領域において誘電体材料を形成するステップであって、該コンデンサの容量が該誘電体材料に依存することを特徴とするプロセス。
  36. 積層関係にある複数の材料層からなる機構であって、
    第1の材料層、
    犠牲層、
    第2の材料層、及び、
    該犠牲層へ伸びる該第1の材料層における開口部であって、該犠牲層の少なくとも一部分を除去するためにエッチング剤が該開口部に導入される開口部からなるプロセス。
  37. 請求項36記載のプロセスにおいて、該開口部が少なくとも50:1の相対的に高いアスペクト比を呈することを特徴とするプロセス。
  38. 請求項36記載のプロセスにおいて、該犠牲層がチタン、窒化チタン、チタン化合物及びチタン合金の中から選択されることを特徴とするプロセス。
  39. 請求項36記載のプロセスにおいて、該第1及び第2の材料層が二酸化シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコン、窒化シリコン、タングステン、アルミニウム原子及びアルミニウム合金の中から選択されることを特徴とするプロセス。
  40. 請求項36記載のプロセスにおいて、該第1及び該第2の材料層が該犠牲層の除去された部分で分離されることを特徴とするプロセス。
  41. 請求項36記載のプロセスにおいて、該第2の材料層が、該犠牲層から該犠牲層の除去された部分で分離された第1の端部、及び、該犠牲層に固着した第2の端部を有するメンバーからなることを特徴とするプロセス。
  42. 請求項41記載のプロセスにおいて、該第2の材料層が片持ち梁構造からなることを特徴とするプロセス。
  43. マイクロミラー機構であって、
    基体、
    該基体の上層の犠牲層
    該犠牲層の上層の回転可能な領域からなる反射材料、及び、
    該基体及び該犠牲層へ伸びる該反射材料の少なくとも1つにおける開口部であって、該犠牲層の少なくとも一部分を除去するためにエッチング剤が該開口部に導入される開口部からなる機構。
  44. 請求項43記載の機構において、該開口部が少なくとも50:1の相対的に高いアスペクト比を呈することを特徴とする機構。
  45. 請求項43記載の機構において、該犠牲層がチタン、窒化チタン、チタン化合物及びチタン合金の中から選択され、該基体が二酸化シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコン、窒化シリコン、タングステン、アルミニウム原子及びアルミニウム合金の中から選択されることを特徴とする機構。
  46. 請求項43記載の機構において、該犠牲層の除去された部分が該回転可能な領域の該基体に対する回転を可能とすることを特徴とする機構。
  47. マイクロマシンデバイス及び1以上の半導体デバイスからなる機構であって、該機構が、
    該1以上の半導体デバイスからなる基体、
    該基体の上層の犠牲層、
    該犠牲層の上層の材料層であって、該マイクロマシンデバイスが該材料層に形成される材料層、及び、
    該基体及び該犠牲層へ伸びる該材料層の少なくとも1つにおける開口部であって、該マイクロマシンデバイスを形成するために該犠牲層の少なくとも一部分を除去するためにエッチング剤が該開口部に導入される開口部
    からなる機構。
  48. 請求項47記載の機構において、該開口部が少なくとも50:1の相対的に高いアスペクト比を呈することを特徴とする機構。
  49. 請求項47記載の機構において、該犠牲層がチタン、窒化チタン、チタン化合物及びチタン合金の中から選択され、該基体及び該材料層が二酸化シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコン、窒化シリコン、タングステン、アルミニウム原子及びアルミニウム合金の中から選択されることを特徴とする機構。
  50. 請求項47記載の機構において、該犠牲層の除去された部分が該マイクロマシンの該基体に対する動きを可能とすることを特徴とする機構。
  51. 請求項47記載の機構において、該材料層は
    該犠牲層に対して空間で仕切られた両端に張り付けられた機構、及び、該空間で仕切られた両端と該除去された部分の上層に介在する領域からなり、該介在する領域が該基体に対して移動可能なことを特徴とする機構。



JP2004278932A 2003-09-30 2004-09-27 チタンベース材料の選択的等方性エッチングプロセス Active JP4855665B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/675,263 US7078337B2 (en) 2003-09-30 2003-09-30 Selective isotropic etch for titanium-based materials
US10/675263 2003-09-30

Publications (3)

Publication Number Publication Date
JP2005105416A true JP2005105416A (ja) 2005-04-21
JP2005105416A5 JP2005105416A5 (ja) 2007-11-08
JP4855665B2 JP4855665B2 (ja) 2012-01-18

Family

ID=33311158

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004278932A Active JP4855665B2 (ja) 2003-09-30 2004-09-27 チタンベース材料の選択的等方性エッチングプロセス

Country Status (5)

Country Link
US (2) US7078337B2 (ja)
JP (1) JP4855665B2 (ja)
KR (1) KR101214818B1 (ja)
GB (1) GB2408848A (ja)
TW (1) TW200518217A (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60320391D1 (de) * 2003-07-04 2008-05-29 St Microelectronics Srl Herstellungsverfahren für eine Halbleitervorrichtung mit einem hängenden Mikrosystem und entsprechende Vorrichtung
US7417783B2 (en) * 2004-09-27 2008-08-26 Idc, Llc Mirror and mirror layer for optical modulator and method
US7553684B2 (en) * 2004-09-27 2009-06-30 Idc, Llc Method of fabricating interferometric devices using lift-off processing techniques
US20060065622A1 (en) * 2004-09-27 2006-03-30 Floyd Philip D Method and system for xenon fluoride etching with enhanced efficiency
GB0523715D0 (en) * 2005-11-22 2005-12-28 Cavendish Kinetics Ltd Method of minimising contact area
US7763546B2 (en) * 2006-08-02 2010-07-27 Qualcomm Mems Technologies, Inc. Methods for reducing surface charges during the manufacture of microelectromechanical systems devices
US7875484B2 (en) * 2006-11-20 2011-01-25 Alces Technology, Inc. Monolithic IC and MEMS microfabrication process
DE112007002810T5 (de) 2007-01-05 2009-11-12 Nxp B.V. Ätzverfahren mit verbesserter Kontrolle der kritischen Ausdehnung eines Strukturelements an der Unterseite dicker Schichten
CN101808933B (zh) * 2007-09-28 2013-05-01 高通Mems科技公司 多组件牺牲结构
US8507385B2 (en) * 2008-05-05 2013-08-13 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Method for processing a thin film micro device on a substrate
US7928577B2 (en) * 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
US7719754B2 (en) * 2008-09-30 2010-05-18 Qualcomm Mems Technologies, Inc. Multi-thickness layers for MEMS and mask-saving sequence for same
CN102001616A (zh) * 2009-08-31 2011-04-06 上海丽恒光微电子科技有限公司 装配和封装微型机电***装置的方法
DE102010000666A1 (de) * 2010-01-05 2011-07-07 Robert Bosch GmbH, 70469 Bauelement mit einer mikromechanischen Mikrofonstruktur und Verfahren zu dessen Herstellung
US8530985B2 (en) * 2010-03-18 2013-09-10 Chia-Ming Cheng Chip package and method for forming the same
US9335262B2 (en) 2011-08-25 2016-05-10 Palo Alto Research Center Incorporated Gap distributed Bragg reflectors
US8613863B2 (en) 2011-11-29 2013-12-24 Intermolecular, Inc. Methods for selective etching of a multi-layer substrate
US8853046B2 (en) 2012-02-16 2014-10-07 Intermolecular, Inc. Using TiON as electrodes and switching layers in ReRAM devices
US8658511B1 (en) 2012-12-20 2014-02-25 Intermolecular, Inc. Etching resistive switching and electrode layers
US9085120B2 (en) 2013-08-26 2015-07-21 International Business Machines Corporation Solid state nanopore devices for nanopore applications to improve the nanopore sensitivity and methods of manufacture
KR20220145353A (ko) * 2015-06-22 2022-10-28 타호 리서치 리미티드 인터커넥트들 및 비아들에 의한 mems 구조물들의 통합
CN107329615B (zh) * 2017-06-30 2020-06-16 上海天马微电子有限公司 显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5127833A (ja) * 1974-09-02 1976-03-09 Nippon Telegraph & Telephone Chitaniumunoshokukokuhoho
JPH08203870A (ja) * 1995-01-24 1996-08-09 Matsushita Electric Ind Co Ltd ビアホール形成方法
WO2002013241A2 (en) * 2000-08-04 2002-02-14 Applied Materials, Inc. Method of etching titanium nitride
WO2003023849A1 (en) * 2001-09-13 2003-03-20 Silicon Light Machines Microelectronic mechanical system and methods

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59140233A (ja) * 1983-01-31 1984-08-11 Shin Etsu Chem Co Ltd 合成樹脂成形品の表面処理方法
US5302240A (en) * 1991-01-22 1994-04-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US5326427A (en) 1992-09-11 1994-07-05 Lsi Logic Corporation Method of selectively etching titanium-containing materials on a semiconductor wafer using remote plasma generation
US5413670A (en) 1993-07-08 1995-05-09 Air Products And Chemicals, Inc. Method for plasma etching or cleaning with diluted NF3
US5376236A (en) 1993-10-29 1994-12-27 At&T Corp. Process for etching titanium at a controllable rate
US5399237A (en) 1994-01-27 1995-03-21 Applied Materials, Inc. Etching titanium nitride using carbon-fluoride and carbon-oxide gas
US5872062A (en) 1996-05-20 1999-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for etching titanium nitride layers
US5843822A (en) * 1997-02-05 1998-12-01 Mosel Vitelic Inc. Double-side corrugated cylindrical capacitor structure of high density DRAMs
US5872061A (en) * 1997-10-27 1999-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma etch method for forming residue free fluorine containing plasma etched layers
US6177351B1 (en) * 1997-12-24 2001-01-23 Texas Instruments Incorporated Method and structure for etching a thin film perovskite layer
JPH11354499A (ja) 1998-04-07 1999-12-24 Oki Electric Ind Co Ltd コンタクトホール等の形成方法
US6117786A (en) 1998-05-05 2000-09-12 Lam Research Corporation Method for etching silicon dioxide using fluorocarbon gas chemistry
US6159385A (en) * 1998-05-08 2000-12-12 Rockwell Technologies, Llc Process for manufacture of micro electromechanical devices having high electrical isolation
JP2000040691A (ja) * 1998-07-21 2000-02-08 Oki Electric Ind Co Ltd 半導体装置製造方法
DE19847455A1 (de) 1998-10-15 2000-04-27 Bosch Gmbh Robert Verfahren zur Bearbeitung von Silizium mittels Ätzprozessen
US6693038B1 (en) * 1999-02-05 2004-02-17 Taiwan Semiconductor Manufacturing Company Method for forming electrical contacts through multi-level dielectric layers by high density plasma etching
EP1077475A3 (en) * 1999-08-11 2003-04-02 Applied Materials, Inc. Method of micromachining a multi-part cavity
US6348420B1 (en) * 1999-12-23 2002-02-19 Asm America, Inc. Situ dielectric stacks
US6197610B1 (en) 2000-01-14 2001-03-06 Ball Semiconductor, Inc. Method of making small gaps for small electrical/mechanical devices
JP2002025979A (ja) 2000-07-03 2002-01-25 Hitachi Ltd 半導体集積回路装置の製造方法
US6677225B1 (en) * 2000-07-14 2004-01-13 Zyvex Corporation System and method for constraining totally released microcomponents
US7311852B2 (en) 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
US6720256B1 (en) * 2002-12-04 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of dual damascene patterning

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5127833A (ja) * 1974-09-02 1976-03-09 Nippon Telegraph & Telephone Chitaniumunoshokukokuhoho
JPH08203870A (ja) * 1995-01-24 1996-08-09 Matsushita Electric Ind Co Ltd ビアホール形成方法
WO2002013241A2 (en) * 2000-08-04 2002-02-14 Applied Materials, Inc. Method of etching titanium nitride
WO2003023849A1 (en) * 2001-09-13 2003-03-20 Silicon Light Machines Microelectronic mechanical system and methods

Also Published As

Publication number Publication date
US7078337B2 (en) 2006-07-18
US20050068608A1 (en) 2005-03-31
GB2408848A (en) 2005-06-08
TW200518217A (en) 2005-06-01
GB0420952D0 (en) 2004-10-20
KR101214818B1 (ko) 2012-12-24
JP4855665B2 (ja) 2012-01-18
US7476951B2 (en) 2009-01-13
KR20050032010A (ko) 2005-04-06
US20060226553A1 (en) 2006-10-12

Similar Documents

Publication Publication Date Title
JP4855665B2 (ja) チタンベース材料の選択的等方性エッチングプロセス
US6713235B1 (en) Method for fabricating thin-film substrate and thin-film substrate fabricated by the method
JP4518453B2 (ja) エッチングプロセスを用いたシリコンの処理方法
US8624336B2 (en) Semiconductor device and manufacturing method thereof
JP2005105416A5 (ja)
US6753639B2 (en) Micro-electromechanical structure resonator frequency adjustment using radiant energy trimming and laser/focused ion beam assisted deposition
US9363609B2 (en) Method for fabricating a cavity structure, for fabricating a cavity structure for a semiconductor structure and a semiconductor microphone fabricated by the same
KR100887911B1 (ko) 암모니아를 이용한 저유전율 유기 유전체 에칭 방법
EP1657553B1 (en) Method of manufacturing an external force detection sensor
US8071411B2 (en) Low temperature ceramic microelectromechanical structures
EP1433199B1 (en) Method for forming a cavity structure in an soi substrate and cavity structure formed in an soi substrate
US7365019B2 (en) Atmospheric process and system for controlled and rapid removal of polymers from high aspect ratio holes
EP0869556B1 (en) Microstructure and methods for fabricating such structure
WO2000039839A2 (en) High aspect ratio sub-micron contact etch process in an inductively-coupled plasma processing system
US7960200B2 (en) Orientation-dependent etching of deposited AlN for structural use and sacrificial layers in MEMS
RU2672033C1 (ru) Способ формирования областей кремния в объеме кремниевой пластины
JP2005504647A (ja) 光学的に透明な壁部を備えた中空室の作成方法
KR19990005479A (ko) 반도체 장치의 전하 저장 전극 형성 방법
JP2003031581A (ja) 半導体装置及びその製造方法
KR20010004227A (ko) 반도체장치의 다층막 형성방법
KR19980064027A (ko) 인 시투 barc 및 질화물 에칭 공정
JP2000101044A (ja) 半導体装置の製造方法
JPH0982919A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070921

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070921

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100726

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101026

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110126

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20110126

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110616

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111003

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111027

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141104

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4855665

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250