JP2005101272A - 集積化ｐｉｎホトダイオードセンサ - Google Patents

Abstract

【課題】ＭＯＳトランジスタやＰＩＮホトダイオードで発生する迷走電流の迷走路を形成し、他の信号処理回路やＰＩＮホトダイオードに帰還し、誤動作の原因を生み出す。また、ＰＩＮホトダイオードのバイアス電圧とＣＭＯＳデバイスの電源電圧の分離が実現できていないため、動作速度が制限されていた。
【解決手段】Ｎ＋基板１のうち、ＰＩＮホトダイオード１０を形成しない領域にＰ＋埋め込み層１３、その上にＮ−エピタキシャル層２を形成し、該Ｎ−エピタキシャル層にＮウエル３並びにＰウエル４を形成し、各ウエルに、ＰチャンネルＭＯＳトランジスタ８並びにＮチャンネルＭＯＳトランジスタ９を形成し、Ｐ＋拡散５とＮ−エピタキシャル層とＮ＋基板によりＰＩＮホトダイオード１０を形成して、該ＰＩＮホトダイオード、Ｐ−チャンネルＭＯＳトランジスタで発生し、Ｎエピタキシャル層に流入する基板電流をＰ＋埋め込み層で消滅させるようにする。
【選択図】図１

Description

本発明は、ＤＶＤ、ＣＤ,光通信用受信モジュール、レーザプリンタのエッジ検出、高速の光電スイッチ、等に応用される集積化ＰＩＮホトダイオードとアナログＣＭＯＳデバイスを同一Ｓｉ基板に一体で集積化した集積化ＰＩＮホトダイオードセンサに関する。

従来、集積化ＰＩＮホトダイオードセンサデバイスは、同一のＳｉ基板内に、高濃度のＰ＋拡散、絶縁層（Ｉ層）、高濃度のＮ＋基板で構成されたＰＩＮホトダイオードとバイポーラリニア回路、あるいはアナログＣＭＯＳ回路が一体的に集積されたデバイスを称しており、バイポーラ型は特許文献１に、ＣＭＯＳ型は特許文献２にその詳細が述べられている。本発明は、この内、ＣＭＯＳ型集積化ＰＩＮホトダイオードセンサの欠点を是正するためのものであり、ここでは、特許文献２に沿って従来の技術を説明し、本発明との違いを詳細に言及する。

特許文献２に述べられているように、ＣＭＯＳとＰＩＮホトダイオードを同一基板に形成した集積化ＰＩＮホトダイオードセンサは、図４に示すように、高濃度のＮ＋基板１の上に構成されている。Ｎ＋基板１を用いる理由は、濃度が１Ω・ｃｍ以上の高濃度基板になるとそこで生成、消滅する電子あるいは正孔が役割として果たすキャリアのライフタイムをきわめて短くすることが出来る。ライフタイムを短くすることの意義は、キャリアを早期に消滅させることが出来るためで、入射光により励起された光を効率よく電流に変換できることを意味している。このＮ＋基板の上にＮ＋エピタキシャル層２を形成する。この領域の濃度は、比抵抗が高ければ高いほど良い、現在の技術では、１０ＫΩ・ｃｍｕＰ程度が可能である。この理由は、この領域をできれば全て空乏層化したいためである。濃度が低いということは、不純物濃度が少ないことを意味しており、このため、接合に電圧を印加したとき、電荷保存を保つため、空乏層が伸びて行きやすい背景があるためである。ただし、不純物濃度が低く、不純物によるトラップ密度が少なくても、歪や結晶欠陥によるトラップが多く発生しライフタイムを低下させたのでは、再結合により、量子効率が低下するため、出来る限りライフタイムを低下させない結晶成長が要求される。このため、キャップ層を設け、高濃度から、低濃度へ急峻に変化させるのを防ぐ技術や、高濃度基板から発生する不純物のオートドープによる拡散を防ぐため、雰囲気中の不純物を一掃させる2段エピタキシャル技術の組み合わせ等が応用される。

上記Ｎ＋エピタキシャル層中にＣＭＯＳを形成するには、濃度が低すぎるため、濃度補正が必要で、イオン注入技術を用いてＮウエル３並びにＰウエル４が形成される。イオン注入によりＰあるいはＢが注入され、その後、１１８０℃、１２時間の拡散工程により各ウエルが形成される。各ウエルの濃度は低すぎるとパンチスルーが起き易くなり、高すぎると、容量を大きくさせるため、回路負荷が重たくなる欠点があるため、シート抵抗にして１５−３０Ω・ｃｍ程度に設定するのが妥当である。次にＳＯＰ技術によりフィールド領域が形成され、動作領域とフィールド領域が分離される。この時、一般にフィールド拡散が施されるがここでは省略する。フィールド領域は酸化膜１１によって形成される。次に、ポリＳｉ１２が形成され、ＭＯＳトランジスタのソースとドレインを形成するＮ＋拡散５並びにＰ＋拡散６が形成される。このＮ＋拡散５はＮウエル３の電位を電源電位に安定させるため、またＰ＋拡散６はＰウエル４の電位をＧＮＤに安定させるため同時に形成される。

Ｐ＋拡散６はまた、同時にＰＩＮホトダイオードのアノードを形成するためにも用いられている。

各拡散、ポリＳｉ１２にはコンタクトホールが形成され、電極７により接続され、ＣＭＯＳ回路が構成される。その結果、Ｐ−チャンネルＭＯＳトランジスタ８、Ｎ−チャンネルＭＯＳトランジスタ９、ＰＩＮホトダイオード１０が同時に１つのＳｉ基板上に構成される。

ＰＩＮホトダイオード１０の構成については、さらに詳しく述べると、高濃度のＮ＋基板１がアノードを形成し、低濃度Ｎ−エピタキシャル層２が絶縁層を形成し、Ｐ＋拡散６がカソードを形成しＰＩＮホトダイオード１０を形成している。このプロセスと従来のCＭＯＳプロセスの違いは、ＰＩＮホトダイード１０を形成するため新たにＮ−エピタキシャル層２が追加されたのみで、カソードはＰ＋拡散６により、CＭＯＳのＰチャンネルトランジスタのソース・ドレインの形成と同時に形成されている。

このような構成を実現することによりＣＭＯＳとＰＩＮホトダイオード１０が１つの基板上に構成され、またＣＭＯＳはアナログ回路を構成することが出来るため、ＰＩＮホトダイオードに自由な形状を与えてセンサ機能を与え、そこで光電変換された電流出力をそのセンサ機能に合わせた信号処理を行う集積化ＰＩＮホトダイオードセンサを形成している。

従来の構造でその大きな特徴といえるのは、Ｎウエル３と基板が第１の接合で形成されているため、電源電圧とＰＩＮホトダイオード１０とが必然的に同一電圧となる特徴を有しているということである。
特許第２６８０４５５号 特許第２８１５２０１号

上記、従来技術に示すように、Ｎ−エピタキシャル層２には、ライフタイムの劣化を防ぐため、キャップ層を設ける、あるいは2段エピタキシャルを行っている。キャップ層を設ける理由は、Ｎ＋基板１の濃度が非常に高いため、低濃度のエピタキシャル層を1回で形成することが困難であるため、Ｎ＋基板１を比較的濃度の低いキャップ層で覆い、Ｎ＋基板１からのオートドープを防止することにより、非常に低濃度なエピタキシャル層２が形成できるという理由のためである。

このキャップ層は１〜４μｍ程度形成する。また、２段エピタキシャルを行う理由は、Ｎ＋基板１から出てきたエピタキシャル成長槽内の不純物を一掃し、再度、エピタキシャルを行うことで、オートドープを防ぎ、かつ結晶ひずみを防ぎ、持って良好なライフタイムを持つ基板形成を行うためのものである。

ところが、一方で、このようなキャップ層を形成するため、Ｎ−エピタキシャル層２には、予想以上に濃度の高い層が形成されることになり、そのため、このＮ−エピタキシャル層２の全ての領域を空乏化することが困難になる。

半導体理論によれば、ＰＮ接合に加えられた電界は全て、空乏層にかかることになっているが、電流が流れている場合には、シート抵抗が低くても、抵抗によるわずかな電圧ドロップが発生するため、このキャップ層にわずかではあるが、電位が発生していると考えるのが妥当である。

ここで、考えておく必要のある点は、Ｎ−エピタキシャル層は非常に濃度が低いため、ライフタイムが長く、したがって、発生したキャリアは予想以上に長い時間、長い領域を遊泳するということである。

ＰＩＮホトダイオード１０は、図４に示すような縦構造で形成されているため、キャリアの大部分は、Ｎ＋基板１に到達し、そこで再結合して電流として捕らえられるのであるが、このＰＩＮホトダイオード１０の横方向にわずかな電位が形成されていると、この電位により、一部、Ｎ−エピタキシャル層２に漏れ出すキャリアが発生することになる。

また、図５に示すように、ＭＯＳトランジスタからも基板電流２５が発生することが良く知られている。この現象は以下のように説明される。ここで、説明するＭＯＳトランジスタは現象を理解していただくため、Ｎ−チャンネルＭＯＳトランジスタとして説明する。図５に示すトランジスタは飽和領域で動作しているものとする。トランジスタが飽和領域で動作するか非飽和領域で動作するかは、与えられるゲート電圧によることは、よく知られている。ここで、飽和領域であるため、ゲート２０の電圧Ｖｇはドレイン２１の電圧をＶｄとするとＶｇ＜（Ｖｄ−Ｖｔｈ）の関係が成り立っている。ここでソース２２はＧＮＤ電位である。また、Ｖｔｈはしきい値電圧をあらわしている。このような電圧がゲート２０に加わると、図に示すようなチャンネル２３が形成され、チャンネル２３の一部が空乏層２４に突入する。この空乏層２４では、キャリアが加速され、その結果、大きなエネルギーをもつようになるため、空乏層内の固定電子と衝突し、そのため、固定電子を励起させ、電子と正孔を生成させる多重衝突を起こすことになる。ここで、生成された電子はドレインに流れ込み、電流となるが、生成された正孔は一部消滅せず、基板への流入電流となって基板へ流れることになる。これが基板電流２５である。

この基板電流２５のうち、極性の同じＰ−チャンネルＭＯＳトランジスタの基板電流２５は、従来の構造では接合が存在しないため、阻止されることがなく、Ｎウエル３からＮ−エピタキシャル層２へ流れ出すことになる。すると、このＮ−エピタキシャル層２のライフタイムは非常に長い性質を持つため、この層内に形成されている微弱な電位差により、縦横無尽にセンサ中を流れまわることになる。したがって、この電流が、ＰＩＮホトダイオード１０に流れ込むと、この電流はＰＩＮホトダイオード１０を通じた帰還回路を形成することになる。

すなわち、Ｎ−エピタキシャル層２が分布定数的な回路パスを与え、それにより、従来、予想しなかった回路と、回路あるいはＰＩＮホトダイオード間に帰還ループが形成され、このため、望まない帰還ループにより回路劣化が引き起こされるという欠点を有しているということである。

上記欠点が、従来の集積化ＰＩＮホトダイオードの課題の１つとなっている。

もう１つの課題は、従来の集積化ホトダイオードセンサにおいては、Ｎ＋基板１とＮウエル３が同一接合であり、このため、電源電圧がそのまま、基板にかかる構造となっているため、ＰＩＮホトダイオード１０のバイアス電圧を高くすることができない構造となっていることである。

Ｓｉデバイスにおけるキャリアの動作速度は、移動度によって規制されているが、この移動度は、電界に依存し、その速度が最高速度に到達したときの速度を飽和速度として与えられている。したがって、飽和速度により、キャリアを動作させることが高速動作させることの基本となる。

この飽和速度を用い、Ｎエピタキシャル層２を走行するわけであるから、遮断周波数を上げるには、Ｎ−エピタキシャル層２の厚さを薄くすれば良い。ところが、この要請と矛盾する要請が２つある。それは１つは、容量で、容量の増大は回路動作における負荷を与えることになる。容量はε／ｄ（ε：誘電率、ｄ：Ｎ−エピタキシャル層の厚さ）で与えられているため、厚さを薄くすると容量が増加する。このためセンサの面積を小さくする必要がある。もう１つは、光の吸収特性の問題で、吸収長を確保するには、Ｎ−エピタキシャル層２の厚さが５０μｍ程度必要とされる。この厚さを薄くすることは量子効率を低下させることにつながる。基板に反射面をもたせることで、要求される厚さを１／２にするとしてもこの量子効率の低下は、考慮する必要がある。上記、矛盾する２つの要因を考慮した上で、飽和速度を確保する必要がある。

この飽和速度を与える電界を得るには、電界として約１０ｋＶ・ｃｍ以上が必要である。これはＮ−エピタキシャル層の厚さと、印加電圧の関係で求められ、厚さが２０μｍの場合、２０Ｖ印加することが要求されることを意味している。

ところが、上で述べたように、従来の構造では、ＣＭＯＳデバイス７の電源電圧とＰＩＮホトダイオード１０のバイアス電圧が共通となっているため、同一のバイアスしか与えられないという欠点を有している
現在の技術的流れからわかるように、微細加工を推進してゆくと、デバイスのパンチスルー電圧は低下し、このため、高い電源電圧を取ることは、高速化、高集積化を進める上で、大きな課題となっている。

上記、構造的制限はかかる課題に矛盾する条件を与えており、これが集積化ＰＩＮホトダイオードセンサの性能を制限する基本的な欠点となっている。

例えば、電源電圧を５Ｖとすると、ＰＩＮホトダイオードにかかるバイアス電圧は、１段のＶｔｈによるドロップ、ならびに出力のバイアス変動領域を確保することを考えると残された部分がバイアス電圧になったとして、約３．５Ｖ程度しかバイアス電圧を与えることしかできない。Ｎ−エピタキシャル層２の厚さを１８μｍとすると、１．６７ｋＶ・ｃｍの電界しか与えることができないため、ＰＩＮホトダイオードの遮断周波数は１５０ＭＨｚ程度に抑えられてしまうことになる。

本来、Ｉ層（Ｎ−エピタキシャル層２）のシート抵抗が１ｋΩ・ｃｍＵＰであれば、２０Ｖのバイアス電圧を印加することにより、Ｎ−エピタキシャル層２の厚さを制御することにより、走行速度を制御することで、１．５−２．０ＧＨｚ程度の遮断周波数を有することができるのにもかかわらず、従来の構造であるため、その性能を十分に発揮されず、性能が制限される欠点も有していた。

従来の構造による集積化ＰＩＮホトダイオードセンサは、上記に述べたように、Ｎ−エピタキシャル層２に基づく迷走電流による帰還回路構成、ＰＩＮホトダイオード１０とＮウエル３が同一接合であるということに基づく、バイアス電圧制限による移動度を飽和速度まで上げることが出来ないという２つの大きな欠点を抱えていた。

上記問題点を解決するために、本発明はＮ＋基板上にＰＩＮホトダイオードとＭＯＳトランジスタを形成した集積型ＰＩＮホトダイオードセンサにおいて、上記Ｎ＋基板のうち、ＰＩＮホトダイオードを形成しない領域の一部または全部にＰ＋埋め込み層を形成し、この上にＮ−エピタキシャル層を形成し、該Ｎ−エピタキシャル層にＮウエル並びにＰウエルを形成し、各ウエルにＮ＋拡散並びにＰ＋拡散を行うことにより、ＰチャンネルＭＯＳトランジスタ並びにＮチャンネルＭＯＳトランジスタを形成するとともに、Ｐ＋拡散とＮ−エピタキシャル層とＮ＋基板によりＰＩＮホトダイオードを形成し、該ＰＩＮホトダイオード、あるいはＰ−チャンネルＭＯＳトランジスタで発生し、Ｎエピタキシャル層に流入する基板電流をＰ＋埋め込み層で消滅させるようにしたことを特徴とする。

また、上記ＰＩＮホトダイオードとＭＯＳトランジスタを電位的に異なる電圧を与えるため、Ｐ＋埋め込み層とＰウエルで、ＮウエルとＮ＋基板を電位的に分離したことを特徴とする。

さらに本発明は、Ｐ＋基板上にＰＩＮホトダイオードとＭＯＳトランジスタを形成した集積型ＰＩＮホトダイオードセンサにおいて、上記Ｐ＋基板のうち、ＰＩＮホトダイオードを形成しない領域の一部または全部にＮ＋埋め込み層を形成し、この上にＰ−エピタキシャル層を形成し、該Ｐ−エピタキシャル層にＮウエル並びにＰウエルを形成し、各ウエルにＮ＋拡散並びにＰ＋拡散を行うことにより、ＰチャンネルＭＯＳトランジスタ並びにＮチャンネルＭＯＳトランジスタを形成するとともに、Ｎ＋拡散とＰ−エピタキシャル層とＰ＋基板によりＰＩＮホトダイオードを形成し、該ＰＩＮホトダイオード、あるいはＰ−チャンネルＭＯＳトランジスタで発生し、Ｐエピタキシャル層に流入する基板電流をＮ＋埋め込み層で消滅させるようにしたことを特徴とする。

また、上記ＰＩＮホトダイオードとＭＯＳトランジスタを電位的に異なる電圧を与えるため、Ｎ＋埋め込み層とＮウエルで、ＰウエルとＰ＋基板を電位的に分離したことを特徴とする。

さらに本発明では、上記Ｐ＋埋め込み層とＰウエルとの間、またはＮ＋埋め込み層とＮウエルとの間で、Ｎ−エピタキシャル層を消滅させたことを特徴とする。

また、上記Ｎ＋基板またはＰ＋基板に与える電圧とＭＯＳトランジスタに与える電源電圧を別の端子から与えることを特徴とする。

さらに、昇圧回路を内在し、基板に電源電圧より高い電圧を与えたことを特徴とする。

このように、本発明によれば、ＰＩＮホトダイオードで発生する迷走電流が信号処理回路に帰還されるのを防止したり、あるいはＰ−チャンネルＭＯＳトランジスタの基板電流が迷走して他の信号処理回路に帰還したり、ＰＩＮホトダイオードに帰還して誤動作が発生するのを防止するのに有効な構造を与えている。

この結果、高感度な集積化ＰＩＮホトダイオードセンサを供給することが可能となるため、ＰＯＦ通信における受信モジュール、ＤＶＤやＣＤ装置のピット検出センサ、レーザプリンタのエッジ検出センサ、高感度な光電センサ等、これまでに無い高感度、高速センサの応用に十分有効なデバイスを提供するものである。

また、ＣＭＯＳデバイスとＰＩＮホトダイオードのバイアス電圧の分離が可能な構造はＰＩＮホトダイオードの性能を限界性能へ引き上げることが出来、その結果、動作周波数も２ＧＨｚ程度まで上げることが出来、その結果、データ伝送に対する新たな応用分野を開拓するに十分なデバイスを提供している。

また、この構造は、昇圧回路の内臓も許容するため、単電源回路の実現も視野に入れたものとなっている。

以下本発明の実施形態を図によって説明する。

図１に示すように、本発明は、ＣＭＯＳとＰＩＮホトダイオードを高濃度のＮ＋基板１の上に形成した集積化ＰＩＮホトダイオードセンサに関する。Ｎ＋基板１を用いる理由は、濃度が１Ω・ｃｍ以上の高濃度基板になるとそこで生成、消滅する電子あるいは正孔が役割として果たすキャリアのライフタイムをきわめて短くすることが出来る。ライフタイムを短くすることの意義は、キャリアを早期に消滅させることが出来るためで、入射光により励起された光を効率よく電流に変換できることを意味している。

このＮ＋基板の上にＮ＋エピタキシャル層２を形成する。この領域の濃度は、比抵抗が高ければ高いほど良い、現在の技術では、１０ＫΩ・ｃｍｕＰ程度が可能である。この理由は、この領域をできれば全て空乏層化したいためである。濃度が低いということは、不純物濃度が少ないことを意味しており、このため、接合に電圧を印加したとき、電荷保存を保つため、空乏層が伸びて行きやすい背景があるためである。ただし、不純物濃度が低く、不純物によるトラップ密度が少なくても、歪や結晶欠陥によるトラップが多く発生しライフタイムを低下させたのでは、再結合により、量子効率が低下するため、出来る限りライフタイムを低下させない結晶成長が要求される。このため、キャップ層を設け、高濃度から、低濃度へ急峻に変化させるのを防ぐ技術や、高濃度基板から発生する不純物のオートドープによる拡散を防ぐため、雰囲気中の不純物を一掃させる2段エピタキシャル技術の組み合わせ等が応用される。

上記Ｎ＋エピタキシャル層２中にＣＭＯＳを形成するには、濃度が低すぎるため、濃度補正が必要で、イオン注入技術を用いてＮウエル３並びにＰウエル４が形成される。イオン注入によりＰあるいはＢが注入され、その後、１１８０℃、１２時間の拡散工程により各ウエルが形成される。各ウエルの濃度は低すぎるとパンチスルーが起き易くなり、高すぎると、容量を大きくさせるため、回路負荷が重くなる欠点があるため、シート抵抗にして１５〜３０Ω・ｃｍ程度に設定するのが妥当である。次にＳＯＰ技術によりフィールド領域が形成され、動作領域とフィールド領域が分離される。この時、一般にフィールド拡散が施されるがここでは省略する。フィールド領域は酸化膜１１によって形成される。次に、ポリＳｉ１２が形成され、ＭＯＳトランジスタのソースとドレインを形成するＮ＋拡散５並びにＰ＋拡散６が形成される。このＮ＋拡散５はＮウエル３の電位を電源電位に安定させるため、またＰ＋拡散６はＰウエル４の電位をＧＮＤに安定させるため同時に形成される。

Ｐ＋拡散６はまた、同時にＰＩＮホトダイオードのアノードを形成するためにも用いられている。

各拡散、ポリＳｉ１２にはコンタクトホールが形成され、電極７により接続され、ＣＭＯＳ回路が構成される。その結果、Ｐ−チャンネルＭＯＳトランジスタ８、Ｎ−チャンネルＭＯＳトランジスタ９、ＰＩＮホトダイオード１０が同時に１つのＳｉ基板上に構成される。

このような構成を実現することによりＣＭＯＳとＰＩＮホトダイオード１０が１つの基板上に構成され、またＣＭＯＳはアナログ回路を構成することが出来るため、ＰＩＮホトダイオード１０に自由な形状を与えてセンサ機能を与え、そこで光電変換された電流出力をそのセンサ機能に合わせた信号処理を行う集積化ＰＩＮホトダイオードセンサを形成している。

図４に示す従来例との大きな違いは、図１に示すように、本発明ではＮ＋基板１とＮ＋エピタキシャル層２との間にＰ＋埋め込み層１３が形成されていることである。Ｐ＋埋め込み層１３としてＢを利用する。また、Ｎ＋基板１の不純物としてＡｓが適している。これは、拡散係数がＡｓが低く、Ｂが高いことに起因している。上記、Ｐ＋埋め込み層１３は、Ｎ＋基板１に最初に形成し、その後、従来例と同じ工程でプロセスが実施される。

上記、構造の採用は、ＰＩＮホトダイオード１０のバイアス電圧を与える上で、大きなアドバンテージを得ることが出来る。Ｐ＋埋め込み層１３とＰウエル４とで、ＰＩＮホトダイオード１０並びにＮウエル３を囲むことにより、Ｎウエル３をＮ＋基板１から分離することができる。この時、Ｐ＋埋め込み層１３並びにＰウエル４をＧＮＤ電位にしておくことにより、寄生的に形成されるＮＰＮトランジスタに対してもバイアス条件が与えられないため、動作することが無い。このため、明快に、ＰＩＮホトダイオード１０とＣＭＯＳデバイスの電源電圧を分離することが出来る。

したがって、図２に示すように、このような構造を与えることによりＰＩＮホトダイオード１０とＣＭＯＳデバイスを別電源で動作させることが出来るため、ＣＭＯＳデバイスは微細構造に適した構造を採用することが出来、一方、ＰＩＮホトダイオード１０には、キャリアの走行速度が飽和速度で動作できる電界を与えることが出来る。

バイアス電圧を別電源で与えることが出来る理由を詳細に図２を用いて説明する。CＭＯＳは、Ｎウエル３にＰチャンネルトランジスタが形成され、Ｐウエル４にＮチャンネルトランジスタが形成される。この時、Ｎウエル３は電源電圧３０によりその電圧Ｖｄｄ１に接続されている。一方、Ｐウエル４はＧＮＤに接続されている。このＰウエル４とＰ＋埋め込み層１３は同じ種類の拡散であるためＧＮＤ電位が与えられる。したがって、Ｎウエル３とＰ＋埋め込み層１３間は逆バイアスの関係になる。また、Ｎ＋基板１にはバイアス電圧３１により電圧ＶＢが与えられている。このＮ＋基板１はＰ＋埋め込み層１３で分離されているため、このＰ＋埋め込み層１３間に逆バイアスが印加されることになる。したがって、Ｐウエル３とＮ＋基板１はＰ＋埋め込み層１３により分離されていることになる。

ＰＩＮホトダイオード１０を構成しているアノードは電位的にはプリアンプのバイアス電圧Ｖｂで設定されるため、ＰＩＮホトダイオード１０には（ＶＢ−Ｖｂ）の電圧が与えられることが出来、ＣＭＯＳの電源電圧Ｖｄｄ１よりはるかに高い電圧が与えられるため、空乏層中のキャリアには飽和速度を与えることが出来、高速化が可能となる。

このため、微細化も同時に出来るため、ＣＭＯＳデバイス並びにＰＩＮホトダイオード１０の高速性を追求することが出来、従来のデバイスの１０倍近い性能を引き出すことが出来る。

さて、上記のような機能を実現するにあたって重要なことはＰ＋埋め込み層１３とＰウエル４との間で、Ｎ−エピタキシャル層２を消滅させることである。ここで、重要なことは、ウエルの形成時の温度が高いことである。Ａｓは拡散係数が小さくＢの拡散係数が高い特徴を有しているため、この特徴を利用して、上記、構造を実現する。Ｎ＋基板１の不純物としてＡｓを利用し、Ｐ＋埋め込み層１３ならびにＰウエル４の不純物としてＢを利用すると、Ｎ＋基板１の浮き上がりは小さいがＰ＋埋め込み層１３の浮き上がりは大きくなり、Ｐウエル４との這い上がりにより、Ｎ−エピタキシャル層２を消してしまうことが出来る。その結果、ＰＩＮホトダイオード１０のバイアス電圧とＣＭＯＳデバイスの電源電圧を分離することが出来、なおかつ基板電流のパスを焼失させることが出来る。

ここで、具体的な実現性を検討してみる。確実に基板電流２５を消滅させるには、Ｐ＋埋め込み層１３とＰウエル４との間で、Ｎ−エピタキシャル層を消滅させてしまうことである。Ｐウエル４の深さは通常、５〜７μｍとするのが妥当である。Ｐ＋埋め込み層の濃度を高くすると、同じ不純物を用いても浮き上がりは大きくなる。ここでは、Ｐ＋埋め込み層１３の不純物濃度を１桁以上、Ｐウエルよりも高くする。その結果、７〜１０μの浮き上がりが期待される。したがって、１２〜１７μｍのＮ−エピタキシャル層２を形成することが出来ることになる。この厚さはＰＩＮホトダイオード１０に要求される光の吸収層の厚さとして十分であり、また、要求される接合容量として十分な間隔を確保できる厚さとなっている。

次に本発明における、ＰＩＮホトダイオード１０に印加されるバイアス電圧について述べる。ＰＩＮホトダイオード１０のバイアス電圧が十分確保されているか否かは、キャリアの飽和速度と密接な関係がある。Ｓｉデバイスの場合、十分な飽和速度を得るには、バイアス電圧ＶＢと空乏層厚ｄとの比率として（電界を与えている。）１×１０^４Ｖ・ｃｍ程度必要である。それにより飽和速度に到達するが、それより低い点圧の場合、飽和速度に到達しないため、遮断周波数が低下することになる。

電源電圧として５Ｖ単一電圧の場合、ＰＩＮホトダイオード１０に印加することが可能な電圧は、３．５Ｖ程度である。これは、トランジスタの閾値、ならびにトランスインピーダンスの動作電圧範囲の確保が必要なため、回路的に１．２〜１．５Ｖ必要とされるからで、残りの３．５Ｖがバイアス電圧として与えられる。ＰＩＮホトダイオード１０のI層の厚さを１５μｍに設定すると、その電圧は、２．３ｋＶ・ｃｍで十分な電界を与えるにいたっていない。このため、その遮断周波数は１００〜１５０ＭＨｚ程度となり、現在、高速通信等に要求されているＧＨｚオーダの動作速度を得るのは不可能である。

この要求に対し、図２に示す本発明の構造では、ＰＩＮホトダイオード１０とＮウエル４とはＰ＋埋め込み層１３で分離されているため、図２に示すように、ＰＩＮホトダイオード１０のバイアス電圧ＶＢ３１と電源電圧Ｖｄｄ１３０とは分離することが可能である。

基板の電圧はバイアス電圧ＶＢ３１となりＮウエル４の電圧はＶｄｄ１３０で与えられるため、これらを別々の端子、あるいは昇圧回路により与えることにより、分離された高い電圧を与えることが出来、このため、キャリアを飽和速度で動作させることが出来る。飽和速度で動作させることが出来ると、Ｉ層（Ｎ−エピタキシャル層２）の厚さを２０μｍとすれば、遮断周波数１．２ＧＨｚが１０μｍとすれば、２．４ＧＨｚが可能となり、したがって、高速通信用途で要求されている２．５ＧｂＰｓ程度の動作を集積化ＰＩＮホトダイオードセンサで動作させることが可能となる。

図３に、単一電源で動作する１チップ受光モジュールの実施例を示す。本実施例では、昇圧回路３５によりＰＩＮホトダイオード１０に電源電圧から昇圧したバイアス電圧ＶＢ３１が印加される。バイアス電圧ＶＢ３１の電圧は、ＰＩＮホトダイオード１０のＩ層（Ｎ−エピタキシャル層２）の厚さに応じて設定すればよい。Ｉ層の厚さを１０μｍに設定すると、バイアス電圧ＶＢ３１の電圧は１０Ｖ程度が妥当である。ＰＩＮホトダイオード１０のアノードを増幅器３２とトランスインピーダンス抵抗３３で構成されたトランスインピーダンスアンプに接続し、光出力をこのアンプで電流電圧変換し、その出力をリミットアンプ３４へ入力し、インピーダンス変換を行って出力する回路を構成する。

上記、構成でＰ＋埋め込み層１３を用いたが、これの代わりにＮ＋埋め込み層を用いることも可能である。この場合は、バイアス電圧の分離をすることは出来ないものの、基板電流を防止することは可能である。

本構成を実現すると、単一の電源電圧で動作する２Ｒモジュールを１チップで作成することが可能であり、また、ＰＩＮホトダイオード１０へのバイアス電圧ＶＢ３１が十分な電圧を確保しているため、高速動作が可能であり、２．５ＧｂＰｓに１チップで対応できるモジュールの作成を可能とするものである。

なお、以上の実施形態では、Ｎ＋基板１をスタート基板として本発明を説明したが、第１の接合と第２の接合を逆転させてＰ＋基板を基準にして組み立てることもできる。

即ち、他の実施形態として、Ｐ＋基板上にＰＩＮホトダイオードとＭＯＳトランジスタを形成した集積型ＰＩＮホトダイオードセンサにおいて、上記Ｐ＋基板のうち、ＰＩＮホトダイオードを形成しない領域の一部または全部にＮ＋埋め込み層を形成し、この上にＰ−エピタキシャル層を形成し、該Ｐ−エピタキシャル層にＮウエル並びにＰウエルを形成し、各ウエルにＮ＋拡散並びにＰ＋拡散を行うことにより、ＰチャンネルＭＯＳトランジスタ並びにＮチャンネルＭＯＳトランジスタを形成するとともに、Ｎ＋拡散とＰ−エピタキシャル層とＰ＋基板によりＰＩＮホトダイオードを形成し、該ＰＩＮホトダイオード、あるいはＰ−チャンネルＭＯＳトランジスタで発生し、Ｐエピタキシャル層に流入する基板電流をＮ＋埋め込み層で消滅させるようにすることもできる。

また、上記ＰＩＮホトダイオードとＭＯＳトランジスタを電位的に異なる電圧を与えるため、Ｎ＋埋め込み層とＮウエルで、ＰウエルとＰ＋基板を電位的に分離することが好ましい。さらに、上記Ｎ＋埋め込み層とＮウエルとの間で、Ｎ−エピタキシャル層を消滅させることが好ましい。また、上記Ｐ＋基板に与える電圧とＭＯＳトランジスタに与える電源電圧を別の端子から与えたり、昇圧回路を内在し、基板に電源電圧より高い電圧を与えることもできる。

この他の実施形態は第１の接合と第２の接合を逆にしただけであり、基本的に第１の実施形態と同様であるが、Ｐ＋基板は−電圧にバイアスされることになる。

次いで、本発明の実施例を示す。

Ｎ＋基板１として、Ａｓドープしたシート抵抗０．０１Ω・ｃｍの基板を採用した。Ｐ＋埋め込み層１３の濃度は１０^２０／ｃｍ^３とかなり高濃度とし、不純物としてＢを採用した。Ｎ−エピタキシャル層２の厚さは１５μｍとし、この層の比抵抗は２ＫΩ・ｃｍｕＰとした。キャップ層の厚さは1μｍとし、有効な吸収層の厚さは１４μｍとした。Ｎウエル３並びにＰウエル４は、それぞれイオン注入により、ＰとＢを注入し、その後、１１８０℃で12時間のドライブを行い、濃度が１０^１５／ｃｍ^３となるように制御した。その時の深さは５μｍである。この時、Ｐ＋埋め込み層１３は約１０μｍ浮き上がっている。

その後、酸化膜１１によるフィールドを形成した。次に前面にポリＳｉを形成し、電極並びにゲート部を形成し、この後、Ｐ＋拡散５、Ｎ＋拡散６を形成し、最後に電極７を形成し、Ｐ−チャンネルＭＯＳトランジスタ８、Ｎ−チャンネルＭＯＳトランジョイスタ９ならびにＰＩＮホトダイオード１０を作成し、集積化ＰＩＮホトダイオードを完成させた。

完成したＰＩＮホトダイオードの量子効率は、波長６５０Ｎｍの光を用いた場合、０．４５Ａ／Ｗとなっている。この理由は、ＰＩＮホトダイオードの吸収層の厚さを１５μｍと通常の単体のホトダイオードの厚さ、２０μｍより薄くしているため量子効率が約１０％ダウンしている。

課題となる帰還に対する評価は、内蔵させるＣＭＯＳとしてトランスインピーダンス回路、並びにリミット回路を一体化したＰＯＦ光通信用モジュールを作成した。

トランスインピーダンス抵抗として８０ｋΩを採用し、Ｐ＋埋め込み層のあるものと無いものとを作成し、両者の符合誤り率で与えられる最小受光感度を比較して評価することとした。

Ｐ＋埋め込み層１３が無いモジュールの最小受光感度は−３０ｄＢｍであったものが、Ｐ＋埋め込み層１３があるものでは−３５ｄＢｍと５ｄＢｍ改善されることが確認された。これは、Ｐ＋埋め込み層１３により帰還回路が遮断されたことによる効果であると解釈している。

もう１つの実施例は、図３に示す回路ブロックによる評価である。ただし、昇圧回路３５は省略し、Ｎ＋基板１、並びにＣＭＯＳデバイスの電源電圧が外から印加できる回路構成をとった。トランスインピーダンス抵抗３３は５ＫΩに設定した。増幅器３２ならびにトランスインピーダンス抵抗３３で構成したトランスインピーダンスアンプの遮断周波数は１．６ＧＨｚである。また、リミットアンプ３４の遮断周波数は２ＧＨｚで、出力の立ち上がり、並びに立下り時間を３０Ｐｓに設計している。

上記、回路において、まず、電源電圧と、ＰＩＮホトダイオード１０のバイアス電圧を同一の５Ｖで動作させたところ、得られた回路の遮断周波数は１５０ＭＨｚであった。

一方、電源電圧は５Ｖのままとし、ＰＩＮホトダイオード１０のバイアス電圧を１５Ｖに上げて同一の評価を行ったところ、回路の遮断周波数は１．５ＧＨｚまで上昇させることが出来た。

この結果は、バイアス電圧を分離した構造を与えたことによる効果であることが認識されている。

本発明は、CＭＯＳとＰＩＮホトダイオードを一体化した集積化センサであり、その動作速度は原理的に１．５〜２．０ＧＨｚまで可能であるため、装置間のデータ伝送、家庭内のＰＯＦに利用される受信モジュール、空間伝送用モジュール、非接触距離計のデイテクタ、ＤＶＤ用デイテクタ、等その応用分野は広く、また、一体化されたことによる雑音特性の向上は、上記、応用製品の品質向上に大いに役立つものである。

本発明における集積化ＰＩＮホトダイオードの断面図である。 本発明における集積化ＰＩＮホトダイオードの断面図ならびに電源電圧、バイアス電圧の関係を示す模式図である。 本発明のデバイスを用いた光モジュールの回路構成の一例を示す回路ブロック図である。 従来例におけるＰ−チャンネルＭＯＳトランジスタの断面図並びに動作解説図である。 従来例における集積化ＰＩＮホトダイオードセンサの断面図である。

符号の説明

１ Ｎ＋基板
２ Ｎ−エピタキシャル層
３ Ｎウエル
４ Ｐウエル
５ Ｐ＋拡散
６ Ｎ＋拡散
７ 電極
８ ＰチャンネルＭＯＳトランジスタ
９ ＮチャンネルＭＯＳトランジスタ
１０ ＰＩＮ−ＰＤ
１１ ＳｉＯ_２
１２ ポリＳｉ
１３ Ｐ＋埋め込み層
２０ ゲート
２１ ドレイン
２２ ソース
２３ チャンネル
２４ 空乏層
２５ 基板電流
３０ Ｖｄｄ１
３１ ＶＢ
３２ 増幅器
３３ トランスインピーダンス抵抗
３４ リミットアンプ
３５ 昇圧回路

Claims (7)

1. Ｎ＋基板上にＰＩＮホトダイオードとＭＯＳトランジスタを形成した集積型ＰＩＮホトダイオードセンサにおいて、上記Ｎ＋基板のうち、ＰＩＮホトダイオードを形成しない領域の一部または全部にＰ＋埋め込み層を形成し、この上にＮ−エピタキシャル層を形成し、該Ｎ−エピタキシャル層にＮウエル並びにＰウエルを形成し、各ウエルにＮ＋拡散並びにＰ＋拡散を行うことにより、ＰチャンネルＭＯＳトランジスタ並びにＮチャンネルＭＯＳトランジスタを形成するとともに、Ｐ＋拡散とＮ−エピタキシャル層とＮ＋基板によりＰＩＮホトダイオードを形成し、該ＰＩＮホトダイオード、あるいはＰ−チャンネルＭＯＳトランジスタで発生し、Ｎエピタキシャル層に流入する基板電流をＰ＋埋め込み層で消滅させるようにしたことを特徴とする集積化ＰＩＮホトダイオードセンサ。
2. 上記ＰＩＮホトダイオードとＭＯＳトランジスタを電位的に異なる電圧を与えるため、Ｐ＋埋め込み層とＰウエルで、ＮウエルとＮ＋基板を電位的に分離したことを特徴とする請求項１記載の集積化ＰＩＮホトダイオードセンサ。
3. Ｐ＋基板上にＰＩＮホトダイオードとＭＯＳトランジスタを形成した集積型ＰＩＮホトダイオードセンサにおいて、上記Ｐ＋基板のうち、ＰＩＮホトダイオードを形成しない領域の一部または全部にＮ＋埋め込み層を形成し、この上にＰ−エピタキシャル層を形成し、該Ｐ−エピタキシャル層にＮウエル並びにＰウエルを形成し、各ウエルにＮ＋拡散並びにＰ＋拡散を行うことにより、ＰチャンネルＭＯＳトランジスタ並びにＮチャンネルＭＯＳトランジスタを形成するとともに、Ｎ＋拡散とＰ−エピタキシャル層とＰ＋基板によりＰＩＮホトダイオードを形成し、該ＰＩＮホトダイオード、あるいはＰ−チャンネルＭＯＳトランジスタで発生し、Ｐエピタキシャル層に流入する基板電流をＮ＋埋め込み層で消滅させるようにしたことを特徴とする集積化ＰＩＮホトダイオードセンサ。
4. 上記ＰＩＮホトダイオードとＭＯＳトランジスタを電位的に異なる電圧を与えるため、Ｎ＋埋め込み層とＮウエルで、ＰウエルとＰ＋基板を電位的に分離したことを特徴とする請求項３記載の集積化ＰＩＮホトダイオードセンサ。
5. 上記Ｐ＋埋め込み層とＰウエルとの間、またはＮ＋埋め込み層とＮウエルとの間で、Ｎ−エピタキシャル層を消滅させたことを特徴とする請求項１または３記載の集積化ＰＩＮホトダイオードセンサ。
6. 上記Ｎ＋基板またはＰ＋基板に与える電圧とＭＯＳトランジスタに与える電源電圧を別の端子から与えることを特徴とした請求項２または４記載の集積化ＰＩＮホトダイオードセンサ。
7. 昇圧回路を内在し、基板に電源電圧より高い電圧を与えたことを特徴とする請求項２または４記載の集積化ＰＩＮホトダイオードセンサ。

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