JP2005098981A - 半導体集積回路装置、測定結果管理システム、及び管理サーバ - Google Patents

Abstract

【課題】 実際に稼動している半導体集積回路装置の実動作に影響を与える要因を解析し、更にその要因を低減することが可能な半導体集積回路装置を提供する。
【解決手段】 測定対象である半導体集積回路１３１と、この半導体集積回路のジッタ又はノイズジッタ、ノイズ等の実動作に影響を与える物理量を測定する測定回路（半導体集積回路装置）１３０とを同一チップ上に構成する。測定回路の測定結果を解析し、測定対象の半導体集積回路を調整する回路にフィードバックさせる。
【選択図】図１

Description

本発明は半導体集積回路装置に関し、特に半導体集積回路の動作に影響を及ぼす物理量を測定して管理する技術に関する。

通常、システムに実装されている半導体集積回路装置（高速ＬＳＩ）に不具合が生じると、それを搭載しているシステムが正常に動作しなくなったり、システムダウンを起こして稼動停止してしまったりする。そのため、稼動中の高速ＬＳＩに不具合が生じないように様々な検査を行い、高速ＬＳＩの性能や品質を向上させている。

一般的な検査の方法の１つとしてＢＩＳＴを使用して検査する方法がある（例えば、特許文献１）。特許文献１では、ＢＩＳＴ機能を送出ユニット、受取ユニット、制御ユニット、及び中央論理ユニットに設けて信号相互接続を検査する技術が開示されている。更に、ＢＩＳＴを使用して検査し、検査結果を管理する技術も提案されている（例えば、特許文献２）。

又、半導体集積回路の性能を低下させる要因を特定して、検査する方法もある。

例えば、近年の高速ＬＳＩの設計において、性能向上を阻害する主要因となっているものとして電源ノイズやクロックジッタが挙げられる。このような電源ノイズやクロックジッタを測定するために、ＬＳＩ外部からのプロービング測定し、電源ノイズ波形やクロックジッタのピーク値を評価することにより検査が行われている。

更に、上記以外に性能向上を阻害する要因として、半導体装置の組み立て工程における不具合が挙げられる。半導体装置の組み立て工程における不具合から発生する性能や品質の低下を防ぐために、半導体集積回路を検査して性能低下の原因を発生する工程を解析し、必要に応じてその工程の製造装置の停止、若しくは製造装置を調整する方法がある（例えば、特許文献３）。

又、高速ＬＳＩの不具合として、稼働時間の経過と共に現れる劣化も挙げられる。劣化状況等を認識するために稼働時間を積算するための技術も提案されている（例えば、特許文献４）。

更には、電力消費をモニタリングして、不具合が生じないように管理する技術も提案されている（例えば、特許文献５）。

特表２００３−５２９１４５ 特開平１１‐３１３９９ 特開平８−１９５４０６ 特開平５−３２６８４５ 特開平２００３−７８３８

しかしながら、上記の従来技術では以下の問題を伴う。

特許文献１又は特許文献２のようなＢＩＳＴを使用して検査する場合、実施状況を予測し、その使用状況に応じてテストデータを作成して検査しているため、実際の稼動では予測を上回って、不具合が生じてしまう場合がある。又、設計時にノイズまたはジッタを予測することが困難である。

更に、ＢＩＳＴを使用して検査する場合、被測定対象以外の半導体集積回路は実動作していない（停止状態等）ため、実際に稼動させると他の半導体集積回路装置から影響を受けて、不具合が生じてしまう場合がある。

又、半導体集積回路の性能を低下させる要因は１つだけではなく、様々な要因が重なり合って性能が低下する場合もある。そのため、上述した従来技術では検査項目（測定内容）が特定されてしまうため、様々な要因が重なり合って性能が低下した場合、その要因を解析して取り除くことが出来ない。

更に、ノイズまたはジッタ測定する場合、高速ＬＳＩにおいて、ＬＳＩ上のノイズまたはジッタの測定が不可能である。これは、パッドやパッケージのピンにより帯域が劣化するため、ＬＳＩ上の高速信号をＬＳＩ外部に出力させることができないからである。又、プローピング測定を用いても、高速ＬＳＩで多用されるフリップチップの実装では、測定したい点の直近をプロービング測定するのが困難である。

更に、設計時に、半導体集積回路の動作に影響を与えるノイズまたはジッタを予測することが困難である上、ＬＳＩの製造後にノイズまたはジッタを低減することが非常に困難である点である。ノイズに関して、ＬＳＩの製造後に電源ノイズが過大であることがわかった場合、電源ノイズ対策であるオンチップデカップリング容量のＬＳＩを追加すると、高コストと開発の遅れとを招く問題があった。ジッタに関して、クロック信号を生成する位相同期ループ（以下、ＰＬＬ）のジッタに影響を与えるパラメータとして、ＰＬＬを構成するループフィルタの抵抗値または容量値、電圧制御発振器のゲイン、チャージポンプ回路の電流源の電流値、分周器の分周数がある。しかし、実際のジッタ値が不明でパラメータを明確に定められないため、低ジッタのＰＬＬの設計は非常に困難である。

更に、半導体集積回路の動作に影響を与える主要因であるノイズやジッタの低減策を発見するのが困難である点である。例えば、一般に、ジッタの原因は電源ノイズであり、ジッタと電源ノイズとの間には強い相関がある。従って、ジッタを低減するためには電源ノイズを低減する必要がある。電源ノイズを低減するためにはボード、パッケージ、ＬＳＩのいずれかの電源系を修正する必要がある。図４６で示すように、低周波の電源ノイズはボードの電源系で決まり、中周波の電源ノイズはパッケージの電源系で決まり、高周波の電源ノイズはＬＳＩの電源系で決まる。しかし、従来のジッタのピーク値や電源ノイズ波形の評価では、電源系のどこを修正すれば良いのかが明確に分からないため、試行錯誤で対策を行うしかなく、効率が悪い。

そこで、本発明は上記問題点を鑑みて発明されたものであって、第１の目的は、実際に稼動しているＬＳＩ上のノイズまたはジッタ等の半導体集積回路の動作に影響を与える要因を測定することを可能にすることにある。

また、第２の目的は、ＬＳＩの製造後でもノイズまたはジッタ等の半導体集積回路の動作に影響を与える様々な要因を低減することを可能にすることにある。

更に第３の目的は、ノイズまたはジッタ等の半導体集積回路の動作に影響を与える様々な要因の低減策を効率的に発見することが可能にすることにある。

更に、第４の目的は、実際に稼動しているＬＳＩ上のノイズまたはジッタ等の半導体集積回路の動作に影響を与える様々な要因を測定して監視し、システムの稼動停止を未然に防ぐことを可能にすることにある。

更に、第５の目的は、実際に稼動しているＬＳＩ上のノイズまたはジッタ等の半導体集積回路の動作に影響を与える様々な要因を測定して管理することにより、次世代の半導体集積回路に反映させることを可能にすることにある。

上記課題を解決するための第１の発明は、半導体集積回路装置であって、
測定対象の本体回路と、
前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路と
を有することを特徴とする。

上記課題を解決するための第２の発明は、上記第１の発明において、前記本体回路は、前記測定回路が測定動作している時は、常に動作していることを特徴とする。

上記課題を解決するための第３の発明は、上記第１又は上記第２の発明において、前記測定回路は、前記本体回路のジッタ情報を測定する測定回路であることを特徴とする。

上記課題を解決するための第４の発明は、上記第１又は上記第２の発明において、前記測定回路は、前記本体回路のノイズ情報を測定する測定回路であることを特徴とする。

上記課題を解決するための第５の発明は、上記第１又は上記第２の発明において、前記測定回路は、前記本体回路の温度情報を測定する測定回路であることを特徴とする。

上記課題を解決するための第６の発明は、上記第１又は上記第２の発明において、前記測定回路は、前記本体回路の電源情報を測定する測定回路であることを特徴とする。

上記課題を解決するための第７の発明は、上記第１又は上記第２の発明において、前記測定回路は、前記本体回路の電力情報を測定する測定回路であることを特徴とする。

上記課題を解決するための第８の発明は、上記第１又は上記第２の発明において、前記測定回路は、前記本体回路の応力情報を測定する測定回路であることを特徴とする。

上記課題を解決するための第９の発明は、上記第１又は上記第２の発明において、前記測定回路は、前記本体回路のデバイス性能を測定する測定回路であることを特徴とする。

上記課題を解決するための第１０の発明は、上記第１から上記第９のいずれかの発明において、前記測定回路が測定する物理量が、前記本体回路の実動時の、ジッタ情報、ノイズ情報、温度情報、電源情報、電力情報、応力情報又はデバイス性能の情報の少なくとも一以上であることを特徴とする。

上記課題を解決するための第１１の発明は、上記第１から上記第１０のいずれかの発明において、前記測定回路を、同一チップ上に複数設けることを特徴とする。

上記課題を解決するための第１２の発明は、上記第１から上記第１１のいずれかの発明において、前記測定回路が測定した物理量に基づいて、前記本体回路の実動作に影響を与える物理量を解析する解析手段を有することを特徴とする。

上記課題を解決するための第１３の発明は、上記第１２の発明において、前記解析手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする。

上記課題を解決するための第１４の発明は、上記第１２の発明において、前記解析手段を、前記本体回路及び前記測定回路が設けられたチップの外部に設けることを特徴とする。

上記課題を解決するための第１５の発明は、上記第１３の発明において、前記解析手段に、前記測定回路の測定結果を伝送する伝送手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする。

上記課題を解決するための第１６の発明は、上記第１４の発明において、前記外部に設けられた解析手段に、前記測定回路の測定結果を伝送する伝送手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする。

上記課題を解決するための第１７の発明は、上記第１２から上記第１６のいずれかの発明において、前記チップ上に本体回路が少なくとも１つ設けられ、更に測定回路が複数設けられている場合、前記解析手段は、複数の測定回路から測定結果を受信し、本体回路の実動作に影響を与える物理量を解析するように構成されていることを特徴とする。

上記課題を解決するための第１８の発明は、上記第１から上記第１７のいずれかの発明において、前記測定回路の測定結果を蓄積する蓄積手段を有することを特徴とする。

上記課題を解決するための第１９の発明は、上記第１８の発明において、前記蓄積手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする。

上記課題を解決するための第２０の発明は、上記第１８の発明において、前記蓄積手段を、前記本体回路及び前記測定回路が設けられたチップの外部に設けることを特徴とする。

上記課題を解決するための第２１の発明は、上記第１８から上記第２０のいずれかの発明において、前記蓄積手段は、前記測定回路の測定結果と、前記測定回路の測定結果の測定時間、測定位置又は、測定状態を特定する測定情報とが関連付けられて蓄積されることを特徴とする。

上記課題を解決するための第２２の発明は、上記第２１の発明において、前記測定情報は、前記測定回路以外の測定回路が測定した測定結果であることを特徴とする。

上記課題を解決するための第２３の発明は、上記第２１又は上記第２２の発明において、前記測定情報に基づいて、前記本体回路の実動作に影響を与える物理量を解析する解析手段を有することを特徴とする。

上記課題を解決するための第２４の発明は、上記第１２から上記第２３のいずれかの発明において、前記解析手段の解析に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする。

上記課題を解決するための第２５の発明は、上記第１２から上記第２４のいずれかの発明において、前記解析手段の解析結果に基づいて、前記本体回路に影響を与える物理量を改善する改善手段を有することを特徴とする。

上記課題を解決するための第２６の発明は、上記第１から上記第２５のいずれかの発明において、前記測定回路の測定結果の情報量を減量する減量手段を有することを特徴とする。

上記課題を解決するための第２７の発明は、測定結果管理システムであって、
測定対象の本体回路と、
前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路と、
前記測定回路の測定結果と前記本体回路を一意に識別する識別情報とを送信する送信手段と
を有する半導体集積回路装置と、
前記送信された測定結果と識別情報とを受信する受信手段と、
前記受信した測定結果を識別情報毎に管理する管理手段と
を有する管理サーバと
を有することを特徴とする。

上記課題を解決するための第２８の発明は、上記第２７の発明において、前記送信手段は測定結果と前記本体回路を一意に識別する識別情報とを暗号化する暗号化手段を有することを特徴とする。

上記課題を解決するための第２９の発明は、上記第２８の発明において、前記受信手段は、送信された測定結果と識別情報とを復号する復号化手段を有することを特徴とする。

上記課題を解決するための第３０の発明は、上記第２７から上記第２９のいずれかの発明において、前記管理サーバは、
前記管理手段が管理している測定結果に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする。

上記課題を解決するための第３１の発明は、測定対象の本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路を有する半導体集積回路装置から送信される前記測定回路の測定結果を管理する管理サーバであって、
送信されて来た測定結果と、前記本体回路を一意に識別する識別情報とを受信する受信手段と、
前記受信した測定結果を識別情報毎に管理する管理手段と
を有することを特徴とする。

上記課題を解決するための第３２の発明は、上記第３１の発明において、前記受信手段は、送信された測定結果と識別情報とが暗号化されている場合、暗号化された測定結果と識別情報とを復号する復号化手段を有することを特徴とする。

上記課題を解決するための第３３の発明は、上記第３２の発明において、前記管理サーバは、
前記管理手段が管理している測定結果に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする。

上記課題を解決する第３４の発明は、測定対象の半導体集積回路と、ノイズを測定する手段を有する測定回路とが同一チップ上に構成されており、前記測定対象の半導体集積回路の制御信号が前記測定回路にも入力されていることを特徴とする。

上記課題を解決する第３５の発明は、測定対象の半導体集積回路と、ジッタを測定する手段を有する測定回路とが同一チップ上に構成されており、前記測定対象の半導体集積回路の動作開始を制御する信号が前記測定回路にも入力されていることを特徴とする。

上記課題を解決する第３６の発明は、上記第３４の発明又は第３６の発明において、前記測定回路が測定したノイズ、またはジッタのピーク値を保持する手段を有する回路ブロックを備えたことを特徴とする。

上記課題を解決する第３７の発明は、上記第３４の発明又は第３５の発明において、前記測定回路は、一定期間のノイズ、またはジッタをリアルタイムで測定することを特徴とする。

上記課題を解決する第３８の発明は、上記第３７の発明において、前記測定回路によって得られた時系列の測定結果を、周波数領域に変換し、周波数領域で解析することを特徴とする。

上記課題を解決する第３９の発明は、上記第３７の発明において、前記測定回路によって得られた測定結果の高周波成分を削除するフィルタを有する回路ブロックを備えたことを特徴とする。

上記課題を解決する第４０の発明は、上記第３４の発明又は第３５の発明において、前記測定回路により得られた測定結果をシリアル化して出力する手段を有する回路ブロックを備えたことを特徴とする。

上記課題を解決する第４１の発明は、上記第３４の発明又は第３５の発明において、前記測定回路により得られた測定結果を保存するためのメモリ回路を備えたことを特徴とする。

上記課題を解決する第４２の発明は、上記第３４の発明又は第３５の発明において、前記測定回路は、前記測定対象である半導体集積回路と同一の電源から電源供給を行っていることを特徴とする。

上記課題を解決する第４３の発明は、上記第４２の発明において、前記測定回路と、前記測定対象である半導体集積回路との間に電源ノイズを遮断するフィルタを挿入したことを特徴とする。

上記課題を解決する第４４の発明は、上記第３４の発明又は第３５の発明において、前記測定回路は、入力信号と出力信号との両方がデジタル信号であることを特徴とする。

上記課題を解決する第４５の発明は、上記第３５の発明において、前記測定回路は、遅延線と位相比較回路とを備えたことを特徴とする。

上記課題を解決する第４６の発明は、上記第４５の発明において、前記測定回路は、遅延の異なる２つ以上の遅延線を備えたことを特徴とする。

上記課題を解決する第４７の発明は、上記第４５の発明において、前記測定回路は、遅延線の遅延ばらつきを補正する回路を備えたことを特徴とする。

上記課題を解決する第４８の発明は、上記第３５の発明において、前記測定回路は、位相検出回路とチャージポンプ回路とを備えたことを特徴とする。

上記課題を解決する第４９の発明は、上記第３４の発明において、前記測定回路は、電圧比較器を備えたことを特徴とする。

上記課題を解決する第５０の発明は、上記第４９の発明において、前記測定回路は、ハイパスフィルタを備えたことを特徴とする。

上記課題を解決する第５１の発明は、上記第４９の発明において、前記測定回路は、電圧比較器に入力する参照電圧を発生する回路を備えたことを特徴とする。

上記課題を解決する第５２の発明は、上記第３４の発明又は第３５の発明において、前記測定回路により得られた測定結果を、第２の半導体集積回路へ入力することを特徴とする。

上記課題を解決する第５３の発明は、上記第５２の発明において、前記第２の半導体集積回路がノイズまたはジッタを調整する調整回路であることを特徴とする。

上記課題を解決する第５４の発明は、上記第５３の発明において、前記調整回路が位相同期ループ（ＰＬＬ）であることを特徴とする。

上記課題を解決する第５５の発明は、上記第５３の発明において、前記調整回路が電源ノイズ低減回路であることを特徴とする。

上記課題を解決する第５６の発明は、上記第３４から第５５の発明のいずれかに記載の半導体集積回路を搭載したことを特徴とする半導体集積回路装置。

本発明によると、ノイズまたはジッタ等の半導体集積回路の実動作に影響を与える物理量を測定する各種測定回路を測定対象の半導体集積回路と同一チップ上に搭載することにより、実動作でのノイズまたはジッタ等の半導体集積回路の実動作に影響を与える物理量を測定することが可能となる。

又、得られた測定結果を、測定対象の半導体集積回路を調整する回路にフィードバックすることにより、半導体集積回路の製造後でもノイズまたはジッタ等の半導体集積回路の実動作に影響を与える物理量を低減することが可能となる。

さらに、時系列の測定結果を周波数領域に変換し、周波数領域で解析することにより、ボード、パッケージ、ＬＳＩの電源系のどこを修正すれば良いのかが明確に分かり、ノイズまたはジッタの低減策を効率的に発見することが可能となる。

更に、実際に稼動（実動作）している半導体集積回路装置の動作に影響を与える様々な要因を解析して監視しているので、システムの稼動停止を未然に防ぐことが可能となる。

更に、実際に稼動している半導体集積回路の動作に影響を与える様々な要因を解析して管理することにより、次世代の半導体集積回路に反映させることが可能となる。

本発明の半導体集積回路は、測定対象である実動作している半導体集積回路と、この半導体集積回路のジッタ又はノイズジッタ、ノイズ等の半導体集積回路の実動作に影響を与える物理量を測定する測定回路とを同一チップ上に構成することにより、本発明の目的を達成することができる。

又、本発明の測定回路の測定結果を、測定対象の半導体集積回路を調整する回路にフィードバックすることにより、本発明の目的を達成することができる。

本発明における第１の実施の形態について説明する。

図１は、本発明における半導体集積回路装置の概念図である。

半導体集積回路装置１３０の内部に、本発明による半導体集積回路１３１、即ち測定回路が搭載されている。

測定回路は、測定対象の半導体集積回路と同一のチップ上に配置されている。更に、測定回路は、実動作している半導体集積回路の動作に影響を与える物理量を測定する。尚、本発明におけるチップとは、１枚のチップの最少単位のみではなく、複数のチップが高速信号配線で接続されて１つの単位となる、例えばＳｉＰ（System in a Package）や３次元ＬＳＩの１つもチップとする。又、実動作している半導体集積回路とは、この半導体集積回路が設置されているチップの端子に電源が入力されている状態のことを示す。そして、この端子は、テスト用端子等、試験時に一時的に用いられるものではない。

本発明における測定回路について説明する。
尚、本実施例では、半導体集積回路内のクロック信号の周期の変動（周期ジッタ）を測定する測定回路を、電源電圧１．０Ｖ、９０ｎｍ
ＣＭＯＳプロセス技術を用いて実現した場合について説明する。又、本実施例では、測定対象の信号として半導体集積回路のクロック信号を用いて説明するが、これに限るものではない。例えば、半導体集積回路が出力するデータ信号であってもよい。

図２は、第１の実施の形態における測定回路のブロック図である。

図２に示す通り、測定回路１３０は、遅延発生回路１０と位相比較回路１１とキャリブレーション回路１７とから構成されている。

遅延発生回路１０には、測定対象の半導体集積回路の２ＧＨｚのクロック信号１８と、キャリブレーション回路１７からの４ビットの遅延調整信号３２とが入力される。クロック信号１８は、実動作している半導体集積回路内を通っているクロック信号である。又、本実施例では、このクロック信号は半導体集積回路の設計時に２ＧＨｚに設定されているものとする。

遅延発生回路１０のブロック図を図３に示す。図３に示したように、遅延発生回路１０は２０ｐｓの固定遅延部３０と位相補間回路３１とから構成されている。そして、キャリブレーション回路１７からの４ビットの遅延調整信号３２が固定遅延部３０に入力される。

遅延発生回路１０は、３４０ｐｓから６６０ｐｓまで５ｐｓ刻みでクロック信号１８の遅延信号を６４個出力するものである。５ｐｓづつ遅延する遅延信号は、インバータ1段あたりの遅延（１０ｐｓ）より小さいため、位相補間回路３１を用いて遅延信号を生成する。具体的には、２０ｐｓの固定遅延を１段目の位相補間回路３４に入力することにより、２０ｐｓの半分である１０ｐｓ刻みの遅延信号を生成し、これを２段目の位相補間回路３５に入力することにより１０ｐｓの半分である５ｐｓ刻みの遅延信号を生成する。

続いて、位相比較回路１１について説明する。

位相比較回路１１には、遅延発生回路の出力３３と、クロック信号１８とが入力される。

位相比較回路１１の構成を図４に示す。

位相比較回路１１は、６４個のフリップフロップ３６から構成されている。各フリップフロップのデータ入力には遅延発生回路１０から出力された６４個の遅延信号の出力３３が接続され、各フリップフロップのクロック入力に、測定対象のクロック信号１８が接続される。

位相比較回路１１は、測定する対象のクロック信号１８の立ち上がりエッジと、遅延発生回路１０の出力３３の各立ち上がりエッジとの内、どちらが先に立ち上がったかを判定するものである。遅延発生回路の出力３３の立ち上がりエッジが、測定する対象のクロック信号１８の立ち上がりエッジよりも早い場合は、フリップフロップ３６はhighレベルの信号を出力する。遅延発生回路の出力３３の立ち上がりエッジが、測定する対象のクロック信号１８の立ち上がりエッジよりも遅い場合は、フリップフロップ３６はlowレベルの信号を出力する。従って、フリップフロップ３６を用いることにより、測定する対象のクロック信号１８の立ち上がりエッジと、遅延発生回路の出力３３の立ち上がりエッジとの内、どちらが先に立ち上がったかを判定することができる。

ここで、図５を用いて、上述した遅延発生回路１０と位相比較回路１１とを使用することによって、クロック信号の周期を測定する方法について説明する。

図５に示すように、測定する対象であるクロック信号１８の第１の立ち上がりエッジ４０を起点として、３４０ｐｓ後から６６０ｐｓ後までの範囲に、遅延発生回路１０から出力された、６４個の遅延発生回路の出力３３の立ち上がりエッジが５ｐｓ刻みの等間隔で存在する。測定する対象であるクロック信号１８の第２の立ち上がりエッジ４１と、遅延発生回路１０から出力された６４個の５ｐｓ刻みの遅延発生回路の出力３３の立ち上がりエッジとの内、どちらが先に立ち上がったかを６４個のフリップフロップ３６それぞれで判定することにより、クロック信号の周期を５００ｐｓ±１６０ｐｓの範囲で５ｐｓ刻みで測定することができる。これにより、ジッタを含んでいるクロック信号の周期を測定することができる。

例として、測定する対象のクロック信号１８にジッタがない、理想的な場合について説明する。

測定する対象のクロック信号１８の第１の立ち上がりエッジ４０を起点として、５００ｐｓ後に測定する対象の２ＧＨｚのクロック信号１８の第２の立ち上がりエッジ４１が存在する。第１の立ち上がりエッジ４０から第２の立ち上がりエッジ４１までの時間がクロック信号の周期である。

測定する対象のクロック信号１８の第１の立ち上がりエッジ４０を起点として、３４０ｐｓ後から５００ｐｓ後までの範囲で立ち上がった遅延発生回路の出力３３は、測定する対象のクロック信号１８の第２の立ち上がりエッジ４１よりも早い。そのため、各フリップフロップの出力はhighレベルとなり、位相比較回路１１の出力Ａ［３１：０］にはすべてhighレベルの信号が出力される。

一方、測定する対象のクロック信号１８の第１の立ち上がりエッジ４０を起点として、５００ｐｓ後から６６０ｐｓ後までの範囲で立ち上がった遅延発生回路の出力３３は、測定する対象のクロック信号１８の第２の立ち上がりエッジ４１よりも遅い。そのため、各フリップフロップの出力はlowレベルとなり、位相比較回路１１の出力Ａ［６３：３２］にはすべてlowレベルの信号が出力される。

従って、位相比較回路１１の出力Ａ［６３：０］において、highレベルが出力されている最上位ビットＡ［３１］が、測定対象であるクロック信号の周期５００ｐｓに対応する。

クロック信号にジッタがある現実的な信号の場合は、クロック信号の周期が５００ｐｓよりも短ければ、highレベルが出力されている最上位ビットがＡ［３０］からＡ［０］のいずれかになり、クロック信号の周期が５００ｐｓよりも長ければ、highレベルが出力されている最上位ビットがＡ［３３］からＡ［６３］のいずれかになる。この測定結果は、６４ビットのデジタル信号として出力される。

続いて、上述した測定回路により測定された測定結果のデータ量を減らすためのプライオリティエンコーダ１２について説明する。

上述した測定回路の位相比較回路１１からの６４個の出力Ａ［６３：０］をすべて測定結果として出力するには、出力ピンを６４本用意する必要があり、コスト高になってしまう。そこで、出力本数を減らすために、プライオリティエンコーダ１２を使用する。

位相比較回路１１の６４個の出力Ａ［６３：０］において、highレベルが出力されている最上位ビットが測定対象であるクロック信号１８の周期を表しているため最も重要である。一方、highレベルが出力されている最上位ビットより下位にあるビットはすべてhighレベルの信号であり、highレベルが出力されている最上位ビットより上位にあるビットはすべてlowレベルの信号である。そのため、highレベルが出力されている最上位ビット以外の出力信号は予測可能である。そこで、highレベルが出力されている最上位ビットのビット位置のみを、プライオリティエンコーダ１２により２進化して出力する。

このプライオリティエンコーダ１２の出力は、ピーク値保持回路１３とデジタルローパスフィルタ１４とに入力される。

プライオリティエンコーダ１２は、highレベルが出力されている最上位ビットのビット位置を、２進化して出力する符号化する回路である。プライオリティエンコーダ１２を用いることにより、位相比較回路１１の６４個の出力を６ビット出力に削減することができる。

１７は、キャリブレーション回路である。

上述した通り、遅延発生回路１０では３４０ｐｓから６６０ｐｓまで５ｐｓ刻みの遅延を６４個出力する。しかしながら、実際のＬＳＩではプロセスばらつき、電源電圧変動、温度変化により、遅延変動が生じる。そのため、設計通りの遅延を実現するのは非常に困難である。遅延変動があると、測定結果のジッタの値の確度がなくなるため問題である。そこで、プロセスばらつき、電源電圧変動、温度変化による遅延変動を補正する必要が生じる。

測定対象の２ＧＨｚのクロック信号１８にジッタがある場合でも、クロック周期の平均値は５００ｐｓになる。従って、遅延発生回路１０において設計通りの遅延が実現された場合、プライオリティエンコーダ１２の出力の最上位ビットがhighレベルになる確率は５０％である。しかし、遅延発生回路１０の遅延が設計より短い場合、プライオリティエンコーダ１２の出力の最上位ビットがhighレベルになる確率が５０％以上になる。逆に、遅延発生回路１０の遅延が設計より長い場合、プライオリティエンコーダ１２の出力の最上位ビットがhighレベルになる確率が５０％以下になる。

従って、プライオリティエンコーダ１２の出力の最上位ビットがhighレベルかlowレベルかを複数回調べることにより、遅延発生回路１０の遅延が設計より長いか短いかを判断することができる。この判断結果を遅延発生回路１０にフィードバックすることにより、遅延発生回路１０において設計通りの遅延を実現させるのがキャリブレーション回路１７である。

図２で示すように、キャリブレーション回路１７には、リセット信号２０と、測定する対象のクロック信号１８と、プライオリティエンコーダ１２の出力である最上位ビットとが入力される。キャリブレーション回路１７は、遅延発生回路１０にビットの遅延調整信号３２を出力する。

又、キャリブレーション回路１７は、測定開始の際にキャリブレーションを１度だけ行う。リセット信号２０をキャリブレーション回路１７に入力することにより、キャリブレーション動作を開始し、遅延調整信号３２Ｂ［３：０］を（１０００）に初期化する。キャリブレーション動作中は、プライオリティエンコーダ１２の出力の最上位ビットがhighレベルになる確率が５０％以上であるか以下であるかを調べる。そして、highレベルになる確率が５０％以上であれば、遅延調整信号３２Ｂ［３：０］に１を加算することにより遅延発生回路１０の遅延を増大させ、５０％以下であれば、遅延調整信号３２Ｂ［３：０］に１を減算することにより遅延発生回路１０の遅延を減少させる。このように、遅延判定と遅延調整とを３２回繰り返すことにより、プロセスばらつき、電源電圧変動、温度変化による遅延変動を補正し、遅延発生回路１０において設計通りの遅延を実現することができる。

キャリブレーション回路１７は、遅延判定と遅延調整とを３２回繰り返した後、遅延調整信号３２の値を保持して、キャリブレーションを完了する。

続いて、上述した測定回路により測定された測定結果のピーク値のみを出力するピーク値保持回路について、図６を用いて説明する。

上述したジッタを測定する測定回路１４１に、ジッタを時系列に測定する回路１４４、即ち位相比較回路１１及びピーク値保持回路１３が構成されている。尚、ピーク値保持回路１３が測定回路内に構成されている場合について説明するが、測定回路の外に構成されていてもよい。又、ピーク値保持回路１３は、上述した測定回路の位相比較回路１１に接続される構成であっても良いが、位相比較回路１１とピーク値保持回路１３との間にプライオリティエンコーダ１２が接続されていることが好ましい。本実施例では、プライオリティエンコーダ１２が接続されている構成を用いて説明する。

ピーク値保持回路１３は、プライオリティエンコーダ１２から出力される６ビットのクロック周期測定結果の内、最大値または最小値を保持して６ビットで出力する。これにより、周期ジッタを含んだクロックの周期の最大値および最小値を測定することができる。最大値・最小値選択信号２１がhighレベルの信号の場合は最大値を保持し、最大値・最小値選択信号２１がlowレベルの信号の場合は最小値を保持する。保持している最大値または最小値の初期化は、キャリブレーション回路１７からのピーク値リセット信号２３で行われる。

このように、ピーク値保持回路を用いると、ジッタのピーク値のみを測定することが可能となる。

続いて、上述した測定回路により測定された測定結果の高周波成分を削除するデジタルローパスフィルタについて、図７を用いて説明する。尚、本実施例ではローパスフィルタを用いて説明するが、バンドパスフィルタも用いても良い。

上述したジッタを測定する測定回路１４１に、ジッタを時系列に測定する回路、即ち位相比較回路１１及びデジタルローパスフィルタ１４が構成されている。尚、ローパスフィルタが測定回路内に構成されている場合について説明するが、測定回路外に構成されていてもよい。又、デジタルローパスフィルタ１４は、上述した測定回路の位相比較回路１１に接続される構成であっても良いが、位相比較回路１１とデジタルローパスフィルタとの間にプライオリティエンコーダ１２が接続されている構成の方が好ましい。ここでは、プライオリティエンコーダ１２が接続されている構成を用いて説明する。

プライオリティエンコーダ１２から出力される６ビットのクロック周期測定結果は、データ量としては１２Ｇｂｐｓになる。周期ジッタの最大値および最小値の測定が目的の場合は、測定結果を間欠的に出力すれば良い。しかしながら、周期ジッタの周波数成分を解析する場合は、測定結果を連続的にデータの漏れがないように出力する必要がある。

周期ジッタの周波数成分を解析するために、クロック周期測定結果である１２Ｇｂｐｓのデータを測定回路の外部に出力する場合、例えば、１Ｇｂｐｓを送出できるピンを１２本用意する必要があり、コスト高になってしまう。そこで、出力のピン数を削減するために、測定結果の高周波成分を、デジタルローパスフィルタ１４を用いて削除して６ビットのデータで出力する。

具体的には、６ビットで１２Ｇｂｐｓの測定結果の高周波成分をデジタルローパスフィルタ１４によって削除することにより、１／８倍の１．５Ｇｂｐｓのデータに削減する。測定結果の帯域に関しては、当初の１ＧＨｚから１／８倍の１２５ＭＨｚに減少し、１２５ＭＨｚから１ＧＨｚの成分は削除されるが、１２５ＭＨｚ以下の成分は保存される。これにより、データを減らすことが可能となる。

上述したように、測定結果の帯域と出力のピン数とはトレードオフの関係にある。例えば、デジタルローパスフィルタ１４のカットオフ周波数が高いほど、測定結果の高周波成分が出力されるので、データ量が増大し、出力のピン数は増大する。逆に、デジタルローパスフィルタ１４のカットオフ周波数が低いほど、測定結果の低周波成分しか出力されないので、データ量が減少して出力のピン数は減少する。

このようにローパスフィルタを用いると、測定結果の帯域が低くても低周波成分の測定結果を出力することが可能となる。

尚、上述したピーク値保持回路１３及びデジタルローパスフィルタ１４が測定回路に接続されている構成の場合、図２に示すように、セレクタ１５を設け、ピーク値保持回路１３の６ビット出力、又はデジタルローパスフィルタ１４の６ビット出力を選択して出力する構成にする。

次に、測定結果のデータ量を減らすシリアル化回路を設けた構成について図８を用いて説明する。

上述したジッタを測定する回路１４１に、ジッタを時系列に測定する回路１４４、即ち位相比較回路１１及びシリアル化回路１６が構成されている。尚、シリアル化回路が測定回路内に構成されている場合について説明するが、測定回路外に構成されていてもよい。又、シリアル化回路１６は、位相比較回路１１に接続されている構成であってもよいが、プライオリティエンコーダ１２、ピーク値保持回路１３、デジタルローパスフィルタ１４、又はセレクタ１５に接続されている構成の方が好ましい。本実施例では、セレクタ１５に接続されている構成を用いて説明する。

シリアル化回路１６は、ｍビットの出力をｎビット（ｍ＞ｎ）に変換するものである。本実施例においては、セレクタ１５から出力される６ビットの出力を、２ビットに変換して出力する。

このように、シリアル化回路を設けると、出力信号の本数を削減することができる。

次に、上述した測定回路が測定した測定結果を蓄積するメモリ回路について、図９を用いて説明する。

上述したジッタを測定する測定回路１４１に、ジッタを時系列に測定する回路１４４、即ち位相比較回路１１及びメモリ回路５０が構成されている。尚、メモリ回路が測定回路内に構成されている場合について説明するが、測定回路外に構成されていてもよく、更に測定回路と同一チップ上に構成されていても、チップ外に構成されていても良い。又、メモリ回路は、上述した測定回路の位相比較回路１１又はシリアル化回路１６の出力を蓄積する構成であっても良いが、容量に制限があるため、上述したプライオリティエンコーダ１２、ピーク値保持回路１３、又はデジタルローパスフィルタ１４を用いてデータ量を減らし、メモリ回路に蓄積させる構成の方が好ましい。又、メモリ回路は、後述する解析部での解析結果を蓄積する構成であってもよい。

メモリ回路５０は、ジッタ測定回路の測定結果と、測定結果の測定時間とを関連付けて蓄積する。更に、メモリ回路５０は、ジッタ以外を測定する測定回路が測定した測定結果を蓄積する。

このようなメモリ回路を構成すると、測定する度に測定結果を出力する必要がなくなる。又、測定後に測定結果を低速で出力すればよいので、測定結果の高帯域化と出力１９のピン数削減とを両立することが可能となる。

次に、上述した測定回路で得られた測定結果を解析する解析部について、図１０を用いて説明する。尚、解析部が測定回路内に構成されている場合について説明するが、測定回路外に構成されていてもよい。又、解析部１５０は、上述した測定回路の位相比較回路１１又はシリアル化回路１６の出力や、上述したプライオリティエンコーダ１２、ピーク値保持回路１３、又はデジタルローパスフィルタ１４を用いてデータ量が減らされた測定結果に基づいて解析しても良いが、メモリ回路５０に蓄積されているデータに基づいて解析するのが好ましい。

解析部１５０は、測定結果に基づいて、半導体集積回路の動作に影響を与える物理量を解析するものである。

解析部における解析動作の一例として、解析部が周期ジッタ量を解析する方法について説明する。

解析部は、シリアル化回路１６から出力されるクロック信号の周期と半導体集積回路の設計時に設定されたクロック周期とを比較することにより、周期ジッタ量を解析する。

続いて、周期ジッタ量の最大値及び最小値を測定する場合について説明する。尚、ここではピーク値保持回路１３からの出力結果を用いて解析する場合について説明する。

周期ジッタの最大値及び最小値を測定する場合、解析部は任意のタイミングで１点だけ測定結果を採取すればよい。これは、例えば約１００００回などの多数のクロック周期測定結果がピーク値保持回路１３に入力された後であれば、ピーク値保持回路１３からの出力結果の変化はほとんどないためである。

従って、測定回路が多数のクロック周期を測定した後、解析部は任意のタイミングでシリアル化回路１６からの出力データを採取する。解析部は採取した測定結果の最大値、即ちクロック信号１８のクロック周期の最大値と半導体集積回路の設計時に設定したクロック周期とを比較することにより、周期ジッタの最大値を解析する。同様に、解析部は採取した測定結果の最小値、即ちクロック信号１８のクロック周期の最小値と半導体集積回路の設計時に設定したクロック周期とを比較することにより、周期ジッタの最小値を解析する。

尚、ここでは１つの測定回路からの出力に基づいて解析する場合について説明したが、チップ内に複数の測定回路を設け、複数の測定回路からの出力に基づいて、各々解析する構成でも良い。また、解析部は、測定回路と同一チップ上に構成されていても、チップ外に構成されていても良いが、チップ外に設けられている場合は、図１１に示すように伝送部を設け、伝送部が解析部に送信する。

続いて、解析部が周期ジッタの周波数成分を解析する場合について説明する。尚、デジタルローパスフィルタ１４からの出力結果を用いて解析する場合について説明する。

周期ジッタの周波数成分を解析する解析部は、リアルタイムオシロスコープとパーソナルコンピュータとを有する。

ここで、２ＧＨｚのクロック信号の周期の測定結果に対して１ＭＨｚ以上の周期ジッタの周波数成分を解析する方法について図１２を用いて説明する。

周期ジッタの周波数成分を解析する場合、測定結果を連続的にデータの漏れがないように出力する必要がある。そのため、リアルタイムオシロスコープ４４は、連続する２０００回以上のクロック信号の周期の全測定結果４３をデジタルデータとして測定し、その測定データをパーソナルコンピュータ４５に出力する。パーソナルコンピュータ４５上で、測定デジタルデータをフーリエ変換することにより、ジッタの周波数成分４６を得ることができる。

図１３に、クロック周期の時間依存と、クロック周期の周波数依存との例を示す。縦軸がクロック信号の周期の測定結果を表しており、横軸は時間（回数）を表しています。クロック信号の周期の周波数依存のグラフには、低周波と中周波と高周波との３つのピークがあり、中でも中周波のピークが最大である。従って、中周波のジッタを低減するのが最も重要であるので、図４６に示したパッケージの電源系を修正することにより、中周波の電源ノイズを低減すべきである、という指針を明確に得ることができる。

尚、この周期ジッタの周波数成分を解析する解析部はチップの外部に設けられており、伝送部が測定結果を解析部に送信する。

次に、解析した結果に基づいて、故障警告するための監視部を有する構成について説明する。

監視部は、図１０に示した通り、解析部に接続されるものであり、異常を検知すると警告情報を送出するものである。尚、監視部が測定回路内に構成されている場合について説明するが、測定回路外に構成されていてもよい。

監視部の動作の一例について説明する。

監視部は、解析部が解析したジッタ量がある一定の値を超えると、異常なゆらぎを検知したとして、同一チップ上のＭＰＵに対して異常信号を送出する。異常信号を受けたＭＰＵは、例えば、この半導体集積回路を搭載している装置の表示部に警告情報を表示させたり、通信回線（インターネット、携帯電話等）を介して警告情報を管理者に通知したりする。この警告情報は、この半導体集積回路を搭載している装置を識別する識別情報や、異常を検知した時刻や、故障予測情報等である。

次に、解析したジッタに基づいて、ジッタを低減させる方法について説明する。

図１４に示すように、本実施の形態における半導体集積回路装置は、ジッタ測定回路１４１とノイズまたはジッタを調整する調整回路１４７と測定データ処理回路１１２とから構成されている。尚、このジッタ測定回路１４１は、上述した測定回路と解析部とを含むものである。

測定回路１４１で得られた測定結果１４８は、測定データ処理回路１１２に入力される。測定データ処理回路１１２は、ジッタを低減するために必要な制御信号１４９を、ジッタを調整する回路１４７へ出力する。

ジッタを測定する回路１４１と、ジッタを調整する回路１４７と、測定データ処理回路１１２とのループにおいて、制御信号１４９によってジッタに影響を与えるパラメータをフィードバック制御により動的に変化させることにより、ジッタを最小にすることが可能となる。

ここで、ジッタを低減させる方法の一例について説明する。

図１５に示すように、本実施の形態における半導体集積回路装置は、ジッタ測定回路１１０と、測定対象の半導体集積回路のＰＬＬ１１１と測定データ処理回路１１２とから構成されている。ＰＬＬ１１１が出力するクロック信号１１５はジッタ測定回路１１０に入力される。尚、このジッタ測定回路１１０は、上述した測定回路と解析部とを含むものである。

ジッタ測定回路１１０で得られたジッタ測定結果１１３は、測定データ処理回路１１２に入力される。測定データ処理回路１１２では、ＰＬＬ１１１のジッタを低減するために必要なＰＬＬの制御信号１１４をジッタ測定結果１１３から判断して生成し、ＰＬＬ１１１へ出力する。ジッタ測定回路１１０とＰＬＬ１１１と測定データ処理回路１１２とのループにおいて、ＰＬＬの制御信号１１４によってジッタに影響を与えるパラメータを動的に変化させることにより、ジッタが最小となるようにフィードバック制御を行うことができる。

ここで、ジッタに影響を与えるパラメータを動的に変化させる方法の一例を、図１６を用いて説明する。

ＰＬＬ１１１は、２つの入力信号の位相差を検出する位相比較器１６０１、位相比較器１６０１からの位相差信号をデジタル信号からアナログ信号に変換するチャージポンプ回路１６０２、ループフィルタ１６０３、分周器１６０４、および周波数制御信号の電圧レベルにより発振周波数が変化する電圧制御発振器１６０５から構成されており、帰還ループを構成している。

まず、位相比較器１６０１が入力信号と電圧制御発振器１６０５の出力信号の位相差を検知する。この位相差に基づいて、チャージポンプ回路１６０２とループフィルタ１６０３とが電圧制御発振器の入力電圧レベルを上下させる。定常状態では、電圧制御発振器１６０５の発振周波数を分周器１６０４が分周した信号の周波数と入力信号とが一致する。つまり、定常状態では、入力信号のＮ倍の発振周波数の信号が出力から得られる。

ここで、ＰＬＬ１１１は、lcp Kvco*R/Nで決まるループバンド幅がある。尚、lcpはチャージポンプ回路の設計パラメータ、Kvcoは電圧制御発振器１６０５の設計パラメータ、Rはループフィルタの設計パラメータ、Nは、分周器１６０４の分周比である。このループバンド幅が高いと、ＰＬＬ１１１の電源が変動した際に、電圧制御発振器１６０５に生じるジッタの高周波成分を抑制することができる。

したがって、解析手段が解析した高周波成分の情報により、中周波あるいは高周波のジッタが大きいと解析された場合、ＰＬＬ１１１のループバンド幅が高くなるように、チャージポンプ回路の設計パラメータlcpを大きくすることで、ＰＬＬ１１１の電源電圧変動に対するジッタ耐力を改善することができる。そして、結果としてクロック信号のジッタを低減することが可能となる。

上述した構成をとると、従来のＰＬＬ設計時にすべてのパラメータを決定し確定する方法に比べ、本実施の形態ではクロック信号１１５のジッタを低減することが可能となる。

尚、上述した本実施例の測定回路が測定するジッタはアナログ量である。そのため、ジッタを測定するためにアナログ電圧を入力または出力する場合がある。しかし、ＬＳＩ上でアナログ電圧を伝搬させるのは、ノイズによってアナログ電圧が劣化するため困難である。そこで、図１７に示した通り、ジッタを測定する回路１４１において、入力７９がＤ／Ａコンバータ７３に接続され、出力１９がＤ／Ａコンバータ６２に接続される構成にし、入力７９と出力１９との両方をすべてデジタル信号にする構成にしてもよい。

又、上述した本実施例の測定回路は、図１８に示すように、測定対象の半導体集積回路１４０と同一の電源線１２１および接地線１４６を使用するように構成しても良い。このように電源線１２１と測定回路１４１との間に電源フィルタ９１を挿入すると、電源ノイズが測定回路１４１に侵入するのを防止することができる。これにより、ノイズまたはジッタを測定する回路１４１専用の電源供給が不要となるため低コスト化することが可能となる。

上述したように、半導体集積回路装置の内部に、本発明による測定回路を搭載することにより、ＬＳＩ上のジッタの測定が可能となる。更に、その得られた測定結果をもとに、ＬＳＩの製造後でもジッタを低減すること、および、半導体集積回路装置におけるジッタの低減策を効率的に発見することが可能となる。

次に、本発明における、第２の実施の形態について図１９を用いて説明する。

上述した第１の実施の形態の測定回路では、１２Ｇｂｐｓのデータを測定回路の外部に出力する際、デジタルローパスフィルタ１４で、測定する対象であるクロック１８の周期の測定結果の高周波成分を削除し、シリアル化回路１６で６ビットデータを２ビットに変換して出力する構成について説明した。第２の実施の形態では、デジタルローパスフィルタ１４をメモリ回路５０に置き換えた構成について説明する。尚、第一の実施の形態と同様なものについては、同一の番号を付して詳細な説明を省略する。

図１９は、本発明における第２の実施例の測定回路のブロック図である。

メモリ回路５０は、プライオリティエンコーダ１２の出力である１２Ｇｂｐｓの測定結果を一定期間記憶する。測定終了後、測定結果送信の要求があると、メモリ回路５０が記憶しているデータはシリアル化回路１６に送信される。シリアル化回路１６は、送信された６ビットデータを１ビットに変換して、低速のデータレートで出力する。

このように、デジタルローパスフィルタ１４を使用した場合、測定結果の帯域と出力のピン数とはトレードオフの関係にあったが、メモリ回路５０を用いると、測定中に測定結果を測定回路の外部へ送出する必要がないため、測定結果の高帯域化と出力のピン数低減とが両立できる。

次に本発明における第３の実施の形態について説明する。

上述した測定回路の問題点として、解析した周期ジッタに、図２で示した遅延発生回路１０で発生した周期ジッタが、測定対象であるクロック信号１８の周期ジッタに重畳し、加算されてしまうことが挙げられる。従って、遅延発生回路１０で発生した周期ジッタと測定対象であるクロック信号１８の周期ジッタとの差を明確にする必要がある。そこで、第３の実施の形態では、測定対象であるクロック信号１８のジッタ量のみを求めるために、クロック信号の１周期分の周期と２周期分の周期とが測定できる構成について説明する。

測定対象であるクロック信号１８の周期ジッタ（Jclk）と遅延発生回路１０で発生した周期ジッタ（Jdelay）が独立な事象であると仮定すると、解析した周期ジッタの結果（Jmeas）は数１で表される。

一般に、遅延発生回路１０の遅延をn倍にすると、遅延発生回路で発生した周期ジッタもn倍になる。この場合の周期ジッタの解析結果をJmeas_nとすると、数２で表される。

JmeasとJmeas_nとは測定可能であるが、JclkとJdelayとは測定不可能で未知数である。そこで、まず、上述した測定回路における遅延発生回路１０の出力３３の中、遅延が異なる遅延信号を用いて２通りの周期を測定し、その測定結果に基づいて周期ジッタを解析する。そして、数１と数２の連立方程式を解くことにより、測定対象であるクロック信号１８の周期ジッタ（Jclk）と遅延発生回路１０で発生した周期ジッタ（Jdelay）とを算出することができる。この方法により、ジッタの測定結果から遅延発生回路１０で発生した周期ジッタの影響を排除し、測定対象であるクロック信号１８の周期ジッタのみを求めることが可能となる。

ここで、図２０を用いて、本実施例における遅延発生回路１０について説明する。

図２０に示すように、遅延発生回路１０は、２０ｐｓの固定遅延部３０と位相補間回路３１とセレクタ１５とから構成されている。図３の遅延発生回路１０との大きな違いは、遅延発生回路１０は、周期ジッタを測定する対象である２ＧＨｚクロックの１周期分のクロック周期を測定するだけでなく、２周期分のクロック周期を測定する手段が追加されている点である。セレクタ１５は、１周期分のクロック周期を測定するか、２周期分のクロック周期を測定するかを選択するものである。

本実施例における遅延発生回路１０は、上述した実施例に加えて、３４０ｐｓから６６０ｐｓまで５ｐｓ刻みの遅延を６４個出力する１周期モード５１と、８４０ｐｓから１１６０ｐｓまで５ｐｓ刻みの遅延を６４個出力する２周期モード５２とを備えている。

まず、セレクタ１５が１周期モード５１を選択し、遅延発生回路１０は上述した実施例のように、３４０ｐｓから６６０ｐｓまで５ｐｓ刻みでクロック信号１８の遅延信号を６４個出力する。

そして、位相比較回路１１は、図２１に示すように、周期ジッタを測定する対象である２ＧＨｚクロック信号１８の第１の立ち上がりエッジ４０を起点として、測定対象のクロック信号１８の第２の立ち上がりエッジ４１と、遅延発生回路１０の６４個の５ｐｓ刻みの出力の立ち上がりエッジとの内、どちらが先に立ち上がったか比較することにより、１周期分のクロック周期を測定する。

続いて、セレクタ１５が２周期モード５２を選択し、遅延発生回路１０は上述した実施例のように、８４０ｐｓから１１６０ｐｓまで５ｐｓ刻みでクロック信号１８の遅延信号を６４個出力する。

そして、位相比較回路１１は、図２１に示すように、周期ジッタを測定する対象の２ＧＨｚクロック信号１８の第１の立ち上がりエッジ４０を起点として、測定対象のクロック信号１８の第３の立ち上がりエッジ５３と、遅延発生回路１０の６４個の５ｐｓ刻みの出力の立ち上がりエッジとの内、どちらが先に立ち上がったか比較することにより、２周期分の周期を測定する。

解析部は、測定結果であるクロックの１周期分の周期と２周期分の周期とに基づいて、まず、１周期分の周期ジッタとクロックの２周期分の周期ジッタとを求める。そして、この１周期分の周期ジッタとクロックの２周期分の周期ジッタとからJmeas及びJmeas_nを解析する。１周期モードにおける測定結果が数１に対応し、２周期モードにおける測定結果が数２（ｎ＝２）に対応する。解析部は、数１と数２との連立方程式を解くことにより、測定対象であるクロック信号１８の周期ジッタのみを求める。

次に本発明における第４の実施の形態について説明する。

上記実施の形態で述べた測定回路では、測定の基準となる信号を自身のクロック信号から生成し、この生成された信号との立ち上がりのタイミングのずれを比較することにより、クロック信号の周期ジッタを測定した。しかしながらクロック信号の立ち上がりエッジが非常にゆっくりとゆれている場合、上述したような、ある立ち上がりエッジとその次の立ち上がりエッジとの間の時間間隔を測定する周期ジッタを測定する方法では、このようなゆれを検知することが出来ません。これは、この周期ジッタが非常に小さい場合に、クロック信号の立ち上がりエッジが非常にゆっくりとゆれるからである。上述した周期ジッタの他にこのような非常にゆっくりとした立ち上がりエッジのゆれを測定するためにタイミングジッタを測定する必要がある場合もある。

そこで、第４の実施の形態ではタイミングジッタを測定する場合について、図２２を用いて説明する。

図２２は、第４の実施の形態のブロック図である。

本実施の形態における測定回路は、遅延発生回路１０と位相比較回路１１とプライオリティエンコーダ１２とデジタルローパスフィルタ１４とシリアル化回路１６とキャリブレーション回路１７とから構成されている。尚、第一の実施の形態と同様なものについては、同一の番号を付して詳細な説明を省略する。

上述した実施の形態との大きな違いは、遅延発生回路１０に測定する対象のクロック信号１８ではなく、基準クロック５４を入力している点である。

遅延発生回路１０は、基準クロック５４に基づいて、上述した測定回路同様に、３４０ｐｓから６６０ｐｓまで５ｐｓ刻みでクロック信号１８の遅延信号を６４個出力する。

位相比較回路１１は、上述した実施例と同一の処理を行い、測定結果を出力する。

本発明における第５の実施の形態として、第４の実施の形態とは異なる構成でタイミングジッタを測定する方法について、図２３を用いて説明する。

図２３に示すように、本実施の形態における測定回路は、位相検出回路６０とチャージポンプ回路６１とＡ／Ｄコンバータ６２とスイッチ６３と容量素子６４とから構成されている。

位相検出回路６０には、基準クロック５４と、測定対象のクロック信号１８とが入力される。位相検出回路６０は、入力された基準クロック５４と測定対象のクロック信号１８との位相差（タイミングジッタ）を、アップ信号６５とダウン信号６６とによりhighレベルの期間の差として出力する。

ここで、図２４を用いて、位相検出回路６０の信号の動作を説明する。

基準クロック５４が立ち上がると、ダウン信号６６も立ち上がる。

一方、測定対象のクロック信号１８が立ち上がると、アップ信号６５も立ち上がる。

そして、アップ信号６５とダウン信号６６との両方が立ち上がると、一定時間後にアップ信号６５とダウン信号６６との両方が立ち下がる。

チャージポンプ回路６１は、図２３に示すように、２つの電流源６７と第１のスイッチ６８と第２のスイッチ６９とから構成されている。２つの電流源６７はそれぞれ同一の電流を流す。

位相検出回路６０からのアップ信号６５は、チャージポンプ回路６１の第１のスイッチ６８の制御信号に入力される。一方、位相検出回路６０からのダウン信号６６は、チャージポンプ回路６１の第２のスイッチ６９の制御信号に入力される。第１のスイッチ６８は、アップ信号６５がhighレベルの場合にオンし、lowレベルの場合にオフし、第２のスイッチ６９はダウン信号６６がhighレベルの場合にオンし、lowレベルの場合にオフする。

図２３に示すように、第１のスイッチ６８と第２のスイッチ６９との間のノードをモニタノードとし、モニタノードの電位をVmoniとする。モニタノードにはＡ／Ｄコンバータ６２の入力とスイッチ６３と容量素子６４とが接続されている。スイッチ６３の他方の端子は、電源電圧の半分の電位（Vdd/2）に接続されている。このスイッチ６３は、基準クロック５４がhighレベルの場合にオフし、lowレベルの場合にオンする。

ここで、図２４を用いて、Vmoniの動作を説明する。

測定対象であるクロック信号１８が基準クロック５４よりもΔTだけ先に立ち上がった場合、アップ信号６５がダウン信号６６よりもΔTだけ先に立ち上がり、一定時間後にアップ信号６５とダウン信号６６との両方が立ち下がる。そのため、アップ信号６５のhighレベルの期間はダウン信号６６よりΔT長くなる。その結果、チャージポンプ回路６１の第１のスイッチ６８がオンする期間が、第２のスイッチ６９よりΔT長くなり、VmoniがVdd/2からVdd/2＋IΔT/Cに変化する。但し、Iは図２３の電流源６７が流す電流値、Cは図２３の容量素子６４の容量値を表す。

基準クロック５４が立ち下がった場合、スイッチ６３がオンし、VmoniがVdd/2＋IΔT/CからVdd/2に初期化される。

逆に、測定対象のクロック信号１８が基準クロック５４よりもΔTだけ遅れて立ち上がった場合、ダウン信号６６がアップ信号６５よりもΔTだけ先に立ち上がり、一定時間後にアップ信号６５とダウン信号６６の両方が立ち下がる。そのため、ダウン信号６６がhighレベルの期間はアップ信号６５よりΔT長くなる。その結果、チャージポンプ回路６１の第２のスイッチ６９がオンする期間が第１のスイッチ６８よりΔT長くなり、VmoniがVdd/2又はからVdd/2−IΔT/Cに変化する。基準クロック５４が立ち下がると、スイッチ６３がオンし、VmoniがVdd/2−IΔT/CからVdd/2に初期化される。

又、測定対象のクロック信号１８と基準クロック５４とが同時に立ち上がった場合、ダウン信号６６もアップ信号６５も同時に立ち上がる。そのため、チャージポンプ回路６１、又は第２のスイッチ６９がオンする期間が無くなり、VmoniはVdd/2のままとなる。

以上により、測定対象のクロック信号１８と基準クロック５４の立ち上がりの位相差ΔTを、IΔT/CというΔTに比例した電圧変化量に変換して測定することができる。

上述した測定回路の測定結果は、Ａ／Ｄコンバータ６２によって、６ビットのデジタルデータに変換される。

VmoniのＡ／Ｄコンバータ６２へのサンプリングは、図２４に示すように、基準クロック５４の立ち下がりよりT１だけ事前に、サンプリング信号７０により行う。また、Ａ／Ｄコンバータ６２の入力レンジの下限をVmin、上限をVmax、測定したいジッタの最大値をΔTmaxとすると、Vmin<Vdd/2−IΔTmax/C、Vdd/2+IΔTmax/C<Vmaxとなるように、IとCを設計することにより、ジッタの測定結果がＡ／Ｄコンバータ６２の入力レンジを超えることを防止できる。

解析部は、Ａ／Ｄコンバータ６２からの出力に基づいて、クロック信号と基準信号との位相差を算出し、タイミングジッタを解析する。

第４の実施の形態と比較すると、遅延発生回路１０と位相比較回路１１とが不要であるため小面積化しやすい点と、測定結果がアナログ電圧値として出力されるため、ローパスフィルタのようなフィルタ処理が容易な点が本実施の形態の長所である。

上述した実施例では、ジッタを測定する測定回路について説明した。

本実施例は、ノイズを測定する測定回路について説明する。尚、上述した実施の構成と同様の構成に付いては同一番号を付し、詳細な説明を省略する。又、本実施例の測定回路は、電源電圧１．０Ｖ、９０ｎｍ
ＣＭＯＳプロセス技術を用いて実現している。また、本実施例では、測定対象として電源線を用いて説明するが、これに限るものではない。即ち、基板に伝播するノイズを調べるために、設置線等の信号線であっても良い。

図２５は、本実施例におけるノイズを測定する測定回路である。

図２５に示した通り、本実施の形態における測定回路は、ハイパスフィルタ７１と電圧比較器７２とＤ／Ａコンバータ７３とリングオシレータ７４とから構成されている。

電源ノイズ測定回路での測定はｍサンプリング測定を用いるため、周期的な電源ノイズが測定対象であり、１度だけ発生するノイズを測定することはできない。また、電源ノイズがある電圧値を超えたかどうかを出力することができるが、電源ノイズ波形を測定することはできない。電源ノイズを測定する対象の回路のクロック周波数は２．５GHzであるので、２．５GHzの周期的な電源ノイズを測定する必要がある。

電源ノイズを測定する対象の電源線７５にハイパスフィルタ７１を接続し、電源ノイズの直流成分を削除して、高周波成分のみを電圧比較器７２へ入力する。

電圧比較器７２が比較するタイミングを決定するサンプリング信号７０をリングオシレータ７４で生成して電圧比較器７２へ入力する。電圧比較器７２が比較の際に用いる複数の種類の参照電圧７６はＤ／Ａコンバータ７３で生成し、電圧比較器７２へ入力する。電圧比較器７２で、サンプング信号７０の立ち下がりの瞬間における、低周波成分をカットした入力７７と参照電圧７６との電圧を比較する。

従って、この測定回路からの、複数の種類の参照電圧７６と電源ノイズを測定する対象の電源線７５の電圧との比較結果から、電源ノイズの最大値と最小値とがわかるので、電源ノイズの振幅を知ることはできるが、直流成分を測定することはできない。

ここで、本実施の形態において、ハイパスフィルタ７１が必要な理由について説明する。

測定対象の電源線７５の電源ノイズの電圧範囲は、１．０Ｖ±０．３Ｖであると仮定する。この電源ノイズを、ハイパスフィルタ７１を経由せず直接電圧比較器７２に入力すると、１．０Ｖ±０．３Ｖの参照電圧７６を用意する必要がある。しかし、電源電圧１．０ＶのＬＳＩにおいて、１．０Ｖ以下の参照電圧７６を生成するのは容易だが、１．０Ｖ以上の参照電圧７６を生成するのは困難である。従って、１．０Ｖ以下の参照電圧７６で電源ノイズを測定するためには、測定対象の電源ノイズの直流成分を下げる必要がある。従って、直流成分を下げるために、ハイパスフィルタ７１が必要となる。

図２６にハイパスフィルタ７１の構成を示す。

電源線と接地線との間に３つの抵抗素子８０が直列に接続されている。この３つの抵抗素子８０の値は同一とする。又、入力７９と出力１９との間に容量素子６４が接続されている。入力である電源ノイズの直流成分は電源電圧１Ｖである。しかし、ハイパスフィルタ７１の出力１９の直流成分は、電源電圧の２／３倍の０．６６Ｖに下げることができる。測定した電源ノイズの周波数成分よりハイパスフィルタ７１のカットオフ周波数が低くなるように、ハイパスフィルタ７１を構成する抵抗素子８０と容量素子６４との値を設定する。

７３は、Ｄ／Ａコンバータであり、Ｄ／Ａコンバータ７３には６ビットの参照電圧制御信号７８が入力される。Ｄ／Ａコンバータ７３は、上述した通り、０．６８Ｖ±０．３２Ｖの範囲で１０ｍＶ刻みの参照電圧７６を電圧比較器７２に出力する。

７２は、電圧比較器である。図２７に電圧比較器７２の構成を示す。

電圧比較器７２は、インバータ８１とスイッチ６３とｎ型ＭＯＳトランジスタ８２と同期型セットリセットフリップフロップ（以下、ＳＲフリップフロップ８３）とから構成されている。

スイッチ６３は、サンプリング信号７０がhighレベルの場合にオンし、lowレベルの場合にオフする。

ＳＲフリップフロップ８３にはサンプリング信号の反転信号７０ｂが入力されている。サンプリング信号７０がhighレベルの場合は、ＳＲフリップフロップ８３の出力データは変化せず、lowレベルの場合はＳＲフリップフロップ８３の出力データが変化する。

２つのｎ型ＭＯＳトランジスタ８２のゲート電極には、電圧比較器の入力８４と参照電圧７６とがそれぞれ接続されている。

図２８及び図２９を用いて電圧比較器７２の動作を説明する。図２８はサンプリング信号７０がhighレベルの場合、図２９はサンプリング信号７０がlowレベルの場合を表す。

サンプリング信号７０がhighレベルの場合である図２８では、インバータ８１の入力と出力とが短絡された状態である。従って、第１のノード８５と第２のノード８６との電位は、インバータ８１のしきい電圧付近にあり、インバータ８１が第１のノード８５および第２のノード８６の変化に対してもっとも敏感な状態にある。

ここで、電圧比較器７２の入力８４が参照電圧７６より高い場合について説明する。この場合、第１のノード８５と第２のノード８６との電位は完全に等しくはなく、電圧比較器の入力８４が参照電圧７６より高いため、第１のノード８５の電位は第２のノード８６の電位よりもやや低くなる。

サンプリング信号７０がlowレベルの場合である図２９では、それぞれのインバータ８１の入力と出力とが切り離され、２つのインバータ８１がラッチする。具体的には、ＳＲフリップフロップ８３のリセット入力に接続されている第１のノード８５の電位がlowレベルに変化し、ＳＲフリップフロップ８３のセット入力に接続されている第２のノード８６の電位がhighレベルに変化する。これにより、ＳＲフリップフロップ８３の出力１９はhighレベルとなり、電圧比較器の入力８４が参照電圧７６より高いことを表す。逆に、電圧比較器の入力８４が参照電圧７６より低い場合は、前記と逆になり、ＳＲフリップフロップ８３の出力１９はlowレベルとなる。

電圧比較器７２は、出力１９からHighレベルが出力された参照電圧の電圧値を出力する。

本実施例で説明したノイズ測定回路にも、上述したジッタ測定回路同様にピーク値保持回路１３、デジタルローパスフィルタ１４、セレクタ１５、シリアル化回路１６、解析部、メモリ回路、監視部、又は調整回路を設けることが出来る。尚、上述した構成と同様な構成については詳細な説明を省略し、相違する構成について説明する。

まず、解析部について説明する。

解析部が、ノイズの振幅を解析する場合、解析部はピーク値保持回路から出力される最大値と最小値とを比較することにより、ノイズの振幅を解析する。

解析部が、ノイズ量の最大値及び最小値を測定する場合、まず、解析部はシリアル化回路１６からの出力データを採取する。そして、採取した測定結果の最大値と、参照電圧の基本値０．６８Ｖとを比較することにより、ノイズ量の最大値を解析する。同様に、解析部は採取した測定結果の最小値と、参照電圧の基本値０．６８Ｖとを比較することにより、ノイズ量の最小値を解析する。

解析部がノイズの周波数成分を解析する場合、解析部のリアルタイムオシロスコープ４４がその全測定結果をデジタルデータとして測定し、その測定データをパーソナルコンピュータ４５に出力する。パーソナルコンピュータ４５上で、デジタルデータをフーリエ変換することにより、ノイズの周波数成分４６を得ることができる。

次に、解析されたノイズに基づいて、ノイズを低減させるための方法について説明する。

図３０に示すように、電源線１２１と電源ノイズ測定回路９２と電源ノイズ低減回路１２０と測定データ処理回路１１２とから構成されている。尚、このノイズ測定回路１２０は、上述した測定回路と解析手段とを含むものである。

電源線１２１には、電源ノイズ測定回路９２と電源ノイズ低減回路１２０とが接続されている。電源ノイズ測定回路９２で得られた電源ノイズ測定結果１２２は、電源ノイズ低減回路１２０に入力される。電源ノイズ測定回路９２としては、上述したノイズ測定回路を使用して説明するが、他の構成のノイズ測定回路であってもよい。電源ノイズ低減回路１２０として、例えば図３１に示したＮＭＯＳトランジスタを使用する。

電源ノイズ低減回路１２０を動作させると電源ノイズは減少するが、消費電力が増大するという問題がある。そこで、測定データ処理回路１１２は、測定した電源ノイズが所望の値より大きければ電源ノイズ低減回路１２０を動作させる制御信号１２３を出力し、測定した電源ノイズが所望の値より小さければ電源ノイズ低減回路１２０を停止させる制御信号１２３を出力する。電源ノイズ測定回路９２と電源ノイズ低減回路１２０と測定データ処理回路１１２とのループにおいて、電源ノイズ低減回路１２０のオンオフを動的に変化させることにより、電源ノイズを所望の値に抑えつつ、電源ノイズ低減回路１２０による消費電力が最小となるようにフィードバック制御を行うことができる。その結果、電源ノイズを所望の値に抑えつつ、電源ノイズ低減回路１２０による消費電力のペナルティを最小にすることが可能となる。

上述した電圧比較器７２は２．５ＧＨｚという高速動作条件下でも比較動作できる点が優れている。このように、ラッチが高速である理由は２点ある。第１は、比較開始から２つのインバータ８１がラッチして比較結果が確定するまでの期間、２つのインバータ８１の入力ノードと電圧比較器の入力８４および参照電圧７６とが遮断されており、電圧比較器の入力８４および参照電圧７６の変化に２つのインバータ８１の入力ノードが影響を受けないため、ラッチが高速に行える点である。第２は、２つのインバータ８１への電源供給が遮断することなく常に行われているため、ラッチが高速に行える点である。

ところで、上述した電源ノイズ測定回路の参照電圧７６が、測定対象の電源ノイズによって変動すると、電源ノイズの測定結果の妥当性がなくなる。そのため、測定回路自身の電源ノイズを防止する必要がある。そこで、図３２に示すように、測定回路の電源線９０と電源ノイズを測定する対象の電源線７５との間に、電源フィルタ９１を挿入する。これにより、測定対象の電源ノイズが測定回路の電源線９０に侵入するのを防止し、測定回路９２の電源電位を安定化することができる。

具体的には、電源フィルタ９１は、電源ノイズ測定回路の電源線９０と電源ノイズを測定する対象の回路の電源線との間の抵抗素子８０と、電源ノイズ測定回路の電源線９０と接地線との間の容量素子６４とで構成されており、ローパスフィルタの機能を有している。ローパスフィルタのカットオフ周波数が、電源ノイズを測定する対象の回路のクロック周波数の１／１０以下となるようにローパスフィルタを構成する抵抗素子８０と容量素子６４の値を設定する。

上述した電源フィルタ９１を用いることにより、測定回路９２専用の電源供給が不要となるため低コスト化することができる。

次に本発明における第７の実施の形態について、図３３を用いて説明する。第７の実施の形態では、上述した第６の実施の形態とは異なる構成のノイズ測定回路について説明する。尚、第６の実施の形態と同様なものについては、同一の番号を付して詳細な説明は省略する。

図３３に示すように、本実施の形態における電源ノイズ測定回路は、電圧比較器７２とＤ／Ａコンバータ７３とリングオシレータ７４と昇圧回路９３とから構成されている。上述した第６の実施の形態との違いは、ハイパスフィルタ７１を削除し、昇圧回路９３を追加した点である。これにより、電源ノイズの振幅だけでなく直流成分も測定することができる点が第７の実施の形態の長所である。

昇圧回路９３は、電源電圧１．０Ｖよりも高い１．３２Ｖを生成し、Ｄ／Ａコンバータ７３に出力する。Ｄ／Ａコンバータ７３は、１．０Ｖ±０．３２Ｖの範囲で１０ｍＶ刻みの参照電圧７６を出力する。電圧比較器７２は、電源ノイズを測定する対象の電源線７５の電圧と、参照電圧７６との大小を比較することにより、電源ノイズが参照電圧７６を超えたかどうかを出力することができる。電圧比較器７２は比較結果を出力する。

本発明の第８の実施の形態を、図３４を用いて説明する。

第８の実施の形態では、上述した第６、及び第７の実施の形態とは異なる構成のノイズ測定回路について説明する。尚、第６及び第７の実施の形態と同様なものについては、同一の番号を付して詳細な説明は省略する。

図３４に示すように、ハイパスフィルタ７１と電圧比較器７２とＤ／Ａコンバータ７３とから構成されている。上述した第６の実施の形態との違いは、リングオシレータ７４を削除し、サンプリング信号が不要の電圧比較器７２を用いたことである。

これにより、周期的な電源ノイズだけでなく、１度だけ発生するノイズも測定することができる点が本実施例の長所である。但し、本実施例では、電源ノイズが参照電圧７６を超えたかどうかを出力することができるが、電源ノイズ波形を測定することはできない。

本発明の第９の実施の形態を、図３５を用いて説明する。

第９の実施の形態では、上述した第８の実施の形態とは異なる構成のノイズ測定回路について説明する。尚、第８の実施の形態と同様なものについては、同一の番号を付して詳細な説明は省略する。

図３５に示した通り、第９の実施の形態における電源ノイズ測定回路は、ハイパスフィルタ７１と６４個の電圧比較器７２とアナログ電圧発生回路９４とから構成されている。上述した第８の実施の形態との違いは、電圧比較器７２と出力を複数にした点と、Ｄ／Ａコンバータをアナログ電圧発生回路９４に置き換えた点である。電源ノイズ波形をリアルタイムに測定できる点が本実施の形態の長所である。

アナログ電圧発生回路９４からは０．６８Ｖ±０．３２Ｖの範囲で１０ｍＶずつ異なる参照電圧７６を６４個出力する。６４個の電圧比較器７２それぞれに１０ｍＶずつ異なる参照電圧７６を入力する。電圧比較器７２における電源ノイズを測定する対象の電源線７５の電圧と参照電圧７６の大小の比較結果を６４ビットのデジタルデータとして出力する。

ここで、図３６を用いて電源ノイズ波形をリアルタイムに測定する方法を説明する。

測定対象の電源ノイズ波形１００と第１の参照電圧１０１との大小比較結果１０２により、電源ノイズが第１の参照電圧１０１に等しくなった時刻を知ることができる。同様に、測定対象の電源ノイズ波形１００と第２の参照電圧１０３との大小比較結果１０４により、電源ノイズが第２の参照電圧１０３に等しくなった時刻を知ることができる。また、測定対象の電源ノイズ波形１００と第３の参照電圧１０５との大小比較結果１０６により、電源ノイズが第３の参照電圧に等しくなった時刻を知ることができる。

このように、本実施の形態では、０．６８Ｖ±０．３２Ｖの範囲で１０ｍＶずつ異なる６４個の参照電圧７６の比較結果をすべて重ね合わせることにより、電源ノイズ波形を１０ｍＶの解像度でリアルタイムに測定することができる。

尚、本実施例では、リアルタイムに測定する場合について記載したが、上述した実施例１のように、プライオリティエンコーダを設けて、Highレベルが出力されている最上位ビットの位置のみを出力させてもよい。

本実施例では、チップの応力を測定する場合について説明する。

図３７は、本実施例における測定回路のブロック図である。

図３７に示す通り、測定回路は、奇数段のインバータからなるリングオシレータ回路である。

図３８は、インバータ回路のブロック図である。

図３８に示す通り、インバータ回路はＣＭＯＳインバータ回路である。このＣＭＯＳインバータ回路のレイアウトパターンＡ及びレイアウトパターンＢの例を図３９及び図４０に示す。レイアウトパターンＢはレイアウトパターンＡを時計回りに９０度回転させたレイアウトパターンである。

図３９のレイアウトパターンの測定回路と、図４０のレイアウトパターンの測定回路とが、図４１に示すように測定対象である半導体集積回路と同一チップ上に複数設置する。尚、図３９及び図４０に示したレイアウトパターンの測定回路を１組として、チップ上に複数設置する構成の方が好ましい。

このように構成された測定回路から、図４２に示すようにHighとLowとが繰り返される信号が出力される。通常、チップに応力がない場合、各測定回路の出力信号が一致するはずである。従って、各測定回路の出力信号を測定することにより、応力を測定することが出来る。

本実施例で説明した測定回路にも、上述した測定回路同様に解析部、メモリ回路、監視部、又は調整回路を設けることが出来る。尚、上述した構成と同様な構成については詳細な説明を省略し、相違する構成について説明する。

まず、解析部について説明する。

解析部は、各測定回路から送出された出力信号が単位時間にHighとLowとを繰り返す回数、即ち周波数を測定する。そして、各測定回路からの出力信号の周波数の差を測定し、チップの応力を解析する。

続いて、監視部について説明する。

監視部は、解析部で解析した各測定回路からの出力信号の周波数の差が閾値を超えると、チップに異常な応力がかかっているとして、同一チップ上のＭＰＵに対して異常信号を送出する。

本実施例では、半導体集積回路が設置されているチップの温度を測定する測定回路について説明する。尚、本実施例の測定回路は、上述したリングオシレータを用いるため、同様な構成は同一の符号を付して、詳細な説明は省略する。尚、チップの温度を測定する場合、インバータ回路のレイアウトパターンは、どちらを用いても良い。

測定回路は、図４２に示すようにHighとLowとが繰り返される信号を出力する。この出力信号の周波数を測定することにより、トランジスタ（素子）の温度がわかる。これは、周波数がある閾値を下回ると、トランジスタ（素子）の温度が高いので出力信号のHighとLowとの繰り返しに遅延が生じていると認識することが出来るからである。

本実施例で説明した測定回路にも、上述した測定回路同様に解析部、メモリ回路、監視部又は調整回路を設けることが出来る。尚、上述した構成と同様な構成については詳細な説明を省略し、相違する構成について説明する。

解析部は、測定回路から送出された出力信号から周波数を測定する。この周波数がある閾値を下回ると、トランジスタ（素子）の温度が高いので出力信号のHighとLowとの繰り返しに遅延が生じていると監視部が認識し、同一チップ上のＭＰＵに対して異常信号を送出する。異常信号を受けたＭＰＵは、警告情報を送出する。

又、解析部は、各測定回路の周波数を各々比較し、トランジスタ（素子）の性能のばらつきを解析する。

本実施例では、半導体集積回路のリーク電流を測定する構成について説明する。

リーク電流測定回路は、図４１に示すように、チップ上に複数個設置される。

図４３は、リーク電流測定回路のブロック図である。

トランジスタ４２１は、リーク電流をモニタするものである。このトランジスタ４２１はリーク電流が流れると、そのリーク電流の電流値がＩmoniに反映される。Ａ／Ｄ変換回路は、Ｉmoniの電流値をディジタル変換してリーク電流測定値として出力する。

本実施例で説明した測定回路にも、上述した各測定回路同様に解析部、メモリ回路、監視部又は調整回路を設けることが出来る。尚、上述した構成と同様な構成については詳細な説明を省略し、相違する構成について説明する。

まず、解析部について説明する。

解析部は、複数の測定回路の測定結果であるリーク電流値を解析し、半導体集積回路のどの素子の辺りでリーク電流が発生しているかを解析する。

続いて、監視部について説明する。

監視部は、リーク電流値が閾値を超えると、チップに異常が発生しているとして、同一チップ上のＭＰＵに対して異常信号を送出する。

一般に、ＬＳＩの消費電流はＬＳＩの動作パターンに応じて刻々と変化する。従って、電源ノイズやクロック信号のジッタもＬＳＩの動作パターンに応じて刻々と変化する。そのため、ＬＳＩがある特定の動作をしたときのみＬＳＩ動作不良が発生する場合がある。そこで、ＬＳＩの動作パターンとノイズまたはジッタとの相関関係とを実測により明確化する必要性がある。これを可能にする本発明の第１３の実施の形態を、図４４を用いて説明する。

図４４に示すように、測定対象の回路１４０と測定回路１４１とが同一ＬＳＩ１４２の同一チップ上に搭載されている。尚、測定回路１４１は、上述した測定回路のいずれかを用いる。

測定対象の回路１４０の動作の開始を示す動作制御信号１４３が、測定回路１４１にも入力される。これにより、測定対象回路１４０のある特定の動作期間における測定対象回路１４０に影響を及ぼす物理量を測定することが可能となる。

尚、この動作制御信号１４３をメモリ回路にも入力させる構成にしても良い。この場合、動作制御信号毎に動作を一意に識別させる動作識別情報付し、測定結果と対応付けて記憶させる構成にする。

本実施例では、上述した測定回路が測定した測定結果を管理する測定結果管理システムについて説明する。

図４５は、本発明の測定結果管理システムの概念図である。

測定結果管理システムは、半導体集積回路装置４５０１及び管理サーバ４５０２から構成される。

半導体集積回路装置４５０１は、顧客等のエンドユーザに設置されている装置である。又、半導体集積回路装置４５０１は、上述した半導体集積回路４５０３と測定回路４５０４とメモリ回路４５０５と送信部４５０６とを有する。

測定回路４５０４は、半導体集積回路４５０３と同一チップ上に構成されている。また、測定回路４５０４は、実動作中の半導体集積回路４５０３における信号のジッタ、電源のゆれ（ノイズ）、温度、電力（リーク電流、オン電流等）、デバイス性能のばらつき、チップの応力等の各種物理量を測定する。尚、測定回路４５０４の測定動作は、チップに電源が投入されている間中、常に測定しても、例えば１分に１回などのように間欠的に測定してもよく、限定するものではない。

メモリ回路４５０５は、測定回路４５０４からの測定結果を蓄積する。更に、メモリ回路４５０５は、半導体集積回路４５０３を一意に識別する識別情報を記憶している。尚、メモリ回路４５０５は、半導体集積回路４５０３と同一チップ上に構成されていてもチップ外に構成されていても良い。

送信部４５０６は、メモリ回路４５０５に蓄積されているデータ及び該半導体集積回路４５０３を一意に識別する識別情報を、管理サーバ４５０２に送信するものである。尚、送信部４５０６はメモリ回路４５０５に所定量蓄積させて所定量毎に送信する構成であっても、予め定められた時刻にメモリ回路４５０５に蓄積されているデータを送信する構成であっても、管理サーバ４５０２からの測定データ送信要求を受信した際に送信する構成であってもよい。

更に、送信部４５０６は、暗号化部４５０７を有する構成であっても良い。その場合、送信部４５０６はメモリ回路４５０５に蓄積されているデータ及び該半導体集積回路４５０１を一意に識別する識別情報を暗号化部４５０７で暗号化してから送信する。暗号化の方法は、数多くあるが、周知なので詳細は省略する。そして、本発明においては、如何なるものでも良い。

管理サーバ４５０２は、半導体集積回路装置４５０１を管理する管理会社に設置されているサーバである。又、管理サーバ４５０２は、受信部４５０８と管理部４５０９と故障警告部４５１０と表示部４５１１とを有する。

受信部４５０８は、半導体集積回路装置４５０１から送信される測定結果と、該半導体集積回路４５０３を一意に識別する識別情報とを受信する。尚、半導体集積回路装置４５０１の送信部４５０６に暗号化部４５０７が構成され、測定結果と、該半導体集積回路４５０３を一意に識別する識別情報とが暗号化されて送信される場合、受信部４５０８に復号化部４５１２を設け、復号化部４５１２にて復号化する。

管理部４５０９は、受信部４５０８が受信した測定結果を、識別情報毎に管理する。

故障警告部４５１０は、管理部４５０９が管理している測定結果に基づいて、半導体集積回路４５０３の性能変動及び経年変化から故障予測を行い、警告情報を送出するものである。

表示部４５１１は、故障警告部４５１０からの警告情報を表示するものである。

本実施例における動作について説明する。尚、一例として、測定対象の半導体集積回路４５０３のジッタを測定する測定回路４５０４を用いて説明する。又、測定結果をメモリ回路４５０４に所定量蓄積させて所定量毎に送信する場合について説明する。

測定回路４５０４が、実動作中の半導体集積回路４５０３が設置されているチップの各温度を測定する。この測定結果は、メモリ回路４５０５に蓄積される。メモリ回路４５０５に測定結果が所定量蓄積されると、送信部はメモリ回路４５０５に蓄積されている測定結果を識別情報と共に管理サーバ４５０２に送信する。

送信された測定結果は、管理サーバ４５０２の受信部４５０８にて受信される。管理部４５０９は受信された識別情報に基づいて、測定結果を識別情報毎に管理する。

故障警告部４５１０は、管理部４５０９が管理している測定結果の中から、所定値を超える測定結果、又は前後の測定値の差が所定値を超えたことを検出すると、半導体集積回路装置４５０１に異常が発生しているとして警告情報を送出する。表示部４５１１は、故障警告部からの警告情報を表示する。

尚、上述した半導体集積回路装置はメモリ回路を有する構成を用いて説明したが、測定回路のみを有する構成であっても良い。その場合、送信部は、測定回路が測定するたびに測定結果を送信する構成となる。

又、上述した半導体集積回路装置は解析部を有する構成であっても良い。その場合、送信部は、解析部が解析した解析結果を送信する構成となる。

更に、上述した実施例では、半導体集積回路装置に測定回路が１つ設置されている場合について説明したが、複数設置されていてもよい。その場合、メモリ回路は、測定回路を一意に識別する測定回路識別情報と、該測定回路の測定結果とを関連付けて記憶する構成となる。

更に、上述した実施例では、メモリ回路が半導体集積回路と同一チップ上に設置されている場合について説明したが、チップ外に設置されていても良い。その場合、メモリ回路は、該半導体集積回路を一意に識別する識別情報と複数のチップからの測定結果とを関連付けて記憶する構成となる。

更に、上述した送信部が送信する測定結果を暗号化する構成であっても良い。その場合、送信部の前に暗号化回路を設け、送信部はこの暗号化回路が暗号化した測定結果を送信する構成となる。

なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。

上述した本発明は、ノイズまたはジッタ等の半導体集積回路の動作に影響を与える物理量の測定が必要となる半導体集積回路に適用することができる。

又、ＬＳＩの製造後にノイズまたはジッタ等の半導体集積回路の動作に影響を与える物理量の低減が必要となる半導体集積回路に適用することができる。

さらに、ボード、パッケージ、ＬＳＩの電源系のいずれかを修正して、ノイズまたはジッタ等の半導体集積回路の動作に影響を与える物理量の低減をする必要がある集積回路に適用することができる。

本発明の半導体集積回路装置の概念図である。 第１の実施の形態における測定回路のブロック図である。 遅延発生回路１０のブロック図である。 位相比較回路１１のブロック図である。 クロック信号の周期を測定する方法を説明するための図である。 ピーク値保持回路を設けた場合の半導体集積回路装置の概念図である。 ローパスフィルタを設けた場合の半導体集積回路装置の概念図である。 シリアル化回路を設けた場合の半導体集積回路装置の概念図である。 メモリ回路を設けた場合の半導体集積回路装置の概念図である。 解析部及び監視部を設けた場合の半導体集積回路装置の概念図である。 伝送部を設けた場合の半導体集積回路装置の概念図である。 本発明における測定結果の処理フローである。 クロック周期の時間依存とクロック周期の周波数依存とを表すグラフである。 調整回路を設けた場合の半導体集積回路装置の概念図である。 ジッタを低減させる場合の半導体集積回路装置の概念図である。 本発明におけるＰＬＬ回路の構成図である。 Ｄ／Ａコンバータ及びＡ／Ｄコンバータを場合の半導体集積回路装置の概念図である。 電源フィルタを場合の半導体集積回路装置の概念図である。 本発明の第２の実施の形態を示すブロック図 本発明の第３の実施の形態における遅延発生回路のブロック図である。 本発明の第３の実施の形態におけるクロック信号の周期を測定する方法を説明するための図である。 本発明の第４の実施の形態を示すブロック図である。 本発明の第５の実施の形態を示すブロック図である。 本発明の第５の実施の形態の動作を示す説明図である。 本発明の第６の実施の形態を示すブロック図である。 本発明のハイパスフィルタの回路図である。 本発明の電圧比較器の回路図である。 サンプリング信号がhighレベルの場合の電圧比較器の動作を示す説明図である。 サンプリング信号がlowレベルの場合の電圧比較器の動作を示す説明図である。 本発明におけるノイズを低減させる場合の半導体集積回路装置の概念図である。 本発明におけるノイズを低減させる調整回路のブロック図である。 本発明におけるノイズを低減させる調整回路のブロック図である。 本発明の第７の実施の形態を示すブロック図である。 本発明の第８の実施の形態を示すブロック図である。 本発明の第９の実施の形態を示すブロック図である。 本発明の第９の実施の形態の動作を示す説明図である。 本発明の第１０の実施の形態を示すブロック図である。 インバータ回路の図である。 インバータ回路のレイアウトパターンＡである。 インバータ回路のレイアウトパターンＢである。 測定回路の設置例である。 出力信号である。 本発明の第１２の実施の形態を示すブロック図である。 本発明の第１３の実施の形態を示すブロック図である。 本発明の第１４の実施の形態を示すブロック図である。 電源系の等価回路図である。

符号の説明

１０ 遅延発生回路
１１ 位相比較回路
１２ プライオリティエンコーダ
１３ ピーク値保持回路
１４ デジタルローパスフィルタ
１５ セレクタ
１６ シリアル化回路
１７ キャリブレーション回路
１８ ジッタを測定する対象のクロック信号
１９ 出力
２０ リセット信号
２１ 最大値最小値選択信号
２２ 選択信号
２３ ピーク値リセット信号
３０ 固定遅延部
３１ 位相補間回路
３２ 遅延調整信号
３３ 遅延発生回路の出力
３４ １段目の位相補間回路
３５ ２段目の位相補間回路
３６ フリップフロップ
４０ 第１の立ち上がりエッジ
４１ 第２の立ち上がりエッジ
４２ 測定回路
４３ 測定結果
４４ リアルタイムオシロスコープ
４５ パーソナルコンピュータ
４６ ジッタの周波数成分
５０ メモリ回路
５１ １周期モード
５２ ２周期モード
５３ 第３の立ち上がりエッジ
５４ 基準クロック
５４ｂ 基準クロックの反転信号
６０ 位相検出回路
６１ チャージポンプ回路
６２ Ａ／Ｄコンバータ
６３ スイッチ
６４ 容量素子
６５ アップ信号
６６ ダウン信号
６７ 電流源
６８ 第１のスイッチ
６９ 第２のスイッチ
７０ サンプリング信号
７０ｂ サンプリング信号の反転信号
７１ ハイパスフィルタ
７２ 電圧比較器
７３ Ｄ／Ａコンバータ
７４ リングオシレータ
７５ 電源ノイズを測定する対象の電源線
７６ 参照電圧
７７ 低周波成分をカットした入力
７８ 参照電圧制御信号
７９ 入力
８０ 抵抗素子
８１ インバータ
８２ ｎ型ＭＯＳトランジスタ
８３ ＳＲフリップフロップ
８４ 電圧比較器の入力
８５ 第１のノード
８６ 第２のノード
９０ 電源ノイズ測定回路の電源線
９１ 電源フィルタ
９２ 電源ノイズ測定回路
９３ 昇圧回路
９４ アナログ電圧発生回路
１００ 測定対象の電源ノイズ波形
１０１ 第１の参照電圧
１０２ 測定対象の電源ノイズ波形と第１の参照電圧の大小比較結果
１０３ 第２の参照電圧
１０４ 測定対象の電源ノイズ波形と第２の参照電圧の大小比較結果
１０５ 第３の参照電圧
１０６ 測定対象の電源ノイズ波形と第３の参照電圧の大小比較結果
１１０ ジッタ測定回路
１１１ ＰＬＬ
１１２ 測定データ処理回路
１１３ ジッタ測定結果
１１４ ＰＬＬ制御信号
１１５ クロック信号
１２０ 電源ノイズ低減回路
１２１ 電源線
１２２ 電源ノイズ測定結果
１２３ 電源ノイズ低減回路制御信号
１３０ 半導体集積回路装置
１３１ 本発明による半導体集積回路
１４０ 測定対象の回路
１４１ ノイズまたはジッタを測定する回路
１４２ ＬＳＩ
１４３ 動作制御信号
１４４ ノイズまたはジッタを時系列に測定する回路
１４５ ノイズまたはジッタをリアルタイムに測定する回路
１４６ 接地線
１４７ ノイズまたはジッタを調整する回路
１４８ 測定結果
１４９ 制御信号

Claims (56)

1. 半導体集積回路装置であって、
   測定対象の本体回路と、
   前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路と
   を有することを特徴とする半導体集積回路装置。
2. 前記本体回路は、前記測定回路が測定動作している時は、常に動作していることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記測定回路は、前記本体回路のジッタ情報を測定する測定回路であることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
4. 前記測定回路は、前記本体回路のノイズ情報を測定する測定回路であることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
5. 前記測定回路は、前記本体回路の温度情報を測定する測定回路であることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
6. 前記測定回路は、前記本体回路の電源情報を測定する測定回路であることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
7. 前記測定回路は、前記本体回路の電力情報を測定する測定回路であることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
8. 前記測定回路は、前記本体回路の応力情報を測定する測定回路であることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
9. 前記測定回路は、前記本体回路のデバイス性能を測定する測定回路であることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
10. 前記測定回路が測定する物理量が、前記本体回路の実動時の、ジッタ情報、ノイズ情報、温度情報、電源情報、電力情報、応力情報又はデバイス性能の情報の少なくとも一以上であることを特徴とする請求項１から請求項９のいずれかに記載の半導体集積回路装置。
11. 前記測定回路を、同一チップ上に複数設けることを特徴とする請求項１又は請求項１０のいずれかに記載の半導体集積回路装置。
12. 前記測定回路が測定した物理量に基づいて、前記本体回路の動作に影響を与える物理量を解析する解析手段を有することを特徴とする請求項１から請求項１１のいずれかに記載の半導体集積回路装置。
13. 前記解析手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする請求項１２に記載の半導体集積回路装置。
14. 前記解析手段を、前記本体回路及び前記測定回路が設けられたチップの外部に設けることを特徴とする請求項１２に記載の半導体集積回路装置。
15. 前記解析手段に、前記測定回路の測定結果を伝送する伝送手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする請求項１３に記載の半導体集積回路装置。
16. 前記外部に設けられた解析手段に、前記測定回路の測定結果を伝送する伝送手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする請求項１４に記載の半導体集積回路装置。
17. 前記チップ上に本体回路が少なくとも１つ設けられ、更に測定回路が複数設けられている場合、前記解析手段は、複数の測定回路から測定結果を受信し、本体回路の実動作に影響を与える物理量を解析するように構成されていることを特徴とする請求項１２から請求項１６のいずれかに記載の半導体集積回路装置。
18. 前記測定回路の測定結果を蓄積する蓄積手段を有することを特徴とする請求項１から請求項１７のいずれかに記載の半導体集積回路装置。
19. 前記蓄積手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする請求項１８に記載の半導体集積回路装置。
20. 前記蓄積手段を、前記本体回路及び前記測定回路が設けられたチップの外部に設けることを特徴とする請求項１８に記載の半導体集積回路装置。
21. 前記蓄積手段は、前記測定回路の測定結果と、前記測定回路の測定結果の測定時間、測定位置又は、測定状態を特定する測定情報とが関連付けられて蓄積されることを特徴とする請求項１８から請求項２０のいずれかに記載の半導体集積回路装置。
22. 前記測定情報は、前記測定回路以外の測定回路が測定した測定結果であることを特徴とする請求項２１に記載の半導体集積回路装置。
23. 前記測定情報に基づいて、前記本体回路の実動作に影響を与える物理量を解析する解析手段を有することを特徴とする請求項２１又は請求項２２に記載の半導体集積回路装置。
24. 前記解析手段の解析に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする請求項１２から請求項２３のいずれかに記載の半導体集積回路装置。
25. 前記解析手段の解析結果に基づいて、前記本体回路に影響を与える物理量を改善する改善手段を有することを特徴とする請求項１２から請求項２４のいずれかに記載の半導体集積回路装置。
26. 前記測定回路の測定結果の情報量を減量する減量手段を有することを特徴とする請求項１から請求項２５のいずれかに記載の半導体集積回路装置。
27. 測定結果管理システムであって、
    測定対象の本体回路と、
    前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路と、
    前記測定回路の測定結果と前記本体回路を一意に識別する識別情報とを送信する送信手段と
    を有する半導体集積回路装置と、
    前記送信された測定結果と識別情報とを受信する受信手段と、
    前記受信した測定結果を識別情報毎に管理する管理手段と
    を有する管理サーバと
    を有することを特徴とする測定結果管理システム。
28. 前記送信手段は測定結果と前記本体回路を一意に識別する識別情報とを暗号化する暗号化手段を有することを特徴とする請求項２７に記載の測定結果管理システム。
29. 前記受信手段は、送信された測定結果と識別情報とを復号する復号化手段を有することを特徴とする請求項２８に記載の測定結果管理システム。
30. 前記管理サーバは、
    前記管理手段が管理している測定結果に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする請求項２７から請求項２９のいずれかに記載の測定結果管理システム。
31. 測定対象の本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路を有する半導体集積回路装置から送信される前記測定回路の測定結果を管理する管理サーバであって、
    送信されて来た測定結果と、前記本体回路を一意に識別する識別情報とを受信する受信手段と、
    前記受信した測定結果を識別情報毎に管理する管理手段と
    を有することを特徴とする管理サーバ。
32. 前記受信手段は、送信された測定結果と識別情報とが暗号化されている場合、暗号化された測定結果と識別情報とを復号する復号化手段を有することを特徴とする請求項３１に記載の管理サーバ。
33. 前記管理サーバは、
    前記管理手段が管理している測定結果に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする請求項３２に記載の管理サーバ。
34. 測定対象の半導体集積回路と、ノイズを測定する手段を有する測定回路とが同一チップ上に構成されており、前記測定対象の半導体集積回路の制御信号が前記測定回路にも入力されていることを特徴とする半導体集積回路。
35. 測定対象の半導体集積回路と、ジッタを測定する手段を有する測定回路とが同一チップ上に構成されており、前記測定対象の半導体集積回路の制御信号が前記測定回路にも入力されていることを特徴とする半導体集積回路。
36. 前記測定回路が測定したノイズ、またはジッタのピーク値を保持する手段を有する回路ブロックを備えたことを特徴とする請求項３４又は請求項３５に記載の半導体集積回路。
37. 前記測定回路は、一定期間のノイズ、またはジッタをリアルタイムで測定することを特徴とする請求項３４又は請求項３５に記載の半導体集積回路。
38. 前記測定回路によって得られた時系列の測定結果を、周波数領域に変換し、周波数領域で解析することを特徴とする請求項３７に記載の半導体集積回路。
39. 前記測定回路によって得られた測定結果の高周波成分を削除するフィルタを有する回路ブロックを備えたことを特徴とする請求項３７に記載の半導体集積回路。
40. 前記測定回路により得られた測定結果をシリアル化して出力する手段を有する回路ブロックを備えたことを特徴とする請求項３４又は請求項３５に半導体集積回路。
41. 前記測定回路により得られた測定結果を保存するためのメモリ回路を備えたことを特徴とする請求項３４又は請求項３５に半導体集積回路。
42. 前記測定回路は、前記測定対象である半導体集積回路と同一の電源から電源供給を行っていることを特徴とする請求項２７又は請求項３５に半導体集積回路。
43. 前記測定回路と、前記測定対象である半導体集積回路との間に電源ノイズを遮断するフィルタを挿入したことを特徴とする請求項４２に記載の半導体集積回路。
44. 前記測定回路は、入力信号と出力信号との両方がデジタル信号であることを特徴とする請求項３４又は請求項３５に半導体集積回路。
45. 前記測定回路は、遅延線と位相比較回路とを備えたことを特徴とする請求項３５に記載の半導体集積回路。
46. 前記測定回路は、遅延の異なる２つ以上の遅延線を備えたことを特徴とする請求項４５に記載の半導体集積回路。
47. 前記測定回路は、遅延線の遅延ばらつきを補正する回路を備えたことを特徴とする請求項４５に記載の半導体集積回路。
48. 前記測定回路は、位相検出回路とチャージポンプ回路とを備えたことを特徴とする請求項３５に記載の半導体集積回路。
49. 前記測定回路は、電圧比較器を備えたことを特徴とする請求項３４に記載の半導体集積回路。
50. 前記測定回路は、ハイパスフィルタを備えたことを特徴とする請求項４９に記載の半導体集積回路。
51. 前記測定回路は、電圧比較器に入力する参照電圧を発生する回路を備えたことを特徴とする請求項４９に記載の半導体集積回路。
52. 前記測定回路により得られた測定結果を、第２の半導体集積回路へ入力することを特徴とする請求項３４又は請求項３５に半導体集積回路。
53. 前記第２の半導体集積回路がノイズまたはジッタを調整する調整回路であることを特徴とする請求項５２に記載の半導体集積回路。
54. 前記調整回路が位相同期ループ（ＰＬＬ）であることを特徴とする請求項５３に記載の半導体集積回路。
55. 前記調整回路が電源ノイズ低減回路であることを特徴とする請求項５３に記載の半導体集積回路。
56. 請求項３４から請求項５５のいずれかに記載の半導体集積回路を搭載したことを特徴とする半導体集積回路装置。

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