JP2005093763A

JP2005093763A - 半導体装置

Info

Publication number: JP2005093763A
Application number: JP2003325841A
Authority: JP
Inventors: Koji Takada; 浩司高田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-09-18
Filing date: 2003-09-18
Publication date: 2005-04-07

Abstract

【課題】保護回路を内蔵したパワー半導体装置において、保護回路の動作による駆動回路の入力電圧低下を防止し、信頼性の高い半導体装置を提供することを目的とする。
【解決手段】半導体装置１のＩＮ端子には駆動回路が接続され、通常動作時はハイ信号が半導体装置１のＩＮ端子に加えられ、コンタクト９を介してアルミ配線８に接続されたＮ型拡散抵抗１１を通りパワースイッチ素子２のゲートに信号が伝わる。また、半導体装置１のＩＮ端子とパワースイッチ素子２の間には、可変抵抗体５として、ポリシリコン１０とＮ型拡散抵抗１１とでＭＯＳ構造が形成されている。正常動作時にはパワースイッチ素子２のゲートと接地電位との間に接続されたゲート遮断ＭＯＳ４はオフ状態であり、前記ＭＯＳ構造がオン状態となる。異常検出時には、ゲート遮断ＭＯＳ４はオン状態であり、前記ＭＯＳ構造がオフ状態となる。
【選択図】図２

Description

本発明は、ランプ、ＬＥＤ、インダクタなどの負荷を駆動するパワースイッチ素子に関する。

従来、ランプやコイル等の負荷を駆動する手法として、負荷の低電位側に半導体装置を設け、その半導体装置のオン、オフにより、負荷を駆動する方法が一般的によく用いられている。この半導体装置は各種保護機能を一般的に備えている。

従来の半導体装置の回路図を図３に示す。

電源７に接続されたランプ、コイル等の負荷６の低電位側に、スイッチとなる半導体装置１が接続されている。

この半導体装置１は、異常検出回路３を備えており、負荷６に過電流が流れるとその電流に応じたパワースイッチ素子２のドレイン端子（Ｄ端子）電位の変動を検出して、ゲート遮断ＭＯＳ４のゲートにオン信号を送る。その結果、ゲート遮断ＭＯＳ４がオンして、そのドレイン端子およびドレイン端子に接続されたパワースイッチ素子２のゲートの電位が０Ｖ近くになるため、パワースイッチ素子２がオフし、過電流による破壊から守られる（例えば、特許文献１参照）。

また、負荷６に過電流保護が働かない程度で、長時間電流が流れ続けたり、過電流保護はかかるが、その状態が長く続き、半導体装置の温度が上がり過ぎた場合にも、異常検出回路３が働き、ゲート遮断ＭＯＳ４のゲートにオン信号を送り、そのゲート遮断ＭＯＳのドレイン端子は０Ｖ近くになりパワースイッチ素子２をオフし破壊から守る。

次に上記従来の半導体装置の断面構造図を図４に示す。

半導体装置１のＩＮ端子には半導体装置１を制御するためにマイコン等の駆動回路が接続され、各種保護が働いた場合、ゲート遮断ＭＯＳ４のゲートにオン信号を送り、そのゲート遮断ＭＯＳ４のドレイン端子は０Ｖ近くになるため、半導体装置１のＩＮ端子からパワースイッチ素子２のゲートＧ間に接続された抵抗１２に、マイコン等の制御素子から電流が流れ込む。

上記抵抗１２は一般にポリシリコン抵抗が用いられるが、パワースイッチ素子２のスイッチングスピードを早くするため、低抵抗に設定される。この場合、電流異常や温度異常等に対して各種保護が働いた場合、半導体装置１の入力電流が大きいため、マイコン等の制御素子は入力電圧を維持出来なくなる。

近年は特に電源装置の省エネルギー化のため、マイコン等の駆動回路における電流能力は下がって来ている。このような場合、異常電流等により回路の保護機能が働き、パワースイッチ素子はオフされるが、駆動回路の入力電圧が低下してくるため、半導体装置１のＩＮ電圧が下がり、異常検出回路３が作動しなくなってしまう。異常検出回路ブロック３は横型ＭＯＳ、抵抗、ダイオード、ツェナーダイオード等がＰ型拡散層の中、あるいは上に作られ回路を構成している。パワースイッチ素子２は低い電圧でもオンするため、異常電流等が流れているにもかかわらず、異常検出回路３が機能せず、パワースイッチ素子２は破壊に至る。
特開２００２−１００９７２号公報（第４図）

上記従来の技術を用いた場合、入力端子から流れ込む電流を小さくして、マイコン等の制御素子の電圧で確実に異常検出回路３の動作を継続させるためには、半導体装置１の入力端子からパワースイッチ素子のゲート間に接続された抵抗値を高くする方法があるが、この場合パワースイッチ素子２のスイッチングスピードの遅れが大きくなり、負荷のオン・オフのスイッチング動作を遅れなく正確に制御する事が出来ない。半導体装置１のＩＮ端子からパワースイッチ素子２のゲート間に接続された抵抗値を小さくすると従来技術で述べた様に異常状態が長引いたりすると、駆動回路の入力電圧が下がり異常検出回路３が働かなくなり、パワースイッチ素子２はオンし、破壊に至る。

上記課題を解決するために、本発明の半導体装置は、パワー素子とその制御回路を備えた半導体装置であって、前記制御回路は、前記パワー素子に流れる電流または温度の異常を検出する異常検出回路と、前記異常検出回路からの出力信号に応じて前記パワー素子への入力を遮断するスイッチ素子と、前記パワー素子の入力端子に接続され、前記異常検出回路からの出力信号に応じて抵抗値が変化する可変抵抗体とを備えたことを特徴とする。

また、上記半導体装置は、前記異常検出回路からの出力信号により前記スイッチ素子がオン状態であるときは、前記可変抵抗体は高抵抗値となり、前記異常検出回路からの出力信号により前記スイッチ素子がオフ状態であるときは、前記可変抵抗体は低抵抗値となるものである。

さらに、前記可変抵抗体はＭＯＳ構造と高抵抗体との並列抵抗からなり、前記スイッチ素子がオフ状態であるときは、前記ＭＯＳ構造がオン状態となって低抵抗値となり、前記スイッチ素子がオン状態であるときは、前記ＭＯＳ構造がオフ状態となって高抵抗となるものである。

前記高抵抗体として前記ＭＯＳ構造が形成された半導体基板の拡散抵抗を用いることが好ましい。

また、前記パワー素子がＮ型ＭＯＳＦＥＴで構成されることが好ましいが、ＩＧＢＴで構成されていても、バイポーラトランジスタで構成されていてもよい。

また、本発明の半導体装置において、前記パワー素子は負荷を介して電源に接続されており、その入力端子には前記パワー素子を駆動するための駆動回路が接続されていることが好ましい。

本発明によれば、ＩＮ端子に接続されるマイコン等の駆動回路の電流能力が低くとも使用可能であり、パワースイッチ素子２のスイッチングスピードを落とす事なく、ランプ、ＬＥＤ、インダクタなどの負荷を駆動するパワースイッチ素子２に関し、過電流、短絡電流が流れた場合や、その電流でパワースイッチ素子２が発熱した場合、パワースイッチ素子２の入力を低電位にし、パワースイッチ素子２をオフして破壊から守り、信頼性を向上させる。

以下、本発明の実施の形態について、図を用いて説明する。

図１は本発明の実施の形態における半導体装置の回路図であり、図３と比較すると、ＩＮ端子からパワースイッチ素子２のゲートの間に接続される抵抗が可変抵抗体５である点が異なり、それ以外は同じ構成である。

上記可変抵抗体の構造模式図を図２に示す。（ａ）は平面図であり、（ｂ）は図２（ａ）に示したＡ−Ａ’方向の断面図である。

図２（ａ）に示すように、半導体装置１（図示せず）のＩＮ端子には半導体装置１を制御するためにマイコン等の駆動回路（図示せず）が接続され、通常動作時はハイ信号（例えば５Ｖ）が半導体装置１のＩＮ端子に加えられ、コンタクト９を介してアルミ配線８に接続されたＮ型拡散抵抗１１を通りパワースイッチ素子２のゲートに信号が伝わる。

また、図２（ｂ）に示すように、ポリシリコン１０とＮ型拡散抵抗１１とでＭＯＳ構造が形成されており、ゲート酸化膜（図示せず）上に形成されたポリシリコン１０に電圧が加わると、その真下にキャリアの流れる通路（以下、チャンネルという。）が出来て、ＩＮ端子からの信号は矢印の様に流れる。

半導体装置１の動作を以下に詳細に説明する。まず、正常動作時において、異常検出回路３からゲート遮断ＭＯＳ４のゲートに０Ｖの電圧信号が送られるため、ゲート遮断ＭＯＳ４はオフ状態であり、そのドレイン電位は高電位に保たれる。このドレインはパワースイッチ素子２のゲートと接続されているため、パワースイッチ素子２はオン状態となる。この場合において、異常検出回路３からポリシリコン１０に対してアルミ配線８、さらにコンタクト９を介して、前記ＭＯＳ構造のしきい値電圧以上の信号が加わる。このポリシリコン１０は、Ｎ型拡散抵抗１１とオーバーラップしている。

この場合において、ＭＯＳ構造がオンして、ポリシリコン１０直下でチャンネルが形成されるため、半導体装置１のＩＮ端子とパワースイッチ素子２との間は低抵抗に保たれる。

一方、負荷に過電流が流れる等して保護回路が動作する場合、異常検出回路３からゲート遮断ＭＯＳ４のゲートにオン信号が入力して、パワー遮断ＭＯＳ４が導通し、そのドレイン電位はソース電位、すなわち、接地電位とほぼ同電位になるため、ゲート遮断ＭＯＳ４のドレイン端子は０Ｖ近くになる。また、ゲート遮断ＭＯＳ４のゲートにオン信号を送ると同時に、異常検出回路３からアルミ配線８とコンタクト９を介してポリシリコン１０に０Ｖの電圧信号が送られる。この結果、ポリシリコン１０の真下に形成されていたチャンネルは閉じられ、ＩＮ端子からの信号はＮ型拡散抵抗１１を通って、コンタクト９を介してアルミ配線８で接続されたパワースイッチ素子２のゲートに信号が送られる。この場合、Ｎ型拡散抵抗１１の抵抗値はシート抵抗とＵ字部分の距離の乗算であり、上記ＭＯＳ構造のチャンネル抵抗と比較して十分に高い抵抗値となる。このため、抵抗を流れる電流は十分に小さくなり、駆動回路の入力電圧の低下がほとんど起こらないため、異常検出回路３が働き続け、パワースイッチ素子２はオフ状態が保たれるため、破壊しない。

以上のように本実施の形態によれば、ＭＯＳ構造の可変抵抗体をパワースイッチ素子のゲートと、駆動回路が接続された入力端子との間に配置することにより、通常の動作時にはＭＯＳ構造が導通して低抵抗が保たれ、また異常動作時にはＭＯＳ構造が遮断して高抵抗が保たれる。よって、スイッチングスピードを低下させることなく、負荷のオン・オフのスイッチング動作を遅れなく正確に制御する事が出来ると同時に、異常時の回路保護も確実に行えるものである。

なお、本実施の形態では、可変抵抗体をなすＭＯＳ構造のゲート電極材料としてポリシリコンを用いたが、他の金属材料、例えばアルミ配線等であってもよい。また、可変抵抗体としてＮＭＯＳ構造を示したが、Ｎ型基板上にＰＭＯＳが形成される構造であってもよい。

また、本実施の形態では、パワースイッチ素子２としてＮ型ＭＯＳＦＥＴで構成される例を示したが、ＩＧＢＴで構成されていても、バイポーラトランジスタで構成されていてもよい。

本発明に係る半導体装置は、回路保護機能を備えたパワー半導体装置、特に低電圧で駆動する制御素子を用いる半導体装置として有用である。

本発明の実施の形態における半導体装置の回路図本発明の実施の形態における可変抵抗体の構造模式図であり、（ａ）は平面図、（ｂ）は図２（ａ）に示したＡ−Ａ’方向の断面図従来の技術における半導体装置の回路図従来の技術における半導体装置の断面構造図

符号の説明

１半導体装置
２パワースイッチ素子
３異常検出回路
４ゲート遮断ＭＯＳ
５可変抵抗体
６負荷
７電源
８アルミ配線
９コンタクト
１０ポリシリコン
１１Ｎ型拡散抵抗
１２抵抗

Claims

パワー素子とその制御回路を備えた半導体装置であって、
前記制御回路は、
前記パワー素子に流れる電流または温度の異常を検出する異常検出回路と、
前記異常検出回路からの出力信号に応じて前記パワー素子への入力を遮断するスイッチ素子と、前記パワー素子の入力端子に接続され、前記異常検出回路からの出力信号に応じて抵抗値が変化する可変抵抗体とを備えたことを特徴とする半導体装置。
前記異常検出回路からの出力信号により前記スイッチ素子がオン状態であるときは、前記可変抵抗体は高抵抗値となり、
前記異常検出回路からの出力信号により前記スイッチ素子がオフ状態であるときは、前記可変抵抗体は低抵抗値となることを特徴とする請求項１記載の半導体装置。
前記可変抵抗体はＭＯＳ構造と高抵抗体との並列抵抗からなり、前記スイッチ素子がオフ状態であるときは、前記ＭＯＳ構造がオン状態となって低抵抗値となり、
前記スイッチ素子がオン状態であるときは、前記ＭＯＳ構造がオフ状態となって高抵抗となることを特徴とする請求項２記載の半導体装置。
前記高抵抗体として前記ＭＯＳ構造が形成された半導体基板の拡散抵抗を用いることを特徴とする請求項３記載の半導体装置。
前記パワー素子がＮ型ＭＯＳＦＥＴで構成されることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
前記パワー素子がＩＧＢＴで構成されることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
前記パワー素子がバイポーラトランジスタで構成されることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
前記パワー素子は負荷を介して電源に接続されており、その入力端子には前記パワー素子を駆動するための駆動回路が接続されていることを特徴とする請求項１ないし７のいずれかに記載の半導体装置。