JP2005093483A

JP2005093483A - Method of adjusting amount of delay in semiconductor integrated circuit

Info

Publication number: JP2005093483A
Application number: JP2003320852A
Authority: JP
Inventors: Noriko Ishibashi; 典子石橋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-09-12
Filing date: 2003-09-12
Publication date: 2005-04-07

Abstract

<P>PROBLEM TO BE SOLVED: To adjust a delay in a network as an object of delay adjustment to a necessary amount without having effect on delay in other networks which require no delay adjustment. <P>SOLUTION: When a certain amount of delay is added to a network N2 as an object of delay adjustment, a contact C3 is formed for changing a wiring layer, and a new delay producing interconnect line N21 is connected to the contact C3 while a network other than an object of delay adjustment is not connected to the contact C3, whereby the network N2 as an object of delay adjustment is increased in interconnect line capacitance, and a delay is additionally produced in the network N2. Therefore, a delay is additionally produced in a network as an object of delay adjustment without having no effect on a delay in other networks which require no delay adjustment. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する半導体集積回路における遅延量調整方法に関する。 The present invention relates to a delay amount adjusting method in a semiconductor integrated circuit for adjusting a delay amount between elements in order to avoid a timing constraint violation in the semiconductor integrated circuit.

ＬＳＩ設計の論理素子の配置配線処理後に、パス遅延量が設計制約よりも短くなってしまうホールドエラーがある。これに対して、素子の接続を決定する際に、ホールドエラーを起こさないだけの遅延量が必ず生成されるように、あらかじめ素子サイズを決定しておく手法がある。これにより、ホールドエラーを回避することができる。 There is a hold error that causes the path delay amount to be shorter than the design constraint after the placement and routing processing of the logic element of the LSI design. On the other hand, there is a method of determining the element size in advance so that a delay amount that does not cause a hold error is always generated when determining the connection of the elements. Thereby, a hold error can be avoided.

ところが、微細化が進んだ近年の設計においては、配線の寄生容量によって生じる遅延量が予測を上回ることも多い。そのため、ホールドエラーを起こさないように素子サイズがあらかじめ決定されている部分であっても、予想以上の配線遅延量が生成されることがレイアウト設計後に分かる場合も多い。そのような場合には、必要以上に遅延量を追加生成したことになる。したがって、そのような場合には、回路面積の増大を招く場合もあり、ＬＳＩの性能低下に繋がることになる。また、パス遅延量が設計制約よりも長くなってしまうセットアップエラーの発生の原因にもなる。 However, in recent designs where miniaturization has advanced, the amount of delay caused by the parasitic capacitance of the wiring often exceeds the prediction. For this reason, it is often found after the layout design that a wiring delay amount greater than expected is generated even in a portion where the element size is determined in advance so as not to cause a hold error. In such a case, the delay amount is generated more than necessary. Therefore, in such a case, the circuit area may be increased, leading to a decrease in LSI performance. In addition, it causes a setup error in which the path delay amount becomes longer than the design constraint.

従来の、ＣＡＤ装置を用いたホールドエラー修正の処理手順を、図２３に示す。 FIG. 23 shows a conventional hold error correction processing procedure using a CAD apparatus.

ステップＳＴ３１において、ホールドエラーパスを抽出する。図２４にステップＳＴ３１で抽出したホールドエラーパスを示す。図２４において、ＦＦ１，ＦＦ２はステップＳＴ２１１で抽出したホールドエラーパス上のフリップフロップ、Ｌ１〜Ｌ３はホールドエラーパス上の論理素子、Ｎ１〜Ｎ３はホールドエラーパス上のネットである。 In step ST31, a hold error path is extracted. FIG. 24 shows the hold error path extracted in step ST31. In FIG. 24, FF1 and FF2 are flip-flops on the hold error path extracted in step ST211, L1 to L3 are logic elements on the hold error path, and N1 to N3 are nets on the hold error path.

次にステップＳＴ３２において、ホールドエラーパスに対し、遅延素子挿入や、フリップフロップを遅延素子付きのものと置き換える等により、タイミング修正を行う。図２５に、タイミング違反パスに遅延素子Ｂ１を挿入することにより、タイミング改善を行う方法を示す。また、図２６は、ステップＳＴ３１で抽出したホールドエラーパス上のフリップフロップＦＦ２を、遅延付きのフリップフロップＦＦ３に変更した結果を示す。 Next, in step ST32, timing correction is performed on the hold error path by inserting a delay element or replacing a flip-flop with a delay element. FIG. 25 shows a method for improving timing by inserting a delay element B1 into the timing violation path. FIG. 26 shows the result of changing the flip-flop FF2 on the hold error path extracted in step ST31 to a flip-flop FF3 with delay.

次にステップＳＴ３３において、ステップＳＴ３２でのタイミング対策に伴ってセル配置修正が必要になるため、セル再配置を行う。 Next, in step ST33, since cell arrangement correction is necessary with the timing countermeasure in step ST32, cell rearrangement is performed.

次にステップＳＴ３４において、再配線処理を行う。 Next, in step ST34, a rewiring process is performed.

次にステップＳＴ３５において、タイミングエラーの有無を確認し、タイミングエラーがなければ処理を終わり、タイミングエラーがあれば、ステップＳＴ３２に戻って、タイミング対策を再度行う。 Next, in step ST35, it is confirmed whether or not there is a timing error. If there is no timing error, the process is terminated.

特許文献１においては、ホールドエラー解消のために必要な遅延量を計算し、その遅延量を確保するのに必要な配線長を計算し、その配線長を確保するように配線経路を変更することにより、ホールドエラー解消のための遅延量を生成している。 In Patent Document 1, a delay amount necessary for eliminating a hold error is calculated, a wiring length necessary to secure the delay amount is calculated, and a wiring route is changed so as to secure the wiring length. Thus, a delay amount for eliminating the hold error is generated.

また、特許文献２においては、配線が迂回するよう必ず通過する端子をあらかじめ設け、配線が前記端子を通過することによる配線の迂回によって生じる配線遅延を利用し、あらかじめホールドエラーの発生を防ぐようにしている。
特開平９−３６２３５号公報（第６−７頁、第１図）特開平１１−３０７７２８号公報（第４頁、第１図） Further, in Patent Document 2, a terminal through which a wiring always passes is provided in advance so as to bypass the wiring, and a wiring delay caused by the wiring bypass due to the wiring passing through the terminal is used to prevent a hold error from occurring in advance. ing.
Japanese Patent Laid-Open No. 9-36235 (page 6-7, FIG. 1) Japanese Patent Laid-Open No. 11-307728 (page 4, FIG. 1)

しかしながら、従来の方法では、タイミングが一旦収束している他のパス上の配線に対しても影響を与える可能性が大きい。特に近年のＬＳＩ設計においては、微細化技術が進歩し、配線が薄膜化されることにより、配線の抵抗が増大し、配線間寄生容量も増大してきている。そのため、素子の挿入や、配線の迂回、セル再配置処理、再配線処理等によって生じる僅かなレイアウト変更により、遅延量が変わる可能性がある。よって、従来の方法では、タイミング対策により新たなタイミング違反パスが発生する可能性がある。 However, in the conventional method, there is a high possibility of affecting the wiring on another path whose timing has once converged. Particularly in recent LSI design, as the miniaturization technology advances and the wiring becomes thinner, the resistance of the wiring increases and the parasitic capacitance between the wirings also increases. For this reason, there is a possibility that the delay amount may change due to slight layout changes caused by element insertion, wiring detouring, cell rearrangement processing, rewiring processing, and the like. Therefore, in the conventional method, a new timing violation path may occur due to the timing countermeasure.

以上に鑑みると、タイミング修正の際には、タイミングが一旦収束しているパス上の配線の配線経路は変更されないこと、および、配線容量が変化しないことが望ましい。 In view of the above, at the time of timing correction, it is desirable that the wiring path of the wiring on the path where the timing has once converged is not changed and the wiring capacity does not change.

特許文献１に示す手法においても同じく、配線処理後の配線経路を変更するため、周辺の配線の配線負荷容量も変化し、他の配線の遅延量が変化する可能性があるので、他の新たなタイミング違反パスが発生する可能性がある。 Similarly, in the method shown in Patent Document 1, since the wiring route after the wiring process is changed, the wiring load capacity of the peripheral wiring also changes, and the delay amount of other wiring may change. Timing violation paths may occur.

また、特許文献２に示す方法では、長配線の生成が不可避であるため、近年問題となっているクロストーク等の原因になることが考えられ、また配線面積増大によるチップ面積の増大にも繋がる。 In addition, in the method shown in Patent Document 2, it is inevitable that long wiring is generated, which may cause crosstalk or the like that has been a problem in recent years, and also leads to an increase in chip area due to an increase in wiring area. .

本発明は、このような事情に鑑みて創作したものであり、遅延量調整対象のネット以外のネットに対しては影響を与えずに所要の遅延量を追加生成する技術を提供することを目的としている。 The present invention was created in view of such circumstances, and an object of the present invention is to provide a technique for additionally generating a required delay amount without affecting a net other than a delay amount adjustment target net. It is said.

上記の課題を解決するために、本発明は次のような手段を講じる。 In order to solve the above problems, the present invention takes the following measures.

第１の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、遅延量調整対象の素子間のネットにコンタクトを生成する工程と、前記生成したコンタクトに必要追加遅延量相当長さの遅延を生成する配線である遅延生成用配線を接続するに、前記遅延量調整対象のネット以外のネットとは非接続の状態で接続する工程とを含むことを特徴とする。本明細書においては、コンタクトに必要追加遅延量相当長さの遅延を生成する配線を“遅延生成用配線”と定義する。 As a first solution, a delay amount adjusting method in a semiconductor integrated circuit according to the present invention is a method for adjusting a delay amount between elements in order to avoid a timing constraint violation, and includes a method for adjusting a delay amount adjustment target net. The step of generating a contact is not connected to a net other than the delay amount adjustment net to connect a delay generation wiring that is a wiring for generating a delay corresponding to the required additional delay amount to the generated contact. And connecting in a state of the above. In this specification, a wiring that generates a delay corresponding to the required additional delay amount is defined as a “delay generation wiring”.

すなわち、遅延量を調整しようとする遅延量調整対象のネットに対してコンタクトを生成し、対象外の他ネットとは非接続の状態で、前記コンタクトを介して遅延生成用配線を接続追加する。これにより、追加した遅延生成用配線の配線容量によって生じる分の遅延量を追加生成する。この場合に、追加した遅延生成用配線が遅延量調整対象のネット以外のネットとはいかなる接続も持たないようにしているため、対象外の他ネットとの間に余計な配線間容量の発生を招来することなく、また、素子の配置や配線経路の変更を要することなく、所要の遅延量を追加生成することが可能になる。すなわち、遅延生成用配線の追加が波及して新たなタイミング違反を誘発するといった不具合を防止することができる。 That is, a contact is generated with respect to a delay amount adjustment target net whose delay amount is to be adjusted, and a delay generation wiring is connected and added through the contact in a state of being disconnected from other nets not targeted. As a result, a delay amount corresponding to the wiring capacity of the added delay generation wiring is additionally generated. In this case, since the added delay generation wiring does not have any connection to the net other than the net subject to delay amount adjustment, extra wiring capacitance is generated between other nets not subject to the adjustment. It is possible to additionally generate a required delay amount without inviting, and without changing the arrangement of elements and wiring paths. That is, it is possible to prevent a problem that the addition of the delay generation wiring spills over and induces a new timing violation.

上記の遅延量調整方法における好ましい態様としては、前記遅延生成用配線の接続の工程について、前記コンタクトに接続した遅延生成用配線に対して並走する２本の配線をそれぞれ電源およびグランドに接続することである。 As a preferred aspect of the delay amount adjusting method, in the step of connecting the delay generation wiring, two wirings that run parallel to the delay generation wiring connected to the contact are connected to a power source and a ground, respectively. That is.

遅延量調整対象のネットおよび追加した遅延生成用配線は、その電位が電源電圧とグランド電圧との間で遷移する。これに対して、遅延生成用配線に２本の配線を並走させ、それぞれを電源とグランドに接続することにより、常に電源またはグランドとの電位差を保つことが可能となり、電位遷移にかかわらず、電位差によって生じる容量に起因する所要の遅延量を常に生成できる。したがって、より短い配線長の追加で所要の遅延量を追加生成することが可能になる。 The potential of the delay amount adjustment target net and the added delay generation wiring transition between the power supply voltage and the ground voltage. On the other hand, it is possible to always keep the potential difference between the power supply or the ground by running two wirings in parallel with the delay generation wiring and connecting each to the power supply and the ground. The required delay amount due to the capacitance caused by the potential difference can always be generated. Therefore, it is possible to additionally generate a required delay amount by adding a shorter wiring length.

また、上記の遅延量調整方法における好ましい態様としては、前記遅延生成用配線の接続の工程について、前記遅延生成用配線を、信号配線に使用する配線層とは異なる遅延量追加生成専用の配線層において生成することである。 Further, as a preferable aspect in the delay amount adjusting method, the delay generation wiring is connected to the delay generation wiring different from the wiring layer used for the signal wiring in the step of connecting the delay generation wiring. Is to generate in

遅延量追加生成のために追加する遅延生成用配線の配線層を、通常の信号配線に使用する配線層とは別に、専用の配線層として設けることにより、対象外の他ネットに影響を与えることなく、所要の遅延量を追加生成することが可能になる。 In addition to the wiring layer used for normal signal wiring, the wiring layer of the delay generation wiring added for additional delay amount generation may be used as a dedicated wiring layer, affecting other nets that are not covered. It is possible to additionally generate a required delay amount.

また、上記の遅延量調整方法における好ましい態様としては、前記遅延生成用配線の接続の工程について、前記遅延生成用配線を、信号配線に使用する配線領域の空き領域において生成することである。 In a preferred embodiment of the delay amount adjusting method, the delay generation wiring is generated in an empty area of a wiring area used for signal wiring in the step of connecting the delay generation wiring.

このように空き領域を有効利用すれば、新たな遅延量追加生成専用の配線層を追加する必要性がなく、所要の遅延量追加生成を有利に展開することができる。 By effectively utilizing the free space in this way, it is not necessary to add a new wiring layer dedicated to additional delay amount generation, and the required additional delay amount generation can be advantageously developed.

また、上記の遅延量調整方法における好ましい態様としては、前記遅延生成用配線の接続の工程について、前記信号配線に使用する配線層・領域の絶縁膜より誘電率の高い絶縁膜の領域で前記遅延生成用配線を形成することである。 Further, as a preferable aspect in the delay amount adjusting method, the delay generation wiring connection step may include the delay in an insulating film region having a higher dielectric constant than an insulating film in a wiring layer / region used for the signal wiring. The generation wiring is formed.

遅延生成用配線を形成する配線層・配線領域の絶縁膜の誘電率を通常の信号配線の配線層・配線領域の絶縁膜の誘電率よりも高くすることにより、より短い長さの遅延生成用配線で所要の遅延量を追加生成することが可能になる。 For delay generation with a shorter length by making the dielectric constant of the insulating film in the wiring layer / wiring area forming the delay generating wiring higher than the dielectric constant of the insulating film in the wiring layer / wiring area of normal signal wiring It becomes possible to additionally generate a required delay amount by wiring.

第２の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、前記素子間のネットとそのネットに隣接して並行するネットとの間に、必要追加遅延量相当に調整した誘電率の絶縁膜を介在して遅延量を調整することを特徴とする。 As a second solution, a delay amount adjusting method in a semiconductor integrated circuit according to the present invention is a method for adjusting a delay amount between elements in order to avoid a timing constraint violation, and is adjacent to the net between the elements and the net. The delay amount is adjusted by interposing an insulating film having a dielectric constant adjusted to correspond to the required additional delay amount between the parallel nets.

遅延量調整対象のネットに隣接して並行するネットとの間に介在する絶縁膜の誘電率を調整して、対象ネットの配線間容量を変化させ、遅延量を調整するので、配線経路の変更を必要とすることなく、容易に遅延量を追加生成したり削減したりすることが可能になる。 Change the wiring path by adjusting the dielectric constant of the insulating film that is adjacent to the net that is adjacent to the delay amount adjustment target and adjusting the delay amount by changing the capacitance between wirings of the target net. It is possible to easily generate and reduce the delay amount without requiring the delay time.

第３の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、遅延量調整対象の素子間のネットにコンタクトを生成する工程と、前記生成したコンタクトに必要追加遅延量相当の容量セルを接続するに、前記遅延量調整対象のネット以外のネットとは非接続の状態で接続する工程とを含むことを特徴とする。 As a third solution, a delay amount adjusting method in a semiconductor integrated circuit according to the present invention is a method for adjusting a delay amount between elements in order to avoid a timing constraint violation. Including a step of generating a contact, and a step of connecting a capacity cell corresponding to a necessary additional delay amount to the generated contact, in a non-connected state with a net other than the net subject to delay amount adjustment. Features.

すなわち、遅延量を調整しようとする遅延量調整対象のネットに対してコンタクトを生成し、対象外の他ネットとは非接続の状態で、前記コンタクトを介して容量セルを接続する。これにより、接続した容量セルによって生じる分の遅延量を追加生成する。この場合に、接続した容量セルが遅延量調整対象のネット以外のネットとはいかなる接続も持たないようにしているため、対象外の他ネットとの間に余計な配線間容量の発生を招来することなく、また、素子の配置や配線経路の変更を要することなく、所要の遅延量を追加生成することが可能になる。すなわち、容量セルの接続が波及して新たなタイミング違反を誘発するといった不具合を防止することができる。 That is, a contact is generated for a delay amount adjustment target net whose delay amount is to be adjusted, and a capacity cell is connected through the contact in a state of being disconnected from other non-target nets. As a result, a delay amount corresponding to the connected capacity cell is additionally generated. In this case, since the connected capacity cell does not have any connection with the net other than the delay amount adjustment target net, an extra wiring capacity is generated with the other target net. In addition, the required delay amount can be additionally generated without requiring the arrangement of the elements and the change of the wiring path. That is, it is possible to prevent such a problem that the connection of the capacity cell spills over and induces a new timing violation.

上記の遅延量調整方法における好ましい態様としては、前記容量セルの接続の工程について、セル配置領域における空き領域において、電源と繋がる配線およびグランドに繋がる配線の双方に並行する接続端子を形成して前記容量セルとなし、この容量セルの前記接続端子に前記コンタクトを接続することである。 As a preferable aspect in the delay amount adjusting method, in the connection step of the capacity cell, in the empty area in the cell arrangement area, a connection terminal parallel to both the wiring connected to the power supply and the wiring connected to the ground is formed. A capacitor cell is formed, and the contact is connected to the connection terminal of the capacitor cell.

セル配置領域における空き領域に容量セルを配置し、コンタクトを介して遅延量調整対象のネットと接続することにより、他の素子の配置を変更することなしに、容易に所要の遅延量を追加生成することが可能である。遅延量追加生成を容量セルの接続で行うので、他のネット長が変化することがなく、したがって、他の新たなタイミング違反パスの発生なしにタイミング修正が可能になる。例えば、遅延量調整対象のネットの直下に空き領域があって、そこに容量セルを配置可能な場合には、他のパスに影響を与えずに、所要の遅延量を追加生成することが可能になる。 Capacitance cells are placed in empty areas in the cell placement area and connected to the delay amount adjustment target net via contacts, so that the required delay amount can be easily generated without changing the placement of other elements. Is possible. Since the delay amount is added and generated by connecting the capacity cells, the other net lengths do not change, and therefore the timing can be corrected without generating other new timing violation paths. For example, if there is a vacant area directly under the delay adjustment target net and capacity cells can be placed there, it is possible to generate additional required delay without affecting other paths. become.

また、上記の遅延量調整方法における好ましい態様としては、前記容量セルの接続の工程について、セル配置領域における空き領域において、互いに交互に配置される櫛型構造の電源ピンおよびグランドピンの双方に並行する接続ピンを形成して前記容量セルとなし、この容量セルの前記接続ピンに前記コンタクトを接続することである。 In a preferred embodiment of the delay amount adjusting method, the capacitor cell connection step is performed in parallel with both of the comb-shaped power supply pins and the ground pins that are alternately arranged in the empty area in the cell arrangement area. The connection pin is formed to form the capacity cell, and the contact is connected to the connection pin of the capacity cell.

この場合に、前記接続すべき容量セルの容量による必要追加遅延量を決定するに、前記櫛型構造における櫛長または櫛幅を調整することをもって行うことがよい。 In this case, it is preferable to determine the necessary additional delay amount depending on the capacity of the capacity cell to be connected by adjusting the comb length or the comb width in the comb structure.

上記によれば、櫛型構造ゆえに比較的小面積において大きな容量を確保でき、また、櫛長、櫛幅の調整によって簡単かつ正確に容量調整を行うことができる。 According to the above, because of the comb structure, a large capacity can be secured in a relatively small area, and the capacity can be easily and accurately adjusted by adjusting the comb length and the comb width.

第４の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、複数の遅延生成用配線を互いに並行にした櫛型の遅延生成用配線であって遅延量を前記遅延生成用配線の櫛長または櫛歯数で調整した櫛型遅延生成用配線を、直接に遅延量調整対象の素子間のネットに接続することを特徴とする。 As a fourth solution, a delay amount adjusting method in a semiconductor integrated circuit according to the present invention is a method for adjusting a delay amount between elements in order to avoid timing constraint violation, and a plurality of delay generation wirings are arranged in parallel with each other. Comb-shaped delay generation wiring, the delay amount of which is adjusted by the comb length or the number of comb teeth of the delay generation wiring, directly connected to the net between the elements whose delay amount is to be adjusted It is characterized by doing.

これによれば、櫛型の遅延生成用配線の櫛長の調整や櫛歯数の調整で容易に容量を調整可能であるため、所要の遅延量を追加生成することが容易である。 According to this, since the capacitance can be easily adjusted by adjusting the comb length of the comb-shaped delay generation wiring or the number of comb teeth, it is easy to additionally generate a required delay amount.

第５の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、遅延量追加生成用にマクロ化された複数のマクロ化容量セルをセル配置領域における空き領域または専用の配線層に配置する工程と、前記マクロ化容量セルについて必要追加遅延量相当の個数を求める工程と、前記求めた個数のマクロ化容量セルを遅延量調整対象の素子間のネットに接続する工程とを含むことを特徴とする。 As a fifth solution, a delay amount adjusting method in a semiconductor integrated circuit according to the present invention is a method for adjusting a delay amount between elements for avoiding a timing constraint violation, and is macroized for generating an additional delay amount. A step of arranging a plurality of macro capacitor cells in an empty region or a dedicated wiring layer in a cell arrangement region, a step of obtaining a number corresponding to the required additional delay amount for the macro capacitor cells, and the macro capacitor of the determined number And a step of connecting the cell to a net between elements whose delays are to be adjusted.

あらかじめ遅延量追加生成用に容量セルをマクロ化しておき、そのマクロ化容量セルを複数配置しておく。そして、遅延調整が必要になったときに、マクロ化容量セルについて必要追加遅延量に相当する個数を算出し、算出した個数のマクロ化容量セルを遅延量調整対象のネットに接続する。これにより、他のパス上の配線の遅延に影響を与えることなく、所要の遅延量を追加生成することが可能になる。 Capacitance cells are macroized in advance for additional generation of delay amounts, and a plurality of macroized capacity cells are arranged. When delay adjustment is required, the number of macro capacity cells corresponding to the required additional delay amount is calculated, and the calculated number of macro capacity cells are connected to the delay amount adjustment target net. This makes it possible to additionally generate a required delay amount without affecting the delay of wiring on other paths.

第６の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、あらかじめパス上セルの中で最も駆動能力が低いセルに隣接して容量セル配置用の空き領域を設けておき、前記空き領域において容量セルを形成し、その容量セルに遅延量調整対象の素子間のネットを接続することを特徴とする。 As a sixth solution, a delay amount adjusting method in a semiconductor integrated circuit according to the present invention is a method for adjusting a delay amount between elements in order to avoid a timing constraint violation, and has the highest driving capability among cells on a path in advance. An empty area for capacity cell arrangement is provided adjacent to a low cell, a capacity cell is formed in the empty area, and a net between elements for delay amount adjustment is connected to the capacity cell. .

駆動能力が低いセルは、より駆動能力が高いセルと比べ、駆動負荷が増えることによる遅延の増加量が大きく、また、入力波形が鈍ることによる遅延の増加量も大きい。この駆動能力の低さが遅延増加量に対応する特性を積極的に利用する。すなわち、調整対象として駆動能力が低いセルを優先的に選択し、それに隣接してあらかじめ容量セル配置用の空き領域を設けておく。ホールドエラーが発覚した場合には、その空き領域に容量セルを配置し接続する。その結果、負荷増加、波形鈍化で遅延量を最も効果的に増すことができ、配置を変更することなく、他のパスへの影響も与えることなく、所要の遅延量を追加生成することができる。 A cell with a low driving capability has a larger increase in delay due to an increase in driving load and a larger increase in delay due to a dull input waveform than a cell with higher driving capability. The low driving capability actively uses the characteristic corresponding to the delay increase amount. That is, a cell having a low driving capability is preferentially selected as an adjustment target, and an empty area for capacity cell arrangement is provided in advance adjacent to the cell. When a hold error is detected, a capacity cell is placed in the empty area and connected. As a result, the delay amount can be most effectively increased by increasing the load and blunting the waveform, and the required delay amount can be additionally generated without changing the arrangement and affecting other paths. .

上記の遅延量調整方法における好ましい態様としては、前記空き領域に形成する容量セルは、そのサイズを一律とした上で、互いに交互に配置される櫛型構造の電源ピンおよびグランドピンの双方に並行する接続ピンを形成することをもって構成し、前記櫛型構造における櫛長を調整することをもってセル容量を必要追加遅延量相当に調整することである。 As a preferred aspect of the delay amount adjusting method, the capacity cells formed in the empty area are made uniform in size, and are parallel to both the power pins and the ground pins of the comb structure that are alternately arranged. Forming a connection pin to adjust the cell capacity to the required additional delay amount by adjusting the comb length in the comb structure.

容量セルのサイズは一律にしておき、セル容量はセルの構造によって調整するものである。櫛型構造ゆえに比較的小面積において大きな容量を確保でき、また、櫛長、櫛幅の調整によって簡単かつ正確に容量調整を行うことができる。 The size of the capacity cell is kept uniform, and the cell capacity is adjusted according to the cell structure. Because of the comb structure, a large capacity can be secured in a relatively small area, and the capacity can be adjusted easily and accurately by adjusting the comb length and the comb width.

以上のように本発明によれば、ホールドエラー修正の際に、遅延量調整対象のネット以外のネットの遅延量に影響を与えることなく、ホールドエラーの修正が可能になる。そのため、設計におけるタイミング修正の手戻りを抑えることが可能になる。 As described above, according to the present invention, when a hold error is corrected, the hold error can be corrected without affecting the delay amount of the net other than the net whose delay is to be adjusted. For this reason, it is possible to suppress rework of timing correction in the design.

以下、本発明にかかわる半導体集積回路における遅延量調整方法の実施の形態を図面に基づいて説明する。 Embodiments of a delay adjustment method in a semiconductor integrated circuit according to the present invention will be described below with reference to the drawings.

（実施の形態１）
図１は、本発明の実施の形態１における半導体集積回路における遅延量調整方法の具体的な手順を示すフローチャートである。 (Embodiment 1)
FIG. 1 is a flowchart showing a specific procedure of the delay adjustment method in the semiconductor integrated circuit according to the first embodiment of the present invention.

まず、ステップＳＴ１１において、ホールドタイムエラーの対象となっているパスを抽出する。図２に、ステップＳＴ１１で抽出したホールドタイムエラーパスを示す。ＦＦ１，ＦＦ２はホールドタイムエラーパス上のフリップフロップ、Ｌ１〜Ｌ３はホールドタイムエラーパス上の論理素子、Ｎ１〜Ｎ４はホールドタイムエラーパス上のネットを表す。 First, in step ST11, a path that is subject to a hold time error is extracted. FIG. 2 shows the hold time error path extracted in step ST11. FF1 and FF2 are flip-flops on the hold time error path, L1 to L3 are logic elements on the hold time error path, and N1 to N4 are nets on the hold time error path.

次にステップＳＴ１２において、抽出したホールドタイムエラーパス上のネットの中から遅延生成用配線を生成して、遅延量調整対象のネットを選択する。ここでは一例として、図２におけるネットＮ２に対し遅延生成用配線を生成するものとする。 Next, in step ST12, a delay generation wiring is generated from the extracted nets on the hold time error path, and a delay amount adjustment target net is selected. Here, as an example, a delay generation wiring is generated for the net N2 in FIG.

図３にネットＮ２の斜視図を示す。図３において、Ｃ１，Ｃ２はコンタクトを表し、コンタクトＣ１によりネットＮ２と論理素子Ｌ１の出力ピンが接続され、コンタクトＣ２によりネットＮ２と論理素子Ｌ２の入力ピンが接続されているものとする。５１は電源を、５２はグランドを表しており、論理素子Ｌ１および論理素子Ｌ２の電源およびグランドとそれぞれ接続されているものとする。 FIG. 3 shows a perspective view of the net N2. In FIG. 3, C1 and C2 represent contacts, and the contact N1 connects the net N2 and the output pin of the logic element L1, and the contact C2 connects the net N2 and the input pin of the logic element L2. Reference numeral 51 denotes a power source, and 52 denotes a ground, which is connected to the power source and the ground of the logic element L1 and the logic element L2.

次にステップＳＴ１３において、追加すべき遅延量から追加する配線容量を計算し、追加する配線長を計算する。 Next, in step ST13, the added wiring capacity is calculated from the delay amount to be added, and the added wiring length is calculated.

次にステップＳＴ１４において、遅延生成用配線を生成するネットＮ２に対しコンタクトを生成する。図４にネットＮ２に対し、新たにコンタクトＣ３を生成した結果を示す。 Next, in step ST14, a contact is generated for the net N2 that generates the delay generation wiring. FIG. 4 shows the result of newly generating a contact C3 for the net N2.

次にステップＳＴ１５において、前記の生成したコンタクトＣ３に遅延生成用配線を接続する。図５に、ネットＮ２に対し、遅延生成用配線Ｎ２１を接続した様子を示す。図５に示すように、遅延生成用配線Ｎ２１は、ネットＮ２以外のいかなるネットとも、また、ネットＮ２に接続する論理素子Ｌ１，Ｌ２以外のいかなる論理素子とも接続も持たないことが特徴である。 Next, in step ST15, a delay generation wiring is connected to the generated contact C3. FIG. 5 shows a state in which the delay generation wiring N21 is connected to the net N2. As shown in FIG. 5, the delay generation wiring N21 is characterized in that it has no connection with any net other than the net N2 and with any logic element other than the logic elements L1 and L2 connected to the net N2.

以上のようにして、ホールドエラーパス上のネットに対し、新たな遅延生成用配線Ｎ２１を接続し、配線負荷容量によって生じる遅延量を追加生成することで、エラー修正を行う。 As described above, the new delay generation wiring N21 is connected to the net on the hold error path, and the error correction is performed by additionally generating the delay amount caused by the wiring load capacitance.

次に、図６を用いて別の遅延量調整方法について説明する。 Next, another delay amount adjusting method will be described with reference to FIG.

図６において、図５に示した例と同様の遅延生成用配線Ｎ２１に対して並行に、２本の配線Ｎ２２，Ｎ２３が生成されており、配線を経由して、配線Ｎ２２は電源５１に、配線Ｎ２３はグランド５２にそれぞれ接続されている。 In FIG. 6, two wirings N22 and N23 are generated in parallel with the delay generation wiring N21 similar to the example shown in FIG. 5, and the wiring N22 is connected to the power source 51 via the wiring. The wiring N23 is connected to the ground 52, respectively.

ネットＮ２および遅延生成用配線Ｎ２１の電圧は電源とグランドの間を遷移する。一方、並走する２本の配線がそれぞれ電源およびグランドに接続されているので、常に信号配線と並走する２本の配線との間に電位差が生じることになる。すなわち、電位遷移にかかわらず、常に所要の容量が生成される。したがって、図５に示す方法よりも、より短い長さの遅延生成用配線Ｎ２１で、所要の遅延量を追加生成することが可能になる。 The voltages of the net N2 and the delay generation wiring N21 transition between the power supply and the ground. On the other hand, since the two parallel wirings are respectively connected to the power supply and the ground, a potential difference is always generated between the signal wiring and the two parallel wirings. That is, a required capacity is always generated regardless of potential transition. Therefore, it is possible to additionally generate a required delay amount with the delay generation wiring N21 having a shorter length than the method shown in FIG.

図６に対応して、遅延生成用配線を生成した構造の断面図を図７に示す。 Corresponding to FIG. 6, FIG. 7 shows a cross-sectional view of the structure in which the delay generation wiring is generated.

Ｌ７１〜Ｌ７５は配線層を表す。Ｎ７１，Ｎ７２は遅延量を追加生成しようとするネットを表す。Ｃ５，Ｃ６はコンタクトである。Ｎ４１は遅延量追加生成のための遅延生成用配線、ＬＣ１は遅延量追加生成のために接続すべき容量セルである。配線層Ｌ７１は通常、電源配線などに使用されることが多い。配線層Ｌ７２，Ｌ７３，Ｌ７４は素子間のネットに使用する。 L71 to L75 represent wiring layers. N71 and N72 represent nets for which additional delay amounts are to be generated. C5 and C6 are contacts. N41 is a delay generation wiring for additional generation of delay amount, and LC1 is a capacity cell to be connected for additional generation of delay amount. The wiring layer L71 is usually often used for power supply wiring and the like. The wiring layers L72, L73, and L74 are used for a net between elements.

本実施の形態においては、配線層Ｌ７５を遅延生成用配線作成専用の配線層にすることで、作成した遅延生成用配線によって配線間容量を生じさせることなく、遅延量追加生成が可能である。 In the present embodiment, by using the wiring layer L75 as a wiring layer dedicated to creating the delay generation wiring, the delay amount can be additionally generated without causing the inter-wiring capacitance by the created delay generation wiring.

（実施の形態２）
次に、本発明の実施の形態２における半導体集積回路における遅延量調整方法について、図８および図９を用いて説明する。 (Embodiment 2)
Next, a delay amount adjusting method in the semiconductor integrated circuit according to the second embodiment of the present invention will be described with reference to FIGS.

図２に示すようなタイミングエラーパス上のネットＮ２に容量を追加もしくは容量を削減する方法を図８と図９に示す。図８に示すように、ネットＮ２に並行して、ネットＮＰ１およびネットＮＰ２が生成されている場合を説明する。 FIGS. 8 and 9 show a method of adding or reducing capacity to the net N2 on the timing error path as shown in FIG. As shown in FIG. 8, the case where the net NP1 and the net NP2 are generated in parallel with the net N2 will be described.

図９にネットＮ２とネットＮＰ１間の絶縁膜Ｉ１、およびネットＮ２とネットＮＰ２間の絶縁膜Ｉ２を示す。絶縁膜Ｉ１および絶縁膜Ｉ２の誘電率を変更することで、ネットＮ２とネットＮＰ１間の配線間容量、およびネットＮ２とネットＮＰ２間の配線間容量を容易に増減することが可能になる。 FIG. 9 shows the insulating film I1 between the net N2 and the net NP1, and the insulating film I2 between the net N2 and the net NP2. By changing the dielectric constants of the insulating film I1 and the insulating film I2, the inter-wiring capacitance between the net N2 and the net NP1 and the inter-wiring capacitance between the net N2 and the net NP2 can be easily increased or decreased.

（実施の形態３）
次に、本発明の実施の形態３における半導体集積回路における遅延量調整方法について、図１０のフローに基づいて説明する。 (Embodiment 3)
Next, a delay amount adjusting method in the semiconductor integrated circuit according to the third embodiment of the present invention will be described based on the flow of FIG.

まずステップＳＴ２１において、図２に示すようなタイミング違反パスを抽出する。 First, in step ST21, a timing violation path as shown in FIG. 2 is extracted.

次にステップＳＴ２２において、遅延量調整対象のネットを選択する。図１１に、遅延量調整対象のネットが図２中のネットＮ２である場合を示す。論理素子Ｌ１と論理素子Ｌ２がネットＮ２により接続されている。 Next, in step ST22, a delay amount adjustment target net is selected. FIG. 11 shows a case where the delay amount adjustment target net is the net N2 in FIG. The logic element L1 and the logic element L2 are connected by a net N2.

次にステップＳＴ２３において、追加する容量の大きさを決定し、ステップＳＴ２２で選択したネットに接続すべき容量セルの大きさを決定する。 Next, in step ST23, the size of the capacity to be added is determined, and the size of the capacity cell to be connected to the net selected in step ST22 is determined.

次にステップＳＴ２４において、ステップＳＴ２２で選択したネットに対し、その下側にコンタクトを生成する。図１２にステップＳＴ２４でコンタクトＣ１０を生成した結果を示す。 Next, in step ST24, a contact is generated below the net selected in step ST22. FIG. 12 shows the result of generating the contact C10 in step ST24.

次にステップＳＴ２５において、ステップＳＴ２４で生成したコンタクトＣ１０と容量セルの端子を接続する。図１３に容量セルＬＣ１を配置した様子を示す。この容量セルＬＣ１にコンタクトＣ１０が接続されている。 Next, in step ST25, the contact C10 generated in step ST24 is connected to the terminal of the capacity cell. FIG. 13 shows a state in which the capacity cell LC1 is arranged. A contact C10 is connected to the capacity cell LC1.

容量セルは、図１４に示す方法によって簡単に生成することが可能である。図１４に容量セルを上から見た様子を示す。図１４において、５１は電源に繋がる配線を表し、５２はグランドに繋がる配線を表し、Ｐ１は容量セルの接続端子を表す。電源５１とグランド５２の双方に対して並行となるように容量セルの接続端子Ｐ１を作成する。容量の大きさについては、電源５１とグランド５２の間隔や長さによって様々の大きさのものを作成することが可能である。 The capacity cell can be easily generated by the method shown in FIG. FIG. 14 shows the capacity cell viewed from above. In FIG. 14, 51 represents a wiring connected to the power supply, 52 represents a wiring connected to the ground, and P1 represents a connection terminal of the capacity cell. The connection terminal P1 of the capacity cell is created so as to be parallel to both the power supply 51 and the ground 52. Regarding the size of the capacitor, it is possible to create a capacitor having various sizes depending on the interval and length between the power source 51 and the ground 52.

ステップＳＴ２５において、生成したコンタクトＣ１０と接続端子Ｐ１を接続することで、ネットＮ２に容量を追加することが可能になる。 In step ST25, it is possible to add a capacitance to the net N2 by connecting the generated contact C10 and the connection terminal P1.

以上の方法で、配線に対し容量セルを接続することで遅延量追加生成を行うので、他のネット長が変化することがなく、したがって、他の新たなタイミング違反パスの発生なしにタイミング修正が可能になる。 With the above method, the delay amount is additionally generated by connecting the capacity cell to the wiring, so that the other net length does not change, and therefore the timing correction can be performed without generating another new timing violation path. It becomes possible.

次に、変形の形態を図１５、図１６に基づいて説明する。 Next, modifications will be described with reference to FIGS. 15 and 16.

図１５において、５１は電源ピンを表し、５２はグランドピンを表し、Ｐ１は容量セルの接続ピンを表す。図１６は、櫛長を変更することで容量セルの容量値を変更する方法を示す。図１６（ａ）に示すように、櫛長を変更することにより、接続ピンＰ１と電源ピン５１およびグランドピン５２の間に生じる容量を変化させることが可能であり、所要の容量セルを容易に生成することが可能になる。 In FIG. 15, 51 represents a power supply pin, 52 represents a ground pin, and P1 represents a connection pin of a capacity cell. FIG. 16 shows a method of changing the capacitance value of the capacity cell by changing the comb length. As shown in FIG. 16A, by changing the comb length, it is possible to change the capacitance generated between the connection pin P1, the power supply pin 51, and the ground pin 52. Can be generated.

また、図１６（ｂ）に示すように、櫛幅を変更することで、同じく所要の容量セルを容易に生成することが可能になる。 Also, as shown in FIG. 16 (b), by changing the comb width, it is possible to easily generate a required capacity cell.

（実施の形態４）
次に、本発明の実施の形態４における半導体集積回路における遅延量調整方法について、図１７および図１８を用いて説明する。 (Embodiment 4)
Next, a delay amount adjusting method in the semiconductor integrated circuit according to the fourth embodiment of the present invention will be described with reference to FIGS.

図１７において、Ｌ１，Ｌ２はホールドエラーパス上の論理素子、Ｎ２はホールドエラーパス上の遅延量調整対象のネットである。図１７のネットＮ２に櫛型配線を生成した結果を図１８に示す。図１８において、Ｋ１，Ｋ２，Ｋ３はネットＮ２を櫛型配線にするために追加した配線である。それぞれの櫛長や櫛歯数を調整することで、ネットＮ２の配線長を調整可能であるので、所要の容量を生成し、遅延量を追加生成することが容易である。また配線経路を変更しなくてすむため、他の配線への影響も少ない。 In FIG. 17, L1 and L2 are logic elements on the hold error path, and N2 is a net for delay amount adjustment on the hold error path. FIG. 18 shows a result of generating the comb-shaped wiring in the net N2 of FIG. In FIG. 18, K1, K2, and K3 are wirings added to make the net N2 a comb wiring. Since the wiring length of the net N2 can be adjusted by adjusting the length of each comb and the number of comb teeth, it is easy to generate a required capacity and to additionally generate a delay amount. In addition, since there is no need to change the wiring route, there is little influence on other wiring.

（実施の形態５）
次に、本発明の実施の形態５における半導体集積回路における遅延量調整方法について、図１９および図２０を用いて説明する。 (Embodiment 5)
Next, a delay amount adjusting method in the semiconductor integrated circuit according to the fifth embodiment of the present invention will be described with reference to FIGS.

例えば図１９に示すような形状の配線を容量セルとしてマクロ化しておく。このマクロ化容量セルＷＭの配線の形状はいかなるものであっても構わない。 For example, a wiring having a shape as shown in FIG. 19 is made into a macro as a capacity cell. The wiring shape of the macro capacitor cell WM may be any shape.

次に、図１９に示すようなマクロ化容量セルＷＭを、あらかじめ配線領域の空き領域または配線マクロ専用の配線層に配置する。図２０に、マクロ化容量セルを配線領域の空き領域に配置した様子を上から見た図を示す。ＷＭ１〜ＷＭ１２はマクロ化容量セルを表し、Ｎ２は容量を追加したいネットであるとする。 Next, the macro capacitor cell WM as shown in FIG. 19 is arranged in advance in an empty area of the wiring area or a wiring layer dedicated to the wiring macro. FIG. 20 shows a top view of how the macro capacitor cells are arranged in the free area of the wiring area. WM1 to WM12 represent macro capacity cells, and N2 is a net to which capacity is to be added.

次に、容量を生成したいネットに接続する容量の大きさを計算し、前記容量に相当する個数のマクロ化容量セルを接続する。図２１に、容量を生成しようとするネットＮ２に接続するマクロ化容量セルの数が２つであった場合の、ネットＮ２とその近傍の２つのマクロ化容量セルＷＭ５，ＷＭ９とを接続した例を示す。 Next, the size of the capacity connected to the net for which capacity is to be generated is calculated, and a number of macro capacity cells corresponding to the capacity are connected. FIG. 21 shows an example in which the net N2 and two macro capacity cells WM5 and WM9 in the vicinity thereof are connected when the number of macro capacity cells connected to the net N2 to generate capacity is two. Indicates.

以上のように構成することにより、所要の配線容量を容易に正確に追加することが可能である。またこの方法によって、他のネットが影響を受けることは少ない。 With the configuration as described above, it is possible to easily and accurately add a required wiring capacity. In addition, other nets are not affected by this method.

（実施の形態６）
次に、本発明の実施の形態６における半導体集積回路における遅延量調整方法について、図２２を用いて説明する。 (Embodiment 6)
Next, a delay amount adjusting method in the semiconductor integrated circuit according to the sixth embodiment of the present invention will be described with reference to FIG.

図２２に、ホールドエラーを起こす可能性があるパス上のセルを配置した結果を示す。ＦＦ１およびＦＦ２はパス上のフリップフロップを示し、Ｌ１〜Ｌ４はパス上の論理素子を示す。論理素子Ｌ１〜Ｌ４のうち最も駆動能力が低いセルが論理素子Ｌ２であるとする。図２２に示すように、セル配置の段階において、論理素子Ｌ２に隣接して、容量素子を配置する領域ＳＰ１をあらかじめ生成する。この場合の容量セルのサイズはあらかじめ一律であるとし、図１６と同様に構造を変化させることで、容量を調整していることが特徴である。配線処理後、前記パスにおいてホールドエラーが発生した場合には領域ＳＰ１に容量セルを配置し、パス上で最も駆動能力が低い論理素子Ｌ２が駆動する配線と接続することで、最も効果的に遅延量を追加生成することが可能になる。また、ホールドエラーの発覚後、素子配置の修正を行わないため、他のパスへの影響なく、遅延修正をすることが可能である。 FIG. 22 shows a result of arranging cells on a path that may cause a hold error. FF1 and FF2 indicate flip-flops on the path, and L1 to L4 indicate logic elements on the path. It is assumed that the cell having the lowest driving capability among the logic elements L1 to L4 is the logic element L2. As shown in FIG. 22, at the stage of cell placement, a region SP1 for placing a capacitive element is generated in advance adjacent to the logic element L2. In this case, the size of the capacity cell is assumed to be uniform in advance, and the capacity is adjusted by changing the structure as in FIG. After a wiring process, when a hold error occurs in the path, a capacity cell is arranged in the region SP1, and the delay is most effectively achieved by connecting to the wiring driven by the logic element L2 having the lowest driving capability on the path. It is possible to generate additional quantities. Further, since the element arrangement is not corrected after the hold error is detected, the delay can be corrected without affecting other paths.

本発明の実施の形態１における半導体集積回路における遅延量調整方法の具体的な手順を示すフローチャート7 is a flowchart showing a specific procedure of the delay amount adjusting method in the semiconductor integrated circuit according to the first embodiment of the present invention. 実施の形態１において抽出したホールドエラーパスを示す図The figure which shows the hold | maintenance error path extracted in Embodiment 1. 実施の形態１において遅延量調整対象のネットおよびネットに繋がるセルを示す斜視図The perspective view which shows the cell connected to the net | network of delay amount adjustment object in Embodiment 1, and a net | network. 実施の形態１において遅延量調整対象のネットに対し上方向にコンタクトを生成した状態を示す斜視図The perspective view which shows the state which produced | generated the contact upward with respect to the net | network of delay amount adjustment object in Embodiment 1. FIG. 実施の形態１において遅延量調整対象のネットに対しコンタクトおよび遅延生成用配線を生成した状態を示す斜視図The perspective view which shows the state which produced | generated the contact and the wiring for delay generation with respect to the net | network of delay amount adjustment object in Embodiment 1. 実施の形態１において遅延量調整対象のネットに対し遅延生成用配線および並走する２本の配線を生成した状態を示す斜視図The perspective view which shows the state which produced | generated the wiring for delay generation and two wirings which run in parallel with respect to the net of delay amount adjustment object in Embodiment 1 実施の形態１において遅延生成用配線を生成した構造を示す断面図Sectional drawing which shows the structure which produced | generated the wiring for delay generation in Embodiment 1 本発明の実施の形態２における半導体集積回路における遅延量調整方法について遅延量調整対象のネットおよびネットに隣接する配線を示す斜視図The perspective view which shows the delay amount adjustment object net | network and the wiring adjacent to a net | network about the delay amount adjustment method in the semiconductor integrated circuit in Embodiment 2 of this invention 実施の形態２において遅延量調整対象のネットと並行ネットとの間に絶縁膜を介在した状態を示す斜視図The perspective view which shows the state which interposed the insulating film between the net | network of delay amount adjustment object, and a parallel net in Embodiment 2. 本発明の実施の形態３における半導体集積回路における遅延量調整方法の具体的な手順を示すフローチャートThe flowchart which shows the specific procedure of the delay amount adjustment method in the semiconductor integrated circuit in Embodiment 3 of this invention. 実施の形態３において遅延量調整対象のネットとネットに接続する素子を示す斜視図The perspective view which shows the element connected to a net | network of delay amount adjustment object in Embodiment 3 実施の形態３において遅延量調整対象のネットに対し下方向にコンタクトを生成した状態を示す斜視図The perspective view which shows the state which produced | generated the downward contact with respect to the net | network of delay amount adjustment object in Embodiment 3. 実施の形態３において遅延量調整対象のネットに対し容量セルを接続した状態を示す斜視図The perspective view which shows the state which connected the capacity | capacitance cell with respect to the net | network of delay amount adjustment object in Embodiment 3. FIG. 実施の形態３において容量セルを示す平面図Plan view showing a capacitor cell in Embodiment 3 実施の形態３において櫛型の容量セルを示す平面図FIG. 9 is a plan view showing a comb-shaped capacity cell in a third embodiment 実施の形態３において櫛型の容量セルの容量値調整方法を示す平面図FIG. 9 is a plan view illustrating a method for adjusting the capacitance value of a comb-shaped capacity cell in a third embodiment 本発明の実施の形態４における半導体集積回路における遅延量調整方法について遅延量調整対象のネットを示す斜視図The perspective view which shows the net | network of delay amount adjustment object about the delay amount adjustment method in the semiconductor integrated circuit in Embodiment 4 of this invention. 実施の形態４において櫛型配線生成により容量を追加した状態を示す斜視図The perspective view which shows the state which added the capacity | capacitance by comb-shaped wiring production | generation in Embodiment 4. 本発明の実施の形態５における半導体集積回路における遅延量調整方法についてマクロ化容量セルを示す平面図The top view which shows a macro-ized capacity | capacitance cell about the delay amount adjustment method in the semiconductor integrated circuit in Embodiment 5 of this invention 実施の形態５において複数のマクロ化容量セルおよび遅延量調整対象のネットを配置した状態を示す平面図FIG. 9 is a plan view showing a state in which a plurality of macro capacity cells and delay amount adjustment nets are arranged in the fifth embodiment 実施の形態５において配線の接続方法を示す平面図Plan view showing a wiring connection method in the fifth embodiment 本発明の実施の形態６における半導体集積回路における遅延量調整方法についてあらかじめ容量素子配置用の空き領域を設けて配置処理を行った配置結果を示す平面図The top view which shows the arrangement | positioning result which provided the empty area for capacitive element arrangement | positioning previously about the delay amount adjustment method in the semiconductor integrated circuit in Embodiment 6 of this invention, and performed the arrangement | positioning process 従来技術における半導体集積回路における遅延量調整方法の処理手順を表すフローチャートThe flowchart showing the processing procedure of the delay adjustment method in the semiconductor integrated circuit in the prior art 従来技術において抽出したホールドエラーパスを示す図Diagram showing hold error path extracted in the prior art 従来技術において遅延素子挿入によって遅延量を追加生成する方法を示す図The figure which shows the method of generating additional delay amount by delay element insertion in a prior art 従来技術において遅延素子つきフリップフロップへの置き換えにより遅延量を追加生成する方法を示す図The figure which shows the method of generating an additional delay amount by substitution to the flip-flop with a delay element in a prior art

符号の説明Explanation of symbols

Ｎ１〜Ｎ４，Ｎ７１，Ｎ７２ホールドエラーパス上のネット
Ｌ１〜Ｌ３ホールドエラーパス上の論理素子
ＦＦ１，ＦＦ２ホールドエラーパスの始点および終点のフリップフロップ
Ｃ１〜Ｃ３，Ｃ５，Ｃ６，Ｃ１０コンタクト
Ｋ１〜Ｋ３櫛型配線形成のための遅延生成用配線
ＷＭ１〜ＷＭ１２マクロ化容量セル
Ｎ２１，Ｎ４１ホールドエラー修正のための遅延生成用配線
Ｎ２２，Ｎ２３遅延生成用配線に並走する配線
ＬＣ１容量セル
５１電源
５２グランド
Ｐ１容量セルの接続端子
Ｂ１遅延調整用バッファ
ＦＦ３遅延素子付きバッファ
N1 to N4, N71, N72 Nets on hold error path L1 to L3 Logic elements on hold error path FF1, FF2 Flip-flops at start and end of hold error path C1 to C3, C5, C6, C10 Contacts K1 to K3 Comb Delay generation wiring WM1 to WM12 for forming the type wiring Macro-capacitance cell N21, N41 Delay generation wiring N22, N23 for holding error correction Wiring parallel to the delay generation wiring LC1 Capacity cell 51 Power supply 52 Ground P1 Connection terminal of capacity cell B1 Buffer for delay adjustment FF3 Buffer with delay element

Claims

半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
遅延量調整対象の素子間のネットにコンタクトを生成する工程と、
前記生成したコンタクトに必要追加遅延量相当長さの遅延を生成する配線である遅延生成用配線を接続するに、前記遅延量調整対象のネット以外のネットとは非接続の状態で接続する工程とを含むことを特徴とする半導体集積回路における遅延量調整方法。 A method of adjusting a delay amount between elements in order to avoid a timing constraint violation in a semiconductor integrated circuit,
Creating a contact in the net between the elements to be adjusted for the delay amount;
Connecting a delay generation wiring, which is a wiring that generates a delay corresponding to the required additional delay amount, to the generated contact, in a state of being connected to a net other than the delay amount adjustment target net; and A method of adjusting a delay amount in a semiconductor integrated circuit, comprising:

請求項１に記載の遅延量調整方法において、前記遅延生成用配線の接続の工程は、前記コンタクトに接続した遅延生成用配線に対して並走する２本の配線をそれぞれ電源およびグランドに接続することを特徴とする半導体集積回路における遅延量調整方法。 2. The delay amount adjusting method according to claim 1, wherein in the step of connecting the delay generation wiring, two wirings that run parallel to the delay generation wiring connected to the contact are respectively connected to a power source and a ground. A delay amount adjusting method in a semiconductor integrated circuit.

請求項１または請求項２に記載の遅延量調整方法において、前記遅延生成用配線の接続の工程は、前記遅延生成用配線を、信号配線に使用する配線層とは異なる遅延量追加生成専用の配線層において生成することを特徴とする半導体集積回路における遅延量調整方法。 3. The delay amount adjusting method according to claim 1, wherein the step of connecting the delay generation wiring is dedicated to the delay generation additional generation different from the wiring layer used for the signal wiring. A delay amount adjusting method in a semiconductor integrated circuit, wherein the delay amount adjusting method is generated in a wiring layer.

請求項１または請求項２に記載の遅延量調整方法において、前記遅延生成用配線の接続の工程は、前記遅延生成用配線を、信号配線に使用する配線領域の空き領域において生成することを特徴とする半導体集積回路における遅延量調整方法。 3. The delay amount adjusting method according to claim 1, wherein the delay generation wiring connection step generates the delay generation wiring in an empty area of a wiring area used for signal wiring. A method for adjusting a delay amount in a semiconductor integrated circuit.

請求項３または請求項４に記載の遅延量調整方法において、前記遅延生成用配線の接続の工程は、前記信号配線に使用する配線層・領域の絶縁膜より誘電率の高い絶縁膜の領域で前記遅延生成用配線を形成することを特徴とする半導体集積回路における遅延量調整方法。 5. The delay amount adjusting method according to claim 3, wherein the step of connecting the delay generation wiring is performed in an insulating film region having a higher dielectric constant than an insulating film of a wiring layer / region used for the signal wiring. A delay amount adjusting method in a semiconductor integrated circuit, wherein the delay generation wiring is formed.

半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
前記素子間のネットとそのネットに隣接して並行するネットとの間に、必要追加遅延量相当に調整した誘電率の絶縁膜を介在して遅延量を調整することを特徴とする半導体集積回路における遅延量調整方法。 A method of adjusting a delay amount between elements in order to avoid a timing constraint violation in a semiconductor integrated circuit,
A semiconductor integrated circuit characterized in that a delay amount is adjusted by interposing an insulating film having a dielectric constant adjusted to correspond to a required additional delay amount between a net between the elements and a net adjacent to the net. Delay amount adjustment method.

半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
遅延量調整対象の素子間のネットにコンタクトを生成する工程と、
前記生成したコンタクトに必要追加遅延量相当の容量セルを接続するに、前記遅延量調整対象のネット以外のネットとは非接続の状態で接続する工程とを含むことを特徴とする半導体集積回路における遅延量調整方法。 A method of adjusting a delay amount between elements in order to avoid a timing constraint violation in a semiconductor integrated circuit,
Creating a contact in the net between the elements to be adjusted for the delay amount;
Connecting a capacity cell corresponding to the required additional delay amount to the generated contact, including a step of connecting in a non-connected state to a net other than the net subject to delay amount adjustment. Delay amount adjustment method.

請求項７に記載の遅延量調整方法において、前記容量セルの接続の工程は、セル配置領域における空き領域において、電源と繋がる配線およびグランドに繋がる配線の双方に並行する接続端子を形成して前記容量セルとなし、この容量セルの前記接続端子に前記コンタクトを接続することを特徴とする半導体集積回路における遅延量調整方法。 The delay amount adjusting method according to claim 7, wherein the step of connecting the capacity cells includes forming connection terminals parallel to both the wiring connected to the power source and the wiring connected to the ground in the empty area in the cell arrangement area. A method for adjusting a delay amount in a semiconductor integrated circuit, wherein the contact is connected to the connection terminal of the capacity cell.

請求項７に記載の遅延量調整方法において、前記容量セルの接続の工程は、セル配置領域における空き領域において、互いに交互に配置される櫛型構造の電源ピンおよびグランドピンの双方に並行する接続ピンを形成して前記容量セルとなし、この容量セルの前記接続ピンに前記コンタクトを接続することを特徴とする半導体集積回路における遅延量調整方法。 8. The delay amount adjusting method according to claim 7, wherein the step of connecting the capacity cells is performed by connecting in parallel to both the power supply pins and the ground pins of the comb structure that are alternately arranged in an empty area in the cell arrangement area. A method of adjusting a delay amount in a semiconductor integrated circuit, wherein a pin is formed to form the capacitor cell, and the contact is connected to the connection pin of the capacitor cell.

請求項９に記載の遅延量調整方法において、前記容量セルの接続の工程は、前記接続すべき容量セルの容量による必要追加遅延量を決定するに、前記櫛型構造における櫛長または櫛幅を調整することをもって行うことを特徴とする半導体集積回路における遅延量調整方法。 10. The delay amount adjusting method according to claim 9, wherein in the step of connecting the capacity cells, a comb length or a comb width in the comb structure is determined in order to determine a necessary additional delay amount depending on a capacity of the capacity cell to be connected. A method for adjusting a delay amount in a semiconductor integrated circuit, characterized by performing adjustment.

半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
複数の遅延生成用配線を互いに並行にした櫛型の遅延生成用配線であって遅延量を前記遅延生成用配線の櫛長または櫛歯数で調整した櫛型遅延生成用配線を、直接に遅延量調整対象の素子間のネットに接続することを特徴とする半導体集積回路における遅延量調整方法。 A method of adjusting a delay amount between elements in order to avoid a timing constraint violation in a semiconductor integrated circuit,
A comb-type delay generation wiring in which a plurality of delay generation wirings are parallel to each other, and the delay amount is adjusted by the comb length or the number of teeth of the delay generation wiring. A method for adjusting a delay amount in a semiconductor integrated circuit, comprising: connecting to a net between elements to be adjusted.

半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
遅延量追加生成用にマクロ化された複数のマクロ化容量セルをセル配置領域における空き領域または専用の配線層に配置する工程と、
前記マクロ化容量セルについて必要追加遅延量相当の個数を求める工程と、
前記求めた個数のマクロ化容量セルを遅延量調整対象の素子間のネットに接続する工程とを含むことを特徴とする半導体集積回路における遅延量調整方法。 A method of adjusting a delay amount between elements in order to avoid a timing constraint violation in a semiconductor integrated circuit,
Arranging a plurality of macro capacity cells that have been macroized for additional generation of delay amounts in an empty area or a dedicated wiring layer in the cell arrangement area;
Obtaining a number corresponding to the required additional delay amount for the macro capacity cell;
A delay amount adjusting method in a semiconductor integrated circuit, comprising the step of connecting the determined number of macro capacitor cells to a net between delay amount adjustment target elements.

半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
あらかじめパス上セルの中で最も駆動能力が低いセルに隣接して容量セル配置用の空き領域を設けておき、前記空き領域において容量セルを形成し、その容量セルに遅延量調整対象の素子間のネットを接続することを特徴とする半導体集積回路における遅延量調整方法。 A method of adjusting a delay amount between elements in order to avoid a timing constraint violation in a semiconductor integrated circuit,
A space area for capacity cell placement is provided in advance adjacent to the cell having the lowest driving capability among the cells on the path, a capacity cell is formed in the space area, and between the elements whose delay amount is to be adjusted in the capacity cell A method for adjusting a delay amount in a semiconductor integrated circuit, characterized by connecting a plurality of nets.

請求項１３に記載の遅延量調整方法において、前記空き領域に形成する容量セルは、そのサイズを一律とした上で、互いに交互に配置される櫛型構造の電源ピンおよびグランドピンの双方に並行する接続ピンを形成することをもって構成し、前記櫛型構造における櫛長を調整することをもってセル容量を必要追加遅延量相当に調整することを特徴とする半導体集積回路における遅延量調整方法。 14. The delay amount adjusting method according to claim 13, wherein the capacity cells formed in the vacant region are made uniform in size, and are parallel to both the power supply pins and the ground pins of the comb structure that are alternately arranged. A method for adjusting a delay amount in a semiconductor integrated circuit, comprising: forming a connection pin to adjust the cell capacity by adjusting a comb length in the comb structure.