JP2005093071A - Synchronous type semiconductor storage device - Google Patents

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順 大谷
Akira Yamazaki
彰 山崎
Katsumi Dosaka
勝己 堂阪
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Abstract

<P>PROBLEM TO BE SOLVED: To make an internal operation timing constant by constantly generating internal clock signals independently of the pulse width variation of external clock signals. <P>SOLUTION: A synchronous type semiconductor storage device is provided with; means (2002-2007) which generate the internal clock signals (SK) in response to external clock signals (K); means (2008 and 2009) which receive the internal clock signals from the internal clock signal generating means and generate control signals (SY) which become an activated state after a prescribed period of time passes after the internal clock signals thus received are activated; and a reset element (2010) which makes the states of the internal clock signals from the clock generating means non-activated states in response to the control signals. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は半導体記憶装置に関し、特に、外部クロック信号に同期して動作するクロック同期型半導体記憶装置に関する。より特定的には、この発明はダイナミック型メモリセルを有するＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）アレイとスタティック型メモリセルを有するＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）アレイとを含むキャッシュＤＲＡＭに関する。   The present invention relates to a semiconductor memory device, and more particularly to a clock synchronous semiconductor memory device that operates in synchronization with an external clock signal. More specifically, the present invention relates to a cache DRAM including a DRAM (dynamic random access memory) array having dynamic memory cells and an SRAM (static random access memory) array having static memory cells. .

最近のマイクロプロセシングユニット（ＭＰＵ）は、動作クロック周波数が２５ＭＨｚまたはそれ以上と非常に高速になってきている。データ処理システムにおいては、標準ＤＲＡＭはビット単価が安いため、大記憶容量の主メモリとして用いられることが多い。標準ＤＲＡＭはアクセス時間が短縮化されてはいるもののＭＰＵの高速化の進展速度に追随することができない。このため、標準ＤＲＡＭを主メモリとして用いるデータ処理システムは、ウエイトステート（待ち状態）の増加などの犠牲を払う必要がある。ＭＰＵと標準ＤＲＡＭの動作速度のギャップという問題は、標準ＤＲＡＭが次のような特徴を有しているため本質的である。   Recent microprocessing units (MPUs) have become very fast with an operating clock frequency of 25 MHz or more. In a data processing system, a standard DRAM is often used as a main memory having a large storage capacity because the bit unit price is low. Although the standard DRAM has a shortened access time, it cannot keep up with the speed of MPU acceleration. For this reason, a data processing system using a standard DRAM as a main memory needs to sacrifice such as an increase in a wait state (waiting state). The problem of the operational speed gap between the MPU and the standard DRAM is essential because the standard DRAM has the following characteristics.

（ｉ） 行アドレス信号と列アドレス信号とが時分割的に多重化されて同一のアドレスピン端子へ与えられる。行アドレス信号は、ロウアドレスストローブ信号／ＲＡＳの降下エッジで装置内部へ取込まれる。列アドレス信号はコラムアドレスストローブ信号／ＣＡＳの降下エッジで装置内部へ取込まれる。   (I) The row address signal and the column address signal are multiplexed in a time division manner and applied to the same address pin terminal. The row address signal is taken into the device at the falling edge of the row address strobe signal / RAS. The column address signal is taken into the device at the falling edge of the column address strobe signal / CAS.

ロウアドレスストローブ信号／ＲＡＳはメモリサイクルの開始を規定しかつ行選択系を活性化する。コラムアドレスストローブ信号／ＣＡＳは列選択系を活性化する。信号／ＲＡＳが活性状態となってから信号／ＣＡＳが活性状態となるまでには「ＲＡＳ−ＣＡＳ遅延時間（ｔＲＣＤ）」と呼ばれる所定の時間が必要とされる。このアドレス多重化により、アクセス時間の短縮化に対する制約が存在する。   Row address strobe signal / RAS defines the start of the memory cycle and activates the row selection system. Column address strobe signal / CAS activates the column selection system. A predetermined time called “RAS-CAS delay time (tRCD)” is required from the activation of the signal / RAS to the activation of the signal / CAS. Due to this address multiplexing, there are restrictions on shortening the access time.

（ｉｉ） ロウアドレスストローブ信号／ＲＡＳを一旦立上げてＤＲＡＭをスタンバイ状態に設定した場合、ロウアドレスストローブ信号／ＲＡＳはＲＡＳプリチャージ時間（ｔＲＰ）と呼ばれる時間が経過した後でなければ再び活性状態の“Ｌ”へ立下げることはできない。ＲＡＳプリチャージ時間ｔＲＰは、ＤＲＡＭのさまざまな信号線を確実に所定電位にプリチャージするために必要とされる。このＲＡＳプリチャージ時間ｔＲＰによりＤＲＡＭのサイクル時間を短くすることはできない。また、ＤＲＡＭのサイクル時間を短くすることは、ＤＲＡＭにおいて信号線の充放電の回数が多くなるため、消費電流の増加にも繋がる。   (Ii) When the row address strobe signal / RAS is once raised and the DRAM is set in a standby state, the row address strobe signal / RAS is again in an active state unless a time called a RAS precharge time (tRP) has elapsed. It cannot fall to “L”. The RAS precharge time tRP is required to reliably precharge various signal lines of the DRAM to a predetermined potential. The cycle time of the DRAM cannot be shortened by the RAS precharge time tRP. Further, shortening the cycle time of the DRAM leads to an increase in current consumption because the number of signal line charging / discharging times increases in the DRAM.

（ｉｉｉ） 回路の高集積化およびレイアウトの改良などの回路技術およびプロセス技術の向上または駆動方法の改良などの応用上の工夫および改良によりＤＲＡＭの高速化を図ることができる。しかしながら、ＭＰＵの高速化の進展はＤＲＡＭのそれを大きく上回る。ＥＣＬＲＡＭ（エミッタ・カップルド・ＲＡＭ）およびスタティックＲＡＭなどのバイポーラトランジスタを用いた高速のバイポーラＲＡＭおよびＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を用いた比較的低速のＤＲＡＭというように、半導体メモリの動作速度には階層構造がある。ＭＯＳトランジスタを構成要素とする標準ＤＲＡＭにおいては、数十ｎｓ（ナノ秒）のスピード（サイクル時間）を期待するのは非常に困難である。   (Iii) The speed of the DRAM can be increased by improving the circuit technology and process technology such as higher circuit integration and layout, or by applying and improving the application such as driving method. However, the progress of high-speed MPU greatly exceeds that of DRAM. Semiconductor memory operations such as high speed bipolar RAM using bipolar transistors such as ECLRAM (emitter coupled RAM) and static RAM and relatively low speed DRAM using MOS transistor (insulated gate field effect transistor) Speed has a hierarchical structure. In a standard DRAM having MOS transistors as constituent elements, it is very difficult to expect a speed (cycle time) of several tens of ns (nanoseconds).

上述の問題を解決し、比較的安価で小規模なシステムを構築する方法としては、高速キャッシュメモリ（ＳＲＡＭ）をＤＲＡＭに内蔵することが考えられる。すなわち、ＤＲＡＭをメインメモリとしかつＳＲＡＭをキャッシュメモリとして備える階層的な構造の１チップメモリを考えることができる。このような階層的な構造の１チップメモリを、キャッシュＤＲＡＭ（ＣＤＲＡＭ）と称する。   As a method for solving the above-described problem and constructing a relatively inexpensive and small-scale system, it is conceivable to incorporate a high-speed cache memory (SRAM) in the DRAM. That is, a one-chip memory having a hierarchical structure including a DRAM as a main memory and an SRAM as a cache memory can be considered. A one-chip memory having such a hierarchical structure is referred to as a cache DRAM (CDRAM).

通常、ＣＤＲＡＭにおいては、ＤＲＡＭとＳＲＡＭとが同一チップ上に集積化される。キャッシュヒット時にはＳＲＡＭへのアクセスが行なわれ、キャッシュミス時にはＤＲＡＭへのアクセスが実行される。すなわち、高速動作するＳＲＡＭをキャッシュメモリとして用い、大記憶容量のＤＲＡＭをメインメモリとして用いる。   Normally, in a CDRAM, the DRAM and the SRAM are integrated on the same chip. The SRAM is accessed when a cache hit occurs, and the DRAM is accessed when a cache miss occurs. That is, an SRAM that operates at high speed is used as a cache memory, and a DRAM having a large storage capacity is used as a main memory.

キャッシュのいわゆるブロックサイズは、ＳＲＡＭにおいて１回のデータ転送でその内容が書替えられるビットの数と考えることができる。一般に、ブロックサイズが大きいとキャッシュヒット率は上昇する。しかしながら、同一のキャッシュメモリサイズの場合、ブロックサイズに反比例してセット数が減少するため、逆にヒット率は減少する。たとえば、キャッシュサイズが４Ｋビットの場合、ブロックサイズが１０２４ビットであれば、セット数は４となるが、ブロックサイズが３２ビットであればセット数は１２８となる。そのため、ブロックサイズを適切な大きさに設定することが要求される。   The so-called block size of the cache can be considered as the number of bits whose contents are rewritten by one data transfer in the SRAM. In general, the cache hit rate increases as the block size increases. However, in the case of the same cache memory size, since the number of sets decreases in inverse proportion to the block size, the hit rate decreases conversely. For example, if the cache size is 4K bits and the block size is 1024 bits, the number of sets is 4, but if the block size is 32 bits, the number of sets is 128. Therefore, it is required to set the block size to an appropriate size.

適切なブロックサイズを有するＣＤＲＡＭは、たとえば、フジシマ等の特開平１−１４６１８７号公報（特許文献1）に示されている。   A CDRAM having an appropriate block size is disclosed in, for example, Japanese Patent Laid-Open No. 1-146187 (Patent Document 1) such as Fujishima et al.

この特許文献１に示される構成においては、ＤＲＡＭアレイは複数列単位でグループに分割される。各列に対してデータレジスタが設けられる。データレジスタもＤＲＡＭアレイと同様グループに分割される。キャッシュヒット時には、データレジスタへアクセスする。キャッシュミス時にはブロックアドレスに従ってＤＲＡＭのアレイの列グループのデータのみがデータレジスタへ転送される。このデータ転送と並行して、データレジスタのデータが読出される。
特開平１−１４６１８７号公報 米国特許第５０８３２９６号 In the configuration shown in Patent Document 1, the DRAM array is divided into groups in units of a plurality of columns. A data register is provided for each column. The data register is also divided into groups like the DRAM array. When a cache hit occurs, the data register is accessed. When a cache miss occurs, only the data in the column group of the DRAM array is transferred to the data register according to the block address. In parallel with this data transfer, data in the data register is read.
JP-A-1-146187 US Pat. No. 5,083,296

上述のような従来のＣＤＲＡＭにおいては、キャッシュミス時にＤＲＡＭアレイからデータレジスタへのデータ転送が実行される。このとき、ＣＤＲＡＭへアクセスすることはできない。外部処理装置は有効データのデータレジスタへの転送完了までウエイト状態となる。これはシステムの性能を低下させる。   In the conventional CDRAM as described above, data transfer from the DRAM array to the data register is executed when a cache miss occurs. At this time, the CDRAM cannot be accessed. The external processing device waits until the transfer of valid data to the data register is completed. This reduces system performance.

また、ＤＲＡＭアレイとＳＲＡＭアレイとを同一チップ上に集積化しこのＤＲＡＭアレイとＳＲＡＭアレイとの間で双方向転送ゲートを設けたＣＤＲＡＭも提案されている（特願平５ー１６０２６５号参照）。ＤＲＡＭアレイとＳＲＡＭアレイとは互いに独立にアドレス指定が可能である。また、双方向転送ゲートはデータレジスタを含んでおり、このデータレジスタへは、外部からアクセス可能である。これにより、グラフィック用途にも適用することができる高機能のＣＤＲＡＭが実現される。しかしながら、このようなＣＤＲＡＭにおいても、ＤＲＡＭアレイから双方向転送ゲートのデータレジスタへのデータ転送時においては、このデータレジスタへのアクセスが禁止される。したがって、このような高機能のＣＤＲＡＭもまだ改良の余地があるといえる。   There has also been proposed a CDRAM in which a DRAM array and an SRAM array are integrated on the same chip and a bidirectional transfer gate is provided between the DRAM array and the SRAM array (see Japanese Patent Application No. 5-160265). The DRAM array and the SRAM array can be addressed independently of each other. The bidirectional transfer gate includes a data register, and the data register can be accessed from the outside. This realizes a high-performance CDRAM that can be applied to graphic purposes. However, even in such a CDRAM, access to the data register is prohibited during data transfer from the DRAM array to the data register of the bidirectional transfer gate. Therefore, it can be said that such a high-performance CDRAM still has room for improvement.

半導体記憶装置を高速動作させるために、半導体記憶装置をシステムクロックなどの外部クロック信号に同期動作させることが行なわれる（たとえば、ハラの米国特許第５０８３２９６号（特許文献２）参照）。このハラの米国特許は、信号／ＲＡＳおよび／ＣＡＳなどの外部制御信号の歪みに起因するタイミングのずれの発生の問題の解決を図る。このようなクロック同期型半導体記憶装置の場合、外部信号を受ける入力バッファの出力は外部クロック信号の活性化時に確定する。   In order to operate the semiconductor memory device at high speed, the semiconductor memory device is operated in synchronization with an external clock signal such as a system clock (see, for example, US Pat. No. 5,083,296 to Hara). This Hara US patent seeks to solve the problem of timing shifts caused by distortion of external control signals such as signals / RAS and / CAS. In such a clock synchronous semiconductor memory device, the output of an input buffer that receives an external signal is determined when the external clock signal is activated.

したがって、外部クロック信号が活性化されてから内部信号が確定し内部動作が実行されるため、内部動作の開始タイミングが遅れるという問題が生じる。すなわち、外部クロック信号を用いて高速動作させるという利点が損なわれることになる。   Therefore, since the internal signal is determined and the internal operation is executed after the external clock signal is activated, there is a problem that the start timing of the internal operation is delayed. That is, the advantage of operating at high speed using an external clock signal is lost.

それゆえ、この発明の目的は、高速動作する半導体記憶装置を提供することである。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device that operates at high speed.

この発明の他の目的は、高速のデータ処理システムを構築することのできる半導体記憶装置を提供することである。   Another object of the present invention is to provide a semiconductor memory device capable of constructing a high-speed data processing system.

この発明のさらに他の目的は、外部クロック信号に同期してできるだけ早いタイミングで内部制御信号を確定状態とすることのできる同期型半導体記憶装置を提供することである。   Still another object of the present invention is to provide a synchronous semiconductor memory device capable of bringing an internal control signal into a definite state as early as possible in synchronization with an external clock signal.

この発明の特定的な目的は、高速にノーウェイトでアクセスすることのできるクロック同期型キャッシュ内蔵半導体記憶装置を提供することである。   A specific object of the present invention is to provide a clock synchronous cache built-in semiconductor memory device which can be accessed without waiting at high speed.

この発明に係る同期型半導体記憶装置は、外部クロック信号に同期して内部クロック信号を発生するクロック発生手段と、このクロック発生手段からの内部クロック信号を受け、この受けたクロック信号の活性化後所定時間経過後に活性状態となる制御信号を発生する手段と、この制御信号に応答してクロック発生手段からの内部クロック信号を非活性状態とするリセット素子とを備える。   A synchronous semiconductor memory device according to the present invention includes a clock generation means for generating an internal clock signal in synchronization with an external clock signal, an internal clock signal from the clock generation means, and after the activation of the received clock signal Means for generating a control signal that is activated after a predetermined time has elapsed, and a reset element that deactivates the internal clock signal from the clock generation means in response to the control signal.

この発明に係る同期型半導体記憶装置においては、外部クロック信号に同期して発生される内部クロック信号が、発生から後所定時間経過後にはリセット素子によりリセットされて不活性化される。したがって、常に一定の時間幅を有する内部クロック信号を発生することができ、内部動作のタイミングを一定とすることができる。また、リセット素子を１個のスイッチングトランジスタで構成すれば装置構成を簡略化することができる。   In the synchronous semiconductor memory device according to the present invention, the internal clock signal generated in synchronization with the external clock signal is reset by the reset element and inactivated after a predetermined time has elapsed since the generation. Therefore, an internal clock signal having a constant time width can be generated at all times, and the internal operation timing can be made constant. Further, if the reset element is composed of one switching transistor, the device configuration can be simplified.

［全体構成］
図１はこの発明の一実施例であるＣＤＲＡＭの全体の構成を示すブロック図である。図１において、ＣＤＲＡＭ４００は、行および列のマトリックス状に配列された複数のダイナミック型のメモリセルを備えるＤＲＡＭアレイ１０２と、行および列のマトリックス状に配列された複数のスタティック型メモリセルを備えるＳＲＡＭアレイ１０４と、ＤＲＡＭアレイ１０２とＳＲＡＭアレイ１０４との間でのデータ転送を行なうためのデータ転送回路１０６とを含む。 [overall structure]
FIG. 1 is a block diagram showing the overall configuration of a CDRAM according to an embodiment of the present invention. In FIG. 1, a CDRAM 400 includes a DRAM array 102 having a plurality of dynamic memory cells arranged in a matrix of rows and columns, and an SRAM having a plurality of static memory cells arranged in a matrix of rows and columns. Array 104 and data transfer circuit 106 for transferring data between DRAM array 102 and SRAM array 104 are included.

ＣＤＲＡＭ４００は、４ビット単位でデータの入出力を行なう構成をとるため、ＤＲＡＭアレイ１０２は４つのメモリプレーンを含む。このＤＲＡＭアレイ１０２の、４つのメモリプレーンは、各々４Ｍビットの記憶容量を備え、それぞれ同時に入出力されるデータビットの異なるビットに対応する。   Since CDRAM 400 is configured to input and output data in units of 4 bits, DRAM array 102 includes four memory planes. The four memory planes of the DRAM array 102 each have a storage capacity of 4M bits, and correspond to different bits of data bits that are input / output simultaneously.

ＳＲＡＭアレイ１０４も同様に、４つの各々が４Ｋビットの記憶容量を備える４つのメモリプレーンを含む。データ転送回路１０６は、ＤＲＡＭアレイ１０２とＳＲＡＭアレイ１０４のそれぞれのプレーンごとにデータ転送を行なうために、４つのメモリプレーンに合わせて４つ設けられる。   Similarly, the SRAM array 104 includes four memory planes, each of which has a storage capacity of 4K bits. In order to perform data transfer for each plane of the DRAM array 102 and the SRAM array 104, four data transfer circuits 106 are provided for the four memory planes.

ＣＤＲＡＭ１００は、ＤＲＡＭアレイを駆動するために、外部から与えられるＤＲＡＭ用アドレスＡｄ０〜Ａｄ１１を受け、内部アドレスを発生するＤＲＡＭアドレスバッファ１０８と、ＤＲＡＭアドレスバッファ１０８からの内部行アドレスＲｏｗ０〜Ｒｏｗ１１を受け、ＤＲＡＭアレイ１０２における対応の行を選択するロウデコーダ１１０と、ＤＲＡＭアドレスバッファ１０８からの内部列アドレス信号のうち所定のビットすなわちコラムブロックアドレスＣｏｌ４〜Ｃｏｌ９を受け、ＤＲＡＭアレイ１０２において複数の列（本実施例においては一つのメモリプレーンにおいて１６列）を同時に選択するコラムブロックデコーダ１１２と、ＤＲＡＭアレイ１０２において選択されたメモリセルのデータを検知増幅するセンスアンプおよびＤＲＡＭアレイ１０２において選択されたメモリセルとデータ転送回路１０６との間でのデータ転送を行なうためのＩＯコントロールとを含む。図１においては、センスアンプおよびＩＯコントロールを１つのブロック１１４で示す。   CDRAM 100 receives DRAM addresses Ad0 to Ad11 given from the outside in order to drive the DRAM array, receives DRAM address buffer 108 for generating internal addresses, and internal row addresses Row0 to Row11 from DRAM address buffer 108, A row decoder 110 for selecting a corresponding row in the DRAM array 102 and a predetermined bit, that is, column block addresses Col4 to Col9, of the internal column address signal from the DRAM address buffer 108, receive a plurality of columns (this embodiment) in the DRAM array 102. In the example, a column block decoder 112 that simultaneously selects (16 columns in one memory plane) and a sense amplifier that senses and amplifies data of the memory cell selected in the DRAM array 102. And a IO control for transferring data between the memory cell and the data transfer circuit 106 selected in fine DRAM array 102. In FIG. 1, the sense amplifier and the IO control are indicated by one block 114.

ＤＲＡＭアドレスバッファ１０８へは、行アドレス信号と列アドレス信号とがマルチプレクスして与えられる。アドレス信号Ａｄ０〜Ａｄ３の４ビットのアドレス信号は、データ転送回路１０６におけるデータ転送モードおよびマスクをかける際のマスクデータのセット／リセットを設定するためのコマンドとして利用される。   A row address signal and a column address signal are multiplexed and applied to the DRAM address buffer 108. The 4-bit address signals of the address signals Ad0 to Ad3 are used as commands for setting the data transfer mode in the data transfer circuit 106 and the setting / resetting of mask data when masking.

ＣＤＲＡＭ４００は、さらに、外部から与えられるＳＲＡＭ用アドレス信号Ａｓ０〜Ａｓ１１を受け、内部アドレス信号を発生するＳＲＡＭアドレスバッファ１１６、ＳＲＡＭアドレスバッファ１１６からのアドレス信号Ａｓ４〜Ａｓ１１をデコードし、ＳＲＡＭアレイ１０４の対応の行を選択するロウデコーダ１１８と、ＳＲＡＭアドレスバッファ１１６からの列アドレス信号Ａｓ０〜Ａｓ３をデコードし、ＳＲＡＭアレイ１０４の対応の列を選択するとともにデータ転送回路１０６における対応の転送ゲートを選択するコラムデコーダ１２０と、ＳＲＡＭアレイ１０４において選択されたメモリセルのデータを検知増幅するとともにコラムデコーダ１２０の出力に従って、ＳＲＡＭアレイ１０４の選択列および選択された転送ゲートを内部データバス１２３へ接続するＩＯ回路とを含む。ＳＲＡＭ用のセンスアンプおよびＩＯ回路はブロック１２２により示される。   The CDRAM 400 further receives SRAM address signals As0 to As11 given from the outside, decodes the SRAM address buffer 116 that generates internal address signals, and decodes the address signals As4 to As11 from the SRAM address buffer 116, so that the SRAM array 104 corresponds. The column decoder 118 selects the corresponding row of the SRAM array 104 and selects the corresponding transfer gate in the data transfer circuit 106 by decoding the column address signals As0 to As3 from the SRAM address buffer 116. The data of the memory cell selected in the decoder 120 and the SRAM array 104 is detected and amplified, and the selected column and the selected transfer gate of the SRAM array 104 are set in accordance with the output of the column decoder 120. And a IO circuit connected to the data bus 123. The sense amplifier and IO circuit for the SRAM is indicated by block 122.

ＳＲＡＭアレイ１０４の１行は１６ビットを備える。ＳＲＡＭアレイ１０４においては、選択された１行のメモリセル、すなわち１６ビットのメモリセルが選択状態とされる。転送回路１０６は、１つのメモリプレーンに対して１６個の転送ゲートを備える。これにより、データ転送回路１０６を介してＤＲＡＭアレイ１０２の１つのメモリプレーンにおいて選択された１６ビットのメモリセルとＳＲＡＭアレイ１０４の１つのメモリプレーンにおいて選択された１行のメモリセルとの間でデータ転送が実行される。すなわち、ＣＤＲＡＭ４００においては、１つのメモリプレーンについて１６ビットのデータ転送が実行され、合計６４ビットのデータ転送が実行される。   One row of the SRAM array 104 comprises 16 bits. In the SRAM array 104, a selected row of memory cells, that is, a 16-bit memory cell is selected. The transfer circuit 106 includes 16 transfer gates for one memory plane. As a result, data is transferred between the 16-bit memory cells selected in one memory plane of the DRAM array 102 and one row of memory cells selected in one memory plane of the SRAM array 104 via the data transfer circuit 106. A transfer is performed. That is, in CDRAM 400, 16-bit data transfer is executed for one memory plane, and a total of 64-bit data transfer is executed.

ＤＲＡＭアレイ１０２に対するアドレス信号Ａｄ０〜Ａｄ１１とＳＲＡＭアレイ１０４に対するアドレス信号Ａｓ０〜Ａｓ１１とを独立に与えることにより、ＤＲＡＭアレイ１０２における任意の位置のメモリセルのデータをＳＲＡＭアレイ１０４ヘ転送することができ、キャッシュメモリとして用いる場合に任意のマッピング（セットアソシアティブマッピング方式、フルアソシアティブマッピング方式、およびダイレクトマッピング方式）を容易に実現することができる。   By independently providing the address signals Ad0 to Ad11 for the DRAM array 102 and the address signals As0 to As11 for the SRAM array 104, the data of the memory cell at any position in the DRAM array 102 can be transferred to the SRAM array 104. When used as a cache memory, arbitrary mapping (set associative mapping method, full associative mapping method, and direct mapping method) can be easily realized.

ＣＤＲＡＭ４００は、さらに、外部から与えられるたとえばシステムクロックである外部クロック信号Ｋおよびチップセレクト信号ＣＳ♯を受けるＫバッファ／タイミング回路１２４と、Ｋバッファ／タイミング回路１２４から発生される内部クロック信号に対して、外部から与えられるマスク制御信号ＣＭｄに従ってマスクをかけるためのクロックマスク回路１２６と、クロックマスク回路１２６からのクロック信号に同期して外部から与えられる制御信号ＲＡＳ♯、ＣＡＳ♯、およびＤＴＤ♯を取込み、各信号の状態に従って必要な制御信号を発生するＤＲＡＭコントロール回路１２８とを含む。各外部制御信号の定義については後に説明する。   CDRAM 400 further receives K clock / timing circuit 124 that receives external clock signal K and chip select signal CS #, for example, a system clock applied from the outside, and an internal clock signal generated from K buffer / timing circuit 124. Clock mask circuit 126 for applying a mask in accordance with mask control signal CMd supplied from the outside, and control signals RAS #, CAS #, and DTD # applied from the outside in synchronization with the clock signal from clock mask circuit 126 And a DRAM control circuit 128 for generating necessary control signals according to the state of each signal. The definition of each external control signal will be described later.

ＣＤＲＡＭ４００はさらに、Ｋバッファタイミング回路１２４からの内部クロック信号に対し、制御信号ＣＭｓ♯に従ってマスクをかけるためのマスク回路１３０と、マスク回路１３０からの内部クロック信号に従って外部制御信号ＣＣ０♯、ＣＣ１♯、ＷＥ♯を取込み、各制御信号の状態の組合わせに従って必要な制御信号を発生するＳＲＡＭコントロール回路１３２と、信号ＤＱＣおよびＧ♯に応答して、データの入出力を行なう入出力回路１３５を含む。   CDRAM 400 further includes a mask circuit 130 for masking the internal clock signal from K buffer timing circuit 124 in accordance with control signal CMs #, and external control signals CC0 #, CC1 #, in accordance with the internal clock signal from mask circuit 130. SRAM control circuit 132 that takes in WE # and generates a necessary control signal according to the combination of the states of the control signals, and input / output circuit 135 that inputs and outputs data in response to signals DQC and G # are included.

入出力回路１３５は、外部からのデータＤＱ０〜ＤＱ３およびマスクデータＭ０〜Ｍ３（または書込データＤ３）を受けるＤｉｎバッファ４３４と、マスクデータＭ０〜Ｍ３に従ってＤｉｎバッファ４３４から与えられる書込データに対してマスクをかけるためのマスク回路４３６と、端子ＤＱ０〜ＤＱ３（またはＱ０〜Ｑ３）へデータを出力するメインアンプ回路４３８を含む。   Input / output circuit 135 receives Din buffer 434 receiving external data DQ0 to DQ3 and mask data M0 to M3 (or write data D3), and write data applied from Din buffer 434 according to mask data M0 to M3. A mask circuit 436 for masking and a main amplifier circuit 438 for outputting data to terminals DQ0 to DQ3 (or Q0 to Q3).

入出力回路１３５は内部データバス１２３を介してブロック１２２に接続される。このブロック１２２は、転送回路１０６またはＳＲＡＭアレイ１０４から１つの転送ゲート（１つのメモリプレーンに対して）または１ビットのＳＲＡＭメモリセル（１つのメモリプレーンに対して）を選択して内部データバス１２３に接続する。したがって、このＣＤＲＡＭ４００は、外部からはＳＲＡＭアレイ１０４へアクセスすることもでき、また転送回路１０６へもアクセスすることができる。   The input / output circuit 135 is connected to the block 122 via the internal data bus 123. This block 122 selects one transfer gate (for one memory plane) or one bit SRAM memory cell (for one memory plane) from the transfer circuit 106 or the SRAM array 104 to select the internal data bus 123. Connect to. Therefore, the CDRAM 400 can access the SRAM array 104 from the outside, and can also access the transfer circuit 106.

またＤＲＡＭコントロール回路１２８およびＳＲＡＭコントロール回路１３２は、それぞれ独立に動作する。したがって、ＤＲＡＭアレイとデータ転送回路１０６との間でのデータ転送時にＳＲＡＭアレイ１０４へ外部からアクセスすることができる。   The DRAM control circuit 128 and the SRAM control circuit 132 operate independently of each other. Therefore, the SRAM array 104 can be accessed from the outside during data transfer between the DRAM array and the data transfer circuit 106.

ＣＤＲＡＭ４００は、データ入出力の構成を変更することができる。入力データ（書込データ）Ｄと出力データＱとを別々のピン端子を介して伝達するＤＱ分離構成と、書込データＤおよび読出データ（出力データ）Ｑとを同一のピン端子を介して伝達するマスクトライトモードとを備える。書込データに対しマスクをかけることができるのはデータ入力とデータ出力との同一のピン端子を介して行なわれるマスクトライトモードである。ＤＱ分離配置において書込データＤ０〜Ｄ３が与えられるピン端子がマスクトライトモード時におけるマスクデータＭ０〜Ｍ３を受けるためのピン端子として用いられる。このピン端子の設定は、図には示していないが、コマンドレジスタにより行なわれる。   CDRAM 400 can change the data input / output configuration. A DQ separation configuration for transmitting input data (write data) D and output data Q via separate pin terminals, and write data D and read data (output data) Q transmitted via the same pin terminals A masked light mode. The masked write mode can be applied to the write data through the same pin terminal for data input and data output. In the DQ separation arrangement, pin terminals to which write data D0 to D3 are applied are used as pin terminals for receiving mask data M0 to M3 in the masked write mode. The pin terminals are set by a command register (not shown).

［外部制御信号の定義］
ＣＤＲＡＭ４００は、データの入力および外部制御信号の取込みをすべて外部クロック信号Ｋに同期して実行する。外部からの制御信号は、すべてパルス状に与えられる。外部クロック信号Ｋの立上りエッジにおける外部制御信号の状態の組合わせにより実行される動作モードが決定される。外部制御信号Ｇ♯の入力のみが外部クロック信号Ｋと非同期的に実行される。次に各外部制御信号について説明する。 [Definition of external control signals]
CDRAM 400 executes data input and external control signal fetching in synchronization with external clock signal K. All external control signals are given in pulses. The operation mode to be executed is determined by the combination of the states of the external control signals at the rising edge of the external clock signal K. Only the input of the external control signal G # is executed asynchronously with the external clock signal K. Next, each external control signal will be described.

外部クロック信号Ｋ：
外部クロック信号Ｋは、ＣＤＲＡＭ４００の基本的なタイミング、すなわち入力信号を取込むタイミングおよび動作クロック周波数を決定する。外部クロック信号Ｋの立上りエッジまたは立下りエッジを基準として、各外部信号のタイミングパラメータ（後に説明する信号Ｇ♯を除く）が規定される。 External clock signal K:
The external clock signal K determines the basic timing of the CDRAM 400, that is, the timing for taking in the input signal and the operation clock frequency. With reference to the rising edge or falling edge of the external clock signal K, timing parameters (excluding a signal G # described later) of each external signal are defined.

ＤＲＡＭ用クロックマスクＣＭｄ：
ＤＲＡＭ用クロックマスクＣＭｄは、Ｋバッファ／タイミング回路１２４から発生される内部ＤＲＡＭクロック信号の伝達を制御する。ＤＲＡＭ用クロックマスクＣＭｄが外部クロック信号Ｋの立上りエッジで活性状態にあれば、次のクロックサイクルにおける内部ＤＲＡＭ用クロック信号の発生が停止される。この状態において、次のサイクルにおけるＤＲＡＭ部においては制御信号を取込む動作は行なわれない。これによりＤＲＡＭ部分における消費電力の低減が実現される。 DRAM clock mask CMd:
The DRAM clock mask CMd controls transmission of an internal DRAM clock signal generated from the K buffer / timing circuit 124. If the DRAM clock mask CMd is active at the rising edge of the external clock signal K, generation of the internal DRAM clock signal in the next clock cycle is stopped. In this state, the operation for fetching the control signal is not performed in the DRAM portion in the next cycle. Thereby, reduction of power consumption in the DRAM portion is realized.

ロウアドレスストローブ信号ＲＡＳ♯：
ロウアドレスストローブ信号ＲＡＳ♯、外部クロック信号Ｋとともに用いられ（ただしそのときの他の信号ＣＭｄ、ＣＡＳ♯およびＤＴＤ♯の状態に依存する）、ＤＲＡＭ部分を活性化する。すなわち、このロウアドレスストローブ信号ＲＡＳ♯は、ＤＲＡＭ用ロウアドレス信号Ａｄ０〜Ａｄ１１のラッチ、ＤＲＡＭアレイ１０２における行の選択、ＤＲＡＭ部分を初期状態に設定するプリチャージサイクルの開始、ＤＲＡＭアレイ１０２とデータ転送回路１０６との間のデータ転送、オートリフレッシュサイクルの開始、ＤＲＡＭ ＮＯＰサイクルの生成、ＤＲＡＭ部分の動作停止（パワーダウン）などを実行するために利用される。したがって、このロウアドレスストローブ信号ＲＡＳ♯は、ＤＲＡＭ部分における基本動作サイクルを決定する。 Row address strobe signal RAS #:
Used together with row address strobe signal RAS # and external clock signal K (however, depending on the states of other signals CMd, CAS # and DTD # at that time), activates the DRAM portion. That is, the row address strobe signal RAS # latches the DRAM row address signals Ad0 to Ad11, selects a row in the DRAM array 102, starts a precharge cycle for setting the DRAM portion to an initial state, and transfers data to and from the DRAM array 102. It is used to execute data transfer with the circuit 106, start of an auto refresh cycle, generation of a DRAM NOP cycle, stop of operation (power down) of the DRAM portion, and the like. Therefore, row address strobe signal RAS # determines the basic operation cycle in the DRAM portion.

コラムアドレスストローブ信号ＣＡＳ♯：
コラムアドレスストローブ信号ＣＡＳ♯は、外部クロック信号Ｋとともに用いられて、ＤＲＡＭ用コラムアドレス信号をラッチするために用いられる。ＤＲＡＭアクセスサイクルにおいて、先にロウアドレスストローブ信号ＲＡＳ♯が与えられているとき、次に与えられるコラムアドレスストローブ信号ＣＡＳ♯により、ＤＲＡＭアレイ１０２へのデータ転送回路１０６からのデータの転送またはＤＲＡＭアレイ１０２からデータ転送回路１０６へのデータ転送が実行される。いずれの方向のデータ転送が行なわれるかは、制御信号ＤＴＤ♯により決定される。 Column address strobe signal CAS #:
Column address strobe signal CAS # is used together with external clock signal K to latch a DRAM column address signal. In the DRAM access cycle, when the row address strobe signal RAS # is applied first, the data transfer from the data transfer circuit 106 to the DRAM array 102 or the DRAM array 102 is performed by the column address strobe signal CAS # applied next. To the data transfer circuit 106 is executed. Which direction of data transfer is performed is determined by control signal DTD #.

データ転送指示信号ＤＴＤ♯：
データ転送指示信号ＤＴＤ♯は、ＤＲＡＭアレイ１０２とデータ転送回路１０６との間のデータの転送およびその方向を決定する。先のサイクルにおいて、ロウアドレスストローブ信号ＲＡＳ♯がローレベルのとき、コラムアドレスストローブ信号ＣＡＳ♯およびデータ転送指示信号ＤＴＤ♯が外部クロック信号Ｋの立上りエッジでともにローレベルであれば、データ転送回路１０６からＤＲＡＭアレイへのデータ転送を行なうＤＲＡＭライト転送サイクルが実行される。 Data transfer instruction signal DTD #:
Data transfer instruction signal DTD # determines the transfer and direction of data between DRAM array 102 and data transfer circuit 106. In the previous cycle, when row address strobe signal RAS # is at a low level, if both column address strobe signal CAS # and data transfer instruction signal DTD # are at a low level at the rising edge of external clock signal K, data transfer circuit 106 A DRAM write transfer cycle for transferring data from to the DRAM array is executed.

データ転送指示信号ＤＴＤ♯がハイレベルであれば、ＤＲＡＭアレイ１０２からデータ転送回路１０６へのデータ転送を行なうＤＲＡＭリード転送サイクルが実行される。ロウアドレスストローブ信号ＲＡＳ♯と同期してデータ転送指示信号ＤＴＤ♯がローレベルに立下れば、ＤＲＡＭ部はプリチャージモードに入る。プリチャージサイクルが完了するまですべてのＤＲＡＭ部分へのアクセス動作は禁止される。   If data transfer instruction signal DTD # is at a high level, a DRAM read transfer cycle for transferring data from DRAM array 102 to data transfer circuit 106 is executed. When data transfer instruction signal DTD # falls to a low level in synchronization with row address strobe signal RAS #, the DRAM portion enters a precharge mode. Access operations to all DRAM parts are prohibited until the precharge cycle is completed.

ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ１１：
ＤＲＡＭアレイ１０２は、各々が４Ｍビットの記憶容量を備える４つのメモリプレーンを含む。１つのＤＲＡＭメモリプレーンは、４Ｋ行×６４列×１６ブロックの構成を備える。１ブロックは６４列を含む。ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ１１においては、ＤＲＡＭＡ行アドレス信号とＤＲＡＭ列アドレス信号とがマルチプレクスして与えられる。外部クロック信号Ｋの立上りエッジでロウアドレスストローブ信号ＲＡＳ♯がローレベルであり、データ転送指示信号ＤＴＤ♯がハイレベルであれば、ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ１１がロウアドレス信号として取込まれ、ＤＲＡＭアレイ１０２における対応の行を指定する内部ロウアドレス信号が生成される。 DRAM address signals Ad0 to Ad11:
The DRAM array 102 includes four memory planes, each with a storage capacity of 4M bits. One DRAM memory plane has a configuration of 4K rows × 64 columns × 16 blocks. One block includes 64 columns. In the DRAM address signals Ad0 to Ad11, the DRAMA row address signal and the DRAM column address signal are multiplexed and applied. If row address strobe signal RAS # is at a low level at the rising edge of external clock signal K and data transfer instruction signal DTD # is at a high level, DRAM address signals Ad0-Ad11 are taken in as row address signals, and DRAM An internal row address signal designating the corresponding row in array 102 is generated.

外部クロック信号Ｋの立上りエッジでコラムアドレスストローブ信号ＣＡＳ♯がローレベルにあれば、ＤＲＡＭ用アドレス信号Ａｄ０〜Ａｄ９はＤＲＡＭアレイ１０２における１６ビットのメモリセル（１６ブロックそれぞれから１ビット；図１においては、メモリセル０〜１５として示す）を指定するブロックアドレスとして用いられる。   If column address strobe signal CAS # is at a low level at the rising edge of external clock signal K, DRAM address signals Ad0-Ad9 are 16-bit memory cells in DRAM array 102 (1 bit from each of 16 blocks; in FIG. , Shown as memory cells 0 to 15).

ＳＲＡＭクロックマスク信号ＣＭｓ：
ＳＲＡＭクロックマスク信号ＣＭｓは、内部ＳＲＡＭクロック信号（Ｋバッファ／タイミング回路１２４から発生される）の伝達を制御する。ＳＲＡＭクロックマスク信号ＣＭｓが外部クロック信号Ｋの立上りエッジで活性状態にあれば、内部ＳＲＡＭクロック信号は次のサイクルでは発生が停止され、ＳＲＡＭ部分はその前のサイクルの状態を維持する。ＳＲＡＭクロックマスク信号ＣＭｓは、また、同じ入出力データを複数のクロックサイクルにわたって連続的に維持するためにも利用される。 SRAM clock mask signal CMs:
SRAM clock mask signal CMs controls the transmission of the internal SRAM clock signal (generated from K buffer / timing circuit 124). If the SRAM clock mask signal CMs is active at the rising edge of the external clock signal K, the generation of the internal SRAM clock signal is stopped in the next cycle, and the SRAM portion maintains the state of the previous cycle. The SRAM clock mask signal CMs is also used to continuously maintain the same input / output data over a plurality of clock cycles.

チップセレクト信号ＣＳ♯：
チップセレクト信号ＣＳ♯は、ＤＲＡＭコントロール回路１２８およびＳＲＡＭコントロール回路１３２の活性化／非活性化を制御する。すなわち、外部制御信号ＲＡＳ♯、ＣＡＳ♯、ＤＴＤ♯、ＣＣ０♯、ＣＣ１♯およびＷＥ♯は、すべて外部クロック信号Ｋとチップセレクト信号ＣＳ♯とに従って内部に取込まれる。チップセレクト信号ＣＳ♯が不活性状態のハイレベルの時には、このＣＤＲＡＭは非選択状態であり、内部動作は実行されない。 Chip select signal CS #:
Chip select signal CS # controls activation / deactivation of DRAM control circuit 128 and SRAM control circuit 132. In other words, external control signals RAS #, CAS #, DTD #, CC0 #, CC1 # and WE # are all taken in according to external clock signal K and chip select signal CS #. When chip select signal CS # is inactive and at high level, this CDRAM is in a non-selected state and no internal operation is performed.

ライトイネーブル信号ＷＥ♯：
ライトイネーブル信号ＷＥ♯は、ＳＲＡＭ部とデータ転送回路１０６とに対するデータの書込および読出動作を制御する。外部クロック信号Ｋの立上りエッジでチップセレクト信号ＣＳ♯がローレベルの活性状態にあれば、ハイレベルのライトイネーブル信号ＷＥ♯によりデータ転送回路１０６からのデータの読出、ＳＲＡＭアレイ１０４からのデータの読出および／またはＳＲＡＭアレイ１０４へのデータ転送回路１０６からのデータの転送が実行される（後に説明する制御信号ＣＣ０♯およびＣＣ１♯の状態により決定される）。 Write enable signal WE #:
Write enable signal WE # controls data writing and reading operations with respect to the SRAM portion and data transfer circuit 106. If the chip select signal CS # is in the active state at the low level at the rising edge of the external clock signal K, data is read from the data transfer circuit 106 and data is read from the SRAM array 104 by the high level write enable signal WE #. Data transfer from data transfer circuit 106 to SRAM array 104 is executed (determined by the states of control signals CC0 # and CC1 # described later).

ライトイネーブル信号ＷＥ♯がローレベルであれば、データ転送回路１０６へのデータの書込、ＳＲＡＭアレイ１０４における選択されたメモリセルへのデータの書込、データ転送回路１０６へのＳＲＡＭアレイ１０４からのデータ転送のいずれかが実行される（制御信号ＣＣ０♯およびＣＣ１♯により決定される）。   If write enable signal WE # is at a low level, data is written to data transfer circuit 106, data is written to a selected memory cell in SRAM array 104, and data is transferred from SRAM array 104 to data transfer circuit 106. Either data transfer is executed (determined by control signals CC0 # and CC1 #).

制御クロック信号ＣＣ０♯、ＣＣ１♯：
これらの制御クロック信号ＣＣ０♯およびＣＣ１♯は、ＳＲＡＭ部分へのアクセスとデータ転送回路１０６へのアクセスを制御する。外部クロック信号Ｋの立上りエッジでチップセレクト信号ＣＳ♯がローレベルの活性状態のとき制御クロック信号ＣＣ０♯およびＣＣ１♯の状態により、実行されるべき動作モードが決定される。 Control clock signals CC0 #, CC1 #:
These control clock signals CC0 # and CC1 # control access to the SRAM portion and access to the data transfer circuit 106. When chip select signal CS # is in the active state at the low level at the rising edge of external clock signal K, the operation mode to be executed is determined by the states of control clock signals CC0 # and CC1 #.

ＳＲＡＭアドレス信号Ａｓ０〜Ａｓ１１：
ＳＲＡＭアレイ１０４は、各々が２５６行１６列に配列されたメモリセルを含む４つのメモリプレーンを有する。ＳＲＡＭアレイ１０４をキャッシュメモリとして利用する場合、キャッシュのブロックサイズは１６×４（ＩＯが４ビット）となる。ＳＲＡＭ用アドレス信号Ａｓ０〜Ａｓ３は、１つのキャッシュブロック（１行）において１ビットを選択するブロックアドレスとして利用され、ＳＲＡＭアドレス信号Ａｓ４〜Ａｓ１１は、ＳＲＡＭアレイ１０４における行を選択するためのロウアドレス信号として用いられる。 SRAM address signals As0 to As11:
SRAM array 104 has four memory planes each including memory cells arranged in 256 rows and 16 columns. When the SRAM array 104 is used as a cache memory, the cache block size is 16 × 4 (IO is 4 bits). SRAM address signals As0 to As3 are used as block addresses for selecting one bit in one cache block (one row), and SRAM address signals As4 to As11 are row address signals for selecting a row in the SRAM array 104. Used as

出力イネーブル信号Ｇ♯：
出力イネーブル信号Ｇ♯はデータの出力を制御する。この出力イネーブル信号Ｇ♯は外部クロック信号Ｋと非同期的に与えられる。出力イネーブル信号Ｇ♯がハイレベルのとき、ＤＱ分離構成および共通ＤＱ構成のいずれのピン配置においても、出力はハイインピーダンス状態となる。データの出力はこの出力イネーブル信号Ｇ♯がローレベルのときに可能となる。 Output enable signal G #:
Output enable signal G # controls the output of data. Output enable signal G # is applied asynchronously with external clock signal K. When output enable signal G # is at a high level, the output is in a high impedance state in both pin arrangements of the DQ separation configuration and the common DQ configuration. Data can be output when the output enable signal G # is at a low level.

入出力ＤＱ０〜ＤＱ３：
入出力ＤＱ０〜ＤＱ３は、共通ＤＱモード（マスクトライトモード）が選択されたとき（コマンドレジスタのセットされたデータにより決定される）、ＣＤＲＡＭのデータとなる。外部出力データビットの状態は、出力イネーブル信号Ｇ♯により制御される。データの出力は、トランスペアレントモード、ラッチモード、およびレジスタモードのいずれかで行なわれる。トランスペアレント出力モードにおいては、内部データバス１２３上のデータがメインアンプ４３８に直接伝達される。外部クロック信号Ｋの立上りエッジにおいてチップセレクト信号ＣＳ♯がハイレベルにあれば、ディセレクトＳＲＡＭモードとなり、出力ハイインピーダンス状態となる。また同様に、出力イネーブル信号Ｇ♯がハイレベルにあれば出力ハイインピーダンス状態となる。データ出力が可能な場合には、外部クロック信号Ｋの立上りに応答して、そのサイクルにおいてデータの読出が実行される。 Input / output DQ0 to DQ3:
The inputs / outputs DQ0 to DQ3 become CDRAM data when the common DQ mode (masked write mode) is selected (determined by the data set in the command register). The state of the external output data bit is controlled by output enable signal G #. Data is output in any one of a transparent mode, a latch mode, and a register mode. In the transparent output mode, data on the internal data bus 123 is directly transmitted to the main amplifier 438. If the chip select signal CS # is at the high level at the rising edge of the external clock signal K, the deselect SRAM mode is set and the output high impedance state is entered. Similarly, if the output enable signal G # is at a high level, the output high impedance state is established. When data output is possible, data reading is executed in that cycle in response to the rising of external clock signal K.

レジスタ出力モードにおいては、１サイクル遅れてデータが出力される。このモードにおいては、内部データバス１２３とメインアンプ４３８との間に出力レジスタが設けられた構成となる。   In the register output mode, data is output with a delay of one cycle. In this mode, an output register is provided between the internal data bus 123 and the main amplifier 438.

ラッチ出力モードは、内部データバス１２３とメインアンプ４３８との間に出力ラッチ回路が設けられた構成となる。この構成においては、読出されたデータはラッチ回路においてラッチされてメインアンプ４３８を介して出力される。内部データバス１２３に無効データが現れている期間であっても外部には有効データが出力される。したがって外部処理装置であるＣＰＵ等が出力データを取込むための期間を十分にとることができる。   In the latch output mode, an output latch circuit is provided between the internal data bus 123 and the main amplifier 438. In this configuration, the read data is latched by the latch circuit and output via the main amplifier 438. Even during a period in which invalid data appears on the internal data bus 123, valid data is output to the outside. Therefore, it is possible to take a sufficient period for the CPU or the like which is an external processing device to capture the output data.

上述のような出力モードはコマンドレジスタ（図示せず）にコマンドデータを設定することにより実現される。   The output mode as described above is realized by setting command data in a command register (not shown).

入力Ｄ０〜Ｄ３：
ＤＱ分離モードが指定された場合の入力データを示す。データ転送回路１０６へデータを書込むライトバッファサイクルまたはＳＲＡＭアレイ１０４へデータを書込むライトＳＲＡＭモードなどのデータ書込時においては、入力データＤ０〜Ｄ３が外部クロック信号Ｋの立上りエッジでラッチされる。 Inputs D0 to D3:
The input data when the DQ separation mode is designated is shown. In data writing such as a write buffer cycle for writing data to the data transfer circuit 106 or a write SRAM mode for writing data to the SRAM array 104, the input data D0 to D3 are latched at the rising edge of the external clock signal K. .

マスクイネーブル信号Ｍ０〜Ｍ３：
共通ＤＱモードが指定された場合にイネーブルされる。マスクイネーブル信号Ｍ０〜Ｍ３は入出力データＤＱ０〜ＤＱ３に対応しており、対応のＤＱビットに対してマスクをかけるか否かを決定する。マスクデータの設定は、外部クロック信号Ｋの立上りエッジにおけるマスクイネーブル信号Ｍ０〜Ｍ３の状態に従って決定される。このマスクイネーブル信号Ｍ０〜Ｍ３により、ＳＲＡＭアレイまたは転送回路へデータを書込むサイクル時において、所望の入力データに対してマスクをかけることができる。 Mask enable signals M0 to M3:
Enabled when common DQ mode is specified. Mask enable signals M0 to M3 correspond to input / output data DQ0 to DQ3, and determine whether or not to mask the corresponding DQ bits. The setting of the mask data is determined according to the states of the mask enable signals M0 to M3 at the rising edge of the external clock signal K. With the mask enable signals M0 to M3, it is possible to mask desired input data in a cycle of writing data to the SRAM array or the transfer circuit.

上述の制御信号の説明により明らかなように、ＣＤＲＡＭ４００においては、ＤＲＡＭ部分に関連する動作の制御とＳＲＡＭ部分に関連する動作とはそれぞれ別々に実行される。データ転送回路１０６へ直接データを書込むとともにここからデータを直接読出すこともできる。ＤＲＡＭ部分とＳＲＡＭ部分とをそれぞれ独立に駆動することができ、制御が容易になるとともに、ＤＲＡＭのページモードなどの高速モードを利用したデータ転送などを実現することができキャッシュミス時のアクセスタイムの短縮およびバーストモードの実現などが得られる。   As is apparent from the above description of the control signals, in the CDRAM 400, the operation control related to the DRAM portion and the operation related to the SRAM portion are executed separately. Data can be directly written to the data transfer circuit 106 and data can be directly read from the data transfer circuit 106. The DRAM part and SRAM part can be driven independently, facilitating control, and data transfer using a high-speed mode such as DRAM page mode, etc. Realization of shortening and burst mode can be obtained.

またデータ転送回路１０６へ外部から直接アクセスすることができるため、ＳＲＡＭアレイ１０４に格納されたデータはデータ転送回路１０６への外部からの直接アクセス時に何ら影響を受けないため、グラフィックデータとキャッシュデータ（外部処理装置であるＣＰＵが利用するデータ）をともにＤＲＡＭアレイ１０２内に格納することができる。   Since the data transfer circuit 106 can be directly accessed from the outside, the data stored in the SRAM array 104 is not affected at all by the direct access to the data transfer circuit 106 from the outside. Both data used by the CPU as a device can be stored in the DRAM array 102.

なお、図１においてデータ転送回路１０６は、１６個の転送ゲートを含む。転送ゲートの各々は、ＤＲＡＭアレイ１０２からＳＲＡＭアレイ１０４または入出力回路１３５へデータを伝達するためのリード転送バッファ１４０と、ＳＲＡＭアレイ１０４アレイまたは内部データバス１２３上の書込データを格納するテンポラリーレジスタ１４２と、テンポラリーレジスタ１４２の格納データをＤＲＡＭアレイ１０２に転送するためのライト転送バッファ１４４とライト転送バッファ１４４からＤＲＡＭアレイ１０２へのデータ転送を対してマスクをかけるためのマスクレジスタ１４６を含む。この詳細構成については後に説明するが、リード転送バッファ１４０はまたマスターリード転送バッファとスレーブリード転送バッファとを含む。   In FIG. 1, the data transfer circuit 106 includes 16 transfer gates. Each of the transfer gates includes a read transfer buffer 140 for transmitting data from the DRAM array 102 to the SRAM array 104 or the input / output circuit 135, and a temporary register for storing write data on the SRAM array 104 array or the internal data bus 123. 142, a write transfer buffer 144 for transferring data stored in the temporary register 142 to the DRAM array 102, and a mask register 146 for masking data transfer from the write transfer buffer 144 to the DRAM array 102. As will be described later in detail, the read transfer buffer 140 also includes a master read transfer buffer and a slave read transfer buffer.

図２は、図１に示すＣＤＲＡＭの機能的構成を示す図である。図２において、ＤＲＡＭアレイ１０２は、４Ｋ行×６４列×１６ブロック×４（ＩＯ）の記憶容量を備える。１つのブロックにおいては６４列のＤＲＡＭビット線対が配置されており、この１つのブロックにおいて１列が選択される。   FIG. 2 is a diagram showing a functional configuration of the CDRAM shown in FIG. In FIG. 2, the DRAM array 102 has a storage capacity of 4K rows × 64 columns × 16 blocks × 4 (IO). In one block, 64 columns of DRAM bit line pairs are arranged, and one column is selected in this one block.

ＳＲＡＭアレイ１０４は、２５６行×１６列×４（ＩＯ）ビットの記憶容量を備える。ＳＲＡＭアレイ１０４において１行（合計４行）が選択され、この選択された１行の１６ビットのメモリセルとＤＲＡＭアレイ１０２において選択された１６ビット（各ブロックから１ビット）との間で同時にデータ転送を実行することができる。   The SRAM array 104 has a storage capacity of 256 rows × 16 columns × 4 (IO) bits. One row (a total of four rows) is selected in the SRAM array 104, and data is simultaneously transmitted between the selected 16-bit memory cells in the selected row and the 16 bits (1 bit from each block) selected in the DRAM array 102. A transfer can be performed.

データ転送回路１０６は、ＤＲＡＭアレイ１０２からのデータを受けてＳＲＡＭアレイ１０４またはＩＯ（入出力）回路１３５へデータを伝達するためのリードデータ転送バッファＤＴＢＲ（１６ビット×４（ＩＯ））と、ＳＲＡＭアレイ１０４または入出力回路１３５からのデータを受けてＤＲＡＭアレイ１０２へ転送するためのライトデータ転送バッファＤＴＢＷ（１６ビット×４（ＩＯ））を含む。このライトデータ転送バッファＤＴＢＷおよびリードデータ転送バッファＤＴＢＲの具体的構成については後に詳細に説明する。   The data transfer circuit 106 receives a data from the DRAM array 102 and transmits a read data transfer buffer DTBR (16 bits × 4 (IO)) for transferring the data to the SRAM array 104 or the IO (input / output) circuit 135, and an SRAM. A write data transfer buffer DTBW (16 bits × 4 (IO)) for receiving data from array 104 or input / output circuit 135 and transferring it to DRAM array 102 is included. Specific configurations of the write data transfer buffer DTBW and the read data transfer buffer DTBR will be described in detail later.

図２においては、コラムデコーダ１２０を通してリードデータ転送バッファＤＴＢＲからライトデータ転送バッファＤＴＢＷへデータが転送されるように示される。これは、後にその動作モードについては説明するが、リードデータ転送バッファＤＴＢＲに格納された１６×４ビットのデータをそのままライトデータ転送バッファＤＴＢＷへ転送する動作モードを示す。   FIG. 2 shows that data is transferred from read data transfer buffer DTBR to write data transfer buffer DTBW through column decoder 120. Although the operation mode will be described later, this indicates an operation mode in which 16 × 4 bit data stored in the read data transfer buffer DTBR is transferred to the write data transfer buffer DTBW as it is.

コラムデコーダ１２０は、リードデータ転送バッファＤＴＢＲ（１６ビット×４（ＩＯ））から４ビット（１６ビットから１ビット）を選択し、この選択された４ビットのデータを入出力回路１３５を介してデータ入出力ピンＤＱへ伝達する。図２においては、データ入出力端子ＤＱは、書込データおよび読出データをともに入出力する共通ＩＯ配置の構成が示される。コラムデコーダ１２０は、ＳＲＡＭアレイ１０４へのデータの書込／読出を行なう動作モード時においては、ＳＲＡＭアレイ１０４において４ビットのメモリセルを選択する。コラムデコーダ１２０は、また、転送回路１０６への外部からの直接データ書込時においては、ライトデータ転送バッファＤＴＢＷから４つの転送ゲートを選択し、その選択された転送ゲートと入出力回路１３５とを接続する。   The column decoder 120 selects 4 bits (16 bits to 1 bit) from the read data transfer buffer DTBR (16 bits × 4 (IO)), and sends the selected 4 bits of data through the input / output circuit 135. It is transmitted to the input / output pin DQ. In FIG. 2, data input / output terminal DQ shows a configuration of a common IO arrangement for inputting / outputting both write data and read data. Column decoder 120 selects a 4-bit memory cell in SRAM array 104 in an operation mode for writing / reading data to / from SRAM array 104. The column decoder 120 also selects four transfer gates from the write data transfer buffer DTBW during direct data writing from the outside to the transfer circuit 106, and selects the selected transfer gate and the input / output circuit 135. Connecting.

ＤＲＡＭコントロール回路１２８（図１参照）は、ＤＲＡＭアレイ１０２からリードデータ転送バッファＤＴＢＲへのデータ転送と、ライトデータ転送バッファＤＴＢＷからＤＲＡＭアレイ１０２へのデータ転送動作を制御する。   The DRAM control circuit 128 (see FIG. 1) controls data transfer from the DRAM array 102 to the read data transfer buffer DTBR and data transfer operations from the write data transfer buffer DTBW to the DRAM array 102.

ＳＲＡＭコントロール回路１３２（図１参照）は、ＳＲＡＭアレイ１０４からデータ入出力端子ＤＱへのデータの読出、データ入出力端子ＤＱからＳＲＡＭアレイ１０４へのデータの書込、リードデータ転送バッファＤＴＢＲからＳＲＡＭアレイ１０４へのデータの転送、ＳＲＡＭアレイ１０４からライトデータ転送バッファＤＴＢＷへのデータの転送、ライトデータ転送バッファＤＴＢＷへのデータ入出力端子ＤＱからのデータの書込、リードデータ転送バッファＤＴＢＲからデータ入出力端子ＤＱへのデータの読出、およびデータ入出力端子ＤＱに与えられたデータのＳＲＡＭアレイ１０４およびライトデータ転送バッファＤＴＢＷへの書込を制御する。   The SRAM control circuit 132 (see FIG. 1) reads data from the SRAM array 104 to the data input / output terminal DQ, writes data from the data input / output terminal DQ to the SRAM array 104, and reads from the read data transfer buffer DTBR to the SRAM array. 104, data transfer from the SRAM array 104 to the write data transfer buffer DTBW, data write from the data input / output terminal DQ to the write data transfer buffer DTBW, data input / output from the read data transfer buffer DTBR It controls reading of data to terminal DQ and writing of data applied to data input / output terminal DQ to SRAM array 104 and write data transfer buffer DTBW.

［外部制御信号の論理］
図３は、この発明の一実施例であるＣＤＲＡＭのＳＲＡＭコントロール回路が関連する動作を実現するための外部制御信号の状態と対応して実行される動作を一覧にして示す図である。 [Logic of external control signals]
FIG. 3 is a diagram showing a list of operations executed corresponding to the state of the external control signal for realizing the operation related to the SRAM control circuit of the CDRAM according to the embodiment of the present invention.

［ノーオペレーション］
チップセレクト信号ＣＳ♯がハイレベルに設定されると、出力はハイインピーダンス状態とされ、またＳＲＡＭ部分はノーオペレーションモードＮＯＰとなる。このノーオペレーションモードＮＯＰにおいては、ＳＡＲＡＭ部分は前の状態を維持する。ＳＲＡＭ部分は各クロックサイクルごとに動作するため、プリチャージ状態すなわち非選択状態を維持する。 [No operation]
When chip select signal CS # is set to a high level, the output is in a high impedance state, and the SRAM portion is in a no operation mode NOP. In this no operation mode NOP, the SARAM portion maintains the previous state. Since the SRAM portion operates every clock cycle, the precharge state, that is, the non-selected state is maintained.

［ＳＡＲＡＭパワーダウンモード］
ＳＲＡＭクロックマスク信号ＣＭｓ♯がローレベルのときにはＳＲＡＭパワーダウンモードＳＰＤが指定される。このモードにおいては、ＳＲＡＭのクロック信号の伝達が禁止され、ＳＡＲＭ部分は前のサイクルの状態を維持する。したがって、データ出力部においては、前のサイクルの状態が維持されるため、前のサイクルにおいて出力データが出力されている場合にはそのデータが持続的に出力される「データサスペンド状態」となる。 [SARAM power down mode]
When SRAM clock mask signal CMs # is at a low level, SRAM power down mode SPD is designated. In this mode, the transmission of the SRAM clock signal is prohibited, and the SARM portion maintains the state of the previous cycle. Therefore, since the state of the previous cycle is maintained in the data output unit, when the output data is output in the previous cycle, the data output unit is in the “data suspend state” in which the data is continuously output.

［ディセレクトＳＲＡＭモード］
制御クロック信号ＣＣ０♯およびＣＣ１♯がともにハイレベルにあれば、ディセレクトＳＲＡＭモードＤＥＳが指定され、出力がハイインピーダンス状態となる。内部での動作は実行されている。この状態において、出力インピーダンスを制御するためのＤＱコントロール信号ＤＱＣの状態は任意である。なお、チップセレクト信号ＣＳ♯およびクロックマスク信号ＣＭｓ♯はともにローレベルおよびハイレベルとそれぞれ設定されている。以下の説明においても特に断らない限りこの状態が満足される。 [Deselect SRAM mode]
If control clock signals CC0 # and CC1 # are both at the high level, deselect SRAM mode DES is designated and the output is in a high impedance state. Internal operations are being performed. In this state, the state of the DQ control signal DQC for controlling the output impedance is arbitrary. Both chip select signal CS # and clock mask signal CMs # are set to a low level and a high level, respectively. In the following description, this state is satisfied unless otherwise specified.

［ＳＲＡＭリードモード］
制御クロック信号ＣＣ１♯をローレベルに設定し、制御クロック信号ＣＣ０♯、およびライトイネーブル信号ＷＥ♯をハイレベルに設定すると、ＳＲＡＭリードモードＳＲが指定される。ＳＲＡＭアレイにおいてメモリセルが選択され、この選択されたメモリセルのデータの読出が指定される。ＤＱコントロール信号ＤＱＣをハイレベルにすると、このＳＲＡＭアレイにおいて選択されたメモリセルから読出されたデータが出力データＤｏｕｔとして出力される。ＤＱコントロール信号ＤＱＣがローレベルであれば、メインアンプ回路４３８は動作せず、ディセレクトＳＲＡＭモードと同様となる。 [SRAM read mode]
When control clock signal CC1 # is set to a low level and control clock signal CC0 # and write enable signal WE # are set to a high level, SRAM read mode SR is designated. A memory cell is selected in the SRAM array, and reading of data of the selected memory cell is designated. When DQ control signal DQC is set to the high level, data read from the memory cell selected in this SRAM array is output as output data Dout. If the DQ control signal DQC is at a low level, the main amplifier circuit 438 does not operate and is the same as in the deselect SRAM mode.

［ＳＡＲＭライトモード］
制御クロック信号ＣＣ０♯をハイレベルに設定し、制御クロック信号ＣＣ１♯およびライトイネーブル信号ＷＥ♯をローレベルに設定すると、ＳＲＡＭライトモードＳＷが指定される。ＤＱコントロール信号ＤＱＣがハイレベルにあれば、そのときに与えられた外部データが取込まれ、内部書込データが生成される。この生成された内部書込データはそのときに与えられているＳＲＡＭアドレスＡｓ０〜Ａｓ１１に従って選択されたＳＲＡＭアレイ１０４内のメモリセルへ書込まれる。このＳＲＡＭライトモードＳＷ動作時において出力Ｄｏｕｔがハイインピーダンス状態となるのは、ライトモードの指定の結果であり、ＤＱコントロール信号ＤＱＣによる制御によるものではない。 [SARM light mode]
When control clock signal CC0 # is set to a high level and control clock signal CC1 # and write enable signal WE # are set to a low level, SRAM write mode SW is designated. If DQ control signal DQC is at a high level, external data applied at that time is taken in and internal write data is generated. The generated internal write data is written into the memory cell in the SRAM array 104 selected according to the SRAM address As0-As11 given at that time. The output Dout is in a high impedance state during the SRAM write mode SW operation is a result of the designation of the write mode and is not controlled by the DQ control signal DQC.

［バッファリードトランスファーモード］
制御クロック信号ＣＣ０♯およびＤＱコントロール信号ＤＱＣをともにローレベルに設定し、制御クロック信号ＣＣ１♯およびライトイネーブル信号ＷＥ♯をハイレベルに設定すると、バッファリードトランスファーモードＢＲＴが指定される。ＤＱコントロール信号ＤＱＣをローレベルに設定して出力ハイインピーダンス状態と設定するのは、リードデータ転送バッファ回路ＤＴＢＲからＳＲＡＭアレイへ転送されたデータが誤って出力されるのを防止するためである。 [Buffer read transfer mode]
When control clock signal CC0 # and DQ control signal DQC are both set to a low level and control clock signal CC1 # and write enable signal WE # are set to a high level, buffer read transfer mode BRT is designated. The reason why the DQ control signal DQC is set to the low level to set the output high impedance state is to prevent erroneous transfer of the data transferred from the read data transfer buffer circuit DTBR to the SRAM array.

このバッファリードトランスファーモードＢＲＴにおいては、リードデータ転送バッファ回路ＤＴＢＲにラッチされているデータがＳＲＡＭアレイへ同時に転送される。この転送時において、ＳＲＡＭアドレス信号Ａｓ４〜Ａｓ１１がＳＲＡＭロウアドレス信号として利用され、行選択動作が実行される。   In the buffer read transfer mode BRT, data latched in the read data transfer buffer circuit DTBR is simultaneously transferred to the SRAM array. At the time of this transfer, the SRAM address signals As4 to As11 are used as SRAM row address signals, and a row selection operation is executed.

ここで、図２において、「ユース」と示されているのは、そこにラッチされているデータが利用されることを示す。また、「ロード／ユース」として示されるのは、そのデータがロードされかつこのロードされたデータが利用されることを示す。   Here, “Use” in FIG. 2 indicates that the data latched therein is used. Also, “Load / Use” indicates that the data is loaded and the loaded data is used.

［バッファライトトランスファーモード］
制御クロック信号ＣＣ１♯をハイレベルに設定し、制御クロック信号ＣＣ０♯、ライトイネーブル信号ＷＥ♯およびＤＱコントロール信号ＤＱＣをローレベルに設定すると、バッファリードトランスファーモードＢＲＴが指定される。このモードにおいては、ＳＲＡＭアレイ１０４からライトデータ転送バッファ回路ＤＴＢＷへデータが伝達される。ライトデータ転送バッファ回路ＤＴＢＷおよびマスクレジスタ回路（１４６ａ）はともにテンポラリーラッチ回路を含んでおり、２段のラッチ構成を備える。バッファライトトランスファーモードＢＷＴにおいては、このライトデータ転送バッファ回路に含まれるテンポラリーラッチにＳＲＡＭアレイ１０４からのデータが格納される。このとき、マスクレジスタ回路において、このテンポラリーマスクレジスタのマスクデータがすべてリセット状態とされる。ＳＲＡＭアレイ１０４から転送されたデータをすべてＤＲＡＭアレイへ転送するためである。 [Buffer write transfer mode]
When control clock signal CC1 # is set to a high level and control clock signal CC0 #, write enable signal WE #, and DQ control signal DQC are set to a low level, buffer read transfer mode BRT is designated. In this mode, data is transmitted from SRAM array 104 to write data transfer buffer circuit DTBW. The write data transfer buffer circuit DTBW and the mask register circuit (146a) both include a temporary latch circuit and have a two-stage latch configuration. In the buffer write transfer mode BWT, data from the SRAM array 104 is stored in a temporary latch included in the write data transfer buffer circuit. At this time, all mask data of the temporary mask register is reset in the mask register circuit. This is because all the data transferred from the SRAM array 104 is transferred to the DRAM array.

ＳＲＡＭアドレス信号Ａｓ４〜Ａｓ１１がＳＲＡＭロウアドレス信号として取込まれて、ＳＲＡＭアレイ１０４における行選択動作が実行される。選択された１行の１６ビットのメモリセルのデータがライトデータ転送バッファ回路ＤＴＢＷへ転送される。   SRAM address signals As4 to As11 are taken in as SRAM row address signals, and a row selection operation in the SRAM array 104 is executed. Data of the selected 16-bit memory cells in one row is transferred to the write data transfer buffer circuit DTBW.

［バッファリードトランスファーおよびリードモード］
制御クロック信号ＣＣ０♯をローレベルに設定し、かつ制御クロック信号ＣＣ１♯、ライトイネーブル信号ＷＥ♯およびＤＱコントロール信号ＤＱＣをハイレベルに設定すると、バッファリードトランスファーおよびリードモードＢＲＴＲが指定される。このモードにおいては、リードデータ転送バッファ回路ＤＴＢＲに格納されているデータがＳＲＡＭアレイへ転送されるとともに、外部へデータが出力される。リードデータ転送バッファ回路ＤＴＢＲからＳＲＡＭアレイの１行のメモリセルへのデータが伝達される。またリードデータ転送バッファ回路ＤＴＢＲの１６個の転送ゲート（１つのメモリプレーンすなわち１つの入出力端子ＤＱに対して）から１つの転送ゲートが選択され、この選択された転送ゲートのデータが出力される。したがってこの動作モード時においては、ＳＲＡＭアドレス信号Ａｓ０〜Ａｓ１１がすべて利用される。 [Buffer read transfer and read mode]
When control clock signal CC0 # is set to a low level and control clock signal CC1 #, write enable signal WE # and DQ control signal DQC are set to a high level, buffer read transfer and read mode BRTR are designated. In this mode, data stored in read data transfer buffer circuit DTBR is transferred to the SRAM array and data is output to the outside. Data is transmitted from read data transfer buffer circuit DTBR to one row of memory cells in the SRAM array. Also, one transfer gate is selected from the 16 transfer gates (for one memory plane, that is, one input / output terminal DQ) of the read data transfer buffer circuit DTBR, and data of the selected transfer gate is output. . Therefore, in this operation mode, all SRAM address signals As0 to As11 are used.

バッファリードトランスファーモードＢＲＴとバッファリードトランスファーおよびリードモードＢＲＴＲとは、ＤＱコントロール信号ＤＱＣの状態が異なっているだけである。   The buffer read transfer mode BRT is different from the buffer read transfer and read mode BRTR only in the state of the DQ control signal DQC.

［バッファライトトランスファーおよびライトモード］
制御クロック信号ＣＣ０♯およびライトイネーブル信号ＷＥ♯をともにローレベルに設定し、制御クロック信号ＣＣ１♯およびＤＱコントロール信号ＤＱＣをハイレベルに設定すると、バッファライトトランスファーおよびライトモードＢＷＴＷが指定される。このモードＢＷＴＷにおいては、外部から与えられた書込データがＳＲＡＭアレイの対応のメモリセルへ書込まれるとともに、このデータ書込を受けたメモリセルを含む１行のメモリセルのデータがライトデータ転送バッファ回路ＤＴＢＷへ転送される。マスクレジスタのマスクデータはすべてリセット状態とされる。 [Buffer write transfer and write mode]
When control clock signal CC0 # and write enable signal WE # are both set to a low level, and control clock signal CC1 # and DQ control signal DQC are set to a high level, buffer write transfer and write mode BWTW are designated. In this mode BWTW, externally applied write data is written to the corresponding memory cell of the SRAM array, and data in one row of memory cells including the memory cell that has received this data write is transferred to the write data. The data is transferred to the buffer circuit DTBW. All mask data in the mask register is reset.

このバッファライトトランスファーおよびライトモードＢＷＴＷ動作時において、ＤＱコントロール信号ＤＱＣをローレベルに設定すれば、バッファライトトランスファー動作のみが実行される。   If the DQ control signal DQC is set to a low level during the buffer write transfer and write mode BWTW operations, only the buffer write transfer operation is executed.

［バッファリードモード］
制御クロック信号ＣＣ０♯およびＣＣ１♯をともにローレベルに設定し、ライトイネーブル信号ＷＥ♯およびＤＱコントロール信号ＤＱＣをハイレベルに設定すると、バッファリードモードＢＲが指定される。バッファリードモードＢＲの動作時においては、ＳＲＡＭアドレスＡｓ０〜Ａｓ３に従ってリードデータ転送バッファ回路ＤＴＢＲにおいて１つの転送ゲート（１つのデータ入出力端子について）が選択され、この選択された転送ゲートがラッチするデータが出力される。この動作モードにおいて、ＤＱコントロール信号ＤＱＣをローレベルに設定すれば、データの読出が実行されず、ディセレクトＳＲＡＭモード動作が実行される。 [Buffer read mode]
When control clock signals CC0 # and CC1 # are both set to a low level and write enable signal WE # and DQ control signal DQC are set to a high level, buffer read mode BR is designated. In the operation of the buffer read mode BR, one transfer gate (for one data input / output terminal) is selected in the read data transfer buffer circuit DTBR in accordance with the SRAM addresses As0 to As3, and the data that the selected transfer gate latches. Is output. In this operation mode, if the DQ control signal DQC is set to a low level, data reading is not executed and the deselect SRAM mode operation is executed.

［バッファライトモード］
制御クロック信号ＣＣ０♯およびＣＣ１♯ならびにライトイネーブル信号ＷＥ♯をローレベルに設定し、ＤＱコントロール信号ＤＱＣをハイレベルに設定すると、バッファライトモードＢＷが指定される。この場合、ＳＲＡＭアドレス信号Ａｓ０〜Ａｓ３に従ってライトデータ転送バッファ回路ＤＴＢＷにおける対応の転送ゲート（データレジスタ）が選択され、この選択されたデータレジスタへ外部からのデータが書込まれる。この動作モードにおいて、ライトデータ転送バッファ回路ＤＴＢＷにおいては、データ書込を受けたレジスタに対するマスクデータのみがリセット状態とされる。 [Buffer write mode]
When control clock signals CC0 # and CC1 # and write enable signal WE # are set to a low level and DQ control signal DQC is set to a high level, buffer write mode BW is designated. In this case, a corresponding transfer gate (data register) in write data transfer buffer circuit DTBW is selected in accordance with SRAM address signals As0 to As3, and external data is written to the selected data register. In this operation mode, in write data transfer buffer circuit DTBW, only the mask data for the register that has received the data write is reset.

図３に示す一覧表においては、ＤＲＡＭのアレイの動作に関連する部分の制御信号およびＤＲＡＭアドレスの状態は示していない。ＳＲＡＭ部分の駆動とＤＲＡＭ部分の駆動とはそれぞれ独立に実行される。したがって、図３に示す一覧表において、ＤＲＡＭアレイの動作に関連する制御信号およびＤＲＡＭアドレス信号の状態は任意である。   The list shown in FIG. 3 does not show the state of the control signals and DRAM addresses of the parts related to the operation of the DRAM array. The driving of the SRAM portion and the driving of the DRAM portion are performed independently. Therefore, in the list shown in FIG. 3, the states of the control signal and the DRAM address signal related to the operation of the DRAM array are arbitrary.

図４は、ＤＲＡＭ部分に与えられる制御信号の状態とそれに対応して実現される動作モードとを一覧にして示す図である。図４においては、ＤＲＡＭ部分の動作はＳＲＡＭアレイ部の動作およびデータ入出力と無関係である。すなわち、このＳＲＡＭ部分に関連する制御信号ＣＣ０♯、ＣＣ１♯、ＷＥ♯およびＤＱＣの状態は任意であり、これらの制御信号の状態は示していない。   FIG. 4 is a diagram showing a list of control signal states applied to the DRAM portion and operation modes realized corresponding thereto. In FIG. 4, the operation of the DRAM portion is unrelated to the operation of the SRAM array portion and data input / output. That is, the states of control signals CC0 #, CC1 #, WE # and DQC related to the SRAM portion are arbitrary, and the states of these control signals are not shown.

［ＤＲＡＭパワーダウンモード］
先のサイクルにおいてＤＲＡＭクロックマスク信号ＣＭｄ♯がローレベルであれば、ＤＲＡＭアレイはＤＲＡＭパワーダウンモードＤＴＢに入る。このモードにおいては、先のサイクルで指定された状態が維持される（内部クロック信号が伝達されないためである）。チップセレクト信号ＣＳ♯は、ＳＲＡＭ部分およびＤＲＡＭ部分が新しい動作状態（モード）にされるのを防止するために用いられる。チップセレクト信号ＣＳ♯をハイレベルの不活性状態とすれば、ＤＲＡＭは何ら新たな動作をしない状態となる。このチップセレクト信号ＣＳ♯は、ハイレベルの不活性状態のとき、ＤＲＡＭコントロール回路１２８およびＳＲＡＭコントロール回路１３２の両者へ与えられない構成が利用されてもよい。この状態においては、ＤＲＡＭ部分およびＳＲＡＭ部分は先のサイクルでの状態を維持する。またこのチップセレクト信号ＣＳ♯がハイレベルのとき、ＳＲＡＭ部分はリセット状態とされて出力ハイインピーダンス状態となり、一方ＤＲＡＭ部分は先のサイクルで指定された動作を持続的に実行する構成が利用されてもよい。 [DRAM power-down mode]
If DRAM clock mask signal CMd # is at a low level in the previous cycle, the DRAM array enters DRAM power-down mode DTB. In this mode, the state specified in the previous cycle is maintained (because the internal clock signal is not transmitted). Chip select signal CS # is used to prevent the SRAM portion and the DRAM portion from entering a new operation state (mode). If the chip select signal CS # is set to a high level inactive state, the DRAM does not perform any new operation. A configuration may be used in which chip select signal CS # is not applied to both DRAM control circuit 128 and SRAM control circuit 132 when inactive at a high level. In this state, the DRAM portion and the SRAM portion maintain the state in the previous cycle. When the chip select signal CS # is at a high level, the SRAM portion is reset to an output high impedance state, while the DRAM portion is configured to continuously execute the operation specified in the previous cycle. Also good.

［ＤＲＡＭノーオペレーションモード］
チップセレクト信号ＣＳ♯がローレベルのとき（以下の動作説明はすべてこの条件を満足するものとする）、先のクロックサイクルにおいて、クロックマスク信号ＣＭｄがハイレベル（この条件も以下の動作説明においては同一であるとする）、ロウアドレスストローブ信号ＲＳ♯、コラムアドレスストローブ信号ＣＳ♯がともにハイレベルにあれば、ＤＲＡＭノーオペレーションモード（ＤＮＯＰ）が指定される。このモードにおいては、ＤＲＡＭアレイは前のサイクルの状態を維持し、新しい動作モードには入らない。このＤＲＡＭノーオペレーションモードＤＮＯＰは、ＤＲＡＭ部分が新しい動作モードに入るのを防止するために用いられる。先のサイクルにおいてある動作モードが指定されていた場合には、ＤＲＡＭノーオペレーションモードＤＮＯＰが指定されたとき、内部では先のサイクルで指定された動作が持続的に実行されている。 [DRAM no operation mode]
When chip select signal CS # is at a low level (all the following description of operation satisfies this condition), clock mask signal CMd is at a high level in the previous clock cycle (this condition is also described in the following description of operation). If the row address strobe signal RS # and the column address strobe signal CS # are both at the high level, the DRAM no operation mode (DNOP) is designated. In this mode, the DRAM array maintains the state of the previous cycle and does not enter a new mode of operation. This DRAM no operation mode DNOP is used to prevent the DRAM portion from entering a new operation mode. When an operation mode is specified in the previous cycle, when the DRAM no operation mode DNOP is specified, the operation specified in the previous cycle is continuously executed internally.

［ＤＲＡＭリードトランスファーモード］
ロウアドレスストローブ信号ＲＡＳ♯およびデータ転送指示信号ＤＴＤ♯をともにハイレベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯をローレベルに設定すると、ＤＲＡＭリードトランスファーモードＤＲＴが指定される。ＤＲＡＭリードトランスファーモードＤＲＴにおいては、ＤＲＡＭアレイ１０２において、アドレス信号Ａｄ４ないしＡｄ９をコラムブロックアドレスとして、ブロックデコーダ１１２によりメモリセルブロック（１６ビットのメモリセル）が選択され、この選択された列ブロック（１６ビットのメモリセル）のデータがリードデータ転送バッファ回路ＤＴＢＲへ転送される。 [DRAM read transfer mode]
When both row address strobe signal RAS # and data transfer instruction signal DTD # are set to high level and column address strobe signal CAS # is set to low level, DRAM read transfer mode DRT is designated. In the DRAM read transfer mode DRT, a memory cell block (16-bit memory cell) is selected by the block decoder 112 in the DRAM array 102 using the address signals Ad4 to Ad9 as column block addresses, and the selected column block (16 Bit memory cell) is transferred to the read data transfer buffer circuit DTBR.

［ＤＲＡＭアクティベートモード］
ロウアドレスストローブ信号ＲＡＳ♯をローレベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯およびデータ転送指示信号ＤＴＤ♯をともにハイレベルに設定すると、ＤＲＡＭアクティベートモードＡＣＴが指定される。このモードにおいては、そのときに与えられたアドレス信号Ａｄ０〜Ａｄ１１がＤＲＡＭロウアドレス信号として取込まれ、このロウアドレス信号に従ってＤＲＡＭアレイ１０２内における行選択動作が実行される。ＤＲＡＭアクティベートモードＡＣＴが指定されると、次に説明するＤＲＡＭプリチャージモードが指定されるまで行選択状態を維持する。このＤＲＡＭアクティベートモードＡＣＴを効果的に利用することにより、ＤＲＡＭのセンスアンプをデータラッチ状態とすることができページモードを利用したデータ転送を実現することができる。 [DRAM activate mode]
When row address strobe signal RAS # is set to a low level and both column address strobe signal CAS # and data transfer instruction signal DTD # are set to a high level, DRAM activate mode ACT is designated. In this mode, address signals Ad0 to Ad11 applied at that time are taken in as a DRAM row address signal, and a row selection operation in DRAM array 102 is executed in accordance with this row address signal. When the DRAM activate mode ACT is designated, the row selection state is maintained until a DRAM precharge mode described below is designated. By effectively using the DRAM activate mode ACT, the sense amplifier of the DRAM can be brought into a data latch state, and data transfer using the page mode can be realized.

［ＤＲＡＭプリチャージモード］
ロウアドレスストローブ信号ＲＡＳ♯およびデータ転送指示信号ＤＴＤ♯を共にローレベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯をハイレベルに設定すると、ＤＲＡＭプリチャージモードＰＣＧが指定される。このモードにおいては、ＤＲＡＭアレイにおける選択ワード線が非選択状態へと移行し、ＤＲＡＭは初期状態（スタンバイ状態）に復帰する。ＤＲＡＭアレイにおいて異なる行を選択する場合には、ＤＲＡＭアクティベートモードＡＣＴと次のＤＲＡＭアクティベートモードＡＣＴとの間にこのＤＲＡＭプリチャージモードＰＣＧを実行することが要求される。 [DRAM precharge mode]
When row address strobe signal RAS # and data transfer instruction signal DTD # are both set to a low level and column address strobe signal CAS # is set to a high level, DRAM precharge mode PCG is designated. In this mode, the selected word line in the DRAM array shifts to the non-selected state, and the DRAM returns to the initial state (standby state). When different rows are selected in the DRAM array, it is required to execute the DRAM precharge mode PCG between the DRAM activate mode ACT and the next DRAM activate mode ACT.

［オートリフレッシュモード］
アドレスストローブ信号ＲＡＳ♯およびＣＳ♯をともにローレベルに設定し、データ転送指示信号ＤＴＤ♯をハイレベルに設定すると、ＤＲＡＭ部はオートリフレッシュモードＡＲＦに入る。このモードにおいては、ＣＤＲＡＭ内部に設けられたアドレスカウンタ（図１においては示さず）からリフレッシュアドレスが発生され、このリフレッシュアドレスに従ってメモリセルのデータのリフレッシュが実行される。このオートリフレッシュモードを完了させるためには、ＤＲＡＭプリチャージモードＰＣＧを実行することが要求される。 [Auto refresh mode]
When address strobe signals RAS # and CS # are both set to a low level and data transfer instruction signal DTD # is set to a high level, the DRAM portion enters auto-refresh mode ARF. In this mode, a refresh address is generated from an address counter (not shown in FIG. 1) provided in the CDRAM, and data in the memory cell is refreshed according to the refresh address. In order to complete the auto-refresh mode, it is required to execute the DRAM precharge mode PCG.

［ライトデータ転送バッファ回路からＤＲＡＭアレイへのデータ転送動作モード］
ＤＲＡＭアレイへのライトデータ転送バッファ回路ＤＴＢＷからのデータの転送モードは４種類存在する。ライトデータ転送バッファ回路ＤＴＢＷからＤＲＡＭアレイへのデータ転送動作は、ロウアドレスストローブ信号ＲＡＳ♯をハイレベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯およびデータ転送指示信号ＤＴＤ♯をともにローレベルに設定することにより指定される。この状態においては、そのときに与えられているアドレス信号Ａｄ４〜Ａｄ９がブロックデコーダ１１２（図１参照）に与えられ、ＤＲＡＭアレイにおいて選択された列ブロック（１６ビットのメモリセル）に対するデータの転送が実行される。４つのデータ転送モードのうちいずれが実行されるかは、コラムアドレスストローブ信号ＣＡＳ♯がローレベルとされたとき、すなわちライトデータ転送モードが指定されたときに与えられたアドレス信号Ａｄ０〜Ａｄ３により決定される。データ転送時に必要とされるのはアドレス信号Ａｄ４〜Ａｄ１１である。残りの下位アドレス信号Ａｄ０〜Ａｄ３はメモリセル選択には用いられないため、この未使用のアドレス信号をライト転送モード指定用のコマンドとして利用する。 [Data transfer operation mode from write data transfer buffer circuit to DRAM array]
There are four types of data transfer modes from the write data transfer buffer circuit DTBW to the DRAM array. In the data transfer operation from write data transfer buffer circuit DTBW to the DRAM array, row address strobe signal RAS # is set to a high level, and both column address strobe signal CAS # and data transfer instruction signal DTD # are set to a low level. Specified by. In this state, address signals Ad4 to Ad9 given at that time are given to block decoder 112 (see FIG. 1), and data transfer to the column block (16-bit memory cell) selected in the DRAM array is performed. Executed. Which of the four data transfer modes is executed is determined by the address signals Ad0 to Ad3 given when the column address strobe signal CAS # is set to the low level, that is, when the write data transfer mode is designated. Is done. Address signals Ad4 to Ad11 are required at the time of data transfer. Since the remaining lower address signals Ad0 to Ad3 are not used for memory cell selection, this unused address signal is used as a command for designating the write transfer mode.

［ＤＲＡＭライトトランスファー１モード］
このモードＤＷＴ１は、ＤＲＡＭライトデータ転送コマンド（信号ＲＡＳ♯をハイレベル、信号ＣＳ♯および信号ＤＴＤ♯をともにローレベルに設定する）と同時に与えられたアドレス信号Ａｄ０およびＡｄ１をともに“０”に設定することにより指定される。このモードＤＷＴ１においては、ライトデータ転送バッファＤＴＢＷにテンポラリーレジスタからのデータがロードされるとともに、このロードされたデータがＤＲＡＭアレイへ転送される。ライトデータ転送バッファ回路ＤＴＢＷにおけるテンポラリーレジスタ（Ｔｍ）からデータ転送バッファＤＴＢＷへのデータ転送と同期して、転送マスク回路においてもテンポラリーレジスタ（Ｔｍ）からのマスクデータがマスクレジスタへ転送され、このデータ転送に対しマスクがかけられる。このモードＤＷＴ１においては、データ転送完了後テンポラリーレジスタのマスクデータがセット状態とされる（データ転送にマスクをかける状態：これはバッファライトモードによりデータが書込まれたとき、マスクをリセット状態にして、必要なデータのみをＤＲＡＭアレイへ書込むことを可能とするためである）。 [DRAM write transfer 1 mode]
In this mode DWT1, both address signals Ad0 and Ad1 applied simultaneously with the DRAM write data transfer command (signal RAS # is set to high level, and signals CS # and DTD # are set to low level) are both set to "0". To be specified. In this mode DWT1, the data from the temporary register is loaded into the write data transfer buffer DTBW, and the loaded data is transferred to the DRAM array. In synchronization with the data transfer from the temporary register (Tm) to the data transfer buffer DTBW in the write data transfer buffer circuit DTBW, the mask data from the temporary register (Tm) is also transferred to the mask register in the transfer mask circuit. Is masked. In this mode DWT1, the mask data of the temporary register is set after the data transfer is completed (the state where the data transfer is masked: this is when the data is written in the buffer write mode, the mask is reset) This is because only necessary data can be written to the DRAM array).

［ＤＲＡＭライトトランスファー１／リードモード］
このモードＤＷＴ１Ｒは、ライトデータ転送コマンドと同時に与えられるアドレス信号Ａｄ０およびＡｄ１をそれぞれ“１”および“０”と設定することにより指定される。このモードＤＷＴ１Ｒにおいてはライトデータ転送バッファ回路ＤＴＢＷのデータがＤＲＡＭアレイ内の選択された列ブロック（１６ビットのメモリセル）へ伝達されるとともに、この選択された列ブロックのメモリセルのデータがリードデータ転送バッファ回路ＤＴＢＲへ転送される。これによりキャッシュミスライト動作時において、次に同一列ブロックが指定された場合データの読出をこのリードデータ転送バッファ回路から行なうことができるとともに、リードデータ転送バッファ回路ＤＴＢＲからＳＲＡＭアレイ１０４へデータを書込むことにより、ミスアクセスされたＳＲＡＭ１０４内の内容を書換えることができ、キャッシュミス時におけるペナルティを低減することができる。 [DRAM write transfer 1 / read mode]
This mode DWT1R is designated by setting address signals Ad0 and Ad1 applied simultaneously with the write data transfer command to “1” and “0”, respectively. In this mode DWT1R, the data of write data transfer buffer circuit DTBW is transmitted to the selected column block (16-bit memory cell) in the DRAM array, and the data in the memory cell of the selected column block is read data. The data is transferred to the transfer buffer circuit DTBR. As a result, in the cache miss write operation, when the same column block is designated next, data can be read from this read data transfer buffer circuit, and data can be written from read data transfer buffer circuit DTBR to SRAM array 104. As a result, it is possible to rewrite the contents in the SRAM 104 that has been missed and to reduce the penalty at the time of a cache miss.

［ＤＲＡＭライトトランスファー２モード］
このモードＤＷＴ２は、列アドレス信号Ａｄ０およびＡｄ１をそれぞれ“０”および“１”と設定することにより指定される。この動作モードＤＷＴ２においては、ライトデータ転送バッファ回路ＤＴＢＷからＤＲＡＭアレイ内の選択された列ブロックへのデータ転送が実行される。この場合、ライトデータ転送バッファ回路ＤＴＢＷにおいては、テンポラリーレジスタからライトデータ転送バッファへのデータ転送は行なわれない。マスクレジスタにおいても同様である。 [DRAM write transfer 2 mode]
This mode DWT2 is designated by setting column address signals Ad0 and Ad1 to “0” and “1”, respectively. In this operation mode DWT2, data transfer from the write data transfer buffer circuit DTBW to the selected column block in the DRAM array is executed. In this case, data transfer from the temporary register to the write data transfer buffer is not performed in the write data transfer buffer circuit DTBW. The same applies to the mask register.

ライトデータ転送バッファ回路ＤＴＢＷにおいては、テンポラリーレジスタと実際にＤＲＡＭアレイへデータを転送するバッファレジスタ部分とは切離される。ＤＲＡＭライトトランスファー２モードＤＷＴ２を繰返し実行すれば、同じデータがＤＲＡＭアレイへ伝達される。ＤＲＡＭアレイ１０２において、ページモードで列ブロックを選択すれば、高速でＤＲＡＭアレイ内の内容を同一データで書換えることができる。すなわち、グラフィック処理用途におけるいわゆる「塗り潰し」を高速で実現することができる。   In write data transfer buffer circuit DTBW, the temporary register is separated from the buffer register portion that actually transfers data to the DRAM array. If the DRAM write transfer 2 mode DWT2 is repeatedly executed, the same data is transmitted to the DRAM array. If a column block is selected in the page mode in the DRAM array 102, the contents in the DRAM array can be rewritten with the same data at a high speed. That is, so-called “painting” for graphic processing can be realized at high speed.

［ＤＲＡＭライトトランスファー２／リードモード］
このモードＤＷＴ２Ｒは、ライト転送コマンドと同時に与えられるアドレス信号Ａｄ０およびＡｄ１を“１”に設定することにより指定される。この転送動作モードＤＷＴ２Ｒにおいては、ＤＲＡＭライトトランスファー２モードの動作に加えてさらに、ＤＲＡＭアレイの選択された列ブロックのデータがリードデータ転送バッファ回路ＤＴＢＲへ転送される動作が付け加えられる。この動作モードＤＷＴ２Ｒにおいても高速で「塗り潰し」を実現することができる。 [DRAM write transfer 2 / read mode]
This mode DWT2R is designated by setting address signals Ad0 and Ad1 applied simultaneously with the write transfer command to “1”. In this transfer operation mode DWT2R, in addition to the operation in the DRAM write transfer 2 mode, an operation for transferring the data in the selected column block of the DRAM array to the read data transfer buffer circuit DTBR is added. Even in this operation mode DWT2R, “filling” can be realized at high speed.

［コントロール回路］
図５は、図１に示すＤＲＡＭコントロール回路およびマスク回路の概略構成を示す図である。詳細な構成については後に説明する。図５において、Ｋバッファ／タイミング回路１２４は、外部クロック信号Ｋを受け内部クロック信号Ｋｉを生成するＫバッファ２０３と、Ｋバッファ２０３からの内部クロック信号Ｋｉに同期して、チップセレクト信号ＣＳ♯を取込み内部チップセレクト信号ＣＳを発生するＣＳバッファ２０１を含む。 [Control circuit]
FIG. 5 is a diagram showing a schematic configuration of the DRAM control circuit and mask circuit shown in FIG. A detailed configuration will be described later. In FIG. 5, a K buffer / timing circuit 124 receives an external clock signal K and generates an internal clock signal Ki, and a chip select signal CS # in synchronization with the internal clock signal Ki from the K buffer 203. A CS buffer 201 for generating a fetch internal chip select signal CS is included.

このＫバッファ／タイミング回路１２４は、Ｋバッファ２０３の出力する外部クロック信号Ｋｉと非同期で動作し、Ｋバッファ２０３が出力する内部クロック信号Ｋｉをチップセレクト信号ＣＳ♯が活性レベル（ローレベル）のときに伝達する構成が利用されてもよい。   The K buffer / timing circuit 124 operates asynchronously with the external clock signal Ki output from the K buffer 203. When the chip select signal CS # is at the active level (low level), the internal clock signal Ki output from the K buffer 203 is output. A configuration that communicates to may be used.

マスク回路１２６は、ＤＲＡＭクロックマスク信号ＣＭｄを、Ｋバッファ２０３からの内部クロック信号Ｋｉの１クロック期間遅延させるシフトレジスタ２０２と、シフトレジスタ２０２からの遅延クロックマスク信号ＣＭｄＲに従って内部クロック信号Ｋｉを通過させるゲート回路２０４を含む。ゲート回路２０４は、ｎチャネルＭＯＳ（絶縁ゲート型電界効果）トランジスタにより構成される構成が一例として示される。あるクロックサイクルにおいて、クロックマスク信号ＣＭｄがローレベルの非活性状態に設定された場合には、次のクロックサイクルにおいて内部クロック信号Ｋｉの伝達が禁止されるため、ＤＲＡＭ用クロック信号ＤＫの発生が停止される。   The mask circuit 126 passes the internal clock signal Ki according to the shift register 202 that delays the DRAM clock mask signal CMd by one clock period of the internal clock signal Ki from the K buffer 203 and the delayed clock mask signal CMdR from the shift register 202. A gate circuit 204 is included. As an example, the gate circuit 204 is configured by an n-channel MOS (insulated gate field effect) transistor. When the clock mask signal CMd is set to a low level inactive state in a certain clock cycle, the transmission of the internal clock signal Ki is prohibited in the next clock cycle, so that the generation of the DRAM clock signal DK is stopped. Is done.

ＤＲＡＭコントロール回路１２８は、このゲート回路２０４から伝達されるクロック信号ＤＫに同期して動作する。このＤＲＡＭコントロール回路１２８は、ロウアドレスストローブ信号ＲＳ♯から内部ロウアドレスストローブ信号ＲＡＳを発生するＲＡＳバッファ２０６と、コラムアドレスストローブ信号ＣＡＳ♯から内部コラムアドレスストローブ信号ＣＡＳを生成するＣＡＳバッファ２０８と、データ転送指示信号ＤＴＤ♯から内部データ転送指示信号ＤＴＤを発生するＤＴＤバッファ２１０と、このバッファ２０６、２０８および２１０からの信号ＲＡＳ、ＣＡＳ、およびＤＴＤのクロック信号ＤＫの立上りエッジの状態の組合わせに従って指定された動作モードを判定し、該判定結果に従って制御信号を発生するＤＲＡＭ制御信号発生回路２１２を含む。ＤＲＡＭ制御信号発生回路２１２は、ＣＳバッファ２０１からのチップセレクト信号ＣＳ♯に応答して活性化される。チップセレクト信号♯がハイレベルの非活性状態のとき、ＤＲＡＭ制御信号発生回路２１２は、動作モード判定動作を実行せず、ノーオペレーションモードと同様の状態となる。   The DRAM control circuit 128 operates in synchronization with the clock signal DK transmitted from the gate circuit 204. DRAM control circuit 128 includes a RAS buffer 206 that generates internal row address strobe signal RAS from row address strobe signal RS #, a CAS buffer 208 that generates internal column address strobe signal CAS from column address strobe signal CAS #, and data Designated according to a combination of DTD buffer 210 generating internal data transfer instruction signal DTD from transfer instruction signal DTD #, signals RAS, CAS from buffers 206, 208 and 210, and the state of rising edge of clock signal DK of DTD A DRAM control signal generation circuit 212 is included for determining the determined operation mode and generating a control signal according to the determination result. DRAM control signal generation circuit 212 is activated in response to chip select signal CS # from CS buffer 201. When the chip select signal # is in a high level inactive state, the DRAM control signal generation circuit 212 does not execute the operation mode determination operation and is in the same state as in the no operation mode.

バッファ２０６、２０８、および２１０は、Ｋバッファ２０３からのクロック信号ＤＫの立上りエッジで与えられた信号を取込み、かつラッチして内部制御信号を発生する。   Buffers 206, 208 and 210 take in and latch the signal applied at the rising edge of clock signal DK from K buffer 203 to generate an internal control signal.

ＤＲＡＭ制御信号発生回路２１２は、またＤＲＡＭクロック信号ＤＫに従ってデータ転送時に必要とされるレイテンシの期間の監視などをも実行する。ＤＲＡＭ制御信号発生回路２１２は、ＤＲＡＭアレイ部の駆動およびデータ転送回路（リードデータ転送バッファ回路およびライトデータ転送バッファ回路）とＤＲＡＭアレイとの間のデータ転送動作に必要とされる各種制御信号を発生する。図５においては、転送系回路の動作を制御するための転送制御信号φＤＴと、信号ＲＡＳに関連する回路（ＤＲＡＭアレイにおける行選択動作等）の動作を制御するためのＲＡＳ系制御信号φＲＡと、ＣＡＳ系回路の動作（列選択動作）に関連する回路部分の動作を制御するための制御信号φＣＡを代表的に示す。   The DRAM control signal generation circuit 212 also executes monitoring of a latency period required at the time of data transfer according to the DRAM clock signal DK. The DRAM control signal generation circuit 212 generates various control signals required for data transfer operations between the DRAM array section drive and data transfer circuits (read data transfer buffer circuit and write data transfer buffer circuit) and the DRAM array. To do. In FIG. 5, a transfer control signal φDT for controlling the operation of the transfer system circuit, a RAS system control signal φRA for controlling the operation of a circuit (such as a row selection operation in the DRAM array) related to the signal RAS, A control signal φCA for controlling the operation of the circuit portion related to the operation of the CAS-related circuit (column selection operation) is representatively shown.

アドレスバッファ１０８は、ＤＲＡＭクロック信号ＤＫとＲＡＳ系制御信号φＲＡに応答して外部ＤＲＡＭアドレス信号Ａｄ（Ａｄ０〜Ａｄ１１）をラッチしてＤＲＡＭロウアドレス信号Ａｄｒを発生するロウバッファ２１４と、ＤＲＡＭクロック信号ＤＫとＣＡＳ系制御信号φＣＡとに応答してＤＲＡＭアドレス信号ＡｄをラッチしてＤＲＡＭ列アドレス信号Ａｄｃを発生するコラムバッファ２１６を含む。ロウアドレス信号Ａｄｒは図１に示すロウデコーダ１１０へ与えられ、コラムバッファ２１６からの列アドレス信号Ａｄｃのうち上位のビット（Ａｄ４〜Ａｄ９）が図１に示すコラムブロックデコーダ１１２へ与えられる。   The address buffer 108 latches the external DRAM address signal Ad (Ad0 to Ad11) in response to the DRAM clock signal DK and the RAS control signal φRA, and generates the DRAM row address signal Adr. The DRAM buffer signal DK And a column buffer 216 for latching DRAM address signal Ad in response to CAS-related control signal φCA and generating DRAM column address signal Adc. Row address signal Adr is applied to row decoder 110 shown in FIG. 1, and upper bits (Ad4 to Ad9) of column address signal Adc from column buffer 216 are applied to column block decoder 112 shown in FIG.

図６は、ＳＲＡＭコントロール回路部の構成を示す図である。図６においては、入出力回路１３５のうちメインアンプ４３８の部分のみを示す。Ｄｉｎバッファおよびマスク回路４３６の構成は示していない。   FIG. 6 is a diagram showing a configuration of the SRAM control circuit unit. In FIG. 6, only the main amplifier 438 portion of the input / output circuit 135 is shown. The configuration of the Din buffer and mask circuit 436 is not shown.

マスク回路１３０は、Ｋバッファ／タイミング回路１２４からの内部クロック信号Ｋｉに同期して動作し、ＳＲＡＭクロックマスク信号ＣＭｓを１クロックサイクル期間遅延させるシフトレジスタ１５２と、シフトレジスタ１５２の出力ＣＭｓＲに従って内部クロック信号Ｋｉを通過させるゲート回路１６４を含む。ゲート回路１６４は、たとえばｎチャネルＭＯＳトランジスタからなる転送ゲートで構成される。クロックマスク信号ＣＭｓがローレベルのとき、ゲート回路１６４は、内部クロック信号Ｋｉの伝達を禁止する。ゲート回路１６４は、ロジックゲートを用いて構成されてもよい。このマスク回路１３０からＳＲＡＭクロック信号ＳＫが発生される。   The mask circuit 130 operates in synchronization with the internal clock signal Ki from the K buffer / timing circuit 124, and delays the SRAM clock mask signal CMs for one clock cycle period, and the internal clock according to the output CMsR of the shift register 152. A gate circuit 164 for passing the signal Ki is included. Gate circuit 164 is formed of a transfer gate made of, for example, an n-channel MOS transistor. When the clock mask signal CMs is at a low level, the gate circuit 164 prohibits transmission of the internal clock signal Ki. The gate circuit 164 may be configured using a logic gate. An SRAM clock signal SK is generated from the mask circuit 130.

ＳＲＡＭコントロール回路１３２は、ＳＲＡＭクロック信号ＳＫに応答してライトイネーブル信号ＷＥ♯をラッチするＷＥバッファ１５６と、ＳＲＡＭクロック信号ＳＫに応答してそれぞれ制御信号ＣＣ０♯およびＣＣ１♯をラッチするバッファ１５８および１６０とを含む。これらのバッファ１５６、１５８、および１６０は、内部クロック信号ＳＫの立上りエッジに同期してその与えられた外部制御信号をラッチする。   SRAM control circuit 132 is WE buffer 156 that latches write enable signal WE # in response to SRAM clock signal SK, and buffers 158 and 160 that latch control signals CC0 # and CC1 #, respectively, in response to SRAM clock signal SK. Including. These buffers 156, 158, and 160 latch the applied external control signal in synchronization with the rising edge of internal clock signal SK.

ＳＲＡＭコントロール回路１３２はさらに、ＣＳバッファ２０１からのチップセレクト信号ＣＳに応答して活性化されてＳＲＡＭマスタクロック信号ＳＫによりタイミングが規定されてバッファ１５６、１５８、および１６０から与えられた制御信号ＷＥ、ＣＣ０、およびＣＣ１を受けてそれらの状態の組合わせに従って指定された動作モードを判別し、該判別結果に従って必要な制御信号を発生する制御信号発生回路１６６を含む。   The SRAM control circuit 132 is further activated in response to the chip select signal CS from the CS buffer 201, the timing is defined by the SRAM master clock signal SK, and the control signals WE provided from the buffers 156, 158 and 160, A control signal generation circuit 166 that receives CC0 and CC1 and determines a designated operation mode according to a combination of the states and generates a necessary control signal according to the determination result is included.

制御信号発生回路１６６からは、ＳＲＡＭアレイ１０４を駆動するためのＳＲＡＭアレイ駆動用制御信号とデータ転送回路を駆動するためのデータ転送駆動制御信号が発生される。ＳＲＡＭアレイとデータ転送回路との間のデータ転送時においては、このＳＲＡＭクロック信号ＳＫによりその転送期間が規定される。データを確実に転送するためである。   Control signal generation circuit 166 generates an SRAM array drive control signal for driving SRAM array 104 and a data transfer drive control signal for driving the data transfer circuit. At the time of data transfer between the SRAM array and the data transfer circuit, the transfer period is defined by the SRAM clock signal SK. This is to ensure that the data is transferred.

出力イネーブル信号Ｇ♯を受けるＧバッファ１６２は、クロック信号ＳＫと非同期で動作する。ＤＱコントロール信号ＤＱＣを受けるＤＱＣバッファ１６３もクロック信号ＣＫと非同期で動作するように示される。   The G buffer 162 that receives the output enable signal G # operates asynchronously with the clock signal SK. A DQC buffer 163 receiving the DQ control signal DQC is also shown to operate asynchronously with the clock signal CK.

ＳＲＡＭコントロール回路１３２は、さらに制御信号発生回路１６６からの出力指示信号Ｅと、Ｇバッファ１６２からの出力イネーブル信号ＧとＤＱＣバッファ１６３からの出力信号ＤＱＣを受けるゲート回路１７６と、ゲート回路１７６の出力とクロックマスク信号ＣＭｓＲを受けるゲート回路１７８を含む。ゲート回路１７６は、その出力許可信号Ｅおよび出力イネーブル信号Ｇがともにローレベルにあり、かつＤＱコントロール信号ＤＱＣがハイレベルのときにハイレベルの信号を出力する。ゲート回路１７８は、マスク信号ＣＭｓＲがローレベルにありかつゲート回路１７６の出力がハイレベルのときにハイレベルの信号を出力する。   The SRAM control circuit 132 further receives an output instruction signal E from the control signal generation circuit 166, an output enable signal G from the G buffer 162, and an output signal DQC from the DQC buffer 163, and an output of the gate circuit 176. And a gate circuit 178 for receiving the clock mask signal CMsR. Gate circuit 176 outputs a high level signal when both output enable signal E and output enable signal G are at a low level and DQ control signal DQC is at a high level. The gate circuit 178 outputs a high level signal when the mask signal CMsR is at a low level and the output of the gate circuit 176 is at a high level.

メインアンプ回路４３８は、内部データバス１２３ａ（読出専用データバスを示す：書込データバスと共有されるバスであってもよい）の信号を反転するインバータ回路１７２と、ゲート回路１７８の出力に応答してイネーブルされ、インバータ回路１７２の出力を反転する３状態インバータバッファ１７０と、マスク信号ＣＭｓＲに応答して導通するｐチャネルＭＯＳトランジスタ１７３と、トランジスタ１７３の出力を反転してインバータ１７２の出力部（インバータ１７０の入力部）へ伝達するインバータ回路１７４を含む。３状態インバータバッファ１７０がイネーブル状態のとき、インバータバッファ１７０とインバータ回路１７４は、トランジスタ１７３が導通状態のときにラッチ回路を構成する。次に動作について簡単に説明する。   The main amplifier circuit 438 responds to the output of the inverter circuit 172 for inverting the signal of the internal data bus 123a (indicating a read-only data bus: which may be shared with the write data bus) and the output of the gate circuit 178. Enabled, the three-state inverter buffer 170 that inverts the output of the inverter circuit 172, the p-channel MOS transistor 173 that conducts in response to the mask signal CMsR, and the output of the inverter 172 by inverting the output of the transistor 173 ( Inverter circuit 174 for transmission to the input section of inverter 170). When the three-state inverter buffer 170 is enabled, the inverter buffer 170 and the inverter circuit 174 form a latch circuit when the transistor 173 is conductive. Next, the operation will be briefly described.

シフトレジスタ１５２からは、１クロックサイクル遅れたクロックマスク信号ＣＭｓＲが出力される。この１クロックサイクル遅れたクロックマスク信号ＣＭｓＲに従ってゲート回路１６４が内部クロック信号Ｋｉを通過させる。したがって、外部においてＳＲＡＭクロックマスク信号ＣＭｓ♯が発生された場合、次のクロックサイクルにおいてＳＲＡＭクロック信号ＳＫのＳＲＡＭコントロール回路１３２への伝達が禁止される。制御信号発生回路１６６はＳＲＡＭクロック信号ＳＫにより動作タイミングが規定されて、必要な内部制御信号を発生する。バッファ１５６、１５８、および１６０は、クロック信号ＳＫに従って与えられたデータのラッチを実行している。ＳＲＡＭクロック信号ＳＫが与えられない場合には、このバッファ１５６、１５８、および１６０は先にラッチした信号を持続的にラッチしている。   The shift register 152 outputs a clock mask signal CMsR delayed by one clock cycle. In accordance with the clock mask signal CMsR delayed by one clock cycle, the gate circuit 164 passes the internal clock signal Ki. Therefore, when SRAM clock mask signal CMs # is generated externally, transmission of SRAM clock signal SK to SRAM control circuit 132 is prohibited in the next clock cycle. The control signal generation circuit 166 generates the necessary internal control signal with the operation timing defined by the SRAM clock signal SK. Buffers 156, 158, and 160 perform latching of the applied data according to clock signal SK. When the SRAM clock signal SK is not applied, the buffers 156, 158 and 160 continuously latch the previously latched signal.

ＣＳバッファ２０１からのチップセレクト信号ＣＳがハイレベルで非選択状態を示している場合、制御信号発生回路１６６はリセット状態とされ、動作しない。この場合、制御信号発生回路１６８からの出力許可信号Ｅが応じてハイレベルの非活性状態に設定される。この出力許可信号はまたバッファ１５６、１５８および１６０からの制御信号ＷＥ、ＣＣ０およびＣＣ１の状態の組合わせに応じて生成される（データ読出動作が示されている場合；バッファリードモードＢＲ、ＳＲＡＭリードモードＳＲなどが指定された場合）。   When the chip select signal CS from the CS buffer 201 is at a high level and indicates a non-selected state, the control signal generating circuit 166 is reset and does not operate. In this case, output permission signal E from control signal generation circuit 168 is set to a high level inactive state accordingly. This output permission signal is also generated in response to a combination of the states of control signals WE, CC0 and CC1 from buffers 156, 158 and 160 (when a data read operation is shown; buffer read mode BR, SRAM read) When mode SR is specified).

ＳＲＡＭクロック信号ＳＫがクロックマスク信号ＣＭｓＲによりマスクされるのはこのマスククロック信号ＣＭｓ♯が発生された次のクロックサイクルである。したがって、外部においてＳＲＡＭクロックマスク信号ＣＭｓ♯が与えられた場合、そのサイクルにおいては、内部チップセレクト信号ＣＳおよびＳＲＡＭクロック信号ＳＫが発生するされるため、そのときに与えられた制御信号に従った動作が実行される。次のサイクルにおいては内部制御信号が発生されず、制御信号発生回路１６６は前のサイクルの状態を維持する。   The SRAM clock signal SK is masked by the clock mask signal CMsR in the next clock cycle when the mask clock signal CMs # is generated. Therefore, when SRAM clock mask signal CMs # is externally applied, internal chip select signal CS and SRAM clock signal SK are generated in the cycle, so that the operation according to the control signal applied at that time is performed. Is executed. In the next cycle, no internal control signal is generated, and control signal generation circuit 166 maintains the state of the previous cycle.

クロックマスク信号ＣＭｓＲがローレベルのとき、ゲート回路１７８の出力はハイレベルとなり、３状態インバータバッファ１７０は動作状態になり、また接続ゲート１７３（ｐチャネルＭＯＳトランジスタ）も導通状態となる。これによりインバータバッファ１７０およびインバータ回路１７４によりラッチ回路が構成される。Ｇバッファ１６２の出力Ｇが活性状態（ローレベル）の間インバータ回路１７０および１７４により出力データＤＱは同一のデータ状態を保持する。チップセレクト信号ＣＳ♯がハイレベルのとき、制御信号発生回路１６６はリセット状態とされ、出力許可信号Ｄがハイレベルの不活性状態となり、ゲート回路１７６の出力がローレベルとなる。クロックマスク信号ＣＭｓＲがハイレベルになれば、ゲート回路１７８の出力はゲート回路１７６の出力により決定される。   When the clock mask signal CMsR is at a low level, the output of the gate circuit 178 is at a high level, the three-state inverter buffer 170 is in an operating state, and the connection gate 173 (p-channel MOS transistor) is also in a conductive state. Thus, the inverter buffer 170 and the inverter circuit 174 constitute a latch circuit. While the output G of the G buffer 162 is in the active state (low level), the output data DQ holds the same data state by the inverter circuits 170 and 174. When chip select signal CS # is at a high level, control signal generation circuit 166 is reset, output permission signal D is inactivated at a high level, and the output of gate circuit 176 is at a low level. When the clock mask signal CMsR becomes high level, the output of the gate circuit 178 is determined by the output of the gate circuit 176.

Ｇバッファ１６２からの出力イネーブル信号Ｇがハイレベルの場合には、ゲート回路１７６の出力はローレベルとなる。したがって出力許可信号が発生されていても、３状態インバータバッファ１７０は出力ハイインピーダンス状態となる。さらに、出力許可信号Ｅおよび出力イネーブル信号Ｇがともにローレベルにあり、データ読出の指示が与えられていても、ＤＱＣバッファ１６３からの信号ＤＱＣがローレベルであれば、ゲート回路１７６の出力はローレベルであり、また３状態インバータバッファ１７０は出力インピーダンス状態となる。   When the output enable signal G from the G buffer 162 is at a high level, the output of the gate circuit 176 is at a low level. Therefore, even if an output permission signal is generated, tristate inverter buffer 170 is in an output high impedance state. Further, even if output enable signal E and output enable signal G are both at a low level and a data read instruction is given, if signal DQC from DQC buffer 163 is at a low level, the output of gate circuit 176 is low. The three-state inverter buffer 170 is in the output impedance state.

上述のようにして、クロックマスク信号ＣＭｓＲおよびチップセレクト信号ＣＳ♯、出力イネーブル信号ＧおよびＤＱコントロール信号ＤＱＣにより出力のインピーダンス状態を設定することができる。   As described above, the output impedance state can be set by the clock mask signal CMsR, the chip select signal CS #, the output enable signal G, and the DQ control signal DQC.

［入力バッファ］
外部信号を取込む入力バッファは、クロック信号に同期して動作する。この入力バッファとしては、クロック信号の非活性レベル（ローレベル）時に出力ハイインピーダンス状態となる３状態インバータバッファを利用することが考えられる。しかしながら、出力ハイインピーダンス時には出力が不安定となるため、誤動作が生じることが考えられる。そこで、クロック信号に同期して動作しかつ出力が不安定とならない回路として、ダイナミック型ラッチを入力バッファに利用することが考えられる。 [Input buffer]
The input buffer for taking in the external signal operates in synchronization with the clock signal. As this input buffer, it is conceivable to use a three-state inverter buffer that is in an output high impedance state when the clock signal is inactive (low level). However, when the output is high impedance, the output becomes unstable, and it is considered that malfunction occurs. Therefore, it is conceivable to use a dynamic latch as an input buffer as a circuit that operates in synchronization with a clock signal and whose output does not become unstable.

図７は、ダイナミック型ラッチを備える入力バッファの構成を示す図である。図７において、ダイナミック型ラッチは、外部信号ＩＮをそのゲートに受けるｎチャネルＭＯＳトランジスタ５０１と、基準電圧Ｖｒｅｆをそのゲートに受けるｎチャネルＭＯＳトランジスタ５０２と、クロック信号Ｋｉをそのゲートに受け、トランジスタ５０１および５０２に対する電流経路を形成するｎチャネルＭＯＳトランジスタ５０３を含む。トランジスタ５０１および５０２の一方導通端子（ソース）は、トランジスタ５０３の他方導通端子（ドレイン）に接続される。トランジスタ５０３の一方導通端子（ソース）は接地電位に接続される。   FIG. 7 is a diagram illustrating a configuration of an input buffer including a dynamic latch. In FIG. 7, the dynamic latch has an n-channel MOS transistor 501 receiving an external signal IN at its gate, an n-channel MOS transistor 502 receiving a reference voltage Vref at its gate, and a clock signal Ki at its gate. And n channel MOS transistor 503 forming a current path for 502. One conduction terminal (source) of the transistors 501 and 502 is connected to the other conduction terminal (drain) of the transistor 503. One conduction terminal (source) of the transistor 503 is connected to the ground potential.

ダイナミック型ラッチ５００はさらに、クロック信号Ｋｉ（ＤＫまたはＳＫに相等）をゲートに受けるｐチャネルＭＯＳトランジスタ５０４と、トランジスタ５０４と並列に接続されるｐチャネルＭＯＳトランジスタ５０５と、クロック信号Ｋｉをそのゲートに受けるｐチャネルＭＯＳトランジスタ５０６と、トランジスタ５０６と並列に接続されるｐチャネルＭＯＳトランジスタ５０７と、トランジスタ５０４および５０５とトランジスタ５０２との間に設けられるｎチャネルＭＯＳトランジスタ５１１と、トランジスタ５０６および５０７とトランジスタ５０１との間に設けられるｎチャネルＭＯＳトランジスタ５１０を含む。   The dynamic latch 500 further includes a p-channel MOS transistor 504 that receives a clock signal Ki (such as DK or SK) at its gate, a p-channel MOS transistor 505 connected in parallel with the transistor 504, and a clock signal Ki as its gate. Receiving p-channel MOS transistor 506, p-channel MOS transistor 507 connected in parallel with transistor 506, n-channel MOS transistor 511 provided between transistors 504 and 505, and transistor 502, transistors 506 and 507, and transistor 501 Includes an n-channel MOS transistor 510 provided therebetween.

トランジスタ５０４および５０５は電源電位供給ノードと内部ノード５１３との間に設けられ、トランジスタ５０６および５０７は動作電源電位供給ノードと内部ノード５１２との間に設けられる。トランジスタ５０５および５１１のゲートは内部ノード５１２に接続され、トランジスタ５０７および５１０のゲートは内部ノード５１３に接続される。   Transistors 504 and 505 are provided between the power supply potential supply node and internal node 513, and transistors 506 and 507 are provided between the operating power supply potential supply node and internal node 512. Transistors 505 and 511 have their gates connected to internal node 512, and transistors 507 and 510 have their gates connected to internal node 513.

ダイナミック型ラッチ５００はさらに、ノード５１３上の信号を反転して出力するインバータ回路５０８と、内部ノード５１２上の信号電位を反転して出力するインバータ回路５０９を含む。インバータ回路５０９から出力ＯＵＴが出力され、インバータ回路５０８から反転出力信号／ＯＵＴが出力される。次にラッチ５００の動作について図８を参照して簡単に説明する。   Dynamic latch 500 further includes an inverter circuit 508 that inverts and outputs a signal on node 513 and an inverter circuit 509 that inverts and outputs a signal potential on internal node 512. An output OUT is output from the inverter circuit 509, and an inverted output signal / OUT is output from the inverter circuit 508. Next, the operation of the latch 500 will be briefly described with reference to FIG.

内部クロック信号Ｋｉがローレベルのとき、トランジスタ５０６および５０４はともにオン状態となり、内部ノード５１２および５１３は動作電源電位レベルに充電され、出力ＯＵＴおよび／ＯＵＴはともにローレベル状態に設定される。このときトランジスタ５０３はオフ状態である。   When internal clock signal Ki is at a low level, transistors 506 and 504 are both turned on, internal nodes 512 and 513 are charged to the operating power supply potential level, and outputs OUT and / OUT are both set to a low level. At this time, the transistor 503 is off.

内部クロック信号Ｋｉがハイレベルに立上ると、トランジスタ５０４および５０６がともにオフ状態となり、トランジスタ５０３がオン状態となる。入力信号（外部信号）ＩＮが基準電圧Ｖｒｅｆよりも高い場合には、トランジスタ５０１のコンダクタンスがトランジスタ５０２のコンダクタンスよりも大きくなり、トランジスタ５０６、５１０、５０１および５０３を介して電流が流れる。トランジスタ５０１はソースフォロワ態様で動作する。したがって、トランジスタ５０１の導通に従って、トランジスタ５０３の他方導通ノードが入力信号ＩＮのレベルからトランジスタ５０１のしきい値電圧を引いた電位レベルとなり、トランジスタ５０２がほぼオフ状態となり、このトランジスタ５０２へは電流はほとんど流れない。内部ノード５１２は、トランジスタ５０１の導通により放電されその電位レベルが低下し、トランジスタ５０５がオン状態となり、内部ノード５１３の電位を上昇させる。この内部ノード５１３の電位上昇に従ってトランジスタ５０７がオフ状態へ移行し、内部ノード５１２の電位は高速で低下する。この内部ノード５１２の電位低下に従ってトランジスタ５１１がオフ状態となり、内部ノード５１３はさらにその電位が上昇する。この一連の動作に従って、内部ノード５１３の電位レベルがハイレベル、内部ノード５１２の電位レベルがローレベルとなり、インバータ回路５１０の出力ＯＵＴがハイレベルとなる。   When internal clock signal Ki rises to a high level, both transistors 504 and 506 are turned off and transistor 503 is turned on. When the input signal (external signal) IN is higher than the reference voltage Vref, the conductance of the transistor 501 becomes larger than the conductance of the transistor 502, and a current flows through the transistors 506, 510, 501 and 503. Transistor 501 operates in a source follower fashion. Therefore, in accordance with the conduction of the transistor 501, the other conduction node of the transistor 503 becomes a potential level obtained by subtracting the threshold voltage of the transistor 501 from the level of the input signal IN, so that the transistor 502 is almost turned off. Almost no flow. Internal node 512 is discharged by the conduction of transistor 501 and its potential level is lowered, so that transistor 505 is turned on and the potential of internal node 513 is increased. As the potential of the internal node 513 increases, the transistor 507 is turned off, and the potential of the internal node 512 decreases at high speed. As the potential of internal node 512 decreases, transistor 511 is turned off, and the potential of internal node 513 further increases. According to this series of operations, the potential level of the internal node 513 is high, the potential level of the internal node 512 is low, and the output OUT of the inverter circuit 510 is high.

内部クロック信号Ｋｉがローレベルに立下ると、トランジスタ５０４および５０６がオン状態となり、ノード５１２および５１３は再び電源電位レベルにまで充電され、出力ＯＵＴはローレベルに立下る（トランジスタ５０３がオフ状態となり、電流経路が遮断されるため）。内部クロック信号Ｋｉのハイレベルへの移行時に、内部信号ＩＮがローレベルにあれば、先の説明と逆に、出力信号ＯＵＴがローレベルとなり、相補出力／ＯＵＴがハイレベルとなる。   When internal clock signal Ki falls to a low level, transistors 504 and 506 are turned on, nodes 512 and 513 are again charged to the power supply potential level, and output OUT falls to a low level (transistor 503 is turned off). Because the current path is interrupted). If the internal signal IN is at the low level when the internal clock signal Ki is shifted to the high level, the output signal OUT is at the low level and the complementary output / OUT is at the high level, contrary to the above description.

上述のようなダイナミック型ラッチ５００を用いれば、内部クロック信号Ｋｉがハイレベルの活性状態のときには、入力信号ＩＮのレベルに応じた信号を出力することができ、またクロック信号Ｋｉがローレベルのときには、出力信号ＯＵＴおよび／ＯＵＴをともにローレベルに設定することができる。出力ハイインピーダンス状態を避けることができ、ノイズなどによる誤動作が生じるおそれはない。   When the dynamic latch 500 as described above is used, a signal corresponding to the level of the input signal IN can be output when the internal clock signal Ki is in an active state at a high level, and when the clock signal Ki is at a low level. Both the output signals OUT and / OUT can be set to a low level. The output high impedance state can be avoided, and there is no possibility of malfunction due to noise or the like.

しかしながら、上述のようなダイナミック型ラッチを用いた場合、出力信号ＯＵＴ、すなわち内部制御信号の状態が確定するのはクロック信号Ｋｉがハイレベルの活性状態となってからである。このクロック信号Ｋｉがハイレベルになって内部制御信号が確定し、次いで内部制御信号の状態判別が行なわれ、この判別結果に従って内部動作が実行される。したがって、動作開始タイミングの遅れおよび、この遅れがアクセス時間に及ぼす影響が高速クロック信号の場合無視できなくなるという問題が生じる。また、チップセレクト信号ＣＳ♯により、ＣＤＲＡＭの選択／非選択が決定されるが、このチップセレクト信号ＣＳ♯が他の内部制御信号の有効／無効を決定するため、このチップセレクト信号ＣＳ♯の確定タイミングもできるだけ速くするのが好ましい。   However, when the dynamic latch as described above is used, the state of the output signal OUT, that is, the internal control signal is determined after the clock signal Ki is in a high level active state. The clock signal Ki becomes high level to determine the internal control signal, then the state of the internal control signal is determined, and the internal operation is executed according to the determination result. Therefore, there arises a problem that the delay of the operation start timing and the influence of this delay on the access time cannot be ignored in the case of a high-speed clock signal. The selection / non-selection of the CDRAM is determined by the chip select signal CS #. Since the chip select signal CS # determines the validity / invalidity of other internal control signals, the chip select signal CS # is determined. It is preferable to make the timing as fast as possible.

「好ましい入力バッファの構成」
図９は、入力バッファの好ましい構成の一例を示す図である。図９において、入力バッファ７００は、クロックバッファ２０３からの内部クロック信号Ｋａが活性状態（ハイレベル）のときに非導通状態となるとともに出力ラッチ状態となり（以下、この状態をラッチ状態と称す）、クロック信号Ｋａが非活性レベル（ローレベル）のときに導通して外部信号を通過させる状態（以下、この状態をスルー状態と称す）となる。 “Preferred Input Buffer Configuration”
FIG. 9 is a diagram illustrating an example of a preferable configuration of the input buffer. In FIG. 9, the input buffer 700 enters a non-conduction state and an output latch state when the internal clock signal Ka from the clock buffer 203 is active (high level) (hereinafter, this state is referred to as a latch state). When the clock signal Ka is at an inactive level (low level), it is in a state of conducting and allowing an external signal to pass (hereinafter, this state is referred to as a through state).

クロックバッファ２０３は、２段の縦続接続されたインバータ回路２０３ａおよび２０３ｂを含む。このクロックバッファ２０３からの内部クロック信号Ｋａと、この内部クロック信号Ｋａをインバータ回路２０３ｃで反転させて得られる相補クロック信号／Ｋａが、入力バッファを駆動するためのクロック信号として用いられる。   The clock buffer 203 includes two stages of cascaded inverter circuits 203a and 203b. Internal clock signal Ka from clock buffer 203 and complementary clock signal / Ka obtained by inverting internal clock signal Ka by inverter circuit 203c are used as clock signals for driving the input buffer.

入力バッファ７００は、外部信号φｃを受けるインバータ回路７０１と、インバータ回路７０１の出力を受けるインバータ回路７０２と、インバータ回路７０２の出力をクロック信号Ｋｉおよび／Ｋｉに応答して選択的に通過させるトランスミッションゲート７０３と、トランスミッションゲート７０３の出力をラッチするためのインバータ回路７０４および７０５を含む。トランスミッションゲート７０３は、クロック信号Ｋａをゲートに受けるｐチャネルＭＯＳトランジスタと、相補クロック信号／Ｋａをゲートに受けるｎチャネルＭＯＳトランジスタを含む。トランスミッションゲート７０３は、クロック信号Ｋａがローレベルのときに導通状態となり、クロック信号Ｋａがハイレベルのときに非導通状態となる。   Input buffer 700 includes an inverter circuit 701 that receives external signal φc, an inverter circuit 702 that receives the output of inverter circuit 701, and a transmission gate that selectively passes the output of inverter circuit 702 in response to clock signals Ki and / Ki. 703 and inverter circuits 704 and 705 for latching the output of transmission gate 703. Transmission gate 703 includes a p-channel MOS transistor that receives clock signal Ka at its gate and an n-channel MOS transistor that receives complementary clock signal / Ka at its gate. The transmission gate 703 becomes conductive when the clock signal Ka is at a low level, and becomes non-conductive when the clock signal Ka is at a high level.

インバータ回路７０４は、このトランスミッションゲート７０３の出力を反転して内部信号φｃａを生成する。インバータ回路７０５は、このインバータ７０４の出力を反転してインバータ回路７０４の入力部へ伝達する。次に図９に示す入力バッファの動作をその動作波形図である図１０を参照して説明する。   Inverter circuit 704 inverts the output of transmission gate 703 to generate internal signal φca. The inverter circuit 705 inverts the output of the inverter 704 and transmits it to the input part of the inverter circuit 704. Next, the operation of the input buffer shown in FIG. 9 will be described with reference to FIG.

時刻Ｔ１において、外部信号φｃがローレベルの活性状態となる。このとき、クロック信号Ｋ（すなわち内部クロック信号Ｋｉ）はローレベルにあり、トランスミッションゲート７０３は導通状態にあり、入力バッファ７００はスルー状態にある。したがって、この外部信号φｃのローレベルの立下りに応答して、内部信号φｃａはハイレベルに立上る。   At time T1, the external signal φc becomes a low level active state. At this time, the clock signal K (that is, the internal clock signal Ki) is at a low level, the transmission gate 703 is in a conducting state, and the input buffer 700 is in a through state. Therefore, in response to the fall of the external signal φc at the low level, the internal signal φca rises to the high level.

時刻ｔ２において、クロック信号Ｋがハイレベルに立上ると、トランスミッションゲート７０３が非導通状態となり、入力バッファ７００はラッチ状態となる。このラッチ状態においては、外部信号φｃがハイレベルに立上っても、内部信号φｃａの状態は変化しない。   When clock signal K rises to a high level at time t2, transmission gate 703 is turned off and input buffer 700 is in a latched state. In this latched state, even if external signal φc rises to a high level, the state of internal signal φca does not change.

時刻ｔ３において、クロック信号Ｋがローレベルに立下ると、入力バッファ７００はスルー状態となり、内部信号φｃａは外部信号φｃの状態に応じて変化する（ローレベルへ立下る）。   At time t3, when the clock signal K falls to the low level, the input buffer 700 enters the through state, and the internal signal φca changes according to the state of the external signal φc (falls to the low level).

図１０に示すように、外部信号φｃのセットアップ時間Ｔｓの間において、内部信号φｃが発生されている（活性化されている）。したがってこのセットアップ時間Ｔｓにおいて内部回路を動作させることができ、この外部信号φｃに応じた動作の実行開始タイミングを速くすることができる。   As shown in FIG. 10, the internal signal φc is generated (activated) during the setup time Ts of the external signal φc. Therefore, the internal circuit can be operated during the setup time Ts, and the execution start timing of the operation corresponding to the external signal φc can be accelerated.

図１１は、図６に示すＳＲＡＭコントロール回路部の構成の一部を具体的に示す図である。図６に示す構成においては、ＣＳバッファ２０１はクロックバッファ２０３からの内部クロック信号Ｋｉに従って外部チップセレクト信号ＣＳ♯をラッチしている。このような構成のＣＳバッファ２０１としては、図９に示す構成が利用されてもよい。   FIG. 11 is a diagram specifically showing a part of the configuration of the SRAM control circuit unit shown in FIG. In the configuration shown in FIG. 6, CS buffer 201 latches external chip select signal CS # in accordance with internal clock signal Ki from clock buffer 203. As the CS buffer 201 having such a configuration, the configuration shown in FIG. 9 may be used.

図１１に示す構成においては、ＣＳバッファ、ＷＥバッファ、ＣＣ０バッファ、およびＣＣ１バッファをすべて同一の構成とする。チップセレクト信号ＣＳ♯によるチップ（ＣＤＲＡＭ）の選択／非選択の判定はコントロール回路１６６内部で実行されるように示される。後に示すように信号ＣＳ♯により外部制御信号の取込みが制御されてもよい。図１１においては、すべての外部制御信号をｅｘｔφｃで代表的に示す。   In the configuration shown in FIG. 11, the CS buffer, the WE buffer, the CC0 buffer, and the CC1 buffer are all the same configuration. It is shown that the selection (non-selection) of the chip (CDRAM) by the chip select signal CS # is executed in the control circuit 166. As will be described later, the capture of the external control signal may be controlled by signal CS #. In FIG. 11, all external control signals are representatively indicated by extφc.

図１１において、外部制御信号入力バッファ５２０は、２段の縦続接続されたインバータ回路５２２および５２４を含む。この入力バッファ５２０からは、クロック信号Ｋａと非同期で内部制御信号φｃが生成される。   In FIG. 11, external control signal input buffer 520 includes two stages of cascaded inverter circuits 522 and 524. From this input buffer 520, an internal control signal φc is generated asynchronously with the clock signal Ka.

制御信号発生回路１６６は、内部制御信号の状態に従って、指定された動作モードを決定し、この決定された動作モードに対応する制御信号を発生する判別回路５３０と、判別回路５３０の出力を、内部クロック信号Ｋａおよび／Ｋａに従ってラッチするラッチ回路５４０と、ラッチ回路５４０の出力と内部クロック信号Ｋａとに応答して、動作モード指定信号φｍを発生する動作モード指定信号発生回路５５０とを含む。   The control signal generation circuit 166 determines a designated operation mode according to the state of the internal control signal, generates a control signal corresponding to the determined operation mode, and outputs the determination circuit 530 as an internal signal. Latch circuit 540 that latches according to clock signals Ka and / Ka, and an operation mode designation signal generation circuit 550 that generates operation mode designation signal φm in response to the output of latch circuit 540 and internal clock signal Ka are included.

判別回路５３０は、制御信号入力バッファ５２０から与えられる内部制御信号をデコードするＮＡＮＤ型デコード回路５３２と、ＮＡＮＤ型デコード回路５３２の出力を反転するインバータ回路５３４を含む。デコード回路５３２は、チップセレクト信号ＣＳ、ライトイネーブル信号ＷＥ、制御クロック信号ＣＣ０およびＣＣ１を受けて、デコード動作を実行する。所定の動作モードが指定されたときに、ＮＡＮＤ型デコード回路５３２の出力はハイレベルになる。   Discrimination circuit 530 includes a NAND decode circuit 532 that decodes an internal control signal applied from control signal input buffer 520 and an inverter circuit 534 that inverts the output of NAND decode circuit 532. The decode circuit 532 receives the chip select signal CS, the write enable signal WE, and the control clock signals CC0 and CC1, and executes a decode operation. When a predetermined operation mode is designated, the output of the NAND type decoding circuit 532 becomes a high level.

ラッチ回路５４０は、クロック信号Ｋａに応答して選択的に導通／非導通となるトランスミッションゲート５４２と、トランスミッションゲート５４２の出力をラッチするためのインバータ回路５４４および５４６を含む。インバータ回路５４４の出力がインバータ回路５４６を介してインバータ回路５４４の入力部へ伝達される。トランスミッションゲート５４２は、内部クロック信号Ｋａがローレベルのときに導通状態となり、クロック信号Ｋａがハイレベルのときに非導通状態となる。ラッチ回路５４０は、外部クロック信号Ｋａがローレベルの非活性時には、スルー状態となり、クロック信号Ｋａがハイレベルの非活性時にある場合には、ラッチ状態となる。   Latch circuit 540 includes a transmission gate 542 that is selectively turned on / off in response to clock signal Ka, and inverter circuits 544 and 546 for latching the output of transmission gate 542. The output of the inverter circuit 544 is transmitted to the input part of the inverter circuit 544 via the inverter circuit 546. The transmission gate 542 becomes conductive when the internal clock signal Ka is at a low level, and becomes non-conductive when the clock signal Ka is at a high level. The latch circuit 540 enters a through state when the external clock signal Ka is inactive at a low level, and enters a latch state when the clock signal Ka is in an inactive state at a high level.

動作モード指定信号発生回路５５０は、ラッチ回路５４０の出力と内部クロック信号Ｋａとを受ける２入力ＮＡＮＤ回路５５２と、ＮＡＮＤ回路５５２の出力を反転するインバータ回路５５４を含む。ＮＡＮＤ回路５５２は、内部クロック信号Ｋａがローレベルのときにはハイレベルの信号を出力し、内部クロック信号Ｋａがハイレベルとなるとインバータとして機能する。この動作モード指定信号発生回路５５０から発生される動作モード指定信号φｍが、ＳＲＡＭワード線が選択される動作モードを指定する構成が一例として示される。ＳＲＡＭワード線が選択される動作モードとしては、図３に示すように、バッファリードモードＢＲおよびバッファライトモードＢＷを除くＳＲＡＭアクセスモードである。バッファリードモードＢＲおよびバッファライトモードＢＷにおいては、転送回路に含まれる転送ゲートへのアクセスが実行されるため、ＳＲＡＭのコラムデコーダ（図１のコラムデコーダ１２０参照）は動作するが、ＳＲＡＭロウデコーダは動作しない。動作モード指定信号発生回路５５０から発生される動作モード指定信号φｍが内部クロック信号Ｋａが非活性状態となると非活性状態となるのは、ＳＲＡＭアクセスサイクルは１クロックサイクルですべて完了するためである。この動作モード指定信号発生回路５５０へ内部クロック信号Ｋａを与えることにより、動作モード指定信号φｍの発生タイミングを内部クロック信号Ｋａの活性化タイミングにより決定することができる。   Operation mode designation signal generation circuit 550 includes a two-input NAND circuit 552 that receives the output of latch circuit 540 and internal clock signal Ka, and an inverter circuit 554 that inverts the output of NAND circuit 552. The NAND circuit 552 outputs a high level signal when the internal clock signal Ka is at a low level, and functions as an inverter when the internal clock signal Ka is at a high level. A configuration in which operation mode designating signal φm generated from operation mode designating signal generating circuit 550 designates an operation mode in which an SRAM word line is selected is shown as an example. As shown in FIG. 3, the operation mode in which the SRAM word line is selected is an SRAM access mode excluding the buffer read mode BR and the buffer write mode BW. In the buffer read mode BR and the buffer write mode BW, access to the transfer gate included in the transfer circuit is executed, so the SRAM column decoder (see the column decoder 120 in FIG. 1) operates, but the SRAM row decoder Do not work. The reason why operation mode designating signal φm generated from operation mode designating signal generation circuit 550 is inactivated when internal clock signal Ka is inactivated is that the SRAM access cycle is completed in one clock cycle. By applying internal clock signal Ka to operation mode designating signal generation circuit 550, the generation timing of operation mode designating signal φm can be determined by the activation timing of internal clock signal Ka.

動作モード指定信号（図１に示す実施例においては、ＳＲＡＭワード線選択指定信号）φｍは、ＳＲＡＭロウデコーダ１１８へ与えられる。   Operation mode designation signal (SRAM word line selection designation signal in the embodiment shown in FIG. 1) φm is applied to SRAM row decoder 118.

アドレスバッファ１１６は、外部アドレス信号ｅｘｔφａを受けるバッファ回路６１０と、バッファ回路６１０の出力をクロック信号Ｋａおよび／Ｋａに応答して選択的に通過させるラッチ回路６２０を含む。バッファ回路６１０は、２段の縦続接続されたインバータ回路６１２および６１４を含む。ラッチ回路６２０は、クロック信号Ｋａがローレベルのときに導通状態となり、クロック信号Ｋａがハイレベルのときに非導通状態となるトランスミッションゲート６２２と、トランスミッションゲート６２２の出力をラッチするためのインバータ回路６２４および６２６を含む。インバータ回路６２４の出力は、ロウデコーダ１１８へ与えられるとともに、インバータ回路６２６を介してインバータ回路６２４の入力部へ伝達される。なお、図１１においては、１ビットのアドレス信号ｅｘｔφａに対するアドレスバッファの構成を示している。   Address buffer 116 includes a buffer circuit 610 that receives external address signal extφa, and a latch circuit 620 that selectively passes the output of buffer circuit 610 in response to clock signals Ka and / Ka. Buffer circuit 610 includes two stages of cascaded inverter circuits 612 and 614. Latch circuit 620 is turned on when clock signal Ka is at a low level, and is turned off when clock signal Ka is at a high level, and inverter circuit 624 for latching the output of transmission gate 622. And 626. The output of the inverter circuit 624 is supplied to the row decoder 118 and is transmitted to the input portion of the inverter circuit 624 via the inverter circuit 626. In FIG. 11, the configuration of the address buffer for 1-bit address signal extφa is shown.

ロウデコーダ１１８は、アドレスバッファ１１６からの出力をプリデコードするプリデコード回路６３０と、動作モード指定信号φｍに応答して活性化され、プリデコード回路６３０の出力をデコードし、対応のワード線を選択状態とするワード線駆動信号φＷＬを発生するロウデコード回路６４０を含む。このワード線駆動信号φＷＬは選択ワード線上へ直接伝達される信号であってもよく、また各ワード線に対して設けられたワード線駆動回路を動作状態とし、このワード線駆動回路を介して選択ワード線を選択状態とする信号であってもよい。   Row decoder 118 is activated in response to predecode circuit 630 that predecodes the output from address buffer 116 and operation mode designating signal φm, decodes the output of predecode circuit 630, and selects the corresponding word line. A row decode circuit 640 for generating a word line drive signal φWL to be in a state is included. This word line drive signal φWL may be a signal directly transmitted onto the selected word line, or the word line drive circuit provided for each word line is activated and selected via this word line drive circuit. It may be a signal for selecting a word line.

プリデコード回路６３０は、所定の組合わせの内部アドレス信号をデコードするＮＡＮＤ型デコード回路６３２と、ＮＡＮＤ型デコード回路６３２の出力を反転するインバータ回路６３４を含む。このＮＡＮＤ型デコード回路６３２は、所定の組合わせのアドレス信号が与えられたときに選択状態となり、ローレベルの信号を出力する。   Predecode circuit 630 includes a NAND decode circuit 632 that decodes a predetermined combination of internal address signals, and an inverter circuit 634 that inverts the output of NAND decode circuit 632. This NAND type decode circuit 632 is selected when a predetermined combination of address signals is applied, and outputs a low level signal.

ロウデコード回路６４０は、プリデコード回路６３０の所定の組の出力と動作モード指定信号φｍとを受けるＮＡＮＤ型デコード回路６４２と、ＮＡＮＤ型デコード回路６４２の出力を反転するインバータ回路６４４を含む。このＮＡＮＤ型デコード回路６４２は、動作モード指定信号φｍが活性状態のハイレベルとなり、かつプリデコード回路６３０の所定の組の出力により選択状態とされたときローレベルの信号を出力する。次にこの図１１に示すＳＲＡＭワード線駆動系回路の動作をその動作波形図である図１２を参照して説明する。   Row decode circuit 640 includes a NAND decode circuit 642 that receives a predetermined set of outputs of predecode circuit 630 and operation mode designating signal φm, and an inverter circuit 644 that inverts the output of NAND decode circuit 642. NAND type decode circuit 642 outputs a low level signal when operation mode designating signal φm is in an active high level and selected by a predetermined set of outputs from predecode circuit 630. Next, the operation of the SRAM word line driving system circuit shown in FIG. 11 will be described with reference to FIG.

外部クロック信号ｅｘｔＫが立上るよりも先に外部制御信号ｅｘｔφｃおよび外部アドレス信号ｅｘｔφａの状態が確定する。このとき外部クロック信号ｅｘｔＫはローレベルである。制御信号入力バッファ５２０は、この外部制御信号ｅｘｔφｃから内部制御信号φｃを生成し、判別回路５３０へ与える。この外部制御信号ｅｘｔφｃから内部制御信号φｃが生成されるまでに要する時間はこの制御入力バッファ５２０における遅延時間Δｔ６である。   Prior to the rise of external clock signal extK, the states of external control signal extφc and external address signal extφa are determined. At this time, the external clock signal extK is at a low level. Control signal input buffer 520 generates internal control signal φc from external control signal extφc, and provides it to discrimination circuit 530. The time required until the internal control signal φc is generated from the external control signal extφc is the delay time Δt6 in the control input buffer 520.

判別回路５３０は、制御信号入力バッファ５２０から与えられる内部制御信号φｃの状態に従って、指定された動作モードの判別を行なう。この判別動作は、外部クロック信号ｅｘｔＫ（内部クロック信号Ｋｉ）と非同期で実行される。したがって、この判別回路５３０の出力は、外部制御信号φｃの状態の変化に従って変化する。クロック信号Ｋａがローレベルにあるため、この判別回路５３０の出力はラッチ回路５４０を通して動作モード指定信号発生回路５５０へ与えられる。クロック信号Ｋａがハイレベルに立上ると、ラッチ回路５４０はラッチ状態となり、先に与えられていた判別回路５３０の出力をラッチする。   Discrimination circuit 530 discriminates the designated operation mode according to the state of internal control signal φc applied from control signal input buffer 520. This determination operation is executed asynchronously with the external clock signal extK (internal clock signal Ki). Therefore, the output of discrimination circuit 530 changes according to the change in state of external control signal φc. Since clock signal Ka is at the low level, the output of discrimination circuit 530 is applied to operation mode designation signal generation circuit 550 through latch circuit 540. When the clock signal Ka rises to a high level, the latch circuit 540 enters a latch state, and latches the output of the determination circuit 530 previously applied.

動作モード指定信号発生回路５５０は、内部クロック信号Ｋａのハイレベルへの立上りに応答して活性化され、ラッチ回路５４０から与えられた信号に従って動作モード指定信号φｍを活性状態とする。クロック信号Ｋａのハイレベルの立上り前にラッチ回路５４０の出力は確定状態となっているため、この内部クロック信号Ｋａの立上りから時間Δｔ７経過後、動作モード指定信号φｍは確定状態となる。外部制御信号ｅｘｔφｃのセットアップ時間Ｔｓｃの間においても、判別回路５３０において判別動作が実行されているため、外部クロック信号ｅｘｔＫがハイレベルに立上ってから時刻Δｔ７経過後に動作モード指定信号φｍを活性状態とすることができ、動作モード開始タイミングを速くすることができる。   Operation mode designating signal generation circuit 550 is activated in response to the rising of internal clock signal Ka to a high level, and activates operation mode designating signal φm in accordance with a signal applied from latch circuit 540. Since the output of the latch circuit 540 is in a definite state before the clock signal Ka rises to the high level, the operation mode designating signal φm is in the definite state after the time Δt7 has elapsed since the rise of the internal clock signal Ka. Even during the setup time Tsc of the external control signal extφc, the discrimination circuit 530 performs the discrimination operation, so that the operation mode designation signal φm is activated after the time Δt7 has elapsed since the external clock signal extK rises to the high level. The operation mode start timing can be accelerated.

一方、アドレスバッファ１１６においては、外部クロック信号ｅｘｔＫがローレベルのとき、ラッチ回路６２０はスルー状態にある。したがって、外部アドレス信号ｅｘｔφａが確定状態となると、即座に内部アドレス信号φａが生成される（アドレスバッファ１１６における遅延時間をΔｔ８とする）。この内部アドレス信号φａはプリデコード回路６３０へ与えられ、プリデコードされる。このとき外部クロック信号ｅｘｔＫがハイレベルに立上っても、ラッチ回路６２０がラッチ状態となるだけであり、プリデコード回路６３０は、既にプリデコード動作を行なっており、内部アドレス信号φａが確定してから時刻Δｔ９経過後にロープリデコード信号φａｘを確定状態とする。ロウデコード回路６４０は、このプリデコード回路６３０からのプリデコード信号φａｘをデコードする。動作モード指定信号φｍが活性状態（図示の実施例においてはハイレベル）となると、それまでに既にプリデコード信号φａｘの状態は確定しているため、この動作モード指定信号φｍが与えられてから時間Δｔ１０経過後にワード線駆動信号φＷＬが活性状態となる。この場合においても、外部アドレス信号ｅｘｔφａのセットアップ時間Ｔｓａの間において、プリデコード動作を実行しているため、ロウアドレスのプリデコードタイミングを速くすることができ、応じてワード線の選択タイミングを速くすることができる。   On the other hand, in the address buffer 116, the latch circuit 620 is in a through state when the external clock signal extK is at a low level. Therefore, when external address signal extφa is in a definite state, internal address signal φa is immediately generated (the delay time in address buffer 116 is Δt8). Internal address signal φa is applied to predecode circuit 630 and predecoded. At this time, even if the external clock signal extK rises to a high level, the latch circuit 620 only enters the latch state, and the predecode circuit 630 has already performed the predecode operation, and the internal address signal φa is determined. After the time Δt9 has elapsed, the row predecode signal φax is set to a definite state. Row decode circuit 640 decodes predecode signal φax from predecode circuit 630. When operation mode designating signal φm becomes active (high level in the illustrated embodiment), the state of predecode signal φax has already been determined so far, so that time has elapsed since this operation mode designating signal φm was applied. After the lapse of Δt10, the word line drive signal φWL is activated. Even in this case, since the predecode operation is executed during the setup time Tsa of the external address signal extφa, the predecode timing of the row address can be accelerated, and the word line selection timing is accordingly accelerated. be able to.

なお図１１に示す構成においては、判別回路５３０の出力は、内部クロック信号Ｋａがハイレベルの活性状態となる前に確定している。判別回路５３０が状態を判別すべき制御信号は数が少なく、この判別回路５３０における遅延時間は十分小さくすることができる。このラッチ回路５４０は、制御信号入力バッファ５２０と判別回路５３０との間に設けられてもよい。   In the configuration shown in FIG. 11, the output of the discriminating circuit 530 is determined before the internal clock signal Ka is activated to a high level. The number of control signals that should be determined by the determination circuit 530 is small, and the delay time in the determination circuit 530 can be made sufficiently small. The latch circuit 540 may be provided between the control signal input buffer 520 and the determination circuit 530.

またチップセレクト信号ＣＳ♯がハイレベルの場合、ＳＲＡＭ部は非活性化される。このチップセレクト信号ＣＳ♯の状態の判別は判別回路５３０において実行される。判別回路５３０に与えられる信号の数をなくし、判別動作に要する時間を少なくするため、このチップセレクト信号ＣＳは、図９に示す入力バッファから生成され、動作モード指定信号発生回路５５０のＮＡＮＤ回路５５２へ内部チップセレクト信号ＣＳが与えられる構成が利用されてもよい。   When chip select signal CS # is at a high level, the SRAM portion is inactivated. The determination of the state of chip select signal CS # is performed in determination circuit 530. This chip select signal CS is generated from the input buffer shown in FIG. 9 and the NAND circuit 552 of the operation mode designating signal generation circuit 550 in order to eliminate the number of signals applied to the determination circuit 530 and reduce the time required for the determination operation. A configuration in which the internal chip select signal CS is applied may be used.

なお、図１１に示す構成においては、ＳＲＡＭのワード線駆動部に関連する回路部分を示している。図１に示すコラムデコーダ１２０の動作に関連する部分においても同様の構成が用いられる。コラムデコーダは、転送回路内の転送ゲートの選択をも実行するため、ＳＲＡＭ部へのアクセス時には常に動作モード指定信号がコラムデコーダへ与えられる。したがってコラムデコーダに関連する回路部分においては、チップセレクト信号ＣＳ♯の状態に従ってコラムデコーダ駆動用の動作モード指定信号が発生される。   In the configuration shown in FIG. 11, a circuit portion related to the word line driving unit of the SRAM is shown. A similar configuration is also used in a portion related to the operation of the column decoder 120 shown in FIG. Since the column decoder also selects the transfer gate in the transfer circuit, an operation mode designation signal is always supplied to the column decoder when accessing the SRAM section. Therefore, in the circuit portion related to the column decoder, an operation mode designating signal for driving the column decoder is generated according to the state of chip select signal CS #.

図１３は、行選択信号発生のための他の構成を示す図である。図１３に示す構成においては、プリデコード回路６３０へ動作モード指定信号φｍが与えられる。ロウデコード回路６４０は、プリデコード回路６３０から生成されるプリデコード信号φａｘをデコードし、ワード線駆動信号φＷＬを発生する。入力バッファ１１６、プリデコード回路６３０およびロウデコード回路６４０の構成は図１１に示すものと実質的に同様である。プリデコード回路６３０のＮＡＮＤ回路６３２へまた動作モード指定信号φｍが与えられ、ロウデコード回路６４０におけるＮＡＮＤ回路６４２へは動作モード指定信号φｍは与えられない。   FIG. 13 is a diagram showing another configuration for generating a row selection signal. In the configuration shown in FIG. 13, operation mode designating signal φm is applied to predecode circuit 630. Row decode circuit 640 decodes predecode signal φax generated from predecode circuit 630 to generate word line drive signal φWL. The configuration of input buffer 116, predecode circuit 630, and row decode circuit 640 is substantially the same as that shown in FIG. Operation mode designating signal φm is applied to NAND circuit 632 of predecode circuit 630, and operation mode designating signal φm is not applied to NAND circuit 642 of row decode circuit 640.

図１３に示す構成の場合、図１４にその動作波形図を示すように、プリデコード信号φａｘは、動作モード指定信号φｍが確定状態となってから有効となるため、図１１に示す構成に比べて、プリデコード開始タイミングは少し遅れる。しかしながら、この構成においても、外部制御信号ｅｘｔφｃおよび外部アドレス信号ｅｘｔφａのセットアップ時間において内部動作が実行されるため、通常のクロック信号の立上りに同期して内部信号が確定状態となる構成に比べて行選択動作を高速化することができる。   In the case of the configuration shown in FIG. 13, as shown in the operation waveform diagram of FIG. 14, the predecode signal φax becomes effective after the operation mode designating signal φm is in a definite state, so The predecode start timing is slightly delayed. However, even in this configuration, the internal operation is performed during the setup time of the external control signal extφc and the external address signal extφa, so that the internal signal is determined in synchronization with the rising of the normal clock signal. The selection operation can be speeded up.

図１５は、ＤＲＡＭ行選択に関連する回路部分の構成を示す図である。図１５に示す構成は、図５に示すＤＲＡＭコントロール回路１２８の内部ＲＡＳ信号（ＤＲＡＭ行選択に関連する回路を制御する信号）に関連する部分の構成と、ロウバッファ２１４の構成に対応する。   FIG. 15 shows a configuration of a circuit portion related to DRAM row selection. The configuration shown in FIG. 15 corresponds to the configuration of the portion related to the internal RAS signal (signal for controlling a circuit related to DRAM row selection) of the DRAM control circuit 128 shown in FIG.

図１５において、クロックバッファ／タイミング回路１２４は、外部クロック信号ｅｘｔＫをバッファ処理して内部クロック信号Ｋａを生成する。この図１５においては、クロックバッファ１２４から生成される内部クロック信号Ｋａは、クロックマスク回路１２６を通して生成された状態が示される。図面を簡略化するために、このクロックマスク回路は示していない。内部クロック信号Ｋａは、したがって、図５に示す内部クロック信号ＤＫに対応する。   In FIG. 15, a clock buffer / timing circuit 124 buffers an external clock signal extK to generate an internal clock signal Ka. FIG. 15 shows a state where the internal clock signal Ka generated from the clock buffer 124 is generated through the clock mask circuit 126. To simplify the drawing, this clock mask circuit is not shown. The internal clock signal Ka therefore corresponds to the internal clock signal DK shown in FIG.

ＲＡＳバッファ２０６は、外部ロウアドレスストローブ信号ＲＡＳ♯をバッファ処理して通過させるバッファ回路６５０と、バッファ回路６５０の出力を、内部クロック信号Ｋａに応答して選択的に通過させるラッチ回路６５５を含む。ラッチ回路６５５は、内部クロック信号Ｋａがローレベルの不活性状態時においては、スルー状態となり、内部クロック信号Ｋａがハイレベルのときにはラッチ状態となる。   RAS buffer 206 includes a buffer circuit 650 for buffering and passing external row address strobe signal RAS #, and a latch circuit 655 for selectively passing the output of buffer circuit 650 in response to internal clock signal Ka. The latch circuit 655 is in a through state when the internal clock signal Ka is in an inactive state at a low level, and is in a latched state when the internal clock signal Ka is at a high level.

ＤＴＤバッファ２１０も同様に、バッファ回路６５２およびラッチ回路６５４を含む。ＲＡＳバッファ２０６およびＤＴＤバッファ２１０からは、内部クロック信号Ｋａが活性状態となる前に、先に確定状態とされた内部制御信号が出力される。したがって、外部制御信号ＲＡＳ♯およびＤＴＤ♯のセットアップ時間において内部制御信号を生成することができる。   Similarly, DTD buffer 210 includes a buffer circuit 652 and a latch circuit 654. From the RAS buffer 206 and the DTD buffer 210, the internal control signal that has been determined first is output before the internal clock signal Ka is activated. Therefore, an internal control signal can be generated at the setup time of external control signals RAS # and DTD #.

ＤＲＡＭ制御信号発生回路２１２は、ＲＡＳバッファ２０６およびＤＴＤバッファ２１０の出力に従って、ＤＲＡＭ部へのアクセスが指定されたか否かを判別する判別回路６６０と、判別回路６６０の出力を内部クロック信号Ｋａに応答して通過させるゲート回路６７０および６７２と、ゲート回路６７０および６７２の出力に応答してＤＲＡＭアレイ駆動用の内部ＲＡＳ信号φＲＡＳを生成するフリップフロップ６７４を含む。   The DRAM control signal generation circuit 212 determines whether or not access to the DRAM unit is designated according to the outputs of the RAS buffer 206 and the DTD buffer 210, and the output of the determination circuit 660 responds to the internal clock signal Ka. Gate circuits 670 and 672 to be passed, and a flip-flop 674 for generating an internal RAS signal φRAS for driving the DRAM array in response to the outputs of the gate circuits 670 and 672.

判別回路６６０としては、ＤＲＡＭアクティベートモードＡＣＴおよびＤＲＡＭプリチャージモードＰＣＧを判別する回路構成のみを示す。判別回路６６０は、ＤＲＡＭアクティベートモードＡＣＴを検出するためのゲート回路６６２と、ＤＲＡＭプリチャージモードＰＣＧを検出するためのゲート回路６６４を含む。ゲート回路６６２は、ラッチ回路６５４の出力がローレベルにあり、ラッチ回路６５５の出力がハイレベルのときにハイレベルの信号を出力する。すなわち、ゲート回路６６２は、外部ロウアドレスストローブ信号ＲＡＳ♯がローレベルにあり、外部データ転送指示信号ＤＴＤ♯がハイレベルのときに、活性状態（ハイレベル）の信号を発生する。ゲート回路６６４は、ラッチ回路６５４および６５５の出力がともにハイレベルとなるとハイレベルの信号を出力する。すなわち、ゲート回路６６４は、信号ＲＡＳ♯およびＤＴＤ♯がともにローレベルのときにハイレベルの信号を出力する。   As the determination circuit 660, only a circuit configuration for determining the DRAM activate mode ACT and the DRAM precharge mode PCG is shown. Discrimination circuit 660 includes a gate circuit 662 for detecting DRAM activation mode ACT and a gate circuit 664 for detecting DRAM precharge mode PCG. The gate circuit 662 outputs a high level signal when the output of the latch circuit 654 is at a low level and the output of the latch circuit 655 is at a high level. That is, gate circuit 662 generates an active state (high level) signal when external row address strobe signal RAS # is at a low level and external data transfer instruction signal DTD # is at a high level. Gate circuit 664 outputs a high level signal when the outputs of latch circuits 654 and 655 both attain a high level. That is, gate circuit 664 outputs a high level signal when both signals RAS # and DTD # are at a low level.

ゲート回路６７０は、内部クロック信号Ｋａがハイレベルのときにイネーブルされてバッファとして機能する。ゲート回路６７２も同様、内部クロック信号Ｋａがハイレベルのときにイネーブルされてバッファとして動作する。ゲート回路６７０および６７２は、ともに、内部クロック信号Ｋａがローレベルのときにはその出力を非活性状態のローレベルに設定する。ゲート回路６７０の出力がハイレベルとなるのは、ゲート回路６６２の出力がハイレベルにあり、かつ内部クロック信号Ｋａがハイレベルのときである。したがってゲート回路６７０はＤＲＡＭアクティベートモードＡＣＴが指定されたときに、内部クロック信号Ｋａの立上りに同期してその出力信号をハイレベルに立上げる。ゲート回路６７２は、ＤＲＡＭプリチャージモードが指定されたとき、内部クロック信号Ｋａの出力に同期してハイレベルに立上る信号を出力する。   The gate circuit 670 is enabled when the internal clock signal Ka is at a high level and functions as a buffer. Similarly, the gate circuit 672 is enabled and operates as a buffer when the internal clock signal Ka is at a high level. Gate circuits 670 and 672 both set their outputs to an inactive low level when internal clock signal Ka is at a low level. The output of the gate circuit 670 becomes high level when the output of the gate circuit 662 is at high level and the internal clock signal Ka is at high level. Therefore, when DRAM activation mode ACT is designated, gate circuit 670 raises its output signal to high level in synchronization with the rise of internal clock signal Ka. Gate circuit 672 outputs a signal rising to a high level in synchronization with the output of internal clock signal Ka when DRAM precharge mode is designated.

フリップフロップ６７４は、ゲート回路６７０の出力をセット入力Ｓに受け、ゲート回路６７２の出力をリセット入力Ｒに受ける。フリップフロップ６７４は、ＤＲＡＭアクティベートモードＡＣＴが指定されたときにセット状態とされ、そのＱ出力から出力される内部ＲＡＳ信号φＲＡＳをハイレベルの活性状態に設定する。ＤＲＡＭプリチャージモードＰＣＧが指定されたとき、フリップフロップ６７４はリセットされ、内部ＲＡＳ信号φＲＡＳをローレベルの非活性状態に立下げる。この内部ＲＡＳ信号φＲＡＳに従って、ＤＲＡＭ部においては、行選択動作、センス動作等が実行される。   Flip-flop 674 receives the output of gate circuit 670 at set input S and receives the output of gate circuit 672 at reset input R. Flip-flop 674 is set when DRAM activate mode ACT is designated, and sets internal RAS signal φRAS output from its Q output to a high level active state. When DRAM precharge mode PCG is designated, flip-flop 674 is reset, and internal RAS signal φRAS falls to a low-level inactive state. In accordance with the internal RAS signal φRAS, a row selection operation, a sense operation, etc. are executed in the DRAM portion.

アドレスバッファ１０８が、外部アドレス信号ｅｘｔφａをバッファ処理する２段の縦続接続されたインバータからなるバッファ回路６７６と、バッファ回路６７８の出力を内部クロック信号Ｋａに応答して選択的に通過させるラッチ回路６７８を含む。ラッチ回路６７８は、内部クロック信号Ｋａが非活性状態のローレベルのときにスルー状態となり、内部クロック信号Ｋａがハイレベルのときにラッチ状態となる。これにより、アドレスセットアップ時間において内部アドレス信号を生成することができる。   Address buffer 108 includes a buffer circuit 676 composed of two cascaded inverters for buffering external address signal extφa, and a latch circuit 678 for selectively passing the output of buffer circuit 678 in response to internal clock signal Ka. including. The latch circuit 678 is in a through state when the internal clock signal Ka is inactive and at a low level, and is in a latch state when the internal clock signal Ka is at a high level. Thereby, an internal address signal can be generated in the address setup time.

ロウアドレスバッファ２１４（図５参照）は、このラッチ回路６７８の出力を内部ＲＡＳ信号φＲＡＳに応答してラッチするラッチ回路６８０を含む。ラッチ回路６８０は、内部ＲＡＳ信号φＲＡＳがローレベルのときにスルー状態となり、内部ＲＡＳ信号φＲＡＳがハイレベルのときにラッチ状態となる。したがって、ラッチ回路６８０からは、内部ＲＡＳ信号φＲＡＳが活性状態となると即座に内部アドレス信号が生成される。   Row address buffer 214 (see FIG. 5) includes a latch circuit 680 that latches the output of latch circuit 678 in response to internal RAS signal φRAS. Latch circuit 680 is in a through state when internal RAS signal φRAS is at a low level, and is in a latching state when internal RAS signal φRAS is at a high level. Therefore, an internal address signal is immediately generated from latch circuit 680 when internal RAS signal φRAS is activated.

ローラッチ回路６８０と並列にコラムラッチ回路６８６が設けられる。コラムラッチ回路６８６は、内部ＣＡＳ信号φＣＡＳに応答してラッチ動作を実行する。この内部ＣＡＳ信号φＣＡＳは、ＤＲＡＭアレイにおいて列ブロック（１６ビットのメモリセル）を選択する動作モード時に生成される。図５の対比でいえば、バッファ回路６７６、ラッチ回路６７８および６８０がロウアドレスバッファ２１４を構成し、バッファ回路６７６、６７８およびコラムラッチ回路６８６がコラムアドレスバッファ２１６を構成する。   A column latch circuit 686 is provided in parallel with the row latch circuit 680. Column latch circuit 686 performs a latch operation in response to internal CAS signal φCAS. Internal CAS signal φCAS is generated in an operation mode for selecting a column block (16-bit memory cell) in the DRAM array. 5, the buffer circuit 676 and the latch circuits 678 and 680 constitute the row address buffer 214, and the buffer circuits 676, 678 and the column latch circuit 686 constitute the column address buffer 216.

ロウデコーダ１１０はラッチ回路６８０の出力をプリデコードするプリデコード回路６８２と、プリデコード回路６８２の出力をさらにデコードし、ＤＲＡＭアレイにおけるワード線を選択するための信号φＷＬを生成するロウデコード回路６８４を含む。ロウデコード回路６８４は、内部ＲＡＳ信号φＲＡＳに応答して活性化され、デコード動作を実行する。プリデコード回路６８２へは、複数のラッチ回路６８０からの所定の組の出力信号が与えられる。ロウデコード回路６８４へは、プリデコード回路６８２が複数個設けられており、複数のプリデコード回路のうちの所定の組のプリデコード回路の出力が与えられる。   Row decoder 110 includes a predecode circuit 682 that predecodes the output of latch circuit 680 and a row decode circuit 684 that further decodes the output of predecode circuit 682 and generates a signal φWL for selecting a word line in the DRAM array. Including. Row decode circuit 684 is activated in response to internal RAS signal φRAS to execute a decoding operation. Predecode circuit 682 is supplied with a predetermined set of output signals from a plurality of latch circuits 680. A plurality of predecode circuits 682 are provided to the row decode circuit 684, and outputs from a predetermined set of predecode circuits among the plurality of predecode circuits are provided.

図１６（Ａ）は、図１５に示す回路のＤＲＡＭアクティベートモード指定時の動作を示す信号波形図である。以下図１５に示す回路の動作を図１６を参照して説明する。   FIG. 16A is a signal waveform diagram showing an operation of the circuit shown in FIG. 15 when DRAM activation mode is designated. The operation of the circuit shown in FIG. 15 will be described below with reference to FIG.

外部制御信号ＲＡＳ♯およびＤＴＤ♯の状態が確定すると、ＲＡＳバッファ２０６およびＤＴＢバッファ２１０の出力が応じて変化して確定状態となる。外部クロック信号ｅｘｔＫはローレベルにあり、バッファ２０６および２１０はスルー状態にある。また図１６においては、内部信号ＲＡＳおよびＤＴＤは信号φＣで示す。   When the states of external control signals RAS # and DTD # are determined, the outputs of RAS buffer 206 and DTB buffer 210 are changed in accordance with the determined state. External clock signal extK is at a low level, and buffers 206 and 210 are in a through state. In FIG. 16, internal signals RAS and DTD are indicated by signal φC.

この内部信号φＣに従って、判別回路６６０が判別動作を実行し、アクティベートモード指示信号φＡを活性状態のハイレベルとする。   In accordance with internal signal φC, determination circuit 660 performs a determination operation, and activates mode indication signal φA to an active high level.

クロック信号ｅｘｔＫがハイレベルへ立上ると、応じて内部クロック信号Ｋａもハイレベルに立上り、ゲート回路６７０の出力するアクティベートモードイネーブル信号ＡＣＴがハイレベルへ立上り、フリップフロップ６７４がセットされる。これにより、内部ＲＡＳ信号φＲＡＳが発生される。   When clock signal extK rises to high level, internal clock signal Ka rises to high level accordingly, activation mode enable signal ACT output from gate circuit 670 rises to high level, and flip-flop 674 is set. Thereby, internal RAS signal φRAS is generated.

内部クロック信号Ｋａがローレベルに立下ると、ゲート回路６７０の出力がローレベルに立下る。しかしながらフリップフロップ６７４の出力φＲＡＳは活性状態のハイレベルを維持する。   When the internal clock signal Ka falls to the low level, the output of the gate circuit 670 falls to the low level. However, the output φRAS of the flip-flop 674 maintains the active high level.

一方、アドレスバッファ１０８においては、外部アドレス信号ｅｘｔφａが外部クロック信号ｅｘｔＫのローレベルのときに与えられれば、それに応じて内部アドレス信号φａを変化させる。この内部アドレス信号φａが変化したときラッチ回路６８０はスルー状態にある（内部ＲＡＳ信号φＲＡＳはまだ発生されておらずローレベルにある）。したがって、プリデコード回路６８２は、内部ＲＡＳ信号φＲＡＳが達成レベルに立上る前にプリデコード動作を実行し、プリデコード信号φａｘを生成する。   On the other hand, in address buffer 108, if external address signal extφa is applied when external clock signal extK is at a low level, internal address signal φa is changed accordingly. When internal address signal φa changes, latch circuit 680 is in the through state (internal RAS signal φRAS has not yet been generated and is at the low level). Therefore, predecode circuit 682 performs a predecode operation before internal RAS signal φRAS rises to the achievement level, and generates predecode signal φax.

ロウデコード回路６８４は、内部ＲＡＳ信号φＲＡＳがハイレベルに立上ると活性化され、プリデコード信号φａｘをデコードして、ワード線駆動信号φＷＬを生成する。したがって、ワード線駆動信号φＷＬが発生されるタイミングは、クロック信号Ｋａ（またはｅｘｔＫ）がローレベルのときにプリデコード動作が実行されているため、速いタイミングとなる。   Row decode circuit 684 is activated when internal RAS signal φRAS rises to a high level, decodes predecode signal φax, and generates word line drive signal φWL. Therefore, the timing at which the word line drive signal φWL is generated is a fast timing because the predecode operation is performed when the clock signal Ka (or extK) is at a low level.

ＤＲＡＭプリチャージモードＰＣＧが指定されるまで、ワード線駆動信号φＷＬは活性状態のハイレベルを維持する（内部ＲＡＳ信号φＲＡＳはハイレベルを維持するためである）。   Until DRAM precharge mode PCG is designated, word line drive signal φWL maintains an active high level (because internal RAS signal φRAS maintains a high level).

なお、チップセレクト信号ＣＳ♯がハイレベルの非活性状態となったとき、ＤＲＡＭ部分はノーオペレーションモードまたはパワーダウンモードとなる。この場合、ＤＲＡＭ部分に対しては内部チップセレクト信号に応答して内部クロック信号Ｋａの選択的通過を制御するためのゲート回路が設けられればよい。   When chip select signal CS # is in a high level inactive state, the DRAM portion is in a no operation mode or a power down mode. In this case, a gate circuit for controlling the selective passage of the internal clock signal Ka in response to the internal chip select signal may be provided for the DRAM portion.

以上のように、入力バッファをラッチ状態／スルー状態となるラッチ回路を用いて構成することにより、内部クロック信号の活性時に速いタイミングで内部動作を開始することができ、高速動作するＣＤＲＡＭを得ることができる。   As described above, by configuring the input buffer using the latch circuit in the latch state / through state, the internal operation can be started at a fast timing when the internal clock signal is activated, and a CDRAM that operates at high speed is obtained. Can do.

またこの図１５に示す構成は以下の利点を与える。すなわち、外部制御信号ＲＡＳ♯およびＤＴＤ♯は、内部クロック信号Ｋａに応答してラッチ回路６５４および６５５にラッチされており、また外部アドレス信号ｅｘｔφａのクロック信号Ｋａに同期してラッチされている。すなわち、外部制御信号ＲＡＳ♯およびＤＴＤ♯および外部アドレス信号ｅｘｔφａは同じタイミングでラッチされている。したがって、図１６（Ｂ）に示すように、外部アドレス信号ｅｘｔφａおよび外部制御信号ＤＴＤ♯、およびＲＡＳ♯に対する外部クロック信号ｅｘｔＫに対するセットアップ時間Ｔｓｕおよびホールド時間Ｔｈｄを同じとすることができる。これにより、外部信号のワンショットパルス化の利点、すなわち外部信号の作成の容易化の利点をさらに改善することができ、外部装置は、同一のパラメータ条件で制御信号およびアドレス信号を発生することができ、外部装置にとって極めて使い勝手の良い同期型半導体記憶装置を実現することができる。   The configuration shown in FIG. 15 provides the following advantages. That is, external control signals RAS # and DTD # are latched in latch circuits 654 and 655 in response to internal clock signal Ka, and are latched in synchronization with clock signal Ka of external address signal extφa. That is, external control signals RAS # and DTD # and external address signal extφa are latched at the same timing. Therefore, as shown in FIG. 16B, setup time Tsu and hold time Thd for external address signal extφa and external control signal DTD #, and external clock signal extK for RAS # can be made the same. As a result, the advantage of the one-shot pulsing of the external signal, that is, the advantage of facilitating the creation of the external signal, can be further improved. Thus, it is possible to realize a synchronous semiconductor memory device that is extremely easy to use for an external device.

なおこの入力バッファの構成は、ＣＤＲＡＭに限らず、一般に、外部クロック信号に同期して動作する同期型半導体記憶装置に対しても適用可能である。   The configuration of the input buffer is not limited to the CDRAM, and is generally applicable to a synchronous semiconductor memory device that operates in synchronization with an external clock signal.

［データ転送回路］
図１７は、ＤＲＡＭアレイの配置を示す図である。この図１７に示すメモリアレイブロックにおいて２ビットのメモリセルが同時に選択される。 [Data transfer circuit]
FIG. 17 is a diagram showing the arrangement of the DRAM array. In the memory array block shown in FIG. 17, 2-bit memory cells are simultaneously selected.

ＤＲＡＭメモリアレイブロックＭＢは、行および列のマトリックス状に配置された複数のダイナミック型メモリセルＤＭＣを含む。ダイナミック型メモリセルＤＭＣは、１個のメモリトランジスタＱ０と、１個のメモリキャパシタＣ０とを含む。メモリキャパシタＣ０の一方電極（セルプレート）には、一定の電位Ｖｇｇ（通常、Ｖｃｃ／２の中間電位）が与えられる。   DRAM memory array block MB includes a plurality of dynamic memory cells DMC arranged in a matrix of rows and columns. The dynamic memory cell DMC includes one memory transistor Q0 and one memory capacitor C0. A constant potential Vgg (usually an intermediate potential of Vcc / 2) is applied to one electrode (cell plate) of the memory capacitor C0.

メモリブロックＭＢは、さらに、各々に１行のＤＲＡＭセル（ダイナミック型メモリセル）ＤＭＣが接続されるＤＲＡＭワード線ＤＷＬと、各々に１列のＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビット線対ＤＢＬとを含む。ＤＲＡＭビット線対ＤＢＬは、相補なビット線ＢＬおよび／ＢＬを含む。ＤＲＡＭセルＤＭＣは、ＤＲＡＭワード線ＤＷＬとＤＲＡＭビット線対ＤＢＬとの交点にそれぞれ配置される。   Memory block MB further includes a DRAM word line DWL to which each row of DRAM cells (dynamic memory cells) DMC is connected, and a DRAM bit line pair DBL to which each column of DRAM cells DMC is connected. Including. DRAM bit line pair DBL includes complementary bit lines BL and / BL. DRAM cell DMC is arranged at the intersection of DRAM word line DWL and DRAM bit line pair DBL.

ＤＲＡＭビット線対ＤＢＬそれぞれに対して、対応のビット線対上の電位差を検知し増幅するためのＤＲＡＭセンスアンプＤＳＡが設けられる。ＤＲＡＭセンスアンプＤＳＡは、交差結合されたｐチャネルＭＯＳトランジスタＰ３およびＰ４を含むｐチャネルセンスアンプ部分と、交差結合されたｎチャネルＭＯＳトランジスタＮ５およびＮ６を含むｎチャネルセンスアンプ部分とを含む。   For each DRAM bit line pair DBL, a DRAM sense amplifier DSA for detecting and amplifying a potential difference on the corresponding bit line pair is provided. DRAM sense amplifier DSA includes a p-channel sense amplifier portion including cross-coupled p-channel MOS transistors P3 and P4, and an n-channel sense amplifier portion including cross-coupled n-channel MOS transistors N5 and N6.

ＤＲＡＭセンスアンプＤＳＡは、センスアンプ活性化信号／φＳＡＰＥおよびφＳＡＮＥに応答してｐチャネルＭＯＳトランジスタＴＲ１およびｎチャネルＭＯＳトランジスタＴＲ２からそれぞれ発生されるセンスアンプ駆動信号／φＳＡＰおよびφＳＡＮによりその動作が制御される。   The operation of DRAM sense amplifier DSA is controlled by sense amplifier drive signals / φSAP and φSAN generated from p channel MOS transistor TR1 and n channel MOS transistor TR2 in response to sense amplifier activation signals / φSAPE and φSANE, respectively. .

ｐチャネルセンスアンプ部分は、センスアンプ駆動信号／φＳＡＰに応答して高電位側のビット線の電位を動作電源電位Ｖｃｃレベルまで昇圧する。ｎチャネルセンスアンプ部分は、センスアンプ駆動信号φＳＡＮに応答して、低電位側のビット線電位をたとえば接地電位レベルの電位Ｖｓｓへ放電する。   The p channel sense amplifier portion boosts the potential of the high potential side bit line to the operating power supply potential Vcc level in response to the sense amplifier drive signal / φSAP. The n channel sense amplifier portion discharges the bit line potential on the low potential side to, for example, the potential Vss at the ground potential level in response to the sense amplifier drive signal φSAN.

ｐチャネルＭＯＳトランジスタＴＲ１は、センスアンプ活性化信号／φＳＡＰＥがローレベルとなったときにハイレベルのセンスアンプ駆動信号／φＳＡＰを発生し、ＤＲＡＭセンスアンプＤＳＡの一方電源ノードへ伝送する。ｎチャネルＭＯＳトランジスタＴＲ２は、センスアンプ活性化信号φＳＡＮＥがハイレベルとなったときに接地電位レベルのセンスアンプ駆動信号φＳＡＮをＤＲＡＭセンスアンプの他方電源ノードへ伝達する。通常、スタンバイ時においてはセンスアンプ駆動信号φＳＡＮおよび／φＳＡＰが中間電位Ｖｃｃ／２にプリチャージされる。図面の煩雑化を避けるために、このセンスアンプ駆動信号線をプリチャージするための回路は示していない。   The p-channel MOS transistor TR1 generates a high-level sense amplifier drive signal / φSAP when the sense amplifier activation signal / φSAPE becomes low level, and transmits it to one power supply node of the DRAM sense amplifier DSA. N-channel MOS transistor TR2 transmits sense amplifier drive signal φSAN at the ground potential level to the other power supply node of the DRAM sense amplifier when sense amplifier activation signal φSANE goes high. Normally, sense amplifier drive signals φSAN and / φSAP are precharged to intermediate potential Vcc / 2 during standby. In order to avoid complication of the drawing, a circuit for precharging the sense amplifier drive signal line is not shown.

ＤＲＡＭビット線対ＤＢＬ各々に対して、プリチャージ／イコライズ信号φＥＱに応答して活性化され、対応のビット線対の各ビット線を所定の電位Ｖｂｌにプリチャージしかつ対応のビット線のプリチャージ電位をイコライズするプリチャージ／イコライズ回路ＤＥＱが設けられる。プリチャージ／イコライズ回路ＤＥＱはプリチャージ電位Ｖｂｌをビット線ＢＬおよび／ＢＬにそれぞれ伝達するためのｎチャネルＭＯＳトランジスタＮ７およびＮ８と、ビット線ＢＬおよび／ＢＬの電位をイコライズするためのｎチャネルＭＯＳトランジスタＮ９を含む。   Each DRAM bit line pair DBL is activated in response to a precharge / equalize signal φEQ, precharges each bit line of the corresponding bit line pair to a predetermined potential Vbl, and precharges the corresponding bit line A precharge / equalize circuit DEQ for equalizing the potential is provided. Precharge / equalize circuit DEQ includes n channel MOS transistors N7 and N8 for transmitting precharge potential Vbl to bit lines BL and / BL, respectively, and an n channel MOS transistor for equalizing the potentials of bit lines BL and / BL. N9 is included.

ＤＲＡＭメモリブロックＭＢはさらに、ＤＲＡＭビット線対ＤＢＬそれぞれに対して設けられ、コラム選択線ＣＳＬ上の信号電位に応答して導通し、対応のＤＲＡＭビット線対ＤＢＬをローカルＩＯ線対ＮＩＯへ接続するＤＲＡＭ列選択ゲートＣＳＢを含む。   DRAM memory block MB is further provided for each DRAM bit line pair DBL, and is turned on in response to a signal potential on column select line CSL to connect corresponding DRAM bit line pair DBL to local IO line pair NIO. A DRAM column selection gate CSB is included.

コラム選択線ＣＳＬ上には、図１に示すコラムブロックデコーダ１１２からの列選択信号が伝達される。コラム選択線ＣＳＬは２対のＤＲＡＭビット線に対して共通に設けられる。したがって、同時に２つのＤＲＡＭビット線対ＤＢＬが選択されてローカルＩＯ線対ＬＩＯａおよびＬＩＯｂに接続される。ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂにはまたプリチャージ／イコライズ回路が設けられているが、この回路は図面の煩雑化を避けるためにまた示していない。   A column selection signal from column block decoder 112 shown in FIG. 1 is transmitted on column selection line CSL. Column select line CSL is provided in common for two pairs of DRAM bit lines. Therefore, two DRAM bit line pairs DBL are simultaneously selected and connected to local IO line pairs LIOa and LIOb. Local IO line pairs LIOa and LIOb are also provided with a precharge / equalize circuit, but this circuit is not shown again in order to avoid complication of the drawing.

ＤＲＡＭメモリブロックＭＢはさらに、ブロック活性化信号φＢＡに応答してローカルＩＯ線対ＬＩＯａおよびＬＩＯｂをそれぞれグローバルＩＯ線対ＤＩＯａおよびＤＩＯｂへ接続するＤＲＡＭＩＯゲートＩＯＧａおよびＩＯＧｂを含む。ＣＤＲＡＭにおいては、選択された行（ワード線）を含むメモリアレイブロックのみが選択状態とされる。この選択状態とされたブロックにおいてのみＤＲＡＭＩＯゲートＩＯＧａおよびＩＯＧｂがブロック活性化信号φＢＡに応答して導通する。したがって、ブロック活性化信号φＢＡは、たとえばワード線を選択するために用いられるＤＲＡＭロウアドレス信号の上位４ビットをデコードして発生される（１６個の行ブロックのうち１つの行ブロックのみが選択状態とされる構成のとき）。メモリブロックＭＢに対してのみローカルＩＯ線対ＬＩＯａおよびＬＩＯｂが設けられる。グローバルＩＯ線対ＧＩＯａおよびＧＩＯｂは、この図のビット線延在方向において存在するメモリブロックに対して共通に設けられる。１つのメモリブロックが選択状態とされ、ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂを介してグローバルＩＯ線対ＧＩＯａおよびＧＩＯｂに接続される。グローバルＩＯ線対ＧＩＯａおよびＧＩＯｂをワード線シャント領域に配設することにより、チップ面積を増大させることなく、１６ビットのメモリセルのデータを並行して伝達することができる。   DRAM memory block MB further includes DRAMIO gates IOGa and IOGb connecting local IO line pairs LIOa and LIOb to global IO line pairs DIOa and DIOb, respectively, in response to block activation signal φBA. In the CDRAM, only the memory array block including the selected row (word line) is selected. Only in the selected block, DRAMIO gates IOGa and IOGb are turned on in response to block activation signal φBA. Therefore, block activation signal φBA is generated, for example, by decoding the upper 4 bits of a DRAM row address signal used for selecting a word line (only one row block of 16 row blocks is selected). In the case of the configuration). Local IO line pairs LIOa and LIOb are provided only for memory block MB. Global IO line pairs GIOa and GIOb are provided in common to the memory blocks existing in the bit line extending direction of FIG. One memory block is selected and connected to global IO line pair GIOa and GIOb via local IO line pair LIOa and LIOb. By arranging global IO line pairs GIOa and GIOb in the word line shunt region, 16-bit memory cell data can be transmitted in parallel without increasing the chip area.

図１８は、ＳＲＡＭアレイの構成を示す図である。図１８においては、１つのＳＲＡＭメモリプレーンの構成のみを示す。   FIG. 18 is a diagram showing the configuration of the SRAM array. In FIG. 18, only the configuration of one SRAM memory plane is shown.

図１８において、ＳＡＲＡＭアレイ１０４は、行および列のマトリックス状に配列されたスタティック型メモリセルＳＭＣを含む。スタティック型メモリセルＳＭＣは、交差結合されたｐチャネルＭＯＳトランジスタＰ１およびＰ２と、交差結合されたｎチャネルＭＯＳトランジスタＮ１およびＮ２を含む。ｐチャネルＭＯＳトランジスタＰ１およびＰ２は、高抵抗負荷型トランジスタであり、メモリセルの記憶ノードの電位をプルアップする機能を備える。   In FIG. 18, the SARAM array 104 includes static memory cells SMC arranged in a matrix of rows and columns. Static memory cell SMC includes cross-coupled p-channel MOS transistors P1 and P2 and cross-coupled n-channel MOS transistors N1 and N2. The p-channel MOS transistors P1 and P2 are high resistance load type transistors and have a function of pulling up the potential of the storage node of the memory cell.

スタティック型メモリセルＳＭＣはさらにＳＲＡＭワード線ＳＷＬ上の信号電位に応答して、トランジスタＰ１およびＮ１の接続ノードをＳＲＡＭビット線ＳＢＬａへ接続するｎチャネルＭＯＳトランジスタＮ３と、ＳＲＡＭワード線ＳＷＬ上の信号電位に応答して、トランジスタＰ２およびＮ２の接続ノードをＳＲＡＭビット線＊ＳＢＬａへ接続するｎチャネルＭＯＳトランジスタＮ４を含む。   Static memory cell SMC further responds to a signal potential on SRAM word line SWL, an n-channel MOS transistor N3 connecting the connection node of transistors P1 and N1 to SRAM bit line SBLa, and a signal potential on SRAM word line SWL. In response, n channel MOS transistor N4 for connecting the connection node of transistors P2 and N2 to SRAM bit line * SBLa is included.

１本のＳＲＡＭワード線ＷＬに１行のスタティック型メモリセルＳＭＣが接続され、１つのＳＲＡＭビット線対ＳＢＬに、１列に配列されたスタティック型メモリセルＳＭＣが接続される。図１８において、３本のＳＲＡＭワード線ＳＷＬ１〜ＳＷＬ３を代表的に示す。   One row of static memory cells SMC is connected to one SRAM word line WL, and one line of static memory cells SMC arranged in one column is connected to one SRAM bit line pair SBL. In FIG. 18, three SRAM word lines SWL1 to SWL3 are representatively shown.

ＳＲＡＭビット線対ＳＢＬそれぞれに対して、ＳＲＡＭセンスアンプＳＳＡおよび双方向転送ゲートＢＴＧが設けられる。双方向転送ゲートＢＴＧは、後にその構成は詳細に説明するが、転送制御信号φＴＳＤおよびＴＤＳに従ってＳＲＡＭアレイの選択されたメモリセルとＤＲＡＭアレイの選択されたメモリセルとの間のデータ転送を実行する。ここで、転送制御信号φＴＳＤおよびφＴＤＳは、図面の簡略化のために包括的な制御信号を示す。   An SRAM sense amplifier SSA and a bidirectional transfer gate BTG are provided for each SRAM bit line pair SBL. Bidirectional transfer gate BTG performs data transfer between a selected memory cell of the SRAM array and a selected memory cell of the DRAM array according to transfer control signals φTSD and TDS, the configuration of which will be described in detail later. . Here, the transfer control signals φTSD and φTDS indicate comprehensive control signals for simplification of the drawing.

双方向転送ゲートＢＴＧは、ＳＲＡＭビット線対ＳＢＬとグローバルＩＯ線対ＧＩＯ（ＧＩＯａおよびＧＩＯｂ）との間のデータ転送を実行する。グローバルＩＯ線対ＧＩＯａおよびＧＩＯｂは、合計１６対設けられている。ＳＲＡＭビット線対ＳＢＬは１６設けられている。したがって、１６ビットのメモリセルの同時転送が実現される。   Bidirectional transfer gate BTG performs data transfer between SRAM bit line pair SBL and global IO line pair GIO (GIOa and GIOb). A total of 16 pairs of global IO line pairs GIOa and GIOb are provided. Sixteen SRAM bit line pairs SBL are provided. Therefore, simultaneous transfer of 16-bit memory cells is realized.

図１９は、図１に示すデータ転送回路１０６の部分の構成をより詳細に示す図である。図１９においては、ＤＲＡＭリードトランスファーモードＤＲＴが指定されたときのデータの流れも併せて示される。また図１９においては、図１に示すライトデータを一時的に格納するテンポラリーレジスタ１４２と、このテンポラリーレジスタ１４２からのデータを格納するライトデータ転送バッファ１４４と、マスクデータを格納するマスクレジスタ１４６ａと、マスクレジスタ１４６ａの出力するマスクデータに従ってライトデータ転送バッファ１４４からの書込転送データに対してマスクをかけるマスク回路１４６は、ライトデータ転送回路８００として示す。   FIG. 19 is a diagram showing the configuration of the data transfer circuit 106 shown in FIG. 1 in more detail. FIG. 19 also shows the data flow when the DRAM read transfer mode DRT is designated. In FIG. 19, a temporary register 142 that temporarily stores the write data shown in FIG. 1, a write data transfer buffer 144 that stores data from the temporary register 142, a mask register 146a that stores mask data, A mask circuit 146 that masks the write transfer data from the write data transfer buffer 144 in accordance with the mask data output from the mask register 146a is shown as a write data transfer circuit 800.

図１９において、転送回路アクセス制御系は、ＳＲＡＭアレイから読出されたデータとリードデータ転送回路１４０から転送されたデータの一方を増幅する第１のセンスアンプ８１２と、第１のセンスアンプ８１２の出力するデータをさらに増幅する第２のセンスアンプ８１４と、Ｄｉｎバッファ４３４からの書込データに従って、ＳＲＡＭアレイ１０４の選択されたメモリセルへ書込データを書込む書込ドライブ回路８１０を含む。Ｄｉｎバッファ４３４からの書込データはまたライトデータ転送回路８００へも与えられる。リードデータ転送回路１４０、ライトデータ転送回路８００、１６ビットのデータを並列に転送することができる。したがって、書込ドライブ回路８１０、第１のセンスアンプ８１２および第２のセンスアンプ８１４は１６ビットの容量を備える。   In FIG. 19, the transfer circuit access control system includes a first sense amplifier 812 that amplifies one of data read from the SRAM array and data transferred from the read data transfer circuit 140, and an output of the first sense amplifier 812. A second sense amplifier 814 for further amplifying the data to be written, and a write drive circuit 810 for writing the write data to the selected memory cell of the SRAM array 104 in accordance with the write data from the Din buffer 434. Write data from the Din buffer 434 is also supplied to the write data transfer circuit 800. The read data transfer circuit 140, the write data transfer circuit 800, and 16-bit data can be transferred in parallel. Therefore, the write drive circuit 810, the first sense amplifier 812, and the second sense amplifier 814 have a 16-bit capacity.

第１のセンスアンプ８１２は、ＳＲＡＭアレイ１０４からのデータ読出が指定された場合にはこのＳＲＡＭアレイ１０４からのデータを選択して増幅する。リードデータ転送回路１４０へのアクセスが指定された場合には第１のセンスアンプ８１２はこのリードデータ転送回路１４０からのデータを選択する。   The first sense amplifier 812 selects and amplifies data from the SRAM array 104 when data reading from the SRAM array 104 is designated. When access to the read data transfer circuit 140 is designated, the first sense amplifier 812 selects data from the read data transfer circuit 140.

列デコーダ１２０は、４ビットのアドレス信号Ａｓ０〜Ａｓ３をデコードし、１６ビットの容量を備える第２のセンスアンプ８１４のうちの１ビットのセンスアンプを選択する。同様に、列デコーダ１２０は、１６ビットの容量を備える書込ドライブ回路８１０から１ビットのドライブ回路を選択する。第２のセンスアンプ回路８１４の出力はメインアンプ４３８へ与えられる。   The column decoder 120 decodes the 4-bit address signals As0 to As3, and selects a 1-bit sense amplifier among the second sense amplifiers 814 having a 16-bit capacity. Similarly, the column decoder 120 selects a 1-bit drive circuit from the write drive circuit 810 having a 16-bit capacity. The output of the second sense amplifier circuit 814 is given to the main amplifier 438.

ＤＲＡＭリードトランスファーモードＤＲＴが指定された場合には、ＤＲＡＭアレイ１０２において１行のメモリセルが選択され、次いでさらに１６ビットのメモリセルが選択され、この選択されたメモリセルのデータがリードデータ転送回路１４０へ伝達される。このリードデータ転送回路１４０のラッチするデータは、第１のセンスアンプ８１２およびライトデータ転送回路８００を介してライトデータ転送回路８００へ伝達される。このＤＲＡＭリードトランスファーモードＤＴＲを指定した後バッファリードモードＢＲを指定すれば、リードデータ転送回路１４０にラッチされたデータを、第１のセンスアンプ８１２、第２のセンスアンプ８１４およびメインアンプ回路４３８を介して読出すことができる。   When DRAM read transfer mode DRT is designated, one row of memory cells is selected in DRAM array 102, then another 16-bit memory cell is selected, and the data of the selected memory cell is read data transfer circuit. 140. The data latched by the read data transfer circuit 140 is transmitted to the write data transfer circuit 800 via the first sense amplifier 812 and the write data transfer circuit 800. If the buffer read mode BR is specified after the DRAM read transfer mode DTR is specified, the data latched in the read data transfer circuit 140 is transferred to the first sense amplifier 812, the second sense amplifier 814, and the main amplifier circuit 438. Can be read through.

データ書込時においては、Ｄｉｎバッファ４３４からの内部書込データは書込ドライブ回路８１０を介してＳＲＡＭアレイ１０４の選択されたメモリセルへデータを書込むことができる。またバッファライトモードＢＷを指定すれば、Ｄｉｎバッファ４３４からの外部書込データをライトデータ転送回路８００へ書込むことができる。列デコーダ１２０によりライトデータ転送回路８００内の１つのレジスタが選択される。   At the time of data writing, the internal write data from Din buffer 434 can be written into a selected memory cell of SRAM array 104 via write drive circuit 810. If buffer write mode BW is designated, external write data from Din buffer 434 can be written to write data transfer circuit 800. One register in the write data transfer circuit 800 is selected by the column decoder 120.

図２０は、ＤＲＡＭアレイからリードデータ転送バッファ回路へのデータ転送動作のシーケンスを示す波形図である。以下、図２０を参照して、ＤＲＡＭアレイからリードデータ転送バッファ回路へのデータ転送動作について説明する。   FIG. 20 is a waveform diagram showing a sequence of data transfer operation from the DRAM array to the read data transfer buffer circuit. Hereinafter, a data transfer operation from the DRAM array to the read data transfer buffer circuit will be described with reference to FIG.

外部クロック信号Ｋの第１サイクルにおいて、ロウアドレスストローブ信号ＲＡＳ♯をローレベルに設定し、コラムアドレスストローブ信号ＣＡＳ♯およびデータ転送指示信号ＤＴＤ♯をハイレベルに設定すると、ＤＲＡＭアクティベートモードＡＣＴが指定される。ＤＲＡＭ部分においては、そのときに与えられたアドレス信号Ａｄ０〜Ａｄ１１をロウアドレス（Ｒ）として行選択動作が実行される。   In the first cycle of external clock signal K, when row address strobe signal RAS # is set to a low level and column address strobe signal CAS # and data transfer instruction signal DTD # are set to a high level, DRAM activate mode ACT is designated. The In the DRAM portion, the row selection operation is executed with the address signals Ad0 to Ad11 applied at that time as the row address (R).

ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過したサイクル、すなわち外部クロック信号Ｋの第４サイクルにおいて、コラムアドレスストローブ信号ＣＡＳ♯がローレベルに設定され、ロウアドレスストローブ信号ＲＡＳ♯およびデータ転送指示信号ＤＴＤ♯がハイレベルに設定されると、ＤＲＡＭリードトランスファーモードＤＲＴが指定される。ＤＲＡＭアレイ１０２において、アドレス信号Ａｄ４〜Ａｄ９をコラムブロックアドレス信号Ｃ１として列ブロック（１つのメモリプレートにおいて１６ビットのメモリセル）の選択が行なわれる。この選択された列ブロックのデータが、リードデータ転送バッファ回路１４０へ伝達される。このＤＲＡＭアレイからリードデータ転送バッファ回路１４０へのデータ転送タイミングが外部クロック信号Ｋにより決定される。今レイテンシとして、３クロックサイクルが仮定される。すなわち、ＤＲＡＭリードトランスファーモードＤＲＴが指定されてから３クロック経過すると、リードデータ転送バッファ回路１４０において有効データが格納される。   In the cycle in which RAS-CAS delay time tRCD has elapsed, that is, in the fourth cycle of external clock signal K, column address strobe signal CAS # is set to a low level, and row address strobe signal RAS # and data transfer instruction signal DTD # are set to high. When set to level, DRAM read transfer mode DRT is designated. In DRAM array 102, column signals (16-bit memory cells in one memory plate) are selected using address signals Ad4 to Ad9 as column block address signal C1. The data of the selected column block is transmitted to the read data transfer buffer circuit 140. Data transfer timing from the DRAM array to the read data transfer buffer circuit 140 is determined by the external clock signal K. Now, 3 clock cycles are assumed as latency. That is, valid data is stored in the read data transfer buffer circuit 140 when three clocks have elapsed since the DRAM read transfer mode DRT was designated.

レイテンシは、この新しい有効データがリードデータ転送バッファ回路へＤＲＡＭアレイから転送されるまでに必要とされるクロックサイクル数を示す。レイテンシをｎクロックサイクルとした場合第（ｎ−１）サイクルにおいては、ＤＲＡＭアレイからリードデータ転送バッファ回路１４０へのデータ転送が実行される。この期間においては、リードデータ転送バッファ回路１４０のデータは一旦不確定状態となってから確定状態となる。外部クロック信号Ｋの第７サイクルにおいて、再びリードデータ転送バッファ回路のデータは確定状態となる。   Latency indicates the number of clock cycles required before this new valid data is transferred from the DRAM array to the read data transfer buffer circuit. When the latency is n clock cycles, data transfer from the DRAM array to the read data transfer buffer circuit 140 is executed in the (n-1) th cycle. During this period, the data in the read data transfer buffer circuit 140 is once in an indeterminate state and then in a definite state. In the seventh cycle of the external clock signal K, the data in the read data transfer buffer circuit is again determined.

この第７サイクルにおいて、再びＤＲＡＭトランスファーモードＤＲＴが指定される。この新たに指定されたＤＲＡＭリードトランスファーモードＤＲＴに従って、列ブロックアドレス信号Ｃ２に従って列ブロックが選択され、この選択されたメモリセルのデータがリードデータ転送バッファ回路（ＤＴＢＲ）へ転送され、第１０クロックサイクルにおいて確定状態となる。   In this seventh cycle, the DRAM transfer mode DRT is designated again. In accordance with the newly designated DRAM read transfer mode DRT, a column block is selected in accordance with the column block address signal C2, and the data of the selected memory cell is transferred to the read data transfer buffer circuit (DTBR) in the tenth clock cycle. The final state is reached.

一方、ＳＲＡＭ部分において、外部クロック信号Ｋの第７サイクルにおいて、制御クロック信号ＣＣ０♯およびＣＣ１♯がともにローレベルに設定され、ライトイネーブル信号ＷＥ♯がハイレベルに設定される。ＤＱコントロール信号ＤＱＣはハイレベルであり、データの入出力は可能である。この状態において、バッファリードモードＢＲが指定され、そのときに与えられているアドレス信号Ａｓ０〜Ａｓ３に従ってコラムデコーダが選択動作を実行し、リードデータ転送バッファ回路（ＤＴＢＲ）１４０に格納されたデータのうち対応のデータが読出される。図２０においては、第８クロックサイクルにおいて、データＢ１が読出される。   On the other hand, in the SRAM portion, in the seventh cycle of external clock signal K, control clock signals CC0 # and CC1 # are both set to a low level, and write enable signal WE # is set to a high level. The DQ control signal DQC is at a high level and data can be input / output. In this state, the buffer read mode BR is designated, and the column decoder performs the selection operation according to the address signals As0 to As3 given at that time, and among the data stored in the read data transfer buffer circuit (DTBR) 140 Corresponding data is read. In FIG. 20, data B1 is read in the eighth clock cycle.

ＤＲＡＭリードトランスファーモードＤＲＴを実行し、ＣＡＳレイテンシ経過後のサイクルにおいて、バッファリードモードＢＲを実行すれば、このバッファリードトランスファーモードＢＲが指定されてから時間ｔＣＡＣ経過後に読出データを得ることができる。   If the DRAM read transfer mode DRT is executed and the buffer read mode BR is executed in the cycle after the CAS latency has elapsed, read data can be obtained after the time tCAC has elapsed since the buffer read transfer mode BR was designated.

外部クロック信号Ｋの第１０サイクルにおいて、列ブロックアドレス（Ｃ２）により選択されたメモリセルのデータがリードデータ転送バッファ回路１４０に格納される。このサイクルにおいて、再びバッファリードモードＢＲが指定されて実行され、以降各クロックサイクルごとにリードデータ転送バッファ回路１４０に格納されたデータ（Ｂ２、Ｂ３、Ｂ４、Ｂ５）が順次読出される。   In the tenth cycle of the external clock signal K, the data of the memory cell selected by the column block address (C2) is stored in the read data transfer buffer circuit 140. In this cycle, the buffer read mode BR is again designated and executed, and thereafter the data (B2, B3, B4, B5) stored in the read data transfer buffer circuit 140 are sequentially read every clock cycle.

このバッファリードモード動作と並行して、外部クロック信号Ｋの第１２サイクルにおいて再びＤＲＡＭリードトランスファーモードＤＲＴが指定され、３クロックサイクル経過後にリードデータ転送バッファ回路１４０のデータが新たなデータで書換えられる。   In parallel with the buffer read mode operation, the DRAM read transfer mode DRT is designated again in the twelfth cycle of the external clock signal K, and the data in the read data transfer buffer circuit 140 is rewritten with new data after three clock cycles have elapsed.

外部クロック信号Ｋの第１５サイクルにおいて、再びバッファリードモードＢＲが指定され、このリードデータ転送バッファ回路１４０に格納されたデータＢ６が読出される。   In the fifteenth cycle of external clock signal K, buffer read mode BR is designated again, and data B6 stored in read data transfer buffer circuit 140 is read.

外部クロック信号Ｋの第１５サイクルにおいて、ロウアドレスストローブ信号ＲＡＳ♯およびデータ転送指示信号ＤＴＤ♯がローレベルに設定され、コラムアドレスストローブ信号ＣＡＳ♯がハイレベルに設定され、ＤＲＡＭプリチャージモードＰＣＧが指定される。これにより、ＤＲＡＭアレイにおいて選択された行が非選択状態へと移行する。   In the fifteenth cycle of external clock signal K, row address strobe signal RAS # and data transfer instruction signal DTD # are set to a low level, column address strobe signal CAS # is set to a high level, and DRAM precharge mode PCG is designated. Is done. As a result, the row selected in the DRAM array shifts to a non-selected state.

上述のように、ＤＲＡＭリードトランスファーモードＤＲＴとバッファリードモードＢＲを組合わせて利用することにより、ＳＡＭアレイに何ら影響を及ぼすことなくリードデータ転送バッファ回路１４０を介してＤＲＡＭアレイのデータを読みだすことができる。この動作モードはＤＲＡＭのページモードを利用して実行することができるため（ＤＲＡＭアクティベートモード動作はＤＲＡＭプリチャージモードＰＣＧが指定されるまで引続き持続される）、高速でデータの読出を行なうことができる。   As described above, by using the DRAM read transfer mode DRT and the buffer read mode BR in combination, the data of the DRAM array is read out via the read data transfer buffer circuit 140 without affecting the SAM array. Can do. Since this operation mode can be executed using the page mode of DRAM (DRAM activation mode operation is continued until DRAM precharge mode PCG is designated), data can be read at high speed. .

またバッファリードモードでなく、バッファリードトランスファーモードＤＲＴを指定すれば、ＤＲＡＭページモードとこのバッファリードトランスファーモードとを組合わせることになり、ＤＲＡＭのページモードを利用してＤＲＡＭアレイからＳＲＡＭアレイへデータを転送することができ、高速でＳＲＡＭアレイの内容を書換えることができる。この構成により、また、所望のキャッシュブロックサイズを実現することができる。   If the buffer read transfer mode DRT is specified instead of the buffer read mode, the DRAM page mode and the buffer read transfer mode are combined, and the DRAM page mode is used to transfer data from the DRAM array to the SRAM array. The contents of the SRAM array can be rewritten at a high speed. With this configuration, a desired cache block size can be realized.

図２１は、リードデータ転送バッファ回路の構成の一例を示す図である。図２１において、リードデータ転送バッファ回路１４０は、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してグローバルＩＯ線ＧＩＯａおよび／ＧＩＯａ上の電位を増幅する読出アンプ１００４および１００８と、読出アンプ１００４および１００８により増幅されたデータをさらにＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答して増幅するプリアンプ１００６と、プリアンプ１００６により増幅されたデータをラッチするためのマスタデータレジスタ１０００と、マスタデータレジスタ１０００に格納されたデータをＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥに応答して受けるスレーブデータレジスタ１００２を含む。   FIG. 21 is a diagram showing an example of the configuration of the read data transfer buffer circuit. In FIG. 21, read data transfer buffer circuit 140 is amplified by read amplifiers 1004 and 1008 for amplifying potentials on global IO lines GIOa and / GIOa in response to DRAM preamplifier enable signal DPAE, and read amplifiers 1004 and 1008. A preamplifier 1006 for further amplifying the data in response to the DRAM preamplifier enable signal DPAE, a master data register 1000 for latching the data amplified by the preamplifier 1006, and a DRAM read transfer enable for the data stored in the master data register 1000 Slave data register 1002 received in response to signal DRTE is included.

読出アンプ１００４は、グローバルＩＯ線ＧＩＯａ上の信号をゲートに受けるｐチャネルＭＯＳトランジスタ１０４０と、グローバルＩＯ線ＧＩＯａ上の信号をそのゲートに受けるｎチャネルＭＯＳトランジスタ１０４４と、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答して導通状態となるｎチャネルＭＯＳトランジスタ１０４２を含む。トランジスタ１０４０、１０４２、および１０４４は電源電位と接地電位との間に直列に接続される。トランジスタ１０４０および１０４２の接続ノードから増幅された出力が得られる。   Read amplifier 1004 responds to a p-channel MOS transistor 1040 that receives a signal on global IO line GIOa at its gate, an n-channel MOS transistor 1044 that receives a signal on global IO line GIOa at its gate, and a DRAM preamplifier enable signal DPAE. An n channel MOS transistor 1042 that is rendered conductive is included. Transistors 1040, 1042, and 1044 are connected in series between the power supply potential and the ground potential. An amplified output is obtained from the connection node of transistors 1040 and 1042.

読出アンプ１００８は、グローバルＩＯ線／ＧＩＯａ上の信号をそれぞれゲートに受けるｐチャネルＭＯＳトランジスタ１０４１およびｎチャネルＭＯＳトランジスタ１０４５と、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してオン状態となるｎチャネルＭＯＳトランジスタ１０４３とを含む。トランジスタ１０４１、１０４３および１０４５が電源電位と接地電位との間に直列に接続される。トランジスタ１０４１とトランジスタ１０４３の接続ノードからグローバルＩＯ線／ＧＩＯａ上の信号を増幅した信号が出力される。   Read amplifier 1008 includes a p-channel MOS transistor 1041 and an n-channel MOS transistor 1045 each receiving a signal on global IO line / GIOa at its gate, and an n-channel MOS transistor 1043 turned on in response to DRAM preamplifier enable signal DPAE. including. Transistors 1041, 1043 and 1045 are connected in series between the power supply potential and the ground potential. A signal obtained by amplifying a signal on global IO line / GIOa is output from a connection node between transistors 1041 and 1043.

プリアンプ１００６は、電源電位とノードＪとの間に並列に接続されるｐチャネルＭＯＳトランジスタ１０６０および１０６２と、電源電位とノード／Ｊとの間の並列に接続されるｐチャネルＭＯＳトランジスタ１０６４および１０６６を含む。トランジスタ１０６０および１０６６はそのゲートにＤＲＡＭプリアンプイネーブル信号ＤＰＡＥを受ける。トランジスタ１０６２のゲートはノード／Ｊに接続され、トランジスタ１０６４のゲートはノードＪに接続される。   Preamplifier 1006 includes p channel MOS transistors 1060 and 1062 connected in parallel between the power supply potential and node J, and p channel MOS transistors 1064 and 1066 connected in parallel between the power supply potential and node / J. Including. Transistors 1060 and 1066 receive DRAM preamplifier enable signal DPAE at their gates. The gate of transistor 1062 is connected to node / J, and the gate of transistor 1064 is connected to node J.

マスタデータレジスタ１０００は、インバータラッチの構成を備える。プリアンプ１００６の出力ノードＪおよび／Ｊとマスタデータレジスタ１０００のラッチノードＮおよび／Ｎとの間にはそれぞれノードＪおよび／Ｊの信号電位に応答して選択的にオン状態となり、ノードＮおよび／Ｎへ電源電位を伝達するｐチャネルＭＯＳトランジスタ１０６８および１０７０が設けられる。   Master data register 1000 has an inverter latch configuration. The output nodes J and / J of preamplifier 1006 and latch nodes N and / N of master data register 1000 are selectively turned on in response to the signal potentials of nodes J and / J, respectively. P channel MOS transistors 1068 and 1070 transmitting power supply potential to N are provided.

マスタデータレジスタ１０００に対しさらに、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してオン状態となるｎチャネルＭＯＳトランジスタ１０７２および１０７４と、ノードＪおよび／Ｊ上の信号をゲートに受けるｎチャネルＭＯＳトランジスタ１０７６および１０７８が設けられる。トランジスタ１０７２および１０７６はマスタデータレジスタ１０００のラッチノードＮと接地電位との間に直列に接続される。トランジスタ１０７４および１０７８はラッチノード／Ｎと接地電位との間に直列に接続される。   In addition to master data register 1000, n channel MOS transistors 1072 and 1074 which are turned on in response to DRAM preamplifier enable signal DPAE, and n channel MOS transistors 1076 and 1078 receiving signals on nodes J and / J at their gates are provided. Provided. Transistors 1072 and 1076 are connected in series between latch node N of master data register 1000 and the ground potential. Transistors 1074 and 1078 are connected in series between latch node / N and the ground potential.

マスタデータレジスタ１００２は、インバータラッチの構成を備える。このスレーブデータレジスタ１００２に対し、ＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥに応答してオン状態となるｎチャネルＭＯＳトランジスタ１０８０および１０８２と、マスタデータレジスタ１０００のラッチノードＮおよび／Ｎの信号をそのゲートに受けるｎチャネルＭＯＳトランジスタ１０８４および１０８６が設けられる。   The master data register 1002 has an inverter latch configuration. N channel MOS transistors 1080 and 1082 which are turned on in response to DRAM read transfer enable signal DRTE and the signals of latch nodes N and / N of master data register 1000 are received at the gate of slave data register 1002. Channel MOS transistors 1084 and 1086 are provided.

トランジスタ１０８０および１０８４がスレーブデータレジスタ１００２のラッチノードＮと接地電位との間に直列に接続される。トランジスタ１０８２および１０８６はラッチノード／Ｎと接地電位との間に直列に接続される。   Transistors 1080 and 1084 are connected in series between latch node N of slave data register 1002 and the ground potential. Transistors 1082 and 1086 are connected in series between latch node / N and the ground potential.

リードデータ転送バッファ回路１４０はさらに、スレーブデータレジスタ１００２のラッチノードＮおよび／Ｎの電位をそれぞれ反転増幅するインバータ回路１０５２および１０５４と、バッファリードトランスファーイネーブル信号ＢＲＴＥに応答して導通し、インバータ回路１０５２および１０５４の出力をそれぞれＳＲＡＭビット線ＳＢＬａおよび／ＳＢＬａ上へ伝達する転送ゲート１０５８および１０５６を含む。   Read data transfer buffer circuit 140 further conducts in response to inverter circuits 1052 and 1054 that invert and amplify the potentials of latch nodes N and / N of slave data register 1002, respectively, in response to buffer read transfer enable signal BRTE, and inverter circuit 1052 And 1054 include transfer gates 1058 and 1056 transmitting the outputs of SRAMs onto SRAM bit lines SBLa and / SBLa, respectively.

スレーブデータレジスタ１００２のラッチノードＮおよび／Ｎの信号はゲートＴｘａおよびＴｘｂを介して図１９に示すメインアンプ４３８へ伝達される。この経路は、バッファリードモード動作時において、リードデータ転送バッファ回路からデータを読出す経路を与える。ゲートＴｘａ，Ｔｘｂは図１９に示す第１，第２のセンスアンプの構成を含んでもよい。   Signals at latch nodes N and / N of slave data register 1002 are transmitted to main amplifier 438 shown in FIG. 19 via gates Txa and Txb. This path provides a path for reading data from the read data transfer buffer circuit during the buffer read mode operation. The gates Txa and Txb may include the configurations of the first and second sense amplifiers shown in FIG.

次に、この図２１に示すリードデータ転送バッファ回路の動作をその動作波形図である図２２を参照して説明する。   Next, the operation of the read data transfer buffer circuit shown in FIG. 21 will be described with reference to FIG.

ＤＲＡＭリードトランスファーモードＤＲＴが指定されると、ＤＲＡＭアレイにおいて、行およびメモリセルブロックの選択が行なわれ、グローバルＩＯ線ＧＩＯａおよび／ＧＩＯａ上の信号電位がこの読出されたＤＲＡＭメモリセルのデータに応じて変化する。   When DRAM read transfer mode DRT is designated, a row and a memory cell block are selected in the DRAM array, and signal potentials on global IO lines GIOa and / GIOa are in accordance with the read DRAM memory cell data. Change.

次いで、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥが発生されると、読出アンプ１００４および１００８とプリアンプ１００６が活性化される。今、グローバルＩＯ線ＧＩＯａ上の信号がハイレベル、グローバルＩＯ線／ＧＩＯａ上の信号電位がローレベルとする。この場合、ノードＪおよび／Ｊの電位はそれぞれローレベルおよびハイレベルとなる。ノードＪおよび／Ｊに伝達された信号電位は、トランジスタ１０６２および１０６４により高速で増幅される。   Next, when DRAM preamplifier enable signal DPAE is generated, read amplifiers 1004 and 1008 and preamplifier 1006 are activated. Now, it is assumed that the signal on global IO line GIOa is at a high level and the signal potential on global IO line / GIOa is at a low level. In this case, the potentials of the nodes J and / J are low level and high level, respectively. Signal potentials transmitted to nodes J and / J are amplified at high speed by transistors 1062 and 1064.

トランジスタ１０６０おび１０６６は、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してオフ状態となっている。トランジスタ１０６０および１０６６はノードＪおよび／Ｊを電源電位にプリチャージするために用いられる。トランジスタ１０６２および１０６４はプリチャージ状態（ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥがローレベルのとき）のとき、ノードＪおよび／Ｊを同一電位に保持する機能を備える。   Transistors 1060 and 1066 are off in response to DRAM preamplifier enable signal DPAE. Transistors 1060 and 1066 are used to precharge nodes J and / J to the power supply potential. Transistors 1062 and 1064 have a function of holding nodes J and / J at the same potential in a precharge state (when DRAM preamplifier enable signal DPAE is at a low level).

ノードＪおよび／Ｊに伝達された信号はトランジスタ１０６８、１０７０、１０７６、１０７８、１０７２および１０７４を介してマスタデータレジスタ１０００へ転送される。トランジスタ１０７２および１０７４は、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答してオン状態になる。   Signals transmitted to nodes J and / J are transferred to master data register 1000 through transistors 1068, 1070, 1076, 1078, 1072 and 1074. Transistors 1072 and 1074 are turned on in response to DRAM preamplifier enable signal DPAE.

今、ノードＪの電位がローレベル、ノード／Ｊの電位がハイレベルである。したがって、トランジスタ１０６８および１０７８がオン状態、トランジスタ１０７０および１０７６がオフ状態となる。これにより、マスタデータレジスタ１０００のラッチノードＮおよび／Ｎの電位はそれぞれハイレベル、およびローレベルとなる。この一連の動作により、リードデータ転送バッファ回路におけるマスタデータレジスタ１０００へのデータ転送動作が完了する。   Now, the potential of the node J is at a low level, and the potential of the node / J is at a high level. Accordingly, the transistors 1068 and 1078 are turned on, and the transistors 1070 and 1076 are turned off. Thereby, the potentials of the latch nodes N and / N of the master data register 1000 become high level and low level, respectively. By this series of operations, the data transfer operation to the master data register 1000 in the read data transfer buffer circuit is completed.

次いで、ＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥが発生される。これにより、トランスファー１０８０および１０８２がオン状態となり、スレーブデータレジスタ１０００のラッチノードＮおよび／Ｎに格納されているデータがマスタデータレジスタ１００２のラッチノードＮおよび／Ｎへ伝達される。今、ラッチノードＮの電位がハイレベルであるため、トランジスタ１０８４がオン状態、トランジスタ１０８６がオフ状態となる。これによりラッチノードＮおよび／Ｎの信号電位がそれぞれローレベルおよびハイレベルとなる。   Next, a DRAM read transfer enable signal DRTE is generated. Thereby, transfer 1080 and 1082 are turned on, and the data stored in latch nodes N and / N of slave data register 1000 are transmitted to latch nodes N and / N of master data register 1002. Now, since the potential of the latch node N is at a high level, the transistor 1084 is turned on and the transistor 1086 is turned off. As a result, the signal potentials at latch nodes N and / N become low level and high level, respectively.

この一連の動作により、リードデータ転送バッファ回路１４０におけるスレーブデータレジスタ１００２へのデータの格納が完了する。ラッチノードＮ、／Ｎの信号電位はゲートＴｘｂ，Ｔｘａを介して読出すことができる。すなわち、レイテンシの経過後バッファリードモード動作を実行することにより、このリードデータ転送バッファ回路に格納されたデータを高速で読出すことができる。   By this series of operations, the storage of data in the slave data register 1002 in the read data transfer buffer circuit 140 is completed. The signal potential of latch nodes N and / N can be read out through gates Txb and Txa. That is, the data stored in the read data transfer buffer circuit can be read at high speed by executing the buffer read mode operation after the latency has elapsed.

ＳＲＡＭアレイへのデータ転送時にはバッファリードトランスファーイネーブル信号ＢＲＴＥが発生される。これにより、インバータ回路１０５２および１０５４の出力がＳＲＡＭビット線ＳＢＬａおよび／ＢＬａ上へゲート１０５８および１０５６を介して伝達される。この図２１に示す構成において、インバータ回路１０５２および１０５４はバッファリードトランスファーイネーブル信号ＢＲＴＥに応答して活性状態となる３状態インバータ回路であってもよい。   At the time of data transfer to the SRAM array, a buffer read transfer enable signal BRTE is generated. Thus, the outputs of inverter circuits 1052 and 1054 are transmitted onto SRAM bit lines SBLa and / BLa via gates 1058 and 1056. In the configuration shown in FIG. 21, inverter circuits 1052 and 1054 may be three-state inverter circuits that are activated in response to buffer read transfer enable signal BRTE.

上述のゲートデータ転送バッファ回路の転送動作において、ＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥは、その発生タイミングがクロック信号により決定される。ＤＲＡＭリードトランスファーモードＤＲＴが指定されると、レイテンシが３の場合には、第２クロックサイクルにおいて、ＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥが発生される。これにより、リードデータ転送バッファ回路へのデータ転送タイミングの制御の容易化および確定データのリードデータ転送バッファ回路への転送の実現を図る。   In the transfer operation of the gate data transfer buffer circuit described above, the generation timing of the DRAM read transfer enable signal DRTE is determined by the clock signal. When the DRAM read transfer mode DRT is designated, if the latency is 3, the DRAM read transfer enable signal DRTE is generated in the second clock cycle. This facilitates control of the data transfer timing to the read data transfer buffer circuit and realizes transfer of the determined data to the read data transfer buffer circuit.

上述のように、またスレーブデータレジスタとマスタレジスタとリードデータ転送バッファ回路を２段のラッチ回路構成とすることにより、データ転送を確実に行なうことができる。レイテンシ制御を容易かつ確実に実行することが可能となる。   As described above, the slave data register, the master register, and the read data transfer buffer circuit have a two-stage latch circuit configuration, so that data transfer can be reliably performed. Latency control can be executed easily and reliably.

このＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥの発生がクロック信号Ｋａの発生タイミングにより決定されている場合、マスタレジスタ１０００からスレーブレジスタ１００２へのデータ転送時においては、スレーブレジスタ１００２のデータが不安定となるため、このスレーブレジスタ１００２へアクセスしてデータを読出すことはできない。このような不安定なデータの読出を防止するためには、１つの方法として、レイテンシの１クロックサイクル前の期間は、「ＤＴＢＲロックアウト」期間とし、スレーブレジスタ１００２へのアクセスを禁止することが考えられる。   When the generation of the DRAM read transfer enable signal DRTE is determined by the generation timing of the clock signal Ka, the data in the slave register 1002 becomes unstable at the time of data transfer from the master register 1000 to the slave register 1002. The slave register 1002 cannot be accessed to read data. In order to prevent such unstable data from being read, as one method, the period before one clock cycle of the latency is set to the “DTBR lockout” period, and access to the slave register 1002 is prohibited. Conceivable.

図２３は、データ転送に関連する制御信号を発生するための回路構成を概略的に示す図である。図２３において、ＳＲＡＭコントロール回路１３２は、内部制御クロック信号ＣＣ０、ＣＣ１および内部ライトイネーブル信号ＷＥに応答して、ライトデータ転送バッファ回路へのデータ書込動作モードを指定する信号ＢＷＴ、リードデータ転送バッファ回路からデータを読出す（データ入出力ピンまたはＳＲＡＭアレイへのデータの読出）動作を示す信号ＢＲＴを発生し、かつデータの書込かデータの読出のいずれであるかを示す信号Ｗ／Ｒを発生するＳＲＡＭ制御回路８５０と、ＳＲＡＭ制御回路８５０からの信号ＢＷＴｍおよびＢＲＴｍに従ってデータ転送に必要な信号ＢＷＴＥおよびＢＲＴＥおよびＢＲＥを発生するＳＲＡＭドライブ回路８５２を含む。信号ＢＷＴｍは、バッファライトモードＢＷ、バッファライトトランスファーモードＢＷＴおよびバッファライトトランスファーライトモードＢＷＴＷのいずれかを特定する。信号ＢＲＴｍは、バッファリードモードＢＲ、バッファリードトランスファーモードＢＲＴおよびバッファリードトランスファーリードモードＢＲＴＲのいずれかを特定する。信号ＢＷＴＥは、バッファライトトランスファー／バッファライトイネーブル信号であり、ＳＲＡＭアレイまたはリードデータ転送バッファ回路から転送されたデータをライトデータ転送バッファ回路の初段のレジスタ（テンポラリーライトデータ転送バッファ回路ＴＤＴＢＷ）へ書込む動作モード時に発生される。   FIG. 23 schematically shows a circuit configuration for generating a control signal related to data transfer. In FIG. 23, the SRAM control circuit 132 responds to the internal control clock signals CC0 and CC1 and the internal write enable signal WE, the signal BWT designating the data write operation mode to the write data transfer buffer circuit, and the read data transfer buffer. A signal BRT indicating an operation of reading data from the circuit (reading of data to the data input / output pins or the SRAM array) is generated, and a signal W / R indicating whether data is written or read. An SRAM control circuit 850 for generating data, and an SRAM drive circuit 852 for generating signals BWTE, BRTE and BRE necessary for data transfer in accordance with signals BWTm and BRTm from SRAM control circuit 850 are included. The signal BWTm specifies one of the buffer write mode BW, the buffer write transfer mode BWT, and the buffer write transfer write mode BWTW. The signal BRTm specifies one of the buffer read mode BR, the buffer read transfer mode BRT, and the buffer read transfer read mode BRTR. The signal BWTE is a buffer write transfer / buffer write enable signal, and writes the data transferred from the SRAM array or the read data transfer buffer circuit to the first stage register (temporary write data transfer buffer circuit TDTBW) of the write data transfer buffer circuit. Occurs during operation mode.

信号ＢＲＴＥは、バッファリードトランスファーイネーブル信号であり、リードデータ転送回路からＳＲＡＭアレイへのデータ転送時に発生される。   The signal BRTE is a buffer read transfer enable signal and is generated at the time of data transfer from the read data transfer circuit to the SRAM array.

信号ＢＲＥは、バッファリードイネーブル信号であり、リードデータ転送回路のデータの読出時に発生される信号である。   Signal BRE is a buffer read enable signal, and is a signal generated when reading data in the read data transfer circuit.

ゲート回路８６０は、ライト／リード信号Ｗ／Ｒとコラムデコーダ１２０の出力を受けるゲート回路８５４と、ライト／リード信号Ｗ／Ｒとコラムデコーダ１２０の出力を受けるゲート回路８５６を含む。ゲート回路８５４は、ライト／リード信号Ｗ／Ｒがデータ書込モードを示すとき、バッファ回路として機能し、コラムデコーダ１２０からの出力を通過させ、信号ＢＹＷを生成する。この信号ＢＹＷは、ライトデータ転送バッファ回路のテンポラリーデータレジスタおよびＳＲＡＭ書込ドライブ回路８１０（図１９参照）へ与えられる。これにより、１６ビットのメモリセルの１ビットのメモリセルまたはライトデータ転送バッファ（ＴＤＴＢＷ）が選択され、選択されたメモリセルまたはバッファへのデータ書込が実行される。   Gate circuit 860 includes a gate circuit 854 that receives the write / read signal W / R and the output of column decoder 120, and a gate circuit 856 that receives the write / read signal W / R and the output of column decoder 120. Gate circuit 854 functions as a buffer circuit when write / read signal W / R indicates the data write mode, and passes the output from column decoder 120 to generate signal BYW. This signal BYW is applied to the temporary data register of the write data transfer buffer circuit and the SRAM write drive circuit 810 (see FIG. 19). As a result, a 1-bit memory cell or a write data transfer buffer (TDTBW) of the 16-bit memory cells is selected, and data writing to the selected memory cell or buffer is executed.

ゲート回路８５６は、ライト／リード信号Ｗ／Ｒがデータ読出モードを指定しているときコラムデコーダ１２０の出力を通過させて信号ＲＹＷを生成する。この信号ＲＹＷは図１９に示す第２のセンスアンプ８１４へ与えられ、１６個のセンスアンプのうち１つのセンスアンプが選択され、該選択されたセンスアンプの出力がメインアンプ回路を介して読出される。   Gate circuit 856 passes the output of column decoder 120 and generates signal RYW when write / read signal W / R designates the data read mode. This signal RYW is applied to second sense amplifier 814 shown in FIG. 19, and one sense amplifier is selected from the 16 sense amplifiers, and the output of the selected sense amplifier is read out through the main amplifier circuit. The

ＤＲＡＭコントロール回路１２８は、内部制御信号ＲＡＳ、ＣＡＳおよびＤＴＤを受け、指定された動作モードを判別し、該判別結果に従って、信号ＤＷＴｍおよびＤＲＴｍを生成するＤＲＡＭ制御回路８６０と、ＤＲＡＭ制御回路８６０からの信号ＤＷＴｍおよびＤＲＴｍに従って、データ転送に必要な信号ＤＰＡＥ、ＤＲＴＥ、ＤＷＴＥ、およびＤＷＤＥを生成するＤＲＡＭドライブ回路８６２を含む。   DRAM control circuit 128 receives internal control signals RAS, CAS and DTD, discriminates the designated operation mode, and generates DRAM signals DWTm and DRTm according to the discrimination results, and DRAM control circuit 860 from DRAM control circuit 860 A DRAM drive circuit 862 that generates signals DPAE, DRTE, DWTE, and DWDE necessary for data transfer according to signals DWTm and DRTm is included.

信号ＤＷＴｍはリードデータ転送バッファ回路からＤＲＡＭアレイへのデータ転送時に発生される信号である。信号ＤＲＴｍはＤＲＡＭアレイからリードデータ転送バッファ回路へデータを転送するときに発生される信号である。図４に示す動作モードＤＷＴ１ＲおよびＤＷＴ２Ｒが指定された場合には、信号ＤＷＴｍおよびＤＲＴｍ両者が発生される。信号ＤＰＡＥは、ＤＲＡＭプリアンプイネーブル信号であり、信号ＤＲＴＥはＤＲＡＭリードトランスファーイネーブル信号である。この信号ＤＲＴＥに応答してリードデータ転送バッファ回路のスレーブレジスタにデータがラッチされる。   Signal DWTm is a signal generated when data is transferred from the read data transfer buffer circuit to the DRAM array. Signal DRTm is a signal generated when data is transferred from the DRAM array to the read data transfer buffer circuit. When operation modes DWT1R and DWT2R shown in FIG. 4 are designated, both signals DWTm and DRTm are generated. Signal DPAE is a DRAM preamplifier enable signal, and signal DRTE is a DRAM read transfer enable signal. In response to this signal DRTE, data is latched in the slave register of the read data transfer buffer circuit.

信号ＤＷＤＥは、ライトデータ転送バッファ回路において、テンポラリーライトレジスタからマスタレジスタ（ＤＴＤＷ）へデータを転送するときに発生される信号である。信号ＤＷＤＥは、このマスタレジスタに格納されたデータをＤＲＡＭアレイへ転送するときに発生される信号である。   The signal DWDE is a signal generated when data is transferred from the temporary write register to the master register (DTDW) in the write data transfer buffer circuit. Signal DWDE is a signal generated when data stored in the master register is transferred to the DRAM array.

ＳＲＡＭドライブ回路８５２、ＤＲＡＭドライブ８６２両者へは内部クロック信号Ｋが与えられている。これは、データ転送タイミングにはクロックに規定されており、転送タイミングがレイテンシにより決定されるためである。このレイテンシの長さは、図示しないコマンドレジスタに設定されたデータにより決定される。   An internal clock signal K is supplied to both the SRAM drive circuit 852 and the DRAM drive 862. This is because the data transfer timing is defined by the clock, and the transfer timing is determined by the latency. The length of the latency is determined by data set in a command register (not shown).

図２４は、図２３に示すＤＲＡＭ制御回路およびＤＲＡＭドライブ回路のうち、リードデータ転送バッファ回路内の転送指示信号ＤＲＴＥを発生するための部分の構成を示す図である。図２４において、ＤＲＡＭデータ転送駆動系は、信号ＲＡＳ、ＣＡＳおよびＤＴＤに応答してＤＲＡＭアレイのデータの読出が指定されたか否か（以下、このコマンドをＤＲＡＭリードコマンドと称す）を検出するためのＤＲＡＭリードコマンド検出回路９０２と、ＤＲＡＭリードコマンド検出回路９０２の出力に応答して起動され、内部クロック信号Ｋａを所定数カウントし、所定数カウントアップ時にカウントアップ信号を発生するレイテンシカウンタ９０４と、ＳＲＡＭドライブ回路（図２３参照）からの信号ＢＲＴＥおよびＢＲＥに応答してリードデータ転送バッファ回路へのアクセスが指定されたか否かを検出するバッファリードコマンド検出回路９１０と、レイテンシカウンタ９０４の出力とバッファリードコマンド検出回路９１０の出力とに応答してセット信号を発生するゲート回路９０６と、ゲート回路９０６の出力に応答してセットされ、ＤＲＡＭリードコマンド検出回路９０２の出力に応答してリセットされるフリップフロップ９０８を含む。   FIG. 24 shows a structure of a portion for generating transfer instruction signal DRTE in the read data transfer buffer circuit in the DRAM control circuit and the DRAM drive circuit shown in FIG. In FIG. 24, the DRAM data transfer drive system detects whether or not data reading from the DRAM array is designated in response to signals RAS, CAS and DTD (hereinafter, this command is referred to as a DRAM read command). A DRAM read command detection circuit 902, a latency counter 904 that is activated in response to the output of the DRAM read command detection circuit 902, counts a predetermined number of internal clock signals Ka, and generates a count-up signal when the predetermined number is counted up, SRAM A buffer read command detection circuit 910 that detects whether or not access to the read data transfer buffer circuit is designated in response to signals BRTE and BRE from the drive circuit (see FIG. 23), an output of the latency counter 904, and a buffer read Command detection circuit 9 A gate circuit 906 that generates a set signal in response to the output of 0, and a flip-flop 908 that is set in response to the output of the gate circuit 906 and reset in response to the output of the DRAM read command detection circuit 902 .

ＤＲＡＭリードコマンド検出回路９０２からのリードコマンド検出信号ＤＲＴｍが発生されるのは、図４に示す制御信号のロジックから明らかにより、ＤＲＡＭリードトランスファーモードＤＲＴ、ＤＲＡＭライトトランスファーリードモードＤＷＴ１Ｒ、ＤＲＡＭライトトランスファー２リードモードＤＷＴ２Ｒのときである。すなわち、リードデータ転送バッファ回路へデータがロードされる動作モード時である。このＤＲＡＭリードコマンド検出回路９０２は、図２３に示すＤＲＡＭ制御回路８６０に含まれる。   The read command detection signal DRTm from the DRAM read command detection circuit 902 is generated from the logic of the control signal shown in FIG. 4 according to the DRAM read transfer mode DRT, DRAM write transfer read mode DWT1R, DRAM write transfer 2 read. This is in the mode DWT2R. That is, this is an operation mode in which data is loaded into the read data transfer buffer circuit. The DRAM read command detection circuit 902 is included in the DRAM control circuit 860 shown in FIG.

レイテンシカウンタ９０４は、ＤＲＡＭリードコマンド検出信号ＤＲＴｍに応答して内部クロック信号Ｋａをカウントする。そのカウント値が予め設定されたレイテンシよりも１小さい値となったときにレイテンシカウンタ９０４はカウントアップ信号を発生する。レイテンシが３に指定されている場合、レイテンシカウンタ９０４は、ＤＲＡＭリードコマンド検出信号ＤＲＴｍが与えられたクロックサイクルからクロック信号Ｋａをカウントし、そのカウント値が２となると、次のクロック信号Ｋａの立上りに応答してカウントアップ信号を発生する。   The latency counter 904 counts the internal clock signal Ka in response to the DRAM read command detection signal DRTm. When the count value becomes one smaller than the preset latency, the latency counter 904 generates a count up signal. When the latency is specified as 3, the latency counter 904 counts the clock signal Ka from the clock cycle to which the DRAM read command detection signal DRTm is applied, and when the count value becomes 2, the rise of the next clock signal Ka. In response to this, a count-up signal is generated.

バッファリードコマンド検出回路９１０は、ＳＲＡＭドライブ回路８５２からの信号ＢＲＥおよびＢＲＴＥを反転するインバータバッファを含む。信号ＢＲＥおよびＢＲＴＥが発生されるのは、リードデータ転送バッファ回路からＳＲＡＭアレイへのデータ転送が行なわれているときか、このリードデータ転送バッファ回路のスレーブリードデータ転送バッファへの外部アクセスが行なわれているときである。   Buffer read command detection circuit 910 includes an inverter buffer that inverts signals BRE and BRTE from SRAM drive circuit 852. Signals BRE and BRTE are generated when data is transferred from the read data transfer buffer circuit to the SRAM array, or external access to the slave read data transfer buffer of the read data transfer buffer circuit is performed. When you are.

ゲート回路９０６は、与えられた信号がハイレベルのときにハイレベルの信号を出力する。したがって、ゲート回路９０６は、リードデータ転送バッファ回路のデータが利用されているときには、レイテンシカウンタ９０４の出力が活性状態となっても活性レベルの信号は出力しない。   The gate circuit 906 outputs a high level signal when a given signal is at a high level. Therefore, when the data of the read data transfer buffer circuit is used, the gate circuit 906 does not output an active level signal even if the output of the latency counter 904 is activated.

フリップフロップ９０８は、ゲート回路９０６の出力が活性レベルとなるとセットされてそのＱ出力から生成されるデータ転送指示信号ＤＲＴＥを活性状態とする。フリップフロップ９０８は、また次にリードコマンド検出信号ＤＲＴｍが与えられるまで、そのセット状態を維持する。それにより、リードデータ転送指示信号ＤＲＴＥの発生タイミングの制御の容易化を図る。またフリップフロップ９０８により、リードデータ転送指示信号ＤＲＴＥを発生する構成とすることにより、このリードデータ転送バッファ回路のデータが利用完了後レイテンシカウンタ９０４の出力に従って即座に活性状態の信号ＤＲＴＥを発生できる。   The flip-flop 908 is set when the output of the gate circuit 906 becomes the active level, and activates the data transfer instruction signal DRTE generated from the Q output. The flip-flop 908 maintains the set state until the next time the read command detection signal DRTm is applied. This facilitates the control of the generation timing of the read data transfer instruction signal DRTE. Further, the flip-flop 908 generates the read data transfer instruction signal DRTE, so that the data DRTE in the read data transfer buffer circuit can immediately generate the active signal DRTE according to the output of the latency counter 904 after the use is completed.

図２５は、リードデータ転送バッファ回路の構成を簡略化して示す図である。このリードデータ転送バッファ回路の詳細構成は図２１に示すが、以下の説明のために簡略化した構成を示す。リードデータ転送バッファ回路は、ＤＲＡＭアレイからのデータを受けるマスタデータレジスタＭＤＴＢＲと、マスタデータレジスタＭＤＴＢＲからのデータを格納するスレーブデータレジスタＳＤＴＢＲと、データ転送指示信号ＤＲＴＥに応答して導通しマスタデータレジスタＭＤＴＢＲからスレーブデータレジスタＳＤＴＢＲへデータを転送する転送ゲートＴｚを含む。マスタデータレジスタＭＤＴＢＲは、図２１に示す回路ブロック１０００、１００４、および１００６と転送ゲート１０７２、１０７４、１０７６および１０７８に対応する。転送ゲートＴｚは、図２１に示すゲート１０８０、１０８２、１０８４および１０８６に対応する。スレーブデータレジスタＳＤＴＢＲは、図２１に示す構成において、回路ブロック１００２、およびインバータ１０５２および１０５４に対応する。   FIG. 25 is a diagram showing a simplified configuration of the read data transfer buffer circuit. The detailed configuration of this read data transfer buffer circuit is shown in FIG. 21, but a simplified configuration is shown for the following explanation. The read data transfer buffer circuit is turned on in response to a master data register MDTBR that receives data from the DRAM array, a slave data register SDTBR that stores data from the master data register MDTBR, and a data transfer instruction signal DRTE. A transfer gate Tz for transferring data from MDTBR to slave data register SDTBR is included. Master data register MDTBR corresponds to circuit blocks 1000, 1004, and 1006 and transfer gates 1072, 1074, 1076, and 1078 shown in FIG. The transfer gate Tz corresponds to the gates 1080, 1082, 1084 and 1086 shown in FIG. Slave data register SDTBR corresponds to circuit block 1002 and inverters 1052 and 1054 in the configuration shown in FIG.

スレーブデータレジスタＳＤＴＢＲの保持するデータは、転送ゲートＴｙを介してＳＲＡＭアレイ１００４へ与えられるか、または転送ゲートＴｘを介して出力メインアンプへ伝達される。転送ゲートＴｙは、信号ＢＲＴＥに応答して導通し、転送ゲートＴｘは信号ＢＲＥに応答して導通する。この転送ゲートＴｘは、図２１に示す転送ゲートＴｘａおよびＴｘｂに対応し、転送ゲートＴｙは転送ゲート１０５６および１０５８に対応する。図２１に示す構成は１ビットのデータの転送を行なうための回路構成を示しており、図２５に示す構成においては、転送回路は１６ビットのデータ転送を行なうように示される。次に図２４に示す回路の動作をその動作波形図である図２６を参照して説明する。   Data held in the slave data register SDTBR is applied to the SRAM array 1004 via the transfer gate Ty or transmitted to the output main amplifier via the transfer gate Tx. The transfer gate Ty is turned on in response to the signal BRTE, and the transfer gate Tx is turned on in response to the signal BRE. The transfer gate Tx corresponds to the transfer gates Txa and Txb shown in FIG. 21, and the transfer gate Ty corresponds to the transfer gates 1056 and 1058. The configuration shown in FIG. 21 shows a circuit configuration for transferring 1-bit data. In the configuration shown in FIG. 25, the transfer circuit is shown to perform 16-bit data transfer. Next, the operation of the circuit shown in FIG. 24 will be described with reference to FIG.

図２６においては、レイテンシが３の場合の動作が示される。   In FIG. 26, the operation when the latency is 3 is shown.

外部クロック信号ｅｘｔＫのサイクル０において、ＤＲＡＭリードトランスファーモードＤＲＴが指定される。これにより、ＤＲＡＭアレイの選択された行に接続されるメモリセルのうち、そのとき同時に与えられているＤＲＡＭ列アドレス信号に従って列ブロック（１６ビットのメモリセル；１つのメモリプレーンについて）が選択され、マスタデータレジスタＭＤＴＢＲへ伝達される。通常、このＤＲＡＭアレイ１０２からマスタデータレジスタＭＤＴＢＲへのデータ転送を行なうタイミング、すなわちプリアンプイネーブル信号ＤＰＡＥの発生タイミングも同様レイテンシで決定されており、クロックサイクル１において、ＤＲＡＭアレイからマスタデータレジスタＭＤＴＢＲへのデータ転送が実行される。これにより、マスタデータレジスタＭＤＴＢＲの記憶データは、それまでに格納していたデータから新しく転送されたデータにより置き換えられる。   In cycle 0 of external clock signal extK, DRAM read transfer mode DRT is designated. As a result, among the memory cells connected to the selected row of the DRAM array, a column block (16-bit memory cell; for one memory plane) is selected according to the DRAM column address signal applied at the same time. It is transmitted to master data register MDTBR. Normally, the timing for transferring data from the DRAM array 102 to the master data register MDTBR, that is, the generation timing of the preamplifier enable signal DPAE is also determined by the latency, and in clock cycle 1, the data from the DRAM array to the master data register MDTBR is determined. Data transfer is executed. As a result, the data stored in the master data register MDTBR is replaced with data newly transferred from the data stored so far.

第２クロックサイクル２において、バッファリードモードＢＲが指定される。これにより、バッファリードイネーブル信号ＢＲＥが活性状態（ハイレベル）となり、転送ゲートＴｘが導通する。このとき、バッファリードコマンド検出回路９１０からの検出信号／ＢＲＥがローレベルとなるため、ゲート回路９０６の出力は、レイテンシカウント９０４の出力が活性状態のハイレベルとなっても非活性状態のローレベルを維持する。このためマスタデータレジスタＭＤＴＢＲからスレーブデータレジスタＳＤＴＢＲへのデータ転送は実行されない。ＤＲＡＭリードトランスファーイネーブル信号ＤＲＴＥは非活性状態のローレベルにあり、転送ゲートＴｚは非導通状態にあるためである。   In the second clock cycle 2, the buffer read mode BR is designated. As a result, the buffer read enable signal BRE becomes active (high level), and the transfer gate Tx becomes conductive. At this time, since the detection signal / BRE from the buffer read command detection circuit 910 becomes a low level, the output of the gate circuit 906 is the low level of the inactive state even when the output of the latency count 904 becomes the high level of the active state. To maintain. Therefore, data transfer from master data register MDTBR to slave data register SDTBR is not executed. This is because the DRAM read transfer enable signal DRTE is in the inactive low level and the transfer gate Tz is in the non-conductive state.

バッファリードモードＢＲにおいては、スレーブデータレジスタＳＤＴＢＲに格納された古いデータが読出され、出力メインアンプへ伝達される（コラムデコーダによる選択動作が行なわれる）。バッファリードイネーブル信号ＢＲＥがローレベルに立下ると、レイテンシカウンタ９０４の出力はハイレベルを維持しているため、ゲート回路９０６の出力が活性状態のハイレベルへ立上る。   In buffer read mode BR, old data stored in slave data register SDTBR is read and transmitted to the output main amplifier (selection operation by the column decoder is performed). When the buffer read enable signal BRE falls to the low level, the output of the latency counter 904 is maintained at the high level, so that the output of the gate circuit 906 rises to the active high level.

これに応答して、フリップフロップ９０８がセットされ、ＤＲＡＭリードデータ転送指示信号ＤＲＴＥが活性状態のハイレベルとなり、転送ゲートＴｚが導通する。この結果マスタデータレジスタＭＤＴＢＲの格納データがスレーブデータレジスタＳＤＴＢＲへ転送される。スレーブデータレジスタＳＤＴＢＲの記憶データが不安定な状態となるのはごくわずかな期間であり、クロックサイクル３において、バッファリードモードＢＲを指定した場合にはこのスレーブデータレジスタＳＤＴＢＲに格納された新しいデータを読出すことができる。   In response to this, the flip-flop 908 is set, the DRAM read data transfer instruction signal DRTE becomes the active high level, and the transfer gate Tz becomes conductive. As a result, the data stored in master data register MDTBR is transferred to slave data register SDTBR. The data stored in the slave data register SDTBR is in an unstable state for a very short period. When the buffer read mode BR is designated in the clock cycle 3, the new data stored in the slave data register SDTBR is stored. Can be read.

フリップフロップ９０８は次にＤＲＡＭリードトランスファーモードＤＲＴが指定されるまでセット状態を維持する。このフリップフロップ９０８を用いることにより、ゲート回路９０６の出力がワンショットパルスの短いパルス幅であっても、十分な期間のパルス幅をもつ転送指示信号ＤＲＴＥを生成することができ、確実に複雑なタイミング設計を行なうことなくマスタデータレジスタＭＤＴＢＲからスレーブデータレジスタＳＤＴＢＲへデータを転送することができる。   The flip-flop 908 then maintains the set state until the DRAM read transfer mode DRT is designated. By using this flip-flop 908, even if the output of the gate circuit 906 is a short pulse width of a one-shot pulse, the transfer instruction signal DRTE having a pulse width of a sufficient period can be generated. Data can be transferred from master data register MDTBR to slave data register SDTBR without timing design.

クロックサイクル４において、モードＤＲＴが指定されると、ＤＲＡＭリードコマンド検出回路９０２からのリードコマンド検出信号ＤＲＴｍに応答してフリップフロップ９０８がリセットされ、転送指示信号ＤＲＴＥがローレベルへ立下り、マスタデータレジスタＭＤＴＢＲとスレーブデータレジスタＳＤＴＢＲは切離される。このクロックサイクル４からはまた新たにデータ転送動作が実行され、このクロックサイクル４から２クロック経過後ＤＲＡＭアレイからマスタデータレジスタを介してスレーブデータレジスタＳＤＴＢＲへのデータ転送が実行される。   In clock cycle 4, when mode DRT is designated, flip-flop 908 is reset in response to read command detection signal DRTm from DRAM read command detection circuit 902, transfer instruction signal DRTE falls to a low level, and master data Register MDTBR and slave data register SDTBR are disconnected. From clock cycle 4, a new data transfer operation is executed. After two clocks have elapsed from clock cycle 4, data transfer from the DRAM array to slave data register SDTBR is executed via the master data register.

ここで、図２６において、クロックサイクル４において、ＤＲＡＭリードトランスファーモードＤＲＴが指定されているとき、クロックサイクル４のクロック信号ｅｘｔＫの立上りより前に転送指示信号ＤＲＴＥが不活性状態のローレベルへ立下っているのは、本実施例において、先に説明した、入力バッファはクロック信号Ｋのローレベルのときにスルー状態となっており、クロック信号ｅｘｔＫの活性状態の移行前にリードコマンドの検出が行なわれており、この検出結果に従ってフリップフロップ９０８がリセットされているためである。   In FIG. 26, when the DRAM read transfer mode DRT is designated in clock cycle 4, transfer instruction signal DRTE falls to the inactive low level before the rise of clock signal extK in clock cycle 4. In this embodiment, the input buffer described above is in the through state when the clock signal K is at the low level, and the read command is detected before the transition of the active state of the clock signal extK. This is because the flip-flop 908 is reset according to the detection result.

図２７は、リードデータ転送バッファ回路の他の動作シーケンスを示す図である。この図２７に示す動作シーケンスにおいては、最初にＤＲＡＭリードトランスファーモードＤＲＴが指定された後、リードデータ転送バッファ回路の内部でのデータ転送サイクルにおいて新たにリードデータ転送モードＤＲＴが指定される。この図２３に示す動作シーケンスにおいても、レイテンシ３が仮定される。   FIG. 27 is a diagram showing another operation sequence of the read data transfer buffer circuit. In the operation sequence shown in FIG. 27, after the DRAM read transfer mode DRT is first designated, the read data transfer mode DRT is newly designated in the data transfer cycle inside the read data transfer buffer circuit. In the operation sequence shown in FIG. 23, latency 3 is assumed.

クロックサイクル０において、ＤＲＡＭリードトランスファーモードＤＲＴが指定される。このＤＲＡＭリードトランスファーモードＤＲＴに従って、ＤＲＡＭアレイからマスタデータレジスタＭＤＴＢＲへデータが転送される（クロックサイクル１において）。   In clock cycle 0, DRAM read transfer mode DRT is designated. In accordance with this DRAM read transfer mode DRT, data is transferred from the DRAM array to master data register MDTBR (in clock cycle 1).

クロックサイクル２においては、新たにＤＲＡＭリードトランスファーモードＤＲＴが指定される。この新たに与えられたＤＲＡＭリードモードＤＲＴにより、レイテンシカウンタのカウント値が初期値にリセットされる。したがって、クロックサイクル２において発生されるべきレイテンシカウンタの出力（図２７において破線で示す）は発生されず（活性状態とならず）、ＤＲＡＭリード転送指示信号ＤＲＴＥも活性化されない。この新たに与えられたＤＲＡＭリードトランスファーモードＤＲＴに従って、ＤＲＡＭアレイにおいて選択されたメモリセルのデータがマスタデータレジスタＭＤＴＢＲへ転送される（クロックサイクル３において）。これによりクロックサイクル０において指定されたＤＲＡＭリードトランスファーモードＤＲＴにより、マスタデータレジスタＭＤＴＢＲに格納されたデータはこのクロックサイクル２において与えられたＤＲＡＭリードトランスファーモードＤＲＴにより選択されたメモリセルのデータで書換えられる。   In clock cycle 2, DRAM read transfer mode DRT is newly designated. The count value of the latency counter is reset to the initial value by the newly given DRAM read mode DRT. Therefore, the output of the latency counter to be generated in clock cycle 2 (indicated by a broken line in FIG. 27) is not generated (not activated), and the DRAM read transfer instruction signal DRTE is not activated. According to the newly applied DRAM read transfer mode DRT, the data of the memory cell selected in the DRAM array is transferred to master data register MDTBR (in clock cycle 3). Thus, the data stored in master data register MDTBR is rewritten with the data of the memory cell selected in DRAM read transfer mode DRT given in clock cycle 2 by DRAM read transfer mode DRT designated in clock cycle 0. .

クロックサイクル２においては新たに与えられたＤＲＡＭリードトランスファーモードＤＲＴに従って、レイテンシカウンタがカウント動作が実行し、クロックサイクル２から２クロックサイクル経過後のクロックサイクル４においてレイテンシカウンタの出力が活性化され、データ転送指示信号ＤＲＴが活性状態となる（バッファリードイネーブル信号ＢＲＥおよびバッファリードトランスファーイネーブル信号ＢＲＴＥがともにローレベルの非活性状態にある）。このクロックサイクル４において発生されたデータ転送指示信号ＤＲＴＥに応答して転送ゲートＴｚが導通し、マスタデータレジスタＭＤＴＢＲからスレーブデータレジスタＳＤＴＢＲへデータが転送される。   In clock cycle 2, the latency counter performs a count operation in accordance with the newly given DRAM read transfer mode DRT, and the output of the latency counter is activated in clock cycle 4 after two clock cycles have elapsed from clock cycle 2. Transfer instruction signal DRT is activated (both buffer read enable signal BRE and buffer read transfer enable signal BRTE are both inactive at low level). In response to data transfer instruction signal DRTE generated in clock cycle 4, transfer gate Tz is rendered conductive, and data is transferred from master data register MDTBR to slave data register SDTBR.

上述の動作モードにおいて、クロックサイクル０において与えられたＤＲＡＭリードトランスファーモードＤＲＴは無視される（リードキャンセル）。このような動作モードであっても、データ転送時において、スレーブデータレジスタＳＤＴＢＲにおいてはデータが不確定状態となることはなく、いずれのサイクルにおいてもスレーブデータレジスタへアクセスすることができる。   In the above-described operation mode, the DRAM read transfer mode DRT given in clock cycle 0 is ignored (read cancellation). Even in such an operation mode, data is not indeterminate in the slave data register SDTBR during data transfer, and the slave data register can be accessed in any cycle.

図２８は、図２４に示すレイテンシカウンタの具体的構成を示す図である。図２８において、レイテンシカウンタ９０４は、複数の縦列接続されたフリップフロップ９２０〜９２５を含む。フリップフロップ９２１〜９２５の各々は、クロック信号入力端子ＣＬＫ、信号入力端子Ｄおよび／Ｄ、リセット端子Ｒ、および信号出力端子Ｑおよび／Ｑを含む。フリップフロップ９２０、９２２、９２４のクロック入力端子ＣＬＫへは内部クロック信号Ｋａ（ＤＲＡＭ用内部クロック信号ＤＫに対応）が与えられ、フリップフロップ９２１、９２３、９２５のクロック入力端子ＣＬＫへはインバータ９２６を介して内部クロック信号Ｋａの反転信号が与えられる。フリップフロップ９２０〜９２５の各々は、そのクロック入力端子ＣＬＫへ与えられるクロック信号がハイレベルのときにスルー状態となり、そのクロック入力端子ＣＬＫへ与えられるクロック信号がローレベルのときにラッチ状態となる。   FIG. 28 is a diagram showing a specific configuration of the latency counter shown in FIG. In FIG. 28, the latency counter 904 includes a plurality of cascade-connected flip-flops 920 to 925. Each of flip-flops 921 to 925 includes a clock signal input terminal CLK, signal input terminals D and / D, a reset terminal R, and signal output terminals Q and / Q. Internal clock signal Ka (corresponding to DRAM internal clock signal DK) is applied to clock input terminals CLK of flip-flops 920, 922, and 924, and clock input terminals CLK of flip-flops 921, 923, and 925 are connected via an inverter 926. Thus, an inverted signal of the internal clock signal Ka is given. Each of flip-flops 920 to 925 is in a through state when the clock signal applied to its clock input terminal CLK is at a high level, and is in a latched state when the clock signal applied to its clock input terminal CLK is at a low level.

初段のフリップフロップ９２０の信号入力端子ＤへはＤＲＡＭリードコマンド検出信号ＤＲＴｍが与えられ、この初段のフリップフロップ９２０の信号入力端子／Ｄへはインバータ９２７を介して、リードコマンド検出信号ＤＲＴｍが与えられる。フリップフロップ９２１〜９２５の各々は、前段のフリップフロップの出力Ｑおよび／Ｑはその入力端子Ｄおよび／Ｄにおける。   A DRAM read command detection signal DRTm is supplied to the signal input terminal D of the first flip-flop 920, and a read command detection signal DRTm is supplied to the signal input terminal / D of the first flip-flop 920 via the inverter 927. . In each of the flip-flops 921 to 925, the outputs Q and / Q of the preceding flip-flop are at the input terminals D and / D.

レイテンシカウンタ９０４はさらにレイテンシ１設定信号ＬＡＴ１に応答してフリップフロップ９２０の出力を通過させる３状態バッファ回路９３０と、レイテンシ２設定信号に応答して導通し、フリップフロップ９２２の出力Ｑ３を通過させる３状態バッファ回路９３１と、レイテンシ３設定信号ＬＡＴ３に応答して導通し、フリップフロップ９２４の出力Ｑ５を通過させる３状態バッファ回路９３２を含む。３状態バッファ回路９３０〜９３２の出力部はワイヤードＯＲ接続される。   The latency counter 904 further conducts in response to the latency 2 setting signal, and passes through the output Q3 of the flip-flop 922 in a three-state buffer circuit 930 that passes the output of the flip-flop 920 in response to the latency 1 setting signal LAT1. It includes a state buffer circuit 931 and a three-state buffer circuit 932 that conducts in response to the latency 3 setting signal LAT3 and passes the output Q5 of the flip-flop 924. The output portions of the three-state buffer circuits 930 to 932 are wired OR connected.

レイテンシ設定信号ＬＡＴ１、ＬＡＴ２およびＬＡＴ３は、たとえばコマンドレジスタであるレイテンシ設定回路９４０から生成される。このレイテンシ設定回路９４０では、セットコマンドレジスタモードＳＣＲなどの特殊モード時において外部からデータが与えられ、レイテンシが設定される。   The latency setting signals LAT1, LAT2, and LAT3 are generated from a latency setting circuit 940 that is a command register, for example. In the latency setting circuit 940, data is given from the outside in a special mode such as the set command register mode SCR, and the latency is set.

図２９は、図２８に示すフリップフロップの具体的構成の一例を示す図である。図２９において、フリップフロップＦＦは、入力端子Ｄに与えられる入力信号ＩＮと内部クロック信号Ｋａを受ける２入力ＮＡＮＤ回路１６６０と、入力端子／Ｄに与えられる入力信号／ＩＮと内部クロック信号Ｋａを受ける２入力ＮＡＮＤ回路１６６２と、ラッチ回路を構成するＮＡＮＤ回路１６６４および１６６６を含む。   FIG. 29 shows an example of a specific configuration of the flip-flop shown in FIG. 29, flip-flop FF receives a two-input NAND circuit 1660 receiving input signal IN and internal clock signal Ka applied to input terminal D, and receives input signal / IN and internal clock signal Ka applied to input terminal / D. It includes a 2-input NAND circuit 1662 and NAND circuits 1664 and 1666 forming a latch circuit.

ＮＡＮＤ回路１６６４は、ＮＡＮＤ回路１６６０の出力とＮＡＮＤ回路１６６６の出力を受ける。ＮＡＮＤ回路１６６６は、ＮＡＮＤ回路１６６２の出力とＮＡＮＤ回路１６６４の出力を受ける。ＮＡＮＤ回路１６６４の出力部はデータ出力端子Ｑに接続され、ＮＡＮＤ回路１６６６の出力部はデータ出力端子／Ｑに接続される。まず図２９に示すフリップフロップの動作をその動作波形図である図３０を参照して説明する。   NAND circuit 1664 receives the output of NAND circuit 1660 and the output of NAND circuit 1666. NAND circuit 1666 receives the output of NAND circuit 1662 and the output of NAND circuit 1664. An output portion of NAND circuit 1664 is connected to data output terminal Q, and an output portion of NAND circuit 1666 is connected to data output terminal / Q. First, the operation of the flip-flop shown in FIG. 29 will be described with reference to FIG.

内部クロック信号Ｋａがローレベルのとき、ＮＡＮＤ回路１６６０および１６６２の出力はハイレベルであり、ＮＡＮＤ回路１６６４および１６６６の出力は変化しない。すなわちラッチ状態にある。   When internal clock signal Ka is at a low level, the outputs of NAND circuits 1660 and 1662 are at a high level, and the outputs of NAND circuits 1664 and 1666 do not change. That is, it is in a latched state.

内部クロック信号ＫａがハイレベルとなるとＮＡＮＤ回路１６６０および１６６２はインバータバッファとして動作し、ＮＡＮＤ回路１６６４および１６６６の出力は入力信号ＩＮおよび／ＩＮの状態に応じて変化する。今、入力信号ＩＮがハイレベルであるため、出力Ｑがハイレベルとなる。   When internal clock signal Ka goes high, NAND circuits 1660 and 1662 operate as inverter buffers, and the outputs of NAND circuits 1664 and 1666 change according to the states of input signals IN and / IN. Since the input signal IN is at high level now, the output Q is at high level.

クロック信号Ｋａがローレベルに立下ると、フリップフロップＦＦはラッチ状態となる。   When the clock signal Ka falls to the low level, the flip-flop FF enters the latch state.

クロック信号Ｋａがハイレベルとなったとき、入力信号ＩＮがローレベルにあれば、ＮＡＮＤ回路１６６０の出力がハイレベル、ＮＡＮＤ回路１６６２の出力がローレベルとなる。これにより、ＮＡＮＤ回路１６６６の出力がハイレベルとなり、ＮＡＮＤ回路１６６４の出力がローレベルとなる。   When the clock signal Ka becomes high level and the input signal IN is at low level, the output of the NAND circuit 1660 becomes high level and the output of the NAND circuit 1662 becomes low level. As a result, the output of the NAND circuit 1666 becomes high level, and the output of the NAND circuit 1664 becomes low level.

フリップフロップＦＦは、クロック信号Ｋａがハイレベルのときに入力信号ＩＮに応じてその出力Ｑが変化し、クロック信号Ｋａがローレベルのときには入力信号ＩＮの状態にかかわらず出力Ｑを保持する。すなわち、フリップフロップＦＦは、クロック信号Ｋａがハイレベルのときにスルー状態となり、クロック信号Ｋａがローレベルのときにラッチ状態となる。   The flip-flop FF changes its output Q according to the input signal IN when the clock signal Ka is high level, and holds the output Q regardless of the state of the input signal IN when the clock signal Ka is low level. That is, the flip-flop FF is in a through state when the clock signal Ka is at a high level, and is in a latch state when the clock signal Ka is at a low level.

次に、この図２８に示すレイテンシカウンタ９０４の動作をその動作波形図である図３１を参照して説明する。   Next, the operation of the latency counter 904 shown in FIG. 28 will be described with reference to FIG.

クロックサイクル０において、ＤＲＡＭリードコマンド検出信号ＤＲＴｍが活性状態となる。このリードコマンド検出信号ＤＲＴｍに応答して、フリップフロップ９２１〜９２５がリセットされ、その出力Ｑ２〜Ｑ６はローレベルとなる。   In clock cycle 0, DRAM read command detection signal DRTm is activated. In response to the read command detection signal DRTm, the flip-flops 921 to 925 are reset, and their outputs Q2 to Q6 are at a low level.

フリップフロップ９２０は、クロック信号Ｋａがハイレベルにあり、スルー状態となっているため、このリードコマンド検出信号ＤＲＴｍに従ってその出力Ｑ１をハイレベルに立上げ（フリップフロップ９２０のリセット入力へはリードコマンド検出信号ＤＲＴｍは与えられていない）。またこの出力Ｑ１はクロック信号Ｋａがローレベルに立下るとラッチされる。   Since the flip-flop 920 is in the through state since the clock signal Ka is at the high level, its output Q1 is raised to the high level according to the read command detection signal DRTm (the read command is detected to the reset input of the flip-flop 920). The signal DRTm is not given). The output Q1 is latched when the clock signal Ka falls to a low level.

フリップフロップ９２１がこのクロック信号Ｋａのローレベルの立下りに応答してスルー状態となり、フリップフロップ９２０の出力Ｑ１に従ってその出力Ｑ２をハイレベルに立上げる。以降この動作が繰返され、クロック信号Ｋａの半サイクルごとにフリップフロップ９２２〜９２５の出力Ｑ３〜Ｑ６が１クロックサイクル期間ハイレベルとなる。   The flip-flop 921 enters a through state in response to the falling of the clock signal Ka at the low level, and raises its output Q2 to the high level in accordance with the output Q1 of the flip-flop 920. Thereafter, this operation is repeated, and the outputs Q3 to Q6 of the flip-flops 922 to 925 become high level for one clock cycle every half cycle of the clock signal Ka.

今、レイテンシが３に設定されているため、３状態バッファ９３２が導通状態である。したがって、フリップフロップ９２４の出力Ｑ５がハイレベルとなったとき、すなわちクロックサイクル２においてカウントアップ信号φｕｐがハイレベルに立上り、ゲート回路９０６（図２４参照）へ与えられる。   Since the latency is now set to 3, the 3-state buffer 932 is in a conducting state. Therefore, when output Q5 of flip-flop 924 becomes high level, that is, in clock cycle 2, count up signal φup rises to high level and is applied to gate circuit 906 (see FIG. 24).

クロックサイクル５において再びリードコマンド検出信号ＤＲＴｍがハイレベルへ立上ると、再びレイテンシカウンタ９０４はカウント動作を実行する。   When the read command detection signal DRTm rises to the high level again in the clock cycle 5, the latency counter 904 executes the count operation again.

クロックサイクル７において、再びリードコマンド検出信号ＤＲＴｍがハイレベルとなると、２段目以降のフリップフロップ９２１〜９２５の出力がリセットされる。初段のフリップフロップ９２０の出力Ｑ１がこのリードコマンド検出信号ＤＲＴｍに従って再びハイレベルとなる。したがって、レイテンシカウンタ９０４はこのクロックサイクル７において与えられたＤＲＡＭリードコマンド検出信号ＤＲＴｍによりそのカウント値が初期値にリセットされ、レイテンシカウンタ９０４が再びカウント動作を実行する。クロックサイクル７から２クロックサイクル経過したクロックサイクル９において、フリップフロップ９２４の出力Ｑ５がハイレベルへ立上り、カウントアップ信号φｕｐが１クロックサイクル期間ハイレベルへ立上る。   In clock cycle 7, when the read command detection signal DRTm becomes high level again, the outputs of the second and subsequent flip-flops 921 to 925 are reset. The output Q1 of the first-stage flip-flop 920 becomes high level again according to the read command detection signal DRTm. Therefore, latency counter 904 is reset to its initial value by DRAM read command detection signal DRTm applied in clock cycle 7, and latency counter 904 executes the counting operation again. In clock cycle 9 after two clock cycles have elapsed from clock cycle 7, output Q5 of flip-flop 924 rises to a high level, and count up signal φup rises to a high level for one clock cycle.

上述のように、初段のフリップフロップ９２０を除くフリップフロップ９２１〜９２５をリードコマンド検出信号ＤＲＴｍに応答してリセットすることにより、確実に新たに与えられたリードコマンド検出信号ＤＲＴｍに従ってレイテンシをカウントすることができる。   As described above, the flip-flops 921 to 925 except for the first-stage flip-flop 920 are reset in response to the read command detection signal DRTm, thereby reliably counting the latency according to the newly given read command detection signal DRTm. Can do.

上述のように、リードデータ転送バッファ回路において、データが不確定となる期間をなくすことにより、図３２に示すように、外部処理装置はノーウエイトでＤＲＡＭアレイの異なる列ブロックへ連続的にアクセスすることができる。以下、図３２を参照して連続アクセス動作について説明する。   As described above, in the read data transfer buffer circuit, by eliminating the period during which data is indefinite, as shown in FIG. 32, the external processing device continuously accesses different column blocks of the DRAM array in a no-wait state. be able to. Hereinafter, the continuous access operation will be described with reference to FIG.

図３２においては、レイテンシ３の場合のデータの読出動作が示される。クロックサイクル４においてＤＲＡＭリードトランスファーモードＤＲＴが指定される。レイテンシ３が経過したクロックサイクル７において、バッファリードモードＢＲが指定され、このとき同時にデータ転送モードＤＲＴが指定される。最初のデータ転送モードＤＲＴにより選択されたＤＲＡＭアレイ内のデータブロックＣ１のうち、ＳＲＡＭアドレスＡｓ０〜Ａｓ１１に従ってデータが読出される。   FIG. 32 shows a data read operation in the case of latency 3. In clock cycle 4, DRAM read transfer mode DRT is designated. In clock cycle 7 in which latency 3 has elapsed, buffer read mode BR is designated, and at this time, data transfer mode DRT is designated. In the data block C1 in the DRAM array selected by the first data transfer mode DRT, data is read according to the SRAM addresses As0 to As11.

クロックサイクル９において、クロックサイクル７において与えられたモードＤＲＴに従ってスレーブデータレジスタＳＤＴＢＲの内容が変わる。このサイクル９において与えられたアドレスＢ３に対応して読出されるデータＢ３は、サイクル８においてスレーブデータレジスタＳＤＴＢＲに格納されていたデータである。サイクル１０において、バッファリードモードＢＲが指定されると、このサイクル１０から以降読出されるデータはデータブロックＣ２に含まれるデータである。   In clock cycle 9, the content of slave data register SDTBR changes according to mode DRT given in clock cycle 7. Data B3 read corresponding to address B3 applied in cycle 9 is data stored in slave data register SDTBR in cycle 8. When the buffer read mode BR is designated in cycle 10, the data read thereafter from cycle 10 is data included in data block C2.

図３２に示すように、スレーブデータレジスタＤＴＢＲにおいては、その格納データが利用されていないときにのみデータ転送が実行されている。このため、図２０に示す動作波形図と比べてウエイト時間が必要とされないため、高速でデータを処理することができる。特に、ビデオ用途などにおいて、画像データを処理する場合、次に与えられるアドレス信号は予めわかっている。したがって、列ブロックのデータがすべて読出される前に、データ転送モードＤＲＴを実行すれば、ノーウエイトで画像データを処理することができ、高速で動作する画像処理システムを構築することができる。   As shown in FIG. 32, in the slave data register DTBR, data transfer is executed only when the stored data is not used. Therefore, a wait time is not required as compared with the operation waveform diagram shown in FIG. 20, and data can be processed at high speed. In particular, when processing image data in a video application or the like, an address signal to be given next is known in advance. Therefore, if the data transfer mode DRT is executed before all the data in the column block is read, the image data can be processed in a no-wait state, and an image processing system that operates at high speed can be constructed.

［外部信号入力バッファの詳細構成］
図３３は、図６に示すＫバッファの具体的構成を示す図である。図３３において、Ｋバッファ２０３は、外部クロック信号Ｋの立上がりに応答してセットされ、クロックサンプリング禁止信号ＫＤＩＳに応答してリセットされるフリップフロップ２００２と、フリップフロップ２００２の出力ノード２Ｙ上の信号を反転するインバータ回路２００３と、外部クロック信号Ｋとインバータ回路２００３の出力信号とを受けるＡＮＤ回路２００４を含む。ＡＮＤ回路２００４から第１の内部クロック信号ＳＫＴが発生される。フリップフロップ２００２は、一方入力と出力とが交差結合されたＮＡＮＤ回路２０１１および２０１２を含む。ＮＡＮＤ回路２０１１および２０１２は、それぞれの他方入力にサンプリング禁止信号ＫＤＩＳおよび外部クロック信号Ｋを受ける。 [Detailed configuration of external signal input buffer]
FIG. 33 is a diagram showing a specific configuration of the K buffer shown in FIG. In FIG. 33, a K buffer 203 is set in response to the rise of the external clock signal K, resets in response to the clock sampling inhibition signal KDIS, and a signal on the output node 2Y of the flip flop 2002. Inverting inverter circuit 2003 and AND circuit 2004 receiving external clock signal K and the output signal of inverter circuit 2003 are included. A first internal clock signal SKT is generated from AND circuit 2004. Flip-flop 2002 includes NAND circuits 2011 and 2012 whose one input and output are cross-coupled. NAND circuits 2011 and 2012 receive sampling inhibition signal KDIS and external clock signal K at their other inputs.

Ｋバッファ２０３は、さらに、第１の内部クロック信号ＳＫＴに応答してクロックサンプリング禁止信号ＫＤＩＳをローレベルに立下げるためのｎチャネルＭＯＳトランジスタ２００５と、クロックサンプリング禁止信号ＫＤＩＳを反転して第２の内部クロック信号ＳＫを発生するインバータ回路２００７と、第２の内部クロック信号ＳＫを反転するインバータ回路２００６を含む。インバータ回路２００６および２００７はラッチ回路を構成する。トランジスタ２００５がクロックサンプリング禁止信号ＫＤＩＳをローレベルに立下げるため、インバータ回路２００６の駆動力は小さくされる。ＡＮＤ回路２００４は、ＭＯＳトランジスタ２００５のみを駆動するため、そのサイズは比較的小さくされ、すなわち電流駆動力は小さくされる。   The K buffer 203 further inverts the clock sampling inhibition signal KDIS by inversion of the clock sampling inhibition signal KDIS and the n-channel MOS transistor 2005 for lowering the clock sampling inhibition signal KDIS to the low level in response to the first internal clock signal SKT. An inverter circuit 2007 for generating the internal clock signal SK and an inverter circuit 2006 for inverting the second internal clock signal SK are included. Inverter circuits 2006 and 2007 constitute a latch circuit. Since the transistor 2005 lowers the clock sampling inhibition signal KDIS to a low level, the driving power of the inverter circuit 2006 is reduced. Since the AND circuit 2004 drives only the MOS transistor 2005, the size thereof is relatively small, that is, the current driving force is reduced.

Ｋバッファ２０３はさらに、第２の内部クロック信号ＳＫを所定時間遅延させる遅延回路２００８と、遅延回路２００８の出力信号と第２の内部クロック信号ＳＫとを受けるＮＡＮＤ回路２００９と、ＮＡＮＤ回路２００９の出力に応答してクロックサンプリング禁止信号ＫＤＩＳを電源電位レベルへ立上げるｐチャネルＭＯＳトランジスタ２０１０を含む。遅延回路２００８およびＮＡＮＤ回路２００９はワンショットパルス発生回路を構成する。このワンショットパルスの発生タイミングは遅延回路２００８の遅延時間により決定される。次にこの図３３に示すＫバッファの動作をその動作波形図である図３４を参照して説明する。   The K buffer 203 further includes a delay circuit 2008 that delays the second internal clock signal SK for a predetermined time, a NAND circuit 2009 that receives the output signal of the delay circuit 2008 and the second internal clock signal SK, and an output of the NAND circuit 2009. In response to this, a p-channel MOS transistor 2010 is included which raises clock sampling inhibition signal KDIS to the power supply potential level. Delay circuit 2008 and NAND circuit 2009 constitute a one-shot pulse generation circuit. The one-shot pulse generation timing is determined by the delay time of the delay circuit 2008. Next, the operation of the K buffer shown in FIG. 33 will be described with reference to FIG.

外部クロック信号Ｋが“Ｌ”のとき、クロックサンプリング禁止信号ＫＤＩＳは“Ｈ”になり、ＮＡＮＤ回路２０１２の出力が“Ｈ”にあり、またＮＡＮＤ回路２０１１の出力信号が“Ｌ”にある。ＮＡＮＤ回路２０１１の出力信号を受けるインバータ回路２００３は、“Ｈ”の信号を出力している。   When the external clock signal K is “L”, the clock sampling inhibition signal KDIS is “H”, the output of the NAND circuit 2012 is “H”, and the output signal of the NAND circuit 2011 is “L”. The inverter circuit 2003 that receives the output signal of the NAND circuit 2011 outputs an “H” signal.

外部クロック信号Ｋが“Ｈ”となると、ＡＮＤ回路回路２００４の出力信号ＳＫＴが“Ｈ”となり、ＭＯＳトランジスタ２００５がオン状態となり、クロックサンプリング禁止信号ＫＤＩＳが“Ｌ”に立下がる。“Ｌ”のクロックサンプリング禁止信号ＫＤＩＳに応答して、インバータ回路２００７は第２の内部クロック信号ＳＫを“Ｈ”に立上げる。第２の内部クロック信号ＳＫが“Ｈ”に立上がってから、遅延回路２００８が有する遅延時間が経過すると、ＮＡＮＤ回路２００９の出力信号が“Ｌ”となり、ＭＯＳトランジスタ２０１０がオン状態となる。これにより、クロックサンプリング禁止信号ＫＤＩＳが“Ｈ”に立上がり、また第２の内部クロック信号ＳＫがインバータ回路２００７により“Ｌ”となる。   When the external clock signal K becomes “H”, the output signal SKT of the AND circuit circuit 2004 becomes “H”, the MOS transistor 2005 is turned on, and the clock sampling inhibition signal KDIS falls to “L”. In response to the “L” clock sampling inhibition signal KDIS, the inverter circuit 2007 raises the second internal clock signal SK to “H”. When the delay time of the delay circuit 2008 elapses after the second internal clock signal SK rises to “H”, the output signal of the NAND circuit 2009 becomes “L” and the MOS transistor 2010 is turned on. As a result, the clock sampling inhibition signal KDIS rises to “H”, and the second internal clock signal SK becomes “L” by the inverter circuit 2007.

一方、“Ｌ”のクロックサンプリング禁止信号ＫＤＩＳに応答して、ＮＡＮＤ回路２０１１の出力信号（ノード２Ｙの信号）が“Ｈ”に立上がり（外部クロック信号Ｋはこのときまだ“Ｈ”にある）、インバータ回路２００３の出力信号（ノード３Ｙの信号）が“Ｌ”となり、ＮＡＮＤ回路２００４を通して、ノード４Ｙ上の第１の内部クロック信号ＳＫＴが“Ｌ”となる。   On the other hand, in response to the “L” clock sampling inhibition signal KDIS, the output signal of the NAND circuit 2011 (the signal of the node 2Y) rises to “H” (the external clock signal K is still “H” at this time), The output signal of the inverter circuit 2003 (the signal of the node 3Y) becomes “L”, and the first internal clock signal SKT on the node 4Y becomes “L” through the NAND circuit 2004.

したがって、第１の内部クロック信号ＳＫＴが“Ｈ”にある時間は、フリップフロップ２００２の状態反転に要する時間、インバータ回路２００３の有する遅延時間およびＡＮＤ回路２００４の有する遅延時間により決定される。この“Ｌ”の第１の内部クロック信号ＳＫＴに応答して、ＭＯＳトランジスタ２００５がオフ状態となる。   Therefore, the time during which the first internal clock signal SKT is at “H” is determined by the time required for inversion of the state of the flip-flop 2002, the delay time of the inverter circuit 2003, and the delay time of the AND circuit 2004. In response to the “L” first internal clock signal SKT, the MOS transistor 2005 is turned off.

ＭＯＳトランジスタ２００５がオフ状態となった後に、ＮＡＮＤ回路２００９の出力信号（ノード５Ｙ上の信号）が“Ｌ”となり、ＭＯＳトランジスタ２０１０がオン状態となる。クロックサンプリング信号ＫＤＩＳがトランジスタ２０１０により“Ｈ”となるとインバータ回路２００７により、第２の内部クロック信号ＳＫが“Ｌ”となり、応じてＮＡＮＤ回路２００９の出力信号が“Ｈ”となり、ＭＯＳトランジスタ２０１０がオフ状態となる。   After the MOS transistor 2005 is turned off, the output signal of the NAND circuit 2009 (signal on the node 5Y) becomes “L”, and the MOS transistor 2010 is turned on. When the clock sampling signal KDIS is set to “H” by the transistor 2010, the second internal clock signal SK is set to “L” by the inverter circuit 2007. Accordingly, the output signal of the NAND circuit 2009 is set to “H” and the MOS transistor 2010 is turned off. It becomes a state.

外部クロック信号Ｋが“Ｌ”に立下がると、ＮＡＮＤ回路２０１２の出力（ノード１Ｙ上の信号）が“Ｈ”となり、ＮＡＮＤ回路２０１１の出力信号が“Ｌ”となる。   When the external clock signal K falls to “L”, the output of the NAND circuit 2012 (signal on the node 1Y) becomes “H”, and the output signal of the NAND circuit 2011 becomes “L”.

上述のように、第２の内部クロック信号ＳＫは、外部クロック信号Ｋの立上がりに応答して“Ｈ”に立上がり、回路固有の遅延時間（遅延回路２００８、ＮＡＮＤ回路２００９、トランジスタ２０１０、およびインバータ回路２００６および２００７が与える遅延時間）に従って“Ｌ”に立下がる。したがってこの第２の内部クロック信号ＳＫが“Ｈ”となる期間は外部クロック信号Ｋの“Ｈ”の期間と関係なく常に一定となる。同期型半導体記憶装置においては、この内部クロック信号ＳＫに従って、内部回路の動作開始タイミングの決定、外部信号のラッチなどが実行される。したがって、このようにＫバッファにおいて、外部クロック信号Ｋの立上がりに応答して、パルス幅一定の内部クロック信号を発生することにより、内部回路の動作タイミングを、外部クロック信号Ｋの立上がりに対して常に一定とすることができ、内部信号のタイミングマージンを小さくすることができ、高速動作を実現することができる（外部クロック信号Ｋの立下がりの歪みを考慮してタイミングマージンを決定する必要がないため）。   As described above, the second internal clock signal SK rises to “H” in response to the rise of the external clock signal K, and delay time inherent to the circuit (delay circuit 2008, NAND circuit 2009, transistor 2010, and inverter circuit). It falls to “L” according to the delay time given by 2006 and 2007). Therefore, the period during which the second internal clock signal SK is “H” is always constant regardless of the “H” period of the external clock signal K. In the synchronous semiconductor memory device, determination of the operation start timing of the internal circuit, latching of an external signal, and the like are executed in accordance with the internal clock signal SK. Therefore, in this way, in the K buffer, in response to the rise of the external clock signal K, the internal clock signal having a constant pulse width is generated, so that the operation timing of the internal circuit is always set to the rise of the external clock signal K. The internal signal timing margin can be reduced and high-speed operation can be realized (because there is no need to determine the timing margin in consideration of the falling distortion of the external clock signal K). ).

また、第１の内部クロック信号ＳＫＴも内部クロック信号Ｋの立上がりに応答して立上がり、この回路内部により与えられる一定の遅延時間により“Ｌ”に立下がっている。これにより、この第１の内部クロック信号ＳＫＴも“Ｈ”の期間を外部クロック信号Ｋのそれと無関係に常時一定とすることができ、安定な第２の内部クロック信号ＳＫが発生されるのを保証する。ｎチャネルＭＯＳトランジスタ２００５は、第２の内部クロック信号ＳＫを“Ｈ”に立上げる、すなわちクロックサンプリング禁止信号ＫＤＩＳを“Ｌ”に立下げることが要求されるだけである。第２の内部クロック信号ＳＫを“Ｌ”に立下げる（クロックサンプリング禁止信号ＫＤＩＳを“Ｈ”に立上げる）のはプルアップ用ｐチャネルＭＯＳトランジスタ２０１０が実行しており、またこの第２の内部クロック信号ＳＫおよびクロックサンプリング禁止信号ＫＤＩＳの信号レベルの保持はインバータ回路２００６および２００７で形成されるラッチ回路で実現されているためである。したがって、トランジスタ２００５および２０１０に対してはそれほど大きな電流駆動力は要求されず、消費電流を小さくすることができる。また、ＡＮＤ回路２００４は、ｎチャネルＭＯＳトランジスタ２００５のみを駆動する能力が要求されるだけであり、その駆動能力を小さくすることができ、サイズを小さくすることができる。これはＮＡＮＤ回路２００９についても同様である。したがって、回路規模を増大させることなく安定に内部クロック信号を発生することができる。   The first internal clock signal SKT also rises in response to the rise of the internal clock signal K, and falls to “L” by a certain delay time given by the inside of the circuit. As a result, the first internal clock signal SKT can also be made constant at any time regardless of the external clock signal K, and the stable second internal clock signal SK is generated. To do. The n-channel MOS transistor 2005 is only required to raise the second internal clock signal SK to “H”, that is, to lower the clock sampling inhibition signal KDIS to “L”. The second internal clock signal SK is lowered to “L” (the clock sampling inhibition signal KDIS is raised to “H”) by the pull-up p-channel MOS transistor 2010, and this second internal clock signal SK is raised. This is because the holding of the signal levels of the clock signal SK and the clock sampling inhibition signal KDIS is realized by a latch circuit formed by the inverter circuits 2006 and 2007. Therefore, the transistors 2005 and 2010 do not require a large current driving capability, and the current consumption can be reduced. The AND circuit 2004 is only required to have the ability to drive only the n-channel MOS transistor 2005, so that the driving ability can be reduced and the size can be reduced. The same applies to the NAND circuit 2009. Therefore, the internal clock signal can be generated stably without increasing the circuit scale.

また外部クロック信号Ｋから第１の内部クロック信号ＳＫＴ発生までのゲートの段数は、ＡＮＤ回路２００４一段である。フリップフロップ２００２およびインバータ回路２００３の出力信号は外部クロック信号Ｋが“Ｌ”のときにリセットされている。したがって、この第１の内部クロック信号ＳＫＴの外部クロック信号Ｋに対する遅延時間を小さくすることができ、高速で内部クロック信号を発生することができる。   The number of gate stages from the external clock signal K to the generation of the first internal clock signal SKT is one AND circuit 2004. The output signals of the flip-flop 2002 and the inverter circuit 2003 are reset when the external clock signal K is “L”. Therefore, the delay time of the first internal clock signal SKT with respect to the external clock signal K can be reduced, and the internal clock signal can be generated at high speed.

クロック信号ＳＫは数多くの内部回路を駆動する必要がある。Ｋバッファを複数の直列に接続されたインバータ回路を用いて構成する場合、遅延時間が大きくなる。最終出力段のインバータ回路には大きな駆動力が要求され、この大きな駆動力を有するインバータ回路を遅延時間を小さくして駆動するためには、順次インバータ回路の駆動力を大きくして直列に接続する必要がある。しかしながら、このような構成では、インバータ回路の段数が多くなり、回路規模が大きくなるとともに、外部クロック信号Ｋに対する遅延時間が増大する。一方、図３３に示すようなＫバッファを用いれば、大きな駆動力を要求されるのは、インバータ回路２００７だけである。したがって、回路規模を増加させることなく、より少ない遅延時間（トランジスタ２００５およびインバータ回路２００７により遅延時間）で内部クロック信号ＳＫを発生することができる。   The clock signal SK needs to drive many internal circuits. When the K buffer is configured using a plurality of inverter circuits connected in series, the delay time is increased. The inverter circuit at the final output stage requires a large driving force. In order to drive an inverter circuit having such a large driving force with a reduced delay time, the driving force of the inverter circuit is sequentially increased and connected in series. There is a need. However, with such a configuration, the number of inverter circuits increases, the circuit scale increases, and the delay time with respect to the external clock signal K increases. On the other hand, when the K buffer as shown in FIG. 33 is used, only the inverter circuit 2007 requires a large driving force. Therefore, the internal clock signal SK can be generated with a smaller delay time (delay time by the transistor 2005 and the inverter circuit 2007) without increasing the circuit scale.

図３５は、内部クロック信号発生部の構成を詳細に示すブロック図である。この図３５に示す内部クロック信号発生部は図５および図６に示すＫバッファ／タイミング回路およびマスク回路両者の構成に対応する。   FIG. 35 is a block diagram showing in detail the configuration of the internal clock signal generator. The internal clock signal generator shown in FIG. 35 corresponds to the configuration of both the K buffer / timing circuit and the mask circuit shown in FIGS.

図３５において、内部クロック信号発生部は、外部ＳＲＡＭ用クロックマスク信号ＣＭｓ♯を受け、内部クロックマスク信号ＺＣＭＳＦを発生する入力バッファ２１０２と、外部ＤＲＡＭ用クロックマスク信号ＣＭｄ♯と内部で発生されるリフレッシュモード検出信号ＺＲＦＳとを受け、内部クロックマスク信号ＺＣＭＤＦおよびパワーダウン判定活性化信号ＰＫＥを発生する入力バッファ２１０４と、パワーダウン判定活性化信号ＰＫＥに応答して活性化され、外部クロック信号Ｋに従ってパワーダウンモード判定用クロック信号ＰＫおよびＰＫＴおよび外部クロックサンプリング禁止信号ＫＤＩＳを発生するパワーダウン判定用内部クロック信号発生回路２１０６を含む。入力バッファ２１０４へリフレッシュモード検出信号ＺＲＦＳが与えられているのは、ＤＲＡＭアレイにおいてセルフリフレッシュ動作が実行されている間外部信号に対しマスクをかけ、新たな動作モードに入るのを禁止するためである。また、信号の頭に付されている文字「Ｚ」はその信号がローレベル（“Ｌ”）のときに活性状態にあることを示す。   In FIG. 35, an internal clock signal generation unit receives an external SRAM clock mask signal CMs # and generates an internal clock mask signal ZCMSF, and an external DRAM clock mask signal CMd # and internally generated refresh. The input buffer 2104 that receives the mode detection signal ZRFS and generates the internal clock mask signal ZCMDF and the power down determination activation signal PKE, and activated in response to the power down determination activation signal PKE. Power down determination internal clock signal generation circuit 2106 for generating down mode determination clock signals PK and PKT and external clock sampling inhibition signal KDIS is included. The reason why the refresh mode detection signal ZRFS is applied to the input buffer 2104 is to mask the external signal while the self-refresh operation is being performed in the DRAM array and to prohibit entry into a new operation mode. . The letter “Z” attached to the head of the signal indicates that the signal is active when the signal is at a low level (“L”).

内部クロック信号発生部はさらに、パワーダウンモード判定用内部クロック信号ＰＫおよびＰＫＴに従ってクロックマスクラッチ信号ＰＬＣを発生するクロックマスクラッチ信号発生回路２１０８と、クロックマスクラッチ信号ＰＬＣに応答して内部クロックマスク信号ＺＣＭＳＦおよびＺＣＭＤＦをラッチするラッチ回路２１１０および２１１２と、パワーダウンモード判定用クロック信号ＰＫとラッチ回路２１１０および２１１２がラッチする信号に従って各々パワーダウンモード検出信号ＺＳＰＤＥおよびＺＤＰＤＥを発生するＳＲＡＭ用パワーダウン信号発生回路２１１４およびＤＲＡＭ用パワーダウン信号発生回路２１１６と、外部クロックサンプリング禁止信号ＫＤＩＳとパワーダウンモード検出信号ＺＳＰＤＥと外部クロック信号Ｋに従ってＳＲＡＭ用内部クロック信号ＳＫを発生するＳＲＡＭ用内部クロック信号発生回路２１１８と、パワーダウンモード検出信号ＺＤＰＤＥおよび外部クロックサンプリング禁止信号ＫＤＩＳと外部クロック信号Ｋとに従ってＤＲＡＭ用内部クロック信号ＤＫを発生するＤＲＡＭ用内部クロック信号発生回路２１２０を含む。   The internal clock signal generator further includes a clock mask latch signal generation circuit 2108 for generating a clock mask latch signal PLC in accordance with the internal clock signals PK and PKT for power down mode determination, and an internal clock mask signal in response to the clock mask latch signal PLC Latch circuits 2110 and 2112 for latching ZCMSF and ZCMDF, and power-down signal generation for SRAM that generates power-down mode detection signals ZSPDE and ZDPDE, respectively, according to clock signal PK for power-down mode determination and signals latched by latch circuits 2110 and 2112 Circuit 2114, DRAM power-down signal generation circuit 2116, external clock sampling inhibition signal KDIS, power-down mode detection signal ZSPDE, and external clock SRAM internal clock signal generation circuit 2118 for generating SRAM internal clock signal SK according to signal K, and power down mode detection signal ZDPDE, external clock sampling inhibition signal KDIS and external clock signal K to generate DRAM internal clock signal DK An internal clock signal generation circuit 2120 for DRAM is included.

この図３５に示す構成において、ＳＲＡＭ用内部クロック信号発生回路２１１８およびＤＲＡＭ用内部クロック信号発生回路２１２０は図５および図６に示すクロック伝達用のゲート回路２０４および１６４とＫバッファ２０３に対応する。残りの回路構成要素は、図５および図６に示すシフトレジスタ部分に対応する。   In the configuration shown in FIG. 35, SRAM internal clock signal generation circuit 2118 and DRAM internal clock signal generation circuit 2120 correspond to clock transmission gate circuits 204 and 164 and K buffer 203 shown in FIGS. The remaining circuit components correspond to the shift register portion shown in FIGS.

パワーダウン判定用内部クロック信号発生回路２１０６はクロックマスクラッチ信号発生回路２１０８を駆動することが要求されるだけであり、その電流消費量は小さい。一方、内部クロック信号発生回路２１１８および２１２０は、数多くの回路を駆動する必要があり、その消費電力量は大きい。したがって、この消費電力の小さな回路において、内部クロックの発生の有無を決定し、消費電力の大きい回路部分の動作を禁止することにより、消費電力を低減することができる。またリフレッシュモード検出信号ＺＲＦＳが活性状態の“Ｌ”にあるとき、信号ＰＫＥを非活性状態とし、パワーダウン判定用内部クロック信号発生回路２１０６における不必要な消費電力を削減する。   The power down determination internal clock signal generation circuit 2106 is only required to drive the clock mask latch signal generation circuit 2108, and its current consumption is small. On the other hand, internal clock signal generation circuits 2118 and 2120 need to drive a large number of circuits, and their power consumption is large. Therefore, it is possible to reduce power consumption by determining whether or not an internal clock is generated in the circuit with low power consumption and prohibiting the operation of the circuit portion with high power consumption. When the refresh mode detection signal ZRFS is in the active state “L”, the signal PKE is inactivated, and unnecessary power consumption in the internal clock signal generation circuit 2106 for power down determination is reduced.

図３６は、図３５に示す入力バッファの具体的構成を示す図である。図３６において、入力バッファ２１０２は、パワーダウンモード判定活性化信号ＺＰＫＥと外部クロックマスク信号ＣＭｓ♯を受ける２入力ＮＯＲ回路２１０２ａと、ＮＯＲ回路２１０２ａの出力を反転するインバータ回路２１０３ａと、インバータ回路２１０３ａの出力安定化のためのｐチャネルＭＯＳトランジスタ２１０２ｂを含む。ｐチャネルＭＯＳトランジスタ２１０２ｂは、インバータ回路２１０３ａの出力が“Ｌ”となったときに導通し、インバータ回路２１０３ａの入力を電源電位レベルに充電する。インバータ回路２１０３ａから内部クロックマスク信号ＺＣＭＳＦが発生される。   FIG. 36 shows a specific configuration of the input buffer shown in FIG. 36, an input buffer 2102 includes a two-input NOR circuit 2102a that receives the power down mode determination activation signal ZPKE and the external clock mask signal CMs #, an inverter circuit 2103a that inverts the output of the NOR circuit 2102a, and an inverter circuit 2103a. A p-channel MOS transistor 2102b for stabilizing the output is included. The p-channel MOS transistor 2102b becomes conductive when the output of the inverter circuit 2103a becomes “L”, and charges the input of the inverter circuit 2103a to the power supply potential level. Internal clock mask signal ZCMSF is generated from inverter circuit 2103a.

入力バッファ２１０４は、信号ＺＰＫＥおよび外部クロックマスク信号ＣＭｄ♯を受けるＮＯＲ回路２１０４ａと、ＮＯＲ回路２１０４ａの出力信号を受けるインバータ回路２１０４ｃと、インバータ回路２１０４ｃの出力信号ＺＣＭＤＦが“Ｌ”のとき導通し、インバータ回路２１０４ｃの入力を電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ２１０４ｂを含む。   Input buffer 2104 conducts when NOR circuit 2104a receiving signal ZPKE and external clock mask signal CMd #, inverter circuit 2104c receiving the output signal of NOR circuit 2104a, and when output signal ZCMDF of inverter circuit 2104c is "L", A p channel MOS transistor 2104b for charging the input of inverter circuit 2104c to the power supply potential level is included.

この内部クロックマスク信号ＺＣＭＤＦを発生する構成は、入力バッファ２１０２と同じである。   The configuration for generating the internal clock mask signal ZCMDF is the same as that of the input buffer 2102.

入力バッファ２１０４はさらに、外部クロックマスク信号ＣＭｄ♯とリフレッシュモード検出信号ＺＲＦＳを受けるＮＯＲ回路２１０４ｄと、ＮＯＲ回路２１０４ｄの出力信号を反転するインバータ回路２１０４ｆと、インバータ回路２１０４ｆの出力信号に応答して導通し、インバータ回路２１０４ｆの入力を電源電位レベルに充電するｐチャネルＭＯＳトランジスタ２１０４ｅを含む。インバータ回路２１０４ｆの出力にはさらに、３段の縦続接続されたインバータ回路２１０４ｇ、２１０４ｈおよび２１０４ｉが設けられる。   Input buffer 2104 further conducts in response to an NOR circuit 2104d receiving external clock mask signal CMd # and refresh mode detection signal ZRFS, an inverter circuit 2104f for inverting the output signal of NOR circuit 2104d, and an output signal of inverter circuit 2104f. P channel MOS transistor 2104e for charging the input of inverter circuit 2104f to the power supply potential level. The output of the inverter circuit 2104f is further provided with three stages of cascaded inverter circuits 2104g, 2104h and 2104i.

外部クロックマスク信号ＣＭｓ♯またはＣＭｄ♯が“Ｌ”となり、パワーダウンモードが指定されたとき内部クロックマスク信号ＺＣＭＳＦまたはＺＣＭＤＦが“Ｌ”となる。   External clock mask signal CMs # or CMd # becomes “L”, and internal clock mask signal ZCMSF or ZCMDF becomes “L” when the power down mode is designated.

リフレッシュモード検出信号ＺＲＦＳが“Ｌ”にあり、ＤＲＡＭ部においてリフレッシュ動作が実行されている場合、パワーダウンモード判定活性化信号ＺＰＫＥは“Ｌ”にある。この場合、外部クロックマスク信号ＣＭｓ♯およびＣＭｄ♯の状態にかかわらず、内部クロックマスク信号ＺＣＭＳＦが“Ｌ”となる。セルフリフレッシュ動作時においては、次に新たな動作モードが指定されるのが確実に禁止される。   When refresh mode detection signal ZRFS is at “L” and the refresh operation is being performed in the DRAM portion, power down mode determination activation signal ZPKE is at “L”. In this case, internal clock mask signal ZCMSF becomes "L" regardless of the states of external clock mask signals CMs # and CMd #. In the self-refresh operation, the next operation mode is definitely prohibited from being designated.

図３７は、図３５に示すパワーダウン判定用内部クロック信号発生回路の具体的構成を示す図である。図３７において、パワーダウン判定用内部クロック信号発生回路２１０６は、外部クロック信号ｅｘｔＫおよび活性化信号ＰＫＥを受けるＮＡＮＤ回路３００２と、ＮＡＮＤ回路３００２の出力信号を反転するインバータ回路３００４と、インバータ回路３００４の出力信号に応答してインバータ回路３００４の入力を接地電位レベルへ放電するｎチャネルＭＯＳトランジスタ３００３を含む。活性化信号ＰＫＥは、図３６に示す信号ＺＰＫＥをインバータ回路を通することにより発生される。ここで、外部クロック信号Ｋを以下の説明においては符号ｅｘｔＫで表わす。内部で発生される信号と外部から与えられる信号の区別を明確にするためである。   FIG. 37 shows a specific configuration of the power down determination internal clock signal generation circuit shown in FIG. In FIG. 37, power down determination internal clock signal generation circuit 2106 includes NAND circuit 3002 receiving external clock signal extK and activation signal PKE, inverter circuit 3004 for inverting the output signal of NAND circuit 3002, and inverter circuit 3004. N channel MOS transistor 3003 for discharging the input of inverter circuit 3004 to the ground potential level in response to the output signal is included. Activation signal PKE is generated by passing signal ZPKE shown in FIG. 36 through an inverter circuit. Here, the external clock signal K is represented by the symbol extK in the following description. This is to clarify the distinction between the signal generated internally and the signal given from the outside.

パワーダウン判定用内部クロック信号発生回路２１０６はさらに、フリップフロップを構成するＮＡＮＤ回路３００６および３００８と、ＮＡＮＤ回路３００８の出力を反転するインバータ回路３０１０と、インバータ回路３０１０の出力信号と外部クロック信号ｅｘｔＫを受けるＮＡＮＤ回路３０１２と、ＮＡＮＤ回路３０１２の出力信号を受けるインバータ回路３０１４を含む。インバータ回路３０１４から内部クロック信号ＰＫＴが発生される。ｎチャネルＭＯＳトランジスタ３０１３は、インバータ回路３０１４の出力が“Ｈ”のときに導通し、インバータ回路３０１４の出力を接地電位レベルに保持する。   Power down determination internal clock signal generation circuit 2106 further includes NAND circuits 3006 and 3008 constituting a flip-flop, inverter circuit 3010 for inverting the output of NAND circuit 3008, the output signal of inverter circuit 3010, and external clock signal extK. NAND circuit 3012 for receiving and inverter circuit 3014 for receiving an output signal of NAND circuit 3012 are included. An internal clock signal PKT is generated from inverter circuit 3014. N-channel MOS transistor 3013 is rendered conductive when the output of inverter circuit 3014 is “H”, and holds the output of inverter circuit 3014 at the ground potential level.

ＮＡＮＤ回路３００８は、外部クロックサンプリング禁止信号ＫＤＩＳと活性化信号ＰＫＥとＮＡＮＤ回路３００６の出力信号とを受ける。ＮＡＮＤ回路３００６は、ＮＡＮＤ回路３００８の出力信号とインバータ回路３００４の出力信号とを受ける。   NAND circuit 3008 receives external clock sampling inhibition signal KDIS, activation signal PKE, and an output signal of NAND circuit 3006. NAND circuit 3006 receives the output signal of NAND circuit 3008 and the output signal of inverter circuit 3004.

パワーダウン判定用内部クロック信号発生回路２１０６は、さらにインバータ回路３０１４から発生される内部クロック信号ＰＫＴとインバータ回路３０１８から発生される内部クロック信号ＰＫを受けるＮＯＲ回路３０１６と、ＮＯＲ回路３０１６の出力信号を反転して内部クロック信号ＰＫを発生するインバータ回路３０１８と、インバータ回路３０１８の出力信号を所定時間遅延させるための遅延回路３０２０と、インバータ回路３０１８の出力信号（信号ＰＫ）を受けるＮＡＮＤ回路３０２２と、ＮＡＮＤ回路３０２２の出力信号を反転するインバータ回路３０２４と、インバータ回路３０２４の出力信号と活性化信号ＰＫＥを受けるＮＡＮＤ回路３０２６と、ＮＡＮＤ回路３０２６の出力に応答して導通し、インバータ回路３０１８の入力を電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ３０２８と、インバータ回路３０１８の出力信号に応答して導通し、インバータ回路３０１８の入力を電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ３０３０を含む。   Power down determination internal clock signal generation circuit 2106 further receives a NOR circuit 3016 receiving internal clock signal PKT generated from inverter circuit 3014 and an internal clock signal PK generated from inverter circuit 3018, and an output signal of NOR circuit 3016. An inverter circuit 3018 that inverts and generates an internal clock signal PK, a delay circuit 3020 for delaying an output signal of the inverter circuit 3018 for a predetermined time, a NAND circuit 3022 that receives an output signal (signal PK) of the inverter circuit 3018, Inverter circuit 3024 for inverting the output signal of NAND circuit 3022, NAND circuit 3026 for receiving the output signal of inverter circuit 3024 and activation signal PKE, and conducting in response to the output of NAND circuit 3026, inverter circuit 301 A p-channel MOS transistor 3028 for charging the input to the power supply potential level, and turned on in response to the output signal of inverter circuit 3018 includes a p-channel MOS transistor 3030 for charging the input of the inverter circuit 3018 to the power supply potential level.

ｐチャネルＭＯＳトランジスタ３０２８は、インバータ回路３０１８の入力をプルアップする機能を備え、図３３に示すｐチャネルＭＯＳトランジスタ２０１０に対応する。ｐチャネルＭＯＳトランジスタ３０３０は、信号ＰＫの“Ｈ”レベルを保持する機能を備え、図３３に示す構成においてインバータ回路２００６の機能を実現する。ＮＯＲ回路３０１６は、図３３に示す構成において、ｎチャネルＭＯＳトランジスタ２００５の機能を実現する。   P channel MOS transistor 3028 has a function of pulling up the input of inverter circuit 3018, and corresponds to p channel MOS transistor 2010 shown in FIG. The p-channel MOS transistor 3030 has a function of holding the “H” level of the signal PK, and realizes the function of the inverter circuit 2006 in the configuration shown in FIG. NOR circuit 3016 implements the function of n-channel MOS transistor 2005 in the configuration shown in FIG.

遅延回路は、インバータ回路ＩＧと２入力ＮＡＮＤ回路ＮＡで構成される。遅延回路３０２０において、ＮＡＮＤ回路ＮＡは、その入力にスイッチ回路ＳＷが設けられており、その一方入力がインバータ回路３０１８の出力信号ＰＫを受けるがその前段のインバータ回路ＩＧの出力信号を受けるかを決定される。スイッチ回路ＳＷの接続は、マスク配線により決定される。ＮＡＮＤ回路ＮＡは、その両入力に同じ信号が与えられた場合、インバータ回路として機能するため、この遅延回路３０２０におけるインバータ回路の段数をスイッチ回路ＳＷの接続態様を切換えることにより最適な値に設定することができる。   The delay circuit includes an inverter circuit IG and a 2-input NAND circuit NA. In the delay circuit 3020, the NAND circuit NA is provided with a switch circuit SW at its input, and determines whether one input receives the output signal PK of the inverter circuit 3018 but the output signal of the inverter circuit IG in the preceding stage. Is done. Connection of the switch circuit SW is determined by mask wiring. Since the NAND circuit NA functions as an inverter circuit when the same signal is given to both inputs thereof, the number of stages of the inverter circuit in the delay circuit 3020 is set to an optimum value by switching the connection mode of the switch circuit SW. be able to.

ＮＯＲ回路３０１６からクロックサンプリング禁止信号ＫＤＩＳが発生される。ＮＡＮＤ回路３００８は、ＮＯＲ回路３０１６の出力信号に代えて、内部クロック信号ＰＫがインバータ回路およびスイッチ回路ＳＷＡを介して与えられてもよい。クロックサンプリング禁止信号ＫＤＩＳとクロック信号ＰＫとはインバータ回路３０１８により、その論理が異なっている。したがって、この内部クロック信号ＰＫをインバータ回路３０１７およびスイッチ回路ＳＷＡを介してＮＡＮＤ回路３００８へ与えることにより、このクロックサンプリング禁止信号ＫＤＩＳと内部クロック信号ＰＫとの遅延時間を最適値に設定することができる。   A clock sampling inhibition signal KDIS is generated from the NOR circuit 3016. NAND circuit 3008 may receive internal clock signal PK via an inverter circuit and switch circuit SWA instead of the output signal of NOR circuit 3016. The logic of the clock sampling inhibition signal KDIS and the clock signal PK is different depending on the inverter circuit 3018. Therefore, by applying this internal clock signal PK to NAND circuit 3008 via inverter circuit 3017 and switch circuit SWA, the delay time between clock sampling inhibition signal KDIS and internal clock signal PK can be set to an optimum value. .

図３８は図３７に示すＮＯＲ回路３０１６およびインバータ回路３０１８ならびにトランジスタ３０２８および３０３０の部分の構成を具体的に示す図である。図３８において、ＮＯＲ回路３０１６は、電源電位ノードと出力ノード３０１６Ｙの間に直列に接続され、そのゲートにクロック信号ＰＫＴおよびＰＫをそれぞれ受けるｐチャネルＭＯＳトランジスタ３０１６ａおよび３０１６ｂと、出力ノード３０１６Ｙと接地電位ノードとの間に互いに並列に設けられ、そのゲートにクロック信号ＰＫＴおよびＰＫをそれぞれ受けるｎチャネルＭＯＳトランジスタ３０１６ｃおよび３０１６ｄを含む。ｐチャネルＭＯＳトランジスタ３０３０は、サイズまたはゲート幅、またはゲート幅／ゲート長の比が小さくされており、電流駆動力は小さくされている。一方、ゲート（図３７に示すＮＡＮＤ回路３０２６）の出力をゲートに受けるｐチャネルＭＯＳトランジスタ３０２８は、出力ノード３０１６Ｙは充電するため、サイズ、ゲート幅、またはゲート幅／ゲート長の比が比較的大きくされており、電流駆動力は大きくされている。   FIG. 38 specifically shows a configuration of NOR circuit 3016, inverter circuit 3018 and transistors 3028 and 3030 shown in FIG. 38, NOR circuit 3016 is connected in series between a power supply potential node and output node 3016Y, and has p-channel MOS transistors 3016a and 3016b receiving clock signals PKT and PK at its gate, output node 3016Y and ground potential, respectively. N channel MOS transistors 3016c and 3016d are provided in parallel with each other and receive clock signals PKT and PK, respectively, at their gates. The p-channel MOS transistor 3030 has a small size, gate width, or gate width / gate length ratio, and a small current driving capability. On the other hand, p channel MOS transistor 3028 receiving the output of the gate (NAND circuit 3026 shown in FIG. 37) has a relatively large size, gate width, or gate width / gate length ratio because output node 3016Y is charged. The current driving force is increased.

インバータ回路３０１８は、電源電位ノードと接地電位ノードとの間に相補接続されるｐチャネルＭＯＳトランジスタ３０１８ａおよびｎチャネルＭＯＳトランジスタ３０１８ｂを含む。次にこの図３７および図３８に示す回路の動作をその動作波形図である図３９を参照して説明する。   Inverter circuit 3018 includes a p-channel MOS transistor 3018a and an n-channel MOS transistor 3018b that are complementarily connected between a power supply potential node and a ground potential node. Next, the operation of the circuit shown in FIGS. 37 and 38 will be described with reference to FIG.

今、活性化信号ＰＫＥは“Ｈ”にあるとする。外部クロック信号ｅｘｔＫが“Ｈ”に立上がると、応じてＮＡＮＤ回路３００２の出力３００２Ｙが“Ｌ”となり、またインバータ回路３００４の出力信号ＰＫＦが“Ｈ”となる。   Assume that the activation signal PKE is at “H”. When the external clock signal extK rises to “H”, the output 3002Y of the NAND circuit 3002 becomes “L” and the output signal PKF of the inverter circuit 3004 becomes “H” accordingly.

一方、この外部クロック信号ｅｘｔＫが“Ｈ”に立上がると、このときまだインバータ回路３０１０の出力３０１０Ｙの電位は“Ｈ”にあり、ＮＡＮＤ回路３０１２の出力３０１２Ｙの電位が“Ｌ”に立下がる。これに従って、インバータ回路３０１４の出力信号ＰＫＴが“Ｈ”に立上がる。“Ｈ”の信号ＰＫＴに従ってＮＯＲ回路３０１６の出力３０１６Ｙが“Ｌ”となる（図３８に示すトランジスタ３０１６ａがオフ状態、トランジスタ３０１６ｃがオン状態となる）。これによりクロックサンプリング禁止信号ＫＤＩＳも“Ｌ”となる。この出力ノード３０１６Ｙの電位が“Ｈ”となると、インバータ回路３０１８によりクロック信号ＰＫが“Ｈ”に立上がる。   On the other hand, when the external clock signal extK rises to “H”, the potential of the output 3010Y of the inverter circuit 3010 is still “H” and the potential of the output 3012Y of the NAND circuit 3012 falls to “L”. Accordingly, output signal PKT of inverter circuit 3014 rises to “H”. In accordance with the “H” signal PKT, the output 3016Y of the NOR circuit 3016 becomes “L” (the transistor 3016a shown in FIG. 38 is turned off and the transistor 3016c is turned on). As a result, the clock sampling inhibition signal KDIS is also set to “L”. When the potential of the output node 3016Y becomes “H”, the inverter circuit 3018 causes the clock signal PK to rise to “H”.

一方、出力ノード３０１６Ｙまたはインバータ回路３０１７から与えられる信号ＫＤＩＳが“Ｌ”となると、ＮＡＮＤ回路３００８の出力３００８Ｙの電位が“Ｈ”となり、インバータ回路３０１０の出力３０１０Ｙが“Ｌ”となる。応じて、ＮＡＮＤ回路３０１２の出力３０１２Ｙが外部クロック信号ｅｘｔＫの状態にかかわらず“Ｈ”となり、内部クロック信号ＰＫＴが“Ｌ”となる。   On the other hand, when the signal KDIS supplied from the output node 3016Y or the inverter circuit 3017 becomes “L”, the potential of the output 3008Y of the NAND circuit 3008 becomes “H”, and the output 3010Y of the inverter circuit 3010 becomes “L”. Accordingly, the output 3012Y of the NAND circuit 3012 becomes “H” regardless of the state of the external clock signal extK, and the internal clock signal PKT becomes “L”.

遅延回路３０２０が有する遅延時間が経過すると、ＮＡＮＤ回路３０２２の出力が“Ｌ”となり、インバータ回路３０２４から出力される信号ＰＫＲＳＴが“Ｈ”となり、ＮＡＮＤ回路３０２６の出力３０２６Ｙが“Ｌ”となる。これにより、トランジスタ３０２８がオン状態となり、出力ノード３０１６Ｙおよびクロックサンプリング禁止信号ＫＤＩＳがともに“Ｈ”となり、応じてクロック信号ＰＫが“Ｌ”となる。ＮＡＮＤ回路３０２２の出力が“Ｈ”となり、信号ＰＫＲＳＴが“Ｌ”となり、ＮＡＮＤ回路３０２６の出力３０２６Ｙが“Ｈ”となり、トランジスタ３０２８がオフ状態となる。   When the delay time of the delay circuit 3020 elapses, the output of the NAND circuit 3022 becomes “L”, the signal PKRST output from the inverter circuit 3024 becomes “H”, and the output 3026Y of the NAND circuit 3026 becomes “L”. As a result, transistor 3028 is turned on, output node 3016Y and clock sampling inhibition signal KDIS both attain "H", and clock signal PK attains "L" accordingly. The output of the NAND circuit 3022 becomes “H”, the signal PKRST becomes “L”, the output 3026Y of the NAND circuit 3026 becomes “H”, and the transistor 3028 is turned off.

外部クロック信号ｅｘｔＫが“Ｌ”となると、応じて出力３００２Ｙが“Ｈ”となり、信号ＰＫＦが“Ｌ”となり、順次、出力３００６Ｙが“Ｈ”、出力３００８Ｙが“Ｌ”となり、出力３０１０Ｙが“Ｈ”となる。   When the external clock signal extK becomes “L”, the output 3002Y becomes “H”, the signal PKF becomes “L”, the output 3006Y becomes “H”, the output 3008Y becomes “L”, and the output 3010Y becomes “L”. H ”.

この図３９に示す動作波形図から明らかなように、外部クロック信号ｅｘｔＫの立上がりエッジに応答して内部クロック信号ＰＫＴおよびＰＫが発生され、これらのクロック信号ＰＫＴおよびＰＫが“Ｈ”の期間は回路の各パラメータにより一意的に決定されている。この動作期間に外部クロック信号ｅｘｔＫが“Ｌ”に立下がっても、インバータ回路３０１０により、ＮＡＮＤ回路３０１２の出力３０１２Ｙは“Ｈ”に固定されており、したがって、内部クロック信号ＰＫＴの状態は変化せず、したがって内部クロック信号ＰＫの立下がりは、この外部クロック信号ｅｘｔＫの立下がりに何ら影響を受けることはない。したがって、安定かつ確実に内部クロック信号ＰＫおよびＰＫＴを発生することができる。   As is apparent from the operation waveform diagram shown in FIG. 39, internal clock signals PKT and PK are generated in response to the rising edge of external clock signal extK. During the period when these clock signals PKT and PK are "H", the circuit Each parameter is uniquely determined. Even if the external clock signal extK falls to “L” during this operation period, the output 3012Y of the NAND circuit 3012 is fixed to “H” by the inverter circuit 3010. Therefore, the state of the internal clock signal PKT does not change. Therefore, the fall of internal clock signal PK is not affected at all by the fall of external clock signal extK. Therefore, internal clock signals PK and PKT can be generated stably and reliably.

図４０は、図３５に示すクロックマスクラッチ信号発生回路の具体的構成を示す図である。図４０において、クロックマスクラッチ信号発生回路２１０８は、内部クロック信号ＰＫを反転するインバータ回路３０４０と、ノード３０４２Ｙと接地電位ノードとの間に直接接続され、それぞれのゲートにインバータ回路３０４０の出力およびクロック信号ＰＫＴが与えられるｎチャネルＭＯＳトランジスタ３０４２および３０４４と、ノード３０４２Ｙ上の信号を反転してクロックマスクラッチ信号ＰＬＣを発生するインバータ回路３０４８と、ラッチ信号ＰＬＣを反転してノード３０４２Ｙ上へ伝達するインバータ回路３０４６と、インバータ回路３０４８の出力信号ＰＬＣを所定時間遅延させる遅延回路３０５２と、遅延回路３０５０の出力信号とラッチ信号ＰＬＣを受けるＮＡＮＤ回路３０５２と、インバータ回路３０５２の出力信号を反転するインバータ回路３０５６と、インバータとして機能し、インバータ回路３０５６の出力信号を反転するＮＡＮＤ回路３０６０と、ＮＡＮＤ回路３０６０の出力信号に応答して導通し、ノード３０４２Ｙを電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ３０６２を含む。   40 shows a specific structure of the clock mask latch signal generating circuit shown in FIG. 40, clock mask latch signal generation circuit 2108 is directly connected between inverter circuit 3040 for inverting internal clock signal PK, node 3042Y and a ground potential node, and the output and clock of inverter circuit 3040 are connected to the respective gates. N-channel MOS transistors 3042 and 3044 to which signal PKT is applied, inverter circuit 3048 that inverts the signal on node 3042Y to generate clock mask latch signal PLC, and inverter that inverts latch signal PLC and transmits it to node 3042Y Circuit 3046, delay circuit 3052 that delays output signal PLC of inverter circuit 3048 for a predetermined time, NAND circuit 3052 that receives the output signal of delay circuit 3050 and latch signal PLC, and the output of inverter circuit 3052 Inverter circuit 3056 that inverts the signal, NAND circuit 3060 that functions as an inverter and inverts the output signal of inverter circuit 3056, and conducts in response to the output signal of NAND circuit 3060, and charges node 3042Y to the power supply potential level. A p-channel MOS transistor 3062 is included.

遅延回路３０５０は、先の図３７に示す構成と同様、インバータ回路ＩＧとＮＡＮＤ回路ＮＡにより構成される。ＮＡＮＤ回路ＮＡの一方入力には、その前段のインバータ回路ＩＧの出力を受けるかまたは電源電位Ｖｄｄを受けるためにスイッチ回路ＳＷが設けられる。スイッチ回路ＳＷの接点の切換えにより、最適な遅延時間を実現する。ＮＡＮＤ回路３０６０の一方入力へは、スイッチ回路ＳＷＢを介して電源電位Ｖｄｄが与えられるか、インバータ回路３０５４を介して接地電位ｇｎｄが与えられる。スイッチ回路ＳＷＢの接点は、このＮＡＮＤ回路３０６０の、入力容量のバランスを考慮して決定される。   Delay circuit 3050 is configured by inverter circuit IG and NAND circuit NA, similarly to the configuration shown in FIG. One input of the NAND circuit NA is provided with a switch circuit SW for receiving the output of the preceding inverter circuit IG or receiving the power supply potential Vdd. An optimum delay time is realized by switching the contacts of the switch circuit SW. One input of the NAND circuit 3060 is supplied with the power supply potential Vdd through the switch circuit SWB or the ground potential gnd through the inverter circuit 3054. The contact point of the switch circuit SWB is determined in consideration of the balance of the input capacitance of the NAND circuit 3060.

この図４０に示す構成においても、トランジスタ３０４２および３０４４は、インバータ回路３０４８の入力ノード３０４２Ｙを接地電位レベルへ放電することが要求されるだけであり、その電流駆動力は小さくされている。一方、トランジスタ３０６２は、このノード３０４２Ｙを電源電位レベルにまで充電することが要求するため、比較的大きな電流駆動力を要求される。この図４０に示す回路構成においては、クロック信号ＰＫが“Ｌ”にあり、クロック信号ＰＫＴが“Ｈ”のときに、ノード３０４２Ｙが接地電位レベルへ放電され、ラッチ信号ＰＬＣが“Ｈ”となる。所定時間が経過すると、トランジスタ３０６２が導通し、ラッチ信号ＰＬＣが“Ｌ”となる。図３９に示す動作波形図から明らかなように、クロック信号ＰＫＴが“Ｈ”となってからクロック信号ＰＫが“Ｈ”となる。したがって、内部クロック信号ＰＫＴに応答して高速でこのラッチ信号ＰＬＣを“Ｈ”へ立上げることができる。クロック信号ＰＫが“Ｈ”となると、トランジスタ３０４２がオフ状態となり、ラッチ信号ＰＬＣはインバータ回路３０４８および３０４６により“Ｈ”にラッチされる。所定時間が経過すると、トランジスタ３０６２によりノード３０４２Ｙの電位が“Ｈ”となり、ラッチ信号ＰＬＣが“Ｌ”となる。したがって、この場合においても、低消費電力、低占有面積で確実に一定のパルス幅を有するラッチ信号ＰＬＣを高速で発生することができる。   Also in the configuration shown in FIG. 40, transistors 3042 and 3044 are only required to discharge input node 3042Y of inverter circuit 3048 to the ground potential level, and the current driving capability is reduced. On the other hand, the transistor 3062 is required to charge the node 3042Y to the power supply potential level, so that a relatively large current driving capability is required. In the circuit configuration shown in FIG. 40, when clock signal PK is at "L" and clock signal PKT is at "H", node 3042Y is discharged to the ground potential level, and latch signal PLC becomes "H". . When the predetermined time elapses, the transistor 3062 is turned on, and the latch signal PLC becomes “L”. As is apparent from the operation waveform diagram shown in FIG. 39, the clock signal PK becomes “H” after the clock signal PKT becomes “H”. Therefore, latch signal PLC can be raised to "H" at a high speed in response to internal clock signal PKT. When the clock signal PK becomes “H”, the transistor 3042 is turned off, and the latch signal PLC is latched to “H” by the inverter circuits 3048 and 3046. When a predetermined time elapses, the potential of the node 3042Y becomes “H” by the transistor 3062, and the latch signal PLC becomes “L”. Therefore, even in this case, the latch signal PLC having a constant pulse width can be generated at high speed with a low power consumption and a small occupied area.

図４１は、図３５に示すラッチ回路２１１０および２１１２ならびにパワーダウン信号発生回路２１１４および２１１６の構成を示す図である。図４１においては、ＳＲＡＭ用パワーダウン信号モード検出信号ＺＳＰＤＥおよびＤＲＡＭ用パワーダウンモード検出信号ＺＤＰＤＥは、同じ回路構成により発生されるため、信号ＺＳＰＤＥおよびＺＤＰＤＥを、信号ＺＰＤＥで示す。同様に内部クロックマスク信号ＺＣＭＳＦおよびＺＣＭＤＦも符号ＺＣＭＦで示す。   FIG. 41 shows a configuration of latch circuits 2110 and 2112 and power down signal generation circuits 2114 and 2116 shown in FIG. In FIG. 41, power down signal mode detection signal ZSPDE for SRAM and power down mode detection signal ZDPDE for DRAM are generated by the same circuit configuration, and therefore signals ZSPDE and ZDPDE are indicated by signal ZPDE. Similarly, the internal clock mask signals ZCMSF and ZCMDF are also indicated by the symbol ZCMF.

図４１において、ラッチ回路２１１３（ラッチ回路２１１０または２１１２に対応）は、ラッチ信号ＰＬＣおよびＺＰＬＣに応答して導通／非導通となる双方向トランスミッションゲート２１１３ａと、ラッチ信号ＰＬＣおよびＺＰＬＣに応答して動作し、トランスミッションゲート２１１３ａから伝達された信号を反転するクロックドインバータ２１１３ｂを含む。トランスミッションゲート２１１３ａは、ラッチ信号ＰＬＣが“Ｈ”のときに非導通状態となり、ラッチ信号ＰＬＣが“Ｌ”のときに導通状態となる。クロックドインバータ２１１３ｂは、ラッチ信号ＰＬＣが“Ｈ”のときに動作状態となり、ラッチ信号ＰＬＣが“Ｌ”のときに非動作状態となり、出力ハイインピーダンス状態となる。   In FIG. 41, a latch circuit 2113 (corresponding to the latch circuit 2110 or 2112) operates in response to the bidirectional transmission gate 2113a that becomes conductive / non-conductive in response to the latch signals PLC and ZPLC and the latch signals PLC and ZPLC. And includes a clocked inverter 2113b for inverting the signal transmitted from the transmission gate 2113a. The transmission gate 2113a becomes non-conductive when the latch signal PLC is “H”, and becomes conductive when the latch signal PLC is “L”. The clocked inverter 2113b is in an operating state when the latch signal PLC is “H”, is inoperative when the latch signal PLC is “L”, and is in an output high impedance state.

ラッチ回路２１１３は、したがってラッチ信号ＰＬＣが“Ｈ”のときにクロックマスク信号ＺＣＭＦをラッチする状態となる。ラッチ回路２１１３は、ラッチ信号ＰＬＣが“Ｌ”のときには出力ハイインピーダンスとなり、先にラッチした状態を維持する。   Therefore, the latch circuit 2113 is in a state of latching the clock mask signal ZCMF when the latch signal PLC is “H”. The latch circuit 2113 becomes an output high impedance when the latch signal PLC is “L”, and maintains the previously latched state.

パワーダウン信号発生回路２１１５（パワーダウン信号発生回路２１１４または２１１６に対応）は、パワーダウンモード判定用クロック信号ＰＫ（図３７参照）に応答してラッチ回路２１１３の出力をラッチするマスタラッチ３０７０と、クロック信号ＺＰＫに応答してマスタラッチ３０７０の出力信号をラッチするスレーブラッチ３０８０を含む。マスタラッチ３０７０は、クロック信号ＰＫとラッチ回路２１１３に含まれるクロックドインバータ２１１３ｂの出力信号を受けるＮＡＮＤ回路３０７２と、クロック信号ＰＫとトランスミッションゲート２１１３ａの出力信号を受けるＮＡＮＤ回路３０７４と、その一方入力と出力が交差結合されるＮＡＮＤ回路３０７６および３０７８を含む。   The power-down signal generation circuit 2115 (corresponding to the power-down signal generation circuit 2114 or 2116) includes a master latch 3070 that latches the output of the latch circuit 2113 in response to the power-down mode determination clock signal PK (see FIG. 37), and a clock A slave latch 3080 is included for latching the output signal of master latch 3070 in response to signal ZPK. Master latch 3070 includes a NAND circuit 3072 that receives clock signal PK and the output signal of clocked inverter 2113b included in latch circuit 2113, a NAND circuit 3074 that receives clock signal PK and the output signal of transmission gate 2113a, and one input and output thereof. Includes NAND circuits 3076 and 3078 that are cross-coupled.

ＮＡＮＤ回路３０７６は他方入力にＮＡＮＤ回路３０７２の出力信号を受け、ＮＡＮＤ回路３０７８はその他方入力にＮＡＮＤ回路３０７４の出力信号を受ける。クロック信号ＰＫが“Ｌ”のときには、ＮＡＮＤ回路３０７２および３０７４の出力信号はともに“Ｈ”となり、ＮＡＮＤ回路３０７６および３０７８の出力信号の状態は変化しない。クロック信号ＰＫが“Ｈ”となると、ＮＡＮＤ回路３０７２および３０７４がインバータとして機能し、それぞれ与えられた信号を反転する。ＮＡＮＤ回路３０７２および３０７４から与えられる信号に従ってＮＡＮＤ回路３０７６および３０７８の出力信号の状態が変化する。すなわち、マスタラッチ３０７０は、クロック信号ＰＫが“Ｈ”のときに与えられた信号を取込み、ラッチし出力し、クロック信号ＰＫが“Ｌ”となるとそのラッチした信号電位を保持する。   NAND circuit 3076 receives the output signal of NAND circuit 3072 at the other input, and NAND circuit 3078 receives the output signal of NAND circuit 3074 at the other input. When clock signal PK is “L”, the output signals of NAND circuits 3072 and 3074 are both “H”, and the states of the output signals of NAND circuits 3076 and 3078 do not change. When clock signal PK attains "H", NAND circuits 3072 and 3074 function as inverters and invert the applied signals, respectively. The states of the output signals of NAND circuits 3076 and 3078 change in accordance with signals applied from NAND circuits 3072 and 3074. That is, the master latch 3070 takes in and latches and outputs a signal applied when the clock signal PK is “H”, and holds the latched signal potential when the clock signal PK becomes “L”.

スレーブラッチ３０８０は、マスタラッチ３０７０と同様に構成されるＮＡＮＤ回路３０８２、３０８４、３０８６および３０８８を含む。入力段のＮＡＮＤ回路３０８２および３０８４はクロック信号ＺＰＫをそれぞれの一方入力に受ける。交差結合されてフリップフロップを構成するＮＡＮＤ回路３０８６および３０８８の出力信号状態は、ＮＡＮＤ回路３０８２および３０８４の出力信号の状態に依存する。ＮＡＮＤ回路３０８６からインバータ回路３０８９を介してパワーダウンモード検出信号ＺＰＤＥ（ＺＳＰＤＥまたはＺＤＰＤＥ）が発生される。ＮＡＮＤ回路３０８８の出力部にインバータ回路が設けられているのは、ＮＡＮＤ回路３０８６および３０８８の出力負荷を等しくし、このフリップフロップ３０８６および３０８８の応答特性を改善するためである。   Slave latch 3080 includes NAND circuits 3082, 3084, 3086 and 3088 configured similarly to master latch 3070. NAND circuits 3082 and 3084 at the input stage receive clock signal ZPK at one input. The output signal states of NAND circuits 3086 and 3088 that are cross-coupled to form a flip-flop depend on the output signal states of NAND circuits 3082 and 3084. A power down mode detection signal ZPDE (ZSPDE or ZDPDE) is generated from NAND circuit 3086 via inverter circuit 3089. The reason why the inverter circuit is provided at the output portion of the NAND circuit 3088 is to make the output loads of the NAND circuits 3086 and 3088 equal and to improve the response characteristics of the flip-flops 3086 and 3088.

スレーブラッチ３０８０は、マスタラッチ３０７０と同様、クロック信号ＺＰＫが“Ｈ”のときにマスタラッチ３０７０の出力信号を取込み、クロック信号ＺＰＫが“Ｌ”のときに信号ラッチ状態となる。次に、図４１に示す回路の動作について簡単に説明する。   Similar to the master latch 3070, the slave latch 3080 takes in the output signal of the master latch 3070 when the clock signal ZPK is “H”, and enters the signal latch state when the clock signal ZPK is “L”. Next, the operation of the circuit shown in FIG. 41 will be briefly described.

クロックマスク信号ＺＣＭＦが“Ｈ”のとき、まずラッチ回路２１１３において信号ＺＣＭＦがラッチ信号ＰＬＣが“Ｈ”のときにラッチされ、インバータ回路２０１３ｂの出力が“Ｌ”となる。クロック信号ＰＫの立上がりに応答して、マスタラッチ３０７０において、ＮＡＮＤ回路３０７６および３０７８の出力がそれぞれ“Ｌ”および“Ｈ”となる。スレーブラッチ３０８０においては、クロック信号ＺＰＫの立上がりに応答して、ＮＡＮＤ回路３０８６および３０８８の出力がそれぞれ“Ｌ”および“Ｈ”となる。したがってインバータ回路３０８９からは“Ｈ”のパワーダウンモード検出信号ＺＰＤＥが発生される。この状態においては、パワーダウンモードは指定されていない。クロックマスク信号ＺＣＭＦが“Ｌ”にあり、パワーダウンモードを指定している場合には、パワーダウンモード検出信号ＺＰＤＥが“Ｌ”となる。   When the clock mask signal ZCMF is “H”, the signal ZCMF is first latched in the latch circuit 2113 when the latch signal PLC is “H”, and the output of the inverter circuit 2013b becomes “L”. In response to the rise of clock signal PK, in master latch 3070, the outputs of NAND circuits 3076 and 3078 become "L" and "H", respectively. In slave latch 3080, the outputs of NAND circuits 3086 and 3088 become "L" and "H", respectively, in response to the rise of clock signal ZPK. Therefore, the inverter circuit 3089 generates the “H” power down mode detection signal ZPDE. In this state, the power down mode is not designated. When the clock mask signal ZCMF is “L” and the power down mode is designated, the power down mode detection signal ZPDE becomes “L”.

図４２は、図３５に示すＳＲＡＭ用内部クロック信号発生回路の具体的構成を示す図である。この図４２に示す内部クロック信号発生回路２１１８の構成は、図３７に示すパワーダウン判定用内部クロック信号発生回路２１０６の構成と実質的に同じである。図３７に示す回路構成と図４２に示す回路構成が異なっているのは、ＳＲＡＭ用内部クロック信号発生回路２１１８においては、活性化信号ＰＫＥに代えてパワーダウンモード検出信号ＺＳＰＤＥが与えられている点と、リセット信号ＳＫＲＳＴを発生するためのインバータの段数が増えている点である。また参照符号が異なっている。したがって、この図４２に示すＳＲＡＭ用内部クロック信号発生回路２１１８の詳細構成の説明は省略する。図４３にこの図４２に示すＳＲＡＭ用内部クロック信号発生回路の動作波形を示す。   FIG. 42 shows a specific structure of the SRAM internal clock signal generation circuit shown in FIG. The configuration of internal clock signal generation circuit 2118 shown in FIG. 42 is substantially the same as that of power down determination internal clock signal generation circuit 2106 shown in FIG. The difference between the circuit configuration shown in FIG. 37 and the circuit configuration shown in FIG. 42 is that SRAM internal clock signal generation circuit 2118 is provided with power down mode detection signal ZSPDE instead of activation signal PKE. The number of inverter stages for generating the reset signal SKRST is increased. Also, the reference signs are different. Therefore, the detailed description of the SRAM internal clock signal generation circuit 2118 shown in FIG. 42 is omitted. FIG. 43 shows operation waveforms of the SRAM internal clock signal generating circuit shown in FIG.

この図４３に示す動作波形図からも明らかなように、内部クロック信号ＳＫが外部クロック信号ｅｘｔＫの立上がりに応答して発生され、この回路内の有する遅延時間により自動的に“Ｌ”に立下がっている。したがって外部クロック信号ｅｘｔＫの立下がりの影響を受けることなく常に一定のパルス幅を有する内部クロック信号ＳＫを発生することができる。ここで、図４２に示す構成において、クロックサンプリング禁止信号ＫＤＩＳはパワーダウン判定用内部クロック信号発生回路２１０６から与えられている。   As is apparent from the operation waveform diagram of FIG. 43, the internal clock signal SK is generated in response to the rise of the external clock signal extK, and automatically falls to "L" due to the delay time in this circuit. ing. Therefore, internal clock signal SK having a constant pulse width can be generated without being affected by the fall of external clock signal extK. Here, in the configuration shown in FIG. 42, the clock sampling inhibition signal KDIS is provided from the internal clock signal generation circuit 2106 for power down determination.

トランジスタ３１２８のサイズはトランジスタ３１３０のサイズのたとえばゲート幅が６倍程度と十分大きくされている。ＮＯＲ回路３１１６の出力充電のためのｐチャネルＭＯＳトランジスタのサイズはその内部の放電用トランジスタのサイズよりも十分小さくされている。また、そのゲート幅／ゲート長の比も小さくされている。またこのＮＯＲ回路３１１６の放電用トランジスタのサイズは、インバータ回路３１１８を構成するＭＯＳトランジスタのサイズよりも小さくされている。したがって、クロック信号ＳＫＴを発生するインバータ回路３１１４には大きな駆動力が何ら要求されず、高速で内部クロック信号ＳＫを発生することができる。またクロック信号ＳＫが発生した後所定時間経過後、ＮＡＮＤ回路３１２６によりｐチャネルＭＯＳトランジスタ３１２８が導通する。このトランジスタ３１２８の電流供給量はＮＯＲ回路３１１６の放電用トランジスタのサイズよりも大きくされており、したがって高速でノード３１１６Ｙを“Ｈ”レベルに充電することができる。ノード３１１６Ｙの充電の後、内部クロック信号ＳＫが“Ｌ”となると、所定時間経過後ＮＡＮＤ回路３１２６の出力信号が“Ｈ”となり、トランジスタ３１２８がオフ状態となる。このときには、トランジスタ３１３０によりノード３１１６Ｙの電位の保持が実行される。トランジスタ３１３０のサイズは十分小さくされており、またＮＯＲ回路３１１６の充電用トランジスタのサイズもこのトランジスタ３１３０のサイズよりも小さくされており、このクロック信号ＳＫの“Ｌ”保持動作時における消費電流は大幅に低減することができる。   The size of the transistor 3128 is sufficiently large, for example, about six times the gate width of the size of the transistor 3130. The size of the p-channel MOS transistor for charging the output of the NOR circuit 3116 is made sufficiently smaller than the size of the internal discharge transistor. The gate width / gate length ratio is also reduced. The size of the discharging transistor of the NOR circuit 3116 is made smaller than the size of the MOS transistor constituting the inverter circuit 3118. Therefore, the inverter circuit 3114 that generates the clock signal SKT does not require any large driving force, and the internal clock signal SK can be generated at high speed. Further, after a predetermined time has elapsed after the generation of the clock signal SK, the p-channel MOS transistor 3128 is turned on by the NAND circuit 3126. The current supply amount of transistor 3128 is made larger than the size of the discharging transistor of NOR circuit 3116, and therefore node 3116Y can be charged to “H” level at high speed. When the internal clock signal SK becomes “L” after the node 3116Y is charged, the output signal of the NAND circuit 3126 becomes “H” after a predetermined time has elapsed, and the transistor 3128 is turned off. At this time, the potential of the node 3116Y is held by the transistor 3130. The size of the transistor 3130 is made sufficiently small, and the size of the charging transistor of the NOR circuit 3116 is also made smaller than the size of the transistor 3130. The current consumption during the operation of holding the clock signal SK at “L” is greatly increased. Can be reduced.

なおＤＲＡＭ用内部クロック信号発生回路２１２０は、図４２に示すＳＲＡＭ用内部クロック信号発生回路２１１８と同様の構成を備えており、その構成の説明は省略する。   The DRAM internal clock signal generation circuit 2120 has the same configuration as the SRAM internal clock signal generation circuit 2118 shown in FIG. 42, and the description of the configuration is omitted.

図４４は、図３５に示す回路の全体の動作を示す動作波形図である。先の一連の説明においては、クロックマスク信号ＣＭｓ♯またはＣＭｄ♯が“Ｈ”にあるときの動作について説明した。クロックマスク信号ＣＭｓ♯が外部クロック信号ｅｘｔＫの立上がりエッジで“Ｌ”に設定された場合、以下の動作が実行される。このクロックサイクルにおいては、活性化信号ＰＫＥは“Ｈ”になる。したがってクロック信号ＰＫＴ、ＰＫおよびＰＬＣが順次発生される。クロック信号ＰＫの立下がりに応答して、パワーダウンモード検出信号ＺＳＰＤＥが“Ｌ”となる。しかしながら、先にクロック信号ＰＫＴの立上がりと“Ｈ”のクロックサンプリング信号ＫＤＩＳとに従って外部クロック信号ｅｘｔＫのサンプリングが行なわれており、このクロックサイクルにおいては内部クロック信号ＳＫが所定期間発生される。次のクロックサイクルにおいて、クロックマスク信号ＣＭｓ♯が“Ｈ”に設定される。このときクロック信号ＰＫＴ、ＰＫおよびＰＬＣが順次発生される。ラッチ回路のラッチ状態がラッチ信号ＰＬＣにより変化し、クロック信号ＰＫの立下がりに応答してパワーダウンモード検出信号ＺＳＰＤＥが“Ｈ”に立上がる。しかしながら、外部クロック信号ｅｘｔＫの立上がりエッジにおいてパワーダウンモード検出信号ＺＳＰＤＥは“Ｌ”になり、したがって、クロックサンプリング禁止信号ＫＤＩＳが“Ｈ”のときにおいて、外部クロック信号ｅｘｔＫのサンプリングは実行されず、内部クロック信号ＳＫは発生されない。信号ＫＤＩＳは外部クロック信号サンプリング禁止信号であり、“Ｌ”のときに、外部クロック信号ｅｘｔＫのサンプリングが禁止されている。したがって、この間の外部クロック信号ｅｘｔＫの状態は内部クロック信号ＳＫに影響を及ぼさない。   FIG. 44 is an operation waveform diagram showing the overall operation of the circuit shown in FIG. In the above series of descriptions, the operation when the clock mask signal CMs # or CMd # is at “H” has been described. When clock mask signal CMs # is set to “L” at the rising edge of external clock signal extK, the following operation is performed. In this clock cycle, activation signal PKE becomes “H”. Therefore, clock signals PKT, PK and PLC are sequentially generated. In response to the fall of the clock signal PK, the power down mode detection signal ZSPDE becomes “L”. However, sampling of external clock signal extK is performed in accordance with the rising of clock signal PKT and "H" clock sampling signal KDIS, and internal clock signal SK is generated for a predetermined period in this clock cycle. In the next clock cycle, clock mask signal CMs # is set to “H”. At this time, clock signals PKT, PK and PLC are sequentially generated. The latch state of the latch circuit is changed by the latch signal PLC, and the power down mode detection signal ZSPDE rises to “H” in response to the fall of the clock signal PK. However, at the rising edge of the external clock signal extK, the power down mode detection signal ZSPDE becomes “L”. Therefore, when the clock sampling inhibition signal KDIS is “H”, the sampling of the external clock signal extK is not executed. The clock signal SK is not generated. The signal KDIS is an external clock signal sampling prohibition signal, and when it is “L”, sampling of the external clock signal extK is prohibited. Therefore, the state of external clock signal extK during this period does not affect internal clock signal SK.

上述のようにして、クロックマスク信号ＣＭｓ♯が“Ｌ”に設定され、パワーダウンモードが指定された場合には、次のクロックサイクルにおいて内部クロック信号ＳＫの発生が停止される。   As described above, when clock mask signal CMs # is set to “L” and the power down mode is designated, generation of internal clock signal SK is stopped in the next clock cycle.

ＤＲＡＭ用内部クロック信号発生回路２１２０においても同様の動作が実行される。この場合クロックマスク信号ＣＭｄ♯が“Ｌ”に立下がると、所定時間経過後に信号ＰＫＥも“Ｌ”に立下がる。この場合においても、内部クロック信号ＰＫＴおよびＰＫならびにＰＬＣが順次発生されており、クロックマスク信号ＣＭｄ♯に従って、次のクロックサイクルにおいて内部クロック信号ＰＫの発生が禁止される（信号ＰＫＥの変化は内部クロックマスク信号の変化よりも遅れて生じることに注目されたい：図３６参照）。リフレッシュモードが指定された場合には、信号ＺＲＦＳが“Ｌ”となり、信号ＰＫＥは“Ｌ”となり、クロックマスク信号ＺＣＭＳＦおよびＺＣＭＤＦは“Ｌ”のマスクをかける活性状態とされる。これによりパワーダウンモード検出信号ＺＳＰＤＥおよびＺＤＰＤＥは“Ｌ”とされて内部クロック信号ＳＫおよびＤＫの発生は停止され、内部でセルフタイマによるＤＲＡＭアレイのリフレッシュ動作が実行される。   A similar operation is also performed in DRAM internal clock signal generation circuit 2120. In this case, when clock mask signal CMd # falls to “L”, signal PKE also falls to “L” after a predetermined time has elapsed. Also in this case, internal clock signals PKT, PK, and PLC are sequentially generated, and generation of internal clock signal PK is prohibited in the next clock cycle in accordance with clock mask signal CMd # (change in signal PKE is caused by internal clock signals). Note that it occurs later than the mask signal changes: see FIG. When the refresh mode is designated, the signal ZRFS is set to “L”, the signal PKE is set to “L”, and the clock mask signals ZCMSF and ZCMDF are activated to apply a mask of “L”. As a result, power down mode detection signals ZSPDE and ZDPDE are set to “L”, generation of internal clock signals SK and DK is stopped, and a refresh operation of the DRAM array by a self-timer is executed internally.

［内部クロック発生系の別の構成］
図４５（Ａ）は、内部クロック発生系の他の構成例を示す図である。図４５（Ａ）においては、ＳＲＡＭ部分およびＤＲＡＭ部分両者に対して同じ構成が利用されるため、内部クロック信号としてＣＬＫを用い、クロックマスク信号として外部クロックイネーブル信号ｅｘｔＣＫＥを用いる。外部クロックイネーブル信号ｅｘｔＣＫＥは“Ｈ”のときに内部クロック信号ＣＬＫを発生させる。したがって、先に説明した内部クロックマスク信号ＣＭｄ♯およびＣＭｓ♯と同じ論理の信号である。 [Another configuration of internal clock generation system]
FIG. 45A is a diagram showing another configuration example of the internal clock generation system. In FIG. 45A, since the same configuration is used for both the SRAM portion and the DRAM portion, CLK is used as the internal clock signal and the external clock enable signal extCKE is used as the clock mask signal. When external clock enable signal extCKE is "H", internal clock signal CLK is generated. Therefore, it is a signal having the same logic as internal clock mask signals CMd # and CMs # described above.

図４５（Ａ）において、内部クロック発生系は、外部クロック信号ｅｘｔＫと外部クロック信号イネーブル信号ｅｘｔＣＫＥに従って第１の内部クロック信号ＣＫＥ０Ｄを発生する第１の内部クロック発生回路２１３０と、第１の内部クロック発生回路２１３０からの第１の内部クロックイネーブル信号ＣＫＥ０Ｄと外部クロック信号ｅｘｔＫとに従って第２の内部クロックイネーブル信号ＣＫＥ１を発生する第２の内部クロック発生回路２１３２と、外部クロック信号ｅｘｔＫと第２の内部クロックイネーブル信号ＣＫＥ１とに従って内部クロック信号ＣＬＫを発生する第３の内部クロック発生回路２１３４を含む。   45A, the internal clock generation system includes a first internal clock generation circuit 2130 that generates a first internal clock signal CKE0D according to an external clock signal extK and an external clock signal enable signal extCKE, and a first internal clock. Second internal clock generation circuit 2132 for generating second internal clock enable signal CKE1 according to first internal clock enable signal CKE0D and external clock signal extK from generation circuit 2130, external clock signal extK and second internal clock signal A third internal clock generation circuit 2134 for generating an internal clock signal CLK according to the clock enable signal CKE1 is included.

第１の内部クロック発生回路２１３０は、外部クロック信号ｅｘｔＫを受けるインバータ回路２１３０ｂと、外部クロック信号ｅｘｔＫおよびインバータ回路２１３０ｂの出力を受けるＮＡＮＤ回路２１３０ｃと、ＮＡＮＤ回路２１３０ｃの出力を受けるインバータ回路２１３０ｄと、ＮＡＮＤ回路２１３０ｃの出力信号およびインバータ回路２１３０ｄの出力信号に応答して活性化され、外部クロックイネーブル信号ｅｘｔＣＫＥを反転するクロックドインバータ２１３０ａと、インバータ回路２１３０ａの出力をラッチするためのインバータ回路２１３０ｅおよび２１３０ｆを含む。   First internal clock generation circuit 2130 includes an inverter circuit 2130b that receives external clock signal extK, a NAND circuit 2130c that receives the external clock signal extK and the output of inverter circuit 2130b, an inverter circuit 2130d that receives the output of NAND circuit 2130c, A clocked inverter 2130a that is activated in response to the output signal of NAND circuit 2130c and the output signal of inverter circuit 2130d and inverts external clock enable signal extCKE, and inverter circuits 2130e and 2130f for latching the output of inverter circuit 2130a including.

インバータ回路２１３０ｂは、外部クロック信号ｅｘｔＫを所定時間遅延させかつその論理を反転する。したがって、ＮＡＮＤ回路２１３０ｃは、外部クロック信号ｅｘｔＫが立上がってから所定期間のみ“Ｌ”となるワンショットのパルス信号を発生する。クロックドインバータ２１３０ａは、ＮＡＮＤ回路２１３０ｃの出力信号が“Ｌ”のとき動作状態となり、外部クロックイネーブル信号ｅｘｔＣＫＥを反転する。ＮＡＮＤ回路２１３０ｃの出力信号が“Ｈ”のとき、クロックドインバータ２１３０ａは出力ハイインピーダンス状態となる。インバータ回路２１３０ｅがクロックドインバータ２１３０ａの出力を反転して第１の内部クロックイネーブル信号ＣＫＥ０Ｄを発生する。インバータ回路２１３０ｆは、この第１の内部クロックイネーブル信号ＣＫＥ０Ｄを反転してインバータ回路２１３０ｅの入力へ伝達する。この第１の内部クロック発生回路２１３０は、したがって外部クロック信号ｅｘｔＫの立上がりに応答して外部クロックイネーブル信号ｅｘｔＣＫＥをサンプリングしかつラッチして第１の内部クロックイネーブル信号ＣＫＥ０Ｄを発生する。   Inverter circuit 2130b delays external clock signal extK for a predetermined time and inverts its logic. Therefore, NAND circuit 2130c generates a one-shot pulse signal that becomes “L” only for a predetermined period after external clock signal extK rises. The clocked inverter 2130a enters an operating state when the output signal of the NAND circuit 2130c is “L”, and inverts the external clock enable signal extCKE. When the output signal of the NAND circuit 2130c is “H”, the clocked inverter 2130a is in the output high impedance state. Inverter circuit 2130e inverts the output of clocked inverter 2130a to generate first internal clock enable signal CKE0D. The inverter circuit 2130f inverts the first internal clock enable signal CKE0D and transmits it to the input of the inverter circuit 2130e. Therefore, first internal clock generation circuit 2130 samples and latches external clock enable signal extCKE in response to the rise of external clock signal extK to generate first internal clock enable signal CKE0D.

第２の内部クロック発生回路２１３２は、外部クロック信号ｅｘｔＫを受けるインバータ回路２１３２ａと、第１の内部クロックイネーブル信号ＣＫＥ０Ｄを受けるインバータ回路２１３２ｃと、インバータ回路２１３２ａおよび２１３０ｅのそれぞれの出力信号を受けるＮＡＮＤ回路２１３２ｂと、インバータ回路２１３２ａおよび２１３２ｃのそれぞれの出力信号を受けるＮＡＮＤ回路２１３２ｄと、ＮＡＮＤ回路２１３２ｂおよび２１３２ｄの出力信号に従ってセット／リセットされるフリップフロップを含む。このフリップフロップは、交差結合されたＮＡＮＤ回路２１３２ｆおよび２１３２ｅを含む。ＮＡＮＤ回路２１３２ｆへはＮＡＮＤ回路２１３２ｂの出力信号が与えられ、ＮＡＮＤ回路２１３２ｅへはＮＡＮＤ回路２１３２ｄの出力信号が与えられる。ＮＡＮＤ回路２１３２ｆから第２の内部クロックイネーブル信号ＣＫＥ１が発生される。この第２の内部クロック発生回路２１３２は、第１の内部クロックイネーブル信号ＣＫＥ０Ｄをクロック信号ｅｘｔＫの半クロック周期遅延させて伝達する機能を備える。   Second internal clock generation circuit 2132 includes an inverter circuit 2132a receiving external clock signal extK, an inverter circuit 2132c receiving first internal clock enable signal CKE0D, and a NAND circuit receiving respective output signals of inverter circuits 2132a and 2130e. 2132b, a NAND circuit 2132d receiving the output signals of inverter circuits 2132a and 2132c, and a flip-flop set / reset according to the output signals of NAND circuits 2132b and 2132d. This flip-flop includes cross-coupled NAND circuits 2132f and 2132e. An output signal of the NAND circuit 2132b is supplied to the NAND circuit 2132f, and an output signal of the NAND circuit 2132d is supplied to the NAND circuit 2132e. A second internal clock enable signal CKE1 is generated from NAND circuit 2132f. The second internal clock generation circuit 2132 has a function of transmitting the first internal clock enable signal CKE0D with a delay of a half clock period of the clock signal extK.

第３の内部クロック発生回路２１３４は、第２の内部クロックイネーブル信号ＣＫＥ１と外部クロック信号ｅｘｔＫを受けるＮＡＮＤ回路２１３４ａと、ＮＡＮＤ回路２１３４ａの出力信号を反転して内部クロック信号ＣＬＫを発生するインバータ回路２１３４ｂを含む。次にこの図４５（Ａ）に示す内部クロック発生系の動作をその動作波形図である図４５（Ｂ）を参照して説明する。   The third internal clock generation circuit 2134 includes a NAND circuit 2134a that receives the second internal clock enable signal CKE1 and the external clock signal extK, and an inverter circuit 2134b that inverts the output signal of the NAND circuit 2134a to generate the internal clock signal CLK. including. Next, the operation of the internal clock generation system shown in FIG. 45A will be described with reference to FIG.

外部クロック信号ｅｘｔＫが“Ｈ”に立上がると、ＮＡＮＤ回路２１３０ｃからワンショットのパルス信号が発生され、クロックドインバータ２１３０ａが動作状態とされる。外部クロックイネーブル信号ｅｘｔＣＫＥが“Ｈ”にあれば、インバータ回路２１３０ｅから発生される第１の内部クロックイネーブル信号ＣＫＥ０Ｄは“Ｈ”である。第１の内部クロックイネーブル信号ＣＫＥ０Ｄが“Ｈ”のとき、ＮＡＮＤ回路２１３２ｂおよび２１３２ｄがインバータ回路として動作し、ＮＡＮＤ回路２１３２ｂの出力信号が外部クロック信号ｅｘｔＫの立上がりに応答して“Ｌ”に立下がり、応じてＮＡＮＤ回路２１３２ｆの出力信号、すなわち第２の内部クロックイネーブル信号ＣＫＥ１が“Ｈ”となり、第３の内部クロック発生回路２１３４から、この外部クロック信号ｅｘｔＫの立上がりに応答して“Ｈ”に立上がる内部クロック信号ＣＬＫが発生される。   When external clock signal extK rises to "H", a one-shot pulse signal is generated from NAND circuit 2130c, and clocked inverter 2130a is activated. If the external clock enable signal extCKE is at “H”, the first internal clock enable signal CKE0D generated from the inverter circuit 2130e is “H”. When first internal clock enable signal CKE0D is “H”, NAND circuits 2132b and 2132d operate as inverter circuits, and the output signal of NAND circuit 2132b falls to “L” in response to the rise of external clock signal extK. Accordingly, the output signal of NAND circuit 2132f, that is, second internal clock enable signal CKE1 becomes "H", and third internal clock generation circuit 2134 changes to "H" in response to the rise of external clock signal extK. A rising internal clock signal CLK is generated.

外部クロック信号ｅｘｔＫの立上がり時に外部クロックイネーブル信号ｅｘｔＣＫＥが“Ｌ”の場合この外部クロック信号ｅｘｔＫの立上がりに応答して第１の内部クロックイネーブル信号ＣＫＥ０Ｄが“Ｌ”に立下がる。この“Ｌ”の第１の内部クロックイネーブル信号ＣＫＥ０Ｄは、外部クロック信号ｅｘｔＫの次の立上がりまで第１の内部クロック発生回路２１３０によりラッチされる。クロックドインバータ２１３０ａが外部クロックイネーブル信号ｅｘｔＣＫＥをサンプリングした後、出力ハイインピーダンス状態となるためである。   When external clock enable signal extCKE is "L" at the rise of external clock signal extK, first internal clock enable signal CKE0D falls to "L" in response to the rise of external clock signal extK. This "L" first internal clock enable signal CKE0D is latched by first internal clock generation circuit 2130 until the next rise of external clock signal extK. This is because the clocked inverter 2130a enters the output high impedance state after sampling the external clock enable signal extCKE.

内部クロックイネーブル信号ＣＫＥ０Ｄが“Ｌ”に立下がっても、外部クロック信号ｅｘｔＫの立上がりに応答してインバータ回路２１３２ａの出力信号が“Ｌ”に立下がり、ＮＡＮＤ回路２１３２ｂおよび２１３２ｄの出力信号は“Ｈ”にあり、第２の内部クロックイネーブル信号ＣＫＥ１は状態を変化せず、“Ｈ”を維持する。したがって、第３の内部クロック発生回路２１３４からは外部クロック信号ｅｘｔＫの立上がりに応答して内部クロック信号ＣＬＫが発生される。   Even when internal clock enable signal CKE0D falls to "L", the output signal of inverter circuit 2132a falls to "L" in response to the rise of external clock signal extK, and the output signals of NAND circuits 2132b and 2132d become "H" The second internal clock enable signal CKE1 does not change its state and maintains “H”. Therefore, third internal clock generation circuit 2134 generates internal clock signal CLK in response to the rise of external clock signal extK.

外部クロック信号ｅｘｔＫが“Ｌ”に立下がると、インバータ回路２１３２ａの出力信号が“Ｈ”に立上がり、ＮＡＮＤ回路２１３２ｂおよび２１３２ｄがインバータ回路としての機能をする。したがって、ＮＡＮＤ回路２１３２ｄの出力信号が“Ｌ”となり、ＮＡＮＤ回路２１３２ｅの出力信号が“Ｈ”となる。ＮＡＮＤ回路２１３２ｂの出力信号は“Ｈ”にあるため、ＮＡＮＤ回路２１３２ｆから発生される第２の内部クロックイネーブル信号ＣＫＥ１が“Ｌ”に立下がる。この状態は、外部クロック信号ｅｘｔＫが次に立下がるまで維持される。したがって、次に外部クロック信号ｅｘｔＫが“Ｈ”に立上がっても、第２の内部クロックイネーブル信号ＣＫＥ１が“Ｌ”にあるため、内部クロック信号ＣＬＫは“Ｌ”を維持する。   When external clock signal extK falls to "L", the output signal of inverter circuit 2132a rises to "H", and NAND circuits 2132b and 2132d function as inverter circuits. Therefore, the output signal of the NAND circuit 2132d becomes “L”, and the output signal of the NAND circuit 2132e becomes “H”. Since the output signal of the NAND circuit 2132b is at "H", the second internal clock enable signal CKE1 generated from the NAND circuit 2132f falls to "L". This state is maintained until external clock signal extK falls next time. Therefore, even if the external clock signal extK rises to “H” next time, the internal clock signal CLK remains “L” because the second internal clock enable signal CKE1 is “L”.

この図４５に示す構成により、複雑な論理を伴うことなく外部クロックイネーブル信号ｅｘｔＣＫＥに従って、次のクロックサイクルにおいて内部クロックＣＬＫの発生を停止することができる。また各内部クロックイネーブル信号が外部クロック信号ｅｘｔＫに同期して発生されており、内部クロック信号ＣＬＫを高速で外部クロック信号ｅｘｔＫに従って発生させることができる。   With the configuration shown in FIG. 45, generation of internal clock CLK can be stopped in the next clock cycle in accordance with external clock enable signal extCKE without complicated logic. Each internal clock enable signal is generated in synchronization with the external clock signal extK, and the internal clock signal CLK can be generated at a high speed according to the external clock signal extK.

［具体的構成の詳細例］
図４６は、図４５（Ａ）に示す内部クロック発生回路の具体的構成をより詳細に示す図である。図４６において、第１の内部クロック発生回路２１３０は、外部クロック信号ｅｘｔＫを受ける２段のインバータ回路３２０２および３２０４と、インバータ回路３２０４の出力信号を所定時間遅延させかつ反転する反転遅延回路３２０８と、インバータ回路３２０４および反転遅延回路３２０８のそれぞれの出力信号を受けるＮＡＮＤ回路３２１０と、ＮＡＮＤ回路３２１０の出力信号を受けるインバータ回路３２１２とを含む。反転遅延回路３２０８は、複数（図示の例では９個）の縦列接続されたインバータ回路により構成される。インバータ回路３２１２からクロックイネーブル信号ＣＬＫＥが発生される。 [Detailed example of specific configuration]
FIG. 46 shows in more detail the specific structure of the internal clock generation circuit shown in FIG. 46, first internal clock generation circuit 2130 includes two stages of inverter circuits 3202 and 3204 that receive external clock signal extK, an inversion delay circuit 3208 that delays and inverts the output signal of inverter circuit 3204 for a predetermined time, NAND circuit 3210 that receives the output signals of inverter circuit 3204 and inverting delay circuit 3208 and an inverter circuit 3212 that receives the output signal of NAND circuit 3210 are included. The inverting delay circuit 3208 includes a plurality (9 in the illustrated example) of cascaded inverter circuits. Clock enable signal CLKE is generated from inverter circuit 3212.

第１の内部クロック発生回路２１３０はさらに、内部クロックイネーブル信号ＣＬＫＥに応答して活性化され、外部クロックイネーブル信号ｅｘｔＣＫＥをラッチするレジスタ３２１４と、レジスタ３２１４からの相補な出力信号ＺＣＫＥ０およびＣＫＥ０をそれぞれ反転するインバータ回路３２１５および３２１６と、インバータ回路３２１５および３２１６の出力によりセット／リセットされるフリップフロップを含む。フリップフロップは、インバータ回路３２１５の出力を受けるＮＡＮＤ回路３２１７と、インバータ回路３２１６の出力信号を受けるＮＡＮＤ回路３２１８を含む。ＮＡＮＤ回路３２１８から第１の内部クロックイネーブル信号ＣＫＥ０Ｄが発生され、ＮＡＮＤ回路３２１７から相補内部クロックイネーブル信号ＺＣＫＥ０Ｄが発生される。レジスタ３２１４の構成を図４７に示す。   The first internal clock generation circuit 2130 is further activated in response to the internal clock enable signal CLKE, and inverts the complementary output signals ZCKE0 and CKE0 from the register 3214 that latches the external clock enable signal extCKE and the register 3214, respectively. Inverter circuits 3215 and 3216 and flip-flops set / reset by the outputs of inverter circuits 3215 and 3216. The flip-flop includes a NAND circuit 3217 receiving the output of the inverter circuit 3215 and a NAND circuit 3218 receiving the output signal of the inverter circuit 3216. The NAND circuit 3218 generates a first internal clock enable signal CKE0D, and the NAND circuit 3217 generates a complementary internal clock enable signal ZCKE0D. The configuration of the register 3214 is shown in FIG.

図４７を参照して、レジスタ３２１４は、そのゲートに外部クロックイネーブル信号ｅｘｔＣＫＥを受けるｎチャネルＭＯＳトランジスタ３２１４ａと、そのゲートに基準電圧Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタ３２１４ｂと、トランジスタ３２１４ａおよび３２１４ｂと接地電位ノードとの間に設けられ、そのゲートにクロックイネーブル信号ＣＬＫＥを受けるｎチャネルＭＯＳトランジスタ３２１４ｍと、出力ノードＮＯａとＭＯＳトランジスタ３２１４ａの間に設けられ、そのゲートに他方出力ノードＮＯｂ上の信号電位を受けるｎチャネルＭＯＳトランジスタ３２１４ｊと、出力ノードＮＯｂとＭＯＳトランジスタ３２１４ｂとの間に設けられ、そのゲートに出力ノードＮＯａ上の電位を受けるｎチャネルＭＯＳトランジスタ３２１４ｋと、電源電位ノードと出力ノードＮＯａとの間に設けられ、そのゲートにクロックイネーブル信号ＣＬＫＥを受けるｐチャネルＭＯＳトランジスタ３２１４ｃと、電源電位ノードと出力ノードＮＯａの間に設けられ、そのゲートに出力ノードＮＯｂ上の信号電位を受けるｐチャネルＭＯＳトランジスタ３２１４ｄと、電源電位ノードと出力ノードＮＯｂとの間に設けられ、そのゲートに出力ノードＮＯａ上の信号電位を受けるｐチャネルＭＯＳトランジスタ３２１４ｅと、電源電位ノードと出力ノードＮＯｂの間に設けられ、そのゲートにクロックイネーブル信号ＣＬＫＥを受けるｐチャネルＭＯＳトランジスタ３２１４ｆと、出力ノードＮＯａおよびＮＯｂ上の信号をそれぞれ反転するインバータ回路３２１４ｉおよび３２１４ｈを含む。   47, register 3214 has an n channel MOS transistor 3214a receiving external clock enable signal extCKE at its gate, an n channel MOS transistor 3214b receiving reference voltage Vref at its gate, transistors 3214a and 3214b, and ground potential. N-channel MOS transistor 3214m provided between the node and receiving clock enable signal CLKE at its gate, and provided between output node NOa and MOS transistor 3214a, and receiving at its gate the signal potential on the other output node NOb. n channel MOS transistor 3214j, n channel MOS transistor provided between output node NOb and MOS transistor 3214b and receiving the potential on output node NOa at its gate The transistor 3214k is provided between the power supply potential node and the output node NOa, the p channel MOS transistor 3214c receiving the clock enable signal CLKE at its gate, and provided between the power supply potential node and the output node NOa at its gate. A p-channel MOS transistor 3214d receiving a signal potential on output node NOb, a p-channel MOS transistor 3214e provided between the power supply potential node and output node NOb and receiving a signal potential on output node NOa, and a power supply A p channel MOS transistor 3214f provided between the potential node and output node NOb and receiving clock enable signal CLKE at its gate, and inverter circuits 3214i and 314 for inverting the signals on output nodes NOa and NOb, respectively. Including a 14h.

この図４７に示すレジスタ３２１４は、クロックイネーブル信号ＣＬＫＥが“Ｈ”のときに動作状態とされ、外部クロックイネーブル信号ｅｘｔＣＫＥと基準電圧Ｖｒｅｆとを比較し、その比較結果に従って、出力ノードＮＯａおよびＮＯｂに信号を発生する。クロックイネーブル信号ＣＬＫＥが“Ｌ”の場合には、ＭＯＳトランジスタ３２１４ｍがオフ状態となり、比較動作は行なわず、出力ノードＮＯａおよびＮＯｂはともにＭＯＳトランジスタ３２１４ｃおよび３２１４ｆを介して電源電位レベルに充電され、インバータ回路３２１４ａおよび３２１４ｈから出力される信号ＣＫＥ０およびＺＣＫＥ０は“Ｌ”となる。この構成は通常ダイナミックラッチと呼ばれている。   The register 3214 shown in FIG. 47 is activated when the clock enable signal CLKE is “H”, compares the external clock enable signal extCKE with the reference voltage Vref, and outputs the comparison result to the output nodes NOa and NOb. Generate a signal. When clock enable signal CLKE is "L", MOS transistor 3214m is turned off, comparison operation is not performed, and output nodes NOa and NOb are both charged to the power supply potential level through MOS transistors 3214c and 3214f, and the inverter Signals CKE0 and ZCKE0 output from circuits 3214a and 3214h are "L". This configuration is usually called a dynamic latch.

再び図４６に戻って、第２の内部クロック発生回路２１３２は、第１の内部クロック発生回路２１３０からの出力信号ＺＣＬＫＥとＺＣＫＥ０Ｄを受けるＮＡＮＤ回路３２２０と、出力信号ＺＣＬＫＥおよびＣＬＫ０Ｄを受けるＮＡＮＤ回路３２２１と、ＮＡＮＤ回路３２２０および３２２１の出力信号に従ってセット／リセットされるフリップフロップを含む。このフリップフロップは出力と一方入力とが交差結合されたＮＡＮＤ回路３２２２および３２２３を含む。ＮＡＮＤ回路３２２２は、他方入力にＮＡＮＤ回路３２２０の出力信号を受け、ＮＡＮＤ回路３２２３はその他方入力にＮＡＮＤ回路３２２１の出力信号を受ける。第２の内部クロック発生回路２１３２は、さらに、ＮＡＮＤ回路３２２２の出力信号を受けるインバータ回路３２２４と、ＮＡＮＤ回路３２２３の出力信号を受けるインバータ回路３２２５を含む。インバータ回路３２２４から第２の内部クロックイネーブル信号ＣＫＥ１が発生される。   46 again, second internal clock generation circuit 2132 includes NAND circuit 3220 receiving output signals ZCLKE and ZCKE0D from first internal clock generation circuit 2130, and NAND circuit 3221 receiving output signals ZCLKE and CLK0D. Flip-flops that are set / reset according to the output signals of NAND circuits 3220 and 3221 are included. This flip-flop includes NAND circuits 3222 and 3223 whose outputs and one input are cross-coupled. NAND circuit 3222 receives the output signal of NAND circuit 3220 at the other input, and NAND circuit 3223 receives the output signal of NAND circuit 3221 at the other input. Second internal clock generation circuit 2132 further includes an inverter circuit 3224 that receives an output signal of NAND circuit 3222 and an inverter circuit 3225 that receives an output signal of NAND circuit 3223. A second internal clock enable signal CKE1 is generated from inverter circuit 3224.

第３の内部クロック発生回路２１３４は、外部クロック信号ｅｘｔＫと第２の内部クロックイネーブル信号ＣＫＥ１を受けるＮＡＮＤ回路３２３０と、ＮＡＮＤ回路３２３０の出力信号を反転するインバータ回路３２３２と、インバータ回路３２３２の出力信号を所定時間遅延させて反転する反転遅延回路３２３４と、インバータ回路３２３２の出力信号および反転遅延回路３２３４の出力信号を受けるＮＡＮＤ回路３２３６と、ＮＡＮＤ回路３２３６の出力信号を受けるインバータ回路３２３８と、インバータ回路３２３８の出力信号を受けるインバータ回路３２３９を含む。インバータ回路３２３８および３２３９から内部クロック信号ＣＬＫおよびＺＣＬＫがそれぞれ発生される。反転遅延回路３２３４は、複数個（図示の構成では９個）の縦列接続されたインバータにより構成される。次にこの図４６および図４７に示す内部クロック信号発生系の動作をその動作波形図である図４８を参照して説明する。   The third internal clock generation circuit 2134 includes an NAND circuit 3230 that receives the external clock signal extK and the second internal clock enable signal CKE1, an inverter circuit 3232 that inverts an output signal of the NAND circuit 3230, and an output signal of the inverter circuit 3232 Inverting delay circuit 3234 that inverts the signal by delaying it for a predetermined time, NAND circuit 3236 that receives the output signal of inverter circuit 3232 and the output signal of inverting delay circuit 3234, inverter circuit 3238 that receives the output signal of NAND circuit 3236, and inverter circuit Inverter circuit 3239 receiving the output signal of 3238 is included. Internal clock signals CLK and ZCLK are generated from inverter circuits 3238 and 3239, respectively. The inverting delay circuit 3234 is configured by a plurality (9 in the illustrated configuration) of cascade-connected inverters. Next, the operation of the internal clock signal generation system shown in FIGS. 46 and 47 will be described with reference to FIG. 48 which is an operation waveform diagram thereof.

外部クロック信号ｅｘｔＫが“Ｈ”に立上がると、インバータ回路３２１２からのクロックイネーブル信号ＣＬＫＥが所定時間“Ｈ”に立上がる。内部クロックイネーブル信号ＣＬＫＥが“Ｈ”にある期間は、反転遅延回路３２０８が有する遅延時間により決定される。インバータ回路３２０６からのクロックイネーブル信号ＺＣＬＫＥは、この外部クロック信号ｅｘｔＫの立上がりに応答して“Ｌ”に立下がる。これにより、第２の内部クロック発生回路２１３２において、ＮＡＮＤ回路３２２０および３２２１の出力信号が“Ｈ”に固定され、この間クロックイネーブル信号ＣＫ１およびＺＣＫ１の状態は変化しない。   When external clock signal extK rises to “H”, clock enable signal CLKE from inverter circuit 3212 rises to “H” for a predetermined time. The period during which the internal clock enable signal CLKE is at “H” is determined by the delay time of the inverting delay circuit 3208. Clock enable signal ZCLKE from inverter circuit 3206 falls to "L" in response to the rise of external clock signal extK. Thereby, in the second internal clock generation circuit 2132, the output signals of the NAND circuits 3220 and 3221 are fixed to “H”, and the states of the clock enable signals CK1 and ZCK1 do not change during this period.

内部クロックイネーブル信号ＣＬＫＥが“Ｈ”となると、レジスタ３２１４が動作状態とされ、外部クロックイネーブル信号ｅｘｔＣＫＥを取込みラッチする。外部クロックイネーブル信号ｅｘｔＣＫＥが“Ｈ”にあれば、図４７に示す出力ノードＮＯａがトランジスタ３２１４ａおよび３２１４ａを介して放電され、その電位が低下する。応じてＭＯＳトランジスタ３２１４ｋがオフ状態となり、他方出力ノードＮＯｂは、ＭＯＳトランジスタ３２１４ｅを介して電源電位レベルにまで充電される。これによりレジスタ３２１４から出力されるクロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０は“Ｈ”および“Ｌ”となる。このクロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０が与えられる回路については示していないが、これらの信号はＤＲＡＭ制御回路部に含まれるセルフリフレッシュを指定するコマンドをデコードするための回路へ与えられる。早いタイミングでリフレッシュ動作が指定されているか否かを決定するためである。この“Ｈ”のクロックイネーブル信号ＣＫＥ０および“Ｌ”のクロックイネーブル信号ＺＣＫＥ０はインバータ回路３２１６および３２１５を介してＮＡＮＤ回路３２１７および３２１８により構成されるフリップフロップによりラッチされる。したがって、この状態においては、内部クロックイネーブル信号ＣＫＥ０Ｄが“Ｈ”、相補内部クロックイネーブル信号ＺＣＫＥ０Ｄが“Ｌ”となる。   When the internal clock enable signal CLKE becomes “H”, the register 3214 is brought into an operating state, and takes in and latches the external clock enable signal extCKE. If external clock enable signal extCKE is at "H", output node NOa shown in FIG. 47 is discharged through transistors 3214a and 3214a, and the potential thereof decreases. Responsively, MOS transistor 3214k is turned off, and output node NOb is charged to the power supply potential level via MOS transistor 3214e. As a result, the clock enable signals CKE0 and ZCKE0 output from the register 3214 become “H” and “L”. Although a circuit to which clock enable signals CKE0 and ZCKE0 are applied is not shown, these signals are applied to a circuit for decoding a command designating self refresh included in the DRAM control circuit section. This is to determine whether or not the refresh operation is designated at an early timing. The clock enable signal CKE0 of “H” and the clock enable signal ZCKE0 of “L” are latched by flip-flops configured by NAND circuits 3217 and 3218 through inverter circuits 3216 and 3215. Therefore, in this state, the internal clock enable signal CKE0D becomes “H” and the complementary internal clock enable signal ZCKE0D becomes “L”.

所定時間が経過すると、クロックイネーブル信号ＣＬＫＥが“Ｌ”となり、レジスタ３２１４の出力信号ＺＣＫＥ０およびＣＫＥ０がともに“Ｌ”となる。これに応答して、インバータ回路３２１５および３２１６の出力信号がともに“Ｈ”となるが、ＮＡＮＤ回路３２１７および３２１８の出力信号ＺＣＫＥ０ＤおよびＣＫＥ０Ｄの状態は変化しない。   When a predetermined time elapses, the clock enable signal CLKE becomes “L”, and the output signals ZCKE0 and CKE0 of the register 3214 both become “L”. In response to this, the output signals of inverter circuits 3215 and 3216 both become "H", but the states of output signals ZCKE0D and CKE0D of NAND circuits 3217 and 3218 do not change.

外部クロック信号ｅｘｔＫが“Ｌ”に立下がると、応じて内部クロックイネーブル信号ＺＣＬＫＥが“Ｌ”から“Ｈ”に立上がり、ＮＡＮＤ回路３２２０および３２２１がインバータとして機能する。これにより、ＮＡＮＤ回路３２２０の出力信号が“Ｈ”、ＮＡＮＤ回路３２２１の出力信号が“Ｌ”となり、第２の内部クロックイネーブル信号ＣＫＥ１が“Ｈ”、第１の内部クロックイネーブル信号ＺＣＫＥ１が“Ｌ”となる。   When external clock signal extK falls to “L”, internal clock enable signal ZCLKE rises from “L” to “H” accordingly, and NAND circuits 3220 and 3221 function as inverters. As a result, the output signal of the NAND circuit 3220 becomes “H”, the output signal of the NAND circuit 3221 becomes “L”, the second internal clock enable signal CKE1 becomes “H”, and the first internal clock enable signal ZCKE1 becomes “L”. "

この第１の内部クロックイネーブル信号ＣＫＥ１が“Ｈ”にあれば、第３の内部クロック発生回路２１３４においては、ＮＡＮＤ回路３２３０およびインバータ回路３２３２から外部クロック信号ｅｘｔＫに従って内部クロック信号ＣＬＫおよびＺＣＬＫが発生される。ＮＡＮＤ回路３２３６の出力信号が“Ｈ”となる期間は、反転遅延回路３２３４が有する遅延時間により決定される。したがって、インバータ回路３２３８から発生される内部クロック信号ＣＬＫは、外部クロック信号ｅｘｔＫの立上がりに応答して“Ｈ”に立上がりかつその期間が反転遅延回路３２３４を有する遅延時間により決定される期間“Ｈ”となった後に“Ｌ”に立下がる。この構成においても、内部クロック信号ＣＬＫは外部クロック信号ｅｘｔＫの立下がりタイミングと無関係に常時一定のパルス幅を有する信号となる。   If this first internal clock enable signal CKE1 is at “H”, internal clock signals CLK and ZCLK are generated from NAND circuit 3230 and inverter circuit 3232 according to external clock signal extK in third internal clock generation circuit 2134. The The period during which the output signal of the NAND circuit 3236 is “H” is determined by the delay time of the inverting delay circuit 3234. Therefore, internal clock signal CLK generated from inverter circuit 3238 rises to “H” in response to the rise of external clock signal extK, and the period “H” determined by the delay time having inversion delay circuit 3234. After that, it falls to “L”. Also in this configuration, the internal clock signal CLK is a signal having a constant pulse width at all times regardless of the falling timing of the external clock signal extK.

外部クロック信号ｅｘｔＫの立上がりにおいて、内部クロックイネーブル信号ｅｘｔＣＫＥが“Ｌ”に設定されると、レジスタ回路３２１４から発生されるクロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０が“Ｌ”および“Ｈ”となり、応じて第１の内部クロックイネーブル信号ＺＣＫＥ０ＤおよびＣＫＥ０Ｄがそれぞれ“Ｈ”および“Ｌ”となる。このＮＡＮＤ回路３２１７および３２１８の出力信号の状態は外部クロック信号ｅｘｔＫの次の立上がりまで維持される。外部クロック信号ｅｘｔＫが立上がったとき、このときはまだ第２の内部クロックイネーブル信号ＣＫＥ１が“Ｈ”であるため、第３の内部クロック発生回路２１３４からは所定の時間幅を有する内部クロック信号ＣＬＫが発生される。   When internal clock enable signal extCKE is set to “L” at the rise of external clock signal extK, clock enable signals CKE0 and ZCKE0 generated from register circuit 3214 become “L” and “H”, and the first Internal clock enable signals ZCKE0D and CKE0D become "H" and "L", respectively. The states of the output signals of NAND circuits 3217 and 3218 are maintained until the next rise of external clock signal extK. When the external clock signal extK rises, since the second internal clock enable signal CKE1 is still “H” at this time, the internal clock signal CLK having a predetermined time width is output from the third internal clock generation circuit 2134. Is generated.

外部クロック信号ｅｘｔＫが“Ｌ”に立下がると、第２の内部クロック発生回路２１３２において、ＮＡＮＤ回路３２２２および３２２３の出力信号の状態が反転し、第２の内部クロックイネーブル信号ＣＫＥ１が“Ｌ”となる。この状態は、外部クロック信号ｅｘｔＫの次の立下がりまで維持される。したがって、次のサイクルにおいて外部クロック信号ｅｘｔＣＬＫが“Ｈ”に立上がっても、第３の内部クロック発生回路２１３４からは内部クロック信号ＣＬＫは発生されない。   When the external clock signal extK falls to “L”, the state of the output signals of the NAND circuits 3222 and 3223 is inverted in the second internal clock generation circuit 2132, and the second internal clock enable signal CKE 1 becomes “L”. Become. This state is maintained until the next fall of external clock signal extK. Therefore, even if external clock signal extCLK rises to “H” in the next cycle, internal clock signal CLK is not generated from third internal clock generation circuit 2134.

［内部クロック発生回路の他の詳細構成］
図４９は内部クロック信号発生系の他の構成を示す図である。図４９において、内部クロック信号発生系は、外部クロック信号ｅｘｔＫをバッファ処理するバッファ回路２１３８と、外部クロックイネーブル信号ｅｘｔＣＫＥをバッファ処理するバッファ回路２１３７と、バッファ回路２１３８からのクロック信号Ｋ０と第２の内部クロック発生回路２１３３からのパワーダウンモード検出信号ＺＰＤＥとに従ってクロックイネーブル信号ＣＬＫＥを発生する第１の内部クロック発生回路２１３１と、クロックイネーブル信号ＣＬＫ１とリフレッシュモード検出信号ＲＦＳとバッファ回路２１３７からのクロックイネーブル信号ＣＫＥとを受けて内部クロックイネーブル信号ＣＫＥ０、ＣＫＥ１およびパワーダウンモード検出信号ＺＰＤＥを発生する第２の内部クロック発生回路２１３３と、第２の内部クロック発生回路２１３３からの内部クロックイネーブル信号ＣＫＥ１とクロック信号Ｋ０に従って内部クロック信号ＣＬＫを発生する第３の内部クロック発生回路２１３４を含む。第２の内部クロック発生回路２１３３からのクロックイネーブル信号ＣＫＥ０は制御回路に含まれるリフレッシュコマンドデコーダ２１３９へ与えられる。リフレッシュコマンドデコーダ２１３９は、このクロックイネーブル信号ＣＫＥ０に応答して活性化され、外部制御信号の状態を判別してリフレッシュモードが指定されたか否かを示すリフレッシュモード検出信号ＲＦＳを発生する。 [Other detailed configuration of internal clock generation circuit]
FIG. 49 shows another configuration of the internal clock signal generation system. 49, the internal clock signal generation system includes a buffer circuit 2138 for buffering the external clock signal extK, a buffer circuit 2137 for buffering the external clock enable signal extCKE, and the second clock signal K0 from the buffer circuit 2138 and the second clock signal K0. First internal clock generation circuit 2131 for generating clock enable signal CLKE according to power down mode detection signal ZPDE from internal clock generation circuit 2133, clock enable signal CLK1, refresh mode detection signal RFS, and clock enable from buffer circuit 2137 A second internal clock generation circuit 2133 which receives the signal CKE and generates internal clock enable signals CKE0 and CKE1 and a power down mode detection signal ZPDE; According to the internal clock enable signal CKE1 and the clock signal K0 from the lock generating circuit 2133 includes a third internal clock generation circuit 2134 for generating an internal clock signal CLK. Clock enable signal CKE0 from second internal clock generation circuit 2133 is applied to refresh command decoder 2139 included in the control circuit. The refresh command decoder 2139 is activated in response to the clock enable signal CKE0, determines the state of the external control signal, and generates a refresh mode detection signal RFS indicating whether or not the refresh mode is designated.

図４９に示す構成においては、パワーダウンモード検出信号ＺＰＤＥが利用される。しかしながら内部クロック信号ＣＬＫは、外部クロック信号ｅｘｔＫ（Ｋ０）に従って所定の期間“Ｈ”となるように発生される。したがって、この図４９に示す構成においても、外部クロック信号ｅｘｔＫの立下がりの変動の影響を受けることなく一定のパルス幅を有する内部クロック信号ＣＬＫを確実に発生することができる。次に各回路の具体的構成について説明する。   In the configuration shown in FIG. 49, power down mode detection signal ZPDE is used. However, internal clock signal CLK is generated to be “H” for a predetermined period in accordance with external clock signal extK (K0). Therefore, also in the configuration shown in FIG. 49, internal clock signal CLK having a constant pulse width can be reliably generated without being affected by the fluctuation of the falling edge of external clock signal extK. Next, a specific configuration of each circuit will be described.

図４９に示すバッファ回路２１３７および２１３８はそれぞれ２段の縦続接続されたインバータ回路で構成される。したがって、その構成は特に説明しない。   Each of the buffer circuits 2137 and 2138 shown in FIG. 49 is composed of two stages of cascaded inverter circuits. Therefore, the configuration is not particularly described.

図５０は、図４９に示す第２の内部クロック発生回路２１３３の詳細構成を示す図である。図５０を参照して、第２の内部クロック発生回路２１３３は、図４９に示す第１の内部クロック発生回路２１３１からのクロックイネーブル信号ＣＬＫ１と自身が発生するパワーダウンモード検出信号ＺＰＤＥと外部クロックイネーブル信号ＣＫＥを受けて第１の内部クロックイネーブル信号ＺＣＫＥ０およびＣＫＥ０を発生するレジスタ３２５０を含む。レジスタ３２５０は、信号ＣＬＫＥおよびＺＳＰＤＥがともに“Ｈ”のときのみ動作状態とされ、クロックイネーブル信号ＣＫＥを取込み、かつ出力する。信号ＣＬＫＥおよびＺＰＤＥの少なくとも一方が“Ｌ”のときには、レジスタ３２５０からの出力信号ＣＫＥ０およびＺＣＫＥ０はともに“Ｌ”となる。レジスタ３２５０の具体的構成を図５１に示す。   FIG. 50 shows a detailed configuration of second internal clock generation circuit 2133 shown in FIG. Referring to FIG. 50, second internal clock generation circuit 2133 includes clock enable signal CLK1 from first internal clock generation circuit 2131 shown in FIG. 49, power down mode detection signal ZPDE generated by itself, and external clock enable. Register 3250 receiving signal CKE and generating first internal clock enable signals ZCKE0 and CKE0 is included. Register 3250 is activated only when signals CLKE and ZSPDE are both “H”, and takes in and outputs clock enable signal CKE. When at least one of the signals CLKE and ZPDE is “L”, the output signals CKE0 and ZCKE0 from the register 3250 are both “L”. A specific configuration of the register 3250 is shown in FIG.

図５１を参照して、レジスタ３２５０は、出力ノードＯＲＬ上の信号を反転する３段の縦続接続されたインバータ回路４０１９ａ、４０１９ｂ、および４０１９ｃと、出力ノードＺＯＲＬ上の信号電位を受ける３段の縦続接続されたインバータ回路４０１８ａ、４０１８ｂおよび４０１８ｃと、電源電位ノードとノードＮＤｅの間に並列に設けられるｐチャネルＭＯＳトランジスタ４０１２、４０１４、および４０１６と、ノードＮＤｅとノードＮＤｃの間に接続されるｎチャネルＭＯＳトランジスタ４０１０ａ、４０１０ｂ、４００８ａ、および４００８ｂと、ノードＮＤｆとノードＮＤｂの間に設けられるｎチャネルＭＯＳトランジスタ４０１１ａ、４０１１ｂ、４００９ａ、および４００９ｂを含む。   Referring to FIG. 51, register 3250 includes three stages of cascaded inverter circuits 4019a, 4019b and 4019c for inverting the signal on output node ORL, and three stages of cascades for receiving the signal potential on output node ZORL. Inverter circuits 4018a, 4018b and 4018c connected, p channel MOS transistors 4012, 4014 and 4016 provided in parallel between the power supply potential node and node NDe, and n channel connected between node NDe and node NDc MOS transistors 4010a, 4010b, 4008a, and 4008b, and n-channel MOS transistors 4011a, 4011b, 4009a, and 4009b provided between nodes NDf and NDb are included.

ＭＯＳトランジスタ４０１２は、信号ＺＰＤＥが“Ｌ”のときに導通し、ノードＮＤｅへ電源電位ノードからの電圧を伝達する。ｐチャネルＭＯＳトランジスタ４０１４は、信号ＣＬＫＥが“Ｌ”のときに導通し、電源電位ノードからノードＮＤｅへ電流を供給する。ｐチャネルＭＯＳトランジスタ４０１６は、出力ノードＺＯＲＬが“Ｌ”のときに導通し、ノードＮＤｅへ電源電位ノードからの電圧／電流を伝達する。   MOS transistor 4012 conducts when signal ZPDE is "L", and transmits the voltage from the power supply potential node to node NDe. P-channel MOS transistor 4014 is rendered conductive when signal CLKE is “L”, and supplies current from the power supply potential node to node NDe. P channel MOS transistor 4016 is rendered conductive when output node ZORL is at “L”, and transmits the voltage / current from the power supply potential node to node NDe.

ＭＯＳトランジスタ４０１０ａおよび４０１０ｂはゲートに信号ＣＬＫＥを受け、ＭＯＳトランジスタ４００８ａおよび４００８ｂはそのゲートに信号ＺＰＤＥを受ける。トランジスタ４０１０ａおよび４００８ａが直列に接続され、トランジスタ４０１０ｂおよび４００８ｂが直列に接続される。信号ＣＬＫＥを受けるトランジスタが２個並列に設けられ、また信号ＺＰＤＥがゲートに受けるトランジスタが２個並列に設けられているのは、ノードＮＤｅの充電がＭＯＳトランジスタ４０１２および４０１４両者を通して行なわれる場合があり、この充電電流とノードＮＤｅの放電電流を等しくするためである。   MOS transistors 4010a and 4010b receive signal CLKE at their gates, and MOS transistors 4008a and 4008b receive signal ZPDE at their gates. Transistors 4010a and 4008a are connected in series, and transistors 4010b and 4008b are connected in series. Two transistors receiving signal CLKE are provided in parallel, and two transistors receiving signal ZPDE at the gate are provided in parallel. Node NDe may be charged through both MOS transistors 4012 and 4014. This is to make the charging current equal to the discharging current of the node NDe.

ｐチャネルＭＯＳトランジスタ４０１３はゲートにパワーダウンモード検出信号ＺＰＤＥを受け、ＭＯＳトランジスタ４０１５はゲートにクロックイネーブル信号ＣＬＫＥを受け、ＭＯＳトランジスタ４０１７はそのゲートが出力ノードＯＲＬに接続される。ＭＯＳトランジスタ４０１１ａおよび４０１１ｂはそのゲートにクロックイネーブル信号ＣＬＫＥを受ける。ＭＯＳトランジスタ４００９ａおよび４００９ｂはそのゲートに信号ＺＰＤＥを受ける。   P channel MOS transistor 4013 receives power down mode detection signal ZPDE at its gate, MOS transistor 4015 receives clock enable signal CLKE at its gate, and MOS transistor 4017 has its gate connected to output node ORL. MOS transistors 4011a and 4011b receive clock enable signal CLKE at their gates. MOS transistors 4009a and 4009b receive signal ZPDE at their gates.

レジスタ３２５０はさらに出力ノードＺＯＲＬ上の信号電位をゲートに受けるｎチャネルＭＯＳトランジスタ４００４ａ、４００４ｂ、および４００４ｃと、出力ノードＯＲＬ上の信号をゲートに受けるｎチャネルＭＯＳトランジスタ４００５ａ、４００５ｂ、および４００５ｃと、出力ノードＺＯＲＬ上の信号電位が“Ｈ”のときに導通し、ノードＮＤｃを接地電位レベルへ放電するｎチャネルＭＯＳトランジスタ４００６ａおよび４００６ｂと、出力ノードＯＲＬ上の信号電位が“Ｈ”のときに導通し、ノードＮＤｄを接地電位レベルへ放電するｎチャネルＭＯＳトランジスタ４００７ａおよび４００７ｂを含む。ＭＯＳトランジスタ４００４ｂおよび４００４ｃはノードＮＤｃとノードＮＤａの間に並列に設けられる。ＭＯＳトランジスタ４００５ｂおよび４００５ｃは、ノードＮＤｄとノードＮＤｂの間に並列に設けられる。ＭＯＳトランジスタ４００４ａおよび４００５ａは、一方導通端子がノードＮＤａおよびＮＤｂにそれぞれ接続され、他方導通端子はフローティング状態とされる。出力ノードＯＲＬおよびＺＯＲＬに付随するゲート容量を調節するとともに、各トランジスタのサイズを小さくするためである。   Register 3250 further has n-channel MOS transistors 4004a, 4004b, and 4004c receiving the signal potential on output node ZORL at the gate, n-channel MOS transistors 4005a, 4005b, and 4005c receiving the signal on output node ORL at the gate, Conductive when the signal potential on node ZORL is "H", and conductive when n-channel MOS transistors 4006a and 4006b discharge node NDc to the ground potential level, and when the signal potential on output node ORL is "H". N channel MOS transistors 4007a and 4007b for discharging node NDd to the level of ground potential. MOS transistors 4004b and 4004c are provided in parallel between nodes NDc and NDa. MOS transistors 4005b and 4005c are provided in parallel between nodes NDd and NDb. MOS transistors 4004a and 4005a have one conduction terminal connected to nodes NDa and NDb, respectively, and the other conduction terminal in a floating state. This is because the gate capacitance associated with output nodes ORL and ZORL is adjusted and the size of each transistor is reduced.

レジスタ３２５０はさらに、クロックイネーブル信号ＣＫＥをゲートに受けるｎチャネルＭＯＳトランジスタ４００２ａ、４００２ｂおよび４００２ｃと、基準電圧Ｖｒｅｆをゲートに受けるｎチャネルＭＯＳトランジスタ４００３ａ、４００３ｂ、および４００３ｃを含む。ＭＯＳトランジスタ４００２ｂおよび４００２ｃはノードＮＤａと接地電位ノードとの間に並列に設けられ、ＭＯＳトランジスタ４００３ｂおよび４００３ｃはノードＮＤｂと接地電位ノードとの間に並列に設けられる。ＭＯＳトランジスタ４００２ａおよび４００３ａは、それぞれの一方導通端子が接地電位ノードに接続され、それぞれの他方導通端子はフローティング状態とされる。信号ＣＫＥ、ＣＬＫＥおよびＺＰＤＥの負荷容量を等しくするとともに最適値に設定し、かつ、信号ＣＫＥが“Ｈ”のときのノードＮＤｃの放電速度と、出力ノードＺＯＲＬが“Ｈ”のときの信号ＣＫＥが“Ｌ”のときのノードＮＤｃの放電速度を等しくするためである。   Register 3250 further includes n channel MOS transistors 4002a, 4002b and 4002c receiving clock enable signal CKE at the gate, and n channel MOS transistors 4003a, 4003b and 4003c receiving reference voltage Vref at the gate. MOS transistors 4002b and 4002c are provided in parallel between node NDa and the ground potential node, and MOS transistors 4003b and 4003c are provided in parallel between node NDb and the ground potential node. MOS transistors 4002a and 4003a have one conduction terminal connected to the ground potential node and the other conduction terminal in a floating state. The load capacities of signals CKE, CLKE and ZPDE are equalized and set to optimum values, and the discharge rate of node NDc when signal CKE is “H”, and signal CKE when output node ZORL is “H” This is for equalizing the discharge speed of the node NDc at “L”.

図５１に示すレジスタにおいては、信号ＣＬＫＥおよびＺＰＤＥがともに“Ｌ”のときには、ノードＮＤｅおよびノードＮＤｆがそれぞれトランジスタ４０１２および４０１４により充電されて電源電位レベルとなり、出力ノードＯＲＬおよびＺＯＲＬが“Ｈ”となる。この状態においては、信号ＣＫＥ０およびＺＣＫＥ０はともに“Ｌ”にある。このときまたノードＮＤｃおよびＮＤｄは、トランジスタ４００６ａおよび４００６ｂならびに４００７ａおよび４００７ｂにより接地電位レベルへ放電される。信号ＣＫＥがこのとき基準電位Ｖｒｅｆよりも高い電位にあれば、ノードＮＤｃは、またトランジスタ４００４ｂ、４００４ｃ、４００２ｂおよび４００２ｃにより放電される。   In the register shown in FIG. 51, when signals CLKE and ZPDE are both “L”, node NDe and node NDf are charged by transistors 4012 and 4014, respectively, to the power supply potential level, and output nodes ORL and ZORL are set to “H”. Become. In this state, signals CKE0 and ZCKE0 are both at "L". At this time, nodes NDc and NDd are discharged to the ground potential level by transistors 4006a and 4006b and 4007a and 4007b. If signal CKE is at a potential higher than reference potential Vref at this time, node NDc is also discharged by transistors 4004b, 4004c, 4002b and 4002c.

信号ＣＬＫＥおよびＺＰＤＥがともに“Ｈ”となると、ＭＯＳトランジスタ４０１２、４０１４、４０１３、４０１５がオフ状態となり、トランジスタ４０１０ａ、４０１０ｂ、４００８ａ、４００８ｂ、４００９ａ、４００９ｂおよび４０１１ａ、４０１１ｂがオン状態となる。このとき信号ＣＫＥが“Ｈ”にあれば、トランジスタ４００２ｃおよび４００２ｂが導通し、ノードＮＤｃを接地電位レベルへと放電する。これによりノードＮＤｅの電位が低下し、出力ノードＺＯＲＬはＭＯＳトランジスタ４０１７を介して充電され続け電源電位レベルを維持し、出力ノードＯＲＬは接地電位レベルへ放電され、信号ＣＫＥ０が“Ｈ”、信号ＺＣＫＥ０が“Ｌ”となる。信号ＣＫＥが“Ｌ”の場合には、逆に信号ＣＫＥ０が“Ｌ”、信号ＺＣＫＥ０が“Ｈ”となる。   When the signals CLKE and ZPDE are both “H”, the MOS transistors 4012, 4014, 4013, and 4015 are turned off, and the transistors 4010a, 4010b, 4008a, 4008b, 4009a, 4009b, and 4011a, 4011b are turned on. At this time, if signal CKE is at "H", transistors 4002c and 4002b are turned on to discharge node NDc to the ground potential level. As a result, the potential of the node NDe decreases, the output node ZORL continues to be charged through the MOS transistor 4017 and maintains the power supply potential level, the output node ORL is discharged to the ground potential level, the signal CKE0 is “H”, and the signal ZCKE0 Becomes “L”. Conversely, when the signal CKE is “L”, the signal CKE0 is “L” and the signal ZCKE0 is “H”.

以上のように、このレジスタ３２５０は、信号ＣＬＫＥおよびＺＰＤＥがともに“Ｈ”にあるときのみ信号ＣＫＥに従った信号ＣＫＥ０およびＺＣＫＥ０を発生する。   As described above, register 3250 generates signals CKE0 and ZCKE0 according to signal CKE only when signals CLKE and ZPDE are both at "H".

再び図５０に戻って、第２の内部クロック発生回路２１３３は、一方入力ノードに電源電位Ｖｄｄを受け、その他方入力に信号ＺＣＫＥ０およびＣＫＥ０をそれぞれ受けるＮＡＮＤ回路３２５２および３２５３と、ＮＡＮＤ回路３２５２および３２５３の出力信号に従ってセット／リセットされるフリップフロップ３２５４と、信号ＺＣＬＫＥに従って活性化され、フリップフロップ３２５４の出力信号Ｑおよび／Ｑをそれぞれ反転して通過させるＮＡＮＤ回路３２５５および３２５６と、ＮＡＮＤ回路３２５５および３２５６の出力信号に従ってセット／リセットされるフリップフロップ３２５７と、フリップフロップ３２５７の出力Ｑおよび／Ｑをそれぞれ反転するインバータ回路３２５８および３２５９を含む。インバータ回路３２５８からクロックイネーブル信号ＣＬＫＥ１が発生され、インバータ回路３２５９から補の内部クロックイネーブル信号ＺＣＬＫＥ１が発生される。   Referring again to FIG. 50, second internal clock generation circuit 2133 receives power supply potential Vdd at one input node and NAND circuits 3252 and 3253 receiving signals ZCKE0 and CKE0 at the other input, and NAND circuits 3252 and 3253, respectively. Flip-flop 3254 which is set / reset according to the output signal of NAND, NAND circuits 3255 and 3256 which are activated according to signal ZCLKE and invert and pass output signals Q and / Q of flip-flop 3254, respectively, and NAND circuits 3255 and 3256 Flip-flop 3257 set / reset according to the output signal of, and inverter circuits 3258 and 3259 for inverting outputs Q and / Q of flip-flop 3257, respectively. Clock enable signal CLKE1 is generated from inverter circuit 3258, and complementary internal clock enable signal ZCLKE1 is generated from inverter circuit 3259.

ＮＡＮＤ回路３２５５および３２５６へ与えられる信号ＺＣＬＫＥは、レジスタ３２５０へ与えられる信号ＣＬＫＥの反転信号である。したがって、信号ＣＬＫＥが“Ｈ”にありレジスタ３２５０の出力が確定した後この信号ＣＬＫＥの立下がりに従ってフリップフロップ３２５４の出力信号がフリップフロップ３２５７へ伝達されてラッチされる。   Signal ZCLKE applied to NAND circuits 3255 and 3256 is an inverted signal of signal CLKE applied to register 3250. Therefore, after the signal CLKE is at “H” and the output of the register 3250 is determined, the output signal of the flip-flop 3254 is transmitted to the flip-flop 3257 and latched in accordance with the fall of the signal CLKE.

第２の内部クロック発生回路２１３３はさらに、クロックイネーブル信号ＣＫＥとリフレッシュモード検出信号ＲＦＳを受けるＮＡＮＤ回路３２６０と、ＮＡＮＤ回路３２６０の出力信号を受けるインバータ回路３２６１と、インバータ回路３２６１の“Ｌ”の信号を保持するためのｐチャネルＭＯＳトランジスタ３２６２と、信号ＺＣＫＥ１とリフレッシュモード検出信号ＲＦＳを受けるＮＡＮＤ回路３２６３と、インバータ回路３２６１の出力信号ＣＫＥ２とＮＡＮＤ回路３２６３の出力信号を受けるＮＯＲ回路３２６４と、ＮＯＲ回路３２６４の出力信号を反転するインバータ回路３２６５を含む。ＮＯＲ回路３２６４から信号ＰＤＥが発生され、インバータ回路３２６５から信号ＺＰＤＥが発生される。次に図５０に示す第２の内部クロック信号発生回路の動作をその動作波形図である図５２を参照して説明する。   Second internal clock generation circuit 2133 further includes a NAND circuit 3260 that receives clock enable signal CKE and refresh mode detection signal RFS, an inverter circuit 3261 that receives an output signal of NAND circuit 3260, and an “L” signal of inverter circuit 3261. P channel MOS transistor 3262, NAND circuit 3263 receiving signal ZCKE1 and refresh mode detection signal RFS, NOR circuit 3264 receiving output signal CKE2 of inverter circuit 3261 and output signal of NAND circuit 3263, and NOR circuit Inverter circuit 3265 for inverting the output signal of 3264 is included. Signal PDE is generated from NOR circuit 3264, and signal ZPDE is generated from inverter circuit 3265. Next, the operation of the second internal clock signal generation circuit shown in FIG. 50 will be described with reference to FIG.

内部クロック信号ＣＫＥ１およびＺＣＫＥ１は、クロックイネーブル信号ＣＬＫＥの立上がり時において前のクロックサイクルの状態を維持している（これらの信号ＣＫＥ１およびＺＣＫＥ１の状態の変化は信号ＺＣＬＫＥにより実現される）。リフレッシュモード検出信号ＲＦＳが“Ｌ”にあり、前のサイクルにおいてクロックイネーブル信号ＣＫＥ１が“Ｈ”のときには、インバータ回路３２６１の出力信号は信号ＣＫＥの状態にかかわらず“Ｌ”であり、ＮＡＮＤ回路３２６３の出力信号は“Ｈ”であり、したがって信号ＰＤＥは“Ｌ”となり、信号ＺＰＤＥは“Ｈ”である。   Internal clock signals CKE1 and ZCKE1 maintain the state of the previous clock cycle when clock enable signal CLKE rises (changes in the states of signals CKE1 and ZCKE1 are realized by signal ZCLKE). When the refresh mode detection signal RFS is “L” and the clock enable signal CKE1 is “H” in the previous cycle, the output signal of the inverter circuit 3261 is “L” regardless of the state of the signal CKE, and the NAND circuit 3263 Therefore, the signal PDE is “L” and the signal ZPDE is “H”.

今、信号ＣＫＥが“Ｌ”に設定された状態を考える。信号ＺＰＤＥはこのときまだ“Ｈ”である（前のサイクルで信号ＺＣＫＥ１が“Ｌ”に設定されている）。したがって、レジスタ３２５０はラッチ動作を実行し、信号ＣＫＥ０を“Ｌ”とする。この状態は、信号ＺＣＬＫＥの立上がりに応答してフリップフロップ３２５７にラッチされる。これに応答して、信号ＺＣＫＥ１が“Ｈ”となる。しかしながらリフレッシュモード検出信号ＲＦＳが“Ｌ”にあれば、信号ＰＤＥは“Ｌ”を維持する。リフレッシュモード検出信号ＲＦＳが“Ｈ”にあれば、この信号ＣＫＥの立下がりに応答して信号ＣＫＥ１が“Ｌ”に立下がる。これに応答して、信号ＰＤＥが“Ｈ”に立上がり、信号ＣＫＥが“Ｌ”にある間“Ｈ”を維持する。   Consider a state where the signal CKE is set to “L”. The signal ZPDE is still “H” at this time (the signal ZCKE1 is set to “L” in the previous cycle). Therefore, the register 3250 executes a latch operation and sets the signal CKE0 to “L”. This state is latched by flip-flop 3257 in response to the rise of signal ZCLKE. In response to this, the signal ZCKE1 becomes “H”. However, if the refresh mode detection signal RFS is at “L”, the signal PDE maintains “L”. If refresh mode detection signal RFS is at "H", signal CKE1 falls to "L" in response to the fall of signal CKE. In response to this, the signal PDE rises to “H” and maintains “H” while the signal CKE is at “L”.

セルフリフレッシュモード検出信号ＲＦＳが“Ｈ”にあるときに信号ＣＫＥを“Ｈ”に立上げると、まず信号ＣＫＥ２が“Ｈ”に立上がり、ＮＯＲ回路３２６４を介して信号ＰＤＥが“Ｌ”に立上がる。この信号ＰＤＥの立上がりは、外部クロック信号Ｋと非同期で実行される。次のクロック信号Ｋの立上がりエッジでプリチャージモードが指定され、リフレッシュモード検出信号ＲＦＳが“Ｌ”となり（信号ＰＤＥが“Ｌ”となるため信号ＣＫＥ０およびＺＣＫＥ０が内部クロック信号Ｋに同期して発生される）。信号ＲＦＳが“Ｌ”に立下がると、信号ＣＫＥ２が“Ｌ”に立下がり、ＮＡＮＤ回路３２６４から出力される信号ＰＤＥはリフレッシュモード検出信号ＲＦＳに従って“Ｌ”に維持される。   When the signal CKE rises to “H” when the self-refresh mode detection signal RFS is “H”, the signal CKE2 first rises to “H”, and the signal PDE rises to “L” via the NOR circuit 3264. . The rise of the signal PDE is executed asynchronously with the external clock signal K. The precharge mode is designated at the next rising edge of the clock signal K, and the refresh mode detection signal RFS becomes "L" (the signal PDE becomes "L", so that the signals CKE0 and ZCKE0 are generated in synchronization with the internal clock signal K) ) When the signal RFS falls to “L”, the signal CKE2 falls to “L”, and the signal PDE output from the NAND circuit 3264 is maintained at “L” in accordance with the refresh mode detection signal RFS.

一方、外部クロック信号Ｋが“Ｈ”に立上がると、信号ＣＬＫＥが発生され、応じて信号ＣＫＥ１が“Ｈ”に立上がる。以降信号ＣＫＥ１が“Ｈ”にある間、外部クロック信号Ｋに従って内部クロック信号ＣＬＫが発生される。   On the other hand, when external clock signal K rises to "H", signal CLKE is generated and signal CKE1 rises to "H" accordingly. Thereafter, the internal clock signal CLK is generated in accordance with the external clock signal K while the signal CKE1 is at "H".

図５３（Ａ）は、図４９に示す第１の内部クロック発生回路の具体的構成例を示す図である。図５３（Ａ）を参照して、第１の内部クロック発生回路２１３１は、信号ＺＰＤＥおよびクロック信号Ｋ０を受けるＮＡＮＤ回路３２７０と、ＮＡＮＤ回路３２７０の出力信号を反転するインバータ回路３２７２と、インバータ回路３２７２の出力信号を遅延する遅延回路３２７６ａ、３２７６ｂおよび３２７６ｃと、インバータ回路３２７２の出力信号と遅延回路３２７６ｃの出力信号とを受けるＮＡＮＤ回路３２７７と、ＮＡＮＤ回路３２７７の出力信号を受けるインバータ回路３２７８を含む。インバータ回路３２７８からクロックイネーブル信号ＣＬＫＥが発生され、インバータ回路３２７９から相補クロックイネーブル信号ＺＣＬＫＥが発生される。インバータ回路３２７２の出力信号をゲートに受けるｐチャネルＭＯＳトランジスタ３２７４は、インバータ回路３２７２の出力信号が“Ｌ”のときに、インバータ回路３２７２の入力を電源電位レベルに充電し、インバータ回路３２７２からの“Ｌ”信号を安定に維持する。   FIG. 53A shows a specific configuration example of the first internal clock generation circuit shown in FIG. Referring to FIG. 53A, first internal clock generation circuit 2131 includes a NAND circuit 3270 that receives signal ZPDE and clock signal K0, an inverter circuit 3272 that inverts the output signal of NAND circuit 3270, and an inverter circuit 3272. Delay circuits 3276a, 3276b, and 3276c for delaying the output signal of the output signal, a NAND circuit 3277 receiving the output signal of the inverter circuit 3272 and the output signal of the delay circuit 3276c, and an inverter circuit 3278 receiving the output signal of the NAND circuit 3277. A clock enable signal CLKE is generated from the inverter circuit 3278, and a complementary clock enable signal ZCLKE is generated from the inverter circuit 3279. The p-channel MOS transistor 3274 receiving the output signal of the inverter circuit 3272 at the gate charges the input of the inverter circuit 3272 to the power supply potential level when the output signal of the inverter circuit 3272 is “L”. The L "signal is kept stable.

遅延回路３２７６ａは、比較的大きな遅延時間を有するインバータ回路ＩＧＡを偶数個含み、その遅延時間がスイッチ回路ＳＷの切換えにより適当な値に設定される。遅延回路３２７６ｂは、偶数個のインバータ回路ＩＧＢを含み、スイッチ回路ＳＷの接点の切換えによりその遅延時間が適当な値に設定される。この遅延回路３２７６ｂは、比較的小さな遅延時間を有しており、遅延時間を微調整するために利用される。遅延回路３２７６ｃは、奇数段のインバータ回路ＩＧＣを含み、遅延回路３２７６ａまたは３２７６ｂから与えられる信号を所定時間遅延させかつ論理を反転して出力する。次に、この図５３（Ａ）に示す第１の内部クロック信号発生回路の動作をその動作波形図である図５３（Ｂ）を参照して説明する。   Delay circuit 3276a includes an even number of inverter circuits IGA having a relatively large delay time, and the delay time is set to an appropriate value by switching of switch circuit SW. Delay circuit 3276b includes an even number of inverter circuits IGB, and the delay time is set to an appropriate value by switching the contact of switch circuit SW. The delay circuit 3276b has a relatively small delay time and is used for fine adjustment of the delay time. Delay circuit 3276c includes an odd number of inverter circuits IGC, delays a signal supplied from delay circuit 3276a or 3276b for a predetermined time, and inverts the logic for output. Next, the operation of the first internal clock signal generation circuit shown in FIG. 53A will be described with reference to FIG. 53B which is an operation waveform diagram thereof.

信号ＺＰＤＥが“Ｈ”の場合、ＮＡＮＤ回路３２７０はインバータとして機能する。したがって外部クロック信号ｅｘｔＫ（Ｋ０）に従ってインバータ３２７２からクロック信号が発生される。ＮＡＮＤ回路３２７７は、その両入力に“Ｈ”の信号が与えられたときに“Ｌ”の信号を出力する。遅延回路３２７６ａおよび３２７６ｂは、２個のインバータ回路を１つの単位としてその遅延時間が設定される。遅延回路３２７６ａおよび３２７６ｂはインバータ回路３２７２の出力信号を所定時間遅延させる。遅延回路３２７６ｃは、この遅延回路３２７６ａまたは３２７６ｂからの信号を所定時間遅延させかつ反転させる。したがってＮＡＮＤ回路３２７７からは、クロック信号Ｋ０の立上がりに応答してこの遅延回路３２７６ａ〜３２７６ｃが与える遅延時間の間“Ｌ”となる信号が発生される。すなわちインバータ回路３２７８からの信号ＣＬＫＥは、外部クロック信号ｅｘｔＫ（Ｋ０）の立上がりに応答して所定時間“Ｈ”となる信号が発生される。この信号ＣＬＫＥのパルス幅は遅延回路３２７６ａおよび３２７６ｃにより決定されており、この信号ＣＬＫＥを用いて図５０に示すレジスタ３２５０における外部クロックイネーブル信号ＣＫＥのサンプリングおよびラッチが実行される。   When the signal ZPDE is “H”, the NAND circuit 3270 functions as an inverter. Therefore, a clock signal is generated from inverter 3272 in accordance with external clock signal extK (K0). The NAND circuit 3277 outputs an “L” signal when an “H” signal is applied to both its inputs. Delay circuits 3276a and 3276b have their delay times set with two inverter circuits as one unit. Delay circuits 3276a and 3276b delay the output signal of inverter circuit 3272 for a predetermined time. The delay circuit 3276c delays and inverts the signal from the delay circuit 3276a or 3276b for a predetermined time. Therefore, NAND circuit 3277 generates a signal that is "L" during the delay time provided by delay circuits 3276a-3276c in response to the rise of clock signal K0. That is, signal CLKE from inverter circuit 3278 generates a signal that is “H” for a predetermined time in response to the rise of external clock signal extK (K0). The pulse width of signal CLKE is determined by delay circuits 3276a and 3276c, and sampling and latching of external clock enable signal CKE in register 3250 shown in FIG. 50 is executed using signal CLKE.

信号ＺＰＤＥが“Ｌ”の場合には、ＮＡＮＤ回路３２７０の出力が“Ｈ”であり、インバータ回路３２７２の出力信号が“Ｌ”となる。したがって、ＮＡＮＤ回路３２７７の出力信号が“Ｈ”となり、インバータ回路３２７８からの信号ＣＬＫＥは“Ｌ”となる。この状態では、クロックイネーブル信号ＣＫＥのサンプリングは実行されない。   When the signal ZPDE is “L”, the output of the NAND circuit 3270 is “H”, and the output signal of the inverter circuit 3272 is “L”. Therefore, the output signal of the NAND circuit 3277 becomes “H”, and the signal CLKE from the inverter circuit 3278 becomes “L”. In this state, sampling of the clock enable signal CKE is not executed.

図５４（Ａ）は図４９に示す第３の内部クロック発生回路の具体的構成を示す図である。図５４（Ａ）を参照して、第３の内部クロック発生回路２１３４は、出力ノード３２８１にその一方導通端子が接続され、そのゲートにクロックイネーブル信号ＣＫＥ１を受けるｎチャネルＭＯＳトランジスタ３２８２と、電源電位ノードと出力ノード３２８１との間に設けられ、そのゲートにクロックイネーブル信号ＣＫＥ１を受けるｐチャネルＭＯＳトランジスタ３２８４と、出力ノード３２８１と電源電位ノードとの間に並列に設けられ、ゲートにクロック信号Ｋ０を受けるｐチャネルＭＯＳトランジスタ３２８５ａ、３２８５ｂおよび３２８５ｃと、ＭＯＳトランジスタ３２８２と接地電位ノードとの間に並列に設けられ、そのゲートにクロック信号Ｋ０を受けるｎチャネルＭＯＳトランジスタ３２８６ａ、３２８６ｂおよび３２８６ｃと、ノード３２８１上の信号電位を受けるインバータ回路３２８５と、インバータ回路３２８５の出力信号を所定時間遅延させる遅延回路３２８８ａ、３２８８ｂおよび３２８８ｃと、インバータ回路３２８５の出力信号と遅延回路３２８８ｃの出力信号とを受けるＮＡＮＤ回路３２８０と、ＮＡＮＤ回路３２８０の出力信号を受けるインバータ回路３２８９ａと、インバータ回路３２８９ａの出力信号を受けるインバータ回路３２８９ｂを含む。   FIG. 54A shows a specific structure of the third internal clock generation circuit shown in FIG. Referring to FIG. 54A, third internal clock generation circuit 2134 has one conduction terminal connected to output node 3281, n channel MOS transistor 3282 receiving clock enable signal CKE1 at its gate, and power supply potential. P channel MOS transistor 3284 provided between the node and output node 3281, receiving clock enable signal CKE1 at its gate, and provided in parallel between output node 3281 and the power supply potential node, and receiving clock signal K0 at its gate. Receiving p-channel MOS transistors 3285a, 3285b and 3285c, n-channel MOS transistors 3286a, 3286b and 328 provided in parallel between MOS transistor 3282 and ground potential node and receiving clock signal K0 at their gates. c, an inverter circuit 3285 receiving the signal potential on node 3281, delay circuits 3288a, 3288b and 3288c for delaying the output signal of inverter circuit 3285 for a predetermined time, an output signal of inverter circuit 3285 and an output signal of delay circuit 3288c Receiving NAND circuit 3280, an inverter circuit 3289a receiving the output signal of NAND circuit 3280, and an inverter circuit 3289b receiving the output signal of inverter circuit 3289a.

インバータ回路３２８９ａからクロック信号ＣＬＫが発生され、インバータ回路３２８９ｂから内部クロック信号ＺＣＬＫが発生される。クロック信号Ｋ０を受けるトランジスタが３個並列に設けられているのは、比較的大きな駆動力を有するインバータ回路３２８５を高速で駆動するためである。信号ＣＫＥ１はクロック信号Ｋ０の立上がり時に“Ｈ”または“Ｌ”にあればよく、高速応答性は要求されない。したがってこのＣＫＥ１を受けるトランジスタは１個のみが設けられる。信号ＣＫＥ１を受けるｎチャネルＭＯＳトランジスタ３２８２の電流供給力はＭＯＳトランジスタ３２８６ａ、３２８６ｂおよび３２８６ｃよりも十分大きくされている。遅延回路３２８８ａは、比較的駆動力の小さいインバータ回路ＩＧＡを用いて構成され、その遅延時間は比較的大きくされる。遅延時間はスイッチ回路ＳＷの接点の切換えにより適当な値に調節される。遅延回路３２８８ｂは、比較的大きな駆動力を有するインバータ回路ＩＧＢで構成され、その遅延時間はより細かく設定することができる。遅延回路３２８８ｃは、奇数段のインバータ回路ＩＧで構成され遅延回路３２８８ａまたは３２８８ｂからの遅延信号を所定時間遅延させかつその論理を反転して出力する。次に図５４（Ａ）に示す回路の動作をその動作波形図である図５４（Ｂ）を参照して説明する。   Clock signal CLK is generated from inverter circuit 3289a, and internal clock signal ZCLK is generated from inverter circuit 3289b. The reason why three transistors receiving the clock signal K0 are provided in parallel is to drive the inverter circuit 3285 having a relatively large driving force at high speed. The signal CKE1 only needs to be “H” or “L” when the clock signal K0 rises, and high-speed response is not required. Therefore, only one transistor receiving this CKE1 is provided. The current supply capability of n-channel MOS transistor 3282 receiving signal CKE1 is sufficiently larger than MOS transistors 3286a, 3286b and 3286c. Delay circuit 3288a is configured using inverter circuit IGA having a relatively small driving force, and its delay time is relatively large. The delay time is adjusted to an appropriate value by switching the contact of the switch circuit SW. The delay circuit 3288b is configured by an inverter circuit IGB having a relatively large driving force, and the delay time can be set more finely. Delay circuit 3288c is formed of an odd number of inverter circuits IG, delays a delay signal from delay circuit 3288a or 3288b for a predetermined time, and inverts the logic to output the delayed signal. Next, the operation of the circuit shown in FIG. 54A will be described with reference to FIG.

信号ＣＫＥが“Ｈ”のときには、トランジスタ３２８４がオフ状態、トランジスタ３２８２がオン状態にある。この状態においては、出力ノード３２８１には、クロック信号Ｋ０を反転した信号が現われ、インバータ回路３２８５の出力はクロック信号Ｋ０に対応した電位となる。したがって、インバータ回路３２８９ａからは、遅延回路３２８８ａ〜３２８８ｃが与える遅延時間の時間幅を有する“Ｌ”の信号が出力され、インバータ回路３２８９ａからは、時間幅が一定でありかつクロック信号Ｋ０に応答して高速で“Ｈ”に立上がる内部クロック信号ＣＬＫが発生される。   When the signal CKE is “H”, the transistor 3284 is off and the transistor 3282 is on. In this state, a signal obtained by inverting the clock signal K0 appears at the output node 3281, and the output of the inverter circuit 3285 has a potential corresponding to the clock signal K0. Therefore, the inverter circuit 3289a outputs an “L” signal having the time width of the delay time given by the delay circuits 3288a to 3288c, and the inverter circuit 3289a has a constant time width and responds to the clock signal K0. An internal clock signal CLK rising to “H” at a high speed is generated.

信号ＣＫＥが“Ｌ”の場合には、トランジスタ３２８２がオフ状態にあり、トランジスタ３２８４がオン状態にある。したがって、この状態においては、出力ノード３２８１は、クロック信号Ｋ０の状態にかかわらず“Ｈ”であり、応じて内部クロック信号ＣＬＫは“Ｌ”に固定される。   When the signal CKE is “L”, the transistor 3282 is in an off state and the transistor 3284 is in an on state. Therefore, in this state, output node 3281 is at “H” regardless of the state of clock signal K 0, and internal clock signal CLK is fixed at “L” accordingly.

［内部クロック発生回路の他の詳細構成］
図５５は、クロックマスク機能を備える内部クロック発生系の他の構成を概略的に示すブロック図である。図５５において、内部クロック発生系は、内部クロックマスク信号ＣＭｄ♯と外部クロック信号ｅｘｔＫに従ってＤＲＡＭパワーダウンモードが指定されたか否かを判別するＤＲＡＭパワーダウンモード判別ブロック２１５０と、このＤＲＡＭパワーダウンモード判別ブロック２１５０からのパワーダウンモード検出信号ＺＤＰＤＥと外部クロック信号ｅｘｔＫに従ってＤＲＡＭ用内部クロック信号ＤＫおよびＤＫＴを発生するＤＲＡＭ内部クロック発生回路２１６０と、外部クロックマスク信号ＣＭｓ♯と外部クロック信号ｅｘｔＫに従ってＳＲＡＭパワーダウンモードが指定されたか否かを判別するＳＲＡＭパワーダウンモード判別ブロック２１７０と、ＳＲＡＭパワーダウンモード判別ブロック２１７０からのパワーダウンモード検出信号ＺＳＰＤＥと外部クロック信号ｅｘｔＫに従ってＳＲＡＭ用内部クロック信号ＳＫおよびＳＫＴを発生するＳＲＡＭ内部クロック発生回路２１８０を含む。 [Other detailed configuration of internal clock generation circuit]
FIG. 55 is a block diagram schematically showing another configuration of the internal clock generation system having a clock mask function. Referring to FIG. 55, the internal clock generation system includes a DRAM power down mode determination block 2150 for determining whether or not a DRAM power down mode is designated according to internal clock mask signal CMd # and external clock signal extK, and this DRAM power down mode determination. DRAM internal clock generation circuit 2160 for generating DRAM internal clock signals DK and DKT according to power down mode detection signal ZDPDE from block 2150 and external clock signal extK, and SRAM power down according to external clock mask signal CMs # and external clock signal extK SRAM power down mode discriminating block 2170 for discriminating whether or not a mode is designated, and power down mode detection from the SRAM power down mode discriminating block 2170 Including SRAM internal clock generation circuit 2180 for generating an internal clock signal SK and SKT for SRAM according No. ZSPDE the external clock signal ExtK.

ＤＲＡＭパワーダウンモード判別ブロック２１５０は外部クロックマスク信号ＣＭｄ♯とリフレッシュモード検出信号ＲＦＳとパワーダウンモード検出信号ＤＰＤＥに従って内部クロックマスク信号ＳＲＦＰＤおよびＺＳＲＦＰＤを発生するＤＲＡＭクロックマスク信号発生回路２１５２と、外部クロック信号ｅｘｔＫと内部クロックマスク信号ＳＲＦＰＤに従って第１のタイミング信号ＣＬＫ２およびＣＬＫ２Ｆを発生する第１のタイミング信号発生回路２１５４と、クロックマスク信号ＺＳＲＦＰＤとタイミング信号ＣＬＫ２およびＣＬＫ２Ｆと外部クロックマスク信号ＣＭｄ♯とに従って内部クロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０を発生する第２のタイミング信号発生回路２１５６と、内部クロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０と内部タイミング信号ＣＬＫ２およびＣＬＫ２ＦとＳＲＡＭパワーダウンモード検出信号ＺＳＰＤＥに従ってＤＲＡＭパワーダウンモード検出信号ＤＰＤＥおよびＺＤＰＤＥを発生するＤＲＡＭパワーダウン信号発生回路２１５８を含む。   A DRAM power down mode determination block 2150 includes an external clock mask signal CMd #, a refresh mode detection signal RFS, a DRAM clock mask signal generation circuit 2152 that generates internal clock mask signals SRFPD and ZSRFPD in accordance with the power down mode detection signal DPDE, and an external clock signal. First timing signal generation circuit 2154 for generating first timing signals CLK2 and CLK2F according to extK and internal clock mask signal SRFPD, and internal clock according to clock mask signal ZSRFPD, timing signals CLK2 and CLK2F and external clock mask signal CMd # A second timing signal generating circuit 2156 for generating enable signals CKE0 and ZCKE0, and an internal clock enable signal CKE; And a DRAM power down signal generating circuit 2158 for generating a DRAM power down mode detection signal DPDE and ZDPDE according ZCKE0 and internal timing signal CLK2 and CLK2F and SRAM power down mode detection signal ZSPDE.

ＤＲＡＭクロックマスク信号発生回路２１５２は、パワーダウンモード検出信号ＤＰＤＥおよびリフレッシュモード検出信号ＲＦＳが非活性状態のとき、外部クロックマスク信号ＣＭｄ♯に従って内部クロックマスク信号ＳＲＦＰＤおよびＺＳＲＦＰＤを発生する。第１のタイミング信号発生回路２１５４は、このクロックマスク信号ＳＲＦＰＤがクロックマスクを示していないとき、外部クロック信号ｅｘｔＫに従って所定の時間幅を有するタイミング信号ＣＬＫ２およびＣＬＫ２Ｆを発生する。第２のタイミング信号発生回路２１５６は、このタイミング信号ＣＬＫ２に従って信号ＣＭｄ♯およびＺＳＲＦＰＤをラッチし保持し、内部クロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０を発生する。ＤＲＡＭパワーダウン信号発生回路２１５８は、クロック信号ＺＣＬＫ２に従ってクロックイネーブル信号ＣＫＥ０およびＺＣＫＥ０をラッチしてパワーダウンモード検出信号ＺＤＰＤＥおよびＤＰＤＥを発生する。   DRAM clock mask signal generation circuit 2152 generates internal clock mask signals SRFPD and ZSRFPD according to external clock mask signal CMd # when power down mode detection signal DPDE and refresh mode detection signal RFS are inactive. When the clock mask signal SRFPD does not indicate a clock mask, the first timing signal generation circuit 2154 generates timing signals CLK2 and CLK2F having a predetermined time width according to the external clock signal extK. Second timing signal generating circuit 2156 latches and holds signals CMd # and ZSRFPD in accordance with timing signal CLK2, and generates internal clock enable signals CKE0 and ZCKE0. DRAM power down signal generation circuit 2158 latches clock enable signals CKE0 and ZCKE0 in accordance with clock signal ZCLK2 to generate power down mode detection signals ZDPDE and DPDE.

ＳＲＡＭパワーダウンモード判別ブロック２１７０は、タイミング信号ＣＬＫ２とリフレッシュモード検出信号ＺＲＦＳＦと外部クロックマスク信号ＣＭｓ♯に従って内部クロックマスク信号ＣＭＳＦおよびＺＣＭＳＦを発生するＳＲＡＭクロックマスク信号発生回路２１７２と、ＳＲＡＭ内部クロックマスク信号ＣＭＳＦおよびＺＣＭＳＦをタイミング信号ＣＬＫ２に従ってラッチしてＳＲＡＭパワーダウンモード検出信号ＺＳＰＤＥおよびＳＰＤＥを発生するＳＲＡＭパワーダウン信号発生回路２１７４を含む。   SRAM power down mode determination block 2170 includes SRAM clock mask signal generation circuit 2172 for generating internal clock mask signals CMSF and ZCMSF in accordance with timing signal CLK2, refresh mode detection signal ZRFSF and external clock mask signal CMs #, and SRAM internal clock mask signal. SRAM power down signal generation circuit 2174 is generated which latches CMSF and ZCMSF in accordance with timing signal CLK2 to generate SRAM power down mode detection signals ZSPDE and SPDE.

リフレッシュモード検出信号ＲＦＳおよびＺＲＦＳＦは、制御回路に含まれるリフレッシュコマンドデコーダから発生されるリフレッシュモード検出信号であり、リフレッシュモード検出信号ＺＲＦＳＦに従ってリフレッシュモード検出信号ＲＦＳが発生される。タイミング的には異なりかつ両者の論理は異なるが、信号ＲＦＳおよびＺＲＦＳＦはほぼ同じタイミングで発生されるものと仮定する。   Refresh mode detection signals RFS and ZRFSF are refresh mode detection signals generated from a refresh command decoder included in the control circuit, and refresh mode detection signal RFS is generated in accordance with refresh mode detection signal ZRFSF. It is assumed that the signals RFS and ZRFSF are generated at substantially the same timing, although the timing is different and the logic of both is different.

図５５に示す構成においても、外部クロック信号ｅｘｔＫから生成されたタイミング信号ＣＬＫ２およびＣＬＫ２Ｆに従って前のサイクルのパワーダウンモード検出信号を生成し、このパワーダウンモード検出信号と外部クロック信号との論理をとって内部クロック信号を発生することにより、確実に内部クロック信号に対し正確なマスクをかけることができる。また、このタイミング信号ＣＬＫ２は外部クロック信号ｅｘｔＫのパルス幅の影響を受けず一定のパルス幅を有しているため、正確なタイミングでパワーダウンモード検出信号を発生することができる。   Also in the configuration shown in FIG. 55, the power-down mode detection signal of the previous cycle is generated according to the timing signals CLK2 and CLK2F generated from the external clock signal extK, and the logic between the power-down mode detection signal and the external clock signal is taken. By generating the internal clock signal, it is possible to reliably apply an accurate mask to the internal clock signal. Since the timing signal CLK2 has a constant pulse width without being affected by the pulse width of the external clock signal extK, the power down mode detection signal can be generated at an accurate timing.

図５６は、図５５に示すＤＲＡＭ内部クロック発生回路の具体的構成を示す図である。図５６において、ＤＲＡＭ内部クロック発生回路２１６０は、外部クロック信号ｅｘｔＫとパワーダウンモード検出信号ＺＤＰＤＥを受けるＮＡＮＤ回路３３００と、ＮＡＮＤ回路３３００の出力を受けるインバータ回路３３０２と、インバータ回路３３０２の入力ノードと接地電位ノードとの間に設けられ、インバータ回路３３０２の出力をゲートに受けるｎチャネルＭＯＳトランジスタ３３０４と、フリップフロップを構成するＮＡＮＤ回路３３０６および３３０８を含む。ＭＯＳトランジスタ３３０４は、インバータ回路３３０２の出力信号ＤＫＦが“Ｈ”のときに導通し、インバータ回路３３０２の入力ノードを接地電位レベルへと放電する。ＮＡＮＤ回路３３０６は、クロックサンプリング禁止信号ＫＤＩＳとパワーダウンモード検出信号ＺＤＰＤＥとＮＡＮＤ回路３３０８の出力信号とを受ける。ＮＡＮＤ回路３３０８は、インバータ回路３３０２の出力信号とＮＡＮＤ回路３３０６の出力信号とを受ける。ＮＡＮＤ回路３３０６の出力信号が“Ｈ”となると内部クロック信号の発生が禁止される。   FIG. 56 shows a specific structure of the DRAM internal clock generation circuit shown in FIG. 56, a DRAM internal clock generation circuit 2160 includes an NAND circuit 3300 that receives an external clock signal extK and a power-down mode detection signal ZDPDE, an inverter circuit 3302 that receives the output of the NAND circuit 3300, and an input node of the inverter circuit 3302 and a ground. N channel MOS transistor 3304 provided between the potential node and receiving the output of inverter circuit 3302 at its gate, and NAND circuits 3306 and 3308 constituting flip-flops are included. MOS transistor 3304 is turned on when output signal DKF of inverter circuit 3302 is “H”, and discharges the input node of inverter circuit 3302 to the ground potential level. NAND circuit 3306 receives clock sampling inhibition signal KDIS, power down mode detection signal ZDPDE, and an output signal of NAND circuit 3308. NAND circuit 3308 receives the output signal of inverter circuit 3302 and the output signal of NAND circuit 3306. When the output signal of the NAND circuit 3306 becomes “H”, the generation of the internal clock signal is prohibited.

ＤＲＡＭ内部クロック発生回路２１６０はさらに、ＮＡＮＤ回路３３０６の出力信号を受けるインバータ回路３３１０と、外部クロック信号ｅｘｔＫとインバータ回路３３１０の出力信号とを受けるＮＡＮＤ回路３３１２と、ＮＡＮＤ回路３３１２の出力信号を受けてクロック信号ＤＫＴを発生するインバータ回路３３１４と、接地電位ノードとインバータ回路３３１４の入力ノードとの間に設けられ、そのゲートにインバータ回路３３１４の出力信号ＤＫＴを受けるｎチャネルＭＯＳトランジスタ３３１６を含む。ＭＯＳトランジスタ３３１６は、クロック信号ＤＫＴが“Ｈ”のときに導通し、インバータ回路３３１４の入力ノードを接地電位レベルへ放電する。このＭＯＳトランジスタ３３１６は、クロック信号ＤＫＴを高速で立上げかつその“Ｈ”レベルを安定に維持する機能を備える。インバータ回路３３１０の出力信号が“Ｌ”のときには、クロック信号ＤＫＴは外部クロック信号ｅｘｔＫの状態にかかわらず“Ｌ”に固定される。インバータ回路３３１０の出力信号が“Ｈ”のときには、外部クロック信号ｅｘｔＫに従ってクロック信号ＤＫＴが“Ｈ”に立上がる。   DRAM internal clock generation circuit 2160 further receives an inverter circuit 3310 that receives an output signal of NAND circuit 3306, a NAND circuit 3312 that receives an external clock signal extK and an output signal of inverter circuit 3310, and an output signal of NAND circuit 3312. Inverter circuit 3314 generating clock signal DKT, and an n-channel MOS transistor 3316 provided between the ground potential node and the input node of inverter circuit 3314 and receiving output signal DKT of inverter circuit 3314 at its gate are included. MOS transistor 3316 is rendered conductive when clock signal DKT is “H”, and discharges the input node of inverter circuit 3314 to the ground potential level. MOS transistor 3316 has a function of rising clock signal DKT at high speed and maintaining its “H” level stably. When the output signal of inverter circuit 3310 is "L", clock signal DKT is fixed at "L" regardless of the state of external clock signal extK. When the output signal of inverter circuit 3310 is “H”, clock signal DKT rises to “H” in accordance with external clock signal extK.

ＤＲＡＭ内部クロック発生回路２１６０はさらに、ノード３３２９上の信号を反転して内部クロック信号ＤＫを発生するインバータ回路３３１８と、内部クロック信号ＤＫを所定時間遅延させる遅延回路３３２０と、遅延回路３３２０の出力信号と内部クロック信号ＤＫを受けるＮＡＮＤ回路３３２２と、ＮＡＮＤ回路３３２２の出力信号を受けるインバータ回路３３２４と、インバータ回路３３２４の出力信号と内部クロック信号ＤＫを受けるＮＡＮＤ回路３３２８と、電源電位ノードとノード３３２９との間に設けられ、ＮＡＮＤ回路３３２８の出力信号をゲートに受けるｐチャネルＭＯＳトランジスタ３３３０と、電源電位ノードとノード３３２９との間に設けられ、そのゲートに内部クロック信号ＤＫを受けるｐチャネルＭＯＳトランジスタ３３２６を含む。遅延回路３３２０は、ＮＡＮＤ回路およびインバータ回路を含み、そこに含まれるスイッチを切換えることにより遅延時間を適当な値に設定することができる。ＭＯＳトランジスタ３３２６は、内部クロック信号ＤＫが“Ｌ”のときにノード３３２９を電源電位レベルへ充電する。ＭＯＳトランジスタ３３２６の電流供給力は大きくされている。ＭＯＳトランジスタ３３３０は、内部クロック信号ＤＫが“Ｈ”のときにノード３３２９を電源電位レベルに保持する。このＭＯＳトランジスタ３３３０は、単にノード３３２９の電位を保持する機能を有するだけであり、電流供給力が小さくされている。   DRAM internal clock generation circuit 2160 further inverts the signal on node 3329 to generate internal clock signal DK, delay circuit 3320 for delaying internal clock signal DK for a predetermined time, and output signal of delay circuit 3320 NAND circuit 3322 receiving internal clock signal DK, inverter circuit 3324 receiving the output signal of NAND circuit 3322, NAND circuit 3328 receiving the output signal of inverter circuit 3324 and internal clock signal DK, power supply potential node and node 3329 P channel MOS transistor 3330 receiving the output signal of NAND circuit 3328 at its gate, and p channel MOS transistor provided between the power supply potential node and node 3329 and receiving internal clock signal DK at its gate. Including the register 3326. Delay circuit 3320 includes a NAND circuit and an inverter circuit, and the delay time can be set to an appropriate value by switching a switch included therein. MOS transistor 3326 charges node 3329 to the power supply potential level when internal clock signal DK is at "L". The current supply capability of the MOS transistor 3326 is increased. MOS transistor 3330 holds node 3329 at the power supply potential level when internal clock signal DK is at “H”. This MOS transistor 3330 merely has a function of holding the potential of the node 3329 and has a small current supply capability.

ＤＲＡＭ内部クロック発生回路２１６０はさらに、ノード３３２９と電源電位ノードとの間に直列に設けられ、それぞれのゲートにクロック信号ＤＫＴおよびＤＫを受けるｐチャネルＭＯＳトランジスタ３３２５および３３２７と、ノード３３２９と接地電位ノードとの間に設けられ、そのゲートに内部クロック信号ＤＫＴを受けるｐチャネルＭＯＳトランジスタ３３２３と、ノード３３２９と接地電位ノードとの間に直列に設けられ、そのゲートに内部クロック信号ＤＫを受けるｎチャネルＭＯＳトランジスタ３３２１ａおよび３３２１ｂを含む。このＭＯＳトランジスタ３３２１ａ、３３２１ｂ、３３２３、３３２５および３３２７は２入力ＮＯＲ回路を構成している。ノード３３２９と接地電位ノードとの間にｎチャネルＭＯＳトランジスタ３３２１ａおよび３３２１ｂが直列に設けられているのは、大きな電流駆動力を有するトランジスタ３３２３が導通となった後、このノード３３２９の電位を接地電位レベルとする機能のみが要求されるため、その電流供給力は小さくされており、また信号ＤＫＴおよびＤＴが“Ｌ”のときと信号ＤＫが“Ｈ”のときのノード３３２９に対する容量のバランス（充放電電流のバランス）を与えるためである。   DRAM internal clock generation circuit 2160 is further provided in series between node 3329 and the power supply potential node, p channel MOS transistors 3325 and 3327 receiving clock signals DKT and DK at their gates, node 3329 and ground potential node P channel MOS transistor 3323 receiving the internal clock signal DKT at its gate and an n channel MOS transistor provided in series between node 3329 and the ground potential node and receiving the internal clock signal DK at its gate Transistors 3321a and 3321b are included. MOS transistors 3321a, 3321b, 3323, 3325 and 3327 constitute a 2-input NOR circuit. The n-channel MOS transistors 3321a and 3321b are provided in series between the node 3329 and the ground potential node because the potential of the node 3329 is set to the ground potential after the transistor 3323 having a large current driving capability becomes conductive. Since only the function of level is required, the current supply capability is reduced, and the capacity balance (charge) for the node 3329 when the signals DKT and DT are “L” and when the signal DK is “H”. This is to provide a balance of discharge current.

また内部クロック信号ＤＫを受けるインバータ回路３３０１の出力信号とノード３３２９上の信号の一方がスイッチ回路を介してＮＡＮＤ回路３３０６へ与えられるのは、このＮＡＮＤ回路３３０６に対するクロックサンプリング禁止信号ＫＤＩＳの遅延時間を最適値に設定するためである。   Also, one of the output signal of inverter circuit 3301 receiving internal clock signal DK and the signal on node 3329 is applied to NAND circuit 3306 via the switch circuit because the delay time of clock sampling inhibition signal KDIS for NAND circuit 3306 is set. This is to set the optimum value.

図５５に示すＤＲＡＭ内部クロック発生回路の構成および動作は図４２に示す内部クロック発生回路２１１８のものと本質的に同じである。したがってその詳細説明は省略し、簡単にその動作のみを説明する。信号ＺＤＰＤＥが“Ｈ”のとき外部クロック信号ｅｘｔＫが“Ｈ”に立上がるとフリップフロップ（ＮＡＮＤ回路３３０６および３３０８で構成される）がセットされてインバータ回路３３１０の出力信号が“Ｈ”となり、まず内部クロック信号ＤＫＴが“Ｈ”に立上がる。これにより、ノード３３２９がＭＯＳトランジスタ３３２３を介して高速で放電され、インバータ回路３３１８により内部クロック信号ＤＫが“Ｈ”に立上がる。ノード３３２９の電位が接地電位レベルへ放電されると、信号ＫＤＩＳが“Ｌ”となり、インバータ回路３３１０の出力信号が“Ｌ”となり、クロック信号ＤＫＴが“Ｌ”に立下がる。この状態では、ノード３３２９はＭＯＳトランジスタ３３２１ａおよび３３２１ｂにより接地電位レベルに保持される。   The configuration and operation of the DRAM internal clock generation circuit shown in FIG. 55 is essentially the same as that of internal clock generation circuit 2118 shown in FIG. Therefore, the detailed explanation is omitted, and only the operation is briefly explained. When the external clock signal extK rises to “H” when the signal ZDPDE is “H”, a flip-flop (consisting of NAND circuits 3306 and 3308) is set and the output signal of the inverter circuit 3310 becomes “H”. Internal clock signal DKT rises to "H". Accordingly, node 3329 is discharged at high speed via MOS transistor 3323, and internal clock signal DK rises to "H" by inverter circuit 3318. When the potential of node 3329 is discharged to the ground potential level, signal KDIS becomes “L”, the output signal of inverter circuit 3310 becomes “L”, and clock signal DKT falls to “L”. In this state, node 3329 is held at the ground potential level by MOS transistors 3321a and 3321b.

所定時間が経過すると、インバータ回路３３２４からの出力信号ＤＫＲＳＴが“Ｈ”に立上がり、ＮＡＮＤ回路３３２８を介してＭＯＳトランジスタ３３３０が導通し、ノード３３２９は、トランジスタ３３３０の電流供給力はトランジスタ３３２１ａおよび３３２１ｂの電流供給量も十分大きくされているため、高速でその電位が立上がる。これにより、インバータ回路３３１８から出力される内部クロック信号ＤＫが“Ｌ”に立下がり、ＭＯＳトランジスタ３３２１ａおよび３３２１ｂはともにオフ状態となり、ノード３３２９はまたトランジスタ３３２５および３３２７を介して充電される。パワーダウンモード検出信号ＺＤＰＤＥが“Ｌ”のときには、インバータ回路３３１０の出力信号が“Ｌ”に設定されるため、内部クロック信号ＤＫおよびＤＫＴは“Ｌ”を維持する。すなわち内部クロック信号に対しマスクがかけられた状態となる。この図５６に示すＤＲＡＭ内部クロック発生回路２１６０においては、外部クロック信号ｅｘｔＫの立上がりに応答して高速で一定のパルス幅を有する内部クロック信号ＤＫを発生することができる。   When a predetermined time elapses, the output signal DKRST from the inverter circuit 3324 rises to “H”, the MOS transistor 3330 becomes conductive through the NAND circuit 3328, and the node 3329 has a current supply capability of the transistors 3321a and 3321b. Since the amount of current supply is sufficiently large, the potential rises at high speed. As a result, internal clock signal DK output from inverter circuit 3318 falls to "L", MOS transistors 3321a and 3321b are both turned off, and node 3329 is charged via transistors 3325 and 3327 as well. When the power down mode detection signal ZDPDE is “L”, the output signal of the inverter circuit 3310 is set to “L”, so that the internal clock signals DK and DKT maintain “L”. That is, the internal clock signal is masked. In DRAM internal clock generation circuit 2160 shown in FIG. 56, internal clock signal DK having a constant pulse width can be generated at high speed in response to the rise of external clock signal extK.

図５７は、図５６に示すＤＲＡＭクロックマスク信号発生回路の具体的構成を示す図である。図５７を参照して、ＤＲＡＭクロックマスク信号発生回路２１５２は、外部クロックマスク信号ＣＭｄ♯とリフレッシュモード検出信号ＲＦＳを受けるＮＡＮＤ回路３３５０と、ＮＡＮＤ回路３３５０の出力信号を受けるインバータ回路３３５２と、リフレッシュモード検出信号ＲＦＳとパワーダウンモード検出信号ＤＰＤＥを受けるＮＡＮＤ回路３３５４と、インバータ回路３３５２の出力信号とＮＡＮＤ回路３３５４の出力信号とを受けるＮＯＲ回路３３５６と、ＮＯＲ回路３３５６の出力信号を受けるインバータ回路３３５８を含む。ＮＯＲ回路３３５６からクロックマスク信号ＳＲＦＰＤが発生され、インバータ回路３３５８から相補クロックマスク信号ＺＳＲＦＰＤが発生される。次に動作について図５８を参照して簡単に説明する。   FIG. 57 shows a specific structure of the DRAM clock mask signal generating circuit shown in FIG. Referring to FIG. 57, DRAM clock mask signal generation circuit 2152 includes a NAND circuit 3350 receiving external clock mask signal CMd # and refresh mode detection signal RFS, an inverter circuit 3352 receiving an output signal of NAND circuit 3350, and a refresh mode. NAND circuit 3354 receiving detection signal RFS and power down mode detection signal DPDE, NOR circuit 3356 receiving the output signal of inverter circuit 3352 and the output signal of NAND circuit 3354, and inverter circuit 3358 receiving the output signal of NOR circuit 3356 Including. Clock mask signal SRFPD is generated from NOR circuit 3356, and complementary clock mask signal ZSRFPD is generated from inverter circuit 3358. Next, the operation will be briefly described with reference to FIG.

リフレッシュモード検出信号ＲＦＳが“Ｌ”のとき、ＮＡＮＤ回路３３５４の出力が“Ｈ”であり、ＮＯＲ回路３３５６から出力される信号ＳＲＦＰＤは“Ｌ”となる。したがって、リフレッシュモード動作が実行されていない場合には、信号ＳＲＦＰＤはクロックマスク信号ＣＭｄ♯の状態にかかわらず“Ｌ”に固定される。このときまた信号ＣＫＥ２も“Ｌ”である。リフレッシュモード検出信号ＲＦＳが“Ｈ”のときには、ＮＡＮＤ回路３３５０および３３５４がインバータ回路として機能する。したがって外部クロックマスク信号ＣＭｄ♯が“Ｈ”のときにはＮＡＮＤ回路３３５０の出力信号が“Ｌ”となり、インバータ回路３３５２からの信号ＣＫＥ２が“Ｈ”とされ、信号ＳＲＦＰＤは“Ｌ”にある。   When the refresh mode detection signal RFS is “L”, the output of the NAND circuit 3354 is “H”, and the signal SRFPD output from the NOR circuit 3356 is “L”. Therefore, when the refresh mode operation is not executed, signal SRFPD is fixed to “L” regardless of the state of clock mask signal CMd #. At this time, the signal CKE2 is also "L". When refresh mode detection signal RFS is “H”, NAND circuits 3350 and 3354 function as inverter circuits. Therefore, when external clock mask signal CMd # is “H”, the output signal of NAND circuit 3350 is “L”, signal CKE2 from inverter circuit 3352 is “H”, and signal SRFPD is “L”.

信号ＣＭｄ♯が“Ｌ”に立下げられると、信号ＣＫＥ２が“Ｌ”とされる。外部クロックマスク信号ＣＭｄ♯に従って内部パワーダウンモード禁止信号ＤＰＤＥが“Ｈ”に立上がるとＮＯＲ回路３３５６からの出力信号ＳＲＦＰＤが“Ｈ”に立上がる。この状態において、クロックマスク信号ＣＭｄ♯が“Ｈ”に立上げられると、信号ＣＫＥ２が“Ｈ”となり、信号ＳＲＦＰＤが“Ｌ”となる。   When signal CMd # falls to "L", signal CKE2 is set to "L". When internal power down mode inhibition signal DPDE rises to “H” in accordance with external clock mask signal CMd #, output signal SRFPD from NOR circuit 3356 rises to “H”. In this state, when the clock mask signal CMd # is raised to “H”, the signal CKE2 becomes “H” and the signal SRFPD becomes “L”.

すなわち、信号ＳＲＦＰＤは、リフレッシュモード動作時において外部からクロックマスク信号ＣＭｄ♯が与えられたときのみ発生される。   That is, signal SRFPD is generated only when clock mask signal CMd # is externally applied in the refresh mode operation.

図５９は、図５５に示す第１のタイミング信号発生回路の構成を示す図である。図５９に示す第１のタイミング信号発生回路２１５４の構成は、図５６に示すＤＲＡＭ内部クロック発生回路２１６０の構成と同じである。図５９に示す第１のタイミング信号発生回路においては、信号ＺＤＰＤＥに代えて信号ＺＳＲＦＰＤが与えられており、また発生される信号がＣＫＥ２およびＣＫＥ２Ｆである点がこの図５９に示す構成は図５６に示す構成と異なっている。したがってその構成および動作の詳細説明は省略する。   FIG. 59 shows a structure of the first timing signal generating circuit shown in FIG. The configuration of first timing signal generation circuit 2154 shown in FIG. 59 is the same as that of DRAM internal clock generation circuit 2160 shown in FIG. In the first timing signal generation circuit shown in FIG. 59, signal ZSRFPD is applied instead of signal ZDPDE, and the generated signals are CKE2 and CKE2F. The configuration shown in FIG. It is different from the configuration shown. Therefore, detailed description of the configuration and operation is omitted.

この図５９に示す第１のタイミング信号発生回路においては、信号ＺＳＲＦＰＤが“Ｌ”のときには、内部クロック信号ＣＬＫ２およびＣＬＫ２Ｆは発生されない。信号ＺＳＲＦＰＤが“Ｈ”のときのみ内部クロック信号ＣＬＫ２およびＣＬＫ２Ｆが外部クロック信号ｅｘｔＫに従って発生される。クロック信号ＣＬＫ２はそのパルス幅が一定であり、クロック信号ＣＬＫ２Ｆは、そのパルス幅が内部クロック信号ｅｘｔＫにより決定される。すなわちクロック信号ＣＬＫ２およびＣＬＫ２Ｆはリフレッシュモード時においてクロックマスク信号ＣＭｄ♯が与えられたときには発生が禁止される。   In the first timing signal generation circuit shown in FIG. 59, when signal ZSRFPD is "L", internal clock signals CLK2 and CLK2F are not generated. Only when signal ZSRFPD is "H", internal clock signals CLK2 and CLK2F are generated in accordance with external clock signal extK. The pulse width of the clock signal CLK2 is constant, and the pulse width of the clock signal CLK2F is determined by the internal clock signal extK. That is, generation of clock signals CLK2 and CLK2F is inhibited when clock mask signal CMd # is applied in the refresh mode.

図６０は、図５５に示す第２のタイミング信号発生回路の具体的構成を示す図である。図６０を参照して、第２のタイミング信号発生回路２１５６は、外部クロックマスク信号ＣＭｄ♯と信号ＺＳＲＦＰＤを受けるＮＡＮＤ回路３４００と、ＮＡＮＤ回路３４００の出力信号を受けるインバータ回路３４０２と、クロック信号ＣＬＫ２およびＺＣＬＫ２に従ってインバータ回路３４０２の出力を通過させる双方向トランスミッションゲート３４０４と、トランスミッションゲート３４０４が通過させた信号をラッチするためのインバータ回路３４０６ａおよび３４０６ｂを含む。インバータ回路３４０２の入力ノードと電源電位ノードとの間には、インバータ回路３４０２の出力信号が“Ｌ”のときに導通するｐチャネルＭＯＳトランジスタ３４０１が設けられる。トランスミッションゲート３４０４は、クロック信号ＣＬＫ２が“Ｈ”のときに導通状態となる。したがって、双方向トランスミッションゲート３４０４とインバータ回路３４０６ａおよび３４０６ｂとは、クロック信号ＣＬＫ２が“Ｈ”のときに信号を取込んでラッチし、クロック信号ＣＬＫ２が“Ｌ”の間そのラッチ状態を維持するラッチ回路を構成する。   FIG. 60 shows a specific structure of the second timing signal generating circuit shown in FIG. Referring to FIG. 60, second timing signal generation circuit 2156 includes NAND circuit 3400 receiving external clock mask signal CMd # and signal ZSRFPD, inverter circuit 3402 receiving the output signal of NAND circuit 3400, clock signal CLK2 and Bidirectional transmission gate 3404 passing the output of inverter circuit 3402 according to ZCLK2 and inverter circuits 3406a and 3406b for latching the signal passed by transmission gate 3404 are included. A p-channel MOS transistor 3401 that conducts when the output signal of the inverter circuit 3402 is “L” is provided between the input node of the inverter circuit 3402 and the power supply potential node. The transmission gate 3404 becomes conductive when the clock signal CLK2 is “H”. Therefore, bidirectional transmission gate 3404 and inverter circuits 3406a and 3406b take in and latch the signal when clock signal CLK2 is "H", and maintain the latched state while clock signal CLK2 is "L". Configure the circuit.

第２のタイミング信号発生回路２１５６はさらに、インバータ回路３４０６ａの出力を受けるインバータ回路３４０７と、インバータ回路３４０６ａの出力信号とクロック信号ＣＬＫ２と信号ＺＳＲＦＰＤを受けるＮＡＮＤ回路３４０８ａと、ＮＡＮＤ回路３４０８ａの出力信号を受けるインバータ回路３４０９ａと、クロック信号ＣＬＫ２と信号ＺＳＲＦＰＤとインバータ回路３４０７の出力信号を受けるＮＡＮＤ回路３４０８ｂと、ＮＡＮＤ回路３４０８ｂの出力信号を受けるインバータ回路３４０９ｂを含む。インバータ回路３４０９ａから信号ＺＣＫＥ０が発生され、インバータ回路３４０９ｂから信号ＣＫＥ０が発生される。   Second timing signal generation circuit 2156 further receives an inverter circuit 3407 that receives the output of inverter circuit 3406a, an NAND circuit 3408a that receives the output signal of inverter circuit 3406a, clock signal CLK2, and signal ZSRFPD, and an output signal of NAND circuit 3408a. It includes an inverter circuit 3409a for receiving, a NAND circuit 3408b for receiving the clock signal CLK2, the signal ZSRFPD and the output signal of the inverter circuit 3407, and an inverter circuit 3409b for receiving the output signal of the NAND circuit 3408b. Signal ZCKE0 is generated from inverter circuit 3409a, and signal CKE0 is generated from inverter circuit 3409b.

信号ＺＳＲＦＰＤが“Ｈ”にあり、セルフリフレッシュモードが指定されていないときには、クロック信号ＣＬＫ２が外部クロック信号ｅｘｔＫに従って発生される。したがって、クロック信号ＣＬＫ２の立上がりに応答して、双方向トランスミッションゲート３４０４が導通し、インバータ回路３４０６ａおよび３４０６ｂによりトランスミッションゲート３４０４から与えられた信号がラッチされる。信号ＣＭｄ♯が“Ｈ”の場合には、インバータ回路３４０２の出力信号が“Ｈ”にある。したがって、インバータ回路３４０６ａの出力信号が“Ｌ”となり、信号ＺＣＫＥ０が“Ｌ”となる。信号ＺＣＫＥ０の状態は、クロック信号ＣＫＥ２の状態にかかわらず保持される。一方、インバータ回路３４０７の出力信号は“Ｈ”となり、クロック信号ＣＬＫ２が“Ｈ”に立上がると、ＮＡＮＤ回路３４０８ｂの出力信号が“Ｌ”となり、信号ＣＫＥ０が“Ｈ”となる。またクロックマスク信号ＣＭｄ♯が“Ｌ”となると、逆に、信号ＺＣＫＥ０が“Ｈ”、信号ＣＫＥ０が“Ｌ”となる。信号ＺＳＲＦＰＤが“Ｌ”の場合には、信号ＣＫＥ０およびＺＣＫＥ０がともに“Ｌ”となる。すなわち、リフレッシュモード動作時において内部クロックマスク信号をマスクする動作が必要な場合には、信号ＣＫＥ０およびＺＣＫＥ０がともに“Ｌ”とされる。この信号ＣＫＥ０およびＺＣＫＥ０の状態は、トランスミッションゲート３４０４により１クロックサイクル期間維持される（信号ＺＳＲＦＰＤが“Ｈ”のとき）。したがって、外部クロックマスク信号ＣＭｄ♯が“Ｌ”に設定された場合には、そのクロックサイクル期間中信号ＣＫＥ０およびＺＣＫＥ０は“Ｌ”および“Ｈ”となる（クロック信号ＣＬＫ２が“Ｈ”の間）。   When signal ZSRFPD is at "H" and the self-refresh mode is not designated, clock signal CLK2 is generated according to external clock signal extK. Therefore, bidirectional transmission gate 3404 is rendered conductive in response to the rise of clock signal CLK2, and the signal applied from transmission gate 3404 is latched by inverter circuits 3406a and 3406b. When the signal CMd # is “H”, the output signal of the inverter circuit 3402 is “H”. Therefore, the output signal of the inverter circuit 3406a becomes “L”, and the signal ZCKE0 becomes “L”. The state of the signal ZCKE0 is maintained regardless of the state of the clock signal CKE2. On the other hand, when the output signal of the inverter circuit 3407 becomes “H” and the clock signal CLK2 rises to “H”, the output signal of the NAND circuit 3408b becomes “L” and the signal CKE0 becomes “H”. On the other hand, when the clock mask signal CMd # becomes “L”, the signal ZCKE0 becomes “H” and the signal CKE0 becomes “L”. When the signal ZSRFPD is “L”, the signals CKE0 and ZCKE0 are both “L”. That is, when an operation for masking the internal clock mask signal is required during the refresh mode operation, both signals CKE0 and ZCKE0 are set to "L". The states of signals CKE0 and ZCKE0 are maintained for one clock cycle period by transmission gate 3404 (when signal ZSRFPD is "H"). Therefore, when external clock mask signal CMd # is set to “L”, signals CKE0 and ZCKE0 are set to “L” and “H” during the clock cycle (while clock signal CLK2 is “H”). .

図６１は、図５５に示すＤＲＡＭパワーダウン信号発生回路の具体的構成を示す図である。図６１において、ＤＲＡＭパワーダウン信号発生回路２１５８は、パワーダウンイネーブル信号ＺＤＰＤＥおよびＺＳＰＤＥを受けるＮＡＮＤ回路３４２０と、ＮＡＮＤ回路３４２０の出力信号とクロック信号ＣＬＫ２Ｆを受けるＮＡＮＤ回路３４２２と、ＮＡＮＤ回路３４２２の出力信号とクロック信号ＣＬＫ２を受けるＮＯＲ回路３４２４を含む。ＮＯＲ回路３４２４からクロック信号ＺＣＬＫ２が発生される。信号ＺＳＲＦＰＤが“Ｈ”のとき、すなわち通常動作モード時においては、クロック信号ＣＬＫ２およびＣＬＫ２Ｆが外部クロック信号ｅｘｔＫに従って発生される。このとき信号ＺＤＰＤＥおよびＺＳＰＤＥの少なくとも一方が“Ｌ”のときには、ＮＡＮＤ回路３４２０の出力信号が“Ｈ”となり、ＡＮＤ回路３４２２がクロック信号ＣＬＫ２Ｆを通過させる。ＮＯＲ回路３４２４の出力信号ＺＣＬＫ２はＡＮＤ回路３４２２の出力信号とクロック信号ＣＬＫ２がともに“Ｌ”のときに“Ｈ”となる。信号ＺＤＰＤＥおよびＺＳＰＤＥがともに“Ｈ”のときには、ＮＡＮＤ回路３４２０の出力信号が“Ｌ”となり、ＡＮＤ回路３４２２の出力信号が“Ｌ”となる。この場合には、ＮＯＲ回路３４２４はインバータとして機能し、クロック信号ＣＬＫ２を反転する。したがって、パワーダウンモード動作時においては、このクロック信号ＺＣＬＫ２の信号幅が異なる。   FIG. 61 shows a specific structure of the DRAM power-down signal generating circuit shown in FIG. 61, a DRAM power down signal generation circuit 2158 includes a NAND circuit 3420 receiving power down enable signals ZDPDE and ZSPDE, a NAND circuit 3422 receiving the output signal of the NAND circuit 3420 and the clock signal CLK2F, and an output signal of the NAND circuit 3422. And NOR circuit 3424 for receiving clock signal CLK2. Clock signal ZCLK2 is generated from NOR circuit 3424. When signal ZSRFPD is "H", that is, in the normal operation mode, clock signals CLK2 and CLK2F are generated according to external clock signal extK. At this time, when at least one of the signals ZDPDE and ZSPDE is “L”, the output signal of the NAND circuit 3420 becomes “H”, and the AND circuit 3422 passes the clock signal CLK2F. The output signal ZCLK2 of the NOR circuit 3424 becomes “H” when both the output signal of the AND circuit 3422 and the clock signal CLK2 are “L”. When both the signals ZDPDE and ZSPDE are “H”, the output signal of the NAND circuit 3420 becomes “L” and the output signal of the AND circuit 3422 becomes “L”. In this case, the NOR circuit 3424 functions as an inverter and inverts the clock signal CLK2. Therefore, the signal width of clock signal ZCLK2 differs during the power down mode operation.

信号ＺＳＲＦＰＤが“Ｌ”の場合には、クロック信号ＣＬＫ２ＦおよびＣＬＫ２はともに“Ｌ”にあり、信号ＺＣＬＫ２は“Ｈ”となる。   When the signal ZSRFPD is “L”, the clock signals CLK2F and CLK2 are both “L”, and the signal ZCLK2 is “H”.

ＤＲＡＭパワーダウン信号発生回路２１５８はさらに、それぞれの一方入力に電源電位Ｖｄｄを受け他方入力に信号ＺＣＫＥ０およびＣＫＥ０をそれぞれ受けるＮＡＮＤ回路３４２６および３４２８と、ＮＡＮＤ回路３４２６および３４２８の出力信号に従ってセット／リセットされるフリップフロップ３４３０と、フリップフロップ３４３０の出力Ｑおよび／Ｑをクロック信号ＺＣＬＫ２が“Ｈ”のときに反転して通過させるＮＡＮＤ回路３４３２および３４３３と、ＮＡＮＤ回路３４３２および３４３３の出力信号に応答してセット／リセットされるフリップフロップ３４３４と、フリップフロップ３４３４の出力信号Ｑおよび／Ｑを反転するインバータ回路３４３６ａおよび３４３６ｂを含む。インバータ回路３４３６ａから信号ＺＤＰＤＥが出力され、インバータ回路３４３６ｂから信号ＤＰＤＥが発生される。   DRAM power down signal generation circuit 2158 is further set / reset according to NAND circuits 3426 and 3428 receiving power supply potential Vdd at one input and signals ZCKE0 and CKE0 at the other input, respectively, and output signals from NAND circuits 3426 and 3428. Flip-flop 3430, NAND circuits 3432 and 3433 that invert and pass outputs Q and / Q of flip-flop 3430 when clock signal ZCLK2 is "H", and in response to the output signals of NAND circuits 3432 and 3433 Flip-flop 3434 to be set / reset and inverter circuits 3436a and 3436b for inverting output signals Q and / Q of flip-flop 3434 are included. Signal ZDPDE is output from inverter circuit 3436a, and signal DPDE is generated from inverter circuit 3436b.

信号ＣＫＥ０およびＺＣＫＥ０は図６０に示すように、クロック信号ＣＬＫ２が“Ｌ”のときに“Ｌ”に設定される。ＮＡＮＤ回路３４２６および３４２８はインバータ回路として機能しており、フリップフロップ３４３０へは“Ｈ”の信号をこのとき伝達する。この状態において、フリップフロップ３４３０の出力信号の状態は変化しない。このとき、信号ＺＣＬＫ２が“Ｈ”となっており、ＮＡＮＤ回路３４３２および３４３３がインバータ回路として機能し、このフリップフロップ３４３０の出力信号Ｑおよび／Ｑに従ってフリップフロップ３４３４の出力信号Ｑおよび／Ｑの状態が決定される。   As shown in FIG. 60, signals CKE0 and ZCKE0 are set to “L” when clock signal CLK2 is “L”. NAND circuits 3426 and 3428 function as inverter circuits, and transmit a signal of “H” to flip-flop 3430 at this time. In this state, the state of the output signal of the flip-flop 3430 does not change. At this time, the signal ZCLK2 is “H”, and the NAND circuits 3432 and 3433 function as inverter circuits, and the states of the output signals Q and / Q of the flip-flop 3434 according to the output signals Q and / Q of the flip-flop 3430 Is determined.

信号ＣＬＫ２が“Ｈ”に立上がると、信号ＺＣＫＥ０およびＣＫＥ０の状態が信号ＣＭｄ♯およびＺＳＲＦＰＤの状態に従って決定されてフリップフロップ３４３０へ伝達される。このとき信号ＺＣＬＫ２が“Ｌ”にあり、フリップフロップ３４３４へはこのフリップフロップ３４３０の信号は伝達されない。   When signal CLK2 rises to "H", the states of signals ZCKE0 and CKE0 are determined according to the states of signals CMd # and ZSRFPD and transmitted to flip-flop 3430. At this time, the signal ZCLK 2 is at “L”, and the signal of the flip-flop 3430 is not transmitted to the flip-flop 3434.

信号ＺＳＲＦＰＤが“Ｈ”のときに、クロックマスク信号ＣＭｄ♯が“Ｈ”にあれば、クロック信号ＣＬＫ２の立上がりに応答して、信号ＣＫＥ０が“Ｈ”、信号ＺＣＫＥ０が“Ｌ”となる。フリップフロップ３４３０のＱ出力および／Ｑ出力がそれぞれ“Ｌ”および“Ｈ”となる。クロック信号ＣＬＫ２が“Ｌ”に立下がり、クロック信号ＺＣＬＫ２が“Ｈ”に立上がると、フリップフロップ３４３４のＱ出力および／Ｑ出力が“Ｌ”および“Ｈ”に設定される。この状態では信号ＤＰＤＥが“Ｌ”、および信号ＺＤＰＤＥが“Ｈ”となる。   If the clock mask signal CMd # is “H” when the signal ZSRFPD is “H”, the signal CKE0 becomes “H” and the signal ZCKE0 becomes “L” in response to the rise of the clock signal CLK2. The Q output and / Q output of the flip-flop 3430 become “L” and “H”, respectively. When clock signal CLK2 falls to "L" and clock signal ZCLK2 rises to "H", the Q output and / Q output of flip-flop 3434 are set to "L" and "H". In this state, the signal DPDE is “L” and the signal ZDPDE is “H”.

外部クロックマスク信号ＣＭｄ♯が“Ｌ”に立下げられると、クロック信号ＣＬＫ２の立上がりに応答して信号ＺＣＫＥ０およびＣＫＥ０が“Ｈ”、および“Ｌ”となる。次いで信号ＺＣＬＫ２が“Ｈ”に立上がると、フリップフロップ３４３４のＱ出力および／Ｑ出力がそれぞれ“Ｈ”および“Ｌ”となり、信号ＤＰＤＥおよびＺＤＰＤＥが“Ｈ”および“Ｌ”となる。この信号ＺＤＰＤＥが“Ｌ”となると、次のクロックサイクルからは、クロック信号ＣＬＫ２Ｆに従って信号ＺＣＬＫ２が発生される。この結果、信号ＤＰＤＥはＤＲＡＭ内部クロック発生回路２１６０へ与えられており、次のクロックサイクルにおける内部クロック信号ＤＫの発生を禁止する。   When external clock mask signal CMd # falls to "L", signals ZCKE0 and CKE0 attain "H" and "L" in response to the rise of clock signal CLK2. Next, when the signal ZCLK2 rises to "H", the Q output and / Q output of the flip-flop 3434 become "H" and "L", respectively, and the signals DPDE and ZDPDE become "H" and "L". When this signal ZDPDE becomes "L", signal ZCLK2 is generated in accordance with clock signal CLK2F from the next clock cycle. As a result, the signal DPDE is supplied to the DRAM internal clock generation circuit 2160 and inhibits the generation of the internal clock signal DK in the next clock cycle.

セルフリフレッシュモード時において信号ＺＳＲＦＰＤが“Ｌ”に設定されたとき、信号ＣＫＥ０およびＺＣＫＥ０は“Ｌ”に設定される。この状態においては、フリップフロップ３４３０の信号ラッチ状態は変化せず、内部クロック信号ＣＬＫ２、ＣＬＫ２ＦおよびＺＣＬＫ２の発生が禁止されるだけである。したがって、クロック信号ＺＣＬＫ２は“Ｈ”を維持し、信号ＤＰＤＥおよびＺＤＰＤＥは先の状態を維持する。信号ＺＳＲＦＰＤが“Ｌ”になるが、セルフリフレッシュモード時において外部クロックマスク信号ＣＭｄ♯が“Ｌ”に設定された後、信号ＤＰＤＥが“Ｈ”に立上がった後である（図５８参照）。したがって、リフレッシュモード指示時において、外部クロックマスク信号ＣＭｄ♯が活性状態とされた場合に、確実に内部クロック信号ＤＫの発生を防止することができる。したがって、この構成においては、リフレッシュモード指示時において、外部からクロックマスク信号を与えることにより、内部クロック信号の発生を禁止することができる。   When the signal ZSRFPD is set to “L” in the self-refresh mode, the signals CKE0 and ZCKE0 are set to “L”. In this state, the signal latch state of flip-flop 3430 does not change, and only generation of internal clock signals CLK2, CLK2F and ZCLK2 is prohibited. Therefore, clock signal ZCLK2 maintains “H”, and signals DPDE and ZDPDE maintain the previous state. The signal ZSRFPD becomes “L”, but after the signal DPDE rises to “H” after the external clock mask signal CMd # is set to “L” in the self-refresh mode (see FIG. 58). Therefore, when external clock mask signal CMd # is activated at the time of refresh mode instruction, generation of internal clock signal DK can be reliably prevented. Therefore, in this configuration, generation of an internal clock signal can be inhibited by applying a clock mask signal from the outside when a refresh mode is instructed.

図６２は、図５５に示すＳＲＡＭクロックマスク発生回路およびＳＲＡＭパワーダウン信号発生回路の具体的構成を示す図である。図６２において、ＳＲＡＭクロックマスク信号発生回路２１７２は、その一方入力に電源電位Ｖｄｄを受け、その他方入力に外部クロックマスク信号ＣＭｓ♯を受けるＮＡＮＤ回路３４５０と、ＮＡＮＤ回路３４５０の出力信号を受けるインバータ回路３４５２と、クロック信号ＣＬＫ２およびＺＣＬＫ２に従ってインバータ回路３４５２の出力を通過させる双方向トランスミッションゲート３４５４と、リフレッシュモード検出信号ＺＲＦＳＦとトランスミッションゲート３４５４が伝達した信号を受けるＮＡＮＤ回路３４５８を含む。インバータ回路３４５２の入力ノードと電源電位ノードとの間には、インバータ回路３４５２の出力信号が“Ｌ”のときに導通するｐチャネルＭＯＳトランジスタ３４５１が設けられる。双方向トランスミッションゲート３４５４は、クロック信号ＣＬＫ２が“Ｌ”のとき導通状態となる。ＮＡＮＤ回路３４５８の出力信号はまたインバータ回路３４５６を介してその一方入力へフィードバックされる。ＮＡＮＤ回路３４５８およびインバータ回路３４５６はラッチ回路を構成する。   FIG. 62 shows a specific structure of the SRAM clock mask generation circuit and the SRAM power down signal generation circuit shown in FIG. In FIG. 62, SRAM clock mask signal generation circuit 2172 receives power supply potential Vdd at one input and NAND circuit 3450 receiving external clock mask signal CMs # at the other input, and an inverter circuit receiving the output signal of NAND circuit 3450. 3452, a bidirectional transmission gate 3454 for passing the output of inverter circuit 3452 in accordance with clock signals CLK2 and ZCLK2, and a NAND circuit 3458 for receiving a signal transmitted by refresh mode detection signal ZRFSF and transmission gate 3454. A p-channel MOS transistor 3451 that is turned on when the output signal of the inverter circuit 3452 is “L” is provided between the input node of the inverter circuit 3452 and the power supply potential node. The bidirectional transmission gate 3454 becomes conductive when the clock signal CLK2 is “L”. The output signal of NAND circuit 3458 is also fed back to one input via inverter circuit 3456. NAND circuit 3458 and inverter circuit 3456 constitute a latch circuit.

ＳＲＡＭクロックマスク信号発生回路２１７２はさらに、ＮＡＮＤ回路３４５８の出力信号を受けるインバータ回路３４６０と、ＮＡＮＤ回路３４５８の出力信号とクロック信号ＣＬＫ２を受けるＮＡＮＤ回路３４６２と、クロック信号ＣＬＫ２とインバータ回路３４６０の出力信号とを受けるＮＡＮＤ回路３４６４を含む。ＮＡＮＤ回路３４６２および３４６４は、クロック信号ＣＬＫ２が“Ｈ”となるとインバータ回路として機能する。   SRAM clock mask signal generation circuit 2172 further includes an inverter circuit 3460 that receives the output signal of NAND circuit 3458, a NAND circuit 3462 that receives the output signal of NAND circuit 3458 and clock signal CLK2, and an output signal of clock signal CLK2 and inverter circuit 3460. NAND circuit 3464 for receiving The NAND circuits 3462 and 3464 function as inverter circuits when the clock signal CLK2 becomes “H”.

双方向トランスミッションゲート３４５４は、クロック信号ＣＬＫ２が“Ｌ”となると非導通状態となる。すなわち、この外部クロック信号ｅｘｔＫの立上がり時における外部クロックマスク信号ＣＭｓ♯の状態がＮＡＮＤ回路３４５８およびインバータ回路３４５６によるラッチ回路によりラッチされる。信号ＺＲＦＳＦが“Ｈ”にあるとき、外部クロック信号ｅｘｔＫの立上がりにおいて、外部クロックマスク信号ＣＭｓ♯が“Ｌ”に設定された場合、ＮＡＮＤ回路３４５８の出力信号が“Ｈ”となり信号ＺＣＭＳＦが“Ｌ”、信号ＣＭＳＦが“Ｈ”となる（クロック信号ＣＬＫ２の立上がりに応答して）。クロック信号ＣＬＫ２が“Ｌ”のときには、信号ＺＣＭＳＦおよびＣＭＳＦがともに“Ｈ”にある。リフレッシュモード時においては、信号ＺＲＦＳＦが“Ｌ”に設定される。この状態において、外部クロックマスク信号ＣＭｓ♯が“Ｌ”に設定された状態と同様になり、クロックマスク信号ＣＭＳＦが“Ｈ”、信号ＺＣＭＳＦが“Ｌ”となる。   The bidirectional transmission gate 3454 becomes non-conductive when the clock signal CLK2 becomes “L”. That is, the state of external clock mask signal CMs # at the rise of external clock signal extK is latched by the latch circuit of NAND circuit 3458 and inverter circuit 3456. When signal ZRFSF is at “H” and external clock mask signal CMs # is set to “L” at the rising edge of external clock signal extK, the output signal of NAND circuit 3458 becomes “H” and signal ZCMSF becomes “L”. ", The signal CMSF becomes" H "(in response to the rise of the clock signal CLK2). When clock signal CLK2 is “L”, signals ZCMSF and CMSF are both at “H”. In the refresh mode, the signal ZRFSF is set to “L”. In this state, the state is the same as the state in which the external clock mask signal CMs # is set to “L”, the clock mask signal CMSF is “H” and the signal ZCMSF is “L”.

したがって、リフレッシュモード検出信号ＺＲＦＳＦが発生された場合には、外部クロックマスク信号ＣＭｓ♯が活性状態とされたときと同様内部クロック信号に対するマスクがかけられる状態となる。   Therefore, when refresh mode detection signal ZRFSF is generated, the internal clock signal is masked in the same manner as when external clock mask signal CMs # is activated.

ＳＲＡＭパワーダウン信号発生回路２１７４は、信号ＺＣＭＳＦおよびＣＭＳＦを受けるフリップフロップ３４７０と、クロック信号ＺＣＬＫ２が“Ｈ”のときにフリップフロップ３４７０の出力Ｑおよび／Ｑを反転して通過させるＮＡＮＤ回路３４７２ａおよび３４７２ｂと、ＮＡＮＤ回路３４７２ａおよび３４７２ｂの出力信号に応答してセット／リセットされるフリップフロップ３４７４と、フリップフロップ３４７４の出力Ｑおよび／Ｑを受けるインバータ回路３４７６ａおよび３４７６ｂを含む。インバータ回路３４７６ａから信号ＺＳＰＤＥが発生され、インバータ回路３４７６ｂから信号ＳＰＤＥが発生される。   SRAM power down signal generating circuit 2174 includes flip-flop 3470 receiving signals ZCMSF and CMSF, and NAND circuits 3472a and 3472b for inverting and passing outputs Q and / Q of flip-flop 3470 when clock signal ZCLK2 is "H". Flip-flop 3474 set / reset in response to the output signals of NAND circuits 3472a and 3472b, and inverter circuits 3476a and 3476b receiving outputs Q and / Q of flip-flop 3474. Signal ZSPDE is generated from inverter circuit 3476a, and signal SPDE is generated from inverter circuit 3476b.

信号ＺＣＭＳＦが“Ｌ”のときには、信号ＺＳＰＤＥが“Ｌ”となり、信号ＣＭＳＦが“Ｌ”のときには信号ＳＰＤＥが“Ｌ”となる。すなわち、信号ＺＣＭＳＦおよびＣＭＳＦはクロック信号ＺＣＬＫ２の立上がりに従って伝達されて信号ＺＳＰＤＥおよびＳＰＤＥとなる。   When the signal ZCMSF is “L”, the signal ZSPDE is “L”, and when the signal CMSF is “L”, the signal SPDE is “L”. That is, signals ZCMSF and CMSF are transmitted in response to the rise of clock signal ZCLK2 to become signals ZSPDE and SPDE.

クロック信号ＣＬＫ２は外部クロック信号ｅｘｔＫの立上がりに応答して発生される。これにより、まずフリップフロップ３４７０により、外部クロックマスク信号ＣＭｓ♯の状態がラッチされる。クロック信号ＣＬＫ２が立下がり、クロック信号ＺＣＬＫ２が立上がると、信号ＺＳＰＤＥおよびＳＰＤＥが信号ＺＣＭＳＦおよびＣＭＳＦの状態に従って変化する。このフリップフロップ３４７０および３４７４がそれぞれクロック信号ＣＬＫ２およびＺＣＬＫ２の１クロックサイクル期間この状態を保持する。したがって、クロックマスク信号ＣＭｓ♯が活性状態とされたとき、そのクロックサイクルにおける内部クロック信号の立下がりに応答して信号ＳＰＤＥが“Ｈ”となり、信号ＺＳＰＤＥが“Ｌ”となる。したがって次のクロックサイクルにおける外部クロック信号ｅｘｔＫの立上がりにおいては、内部クロック信号の発生は禁止される（信号ＳＰＤＥが“Ｈ”となっているため）。   Clock signal CLK2 is generated in response to the rising of external clock signal extK. Thereby, first, the state of external clock mask signal CMs # is latched by flip-flop 3470. When clock signal CLK2 falls and clock signal ZCLK2 rises, signals ZSPDE and SPDE change according to the states of signals ZCMSF and CMSF. Flip-flops 3470 and 3474 maintain this state for one clock cycle of clock signals CLK2 and ZCLK2, respectively. Therefore, when clock mask signal CMs # is activated, signal SPDE attains "H" and signal ZSPDE attains "L" in response to the fall of the internal clock signal in that clock cycle. Therefore, generation of the internal clock signal is prohibited at the rise of external clock signal extK in the next clock cycle (because signal SPDE is "H").

上述のように、クロック信号ＣＬＫ２およびＺＣＬＫ２により外部クロックマスク信号ＣＭｓ♯の状態を伝達し、かつクロック信号ＣＬＫ２およびＺＣＬＫ２のパルス幅を外部クロック信号ｅｘｔＫのそれと無関係に一定の大きさとすることにより、確実に所定のタイミングで信号ＳＰＤＥおよびＺＳＰＤＥを発生することができ、また内部クロック信号にマスクをかけることができる。   As described above, the state of external clock mask signal CMs # is transmitted by clock signals CLK2 and ZCLK2, and the pulse width of clock signals CLK2 and ZCLK2 is made constant regardless of that of external clock signal extK. The signals SPDE and ZSPDE can be generated at a predetermined timing, and the internal clock signal can be masked.

図６３は、図５５に示すＳＲＡＭ内部クロック発生回路の具体的構成を示す図である。この図６３に示すＳＲＡＭ内部クロック発生回路２１８０の構成は、図５６に示すＤＲＡＭ内部クロック発生回路の構成と同様である。図５６に示す構成と図６３に示す構成において異なっているのは、参照符号とパワーダウンモード検出信号の名称とクロック信号の名称である。図６３に示す構成においては、パワーダウンモード検出信号ＺＳＰＤＥと外部クロック信号ｅｘｔＫに従って内部クロック信号ＳＫおよびＳＫＴが発生される。この図６３に示す構成は図５６に示す回路と同じであり、その構成および動作についての説明は省略する。図６３に示す構成においては、パワーダウンモード検出信号ＺＳＰＤＥが“Ｌ”のときには、内部クロック信号ＳＫの発生が停止され、信号ＺＳＰＤＥが“Ｈ”のときには、外部クロック信号ｅｘｔＫに従ってパルス幅一定の内部クロック信号ＳＫが発生される。   FIG. 63 shows a specific structure of the SRAM internal clock generation circuit shown in FIG. The configuration of SRAM internal clock generation circuit 2180 shown in FIG. 63 is the same as that of the DRAM internal clock generation circuit shown in FIG. The configuration shown in FIG. 56 differs from the configuration shown in FIG. 63 in reference numerals, names of power-down mode detection signals, and names of clock signals. In the configuration shown in FIG. 63, internal clock signals SK and SKT are generated in accordance with power down mode detection signal ZSPDE and external clock signal extK. The configuration shown in FIG. 63 is the same as the circuit shown in FIG. 56, and the description of the configuration and operation is omitted. In the configuration shown in FIG. 63, when power down mode detection signal ZSPDE is "L", generation of internal clock signal SK is stopped, and when signal ZSPDE is "H", the internal pulse width is constant according to external clock signal extK. A clock signal SK is generated.

［外部信号サンプリングパルス発生回路］
図５および図６に示す構成においては、アドレスバッファ、ＷＥバッファなどの入力バッファは、内部クロック信号ＳＫまたはＤＫに従ってライト信号を取込んでいるように示される。チップセレクト信号ＣＳは、制御信号発生回路へ与えられており、そのイネーブル／デスエーブルが決定されている。しかしながら、この場合、信号ＣＳに従って外部制御信号サンプリングパルスを発生することにより、入力バッファにおける不必要なサンプリング動作を禁止することができ、消費電力を低減することができる。以下この構成について説明する。 [External signal sampling pulse generator]
In the configuration shown in FIGS. 5 and 6, input buffers such as an address buffer and a WE buffer are shown as taking a write signal in accordance with internal clock signal SK or DK. The chip select signal CS is given to the control signal generation circuit, and its enable / disable is determined. However, in this case, by generating the external control signal sampling pulse according to the signal CS, unnecessary sampling operation in the input buffer can be prohibited, and power consumption can be reduced. This configuration will be described below.

図６４（Ａ）は、サンプリングパルス発生部の構成を概略的に示す図である。図６４（Ａ）において、サンプリングパルス発生部はＣＳバッファ（図示せず）からの内部チップセレクト信号ＣＳを内部クロック信号ＳＫおよびＺＳＫに従って通過させるトランスミッションゲート３５５０と、トランスミッションゲート３５５０の出力に応答して導通するｎチャネルＭＯＳトランジスタ３５５８と、内部クロック信号ＳＫを反転しかつ所定時間遅延させる遅延インバータ回路３５６０と、遅延インバータ回路３５６０からの出力信号ＺＳＫＤに応答して導通するｎチャネルＭＯＳトランジスタ３５６４と、内部クロック信号ＳＫに応答して導通するｎチャネルＭＯＳトランジスタ３５６２と、トランジスタ３５５８のゲート電位をラッチするためのインバータ回路３５５４および３５５６を含む。トランジスタ３５５８、３５６４および３５６８はノード３５５１と接地電位ノードとの間に直列に接続される。トランスミッションゲート３５５０は、内部クロック信号ＳＫをゲートに受けるｎチャネルＭＯＳトランジスタ３５５０ａと、反転内部クロック信号ＺＳＫをゲートに受けるｎチャネルＭＯＳトランジスタ３５５０ｂを含む。インバータ回路３５５６はその入力がトランジスタ３５５８のゲートに接続される。インバータ回路３５５４は、内部クロック信号ＳＫに応答して動作可能状態となり、インバータ回路３５５６の出力信号を反転してトランジスタ３５５８のゲートへ伝達する。インバータ回路３５５４は、内部クロック信号ＳＫが“Ｌ”のときには、出力ハイインピーダンス状態となる。トランジスタ３５６２がノード３５５１に接続されているのは、この内部クロック信号ＳＫの立上がりに応答して、ノード３５５１を高速で放電するためである。   FIG. 64A schematically shows a structure of the sampling pulse generator. In FIG. 64A, the sampling pulse generator responds to the transmission gate 3550 that passes the internal chip select signal CS from the CS buffer (not shown) according to the internal clock signals SK and ZSK, and the output of the transmission gate 3550. An n-channel MOS transistor 3558 that conducts, a delay inverter circuit 3560 that inverts and delays the internal clock signal SK for a predetermined time, an n-channel MOS transistor 3564 that conducts in response to the output signal ZSKD from the delay inverter circuit 3560, It includes an n channel MOS transistor 3562 which is turned on in response to clock signal SK, and inverter circuits 3554 and 3556 for latching the gate potential of transistor 3558. Transistors 3558, 3564 and 3568 are connected in series between node 3551 and the ground potential node. Transmission gate 3550 includes an n-channel MOS transistor 3550a that receives internal clock signal SK at its gate and an n-channel MOS transistor 3550b that receives inverted internal clock signal ZSK at its gate. The input of the inverter circuit 3556 is connected to the gate of the transistor 3558. Inverter circuit 3554 becomes operable in response to internal clock signal SK, and inverts the output signal of inverter circuit 3556 and transmits it to the gate of transistor 3558. Inverter circuit 3554 is in an output high impedance state when internal clock signal SK is "L". The reason why transistor 3562 is connected to node 3551 is to discharge node 3551 at a high speed in response to the rise of internal clock signal SK.

サンプリングパルス発生系は、さらに、ノード３５５１上の信号ＺＳＬＣを受けるインバータ回路３５６６と、インバータ回路３５６６の出力を所定時間遅延させる遅延回路３５７０と、インバータ回路３５６６の出力信号と遅延回路３５７０の出力信号とを受けるＮＡＮＤ回路３５７２と、電源電位ノードとノード３５５１との間に設けられかつゲートにＮＡＮＤ回路３５７２の出力信号を受けるｐチャネルＭＯＳトランジスタ３５７４と、インバータ回路３５６６の出力信号ＳＬＣをノード３５５１へ反転して伝達するためのインバータ回路３５６８を含む。インバータ回路３５６６の駆動力は十分大きくされており、インバータ回路３５６８の駆動力は十分小さくされている。信号ＳＬＣを“Ｈ”に維持する機能のみをこのインバータ回路３５６８は備える。トランジスタ３５６２、３５６４および３５５８のその電流駆動力は比較的大きくされ、またｐチャネルＭＯＳトランジスタ３５７４もその電流駆動力は比較的大きくされる。次に、この図６４（Ａ）に示す回路の動作をその動作波形図である図６４（Ｂ）を参照して説明する。   Sampling pulse generating system further includes an inverter circuit 3566 that receives signal ZSLC on node 3551, a delay circuit 3570 that delays the output of inverter circuit 3566 for a predetermined time, an output signal of inverter circuit 3566, and an output signal of delay circuit 3570. Receiving NAND circuit 3572, p channel MOS transistor 3574 provided between the power supply potential node and node 3551 and receiving the output signal of NAND circuit 3572 at the gate, and output signal SLC of inverter circuit 3566 is inverted to node 3551. Inverter circuit 3568 for transmitting. The driving power of the inverter circuit 3566 is sufficiently large, and the driving power of the inverter circuit 3568 is sufficiently small. The inverter circuit 3568 has only a function of maintaining the signal SLC at “H”. Transistors 3562, 3564 and 3558 have a relatively large current driving capability, and p channel MOS transistor 3574 has a relatively large current driving capability. Next, the operation of the circuit shown in FIG. 64A will be described with reference to FIG. 64B which is an operation waveform diagram thereof.

まず、ＣＳバッファからの出力信号ＣＳが“Ｈ”のときの動作について説明する。内部クロック信号ＳＫが“Ｈ”に立上がると、トランスミッションゲート３５５０は非導通状態とされ、チップセレクト信号ＣＳはトランジスタ３５５８のゲートに保持される。内部クロック信号ＳＫが“Ｈ”に立上がると、クロックドインバータ３５５４がイネーブルされ、このＭＯＳトランジスタ３５５８のゲート電位をラッチする。信号ＣＳが“Ｈ”にあるため、ＭＯＳトランジスタ３５５８がオン状態となる。また信号ＳＫが“Ｈ”に立上がることにより、ＭＯＳトランジスタ３５６２がオン状態となる。インバータ回路３５６０は、比較的大きな遅延時間を有しており、信号ＳＫが“Ｈ”に立上がったとき、まだ信号ＺＳＫＤは“Ｈ”にある。したがって、ＭＯＳトランジスタ３５６２、３５６４および３５５８がすべてオン状態となり、ノード３５５１を接地電位へと放電する。このノード３５５１上の信号ＺＳＬＣのレベルが低下すると、インバータ回路３５６６が高速でラッチ信号ＳＬＣが“Ｈ”に立上げる。所定時間が経過すると、ＮＡＮＤ回路３５７２の出力信号が“Ｌ”に立上がり、ＭＯＳトランジスタ３５７４がオン状態となり、ノード３５５１を電源電位レベルへと充電する。このトランジスタ３５７４の充電の際には、信号ＺＳＫＤが既に“Ｌ”に立下がっており、ノード３５５１の放電経路は存在しない。したがってインバータ回路３５６６により、信号ＳＬＣは“Ｌ”に駆動される。   First, the operation when the output signal CS from the CS buffer is “H” will be described. When internal clock signal SK rises to “H”, transmission gate 3550 is turned off and chip select signal CS is held at the gate of transistor 3558. When internal clock signal SK rises to “H”, clocked inverter 3554 is enabled and the gate potential of MOS transistor 3558 is latched. Since the signal CS is at “H”, the MOS transistor 3558 is turned on. Further, when the signal SK rises to “H”, the MOS transistor 3562 is turned on. The inverter circuit 3560 has a relatively large delay time, and when the signal SK rises to “H”, the signal ZSKD is still at “H”. Therefore, MOS transistors 3562, 3564 and 3558 are all turned on, and node 3551 is discharged to the ground potential. When the level of signal ZSLC on node 3551 decreases, inverter circuit 3566 raises latch signal SLC to “H” at high speed. When a predetermined time elapses, the output signal of NAND circuit 3572 rises to “L”, MOS transistor 3574 is turned on, and node 3551 is charged to the power supply potential level. When the transistor 3574 is charged, the signal ZSKD has already fallen to “L”, and the discharge path of the node 3551 does not exist. Therefore, the signal SLC is driven to “L” by the inverter circuit 3566.

内部クロック発生回路からのクロック信号ＳＫはＭＯＳトランジスタ３５６２のみを駆動することによりサンプリングパルス信号ＳＬＣを発生することができる。内部クロック発生回路の駆動力は比較的小さくてすみ、この内部クロック発生回路の回路規模を低減することができる。また、ＭＯＳトランジスタ３５６２、３５６４および３５５８は、ノード３５５１の電位を低下させる能力が要求されるだけである。このノード３５５１上の信号電位の増幅は駆動力の大きいインバータ回路３５６６により実行される。したがって、これらのトランジスタ３５６２、３５６０および３５５４の電流駆動力も比較的小さくてすむ。またＭＯＳトランジスタ１段により内部クロック信号ＳＫに従ってサンプリングパルス信号ＳＬＣが発生されるため、高速でサンプリングパルス信号を発生することができる。このとき同様にまたサンプリングパルス信号ＳＬＣが“Ｈ”である期間は遅延回路３５７０の要する遅延時間により決定されており、常に一定のパルス幅を有するサンプリングパルス信号を発生することができる。ここでサンプリング期間は、通常、このチップセレクト信号に要求されるセットアップ時間およびホールド時間により形成される時間を示し、このサンプリング期間を短くすることにより信号を高速で変化させることができ、高速動作を実現することができる。   The clock signal SK from the internal clock generation circuit can generate the sampling pulse signal SLC by driving only the MOS transistor 3562. The driving power of the internal clock generation circuit can be relatively small, and the circuit scale of the internal clock generation circuit can be reduced. MOS transistors 3562, 3564, and 3558 are only required to have the ability to lower the potential of node 3551. The amplification of the signal potential on the node 3551 is executed by the inverter circuit 3566 having a large driving force. Therefore, the current driving capability of these transistors 3562, 3560 and 3554 can be relatively small. Since sampling pulse signal SLC is generated according to internal clock signal SK by one stage of MOS transistor, sampling pulse signal can be generated at high speed. At this time, similarly, the period during which the sampling pulse signal SLC is “H” is determined by the delay time required by the delay circuit 3570, and a sampling pulse signal having a constant pulse width can always be generated. Here, the sampling period usually indicates the time formed by the setup time and hold time required for this chip select signal. By shortening this sampling period, the signal can be changed at high speed, and high speed operation can be achieved. Can be realized.

チップセレクト信号ＣＳが“Ｌ”の場合には、ＭＯＳトランジスタ３５５８がオフ状態であるため、ノード３５５１の放電は行なわれず、サンプリングパルス信号ＳＬＣは“Ｌ”を維持する。またサンプリングパルス信号ＳＬＣが“Ｌ”に立下がると、ＮＡＮＤ回路３５７２の出力信号が“Ｈ”となるため、ＭＯＳトランジスタ３５７４がオフ状態となり、この経路における消費電流を大幅に低減することができる。   When the chip select signal CS is “L”, the MOS transistor 3558 is in an off state, so that the node 3551 is not discharged, and the sampling pulse signal SLC maintains “L”. When the sampling pulse signal SLC falls to “L”, the output signal of the NAND circuit 3572 becomes “H”, so that the MOS transistor 3574 is turned off, and the current consumption in this path can be greatly reduced.

このサンプリングパルス信号ＳＬＣは、図６４（Ａ）に示す入力バッファ３５７０ヘ与えられる。入力バッファ３５７０は、このサンプリングパルス信号ＳＬＣに従って外部信号ｅｘｔφをラッチし内部信号ｉｎｔφを発生する。したがって、このサンプリングパルス信号ＳＬＣが外部クロック信号（内部クロック信号ＳＫ）に従って常に同一のタイミングで所定期間発生されることにより、内部信号ｉｎｔφの確定タイミングが常に一定とされ、安定に内部動作を行なうことができる。サンプリングパルス信号ＳＬＣが内部クロック信号ＳＫに従って高速で発生されるため、内部動作の開始タイミングを速くすることができ、高速動作を実現することができる。   This sampling pulse signal SLC is applied to the input buffer 3570 shown in FIG. Input buffer 3570 latches external signal extφ in accordance with sampling pulse signal SLC to generate internal signal intφ. Therefore, the sampling pulse signal SLC is always generated at the same timing in accordance with the external clock signal (internal clock signal SK) for a predetermined period, so that the timing for determining the internal signal intφ is always constant and the internal operation can be performed stably. Can do. Since the sampling pulse signal SLC is generated at a high speed in accordance with the internal clock signal SK, the start timing of the internal operation can be accelerated and a high-speed operation can be realized.

［サンプリングパルス発生回路の具体的構成］
図６５は、内部制御信号から内部制御信号を発生するためのバッファ回路の構成を概略的に示すブロック図である。図６５において、内部制御信号発生系は、図５５に示す回路から発生されるパワーダウンモード検出信号ＺＤＰＤＥおよびＺＳＰＤＥに従って外部からのチップセレクト信号ＣＳ♯を取込むＣＳバッファ回路２３００と、外部制御信号ＣＣ０♯、ＣＣ１♯、ＤＱＣおよびＷＥ♯をバッファ処理して内部制御信号ＺＣＣ０Ｆ、ＺＣＭＤＢＴＦ、ＺＣＭＤＳＡＦ、ＺＤＱＣＦ、およびＺＷＥＦを発生する入力バッファ回路２３１０を含む。ＣＳバッファ回路２３００からの信号ＣＳＦＳは、ＳＲＡＭアレイのためのチップセレクト信号を示し、信号ＣＳＦＤは、ＤＲＡＭアレイ部に対するチップセレクト信号を示す。信号ＺＣＣ０Ｆ、ＺＤＱＣＦ、およびＺＷＥＦは、それぞれ外部制御信号のバッファ処理された信号を示す。信号ＺＣＭＤＢＴＦおよびＺＣＭＤＳＡＦは、バッファトランスファモードおよびＳＲＡＭアレイアクセスを示す内部制御信号である。 [Specific configuration of sampling pulse generator]
FIG. 65 is a block diagram schematically showing a configuration of a buffer circuit for generating an internal control signal from an internal control signal. In FIG. 65, the internal control signal generation system includes a CS buffer circuit 2300 for taking in an external chip select signal CS # in accordance with power down mode detection signals ZDPDE and ZSPDE generated from the circuit shown in FIG. 55, and an external control signal CC0. Input buffer circuit 2310 for buffering #, CC1 #, DQC and WE # to generate internal control signals ZCC0F, ZCMDBTF, ZCMDSAF, ZDQCF and ZWEF is included. A signal CSFS from the CS buffer circuit 2300 indicates a chip select signal for the SRAM array, and a signal CSFD indicates a chip select signal for the DRAM array unit. Signals ZCC0F, ZDQCF, and ZWEF each indicate a buffered signal of the external control signal. Signals ZCMDBTF and ZCMDSAF are internal control signals indicating the buffer transfer mode and SRAM array access.

内部制御信号発生系はさらに、図５５に示すＳＲＡＭ内部クロック発生回路からの内部クロック信号ＳＫおよびＳＫＴとＣＳバッファ回路２３００からの内部チップセレクト信号ＣＳＦＳに従ってラッチ信号ＳＬＣを発生するラッチ信号発生回路２３４０と、このラッチ信号発生回路２３４０からのラッチ信号ＳＬＣに従ってＣＳバッファ回路２３００および入力バッファ回路２３１０からの信号をラッチして図６に示す制御信号発生回路へ与える内部制御信号発生回路２３２０と、この内部制御信号発生回路２３２０からの内部制御信号ＺＣＭＤＢＴおよびＺＣＭＤＳＡに内部クロック信号ＳＫＴに従ってサンプリングしてラッチイネーブル信号ＳＷＬＥを発生するラッチイネーブル回路２３３０を含む。制御信号発生回路２３２０からの内部制御信号ＣＳＤ、ＣＳＳ、ＺＣＣ０、ＺＣＭＤＢＴ、ＺＣＭＤＳＡ、ＺＤＱＣおよびＺＷＥは、図６に示す制御信号発生回路へ与えられる。   The internal control signal generation system further includes a latch signal generation circuit 2340 for generating a latch signal SLC in accordance with internal clock signals SK and SKT from the SRAM internal clock generation circuit shown in FIG. 55 and internal chip select signal CSFS from CS buffer circuit 2300. An internal control signal generating circuit 2320 that latches signals from CS buffer circuit 2300 and input buffer circuit 2310 in accordance with latch signal SLC from latch signal generating circuit 2340 and supplies the latched signal to the control signal generating circuit shown in FIG. It includes a latch enable circuit 2330 that samples the internal control signals ZCMDBT and ZCMDSA from the signal generation circuit 2320 according to the internal clock signal SKT and generates a latch enable signal SWLE. Internal control signals CSD, CSS, ZCC0, ZCMDDB, ZCMDSA, ZDQC and ZWE from control signal generating circuit 2320 are applied to the control signal generating circuit shown in FIG.

図６６は、図６５に示すＣＳバッファ回路の具体的構成例を示す図である。図６６においては、ＳＲＡＭ部分に対するチップセレクト信号ＣＳＦＳを発生するための構成を示す。ＤＲＡＭ部分に対するチップセレクト信号ＣＳＦＤも同様の構成で発生される。図６６において、ＣＳバッファ回路２３００は、外部からのチップセレクト信号ＣＳ♯とたとえば図５５に示すＳＲＡＭパワーダウン信号発生回路からのパワーダウンモード検出信号ＺＳＰＤＥを受けるＮＡＮＤ回路２３０１と、ＮＡＮＤ回路２３０１の出力を反転して内部チップセレクト信号ＣＳＦＳを発生するインバータ回路２３０２を含む。インバータ回路２３０２の入力部には、インバータ回路２３０２の出力が“Ｌ”のときに導通し、インバータ回路２３０２の入力部を電源電位Ｖｄｄレベルに充電するｐチャネルＭＯＳトランジスタが設けられる。   FIG. 66 shows a specific configuration example of the CS buffer circuit shown in FIG. FIG. 66 shows a configuration for generating chip select signal CSFS for the SRAM portion. A chip select signal CSFD for the DRAM portion is also generated in a similar configuration. 66, a CS buffer circuit 2300 receives an external chip select signal CS # and, for example, a power down mode detection signal ZSPDE from an SRAM power down signal generation circuit shown in FIG. 55, and an output of the NAND circuit 2301. And an inverter circuit 2302 for generating an internal chip select signal CSFS. The input portion of the inverter circuit 2302 is provided with a p-channel MOS transistor that conducts when the output of the inverter circuit 2302 is “L” and charges the input portion of the inverter circuit 2302 to the power supply potential Vdd level.

パワーダウンモード検出信号ＺＳＰＤＥが“Ｌ”にあり、パワーダウンモードが指定されている場合には、ＮＡＮＤ回路２３０１の出力信号は“Ｈ”にあり、内部チップセレクト信号ＣＳＦＳは“Ｌ”となる。   When the power down mode detection signal ZSPDE is “L” and the power down mode is designated, the output signal of the NAND circuit 2301 is “H” and the internal chip select signal CSFS is “L”.

パワーダウンモード検出信号ＺＳＰＤＥが“Ｈ”のときには、チップセレクト信号ＣＳ♯が“Ｌ”となると、内部チップセレクト信号ＣＳＦＳが“Ｌ”となる。   When the power down mode detection signal ZSPDE is “H”, the internal chip select signal CSFS becomes “L” when the chip select signal CS # becomes “L”.

ＤＲＡＭのためのチップセレクト信号ＣＳＦＤを発生する回路では、図６６に示す構成において、パワーダウンモード検出信号ＺＳＰＤＥに代えてパワーダウンモード検出信号ＺＤＰＤＥが与えられる。   In the circuit for generating chip select signal CSFD for DRAM, in the configuration shown in FIG. 66, power down mode detection signal ZDPDE is applied instead of power down mode detection signal ZSPDE.

図６０に示す入力バッファ回路において、内部信号ＺＣＣ０Ｆ、ＺＤＱＣＦ、およびＺＷＥＦを発生するためのバッファ回路としては、図６６に示す構成と同じ構成が利用される。チップセレクト信号ＣＳ♯に代えて、それぞれ対応の外部制御信号が与えられる。   In the input buffer circuit shown in FIG. 60, the same configuration as that shown in FIG. 66 is used as a buffer circuit for generating internal signals ZCC0F, ZDQCF, and ZWEF. A corresponding external control signal is applied in place of chip select signal CS #.

図６７は、図６５に示す入力バッファ回路の構成を示す図である。図６７において、入力バッファ回路２３１０は、外部制御信号ＣＣ０♯、ＣＣ１♯、ＤＱＣ♯、およびＷＥ♯と内部パワーダウンモード検出信号ＺＳＰＤＥに従って内部制御信号ＺＣＣ０Ｆ、ＺＣＣ１Ｆ、ＺＤＱＣＦ、およびＺＷＥＦを発生するバッファ回路２３１１と、バッファ回路２３１１からの信号ＺＣＣ０Ｆを受けるインバータ回路２３１２と、バッファ回路２３１１からの信号ＺＣＣ１ＦおよびＺＤＱＣＦを受けるＮＯＲ回路２３１４と、インバータ回路２３１２の出力信号とＣＳバッファ回路２３００からの内部チップセレクト信号ＣＳＦＳとバッファ回路２３１１からの内部信号ＺＣＣ１Ｆを受けるＮＡＮＤ回路２３１６と、信号ＺＣＣ０ＦおよびＣＳＦＳおよびＮＯＲ回路２３１４の出力信号を受けるＮＡＮＤ回路２３１８を含む。ＮＡＮＤ回路２３１６から、バッファトランスファモードを示す信号ＺＣＭＤＢＴＦが発生され、ＮＡＮＤ回路２３１８から、ＳＲＡＭアレイへのアクセスを示す信号ＺＣＭＤＳＡＦが発生される。信号ＺＣＭＤＢＴＦおよびＺＣＭＤＳＡＦの示す動作は図３に示す信号の論理の一覧表から明らかである。すなわち、信号ＺＣＭＤＢＴＦが“Ｌ”のアクティブ状態となるのは信号ＣＳＦＳおよびＺＣＣ１Ｆが“Ｈ”かつ信号ＺＣＣ０Ｆが“Ｌ”のときである。この状態では、図３に示す信号の状態の一覧表から双方向転送回路とＳＲＡＭアレイとの間でのデータ転送が実行される。   FIG. 67 shows a structure of the input buffer circuit shown in FIG. 67, input buffer circuit 2310 is a buffer circuit for generating internal control signals ZCC0F, ZCC1F, ZDQCF, and ZWEF in accordance with external control signals CC0 #, CC1 #, DQC #, and WE # and internal power down mode detection signal ZSPDE. 2311, an inverter circuit 2312 receiving signal ZCC0F from buffer circuit 2311, a NOR circuit 2314 receiving signals ZCC1F and ZDQCF from buffer circuit 2311, an output signal of inverter circuit 2312, and an internal chip select signal from CS buffer circuit 2300 NAND circuit 2316 receiving CSFS and internal signal ZCC1F from buffer circuit 2311, and NAND circuit 2318 receiving signals ZCC0F and the output signals of CSFS and NOR circuit 2314 Including. NAND circuit 2316 generates a signal ZCMDBTF indicating the buffer transfer mode, and NAND circuit 2318 generates a signal ZCMDSAF indicating access to the SRAM array. The operations indicated by the signals ZCMDBTF and ZCMDSAF are apparent from the signal logic list shown in FIG. That is, the signal ZCMDBTF is in the active state of “L” when the signals CSFS and ZCC1F are “H” and the signal ZCC0F is “L”. In this state, data transfer is executed between the bidirectional transfer circuit and the SRAM array from the signal state list shown in FIG.

信号ＺＣＭＤＳＡＦが“Ｌ”となるのは、信号ＺＣＣ０Ｆが“Ｈ”かつ信号ＺＣＣ１ＦおよびＤＱＣがともに“Ｌ”のときである。この状態は、ＳＲＡＭアレイへのアクセスが行なわれる動作モードである。信号ＺＣＭＤＢＴＦおよびＺＣＭＤＳＡＦは、信号ＣＳＦＳが“Ｈ”にあり、半導体記憶装置がアクセス指定された場合に発生される。   The signal ZCMDSAF becomes “L” when the signal ZCC0F is “H” and the signals ZCC1F and DQC are both “L”. This state is an operation mode in which access to the SRAM array is performed. Signals ZCMDBTF and ZCMDSAF are generated when signal CSFS is at “H” and the semiconductor memory device is designated for access.

バッファ回路２３１１は、図６６に示す回路と同様の構成を各外部制御信号に対して備える。   Buffer circuit 2311 has the same configuration as the circuit shown in FIG. 66 for each external control signal.

図６８は、図６５に示す内部制御信号発生回路の具体的構成を示す図である。図６８において、内部制御信号発生回路２３０２のうちの１つの内部制御信号に対する構成のみを代表的に示す。各内部制御信号に対応して図６８に示す回路構成が設けられる。   68 shows a specific structure of the internal control signal generating circuit shown in FIG. In FIG. 68, only the configuration for one internal control signal in internal control signal generation circuit 2302 is representatively shown. A circuit configuration shown in FIG. 68 is provided corresponding to each internal control signal.

図６８において、内部制御信号発生回路は、ラッチ指示信号ＳＬＣおよびＺＳＬＣに応答して導通し、内部制御信号ＺＣＣ０Ｆを通過させる双方向トランスミッションゲート２３２２と、トランスミッションゲート２３２２の伝達した信号をラッチするためのインバータ回路２３２４および２３２６を含む。双方向トランスミッションゲート２３２２は、ラッチ指示信号ＳＬＣが“Ｈ”のときに非導通状態、ラッチ指示信号ＳＬＣが“Ｌ”のときに導通状態となる。インバータ回路２３２６は、このトランスミッションゲート２３２２が通過させた信号を反転して制御信号ＣＣ０を発生する。インバータ回路２３２４は、このインバータ回路２３２６からの出力信号を反転してインバータ回路２３２６の入力部へ伝達する。この図６８に示す回路構成においては、ラッチ指示信号ＳＬＣが“Ｈ”となると、ラッチ状態となり、内部制御信号ＺＣＣ０Ｆの状態にかかわらず、ラッチ指示信号ＳＬＣの立上がり時における信号ＣＣ０の状態を維持する。   In FIG. 68, the internal control signal generation circuit is turned on in response to latch instruction signals SLC and ZSLC, and bidirectional transmission gate 2322 for passing internal control signal ZCC0F, and a signal transmitted from transmission gate 2322 are latched. Inverter circuits 2324 and 2326 are included. Bi-directional transmission gate 2322 is nonconductive when latch instruction signal SLC is “H”, and is conductive when latch instruction signal SLC is “L”. Inverter circuit 2326 inverts the signal passed by transmission gate 2322 to generate control signal CC0. Inverter circuit 2324 inverts the output signal from inverter circuit 2326 and transmits the inverted signal to the input of inverter circuit 2326. In the circuit configuration shown in FIG. 68, when latch instruction signal SLC attains "H", the latch state is entered, and the state of signal CC0 at the rise of latch instruction signal SLC is maintained regardless of the state of internal control signal ZCC0F. .

図６９（Ａ）は、図６５に示すラッチイネーブル回路２３３０の具体的構成を示す図である。図６９（Ａ）において、ラッチイネーブル回路２３３０は、内部制御信号ＣＭＤＳＡおよびＣＭＤＢＴを受けるＮＯＲ回路２３３１と、内部クロック信号ＳＫＴに従ってＮＯＲ回路２３３１の出力信号をサンプリングするｎチャネルＭＯＳトランジスタ２３３２と、ｎチャネルＭＯＳトランジスタ２３３２によりサンプリングされた信号ＺＳＷＬＥＦを反転するインバータ回路２３３３と、インバータ回路２３３３から出力されるイネーブル信号ＳＷＬＥと内部クロックリセット信号ＳＫＲＳＴを受けるＮＡＮＤ回路２３３４と、ＮＡＮＤ回路２３３４の出力信号に応答して信号ＺＳＷＬＥＦを電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ２３３５を含む。インバータ回路２３３４は、信号ＳＷＬＥをラッチするために設けられる。この図６９（Ａ）に示す構成においても、内部クロックＳＫＴを発生する回路はｎチャネルＭＯＳトランジスタ２３３２を駆動することが要求されるだけである。ＭＯＳトランジスタ２３３２は、インバータ回路２３３３の入力ノードの電位を低下させる電流駆動力が要求されるだけである。ＭＯＳトランジスタ２３３５は、この信号ＺＳＷＬＥＦを電源電位にまで充電することが要求されるだけである。インバータ回路２３３４は、信号ＳＷＬＥの状態を維持する能力が要求されるだけである。したがって、この回路構成においても、極めて小さなサイズで実現することができる。次にこの図６９（Ａ）に示すラッチイネーブル信号発生回路の動作をその動作波形図である図６９（Ｂ）を参照して説明する。   FIG. 69A shows a specific structure of latch enable circuit 2330 shown in FIG. 69A, a latch enable circuit 2330 includes a NOR circuit 2331 that receives internal control signals CMDSA and CMDBT, an n-channel MOS transistor 2332 that samples an output signal of NOR circuit 2331 according to internal clock signal SKT, and an n-channel MOS. An inverter circuit 2333 that inverts the signal ZSWLEF sampled by the transistor 2332, a NAND circuit 2334 that receives the enable signal SWLE and the internal clock reset signal SKRST output from the inverter circuit 2333, and a signal in response to the output signal of the NAND circuit 2334 A p-channel MOS transistor 2335 for charging ZSWLEF to the power supply potential level is included. Inverter circuit 2334 is provided to latch signal SWLE. Also in the configuration shown in FIG. 69A, the circuit generating internal clock SKT is only required to drive n-channel MOS transistor 2332. MOS transistor 2332 only requires a current driving capability to lower the potential of the input node of inverter circuit 2333. MOS transistor 2335 is only required to charge signal ZSWLEF to the power supply potential. Inverter circuit 2334 is only required to have the ability to maintain the state of signal SWLE. Therefore, this circuit configuration can be realized with an extremely small size. Next, the operation of the latch enable signal generating circuit shown in FIG. 69A will be described with reference to FIG.

信号ＣＭＤＳＡおよびＣＭＤＢＴはそれぞれＳＲＡＭアレイへのアクセスおよび双方向転送回路とＳＲＡＭアレイとのデータ転送を示す。したがって信号ＣＭＤＳＡおよびＣＭＤＢＴの一方が“Ｈ”の活性状態とされたときには、ＳＲＡＭアレイにおいてワード線が選択される。このときにはＮＯＲ回路２３３１の出力信号が“Ｌ”となる。   Signals CMDSA and CMDBT indicate access to the SRAM array and data transfer between the bidirectional transfer circuit and the SRAM array, respectively. Therefore, when one of signals CMDSA and CMDBT is activated to "H", a word line is selected in the SRAM array. At this time, the output signal of the NOR circuit 2331 becomes “L”.

外部クロック信号ｅｘｔＫの立上がりに応答して、内部クロック信号ＳＫＴが所定時間“Ｈ”に立上がり、ＮＯＲ回路２３３１の出力信号がサンプリングされて信号ＺＳＷＬＥＦが発生される。ＮＯＲ回路２３３１の出力信号が“Ｌ”のときには、インバータ回路２３３３により、信号ＳＷＬＥが高速で“Ｈ”に立上げられる。内部クロック信号ＳＫＴが“Ｈ”に立上がって所定時間が経過すると、内部クロックリセット信号ＳＫＲＳＴが“Ｈ”に立上がる。これにより、ＮＡＮＤ回路２３３４の出力信号が“Ｌ”となり、ＭＯＳトランジスタ２３３５がオン状態となり、信号ＳＷＬＥが“Ｌ”に立下がる。ここで、図６９（Ｂ）においては、内部クロック信号ＳＫも内部クロックリセット信号ＳＫＲＳＴの意味を明確にするために合わせて示している。   In response to the rise of external clock signal extK, internal clock signal SKT rises to “H” for a predetermined time, and the output signal of NOR circuit 2331 is sampled to generate signal ZSWLEF. When the output signal of the NOR circuit 2331 is “L”, the inverter circuit 2333 raises the signal SWLE to “H” at high speed. When a predetermined time elapses after internal clock signal SKT rises to “H”, internal clock reset signal SKRST rises to “H”. As a result, the output signal of the NAND circuit 2334 becomes “L”, the MOS transistor 2335 is turned on, and the signal SWLE falls to “L”. Here, in FIG. 69B, the internal clock signal SK is also shown in order to clarify the meaning of the internal clock reset signal SKRST.

双方向転送回路が外部から直接アクセスされる場合には、ＳＲＡＭアレイにおいてのワード線選択は行なわれない。この場合には、ＮＯＲ回路２３３１の出力信号は“Ｈ”となり、この場合には、信号ＳＷＬＥは“Ｌ”の状態を維持する。   When the bidirectional transfer circuit is directly accessed from the outside, word line selection in the SRAM array is not performed. In this case, the output signal of the NOR circuit 2331 becomes “H”, and in this case, the signal SWLE maintains the “L” state.

図７０は、図６５に示すラッチ信号発生回路の具体的構成を示す図である。この図７０に示す構成が、先に図６４を参照して説明したＣＳサンプリング回路の構成に対応する。図７０において、ラッチ信号発生回路２３４０は、内部クロック信号ＳＫを受けるインバータ回路４５６０と、内部クロック信号ＳＫとインバータ回路４５６０から出力される相補内部クロック信号ＺＳＫに従って内部チップセレクト信号ＣＳＦを通過させる双方向トランスミッションゲート４５５０と、双方向トランスミッションゲート４５５０と、内部クロック信号ＳＫおよびＺＳＫに応答して活性化され、トランスミッションゲート４５５０からの信号をラッチするためのクロックドインバータ４５５４を含む。双方向トランスミッションゲート４５５０は、内部クロック信号ＳＫが“Ｌ”のときに導通状態となり、内部クロック信号ＳＫが“Ｈ”のときに非導通状態となる。クロックドインバータ４５５４は、内部クロック信号ＳＫが“Ｈ”のときに動作状態となり、内部クロック信号ＳＫが“Ｌ”のときに出力ハイインピーダンス状態となる。   FIG. 70 shows a specific structure of the latch signal generating circuit shown in FIG. The configuration shown in FIG. 70 corresponds to the configuration of the CS sampling circuit described above with reference to FIG. In FIG. 70, latch signal generation circuit 2340 has an inverter circuit 4560 that receives internal clock signal SK, and a bidirectional circuit that passes internal chip select signal CSF in accordance with internal clock signal SK and complementary internal clock signal ZSK output from inverter circuit 4560. Transmission gate 4550, bidirectional transmission gate 4550, and a clocked inverter 4554 that is activated in response to internal clock signals SK and ZSK and latches the signal from transmission gate 4550. Bi-directional transmission gate 4550 is turned on when internal clock signal SK is “L”, and is turned off when internal clock signal SK is “H”. The clocked inverter 4554 is in an operating state when the internal clock signal SK is “H”, and is in an output high impedance state when the internal clock signal SK is “L”.

ラッチ信号発生回路２３４０はさらに、スイッチ回路ＳＷＸを介して与えられる信号をゲートに受けるｎチャネルＭＯＳトランジスタ４５５８と、内部クロック信号ＳＫＴをゲートに受けるｎチャネルＭＯＳトランジスタ４５６４と、インバータ回路４５６０からの内部クロック信号ＺＳＫをゲートに受けるｎチャネルＭＯＳトランジスタ４５６２を含む。ＭＯＳトランジスタ４５５８、４５６４および４５６２は、ノードＮＩ３と接地電位ノードとの間に直列に接続される。スイッチ回路ＳＷＸは、トランスミッションゲート４５５０から伝達された信号または図６５に示すＣＳバッファ回路２３００から与えられるチップセレクト信号ＣＳＦの一方をＭＯＳトランジスタ４５１８のゲートへ与える。スイッチ回路ＳＷＸの接続態様は、金属配線により決定される。これは、適当な遅延時間を実現するためである。ＭＯＳトランジスタ４５６２がノードＮＩ３に接続されるのは、クロック信号ＺＳＫが“Ｈ”にあり、ＭＯＳトランジスタ４５６２がオン状態のときに、内部クロック信号ＳＫＴが“Ｈ”に立上がる。したがってこのＭＯＳトランジスタ４５６４のオン／オフによるノードＮＩ３の負荷の変動を防止するためである。   Latch signal generating circuit 2340 further includes an n-channel MOS transistor 4558 having a gate receiving a signal applied via switch circuit SWX, an n-channel MOS transistor 4564 having an internal clock signal SKT received at the gate, and an internal clock from inverter circuit 4560. N channel MOS transistor 4562 receiving signal ZSK at its gate is included. MOS transistors 4558, 4564 and 4562 are connected in series between node NI3 and the ground potential node. Switch circuit SWX applies one of a signal transmitted from transmission gate 4550 or a chip select signal CSF applied from CS buffer circuit 2300 shown in FIG. 65 to the gate of MOS transistor 4518. The connection mode of the switch circuit SWX is determined by the metal wiring. This is for realizing an appropriate delay time. MOS transistor 4562 is connected to node NI3 when clock signal ZSK is at "H" and internal clock signal SKT rises to "H" when MOS transistor 4562 is on. Therefore, the load of node NI3 is prevented from changing due to on / off of MOS transistor 4564.

ラッチ信号発生回路２３４０はさらに、ノードＮＩ３上の信号を反転してラッチ信号ＳＬＣを発生するインバータ回路４５６６と、信号ＳＬＣを所定時間遅延させる遅延回路４５７０を含む。遅延回路４５７０は、インバータ回路とＮＡＮＤ回路の直列接続体を含む。インバータ回路の出力とＮＡＮＤ回路の入力がスイッチ回路ＳＷにより切換えられる。これにより適当な遅延時間およびパルス幅のパルス信号を実現する。   Latch signal generation circuit 2340 further includes an inverter circuit 4566 that inverts the signal on node NI3 to generate latch signal SLC, and a delay circuit 4570 that delays signal SLC for a predetermined time. Delay circuit 4570 includes a serial connection of an inverter circuit and a NAND circuit. The output of the inverter circuit and the input of the NAND circuit are switched by the switch circuit SW. Thus, a pulse signal having an appropriate delay time and pulse width is realized.

ラッチ信号発生回路２３４０はさらに、遅延回路４５７０の出力信号とスイッチ回路ＳＷＹを介して与える信号を受けるＮＡＮＤ回路４５７２と、ＮＡＮＤ回路４５７２からのリセット信号ＳＬＲＳＴに応答してノードＮＩ３を電源電位レベルへ充電するｐチャネルＭＯＳトランジスタ４５７４を含む。スイッチ回路ＳＷＹは、電源電位Ｖｄｄまたはインバータ回路４５８０の出力信号の一方を選択してＮＡＮＤ回路４５７２へ与える。インバータ回路４５８０は、イネーブル信号ＳＷＬＥを受ける。スイッチ回路ＳＷＹが設けられているのは、内部の動作タイミングマージンを考慮してである。インバータ回路４５８０の出力信号をスイッチ回路ＳＷＹが選択すれば、信号ＳＷＬＥが“Ｌ”に立下がった後にリセット信号ＳＬＲＳＴを発生してラッチ信号ＳＬＣを非活性状態とすることができる。次に図７０に示す回路の動作をその動作波形図である図７１を参照して説明する。   Latch signal generating circuit 2340 further receives an output signal of delay circuit 4570 and a signal applied via switch circuit SWY, and charges node NI3 to the power supply potential level in response to reset signal SLRST from NAND circuit 4572. P channel MOS transistor 4574 to be included. Switch circuit SWY selects one of power supply potential Vdd and the output signal of inverter circuit 4580 and applies the selected signal to NAND circuit 4572. Inverter circuit 4580 receives enable signal SWLE. The switch circuit SWY is provided in consideration of an internal operation timing margin. If the switch circuit SWY selects the output signal of the inverter circuit 4580, the reset signal SLRST can be generated after the signal SWLE falls to “L” to deactivate the latch signal SLC. Next, the operation of the circuit shown in FIG. 70 will be described with reference to FIG.

まず、以下の説明においては、遅延回路４５７０に含まれるスイッチ回路ＳＷ、ＳＷＱ１、ＳＷＱ２およびＳＷＱ３はすべて前段の回路の出力信号を選択する状態に設定されているとする。この状態においては、インバータ回路ＩＶＧ１は、ラッチ信号ＳＬＣが“Ｈ”に立上がってから所定時間経過後に“Ｈ”に立上がる信号を発生する。またインバータ回路ＩＶＧ２は、インバータ回路ＩＶＧ１が出力するパルス信号のパルス幅よりも短いパルス幅を有する“Ｌ”のパルス信号を発生する。またスイッチ回路ＳＷＸは双方向トランスミッションゲート４５５０からの信号を選択してＭＯＳトランジスタ４５５８のゲートへ与える。またスイッチ回路ＳＷＹは、インバータ回路４５８０の出力信号を選択してＮＡＮＤ回路４５７２へ与える。外部クロック信号ｅｘｔＫが“Ｈ”に立上がると、内部クロック信号ＳＫＴがまず“Ｈ”に立上がる。この状態においては、インバータ回路４５６０からの内部クロック信号ＺＳＫは“Ｈ”になり、ＭＯＳトランジスタ４５６２はオン状態にある。内部クロック信号ＳＫが“Ｈ”に立上がると、双方向トランスミッションゲート４５５０が非導通状態となり、ノードＮＹ１上の信号電位が固定される。今、チップセレクト信号ＣＳＦが“Ｈ”に設定されている状態を考えると、ＭＯＳトランジスタ４５５８はオン状態となる。   First, in the following description, it is assumed that switch circuits SW, SWQ1, SWQ2, and SWQ3 included in delay circuit 4570 are all set to a state of selecting the output signal of the preceding circuit. In this state, inverter circuit IVG1 generates a signal that rises to “H” after a predetermined time has elapsed since latch signal SLC rises to “H”. The inverter circuit IVG2 generates an “L” pulse signal having a pulse width shorter than the pulse width of the pulse signal output from the inverter circuit IVG1. Switch circuit SWX selects a signal from bidirectional transmission gate 4550 and applies it to the gate of MOS transistor 4558. Switch circuit SWY selects the output signal of inverter circuit 4580 and provides the selected signal to NAND circuit 4572. When external clock signal extK rises to “H”, internal clock signal SKT first rises to “H”. In this state, internal clock signal ZSK from inverter circuit 4560 is at “H”, and MOS transistor 4562 is in an on state. When internal clock signal SK rises to "H", bidirectional transmission gate 4550 is turned off, and the signal potential on node NY1 is fixed. Considering the state where the chip select signal CSF is set to “H”, the MOS transistor 4558 is turned on.

次いで、内部クロック信号ＳＫの立上がりに応答して、内部クロック信号ＺＳＫが“Ｌ”に立下がる。したがって、内部クロック信号ＳＫＴが“Ｈ”に立上がり、かつ内部クロック信号ＺＳＫが“Ｌ”に立下がるまでの期間ＭＯＳトランジスタ４５６２および４５６４がともにオン状態となり、この間ノードＮＹ３は接地電位レベルへと放電され、信号ＺＳＬＣが“Ｌ”へ立下がる。この信号ＺＳＫおよびＳＫＴの論理が異なる期間がＣＳＦサンプリング期間である。ノードＮＩ３の電位がこのトランジスタ４５６２、４５６４および４５５８により放電されると、大きな電流駆動力を有するインバータ回路４５６０から発生されるラッチ信号ＳＬＣが高速で“Ｈ”に立上がる。所定期間が経過すると、インバータ回路ＩＶＥ１の出力信号が“Ｈ”に立上がり、インバータ回路ＩＶＤ２の出力信号が“Ｈ”に立上がる。応じてＮＡＮＤ回路ＮＡＧ１の出力信号が“Ｌ”となり、インバータ回路ＩＶＧ３の出力信号が“Ｈ”となる。   Next, in response to the rising of the internal clock signal SK, the internal clock signal ZSK falls to “L”. Therefore, MOS transistors 4562 and 4564 are both turned on for a period until internal clock signal SKT rises to "H" and internal clock signal ZSK falls to "L", during which node NY3 is discharged to the level of ground potential. The signal ZSLC falls to “L”. A period in which the logics of the signals ZSK and SKT are different is a CSF sampling period. When potential of node NI3 is discharged by transistors 4562, 4564 and 4558, latch signal SLC generated from inverter circuit 4560 having a large current driving capability rises to “H” at high speed. When the predetermined period elapses, the output signal of the inverter circuit IVE1 rises to “H”, and the output signal of the inverter circuit IVD2 rises to “H”. Accordingly, the output signal of the NAND circuit NAG1 becomes “L”, and the output signal of the inverter circuit IVG3 becomes “H”.

インバータ回路４５８０は、信号ＳＷＬＥを受けており、信号ＳＷＬＥが“Ｌ”に立下がると、その出力信号は“Ｈ”に立上げる。ＮＡＮＤ回路４５７２は、インバータ回路４５８０の出力信号が“Ｈ”となりかつインバータ回路ＩＶＧ３の出力信号が“Ｈ”となると“Ｌ”の信号を出力する。この“Ｌ”の信号ＳＬＲＳＴに応答してＭＯＳトランジスタ４５７４がオン状態となり、ノードＮＩ３を充電し、信号ＺＳＬＣを“Ｈ”へ立上げる。これに応答して、インバータ回路４５６６から出力される信号ＳＬＣが“Ｌ”となる。各回路の信号がリセットされ、所定時間経過すると信号ＳＬＲＳＴが“Ｈ”に立上がる。これにより初期状態に復帰する。   Inverter circuit 4580 receives signal SWLE, and when signal SWLE falls to "L", its output signal rises to "H". NAND circuit 4572 outputs an “L” signal when the output signal of inverter circuit 4580 becomes “H” and the output signal of inverter circuit IVG3 becomes “H”. In response to this “L” signal SLRST, the MOS transistor 4574 is turned on, the node NI3 is charged, and the signal ZSLC is raised to “H”. In response to this, the signal SLC output from the inverter circuit 4566 becomes “L”. When the signal of each circuit is reset and a predetermined time elapses, the signal SLRST rises to “H”. As a result, the initial state is restored.

上述のような構成を利用することにより、信号ＣＳＦのサンプリング期間を極めて短くすることができる。また回路内部においては、ノードの充放電のみによりラッチ信号ＳＬＣが発生されている。したがって、高速でラッチ信号ＳＬＣを発生することができるとともに、サンプリング期間が短いため、外部応答特性に優れたサンプリングパルス発生回路を実現することができる。   By using the configuration as described above, the sampling period of the signal CSF can be extremely shortened. In the circuit, the latch signal SLC is generated only by charging / discharging of the node. Therefore, the latch signal SLC can be generated at high speed, and the sampling period is short, so that a sampling pulse generation circuit having excellent external response characteristics can be realized.

また信号ＳＷＬＥの反転信号をＮＡＮＤ回路４５７０に与えて信号ＳＬＣをリセットすることにより、確実に１つのメモリサイクルが完了した後に内部制御信号発生回路２３２０（図６５参照）を次の信号を取込む状態に設定することができ、安定に内部回路を動作させることができる。   In addition, by applying an inverted signal of signal SWLE to NAND circuit 4570 and resetting signal SLC, internal control signal generation circuit 2320 (see FIG. 65) captures the next signal after one memory cycle has been completed without fail. The internal circuit can be operated stably.

以上のように、この発明に従えば、一般的に、内部クロック信号を外部クロック信号ｅｘｔＫの立上がりに応答して高速で所定期間発生させ、この一定のパルス幅を有する内部クロック信号を用いて各内部制御信号を発生するように構成している。したがって、ラッチ信号発生タイミングおよびパワーダウンモード検出信号発生タイミングを常時一定とすることができ、安定かつ確実に高速動作する同期型半導体記憶装置を実現することができる。   As described above, according to the present invention, generally, the internal clock signal is generated at a high speed for a predetermined period in response to the rising of the external clock signal extK, and each internal clock signal having this constant pulse width is used to generate each internal clock signal. An internal control signal is generated. Therefore, the latch signal generation timing and the power-down mode detection signal generation timing can be made constant at all times, and a synchronous semiconductor memory device that operates stably and reliably at high speed can be realized.

具体的に、この発明に係る同期型半導体記憶装置においては、特に、クロック信号に同期して内部クロック信号を発生するクロック発生手段と、このクロック発生手段からの内部クロック信号を受け、この受けたクロック信号の活性化を所定時間遅延させた後、活性状態となる制御信号を発生する手段と、この制御信号に従って内部クロック信号を非活性状態とするリセット素子を備えている。したがって、内部クロック信号は内部クロック信号のパルス幅にかかわらず常に一定とすることができ、内部回路の動作タイミングを常に一定とすることができる。
することができる。 Specifically, in the synchronous semiconductor memory device according to the present invention, in particular, the clock generation means for generating the internal clock signal in synchronization with the clock signal and the internal clock signal from the clock generation means are received and received. A means for generating a control signal to be activated after delaying activation of the clock signal for a predetermined time and a reset element for deactivating the internal clock signal in accordance with the control signal are provided. Therefore, the internal clock signal can be always constant regardless of the pulse width of the internal clock signal, and the operation timing of the internal circuit can be always constant.
can do.

この発明に従う内部クロック発生回路およびサンプリングパルスの発生手法は、一般のクロック同期型半導体記憶装置のみならず、クロック信号に同期して動作する同期型半導体装置に適用可能である。   The internal clock generation circuit and sampling pulse generation method according to the present invention can be applied not only to a general clock synchronous semiconductor memory device but also to a synchronous semiconductor device that operates in synchronization with a clock signal.

この発明の一実施例であるＣＤＲＡＭの全体的構成を示すブロック図である。1 is a block diagram showing an overall configuration of a CDRAM according to an embodiment of the present invention. この発明の一実施例であるＣＤＲＡＭの機能的構成を示す図である。It is a figure which shows the functional structure of CDRAM which is one Example of this invention. この発明の一実施例であるＣＤＲＡＭの動作モードと制御信号の状態を一覧にして示す図である。FIG. 5 is a diagram showing a list of operation modes and control signal states of a CDRAM according to an embodiment of the present invention; この発明の一実施例であるＣＤＲＡＭの動作モードと制御信号の状態とを一覧にして示す図である。FIG. 5 is a diagram showing a list of operation modes and control signal states of a CDRAM according to an embodiment of the present invention; 図１に示すＤＲＡＭコントロール回路の構成を概略的に示す図である。FIG. 2 schematically shows a configuration of a DRAM control circuit shown in FIG. 1. 図１に示すＳＲＡＭコントロール回路の構成を概略的に示す図である。FIG. 2 is a diagram schematically showing a configuration of an SRAM control circuit shown in FIG. 1. 入力バッファの構成の一例を示す図である。It is a figure which shows an example of a structure of an input buffer. 図７に示す入力バッファの動作を示す信号波形図である。FIG. 8 is a signal waveform diagram showing an operation of the input buffer shown in FIG. 7. この発明に従って構成される入力バッファの基本的構成を示す図である。It is a figure which shows the basic composition of the input buffer comprised according to this invention. 図９に示す入力バッファの動作を示す信号波形図である。FIG. 10 is a signal waveform diagram showing an operation of the input buffer shown in FIG. 9. この発明に従って構成されるＳＲＡＭワード線選択系の構成の一例を示す図である。It is a figure which shows an example of a structure of the SRAM word line selection system comprised according to this invention. 図１１に示す回路の動作を示す信号波形図である。FIG. 12 is a signal waveform diagram illustrating an operation of the circuit illustrated in FIG. 11. 図１１に示す回路の変更例を示す図である。It is a figure which shows the example of a change of the circuit shown in FIG. 図１３に示す回路の動作を示す信号波形図である。FIG. 14 is a signal waveform diagram showing an operation of the circuit shown in FIG. 13. この発明に従って構成されるＤＲＡＭワード線駆動系の構成の一例を示す図である。1 is a diagram showing an example of a configuration of a DRAM word line drive system configured according to the present invention. FIG. 図１５に示す回路の動作を示す波形図である。FIG. 16 is a waveform diagram showing an operation of the circuit shown in FIG. 15. 図１に示すＣＤＲＡＭのＤＲＡＭアレイ部の構成を示す図である。It is a figure which shows the structure of the DRAM array part of CDRAM shown in FIG. 図１に示すＳＲＡＭアレイ部の具体的構成を示す図である。FIG. 2 is a diagram showing a specific configuration of an SRAM array section shown in FIG. 1. 図１に示す列デコードコラムデコーダおよびセンスアンプ部の構成を機能的に示す図である。FIG. 2 is a diagram functionally showing configurations of a column decode column decoder and a sense amplifier unit shown in FIG. 1. 図１に示すＣＤＲＡＭの動作を示すタイミングチャート図である。FIG. 2 is a timing chart showing an operation of the CDRAM shown in FIG. 1. 図１および図１９に示すリードデータ転送バッファ回路の具体的構成を示す図である。FIG. 20 is a diagram showing a specific configuration of the read data transfer buffer circuit shown in FIGS. 1 and 19. 図２１に示すリードデータ転送バッファ回路の動作を示す信号波形図である。FIG. 22 is a signal waveform diagram representing an operation of the read data transfer buffer circuit shown in FIG. 21. データ転送回路の制御信号発生系を概略的に示すブロック図である。It is a block diagram which shows roughly the control signal generation system of a data transfer circuit. リードデータ転送バッファ回路のリードデータ転送指示信号発生系の構成の一例を示す図である。It is a figure which shows an example of the structure of the read data transfer instruction | indication signal generation system of a read data transfer buffer circuit. リードデータ転送バッファ回路部の構成を簡略化して示す図である。It is a figure which simplifies and shows the structure of a read data transfer buffer circuit part. 図２４および図２５に示す回路の動作を示す信号波形図である。FIG. 26 is a signal waveform diagram representing an operation of the circuit shown in FIGS. 24 and 25. 図２４および図２５に示す回路の他の動作シーケンスを示すタイミングチャート図である。FIG. 26 is a timing chart showing another operation sequence of the circuit shown in FIGS. 24 and 25. 図２４に示すレイテンシカウンタの構成の一例を示す図である。FIG. 25 is a diagram illustrating an example of a configuration of a latency counter illustrated in FIG. 24. 図２８に示すフリップフロップの具体的構成を示す図である。It is a figure which shows the specific structure of the flip-flop shown in FIG. 図２９に示すフリップフロップの動作を示す信号波形図である。FIG. 30 is a signal waveform diagram illustrating an operation of the flip-flop illustrated in FIG. 29. 図２８に示すレイテンシカウンタの動作を示す信号波形図である。FIG. 29 is a signal waveform diagram illustrating an operation of the latency counter illustrated in FIG. 28. この発明によるＣＤＲＡＭのデータ読出動作シーケンスの一例を示す図である。It is a figure which shows an example of the data read-out operation | movement sequence of CDRAM by this invention. この発明に従う内部クロック発生回路の概略構成を示す図である。1 is a diagram showing a schematic configuration of an internal clock generation circuit according to the present invention. FIG. 図３３に示す回路の動作を示す信号波形図である。FIG. 34 is a signal waveform diagram showing an operation of the circuit shown in FIG. 33. この発明に従う内部クロック発生回路の具体的構成を示すブロック図である。2 is a block diagram showing a specific configuration of an internal clock generation circuit according to the present invention. FIG. 図３５に示すクロックマスク信号入力バッファの具体的構成を示す図である。FIG. 36 is a diagram showing a specific configuration of a clock mask signal input buffer shown in FIG. 35. 図３５に示すパワーダウンモード判定用内部クロック信号発生回路の具体的構成を示す図である。FIG. 36 is a diagram showing a specific configuration of an internal clock signal generation circuit for power down mode determination shown in FIG. 35. 図３７に示すＮＯＲ回路の具体的構成を示す図である。FIG. 38 shows a specific configuration of the NOR circuit shown in FIG. 37. 図３７に示す回路の動作を示す信号波形図である。FIG. 38 is a signal waveform diagram representing an operation of the circuit shown in FIG. 37. 図３５に示すクロックマスクラッチ信号発生回路の具体的構成を示す図である。FIG. 36 is a diagram showing a specific configuration of a clock mask latch signal generation circuit shown in FIG. 35. 図３５に示すパワーダウン信号発生回路の具体的構成を示す図である。FIG. 36 is a diagram showing a specific configuration of the power-down signal generation circuit shown in FIG. 35. 図３５に示すＳＲＡＭクロック信号発生回路の具体的構成を示す図である。FIG. 36 is a diagram showing a specific configuration of the SRAM clock signal generation circuit shown in FIG. 35. 図４２に示す内部クロック信号発生回路の動作を示す信号波形図である。FIG. 43 is a signal waveform diagram representing an operation of the internal clock signal generation circuit shown in FIG. 42. 図３５に示す回路の全体の動作を概略的に説明するための動作波形図である。FIG. 36 is an operation waveform diagram for schematically illustrating the overall operation of the circuit shown in FIG. 35. この発明に従う内部クロック信号発生回路の他の構成例を示す図であり、（Ａ）はその構成を概略的に示し、（Ｂ）はその動作波形を示す。It is a figure which shows the other structural example of the internal clock signal generation circuit according to this invention, (A) shows the structure schematically, (B) shows the operation | movement waveform. 図４５に示す内部クロック信号発生回路の具体的構成を示す図である。FIG. 46 is a diagram showing a specific configuration of the internal clock signal generation circuit shown in FIG. 45. 図４６に示すレジスタ回路の具体的構成を示す図である。FIG. 47 shows a specific configuration of the register circuit shown in FIG. 46. 図４６に示す内部クロック信号発生回路の動作を示す信号波形図である。FIG. 47 is a signal waveform diagram representing an operation of the internal clock signal generation circuit shown in FIG. 46. この発明に従う内部クロック信号発生回路のさらに他の構成を概略的に示すブロック図である。FIG. 10 is a block diagram schematically showing still another configuration of an internal clock signal generation circuit according to the present invention. 図４９に示す第２の内部クロック信号発生回路の具体的構成を示す図である。FIG. 50 is a diagram showing a specific configuration of a second internal clock signal generation circuit shown in FIG. 49. 図５０に示すレジスタ回路の具体的構成を示す図である。FIG. 52 is a diagram showing a specific configuration of the register circuit shown in FIG. 50. 図５０に示す第２の内部クロック信号発生回路の動作を示す信号波形図である。FIG. 51 is a signal waveform diagram representing an operation of the second internal clock signal generation circuit shown in FIG. 50. 図４９に示す第１の内部クロック信号発生回路の具体的構成および概略動作を示す信号波形を示す図である。FIG. 50 is a diagram showing signal waveforms showing a specific configuration and schematic operation of the first internal clock signal generation circuit shown in FIG. 49; 図４９に示す第３の内部クロック信号発生回路の具体的構成および動作波形を示す図である。FIG. 50 is a diagram showing a specific configuration and operation waveforms of a third internal clock signal generation circuit shown in FIG. 49. この発明に従う内部クロック信号発生回路のさらに他の構成を示すブロック図である。FIG. 12 is a block diagram showing still another configuration of the internal clock signal generation circuit according to the present invention. 図５５に示すＤＲＡＭ内部クロック信号発生回路の具体的構成を示す図である。FIG. 56 is a diagram showing a specific configuration of a DRAM internal clock signal generation circuit shown in FIG. 55. 図５５に示すＤＲＡＭクロックマスク信号発生回路の具体的構成を示す図である。FIG. 56 is a diagram showing a specific configuration of the DRAM clock mask signal generating circuit shown in FIG. 55. 図５７に示す回路の動作を示す信号波形図である。FIG. 58 is a signal waveform diagram representing an operation of the circuit shown in FIG. 57. 図５５に示す第１のタイミング信号発生回路の具体的構成を示す図である。FIG. 56 is a diagram showing a specific configuration of a first timing signal generation circuit shown in FIG. 55. 図５５に示す第２のタイミング信号発生回路の具体的構成を示す図である。FIG. 56 is a diagram showing a specific configuration of a second timing signal generation circuit shown in FIG. 55. 図５５に示すＤＲＡＭパワーダウン信号発生回路の具体的構成を示す図である。FIG. 56 is a diagram showing a specific configuration of a DRAM power-down signal generation circuit shown in FIG. 55. 図５５に示すＳＲＡＭクロックマスク信号発生回路およびＳＲＡＭパワーダウン信号発生回路の具体的構成を示す図である。FIG. 56 is a diagram showing a specific configuration of an SRAM clock mask signal generation circuit and an SRAM power down signal generation circuit shown in FIG. 55. 図５５に示すＳＲＡＭ内部クロック信号発生回路の具体的構成を示す図である。56 is a diagram showing a specific configuration of the SRAM internal clock signal generation circuit shown in FIG. 55. FIG. この発明に従うサンプリングパルス発生回路の概略構成およびその動作波形を示す図である。It is a figure which shows schematic structure of the sampling pulse generation circuit according to this invention, and its operation | movement waveform. この発明に従うサンプリングパルス発生回路の具体的構成を示すブロック図である。1 is a block diagram showing a specific configuration of a sampling pulse generation circuit according to the present invention. FIG. 図６５に示すＣＳバッファ回路の具体的構成を示す図である。FIG. 66 shows a specific configuration of the CS buffer circuit shown in FIG. 65. 図６５に示す入力バッファ回路の具体的構成を示す図である。FIG. 66 is a diagram showing a specific configuration of the input buffer circuit shown in FIG. 65. 図６５に示す内部制御信号発生回路の具体的構成を示す図である。FIG. 66 shows a specific structure of the internal control signal generation circuit shown in FIG. 65. 図６５に示すラッチイネーブル回路の具体的構成およびその概略動作を示す信号波形を示す図である。FIG. 66 is a diagram showing a specific configuration of the latch enable circuit shown in FIG. 65 and signal waveforms showing a schematic operation thereof. 図６５に示すラッチ信号発生回路の詳細構成を示す図である。FIG. 66 is a diagram showing a detailed configuration of a latch signal generation circuit shown in FIG. 65. 図７０に示すラッチ信号発生回路の動作を示す信号波形図である。FIG. 71 is a signal waveform diagram representing an operation of the latch signal generation circuit shown in FIG. 70.

符号の説明Explanation of symbols

１０２ ＤＲＡＭアレイ、１０４ ＳＲＡＭアレイ、１０６ 双方向データ転送回路、１０８ ＤＲＡＭアドレスバッファ、１１０ ロウデコーダ、１２０ コラムデコーダ、１２８ ＤＲＡＭコントロール回路、１２４ Ｋバッファ／タイミング回路、１３２ ＳＲＡＭコントロール回路、４３４ Ｄｉｎバッファ、４３８ メインアンプ回路、１３５ データ入出力回路、２０１ ＣＳバッファ、２０３ Ｋバッファ、２０６ ＲＡＳバッファ、２０８ ＣＡＳバッファ、２１０ ＤＴＤバッファ、２１４ ロウバッファ、２１６ コラムバッファ、１５６ ＷＥバッファ、１５８ ＣＣ０バッファ、１６０ ＣＣ１バッファ、７００ 入力バッファ、５２０ 外部制御信号入力バッファ、５３０ 動作モード判別回路、５４０ ラッチ回路、５５０ 動作モード指定信号発生回路、６１０ アドレス信号入力バッファ、６２０ アドレス信号ラッチ回路、６３０ プリデコード回路、６４０ ロウデコード回路、６５０ 外部制御信号入力バッファ、６５２ 外部制御信号入力バッファ、６５５ ラッチ回路、６５４ ラッチ回路、６６０ 動作モード判別回路、６７０ ゲート回路、６７２ ゲート回路、６７４ 内部制御信号発生用フリップフロップ、６７６ ＤＲＡＭアドレス信号入力バッファ、６７８ ラッチ回路、６８０ ロウアドレス信号ラッチ回路、６８２ プリデコード回路、６８４ ロウデコード回路、９０２ ＤＲＡＭリードコマンド検出回路、９０４ レイテンシカウンタ、９０６ ゲート回路、９０８ データ転送指示信号発生用フリップフロップ、９１０ バッファリードコマンド検出回路、９４０ レイテンシ設定回路、２００２ フリップフロップ、２００４ ＡＮＤ回路、２００５ ｎチャネルＭＯＳトランジスタ、２００７ インバータ回路、２０１０ ｐチャネルＭＯＳトランジスタ、２１０２ 入力バッファ、２１０４ 入力バッファ、２１０６ パワーダウン判定用内部クロック信号発生回路、２１０８ クロックマスクラッチ信号発生回路、２１１０ ラッチ回路、２１１２ ラッチ回路、２１１４ ＳＲＡＭ用パワーダウン信号発生回路、２１１６ ＤＲＡＭ用パワーダウン信号発生回路、２１１８ ＳＲＡＭ用内部クロック信号発生回路、２１２０ ＤＲＡＭ用内部クロック信号発生回路、２１３０ 第１の内部クロック信号発生回路、２１３２ 第２の内部クロック信号発生回路、２１３３ 第２の内部クロック信号発生回路、２１３４ 第３の内部クロック信号発生回路、２１５０ ＤＲＡＭパワーダウンモード判別ブロック、２１５２ ＤＲＡＭクロックマスク信号発生回路、２１５４ 第１のタイミング信号発生回路、２１５６ 第２のタイミング信号発生回路、２１５８ ＤＲＡＭパワーダウン信号発生回路、２１６０ ＤＲＡＭ内部クロック発生回路、２１７０ ＳＲＡＭパワーダウンモード判別ブロック、２１７２ ＳＲＡＭクロックマスク信号発生回路、２１７４ ＳＲＡＭパワーダウン信号発生回路、２１８０ ＳＲＡＭ内部クロック発生回路、３５５０ 双方向トランスミッションゲート、３５５８ ｎチャネルＭＯＳトランジスタ、３５６２ ｎチャネルＭＯＳトランジスタ、３５６４ ｎチャネルＭＯＳトランジスタ、３５６６ インバータ回路、３５７４ ｐチャネルＭＯＳトランジスタ、２３００ ＣＳバッファ回路、２３１０ 入力バッファ回路、２３２０ 内部制御信号発生回路、２３３０ ラッチイネーブル回路、２３４０ ラッチ信号発生回路、４５５０ 双方向トランスミッションゲート、４５６０ インバータ回路、４５５８ ｎチャネルＭＯＳトランジスタ、４５６２ ｎチャネルＭＯＳトランジスタ、４５６４ ｎチャネルＭＯＳトランジスタ、４５６６ インバータ回路、４５７４ ｐチャネルＭＯＳトランジスタ。
102 DRAM array, 104 SRAM array, 106 bidirectional data transfer circuit, 108 DRAM address buffer, 110 row decoder, 120 column decoder, 128 DRAM control circuit, 124 K buffer / timing circuit, 132 SRAM control circuit, 434 Din buffer, 438 Main amplifier circuit, 135 data input / output circuit, 201 CS buffer, 203 K buffer, 206 RAS buffer, 208 CAS buffer, 210 DTD buffer, 214 row buffer, 216 column buffer, 156 WE buffer, 158 CC0 buffer, 160 CC1 buffer, 700 input buffer, 520 external control signal input buffer, 530 operation mode discrimination circuit, 540 latch circuit, 550 operation mode designation signal generation Path, 610 address signal input buffer, 620 address signal latch circuit, 630 predecode circuit, 640 row decode circuit, 650 external control signal input buffer, 652 external control signal input buffer, 655 latch circuit, 654 latch circuit, 660 operation mode discrimination Circuit, 670 gate circuit, 672 gate circuit, 674 internal control signal generation flip-flop, 676 DRAM address signal input buffer, 678 latch circuit, 680 row address signal latch circuit, 682 predecode circuit, 684 row decode circuit, 902 DRAM read Command detection circuit, 904 latency counter, 906 gate circuit, 908 data transfer instruction signal generation flip-flop, 910 buffer read command detection circuit, 940 latency setting circuit , 2002 flip-flop, 2004 AND circuit, 2005 n-channel MOS transistor, 2007 inverter circuit, 2010 p-channel MOS transistor, 2102 input buffer, 2104 input buffer, 2106 internal clock signal generation circuit for power-down determination, 2108 clock mask latch signal generation Circuit, 2110 latch circuit, 2112 latch circuit, 2114 SRAM power down signal generation circuit, 2116 DRAM power down signal generation circuit, 2118 SRAM internal clock signal generation circuit, 2120 DRAM internal clock signal generation circuit, 2130 Internal clock signal generation circuit, 2132 Second internal clock signal generation circuit, 2133 Second internal clock signal generation circuit, 2134 Third internal clock signal generation Raw circuit, 2150 DRAM power down mode discrimination block, 2152 DRAM clock mask signal generation circuit, 2154 first timing signal generation circuit, 2156 second timing signal generation circuit, 2158 DRAM power down signal generation circuit, 2160 DRAM internal clock generation Circuit, 2170 SRAM power down mode discrimination block, 2172 SRAM clock mask signal generation circuit, 2174 SRAM power down signal generation circuit, 2180 SRAM internal clock generation circuit, 3550 bidirectional transmission gate, 3558 n channel MOS transistor, 3562 n channel MOS transistor , 3564 n-channel MOS transistor, 3566 inverter circuit, 3574 p-channel MOS transistor, 2300 C Buffer circuit, 2310 Input buffer circuit, 2320 Internal control signal generation circuit, 2330 Latch enable circuit, 2340 Latch signal generation circuit, 4550 Bidirectional transmission gate, 4560 Inverter circuit, 4558 n-channel MOS transistor, 4562 n-channel MOS transistor, 4564 n Channel MOS transistor, 4566 inverter circuit, 4574 p-channel MOS transistor.

Claims (1)

外部クロック信号に同期して制御信号およびアドレス信号を含む外部信号を取込む同期型半導体記憶装置であって、
前記外部クロック信号に同期して内部クロック信号を発生するクロック発生手段、
前記クロック発生手段からの内部クロック信号を受け、前記内部クロック信号の活性化から所定時間経過後に活性状態となる制御信号を発生する手段、および
前記制御信号に応答して、前記クロック発生手段からの内部クロック信号を非活性化するリセット素子とを備える、同期型半導体記憶装置。 A synchronous semiconductor memory device that takes in external signals including a control signal and an address signal in synchronization with an external clock signal,
Clock generating means for generating an internal clock signal in synchronization with the external clock signal;
A means for receiving an internal clock signal from the clock generation means and generating a control signal that is activated after a predetermined time has elapsed from the activation of the internal clock signal; and in response to the control signal, from the clock generation means A synchronous semiconductor memory device comprising: a reset element that deactivates an internal clock signal.
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