JP2005086150A - Semiconductor device and manufacturing method thereof - Google Patents

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Fumitoshi Takahashi
史年 高橋
Shinya Soeda
真也 添田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method for a semiconductor device capable of forming a contact hole without adding another process. <P>SOLUTION: The method of manufacturing the semiconductor device comprises a step of forming a capacitor interlayer insulating film 15 on a semiconductor substrate 1, a step of forming a capacitor 60 on the capacitor interlayer insulating film 15, a step of forming a silicon nitride film 18 covering the capacitor 60, a step of etching a part of the capacitor 60 with the silicon nitride film 18 serving as a mask, and a step of forming a contact hole 15b by etching the capacitor interlayer insulating film 15 under conditions that the capacitor interlayer insulating film 15 is more prone to be etched than the silicon nitride film 18 with the silicon nitride film 18 serving as a mask. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は、半導体装置およびその製造方法に関し、特に、キャパシタを有する半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a capacitor and a manufacturing method thereof.

ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）およびＤＲＡＭを混載したロジックデバイスの半導体装置において、コンタクトホールを形成するには、コンタクトホールを支持する層間絶縁膜を成膜した後、写真製版を行ないこの層間絶縁膜をエッチングすることでコンタクトホールを形成している。このような技術は、たとえば特開２０００−４９３０１号公報（特許文献１）に開示されている。
特開２０００−４９３０１号公報 In order to form a contact hole in a dynamic random access memory (DRAM) and a logic device semiconductor device in which a DRAM is mounted, an interlayer insulating film supporting the contact hole is formed and then photolithography is performed. The contact hole is formed by etching. Such a technique is disclosed in, for example, Japanese Patent Laid-Open No. 2000-49301 (Patent Document 1).
JP 2000-49301 A

従来の方法でコンタクトホールを形成するには、写真製版のためにマスクが必要となる。特に、ＤＲＡＭ混載ロジックデバイスの半導体装置では、キャパシタ部分を形成するためのマスクが必要であり、マスクの枚数が増え工程が増大するという問題があった。そこで、この発明は上述のような問題点を解決するためになされたものであり、製造工程を増加させずに確実にコンタクトホールを形成することができる、半導体装置の製造方法およびその方法で製造した半導体装置を提供することを目的とする。   In order to form a contact hole by a conventional method, a mask is required for photolithography. In particular, a semiconductor device of a DRAM-embedded logic device has a problem that a mask for forming a capacitor portion is necessary, and the number of masks increases and the number of processes increases. Accordingly, the present invention has been made to solve the above-described problems, and a semiconductor device manufacturing method and a manufacturing method thereof that can reliably form a contact hole without increasing the number of manufacturing steps. An object of the present invention is to provide a semiconductor device.

この発明に従った半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜上にキャパシタを形成する工程と、キャパシタを覆う第２の絶縁膜を形成する工程と、第２の絶縁膜をマスクとしてキャパシタの一部分をエッチングする工程と、キャパシタをエッチングした後第２の絶縁膜をマスクとして第１の絶縁膜が第２の絶縁膜よりもエッチングされやすい条件で第１の絶縁膜をエッチングすることにより、第１の絶縁膜にコンタクトホールを形成する工程とを備える。   A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film on a semiconductor substrate, a step of forming a capacitor on the first insulating film, and a second insulating film covering the capacitor. Forming the capacitor, etching the part of the capacitor using the second insulating film as a mask, etching the capacitor, and then etching the first insulating film more than the second insulating film using the second insulating film as a mask. Forming a contact hole in the first insulating film by etching the first insulating film under easy conditions.

このような工程を備えた半導体装置の製造方法では、第２の絶縁膜をマスクとして第１の絶縁膜が第２の絶縁膜よりもエッチングされやすい条件で第１の絶縁膜をエッチングすることにより、第１の絶縁膜にコンタクトホールを形成するため、新たなマスクを追加することなくコンタクトホールを形成することができる。すなわち、この発明では、キャパシタをエッチングするマスク（第２の絶縁膜）を用いてコンタクトホールを形成するため、余分な工程を追加することなくコンタクトホールを形成することができる。さらに、コンタクトホールを形成する条件では、第１の絶縁膜が第２の絶縁膜よりもエッチングされやすい条件で第１の絶縁膜をエッチングするため、第１の絶縁膜を確実にエッチングしてコンタクトホールを形成することができる。   In the method of manufacturing a semiconductor device including such a process, the first insulating film is etched using the second insulating film as a mask so that the first insulating film is more easily etched than the second insulating film. Since the contact hole is formed in the first insulating film, the contact hole can be formed without adding a new mask. That is, according to the present invention, since the contact hole is formed using the mask (second insulating film) for etching the capacitor, the contact hole can be formed without adding an extra step. Furthermore, since the first insulating film is etched under the conditions for forming the contact hole under the condition that the first insulating film is more easily etched than the second insulating film, the first insulating film is securely etched to make contact. Holes can be formed.

この発明では、キャパシタをエッチングするマスク（第２の絶縁膜）を用いてコンタクトホールを形成するため、余分な工程を追加することなく確実にコンタクトホールを形成することができる。   In the present invention, since the contact hole is formed using the mask (second insulating film) for etching the capacitor, the contact hole can be surely formed without adding an extra step.

以下、この発明の実施の形態について、図面を参照して説明する。なお、以下の実施の形態において、同一または相当する部分については同一の参照符号を付し、その説明については繰返さない。   Embodiments of the present invention will be described below with reference to the drawings. In the following embodiments, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.

（実施の形態１）
図１は、この発明の実施の形態１に従った半導体装置の断面図である。図１を参照して、この発明の実施の形態１に従った半導体装置は、半導体基板１と、半導体基板１の上に形成された第１の絶縁膜としてのキャパシタ層間絶縁膜１５と、キャパシタ層間絶縁膜１５の上に形成されたキャパシタ６０と、キャパシタ６０を覆い、キャパシタ層間絶縁膜１５と異なる組成の第２の絶縁膜としてのシリコン窒化膜１８とを備える。キャパシタ層間絶縁膜１５には、シリコン窒化膜１８をマスクとしてキャパシタ層間絶縁膜１５をエッチングすることでコンタクトホール１５ｂが形成されている。 (Embodiment 1)
1 is a cross-sectional view of a semiconductor device according to the first embodiment of the present invention. Referring to FIG. 1, a semiconductor device according to a first embodiment of the present invention includes a semiconductor substrate 1, a capacitor interlayer insulating film 15 as a first insulating film formed on semiconductor substrate 1, and a capacitor A capacitor 60 formed on the interlayer insulating film 15 and a silicon nitride film 18 covering the capacitor 60 and serving as a second insulating film having a composition different from that of the capacitor interlayer insulating film 15 are provided. A contact hole 15b is formed in the capacitor interlayer insulating film 15 by etching the capacitor interlayer insulating film 15 using the silicon nitride film 18 as a mask.

半導体装置は、コンタクトホール１５ｂの側壁に形成された第３の絶縁膜としてのシリコン窒化膜２２と、シリコン窒化膜２２に接触し、かつコンタクトホール１５ｂを充填するプラグ層２０をさらに備える。   The semiconductor device further includes a silicon nitride film 22 as a third insulating film formed on the sidewall of the contact hole 15b, and a plug layer 20 in contact with the silicon nitride film 22 and filling the contact hole 15b.

メモリセル領域１００およびロジック領域２００では、シリコン基板により構成される半導体基板１にトレンチ１ａが形成され、トレンチ１ａは分離絶縁膜２で充填されている。   In the memory cell region 100 and the logic region 200, a trench 1a is formed in a semiconductor substrate 1 made of a silicon substrate, and the trench 1a is filled with an isolation insulating film 2.

メモリセル領域１００では、半導体基板１表面にソースおよびドレイン領域４が形成されており、ソースおよびドレイン領域４の間には、ゲート絶縁膜３を介在させてゲート電極５が形成されている。ゲート電極５には側壁絶縁膜６が形成されている。ゲート電極５を覆うように層間絶縁膜７が形成されている。さらに層間絶縁膜７を覆うようにシリコン窒化膜２５が形成され、その上にさらに別の層間絶縁膜１１が形成されている。層間絶縁膜１１、シリコン窒化膜２５および層間絶縁膜７には、半導体基板１に達するコンタクトホール１１ａが形成されている。   In the memory cell region 100, a source and drain region 4 is formed on the surface of the semiconductor substrate 1, and a gate electrode 5 is formed between the source and drain region 4 with a gate insulating film 3 interposed therebetween. A sidewall insulating film 6 is formed on the gate electrode 5. An interlayer insulating film 7 is formed so as to cover the gate electrode 5. Further, a silicon nitride film 25 is formed so as to cover the interlayer insulating film 7, and another interlayer insulating film 11 is formed thereon. A contact hole 11 a reaching the semiconductor substrate 1 is formed in the interlayer insulating film 11, the silicon nitride film 25 and the interlayer insulating film 7.

層間絶縁膜１１上にエッチングストッパとしてのシリコン窒化膜１４が形成されており、シリコン窒化膜１４上にはキャパシタ層間絶縁膜１５が形成されている。キャパシタ層間絶縁膜１５はコンタクトホール１１ａに達する孔１５ａを有し、この孔には下部電極１６、粗面化層１６ａ、誘電体膜４８および上部電極１７が形成されている。下部電極１６および粗面化層１６ａ（これらを合せてストレージノードともいう）、誘電体膜４８ならびに上部電極（ストレージノード）１７がキャパシタ６０を構成する。   A silicon nitride film 14 as an etching stopper is formed on the interlayer insulating film 11, and a capacitor interlayer insulating film 15 is formed on the silicon nitride film 14. The capacitor interlayer insulating film 15 has a hole 15a reaching the contact hole 11a, and a lower electrode 16, a roughened layer 16a, a dielectric film 48 and an upper electrode 17 are formed in this hole. The lower electrode 16 and the roughened layer 16a (also collectively referred to as a storage node), the dielectric film 48, and the upper electrode (storage node) 17 constitute a capacitor 60.

キャパシタ６０を覆うようにシリコン窒化膜１８が形成されている。キャパシタ層間絶縁膜１５にはコンタクトホール１５ｂが形成されている。コンタクトホール１５ｂの側壁には枠付け絶縁膜としてのシリコン窒化膜２２が形成されている。シリコン窒化膜２２に接触するようにプラグ層２０が設けられており、プラグ層２０は別のプラグ層１２と接触する。プラグ層２０に接触するように配線層１９が形成されている。   A silicon nitride film 18 is formed so as to cover capacitor 60. A contact hole 15 b is formed in the capacitor interlayer insulating film 15. A silicon nitride film 22 as a frame insulating film is formed on the side wall of the contact hole 15b. A plug layer 20 is provided so as to be in contact with the silicon nitride film 22, and the plug layer 20 is in contact with another plug layer 12. A wiring layer 19 is formed in contact with the plug layer 20.

ロジック領域２００では、半導体基板１の表面にシリサイド化されたソースおよびドレイン領域４４が形成されている。ソースおよびドレイン領域４４上にゲート絶縁膜３を介在させてゲート電極５が形成されている。ゲート電極５の上部にはシリサイド領域４５が形成されている。ゲート電極５には側壁絶縁膜６が形成されている。ゲート電極５はシリコン窒化膜２５で覆われる。シリコン窒化膜２５を覆うように層間絶縁膜１１が形成されている。層間絶縁膜１１上にキャパシタ層間絶縁膜１５が形成されている。キャパシタ層間絶縁膜１５上には誘電体膜４８および上部電極１７およびシリコン窒化膜１８が形成されている。キャパシタ層間絶縁膜１５および層間絶縁膜１１には、半導体基板１に達するコンタクトホール１５ｂが形成されている。コンタクトホール１５ｂの側壁には枠付け絶縁膜としてのシリコン窒化膜２２が形成されている。シリコン窒化膜２２に接触するようにコンタクトホール１５ｂを充填するプラグ層２０が形成されている。プラグ層２０はソースおよびドレイン領域４４に接触する。プラグ層２０に接触するように配線層１９が形成されている。   In the logic region 200, silicided source and drain regions 44 are formed on the surface of the semiconductor substrate 1. Gate electrode 5 is formed on source and drain regions 44 with gate insulating film 3 interposed. A silicide region 45 is formed on the gate electrode 5. A sidewall insulating film 6 is formed on the gate electrode 5. The gate electrode 5 is covered with a silicon nitride film 25. Interlayer insulating film 11 is formed so as to cover silicon nitride film 25. A capacitor interlayer insulating film 15 is formed on the interlayer insulating film 11. A dielectric film 48, an upper electrode 17, and a silicon nitride film 18 are formed on the capacitor interlayer insulating film 15. A contact hole 15 b reaching the semiconductor substrate 1 is formed in the capacitor interlayer insulating film 15 and the interlayer insulating film 11. A silicon nitride film 22 as a frame insulating film is formed on the side wall of the contact hole 15b. Plug layer 20 filling contact hole 15b is formed so as to be in contact with silicon nitride film 22. Plug layer 20 contacts source and drain regions 44. A wiring layer 19 is formed in contact with the plug layer 20.

次に、図１で示す半導体装置の製造方法について説明する。図２から図１６は、図１で示す半導体装置の製造方法を説明するための断面図である。図２を参照して、半導体基板１の表面にシリコン酸化膜３１を形成し、その上にさらにポリシリコン膜３２およびシリコン窒化膜３３を形成する。その後、写真製版を行ない、ドライエッチングおよびウエットエッチングによりシリコン窒化膜３３、ポリシリコン膜３２およびシリコン酸化膜３１を除去する。その後ドライエッチングにより半導体基板１を深さ３００ｎｍ程度エッチングすることによりトレンチ１ａを形成する。   Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described. 2 to 16 are cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIG. Referring to FIG. 2, a silicon oxide film 31 is formed on the surface of semiconductor substrate 1, and a polysilicon film 32 and a silicon nitride film 33 are further formed thereon. Thereafter, photoengraving is performed, and the silicon nitride film 33, the polysilicon film 32, and the silicon oxide film 31 are removed by dry etching and wet etching. Thereafter, the semiconductor substrate 1 is etched by a depth of about 300 nm by dry etching to form a trench 1a.

図３を参照して、トレンチ１ａを充填するように厚みが約５００ｎｍのシリコン酸化膜を形成する。このシリコン酸化膜上に写真製版でレジストパターンを形成し、シリコン酸化膜の一部を除去した後ＣＭＰ（化学的機械的研磨法）により半導体基板１の表面上のシリコン酸化膜、シリコン窒化膜などを取除く。これにより分離絶縁膜２を形成する。   Referring to FIG. 3, a silicon oxide film having a thickness of about 500 nm is formed so as to fill trench 1a. A resist pattern is formed on the silicon oxide film by photolithography and a part of the silicon oxide film is removed, and then a silicon oxide film, a silicon nitride film, etc. on the surface of the semiconductor substrate 1 by CMP (chemical mechanical polishing method). Remove. Thereby, the isolation insulating film 2 is formed.

図４を参照して、半導体基板１の所定領域にイオン注入を行ない活性領域にウェルを形成する。活性領域形成後、半導体基板１表面を酸化してシリコン酸化膜を形成する。このシリコン酸化膜上にポリシリコンを成膜する。その後、写真製版でポリシリコン上にレジストパターンを形成し、レジストパターンに従ってポリシリコンおよびシリコン酸化膜をドライエッチングすることにより、ポリシリコンにより構成されるゲート電極５と、ゲート絶縁膜３を形成する。   Referring to FIG. 4, ions are implanted into a predetermined region of semiconductor substrate 1 to form a well in the active region. After forming the active region, the surface of the semiconductor substrate 1 is oxidized to form a silicon oxide film. Polysilicon is deposited on the silicon oxide film. Thereafter, a resist pattern is formed on the polysilicon by photolithography, and the polysilicon and the silicon oxide film are dry-etched according to the resist pattern, thereby forming the gate electrode 5 and the gate insulating film 3 made of polysilicon.

図５を参照して、ゲート電極５を覆うようにシリコン酸化膜を形成し、このシリコン酸化膜を全面エッチバックすることにより側壁絶縁膜６を形成する。ゲート電極５および側壁絶縁膜６をマスクとして半導体基板１に不純物イオンを注入することによりソースおよびドレイン領域４を形成する。次に、メモリセル領域１００をレジストパターンで覆い、ロジック領域２００表面に金属膜（たとえばチタン膜）を形成し、この金属膜と半導体基板１およびゲート電極５を反応させる。これにより、チタンシリサイドにより構成されるソースおよびドレイン領域４４およびシリサイド領域４５を形成する。   Referring to FIG. 5, a silicon oxide film is formed so as to cover gate electrode 5, and sidewall insulating film 6 is formed by etching back the entire surface of this silicon oxide film. Source and drain regions 4 are formed by implanting impurity ions into semiconductor substrate 1 using gate electrode 5 and sidewall insulating film 6 as a mask. Next, the memory cell region 100 is covered with a resist pattern, a metal film (for example, a titanium film) is formed on the surface of the logic region 200, and the metal film is reacted with the semiconductor substrate 1 and the gate electrode 5. As a result, source and drain regions 44 and silicide regions 45 made of titanium silicide are formed.

図６を参照して、メモリセル領域１００にのみ層間絶縁膜７を形成する。次に、メモリセル領域１００およびロジック領域２００上にシリコン窒化膜２５および層間絶縁膜１１を堆積する。層間絶縁膜１１上に写真製版でレジストパターンを形成し、レジストパターンをマスクとして層間絶縁膜１１、シリコン窒化膜２５および層間絶縁膜７をエッチングすることによりコンタクトホール１１ａを形成する。コンタクトホール１１ａを充填するようにプラグ層（ＢＳコンタクトプラグ）１２を形成する。   Referring to FIG. 6, interlayer insulating film 7 is formed only in memory cell region 100. Next, a silicon nitride film 25 and an interlayer insulating film 11 are deposited on the memory cell region 100 and the logic region 200. A resist pattern is formed on the interlayer insulating film 11 by photolithography and the contact hole 11a is formed by etching the interlayer insulating film 11, the silicon nitride film 25 and the interlayer insulating film 7 using the resist pattern as a mask. A plug layer (BS contact plug) 12 is formed so as to fill the contact hole 11a.

図７を参照して、層間絶縁膜１１上でメモリセル領域１００にストッパ膜となるシリコン窒化膜１４を気相成長法などにより形成する。   Referring to FIG. 7, a silicon nitride film 14 serving as a stopper film is formed on the interlayer insulating film 11 in the memory cell region 100 by a vapor deposition method or the like.

図８を参照して、コーンケープ型のキャパシタの層間絶縁膜である、キャパシタ層間絶縁膜１５を、ＢＰＳＧ（ボロンリンシリケートガラス）により形成する。   Referring to FIG. 8, capacitor interlayer insulating film 15 which is an interlayer insulating film of a cone cape type capacitor is formed of BPSG (boron phosphorus silicate glass).

図９を参照して、キャパシタ層間絶縁膜１５上に写真製版によりレジストパターン９１を形成する。レジストパターン９１をマスクとしてキャパシタ層間絶縁膜１５をエッチングすることにより孔１５ａを形成する。   Referring to FIG. 9, resist pattern 91 is formed on capacitor interlayer insulating film 15 by photolithography. The hole 15a is formed by etching the capacitor interlayer insulating film 15 using the resist pattern 91 as a mask.

図１０を参照して、孔１５ａに沿うようにポリシリコンからなる下部電極１６を形成する。下部電極１６上にアモルファスシリコンを成膜し、これを粗面化することにより粗面化層１６ａを形成する。写真製版により孔１５ａにレジストを埋込む。このレジストをマスクとしてキャパシタ層間絶縁膜１５表面に形成された下部電極および粗面化層をエッチバックで除去することにより下部電極を形成する。   Referring to FIG. 10, lower electrode 16 made of polysilicon is formed along hole 15a. Amorphous silicon is deposited on the lower electrode 16 and roughened to form a roughened layer 16a. A resist is embedded in the holes 15a by photolithography. Using this resist as a mask, the lower electrode and the roughened layer formed on the surface of the capacitor interlayer insulating film 15 are removed by etching back to form the lower electrode.

図１１を参照して、タンタル膜を粗面化層１６ａおよび誘電体膜４８上に成膜し、それを酸化して、タンタルオキサイド（Ｔａ2Ｏ5）により構成される誘電体膜４８を形成する。誘電体膜４８上に上部電極（ＴｉＮ）１７を気相成長法などにより成膜する。さらに、その上にシリコン窒化膜１８を形成する。 Referring to FIG. 11, a tantalum film is formed on roughened layer 16a and dielectric film 48, and oxidized to form dielectric film 48 composed of tantalum oxide (Ta 2 O 5 ). To do. An upper electrode (TiN) 17 is formed on the dielectric film 48 by a vapor deposition method or the like. Further, a silicon nitride film 18 is formed thereon.

図１２を参照して、シリコン窒化膜１８上に写真製版によりレジストパターン４９を形成し、レジストパターン４９をマスクとしてシリコン窒化膜１８、上部電極１７および誘電体膜４８をエッチングする。これにより開口１８ａを形成する。   Referring to FIG. 12, resist pattern 49 is formed on silicon nitride film 18 by photolithography, and silicon nitride film 18, upper electrode 17 and dielectric film 48 are etched using resist pattern 49 as a mask. Thereby, the opening 18a is formed.

図１３を参照して、シリコン窒化膜１８をマスクとしてキャパシタ層間絶縁膜１５をエッチングする。このとき、キャパシタ層間絶縁膜１５がシリコン窒化膜１８よりもエッチングされやすい条件でエッチングする。これによりコンタクトホール１５ｂを形成する。なお、メモリセル領域１００ではコンタクトホール１５ｂがシリコン窒化膜１４までしか達せずロジック領域２００ではコンタクトホール１５ｂが半導体基板１直近のシリコン窒化膜２５に達する。   Referring to FIG. 13, capacitor interlayer insulating film 15 is etched using silicon nitride film 18 as a mask. At this time, the etching is performed under the condition that the capacitor interlayer insulating film 15 is more easily etched than the silicon nitride film 18. Thereby, a contact hole 15b is formed. In the memory cell region 100, the contact hole 15 b reaches only the silicon nitride film 14, and in the logic region 200, the contact hole 15 b reaches the silicon nitride film 25 closest to the semiconductor substrate 1.

図１４を参照して、プラグ層と上部電極１７とのショートを防ぐため、枠付け絶縁膜としてのシリコン窒化膜２２をコンタクトホール１５ｂに形成する。   Referring to FIG. 14, in order to prevent a short circuit between the plug layer and the upper electrode 17, a silicon nitride film 22 as a frame insulating film is formed in the contact hole 15b.

図１５を参照して、枠付けの後コンタクトホール１５ｂ低部のシリコン窒化膜１４および２５をエッチングする。これにより、メモリセル領域１００ではコンタクトホール１５ｂがプラグ層１２に達する。また、ロジック領域２００ではコンタクトホール１５ｂがソースおよびドレイン領域４４に達する。   Referring to FIG. 15, after frame formation, silicon nitride films 14 and 25 in the lower part of contact hole 15b are etched. As a result, the contact hole 15 b reaches the plug layer 12 in the memory cell region 100. In the logic region 200, the contact hole 15 b reaches the source and drain regions 44.

図１６を参照して、コンタクトホール１５ｂにタングステン（Ｗ）を充填する。シリコン窒化膜１８上に形成されたタングステンをＣＭＰで取除くことによりプラグ層２０を形成する。   Referring to FIG. 16, contact hole 15b is filled with tungsten (W). The plug layer 20 is formed by removing the tungsten formed on the silicon nitride film 18 by CMP.

図１を参照して、プラグ層２０上に配線層１９を形成する。   With reference to FIG. 1, a wiring layer 19 is formed on the plug layer 20.

実施の形態１では、半導体装置の製造方法は、半導体基板１上に第１の絶縁膜としてのキャパシタ層間絶縁膜１５を形成する工程と、キャパシタ層間絶縁膜１５上にキャパシタ６０を形成する工程と、キャパシタ６０を覆う第２の絶縁膜としてのシリコン窒化膜１８を形成する工程と、シリコン窒化膜１８をマスクとしてキャパシタ６０の一部分をエッチングする工程と、キャパシタをエッチングした後シリコン窒化膜１８をマスクとしてキャパシタ層間絶縁膜１５がシリコン窒化膜１８よりもエッチングされやすい条件でキャパシタ層間絶縁膜１５をエッチングすることにより、キャパシタ層間絶縁膜１５にコンタクトホール１５ｂを形成する工程を備える。キャパシタ層間絶縁膜１５に、側壁により規定される孔１５ａを形成する工程を半導体装置の製造方法は含む。キャパシタ６０を形成する工程は、孔１５ａの側壁に沿うようにキャパシタ６０を形成する工程を含む。半導体装置の製造方法は、コンタクトホール１５ｂの側壁に第３の絶縁膜としてのシリコン窒化膜２２を形成する工程と、シリコン窒化膜２２に接触し、かつコンタクトホール１５ｂを充填するプラグ層２０を形成する工程とをさらに備える。   In the first embodiment, the method of manufacturing a semiconductor device includes a step of forming a capacitor interlayer insulating film 15 as a first insulating film on the semiconductor substrate 1, and a step of forming a capacitor 60 on the capacitor interlayer insulating film 15. A step of forming a silicon nitride film 18 as a second insulating film covering the capacitor 60, a step of etching a part of the capacitor 60 using the silicon nitride film 18 as a mask, and a mask of the silicon nitride film 18 after etching the capacitor. A step of forming a contact hole 15b in the capacitor interlayer insulating film 15 by etching the capacitor interlayer insulating film 15 under a condition that the capacitor interlayer insulating film 15 is more easily etched than the silicon nitride film 18. The method for manufacturing a semiconductor device includes a step of forming a hole 15 a defined by a side wall in the capacitor interlayer insulating film 15. The step of forming the capacitor 60 includes a step of forming the capacitor 60 along the side wall of the hole 15a. In the method of manufacturing a semiconductor device, a step of forming a silicon nitride film 22 as a third insulating film on the side wall of the contact hole 15b and a plug layer 20 that contacts the silicon nitride film 22 and fills the contact hole 15b are formed. And a step of performing.

このような工程を備えた半導体装置の製造方法では、キャパシタ６０をエッチングするためのマスク層となるシリコン窒化膜１８を用いてキャパシタ層間絶縁膜１５をエッチングすることでコンタクトホール１５ｂを形成する。その結果、新たなマスクを付与することなくコンタクトホール１５ｂを形成することができる。さらに、このエッチングの際にはキャパシタ層間絶縁膜１５がシリコン窒化膜１８よりもエッチングされやすい条件でエッチングするため確実にエッチングを行なうことができる。   In the method of manufacturing a semiconductor device including such a process, the contact hole 15b is formed by etching the capacitor interlayer insulating film 15 using the silicon nitride film 18 serving as a mask layer for etching the capacitor 60. As a result, the contact hole 15b can be formed without applying a new mask. In addition, since the capacitor interlayer insulating film 15 is etched under conditions that make it easier to etch than the silicon nitride film 18, the etching can be performed reliably.

（実施の形態２）
図１７は、この発明の実施の形態２に従った半導体装置の断面図である。図１７を参照して、この発明の実施の形態２に従った半導体装置では、キャパシタ層間絶縁膜２７がプラズマ酸化膜により構成されている点で、実施の形態１に従った半導体装置と異なる。 (Embodiment 2)
FIG. 17 is a sectional view of a semiconductor device according to the second embodiment of the present invention. Referring to FIG. 17, the semiconductor device according to the second embodiment of the present invention differs from the semiconductor device according to the first embodiment in that capacitor interlayer insulating film 27 is formed of a plasma oxide film.

このように構成された実施の形態２に従った半導体装置でも、実施の形態１に従った半導体装置と同様の効果がある。   The semiconductor device according to the second embodiment configured as described above has the same effects as the semiconductor device according to the first embodiment.

（実施の形態３）
図１８は、この発明の実施の形態３に従った半導体装置の断面図である。図１８を参照して、この発明の実施の形態３に従った半導体装置では、コンタクトホール１５ｂにシリコン窒化膜が形成されておらず、その上部の開口１８ａに側壁絶縁膜１３１が形成されている点で、実施の形態１に従った半導体装置と異なる。すなわち、実施の形態３に従った半導体装置では、第２の絶縁膜としてのシリコン窒化膜１８とキャパシタ６０とには、コンタクトホール１５ｂに連なる開口１８ａが形成されている。開口１８ａの側壁を覆う第４の絶縁膜としての、シリコン窒化膜からなる側壁絶縁膜１３１を半導体装置はさらに備えている。 (Embodiment 3)
FIG. 18 is a cross sectional view of a semiconductor device according to the third embodiment of the present invention. Referring to FIG. 18, in the semiconductor device according to the third embodiment of the present invention, no silicon nitride film is formed in contact hole 15b, and sidewall insulating film 131 is formed in upper opening 18a. This is different from the semiconductor device according to the first embodiment. That is, in the semiconductor device according to the third embodiment, the silicon nitride film 18 serving as the second insulating film and the capacitor 60 are formed with the opening 18a continuous with the contact hole 15b. The semiconductor device further includes a sidewall insulating film 131 made of a silicon nitride film as a fourth insulating film covering the sidewall of the opening 18a.

実施の形態１では、コンタクトホールを開口した後のシリコン窒化膜２２での枠付けのための成膜時に、コンタクトホール１５ｂのアスペクト比が大きくシリコン窒化膜２２の成膜が十分でなく、キャパシタ６０の上部電極１７とプラグ層２０がショートする恐れがある場合がある。そのため、実施の形態３では、シリコン窒化膜１８と上部電極１７をエッチングした後、もう１度シリコン窒化膜を形成し、全面エッチバックを行ない、開口１８ａの縁にサイドウォールを形成し、上部電極１７とプラグ層２０とのショートを防ぐ。次に、キャパシタ層間絶縁膜１５をエッチングすることによりコンタクトホール１５ｂを形成できる。これにより、シリコン窒化膜２２による枠付けを行なわずに半導体装置を形成できる。   In the first embodiment, at the time of film formation for forming a frame with the silicon nitride film 22 after opening the contact hole, the aspect ratio of the contact hole 15b is large and the silicon nitride film 22 is not sufficiently formed. The upper electrode 17 and the plug layer 20 may be short-circuited. Therefore, in the third embodiment, after the silicon nitride film 18 and the upper electrode 17 are etched, the silicon nitride film is formed once again, the entire surface is etched back, and a sidewall is formed at the edge of the opening 18a. 17 and the plug layer 20 are prevented from being short-circuited. Next, the contact hole 15 b can be formed by etching the capacitor interlayer insulating film 15. As a result, the semiconductor device can be formed without frame formation by the silicon nitride film 22.

次に、図１８で示す半導体装置の製造方法について説明する。図１９から図２２は、図１８で示す半導体装置の製造方法を説明するための断面図である。図１９を参照して、粗面化層１６ａを形成するまでは実施の形態１と同様の工程を採用する。   Next, a method for manufacturing the semiconductor device shown in FIG. 18 will be described. 19 to 22 are cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIG. Referring to FIG. 19, steps similar to those in the first embodiment are employed until the roughened layer 16a is formed.

図２０を参照して、粗面化層１６ａ上に誘電体膜４８および上部電極１７を形成する。上部電極１７上にシリコン窒化膜１８を形成する。シリコン窒化膜１８上に写真製版によりレジストパターンを形成し、このレジストパターンに従ってシリコン窒化膜１８、上部電極１７および誘電体膜４８をエッチングすることにより開口１８ａを形成する。この開口１８ａを覆うようにシリコン窒化膜を形成し、これを全面エッチバックすることによりシリコン窒化膜により構成される側壁絶縁膜１３１を形成する。この側壁絶縁膜１３１を形成することで、プラグ層と上部電極１７とのショートを防ぐことが可能となる。   Referring to FIG. 20, dielectric film 48 and upper electrode 17 are formed on roughened layer 16a. A silicon nitride film 18 is formed on the upper electrode 17. A resist pattern is formed on the silicon nitride film 18 by photolithography, and the opening 18a is formed by etching the silicon nitride film 18, the upper electrode 17, and the dielectric film 48 according to the resist pattern. A silicon nitride film is formed so as to cover the opening 18a, and this is etched back to form a sidewall insulating film 131 composed of a silicon nitride film. By forming the sidewall insulating film 131, it is possible to prevent a short circuit between the plug layer and the upper electrode 17.

図２１を参照して、側壁絶縁膜１３１およびシリコン窒化膜１８をマスクとしてキャパシタ層間絶縁膜１５をエッチングすることでコンタクトホール１５ｂを形成する。   Referring to FIG. 21, contact hole 15b is formed by etching capacitor interlayer insulating film 15 using sidewall insulating film 131 and silicon nitride film 18 as a mask.

図２２を参照して、コンタクトホール１５ｂを充填した後、シリコン窒化膜１８上のタングステンをＣＭＰで除去する。これによりプラグ層２０を形成する。   Referring to FIG. 22, after filling contact hole 15b, tungsten on silicon nitride film 18 is removed by CMP. Thereby, the plug layer 20 is formed.

図１８を参照して、プラグ層２０上に配線層１９を形成することで、実施の形態３に従った半導体装置が完成する。   Referring to FIG. 18, by forming wiring layer 19 on plug layer 20, the semiconductor device according to the third embodiment is completed.

実施の形態３は、エッチングされたキャパシタ６０の部分を覆い、かつキャパシタ層間絶縁膜１５の一部を露出させる第４の絶縁膜としての側壁絶縁膜１３１を形成する工程をさらに備える。コンタクトホール１５ｂを形成する工程は、側壁絶縁膜１３１とシリコン窒化膜１８とをマスクとしてキャパシタ層間絶縁膜１５をエッチングすることによりコンタクトホール１５ｂを形成する工程と、コンタクトホール１５ｂを充填し、かつ側壁絶縁膜１３１と接触するプラグ層２０を形成する工程とを含む。   The third embodiment further includes a step of forming a sidewall insulating film 131 as a fourth insulating film that covers the etched portion of the capacitor 60 and exposes a part of the capacitor interlayer insulating film 15. The step of forming contact hole 15b includes the step of forming contact hole 15b by etching capacitor interlayer insulating film 15 using sidewall insulating film 131 and silicon nitride film 18 as a mask, filling contact hole 15b, and sidewalls Forming a plug layer 20 in contact with the insulating film 131.

また実施の形態３に従った半導体装置では、開口１８ａの側壁が側壁絶縁膜１３１で覆われている。   In the semiconductor device according to the third embodiment, the sidewall of opening 18 a is covered with sidewall insulating film 131.

このような実施の形態３に従った半導体装置およびその製造方法では、実施の形態１に従った半導体装置およびその製造方法と同様の効果がある。さらに、コンタクトホール１５ｂ内に絶縁膜を形成しないため、コンタクトホール１５ｂの内径を十分に確保することができる。   The semiconductor device and the manufacturing method thereof according to the third embodiment have the same effects as the semiconductor device and the manufacturing method according to the first embodiment. Furthermore, since an insulating film is not formed in the contact hole 15b, a sufficient inner diameter of the contact hole 15b can be secured.

（実施の形態４）
図２３は、この発明の実施の形態４に従った半導体装置の断面図である。図２３を参照して、この発明の実施の形態４に従った半導体装置では、キャパシタ層間絶縁膜１２７がプラズマＴＥＯＳ（テトラエチルオルソシリケート）により構成されている点で、実施の形態３に従った半導体装置と異なる。 (Embodiment 4)
FIG. 23 is a cross sectional view of a semiconductor device according to the fourth embodiment of the present invention. Referring to FIG. 23, in the semiconductor device according to the fourth embodiment of the present invention, the semiconductor according to the third embodiment is characterized in that capacitor interlayer insulating film 127 is formed of plasma TEOS (tetraethylorthosilicate). Different from the device.

このように構成された、この発明の実施の形態４に従った半導体装置でも、実施の形態１に従った半導体装置と同様の効果がある。   The semiconductor device according to the fourth embodiment of the present invention configured as described above has the same effect as the semiconductor device according to the first embodiment.

上述の実施の形態１では、上部電極１７を形成した後にシリコン窒化膜１８を成膜してエッチングすることで、上部電極１７上のシリコン窒化膜１８と、キャパシタ層間絶縁膜１５を構成するＢＰＳＧとのエッチングレートの差を利用するＳＡＣ（セルフアラインコンタクト）構造を用いている。これにより、コンタクトホール１５ｂのための写真製版を用いることなく、コンタクトホール１５ｂを開口することができる。   In the first embodiment, the silicon nitride film 18 on the upper electrode 17 and the BPSG constituting the capacitor interlayer insulating film 15 are formed by forming and etching the silicon nitride film 18 after the upper electrode 17 is formed. The SAC (self-aligned contact) structure using the difference in etching rate is used. Thereby, the contact hole 15b can be opened without using the photoengraving for the contact hole 15b.

実施の形態２では、キャパシタ層間絶縁膜がプラズマＴＥＯＳにより構成される。プラズマＴＥＯＳとシリコン窒化膜とのエッチングレートの差が大きいので、実施の形態１と同様の効果が得られる。   In the second embodiment, the capacitor interlayer insulating film is made of plasma TEOS. Since the difference in etching rate between plasma TEOS and silicon nitride film is large, the same effect as in the first embodiment can be obtained.

実施の形態３では、側壁絶縁膜を形成することで、キャパシタ６０の上部電極１７とプラグ層２０とのショートを防ぐことができる。そのため、実施の形態１で必要とされたシリコン窒化膜２２の枠付けが不要となる。   In the third embodiment, a short circuit between the upper electrode 17 of the capacitor 60 and the plug layer 20 can be prevented by forming the sidewall insulating film. Therefore, it is not necessary to frame the silicon nitride film 22 required in the first embodiment.

実施の形態４では、実施の形態３と同様の構造で、実施の形態３のキャパシタ層間絶縁膜をプラズマＴＥＯＳに変更したものであり、実施の形態３と同様の効果が得られる。   In the fourth embodiment, the capacitor interlayer insulating film of the third embodiment is changed to plasma TEOS with the same structure as that of the third embodiment, and the same effect as that of the third embodiment can be obtained.

この発明に従った半導体装置では、コーンケープ型のキャパシタ６０を有するＤＲＡＭにおいて、キャパシタ６０の上部電極１７となるセルプレートを成膜した後、ハードマスクとなるシリコン窒化膜１８の成膜を行なう。セルプレートの写真製版後、窒化膜エッチングによりシリコン窒化膜１８、上部電極１７をエッチングしてホールを形成し、その後酸化膜エッチングによりシリコン窒化膜と、キャパシタ層間絶縁膜１５であるＢＰＳＧとのエッチングレートの差を利用してコンタクトホール１５ｂを形成するセルフアライン構造を利用してコンタクトホールの写真製版をせずにコンタクトホールを形成する。   In the semiconductor device according to the present invention, in the DRAM having the cone-capacitor type capacitor 60, after the cell plate to be the upper electrode 17 of the capacitor 60 is formed, the silicon nitride film 18 to be the hard mask is formed. After the photoengraving of the cell plate, the silicon nitride film 18 and the upper electrode 17 are etched by nitride film etching to form holes, and then the etching rate of the silicon nitride film and the BPSG which is the capacitor interlayer insulating film 15 is etched by oxide film etching. The contact hole is formed without photolithography using the self-aligned structure in which the contact hole 15b is formed using the difference between the two.

また、別の局面では、セルプレートを成膜した後、ハードマスクとなるシリコン窒化膜１８を形成した後、窒化膜エッチングによりシリコン窒化膜１８をエッチングする。エッチング後再度シリコン窒化膜を堆積し、全面エッチバックすることにより側壁絶縁膜１３１を形成する。次にコンタクトホール形成のための酸化膜エッチングを行ない、ＳＡＣ構造を利用してコンタクトの製版をせずにコンタクトホール１５ｂを形成する。   In another aspect, after the cell plate is formed, the silicon nitride film 18 serving as a hard mask is formed, and then the silicon nitride film 18 is etched by nitride film etching. After etching, a silicon nitride film is deposited again, and the sidewall insulating film 131 is formed by etching back the entire surface. Next, an oxide film is etched to form a contact hole, and the contact hole 15b is formed without making contact using the SAC structure.

以上この発明の実施の形態について説明したが、この発明はさまざまに変更することが可能である。まず、実施の形態１から４ではＤＲＡＭとロジックデバイスを混載した半導体装置を示したが、これに限られるものではなく、ＤＲＡＭのみに本発明を適用してもよい。また、ＤＲＡＭのキャパシタ構造では、コーンケープ型を示したが、これに限られるものではなく円筒キャパシタ、フィン型キャパシタおよび平面型キャパシタなどのさまざまなキャパシタに本発明を適用することができる。   Although the embodiments of the present invention have been described above, the present invention can be variously modified. First, in the first to fourth embodiments, a semiconductor device in which a DRAM and a logic device are mixed is shown. However, the present invention is not limited to this, and the present invention may be applied only to a DRAM. Further, although the cone capacitor type is shown in the DRAM capacitor structure, the present invention is not limited to this, and the present invention can be applied to various capacitors such as a cylindrical capacitor, a fin type capacitor, and a planar type capacitor.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

この発明の実施の形態１に従った半導体装置の断面図である。1 is a cross sectional view of a semiconductor device according to a first embodiment of the present invention. 図１で示す半導体装置の製造方法の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第４工程を示す断面図である。FIG. 7 is a cross-sectional view showing a fourth step of the method for manufacturing the semiconductor device shown in FIG. 1. 図１で示す半導体装置の製造方法の第５工程を示す断面図である。FIG. 7 is a cross-sectional view showing a fifth step of the method for manufacturing the semiconductor device shown in FIG. 1. 図１で示す半導体装置の製造方法の第６工程を示す断面図である。It is sectional drawing which shows the 6th process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第７工程を示す断面図である。It is sectional drawing which shows the 7th process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第８工程を示す断面図である。It is sectional drawing which shows the 8th process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第９工程を示す断面図である。It is sectional drawing which shows the 9th process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第１０工程を示す断面図である。It is sectional drawing which shows the 10th process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第１１工程を示す断面図である。It is sectional drawing which shows the 11th process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第１２工程を示す断面図である。It is sectional drawing which shows the 12th process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第１３工程を示す断面図である。It is sectional drawing which shows the 13th process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第１４工程を示す断面図である。It is sectional drawing which shows the 14th process of the manufacturing method of the semiconductor device shown in FIG. 図１で示す半導体装置の製造方法の第１５工程を示す断面図である。It is sectional drawing which shows the 15th process of the manufacturing method of the semiconductor device shown in FIG. この発明の実施の形態２に従った半導体装置の断面図である。It is sectional drawing of the semiconductor device according to Embodiment 2 of this invention. この発明の実施の形態３に従った半導体装置の断面図である。It is sectional drawing of the semiconductor device according to Embodiment 3 of this invention. 図１８で示す半導体装置の製造方法の第１工程を示す断面図である。FIG. 19 is a cross-sectional view showing a first step of the method for manufacturing the semiconductor device shown in FIG. 18. 図１８で示す半導体装置の製造方法の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the manufacturing method of the semiconductor device shown in FIG. 図１８で示す半導体装置の製造方法の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of the manufacturing method of the semiconductor device shown in FIG. 図１８で示す半導体装置の製造方法の第４工程を示す断面図である。It is sectional drawing which shows the 4th process of the manufacturing method of the semiconductor device shown in FIG. この発明の実施の形態４に従った半導体装置の断面図である。It is sectional drawing of the semiconductor device according to Embodiment 4 of this invention.

符号の説明Explanation of symbols

１ 半導体基板、２ 分離絶縁膜、３ ゲート絶縁膜、４，４４ ソースおよびドレイン領域、５ ゲート電極、６，１３１ 側壁絶縁膜、７，１１ 層間絶縁膜、１５ キャパシタ層間絶縁膜、１６ 下部電極、１７ 上部電極、１８，２２ シリコン窒化膜、２０ プラグ層、６０ キャパシタ。   DESCRIPTION OF SYMBOLS 1 Semiconductor substrate, 2 Isolation insulation film, 3 Gate insulation film, 4,44 Source and drain region, 5 Gate electrode, 6,131 Side wall insulation film, 7,11 interlayer insulation film, 15 Capacitor interlayer insulation film, 16 Lower electrode, 17 Upper electrode, 18, 22 Silicon nitride film, 20 plug layer, 60 capacitor.

Claims (7)

半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にキャパシタを形成する工程と、
前記キャパシタを覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして前記キャパシタの一部分をエッチングする工程と、
前記キャパシタをエッチングした後、前記第２の絶縁膜をマスクとして前記第１の絶縁膜が前記第２の絶縁膜よりもエッチングされやすい条件で前記第１の絶縁膜をエッチングすることにより、前記第１の絶縁膜にコンタクトホールを形成する工程とを備えた、半導体装置の製造方法。 Forming a first insulating film on the semiconductor substrate;
Forming a capacitor on the first insulating film;
Forming a second insulating film covering the capacitor;
Etching a portion of the capacitor using the second insulating film as a mask;
After the capacitor is etched, the first insulating film is etched using the second insulating film as a mask so that the first insulating film is more easily etched than the second insulating film. And a step of forming a contact hole in one insulating film. 前記第１の絶縁膜を形成する工程は、側壁により規定される孔を有する前記第１の絶縁膜を形成する工程を含み、前記キャパシタを形成する工程は、前記孔の側壁に沿うように前記キャパシタを形成する工程を含む、請求項１に記載の半導体装置の製造方法。   The step of forming the first insulating film includes the step of forming the first insulating film having a hole defined by a side wall, and the step of forming the capacitor includes the step of forming the capacitor along the side wall of the hole. The method for manufacturing a semiconductor device according to claim 1, comprising a step of forming a capacitor. 前記コンタクトホールの側壁に第３の絶縁膜を形成する工程を前記第３の絶縁膜に接触するように前記コンタクトホールを充填するプラグ層を形成する工程とをさらに備えた、請求項１または２に記載の半導体装置の製造方法。   The step of forming a third insulating film on the side wall of the contact hole further comprises the step of forming a plug layer that fills the contact hole so as to be in contact with the third insulating film. The manufacturing method of the semiconductor device as described in any one of Claims 1-3. エッチングされた前記キャパシタの部分を覆い、かつ前記第１の絶縁膜の一部分を露出させる第４の絶縁膜を形成する工程をさらに備え、前記コンタクトホールを形成する工程は、前記第４の絶縁膜を前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることにより前記コンタクトホールを形成する工程を含み、前記第４の絶縁膜に接触するように前記コンタクトホールを充填するプラグ層を形成する工程をさらに備えた、請求項１または２に記載の半導体装置の製造方法。   A step of forming a fourth insulating film that covers the etched portion of the capacitor and exposes a portion of the first insulating film, wherein the step of forming the contact hole includes the step of forming the contact hole; A step of forming the contact hole by etching the first insulating film using the second insulating film as a mask, and filling the contact hole so as to contact the fourth insulating film The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming the step. 半導体基板と、
前記半導体基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成されたキャパシタと、
前記キャパシタを覆い、前記第１の絶縁膜と異なる組成の第２の絶縁膜とを備え、前記第１の絶縁膜には、前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることでコンタクトホールが形成されている、半導体装置。 A semiconductor substrate;
A first insulating film formed on the semiconductor substrate;
A capacitor formed on the first insulating film;
And a second insulating film having a composition different from that of the first insulating film. The first insulating film is etched using the second insulating film as a mask. A semiconductor device in which a contact hole is formed. 前記コンタクトホールの側壁に形成された第３の絶縁膜と、前記第３の絶縁膜に接触し、かつ前記コンタクトホールを充填するプラグ層とをさらに備えた、請求項５に記載の半導体装置。   The semiconductor device according to claim 5, further comprising a third insulating film formed on a side wall of the contact hole, and a plug layer in contact with the third insulating film and filling the contact hole. 前記第２の絶縁膜と前記キャパシタとには、前記コンタクトホールに連なる開口が形成されており、前記開口を覆う第４の絶縁膜と、前記第４の絶縁膜に接触し、かつ前記コンタクトホールと開口を充填するプラグ層をさらに備えた、請求項５に記載の半導体装置。   The second insulating film and the capacitor are formed with an opening continuous with the contact hole, in contact with the fourth insulating film covering the opening, the fourth insulating film, and the contact hole. The semiconductor device according to claim 5, further comprising a plug layer filling the opening.
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