JP2005073124A - Pll circuit - Google Patents
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Abstract
Description
本発明は、ＰＬＬ回路に関し、特にキャリブレーション回路を備えたものに利用して有効な技術に関するものである。 The present invention relates to a PLL circuit, and more particularly to a technique effective when used in a circuit having a calibration circuit.
ＰＬＬの用いられるＶＣＯ（Voltage Controlled Oscillator)は電圧によりその発振周波数を可変としているので原理的に電圧可変範囲は電源電圧以下となる。従って電源電圧が低くなるとＶＣＯの可変範囲が狭くなると共に発振レンジも小さくなる。低電圧動作、広範囲の発振レンジという相反する要求を実現する高機能ＰＬＬ回路を検討した。 Since the VCO (Voltage Controlled Oscillator) used in the PLL has its oscillation frequency variable depending on the voltage, the voltage variable range is theoretically less than the power supply voltage. Therefore, when the power supply voltage is lowered, the variable range of the VCO is narrowed and the oscillation range is also reduced. We examined a high-performance PLL circuit that realizes the conflicting requirements of low-voltage operation and a wide oscillation range.
低電圧動作、広範囲の発振レンジを実現するための技術として発振周波数のセルフキャリブレーション機能をもったＰＬＬが下記の文献１と２により発表されている。これは、ＰＬＬの引込み動作過程の第１段階として、ターゲット周波数近傍にＶＣＯの発振周波数をデジタル制御によりキャリブレーションを行う方式で、ＰＦＣ（位相比較器）、ＣＰ（チャージポンプ）、ＬＦ（ループフィルタ）、ＶＩＣ（電圧−電流変換器）、ＣＣＯ（電流制御発振器）、フィードバックカウンタで構成される従来からのＰＬＬ回路にキャリブレーション回路（オールデジタル回路）とキャリブレーション出力のデジタルコードをアナログ量に変換するＤ／Ａ変換器を追加した構成となっている。セルフキャリブレーションにより周波数を調整することで、初期の発振周波数がターゲット周波数近傍にあるため、キャリブレーション後の周波数可変レンジを狭く設計できる。また、キャリブレーションによる周波数調整範囲を広くとることで広範囲の周波数レンジの要求に対応できる。
キャリブレーション実行時にＶＣＯの制御電圧を任意のリファレンス電圧に設定する。上記非特許文献１ではＶＣＯ制御ノードにスイッチを設け、通常動作時はフィルタノードに、キャリブレーション時はリファレンス電源に接続する。上記非特許文献２ではリファレンス電源ノードにスイッチを設け、通常動作時はオープンに、キャリブレーション時フィルタノードに接続する。ＶＣＯ制御ノードは高抵抗でセンシティブノードである。ここに上記非特許文献１のようにスイッチ素子（ノイズ源）を入れるとジッタ特性の劣化要因となる。キャリブレーション後はフィルタ電圧（ＶＣＯ制御電圧）を０Ｖから昇圧するので位相引込み時間がかかる。
When the calibration is executed, the control voltage of the VCO is set to an arbitrary reference voltage. In
また、非特許文献２においては、リファレンス電源でループフィルタの容量を駆動し所望の電圧にするため、フィルタの時定数以上の時間（通常数十μｓ以上）待ってからでないとキャリブレーションが開始できないので時間がかかる。また、ＭＯＳトランジスタのしきい値電圧Ｖthバラツキや温度変動によりＶＩＣの動作レンジが狭くなるなるため、結果としてＶＣＯのゲインが上がりノイズ耐性が劣化する。低電源電圧条件でＤ／Ａ変換器の動作レンジを確保するため低ＶthのＭＯＳを使用する場合、オフしているＭＯＳトランジスタのリーク電流は変換値誤差となり、温度変動等により周波数が変動しターゲット周波数がロックレンジから外れる可能性がある。
Further, in
上記非特許文献１及び２において、キャリブレーション後、位相引込みを完了し定常動作状態から、環境変動等で周波数が変動し可変レンジ内で周波数をカバーできなくなると動作不良となる。仮に周波数を可変レンジ外に変えるために、キャリブレーション制御コードをインクリメント／デクリメントする機能があったとしてもキャリブレーション制御コードに対して単調増加しない発振特性の場合、最初のキャリブレーションで単調増加性のないコードの境界を選択していたなら、そのコードからインクリメント／デクリメントを行うと周波数が大幅に変動してシステムの正常動作を損なってしまう。ユーザが周波数を可変レンジ外に変えるときは再度キャリブレーションから実行しないと安定動作状態にもどらない。
In
この発明の目的は、低電圧動作、広範囲の発振レンジを確保しつつ安定性及び応答性を改善したＰＬＬ回路を提供する。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 An object of the present invention is to provide a PLL circuit that has improved stability and responsiveness while ensuring low voltage operation and a wide oscillation range. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、電流制御発振器の発振信号に基づいて形成された周波数信号と基準信号とを受ける位相比較器の出力信号をループフィルタで直流化し、それを電圧−電流変換器で上記電流制御発振器の上記制御電流に含まれる第１電流を形成してＰＬＬループを構成し、上記電流制御発振器の自励発振周波数を上記基準信号に対応して変更するキャリブレーション回路を設け、上記電圧−電流変換器として、異なる複数からなる参照電圧を複数の差動アンプの一方の入力に供給し、上記差動アンプの他方の入力に上記ループフィルタで形成された出力電圧を供給し、上記複数の差動アンプの出力電流を第１カレントミラー経路により合成して上記第１電流を形成する。 The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. That is, the output signal of the phase comparator that receives the frequency signal and the reference signal formed on the basis of the oscillation signal of the current control oscillator is converted into a direct current by a loop filter, and this is controlled by the voltage-current converter. A PLL circuit is formed by forming a first current included in the current, a calibration circuit is provided for changing the self-excited oscillation frequency of the current controlled oscillator corresponding to the reference signal, and the voltage-current converter is Supply a plurality of different reference voltages to one input of a plurality of differential amplifiers, supply an output voltage formed by the loop filter to the other input of the differential amplifiers, and output the plurality of differential amplifiers The first current is formed by combining the currents through the first current mirror path.
低電圧動作で広範囲の発振レンジを実現しつつジッタ特性が改善されてクロック品質を向上することができる。又はＰＬＬの引き込み時間を短くすることができる。又は環境変動に対して継続的安定性を高めることができる。 While realizing a wide oscillation range with low voltage operation, the jitter characteristics are improved and the clock quality can be improved. Alternatively, the PLL pull-in time can be shortened. Alternatively, continuous stability against environmental changes can be enhanced.
図１には、この発明に係るＰＬＬ回路の全体概略ブロック図が示されている。この実施例の各回路ブロックは、公知の半導体集積回路の製造技術により、シリコン等の１つの半導体基板上において形成される。位相比較器ＰＦＣ、チャージポンプＣＰ、抵抗・容量からなるループフィルタＬＦ、電圧−電流変換器ＶＩＣと電流制御発振器ＣＣＯとからなる電圧制御発振器（以下、単にＶＣＯという）によりＰＬＬループが構成される。 FIG. 1 is an overall schematic block diagram of a PLL circuit according to the present invention. Each circuit block of this embodiment is formed on one semiconductor substrate such as silicon by a known semiconductor integrated circuit manufacturing technique. A PLL loop is configured by the phase comparator PFC, the charge pump CP, the loop filter LF composed of resistance / capacitance, and the voltage controlled oscillator (hereinafter simply referred to as VCO) composed of the voltage-current converter VIC and the current controlled oscillator CCO.
つまり、上記ＶＣＯの出力信号fvcoは、カウンタＰＣとカウンタＮＣにより分周されて、位相比較器ＰＦＣのフィードバック信号fdbkとされる。位相比較器ＰＣには、外部から供給される基準クロックckref がＭカウンタＭＣにより分周された基準信号frefとして供給される。位相比較器ＰＦＣは、上記両信号frefとfdbkの位相（周波数）が一致する位相比較出力を形成し、チャージポンプ回路とループフィルタはそれを直流電圧化し、ＶＣＯの発振周波数を制御する。 That is, the output signal fvco of the VCO is divided by the counter PC and the counter NC, and is used as the feedback signal fdbk of the phase comparator PFC. The reference clock ckref supplied from the outside is supplied to the phase comparator PC as a reference signal fref divided by the M counter MC. The phase comparator PFC forms a phase comparison output in which the phases (frequency) of both the signals fref and fdbk coincide with each other, and the charge pump circuit and the loop filter convert it into a DC voltage and control the oscillation frequency of the VCO.
キャリブレーション回路は、上記ＶＣＯの自励発振周波数を切り替えてＰＬＬの周波数制御レンジの拡大を図るために設けられる。キャリブレーション回路のデジタル出力selofsは、デジタル信号をアナログ電流に変換するＤ／Ａ変換器ｉＤＡＣ１に入力される。上記Ｄ／Ａ変換器ｉＤＡＣ１は、上記デジタル信号selofsをアナログ電流信号Iof に変換して電流制御発振器ＣＣＯの発振周波数を制御する制御電流の一部として加えられる。電流制御発振器ＣＣＯは、キャリブレーション回路のデジタル出力selofsがＤ／Ａ変換器ｉＤＡＣ１により変換されたアナログ電流Iof と信号ＰＬＬループを構成する電圧−電流変換器ＶＩＣの出力電流Icntとが加算されて形成された制御電流で決まる周波数で発振する構成となっている。 The calibration circuit is provided to increase the frequency control range of the PLL by switching the self-excited oscillation frequency of the VCO. The digital output selofs of the calibration circuit is input to a D / A converter iDAC1 that converts a digital signal into an analog current. The D / A converter iDAC1 is added as a part of a control current for converting the digital signal selofs into an analog current signal Iof to control the oscillation frequency of the current control oscillator CCO. The current control oscillator CCO is formed by adding the analog current Iof obtained by converting the digital output selofs of the calibration circuit by the D / A converter iDAC1 and the output current Icnt of the voltage-current converter VIC constituting the signal PLL loop. It is configured to oscillate at a frequency determined by the controlled current.
キャリブレーション回路はキャリブレーション期間中であること示すフラグ信号pbsendを出力し、上記ＰＬＬループのチャージポンプＣＰ、ＶＣＯの動作を通常のＰＬＬ動作とは異なる状態に制御する。例えば、電圧−電流変換器ＶＩＣは、上記フラグ信号pbsendによってキャリブレーション時のリファレンス電流Irefcal と通常動作時の電流Icntを切り替えられる構成である。この実施例のＶＣＯは、上記ＶＩＣ・ＣＣＯの他に抵抗−容量間ノードの電圧を電流に変換するＶdetを含む。この実施例では、後述するように、キャリブレーション時にリファレンス電圧源ではなく、リファレンス電流源を用いることでＶＣＯ制御ノードにスイッチが不要で、かつ、回路のセットアップ時間を短縮した回路方式とされる。 The calibration circuit outputs a flag signal pbsend indicating that it is in the calibration period, and controls the operation of the charge pumps CP and VCO in the PLL loop to be different from the normal PLL operation. For example, the voltage-current converter VIC is configured to switch between the reference current Irefcal during calibration and the current Icnt during normal operation by the flag signal pbsend. The VCO of this embodiment includes Vdet for converting the voltage at the resistance-capacitance node into a current in addition to the VIC / CCO. In this embodiment, as will be described later, by using a reference current source instead of a reference voltage source at the time of calibration, a switch is not required at the VCO control node, and the circuit setup time is shortened.
上記分周回路を構成する各カンウタＭＣ、ＰＣ及びＮＣは、外部から供給されるプリセット信号setm、setp及びsetnにより分周比がプログラマブルに設定可能とされる。つまり、この実施例のＰＬＬ回路が搭載されるシステムにおいて、必要とされるクロック等の周波数信号が上記プリセット信号の組み合わせにより設定される。ちなみに、ＰＬＬが位相ロック状態ではfref=fdbk となる。fref＝Ｍ×ckref であり、fdbk＝Ｐ×Ｎ×fvcoである。また、fout＝Ｐ×fvco又は２Ｐ×fvcoである。Ｍ×ckref ＝Ｐ×Ｎ×fvcoから、fvco＝ckref Ｍ／（Ｐ×Ｎ）の関係となり、fout＝ckref Ｍ／Ｎに設定される。 The counters MC, PC, and NC constituting the frequency dividing circuit can be programmed to set the frequency dividing ratio by preset signals setm, setp, and setn supplied from the outside. That is, in a system in which the PLL circuit of this embodiment is mounted, a required frequency signal such as a clock is set by a combination of the preset signals. Incidentally, fref = fdbk when the PLL is in the phase locked state. fref = M × ckref and fdbk = P × N × fvco. Further, fout = P × fvco or 2P × fvco. From M × ckref = P × N × fvco, the relationship fvco = ckref M / (P × N) is established, and fout = ckref M / N is set.
特に制限されないが、キャリブレーション回路のデジタル出力selofsは、バイアス回路にも供給され、ここで上記デジタル出力selofsに対応したＤ／Ａ変換用の基準電圧Irefdac 、差動アンプ用のバイアス電流Irefamp 、チャージポンプ用のバイアス電流Irefcpが形成される。また、この実施例のＰＬＬ回路には、チャージポンプＣＰに供給されるテスト用信号、キャリブレーション回路に供給されるテスト用信号が設けられるが、この発明に直接関係が無いので説明を省略する。キャリブレーション回路には、上記出力selofsを形成するために、周波数比較器ＦＣ、周波数サーチステート回路ＦＳＣＯＮＴ及び制御タイミング生成回路ＣＴＧを備えている。 Although not particularly limited, the digital output selofs of the calibration circuit is also supplied to the bias circuit, where the reference voltage Irefdac for D / A conversion corresponding to the digital output selofs, the bias current Irefamp for the differential amplifier, the charge A bias current Irefcp for the pump is formed. Further, the PLL circuit of this embodiment is provided with a test signal supplied to the charge pump CP and a test signal supplied to the calibration circuit, but the description thereof is omitted because it is not directly related to the present invention. The calibration circuit includes a frequency comparator FC, a frequency search state circuit FSCONT, and a control timing generation circuit CTG in order to form the output selofs.
図２には、図１の電圧−電流変換器ＶＩＣの一実施例の回路図が示されている。この実施例では、ＭＯＳＦＥＴのＶthバラツキや温度変動に依らず広範囲で動作可能な電圧−電流変換動作を実現するよう工夫されている。この実施例の電圧−電流変換器ＶＩＣは、２組のＰチャネルＭＯＳＦＥＴ入力、ＮチャネルＭＯＳＦＥＴ入力の差動アンプＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２で構成される。差動アンプＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２の一方の差動ＭＯＳＦＥＴのゲートには、各々バイアス（参照）電圧Ｖr1, Ｖr2, Ｖr3, Ｖr4が供給される。差動アンプＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２の他方の差動ＭＯＳＦＥＴのゲートには、入力電圧Ｖcnt が共通に供給される。上記バイアス電圧Ｖr1〜Ｖr4は電源ＶＤＤ−グランド（ＶＳＳ）間の抵抗分割（ＶＤＤ／Ｋ）で生成される。差動アンプＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２の共通ソースには、それぞれバイアス電流Ｉb を流す電流源ＭＯＳＦＥＴが設けられる。 FIG. 2 shows a circuit diagram of an embodiment of the voltage-current converter VIC of FIG. In this embodiment, it is devised to realize a voltage-current conversion operation capable of operating in a wide range irrespective of Vth variation of MOSFET and temperature fluctuation. The voltage-current converter VIC of this embodiment is constituted by two sets of P-channel MOSFET input and N-channel MOSFET input differential amplifiers DP1, DP2, DN1, and DN2. Bias (reference) voltages Vr1, Vr2, Vr3, and Vr4 are supplied to the gates of one differential MOSFET of the differential amplifiers DP1, DP2, DN1, and DN2, respectively. The input voltage Vcnt is commonly supplied to the gates of the other differential MOSFETs of the differential amplifiers DP1, DP2, DN1, and DN2. The bias voltages Vr1 to Vr4 are generated by resistance division (VDD / K) between the power supply VDD and the ground (VSS). Current source MOSFETs for supplying a bias current Ib are respectively provided at common sources of the differential amplifiers DP1, DP2, DN1, and DN2.
上記バイアス電圧Ｖr1〜Ｖr4のうち、最も低い電圧Ｖr1はＰチャネルＭＯＳＦＥＴで構成された差動アンプＤＰ１の一方の差動ＭＯＳＦＥＴのゲートに供給され、２番目に低い電圧Ｖr2はＰチャネルＭＯＳＦＥＴで構成された差動アンプＤＰ２の一方の差動ＭＯＳＦＥＴのゲートに供給される。逆に、最も高い電圧Ｖr4はＮチャネルＭＯＳＦＥＴで構成された差動アンプＤＮ１の一方の差動ＭＯＳＦＥＴのゲートに供給され、２番目に高い電圧Ｖr3はＮチャネルＭＯＳＦＥＴで構成された差動アンプＤＮ２の一方の差動ＭＯＳＦＥＴのゲートに供給される。上記各差動ＭＯＳＦＥＴの共通ソースに流れるバイアス電流Ibは、特に制限されないが、バイアス電流源Irefvic の電流を受けるカレントミラー回路によってそれぞれ形成される。 Among the bias voltages Vr1 to Vr4, the lowest voltage Vr1 is supplied to the gate of one differential MOSFET of the differential amplifier DP1 configured with a P-channel MOSFET, and the second lowest voltage Vr2 is configured with a P-channel MOSFET. Is supplied to the gate of one differential MOSFET of the differential amplifier DP2. On the contrary, the highest voltage Vr4 is supplied to the gate of one differential MOSFET of the differential amplifier DN1 composed of an N channel MOSFET, and the second highest voltage Vr3 is applied to the differential amplifier DN2 composed of an N channel MOSFET. It is supplied to the gate of one differential MOSFET. The bias current Ib flowing through the common source of each differential MOSFET is not particularly limited, but is formed by a current mirror circuit that receives the current of the bias current source Irefvic.
上記電圧−電流変換器ＶＩＣは、上記差動アンプＤＰ１のＶr1側に接続されているＰチャネルＭＯＳＦＥＴの出力電流（ドレイン電流）、上記差動アンプＤＰ２のＶr2側に接続されているＰチャネルＭＯＳＦＥＴの出力電流、上記差動アンプＤＮ１のＶcnt 側に接続されているＮチャネルＭＯＳＦＥＴの出力電流、上記差動アンプＤＮ２のＶcnt 側に接続されているＮチャネルＭＯＳＦＥＴのの出力電流のそれぞれがカレントミラー回路によって足し合わせされた電流（合成電流）がＰチャネルＭＯＳＦＥＴＰ３から出力させる。 The voltage-current converter VIC includes an output current (drain current) of a P-channel MOSFET connected to the Vr1 side of the differential amplifier DP1, and a P-channel MOSFET connected to the Vr2 side of the differential amplifier DP2. The output current, the output current of the N-channel MOSFET connected to the Vcnt side of the differential amplifier DN1, and the output current of the N-channel MOSFET connected to the Vcnt side of the differential amplifier DN2 are respectively output by the current mirror circuit. The added current (synthetic current) is output from the P-channel MOSFET P3.
上記ＰチャネルＭＯＳＦＥＴＰ３のゲートは、スイッチＳ１又はスイッチＳ２を介してダイオード形態のＰチャネルＭＯＳＦＥＴＰ４又はＰチャネルＭＯＳＦＥＴＰ５のゲート，ドレインと接続されてカレントミラー形態にされる。上記ＰチャネルＭＯＳＦＥＴＰ４には上記差動アンプＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２の合成電流が流れるようにされ、上記ＰチャネルＭＯＳＦＥＴＰ５には上記バイアス電流Irefvic(Ib) が流れるようにされる。また、上記ＭＯＳＦＥＴＰ３のゲートはパワーダウン時(pdn＝Ｌ）にオンするスイッチＳ３を介して電源電圧ＶＤＤに接続される。 The gate of the P-channel MOSFET P3 is connected to the gate and drain of the diode-type P-channel MOSFET P4 or P-channel MOSFET P5 via the switch S1 or S2 to form a current mirror. A combined current of the differential amplifiers DP1, DP2, DN1, and DN2 flows through the P-channel MOSFET P4, and the bias current Irefvic (Ib) flows through the P-channel MOSFET P5. The gate of the MOSFET P3 is connected to the power supply voltage VDD via a switch S3 that is turned on at the time of power down (pdn = L).
フラグ信号pbsend＝Ｌ（/pbsend ＝Ｈ）のキャリブレーション期間中は、スイッチＳ１がオフ状態となり、スイッチＳ２がオン状態となるので上記ＭＯＳＦＥＴＰ３のゲート，ソース間電圧Ｖgsは上記ＭＯＳＦＥＴＰ５のゲート，ソース間Ｖgsと同じ電位にバイアスされる。この時、ＭＯＳＦＥＴＰ５とＰ３のＷ／Ｌ比を１：２とすれば、ＭＯＳＦＥＴＰ３の出力電流は２Ibとなり、電圧−電流変換器ＶＩＣの最大出力電流４Ibの半分の電流値が出力される。この電流値２Ibは概ねＶcnt の可変レンジの中心となる。 During the calibration period of the flag signal pbsend = L (/ pbsend = H), the switch S1 is turned off and the switch S2 is turned on, so the gate-source voltage Vgs of the MOSFET P3 is between the gate and source of the MOSFET P5. Biased to the same potential as Vgs. At this time, if the W / L ratio of the MOSFETs P5 and P3 is 1: 2, the output current of the MOSFET P3 is 2Ib, and a current value half of the maximum output current 4Ib of the voltage-current converter VIC is output. This current value 2Ib is approximately the center of the variable range of Vcnt.
したがって、キャリブレーションは、電圧−電流変換器ＶＩＣの動作レンジの中心で発振する電流制御発振器ＣＣＯの周波数で実施される。ＰＬＬロック状態におけるＶcnt の電圧も電圧−電流変換器ＶＩＣの動作レンジ中心近傍となり、ロックレンジマージンが最も確保できる構成となっている。また、キャリブレーションは制御電流Icntをリファレンス電流（２Ib) に切り替えることで実施するため、ＰＬＬループのループフィルタＬＰの容量を充電し、制御電圧Ｖcnt をリファレンス電圧にするセットアップほどの時間を必要とせず、かつ、制御電圧Ｖcnt ノードのスイッチが不要な構成となっている。これにより、従来のように制御電圧Ｖcnt ノードにスイッチ素子（ノイズ源）を入れることにより発生するジッタ特性の劣化要因を無くすことができる。キャリブレーションが終了するとフラグ信号pbsend＝Ｈ（/pbsend ＝Ｌ）となり、スイッチＳ１がオン状態となり、スイッチＳ２がオフ状態となる。これより、電圧−電流変換器ＶＩＣは制御電圧Ｖcnt の電圧で決まる電流を出力する。 Therefore, calibration is performed at the frequency of the current-controlled oscillator CCO that oscillates at the center of the operating range of the voltage-current converter VIC. The voltage of Vcnt in the PLL locked state is also near the center of the operating range of the voltage-current converter VIC, so that the lock range margin can be secured most. In addition, since calibration is performed by switching the control current Icnt to the reference current (2Ib), it does not require the time required to charge the capacity of the loop filter LP of the PLL loop and set the control voltage Vcnt to the reference voltage. In addition, the switch of the control voltage Vcnt node is unnecessary. As a result, it is possible to eliminate the deterioration factor of the jitter characteristic caused by inserting the switch element (noise source) in the control voltage Vcnt node as in the prior art. When the calibration is completed, the flag signal pbsend = H (/ pbsend = L) is set, the switch S1 is turned on, and the switch S2 is turned off. Thus, the voltage-current converter VIC outputs a current determined by the voltage of the control voltage Vcnt.
図３には、図２の電圧−電流変換器ＶＩＣの電圧−電流特性図が示されている。制御電圧（入力電圧）Ｖcnt が０Ｖから上昇するにつれて、差動アンプＤＰ１に接続されているＮチャネルＭＯＳＦＥＴＮ１のドレイン−ソース電流Ｉdsが増加し、Ｖcnt ＝Ｖr1のときＭＯＳＦＥＴＮ１のソース−ドレイン電流Ids ＝Ib／２となる。上記制御電圧Ｖcnt が更に増加し、差動アンプＤＰ２に接続されるいるＮチャネルＭＯＳＦＥＴＮ２の電流Ids が増加し、Ｖcnt ＝Ｖr2のときＭＯＳＦＥＴＮ２のソース−ドレイン電流Ｉds＝Ｉb ／２となる。差動アンプＤＮ１，ＤＮ２についても同様に、Ｖcnt ＝Ｖr3のときＰチャネルＭＯＳＦＥＴＰ１のソース−ドレイン電流Ids ＝Ib／２となる。Ｖcnt ＝Ｖr4のときＰチャネルＭＯＳＦＥＴＰ２のソース−ドレイン電流Ids ＝Ib／２となる。 FIG. 3 shows a voltage-current characteristic diagram of the voltage-current converter VIC of FIG. As the control voltage (input voltage) Vcnt rises from 0V, the drain-source current Ids of the N-channel MOSFET N1 connected to the differential amplifier DP1 increases. When Vcnt = Vr1, the source-drain current Ids = Ib of the MOSFET N1. / 2. The control voltage Vcnt further increases, and the current Ids of the N-channel MOSFET N2 connected to the differential amplifier DP2 increases. When Vcnt = Vr2, the source-drain current Ids = Ib / 2 of the MOSFET N2. Similarly, for the differential amplifiers DN1 and DN2, when Vcnt = Vr3, the source-drain current Ids of the P-channel MOSFET P1 = Ib / 2. When Vcnt = Vr4, the source-drain current Ids = Ib / 2 of the P-channel MOSFET P2.
電圧−電流変換器ＶＩＣは、上述のＮチャネルＭＯＳＦＥＴＮ１、Ｎ２、ＰチャネルＭＯＳＦＥＴＰ１、Ｐ２のドレイン−ソース電流Ｉdsをカレントミラーでコピーした電流を足し合わせた電流を出力とする。Ｖr4−Ｖr3＝Ｖr3−Ｖr2＝Ｖr2−Ｖr1＝ΔＶとすると、差動アンプＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２のリニアレンジをΔＶとなるように設計すれば各差動アンプの出力電流の和の電圧レンジは、４ΔＶと大きくとることができる。バイアス電圧Ｖr1〜Ｖr4は電源−グランド（ＶＤＤ−ＶＳＳ）間の抵抗分割で生成されるため、ＭＯＳＦＥＴのしきい値電圧Ｖthバラツキや、温度変動に影響されることは無い。従って電源電圧ＶＤＤが決まると差動アンプＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２の差動対ＭＯＳＦＥＴの片側は常時同じリファレンス電圧でバイアスされるため、ＭＯＳＦＥＴのＶthバラツキや、温度変動に依らず図３のような広範囲の入出力特性を示す。 The voltage-current converter VIC outputs a current obtained by adding the currents obtained by copying the drain-source current Ids of the N-channel MOSFETs N1 and N2 and the P-channel MOSFETs P1 and P2 by the current mirror. When Vr4−Vr3 = Vr3−Vr2 = Vr2−Vr1 = ΔV, if the linear range of the differential amplifiers DP1, DP2, DN1, DN2 is designed to be ΔV, the voltage range of the sum of the output currents of the differential amplifiers Can be as large as 4ΔV. Since the bias voltages Vr1 to Vr4 are generated by resistance division between the power supply and the ground (VDD-VSS), the bias voltages Vr1 to Vr4 are not affected by variations in the threshold voltage Vth of the MOSFET and temperature fluctuations. Therefore, when the power supply voltage VDD is determined, one side of the differential pair MOSFETs of the differential amplifiers DP1, DP2, DN1, and DN2 is always biased with the same reference voltage, and therefore, as shown in FIG. 3 regardless of MOSFET Vth variations and temperature fluctuations. A wide range of input / output characteristics.
図４には、図１のＤ／Ａ変換器ｉＤＡＣ１の一実施例の回路図が示されている。この実施例では、低電源電圧条件でＤ／Ａ変換器の動作レンジを確保するため低しきい値ＶthのＭＯＳＦＥＴが使用される。しかかしながら、低しきい値電圧のＭＯＳＦＥＴを用いると、オフ状態のＭＯＳＦＥＴにおいてもドレイン−ソース間にリーク電流が流れてＤ／Ａ変換動作に影響を及ぼす。そこで、この実施例では低しきい値電圧のＭＯＳＦＥＴを用いつつ、リーク電流の影響を無くすような工夫が行われている。 FIG. 4 shows a circuit diagram of an embodiment of the D / A converter iDAC1 of FIG. In this embodiment, a MOSFET having a low threshold voltage Vth is used in order to ensure the operating range of the D / A converter under low power supply voltage conditions. However, when a low threshold voltage MOSFET is used, a leak current flows between the drain and source even in an off-state MOSFET, affecting the D / A conversion operation. Therefore, in this embodiment, a device for eliminating the influence of leakage current is used while using a low threshold voltage MOSFET.
この実施例のＤ／Ａ変換器ｉＤＡＣの基本セルは、図４に示すようにＮチャネルＭＯＳＦＥＴＱ２〜Ｑ４及びインバータ回路ＩＶ１で構成される。ＭＯＳＦＥＴＱ２のゲートはスイッチＭＯＳＦＥＴとして作用するＭＯＳＦＥＴＱ３，Ｑ４のソース，ドレインの接続点に接続され、ＭＯＳＦＥＴＱ２のソースはインバータ回路ＩＶ１の出力に接続される。上記ＭＯＳＦＥＴＱ３のドレインは、Ｄ／Ａ変換器ｉＤＡＣの基準電流Ｉrefdacをカレントミラーするダイオード接続されたＭＯＳＦＥＴＱ１のゲートに接続され、ＭＯＳＦＥＴＱ４のソースは回路の接地電位ＶＳＳ（ＧＮＤ）に接続される。ＭＯＳＦＥＴＱ３のゲート及びインバータ回路ＩＶ１の入力にはデジタルコードＤ０が入力され、ＭＯＳＦＥＴＱ４のゲートにはデジタルコードＤ０がインバータ回路ＩＶ２によって反転されて入力される構成となっている。 The basic cell of the D / A converter iDAC of this embodiment is composed of N-channel MOSFETs Q2 to Q4 and an inverter circuit IV1 as shown in FIG. The gate of the MOSFET Q2 is connected to the connection point between the sources and drains of the MOSFETs Q3 and Q4 acting as switch MOSFETs, and the source of the MOSFET Q2 is connected to the output of the inverter circuit IV1. The drain of the MOSFET Q3 is connected to the gate of the diode-connected MOSFET Q1 that mirrors the reference current Irefdac of the D / A converter iDAC, and the source of the MOSFET Q4 is connected to the circuit ground potential VSS (GND). The digital code D0 is input to the gate of the MOSFET Q3 and the input of the inverter circuit IV1, and the digital code D0 is inverted and input to the gate of the MOSFET Q4 by the inverter circuit IV2.
上記ＭＯＳＦＥＴＱ２のドレイン−ソース電流Ids がＤ／Ａ変換器ｉＤＡＣ基本セルの出力であり、入力デジタル信号Ｄ０のハイレベル／ロウレベルによって基本セルの出力の有無を制御している。２のｎ乗で重み付けされた基本セル、具体的には２のｎ乗で重み付けに対応して、１、２、４、…の数にされた複数のＭＯＳＦＥＴが並列形態に接続されてなる回路がビット数分あり、その基本セルの出力電流の総和がＤ／Ａ変換器ｉＤＡＣの出力電流となる。又は２のｎ乗で重み付けに対応してＭＯＳＦＥＴのサイズ（Ｗ/Ｌの比、Ｗ：チャネル長、Ｌ：チャネル幅）を２，４、・・・にしてこれらをＤ０〜Ｄｎに対応させて選択して出力電流の総和がＤ／Ａ変換器ｉＤＡＣの出力電流となるような構成や、又は２のｎ乗で重み付けに対応してＭＯＳＦＥＴのサイズとその数を掛け合わせたものを足し合わせたものを１，２，４・・・にした複数のＭＯＳＦＥＴが並列形態に接続されてなる回路がビット数分あり、その基本セルの出力電流の総和がＤ／Ａ変換器ｉＤＡＣの出力電流となるような構成でもよい。 The drain-source current Ids of the MOSFET Q2 is the output of the D / A converter iDAC basic cell, and the presence or absence of the output of the basic cell is controlled by the high level / low level of the input digital signal D0. A basic cell weighted by 2 to the power of n, specifically, a circuit in which a plurality of MOSFETs having the number of 1, 2, 4,... There are as many bits as there are bits, and the sum of the output currents of the basic cells is the output current of the D / A converter iDAC. Alternatively, the size of the MOSFET (W / L ratio, W: channel length, L: channel width) is set to 2, 4,... Corresponding to weighting by the nth power of 2, and these correspond to D0 to Dn. A configuration in which the sum of the output currents is selected to be the output current of the D / A converter iDAC, or a product of the size of the MOSFET multiplied by the number corresponding to the weighting by the nth power of 2 is added. There are as many bits as 1, 2, 4... Connected to each other in parallel, and the total output current of the basic cells is the output current of the D / A converter iDAC. Such a configuration may be used.
上記ＭＯＳＦＥＴＱ２は低電源電圧ＶＤＤでの動作点を確保するため、低しきい（閾）値電圧のＭＯＳＦＥＴを使用している。また、スイッチＭＯＳＦＥＴＱ３及び上記ＭＯＳＦＥＴＱ２とカレントミラー形態とされるダイオード接続のＭＯＳＦＥＴＱ１も同様に低しきい値電圧とされる。そして、電流ミラー精度を高くするために、ＭＯＳＦＥＴＱ１のソースにはダミーのインバータ回路ＩＶ０で形成されたロウレベルが与えられる。Ｄ／Ａ変換器ｉＤＡＣが非動作状態のときには、上記インバータ回路ＩＶ０の入力信号をロウレベルとして、出力信号をハイレベルとして上記ＭＯＳＦＥＴＱ１もオフ状態にして低消費電力とするものであってもよい。 The MOSFET Q2 uses a MOSFET having a low threshold voltage in order to secure an operating point at the low power supply voltage VDD. Similarly, the switch MOSFET Q3 and the MOSFET Q2 and the diode-connected MOSFET Q1 in the form of a current mirror are also set to a low threshold voltage. In order to increase the current mirror accuracy, the source of the MOSFET Q1 is given a low level formed by the dummy inverter circuit IV0. When the D / A converter iDAC is in the non-operating state, the input signal of the inverter circuit IV0 may be set to a low level, the output signal may be set to a high level, and the MOSFET Q1 may be turned off to reduce power consumption.
図５には、この実施例のＤ／Ａ変換器ｉＤＡＣ基本セルの動作の一例を説明するための等価回路図が示されている。同図では、オフ状態となるＭＯＳＦＥＴを点線で示している。デジタルコードＤ０＝Ｈ（ハイレベル）の時、ＭＯＳＦＥＴＱ３はオン状態、ＭＯＳＦＥＴＱ４はオフ状態となり、ＭＯＳＦＥＴＱ２のゲートはＭＯＳＦＥＴＱ３を介して図示しない前記ＭＯＳＦＥＴＱ１のゲートに接続される。また、インバータ回路ＩＶ１の出力はロウレベルとなるため、ＭＯＳＦＥＴＱ２のソースはインバータ回路ＩＶ１を構成するＮチャネルＭＯＳＦＥＴを介してＶＳＳに接続され電流Id0 に対応した電流ioutが出力される。 FIG. 5 is an equivalent circuit diagram for explaining an example of the operation of the D / A converter iDAC basic cell of this embodiment. In the figure, the MOSFETs that are turned off are indicated by dotted lines. When the digital code D0 = H (high level), the MOSFET Q3 is turned on, the MOSFET Q4 is turned off, and the gate of the MOSFET Q2 is connected to the gate of the MOSFET Q1 (not shown) via the MOSFET Q3. Further, since the output of the inverter circuit IV1 is at a low level, the source of the MOSFET Q2 is connected to VSS via the N-channel MOSFET constituting the inverter circuit IV1, and the current iout corresponding to the current Id0 is output.
図６には、この実施例のＤ／Ａ変換器ｉＤＡＣ基本セルの動作の他の一例を説明するための等価回路図が示されている。同図においても、オフ状態となるＭＯＳＦＥＴを点線で示している。デジタルコードＤ０＝Ｌ（ロウレベル）の時、ＭＯＳＦＥＴＱ３はオフ状態、ＭＯＳＦＥＴＱ４がオン状態となり、ＭＯＳＦＥＴＱ２のゲートはＭＯＳＦＥＴＱ４を介してＶＳＳに接続される。また、インバータ回路ＩＶ１の出力はハイレベルとなるため、ＭＯＳＦＥＴＱ２のソースはインバータ回路ＩＶ１を構成するＰチャネルＭＯＳＦＥＴを介してＶＤＤに接続されるため、ＭＯＳＦＥＴＱ２カットオフ状態となり、ＭＯＳＦＥＴＱ２のソースはハイインピーダンス状態となる。 FIG. 6 shows an equivalent circuit diagram for explaining another example of the operation of the D / A converter iDAC basic cell of this embodiment. Also in this figure, MOSFETs that are turned off are indicated by dotted lines. When the digital code D0 = L (low level), the MOSFET Q3 is turned off, the MOSFET Q4 is turned on, and the gate of the MOSFET Q2 is connected to VSS via the MOSFET Q4. Since the output of the inverter circuit IV1 is at a high level, the source of the MOSFET Q2 is connected to VDD via the P-channel MOSFET constituting the inverter circuit IV1, so that the MOSFET Q2 is cut off and the source of the MOSFET Q2 is in the high impedance state. It becomes.
低しきい値電圧ＶthのＭＯＳＦＥＴはそのしきい値電圧Ｖthの製造バラツキや温度変動により、デプレッションモードとなる場合ある。この時ＮチャネルＭＯＳＦＥＴのゲートをロウレベル（０Ｖ）にしてもIds ≫０のような比較的大きなリーク電流が流れる。これはＤ／Ａ変換器の変換誤差の原因となる。上述のようにＭＯＳＦＥＴＱ２をオフ状態にするときソース側に電位を電源電圧ＶＤＤにすることで、ＭＯＳＦＥＴＱ２のゲート，ソース間電圧ＶgsをＶgs＜０とすることができ、デプレッション化したＭＯＳＦＥＴも完全にオフ状態にさせることができ、リーク電流を抑えることができる。 A MOSFET having a low threshold voltage Vth may be in a depletion mode due to manufacturing variations of the threshold voltage Vth and temperature variations. At this time, even if the gate of the N-channel MOSFET is at a low level (0 V), a relatively large leak current such as Ids >> 0 flows. This causes a conversion error of the D / A converter. As described above, when the MOSFET Q2 is turned off, the voltage Vgs between the gate and the source of the MOSFET Q2 can be set to Vgs <0 by setting the potential to the power supply voltage VDD on the source side, and the depleted MOSFET is also completely turned off. The leakage current can be suppressed.
図７には、図１のチャージポンプＣＰ及びループフィルＬＦの一実施例の回路図が示されている。この実施例では、キャリブレーション期間中、ＰＬＬループのループフィルタＬＦの容量にプリチャージを行うことでキャリブレーション後の位相引込み時間を短縮するような工夫が行われている。前記のようなＶ／Ｉ（電圧−電流）変換器と電流制御発振器ＣＣＯによりＶＣＯが構成される。かかる電圧制御型発振器ＶＣＯへの電圧入力源となるフィルタ部、チャージポンプＣＰを構成するＭＯＳスイッチ部、かかるＭＯＳスイッチに信号を送るキャリブレーションロジックが設けられる。 FIG. 7 shows a circuit diagram of an embodiment of the charge pump CP and the loop fill LF of FIG. In this embodiment, a device is devised to shorten the phase pull-in time after calibration by precharging the capacitance of the loop filter LF of the PLL loop during the calibration period. A VCO is constituted by the V / I (voltage-current) converter and the current controlled oscillator CCO as described above. A filter unit serving as a voltage input source to the voltage controlled oscillator VCO, a MOS switch unit constituting the charge pump CP, and a calibration logic for sending a signal to the MOS switch are provided.
キャリブレーション期間中を示すフラグ信号/pbsend とpbsendがキャリブレーションロジックから出力される。この信号/pbsend とpbsendとを受けるゲート回路Ｇ１，Ｇ２により、図示しない位相比較出力に無関係にチャージポンプＣＰを構成するＭＯＳスイッチ部のＭＯＳＦＥＴＰ１及びＮ１をオン状態にする。つまり、図８に示すように、フラグ信号/pbsend のハイレベル（論理１）によりゲート回路Ｇ１の出力信号をロウレベル（ＶＳＳ）にしてＰチャネルＭＯＳＦＥＴＰ１をオン状態にし、フラグ信号pbsendのロウレベルによりゲート回路Ｇ２の出力信号をハイレベル（ＶＤＤ）にしてＮチャネルＭＯＳＦＥＴＮ１をオン状態にする。 Flag signals / pbsend and pbsend indicating the calibration period are output from the calibration logic. The gate circuits G1 and G2 that receive the signals / pbsend and pbsend turn on the MOSFETs P1 and N1 of the MOS switch section constituting the charge pump CP regardless of the phase comparison output (not shown). That is, as shown in FIG. 8, the output signal of the gate circuit G1 is set to the low level (VSS) by the high level (logic 1) of the flag signal / pbsend to turn on the P-channel MOSFET P1, and the gate circuit is set to the low level of the flag signal pbsend. The output signal of G2 is set to high level (VDD) to turn on the N-channel MOSFET N1.
その状態で、ＭＯＳＦＥＴＰ１に流れる電流Ｉ１及びＭＯＳＦＥＴＮ１に流れる電流Ｉ２の出力電圧に対する特性は、図９に示されている。出力電圧が低い場合はＩ１＞Ｉ２であり、ＶDDから出力へ電流が流れ込む。よって、出力電圧は引き上げられる。出力電圧が高い場合はＩ２＞Ｉ１であり、ＶSSへ電流が引き込まれる事で出力電圧は下がる。Ｉ１とＩ２が等しくなる安定点で電圧は固定される。以上より、ＭＯＳスイッチ部はキャリブレーション開始の信号を受けて、ノードＡの電圧ＶＡをＶＤＤとＶＳＳの中間電圧（図９の中Ｖ１）に固定する。 In this state, the characteristics of the current I1 flowing through the MOSFET P1 and the current I2 flowing through the MOSFET N1 with respect to the output voltage are shown in FIG. When the output voltage is low, I1> I2 and current flows from VDD to the output. Therefore, the output voltage is raised. When the output voltage is high, I2> I1, and the output voltage is lowered by drawing current into VSS. The voltage is fixed at a stable point where I1 and I2 are equal. From the above, the MOS switch unit receives the calibration start signal and fixes the voltage VA of the node A to the intermediate voltage between VDD and VSS (V1 in FIG. 9).
図１０には、この発明に係るＰＬＬ回路のＰＬＬ引き込み動作の一例を説明するための波形図が示されている。起動前にはノードＡの電圧ＶＡは回路の接地電位ＶＳＳになっている。キャリブレーション開始により、ＭＯＳスイッチ部が動作を開始し、電圧ＶＡは安定点Ｖ１に固定される。キャリブレーション終了後、通常動作による引き込みが開始され、最終的な目標周波数を得る目標電圧Ｖsat まで上昇する。この時間を通常引き込み時間Ｔset とする。引き込み時間＝キャリブレーション時間＋Ｔset ＝キャリブレーション時間＋（Ｖsat −Ｖ１）／Ｉcpとなる。ここで、Ｉcpは通常動作時の電流である。前記実施例回路を用いない場合、上記ノードＡの電圧ＶＡはキャリブレーション期間の終了後から、通常動作で引き込みを行うことになる。よって、引き込み時間＝キャリブレーション時間＋Ｔset ＝キャリブレーション時間＋Ｖsat ／Ｉcp となる。この比較から、前記実施例回路を採用することにより、引き込み時間を（Ｖ１／Ｉcp）だけ短縮できる。 FIG. 10 is a waveform diagram for explaining an example of the PLL pull-in operation of the PLL circuit according to the present invention. Before start-up, the voltage VA at the node A is the circuit ground potential VSS. When the calibration is started, the MOS switch unit starts operating, and the voltage VA is fixed at the stable point V1. After the calibration is completed, pull-in by normal operation is started and the voltage rises to the target voltage Vsat for obtaining the final target frequency. This time is referred to as normal pull-in time Tset. Pull-in time = calibration time + Tset = calibration time + (Vsat−V1) / Icp. Here, Icp is a current during normal operation. When the circuit of the embodiment is not used, the voltage VA of the node A is pulled in by a normal operation after the calibration period ends. Therefore, pull-in time = calibration time + Tset = calibration time + Vsat / Icp. From this comparison, the lead-in time can be shortened by (V1 / Icp) by employing the circuit of the embodiment.
図１１には、この発明に係るキャリブレーション機能付ＰＬＬ回路の他の一実施例のブロック図が示されている。この実施例では、ＰＬＬの発振範囲が可変範囲外になっても継続的安定動作を確保するために周波数可変レンジのオーバ／アンダーフロー検出部が設けられる。この実施例のＰＬＬ回路は、デジタルコードで制御されるＶＣＯＤＡＣ部、ＶＣＯＤＡＣ部を制御するＶＣＯデジタル制御部、ＶＣＯＤＡＣ部からの出力を受けて電圧電流変換を行うＶ／Ｉ変換器、Ｖ／Ｉ変換器と同一の構成を持った検出用Ｖ／Ｉ変換器、検出用Ｖ／Ｉ変換器の出力電流を比較して検出を行うＩ／Ｖ変換部及びコンパレータ部、コンパレータの出力を受けて動作する電流出力部で構成される。 FIG. 11 is a block diagram showing another embodiment of a PLL circuit with a calibration function according to the present invention. In this embodiment, a frequency variable range over / underflow detector is provided in order to ensure continuous stable operation even when the oscillation range of the PLL is outside the variable range. The PLL circuit of this embodiment includes a VCODAC unit controlled by a digital code, a VCO digital control unit that controls the VCODAC unit, a V / I converter that receives an output from the VCODAC unit, and performs voltage-current conversion, and V / I conversion The detection V / I converter having the same configuration as the detector, the I / V converter for detecting the comparison by comparing the output currents of the detection V / I converter, the comparator, and the output of the comparator are operated. It consists of a current output unit.
上記ＶＣＯＤＡＣ部は初期検索の段階でデジタルコードが固定（Ｎとする）され、通常動作時には一定の電流Ｉs ＝Ｎ×Ｉref を出力する。図１２の電圧−電流特性図に示すように、Ｖ／Ｉ変換部は、ノードＡの電圧に比例した可変電流±ＩviとＶＣＯＤＡＣ部からの固定電流Ｉs を加算した電流を電流制御発振器ＣＣＯへ出力する。通常動作時には上記電流Ｉs はキャリブレーション結果に対応して１つに固定されており、Ｖ／Ｉ変換部の出力電流は、最大値がＩs ＋Ｉvi、最小値がＩs −Ｉviとなる。キャリブレーション結果は、複数通りの基準電流制御のうちの１つを選択するので広範囲の出力電流、つまりは広範囲のＰＬＬ動作が可能となる。 In the VCODAC section, the digital code is fixed (N) at the stage of initial search, and a constant current Is = N × Iref is output during normal operation. As shown in the voltage-current characteristic diagram of FIG. 12, the V / I converter outputs a current obtained by adding the variable current ± Ivi proportional to the voltage of the node A and the fixed current Is from the VCODAC to the current control oscillator CCO. To do. During normal operation, the current Is is fixed to one corresponding to the calibration result, and the output current of the V / I converter has a maximum value of Is + Ivi and a minimum value of Is−Ivi. Since one of a plurality of reference current controls is selected as the calibration result, a wide range of output currents, that is, a wide range of PLL operations can be performed.
図１１において、検出用Ｖ／Ｉ変換器は上記Ｖ／Ｉ変換器と同一の入出力特性を持ち、ループフィルタの電圧Ｖsen が入力される。上記電流制御発振器ＣＣＯへ入力されるノードＡは通常動作時には高周波で電圧が変動している為、検出には使用できない。上記電圧Ｖsen は、ノードＡの平均電圧を出力している。上記電圧Ｖsen を入力とする検出用Ｖ／Ｉ変換器は、図１３の電圧−電流特性図に示すように、出力最大値より０．２×Ｉviだけ小さい電流ＩH を上限電流として、出力最小値より０．２×Ｉviだけ大きい電流ＩL を下限電流として、上記電圧Ｖsen の電圧で決まり電流制御発振器ＣＣＯへの出力電流に等しい電流Ｉcnt を動作電流としてＩ／Ｖ変換器に出力する。動作電流Ｉcnt が規定された上限電流ＩH より大きい場合（ＩH ＜Ｉcnt ）がオーバーフロー状態、動作電流Ｉcnt が規定された下限電流ＩL より小さい場合（Ｉcnt ＜ＩL ）をアンダーフロー状態とする。 In FIG. 11, the detection V / I converter has the same input / output characteristics as the V / I converter, and the loop filter voltage Vsen is inputted. The node A input to the current controlled oscillator CCO cannot be used for detection because the voltage fluctuates at a high frequency during normal operation. The voltage Vsen outputs an average voltage of the node A. As shown in the voltage-current characteristic diagram of FIG. 13, the detection V / I converter using the voltage Vsen as an input has a current IH smaller than the output maximum value by 0.2 × Ivi as an upper limit current, and an output minimum value. A current Icnt which is determined by the voltage Vsen and equal to the output current to the current controlled oscillator CCO is output to the I / V converter as an operating current, with the current IL larger by 0.2 × Ivi as the lower limit current. When the operating current Icnt is larger than the specified upper limit current IH (IH <Icnt), the overflow state is set. When the operating current Icnt is smaller than the specified lower limit current IL (Icnt <IL), the underflow state is set.
図１４には、図１１のＩ／Ｖ変換器の一実施例の回路図が示されている。上記Ｉ／Ｖ変換器は２つのＮチャネルＭＯＳＦＥＴＱ１０とＱ１１で構成される。ＭＯＳＦＥＴＱ１０，Ｑ１１の出力電圧Ｖgs1 、Ｖgs2 はそれぞれ下式で決定される。 FIG. 14 shows a circuit diagram of an embodiment of the I / V converter of FIG. The I / V converter is composed of two N-channel MOSFETs Q10 and Q11. Output voltages Vgs1 and Vgs2 of MOSFETs Q10 and Q11 are determined by the following equations, respectively.
Ｖgs1 ＝sqrt（ＩH もしくはＩL ／β）＋Ｖth
Ｖgs2 ＝sqrt（Ｉcnt ／β）＋Ｖth
但し、β：係数、Ｖth：ＮチャネルＭＯＳＦＥＴのしきい値電圧、sqrt(A)=(A）1/2 である。
Vgs1 = sqrt (IH or IL / β) + Vth
Vgs2 = sqrt (Icnt / β) + Vth
However, β: coefficient, Vth: threshold voltage of N-channel MOSFET, sqrt (A) = (A) 1/2 .
図１４において、ＩH ＜Ｉcnt の場合、Ｖgs1 ＜Ｖg2となり、この電位差を比較器に入れる事でオーバーフローを検出し図１１に示したｕｐ信号を出力する。ＩL ＞Ｉcnt の場合、Ｖgs1 ＞Ｖg2となり、この電位差を比較器に入れる事でアンダーフローを検出し図１１に示したｄｎ信号を出力する。 In FIG. 14, when IH <Icnt, Vgs1 <Vg2, and this potential difference is input to the comparator to detect an overflow and output the up signal shown in FIG. When IL> Icnt, Vgs1> Vg2, and this potential difference is input to the comparator to detect underflow and output the dn signal shown in FIG.
図１５には、オーバーフロー検出時の動作を説明するための特性図が示されている。電圧Ｖsen がオーバーフローの範囲に移動すると、つまりは図１５の（Ａ）から（Ｂ）に電圧Ｖsen が変化すると、ＩH ＜Ｉcnt の関係となり上記のように信号ｕｐが形成される。図１１のＶＣＯデジタル制御部は、上記信号ｕｐを受けることでコードをＮからＮ＋１に繰り上げ、最大電流はＩs ＋Ｉvi＝Ｎ×Ｉref ＋Ｉviから（Ｎ＋１）×Ｉref ＋Ｉviに増加する。 FIG. 15 is a characteristic diagram for explaining the operation when an overflow is detected. When the voltage Vsen moves to the overflow range, that is, when the voltage Vsen changes from (A) to (B) in FIG. 15, the relationship of IH <Icnt is established and the signal up is formed as described above. The VCO digital control unit in FIG. 11 raises the code from N to N + 1 by receiving the signal up, and the maximum current increases from Is + Ivi = N × Iref + Ivi to (N + 1) × Iref + Ivi.
つまり、図１５に示した（Ｂ）でコードの繰り上げを行い、コードＮ＋１での出力電流特性上の（Ｃ）に移動し、最大電流はＩref 分だけ増加する。以上より、デジタルコードで制御されるＶＣＯＤＡＣ部、ＶＣＯＤＡＣ部を制御するＶＣＯデジタル制御部、ＶＣＯＤＡＣ部からの出力を受けて電圧電流変換を行うＶ／Ｉ変換器を持つ系で、デジタルコードで決められた電流領域（Ｎ×Ｉref −Ｉvi〜Ｎ×Ｉref ＋Ｉvi）を越えた場合でも、自動的にコードの繰り上げを行い、最大電流をＩref だけ増加させることが可能になり継続的なＰＬＬ動作が可能になる。 That is, the code is carried up at (B) shown in FIG. 15 and moved to (C) on the output current characteristic at code N + 1, and the maximum current increases by Iref. Based on the above, the VCODAC unit controlled by the digital code, the VCO digital control unit that controls the VCODAC unit, and the system having the V / I converter that receives the output from the VCODAC unit and performs voltage-current conversion are determined by the digital code. Even if the current range (N × Iref−Ivi to N × Iref + Ivi) is exceeded, the code is automatically incremented, and the maximum current can be increased by Iref, enabling continuous PLL operation. Become.
図１６には、図１１の電流出力部の一実施例の回路図が示されている。電流出力部は、引き戻し終了を判定するレベルＶL 、ＶH に論理しきい値を調節したゲートＧ１０とＧ１１を有し、判定レベルＶL 、ＶH 及び検出信号ｕｐ・ｄｎを受けてオーバーフロー状態でオンする電流源としてのＮチャネルＭＯＳＦＥＴＮ１、及びアンダーフロー状態でオンする電流源としてのＰチャネルＭＯＳＦＥＴＰ１を有し、電圧Ｖsen が引き戻し終了に戻ると自動的に電流出力を停止する機能を持つ。尚、引き戻し終了範囲は正常動作範囲の内側に設定する。 FIG. 16 shows a circuit diagram of an embodiment of the current output unit of FIG. The current output unit has gates G10 and G11 in which the logical threshold is adjusted to the levels VL and VH for determining the end of pullback, and the current that is turned on in the overflow state upon receiving the determination levels VL and VH and the detection signals up · dn. It has an N-channel MOSFET N1 as a source and a P-channel MOSFET P1 as a current source that is turned on in an underflow state, and has a function of automatically stopping current output when the voltage Vsen returns to the end of pullback. The pullback end range is set inside the normal operation range.
オーバーフロー時の論理値表は次のようになる。
┌───┬───┬───┬───────┐
│ｄｎ │Ｖsen │ out1 │状態 │
├───┼───┼───┼───────┤
│０ │０ │０ │ （Ｅ） │
│０ │１ │０ │（Ａ） ↑ │
│１ │０ │０ │↓ （Ｄ） │
│１ │１ │１ │（Ｂ）→（Ｃ）│
└───┴───┴───┴───────┘
The logical value table at the time of overflow is as follows.
┌───┬───┬───┬───────┐
│dn │Vsen │ out1 │State │
├───┼───┼───┼───────┤
│0 │0 │0 │ (E) │
│0 │1 │0 │ (A) ↑ │
│1 │0 │0 │ ↓ (D) │
│1 │1 │1 │ (B) → (C) │
└───┴───┴───┴───────┘
図１７は図１６の電流出力部による正常動作範囲への引き込み動作を説明するための特性図である。オーバーフロー直前の状態ではＶsen ＞ＶH であり、信号ｄｎは出力されていないので論理値表（Ａ）の状態になる。オーバーフローするとｄｎ信号が出力されｉＤＡＣ１のコードが繰り上がり、（Ｂ）→（Ｃ）の状態になる。論理値表よりout1がハイレベル（１）を出力し、図１６のＮチャネルＭＯＳＦＥＴＮ１がオン状態となる。これにより、電流が引き抜かれ電圧Ｖsen がさがる。電圧が下がり、Ｖsen ＜ＶH になった段階で論理値表の（Ｄ）の状態になる。この状態では、電流源のＮチャネルＭＯＳＦＥＴＮ１がオフ状態となり、電圧Ｖsen がＶH で停止する。以上のような電流出力部を持つことにより、図１７に示したように、オーバーフロー状態からコードを繰り上げると同時に電圧Ｖsen を正常動作範囲に戻すことが可能になる。このような回路機能を付加しない場合、オーバーフローした状態で論理値表の（Ｂ）→（Ｃ）へ繰り上がってもオーバーフロー状態を継続しており、連続的にコードを繰り上げていき、正常状態へは戻らない。 FIG. 17 is a characteristic diagram for explaining the pull-in operation to the normal operation range by the current output unit of FIG. In the state immediately before the overflow, Vsen> VH and the signal dn is not output, so that the state of the logical value table (A) is obtained. When overflow occurs, the dn signal is output and the code of iDAC1 is carried up, and the state (B) → (C) is entered. From the logical value table, out1 outputs a high level (1), and the N-channel MOSFET N1 in FIG. 16 is turned on. As a result, the current is drawn and the voltage Vsen is reduced. When the voltage decreases and Vsen <VH, the state of (D) in the logical value table is obtained. In this state, the N-channel MOSFET N1 of the current source is turned off, and the voltage Vsen stops at VH. By having the current output section as described above, as shown in FIG. 17, it is possible to return the voltage Vsen to the normal operating range at the same time that the code is advanced from the overflow state. When such a circuit function is not added, the overflow state continues even if the logic value table (B) → (C) is raised in the overflow state, and the code is continuously raised to the normal state. Will not return.
図１８には、この発明に係るキャリブレーション回路の周波数特性図が示されている。この実施例では、制御コードに対して単調増加しない発振特性の中から最適な制御コードを選択するような工夫が行われる。半導体集積回路装置（デバイス）のバラツキによる周波数変動まで考慮するとキャリブレーションコードに対するＶＣＯ発振周波数特性は、図１８のように、発振周波数があるコード間で単調増加しない設計となる。つまり、隣接するカテゴリーでは、それぞれのキャリブレーションコードに対して互いに重複するような発振周波数を持つようにされる。 FIG. 18 shows a frequency characteristic diagram of the calibration circuit according to the present invention. In this embodiment, a contrivance is made to select an optimal control code from oscillation characteristics that do not increase monotonously with respect to the control code. In consideration of frequency fluctuations due to variations in semiconductor integrated circuit devices (devices), the VCO oscillation frequency characteristic with respect to the calibration code is designed not to monotonously increase between codes having an oscillation frequency as shown in FIG. In other words, adjacent categories have oscillation frequencies that overlap each other for each calibration code.
図１８の例はキャリブレーションの出力コードが７ビットで構成され、そのうちの上位２ビットのコード切替わりでカテゴリー（１）〜（４）の組み合わせとされる。上記カテゴリー（１）ないし（４）のそれぞれは、単調増加となるが４つ全体では単調増加しないものとされる。例えば、ターゲットの周波数が３００ＭＨｚの時、このような発振特性を示す場合、キャリブレーションの出力コードは何通りかとり得ることになる。どのポイントを選ぶかはこの発明に係る探索アルゴリズムによって決められる。 In the example of FIG. 18, the calibration output code is composed of 7 bits, and the upper 2 bits of the code are switched to be a combination of categories (1) to (4). Each of the categories (1) to (4) is monotonically increased, but the total of the four categories is not monotonically increased. For example, when such an oscillation characteristic is exhibited when the target frequency is 300 MHz, several calibration output codes can be taken. Which point to select is determined by the search algorithm according to the present invention.
単純に最上位ビットＭＳＢから各ビットステージのみでターゲット周波数と発振周波数を比較して高いか低いかを判定する２分探索アルゴリズムでは、図１９に示すように最適ポイントを選択することができずに周波数の単調増加性の無いコードの境界を選択することになる。つまり、図１９において、上位２ビットが００に設定されるカテゴリー（１）を選択すると、上記３００ＭＨｚの発振周波数を得る場合、カテゴリー（１）の右端でＰＬＬ制御が行われることになってしまう。 In the binary search algorithm that simply determines whether the target frequency and the oscillation frequency are higher or lower by comparing only the bit stages from the most significant bit MSB, the optimum point cannot be selected as shown in FIG. A code boundary without a monotonic increase in frequency is selected. That is, in FIG. 19, if category (1) in which the upper 2 bits are set to 00 is selected, PLL control is performed at the right end of category (1) when the oscillation frequency of 300 MHz is obtained.
本願において提案する探索アルゴリズムは、各ビットステージのみの判定結果ではなく、図２０のように最上位ビットＭＳＢからの探索過程で２回連続して周波数が低い（or高い）の判定が出た場合は、３回目の周波数設定コードは一つ下（上）の単調増加カテゴリー（図２０では上位２ビットが００）で下位５ビットの３／４のコードつまり１１０００に設定（００１１０００）し、この設定でターゲット周波数と比較して発振周波数の方が低ければ上位２ビットを００で確定させ、高ければ０１（１つ上の単調増加カテゴリーにもどる）に確定させる手法である。 The search algorithm proposed in the present application is not the determination result of each bit stage alone, but the determination that the frequency is low (or high) twice continuously in the search process from the most significant bit MSB as shown in FIG. The third frequency setting code is set to the lower (upper) monotonically increasing category (the upper 2 bits are 00 in FIG. 20), and the lower 5 bits are set to 3/4 code, that is, 11000 (0011000). If the oscillation frequency is lower than the target frequency, the upper 2 bits are determined as 00, and if higher, it is determined as 01 (returns to the monotonically increasing category one level higher).
この手法は、下位５ビットの３／４のコードで比較することで高い方向へのマージンの有無を確認できる。もし、高い判定ならば、１つ上の単調増加カテゴリー（上位２ビット０１）の方が高い方向へマージンは大きいし、低い判定ならば、今比較した単調増加カテゴリー（上位２ビット００）が最も下方向へのマージンが多いと判断できる。上位２ビット（単調増加性の無いカテゴリー（１）〜（４）分けをしているビット）が確定したら、下位５ビットに関しては単調増加特性が保証されているため、単純に２分探索アルゴリズムで確定させる。こうして確定したキャリブレーションコードはＶＣＯ発振周波数特性において最適なポイントを選択することができる。最適ポイントとは、選択されたキャリブレーションコードコードが単調増加カテゴリー内の中心に最も近いポイントであることをいう。 In this method, the presence / absence of a margin in the higher direction can be confirmed by comparing with 3/4 codes of the lower 5 bits. If the judgment is high, the upper monotone increase category (upper 2 bits 01) has a larger margin in the higher direction. If the judgment is lower, the compared monotone increase category (upper 2 bits 00) is the most. It can be determined that there is a large margin in the downward direction. Once the upper 2 bits (bits that have been divided into categories (1) to (4) with no monotonic increase) are determined, the monotonic increase characteristic is guaranteed for the lower 5 bits, so a simple binary search algorithm is used. determine. The calibration code thus determined can select an optimum point in the VCO oscillation frequency characteristic. The optimum point means that the selected calibration code is the point closest to the center in the monotonically increasing category.
図２１には、この発明に係る変則周波数バイナリサーチを説明するためのタイミング図が示されている。図２２と図２３には、上記変則周波数バイナリサーチを説明するためのフローチャート図が示されている。ステータスカウンタbscount は、基準クロックckref を３２分周したパルスを形成してステータス０〜１２を形成する。ステータス０〜３の期間がＰＬＬ初期化時間とされる。キャリブレーションコードコードは、コードselofs1 が上位２ビットとされ、selofs2 が下位５ビットとされて全体で７ビットとされる。リセット信号reset-n によりキャリブレーションが開始される。上記ステータス０〜３では、コードselofs1 が仮決めされ、コードselofs2 は中心値の１００００に設定される。
FIG. 21 is a timing chart for explaining the irregular frequency binary search according to the present invention. 22 and 23 are flowcharts for explaining the irregular frequency binary search. The status counter bscount forms status 0-12 by forming a pulse obtained by dividing the reference clock ckref by 32. The period from
ステータス４と５（図２２のシーケンス１と２）の期間は、仮確定シーケンスであり、オフセットコードselofs1 の上位２ビット検索が行われる。ステータス６（図２２のシーケンス３）の期間に上位２ビット余裕判定と上位２ビット再設定が行われる。ステータス７から１２（図２３のシーケンス４〜９）までに下位５ビット検索が行われる。このときのフィードバッククロック（ＶＣＯの発振周波数）ckfbinが早いか否かの判定は、基準クロックckref の３２周期期間（１ステート期間）にckfbinの計数値が３２よりも多いか少ないかで判定される。ckfbinの計数値が３２よりも多いときには早いと判定される。
Periods of
図２４には、図１のキャリブレーション回路の一実施例のブロック図が示されている。この実施例では、ＰＬＬの各分周器の分周比（Ｍ，Ｎ，Ｐ）を設定し、上記基準クロックckref を入力した後にreset-n ＝０→１とする。本回路はリセット信号の立ち上がりエッジを検出し、ＰＬＬ発振周波数調整最適コードの検索を開始する。ＰＬＬ発振周波数帯域コードは調整コードレジスタselofs[6:0] の７ビットにより与えられ、０−１２７までの周波数帯域を変える事が可能である。初期状態のＰＬＬは位相ロック状態ではなく、前記図３に示したようにのように調整可能範囲中央に設定してある。 FIG. 24 shows a block diagram of an embodiment of the calibration circuit of FIG. In this embodiment, the division ratio (M, N, P) of each frequency divider of the PLL is set, and after inputting the reference clock ckref, reset-n = 0 → 1. This circuit detects the rising edge of the reset signal and starts searching for the PLL oscillation frequency adjustment optimum code. The PLL oscillation frequency band code is given by 7 bits of the adjustment code register selofs [6: 0], and the frequency band from 0 to 127 can be changed. The PLL in the initial state is not in the phase lock state, but is set at the center of the adjustable range as shown in FIG.
調整可能範囲中央に設定されたＰＬＬは、ある周波数で発振を開始する。それを分周器で分周し、本回路のckfbinに入力して基準クロックckref と比較する。ただし、ckref の１サイクル毎に比較を行うと、その誤差は膨大になってしまうので基準クロックckref の３２サイクルに対してckfbinのサイクル数を比較し判定精度を上げている。比較された結果信号donは調整コードレジスタselofs[6:0] に反映される。この反映の方式は７ビットのバイナリサーチ（逐次比較）方式とされる。こうする事で上位ビットから順番に７回の比較シーケンスで調整コードレジスタが確定する。実回路は変則部があり前述のように８回の比較シーケンスとされる。 The PLL set at the center of the adjustable range starts oscillating at a certain frequency. The frequency is divided by a frequency divider, input to ckfbin of this circuit, and compared with the reference clock ckref. However, if the comparison is made for each cycle of ckref, the error becomes enormous, so the number of cycles of ckfbin is compared with 32 cycles of the reference clock ckref to increase the determination accuracy. The compared result signal don is reflected in the adjustment code register selofs [6: 0]. This reflection method is a 7-bit binary search (sequential comparison) method. By doing so, the adjustment code register is determined in seven comparison sequences in order from the upper bit. The actual circuit has an anomaly part, and is set to a comparison sequence of 8 times as described above.
内部クロック生成回路は、コード切り替え信号ck-dを生成する。変則周波数バイナリサーチ回路と、加算回路ａｄｄ（±１，０）及びマルチプレクサＭＵＸ１により上記ＰＬＬ発振周波数調整最適コードの検索が行われる。マルチプレクサＭＵＸ２は、マニュアルにより上記調整コードレジスタselofs[6:0] を設定するためのものである。 The internal clock generation circuit generates a code switching signal ck-d. The PLL oscillation frequency adjustment optimum code is searched by the irregular frequency binary search circuit, the adder circuit add (± 1, 0) and the multiplexer MUX1. The multiplexer MUX2 is for manually setting the adjustment code register selofs [6: 0].
図２５には、図２４のキャリブレーション回路に用いられる内部クロック生成回路の一実施例の回路図が示されている。この実施例では、図２６のタイミング図に示すように、基準クロックckref の３２サイクル毎に、２８回の基準クロックckref 間にckfbinが２８回有るがどうかを比較する。そのための時間的な切り替えシーケンスを設計する必要があるので、内部クロック生成回路をそれらに関連する回路のレイテンシを考慮しながら設計するものである。基準クロックckref より接続された３２分周器は、３２サイクル毎動作の基準信号を出力する。基準クロックckref の立ち上がりエッジに対し、１６サイクルロウレベル、１６サイクルハイレベルを交互に出力する同期カウンタである。全てのタイミング基準はこの出力の立ち上がりエッジとなる。 FIG. 25 shows a circuit diagram of an embodiment of an internal clock generation circuit used in the calibration circuit of FIG. In this embodiment, as shown in the timing chart of FIG. 26, every thirty-two cycles of the reference clock ckref, it is compared whether there are 28 ckfbins among 28 reference clocks ckref. Since it is necessary to design a temporal switching sequence for that purpose, the internal clock generation circuit is designed in consideration of the latency of the circuits related to them. The 32 divider connected by the reference clock ckref outputs a reference signal for operation every 32 cycles. This is a synchronous counter that alternately outputs a low level of 16 cycles and a high level of 16 cycles with respect to the rising edge of the reference clock ckref. All timing references become the rising edge of this output.
レジスタ（フリップフロップ回路）ck2 の出力ck-dはオフセットトコードselofs[6:0] を切り替えるためのタイミングを生成する。レジスタＩdvはフィードバッククロック周波数比較カウントを開始するロードイネイブル信号で、立ち上がり動作のカウンタに対し、立ち下がりイネイブルタイミングでホールドタイムフリーの時間関係にある。３．５〜４．５サイクルのみＩdv＝Ｈ（ハイレベル）となり比較値２８がロードされる。
The output ck-d of the register (flip-flop circuit) ck2 generates a timing for switching the offset code selofs [6: 0]. The register Idv is a load enable signal for starting the feedback clock frequency comparison count, and has a hold time free timing at the falling enable timing with respect to the rising operation counter. Only in 3.5 to 4.5 cycles, Idv = H (high level) and the
図２７には、図２４の周波数比較カウンタの一実施例のブロック図が示されている。前記図２５の内部クロック生成回路より基準クロックckref とフィードバッククロックckfbinとから同期ロード信号が得られるので基準クロックckref の２８サイクルの間にckfbinが２８サイクル有るか無いかを判定する。この実施例回路の考え方としてはロード機能付き同期ダウンカウンタである。Ｉdv＝Ｈ（ハイレベル）の時、固定値２８をロードし、サイクルカウント値xcountが０の時そのままの値を保持する。fcomp →down間の転送は非同期で、ホールドタイムエラーについては周波数判定の誤差として扱う。down＝１の時に周波数が早いと判断し、オフセットコードを下げる。
FIG. 27 shows a block diagram of an embodiment of the frequency comparison counter of FIG. Since a synchronous load signal is obtained from the reference clock ckref and the feedback clock ckfbin from the internal clock generation circuit of FIG. 25, it is determined whether or not there are 28 ckfbin cycles in 28 cycles of the reference clock ckref. The idea of this embodiment circuit is a synchronous down counter with a load function. When Idv = H (high level), the fixed
図２８には、図２４の変則周波数バイナリサーチ回路の動作説明図が示されている。前記のような７ビットのオフセットコードselpfs[6:0] の最適周波数を検索するには、図２８（Ａ）のように上位ビットから下位ビツトヘ７回判定すれば最も高速な検索となる。ところがＰＬＬのオフセットコードの上位２ビットに関しては、下位ビットとスムーズに繋がらない（図１８）。この様な場合、条件によって複数のロックポイントが存在し、どれも誤りではない。 FIG. 28 shows an operation explanatory diagram of the irregular frequency binary search circuit of FIG. In order to search for the optimum frequency of the 7-bit offset code selpfs [6: 0] as described above, the fastest search can be made by making seven determinations from the upper bit to the lower bit as shown in FIG. However, the upper 2 bits of the PLL offset code are not smoothly connected to the lower bits (FIG. 18). In such a case, there are a plurality of lock points depending on conditions, and none of them is an error.
しかしＰＬＬの調整範囲にて上位ビットコードの桁上がり下がり発生した場合に備えて最も余裕のあるポイントを選択したい。そこで、上位２ビットの周波数バイナリサーチを行った後に上位２ビットのコードが最も余裕のあるものかどうかを判定するシーケンスを追加した。図２８（Ｂ）の○印は判定点であり、タイミングチャートは前記図２１の通りであり、フローチャートは図２２、図２３で説明した通りとなる。つまり、同図の反省機能は、前記３シーケンス目で上位２ビットの調整範囲が十分かどうかを調べ、余裕のある方を選び直すものである。 However, I would like to select the point with the most margin in case a carry of the upper bit code occurs in the PLL adjustment range. Therefore, a sequence for determining whether the upper 2 bits of the code have the most margin after the upper 2 bits of the frequency binary search is added. The circles in FIG. 28B are determination points, the timing chart is as shown in FIG. 21, and the flowcharts are as described in FIGS. That is, the reflection function shown in the figure checks whether or not the upper 2 bits of the adjustment range are sufficient in the third sequence, and reselects one having a margin.
図２９には、図１の電圧−電流変換器ＶＩＣの他の一実施例の回路図が示されている。この実施例は、図２の変形例であり、差動アンプＤＰ２，ＤＮ２の差動対の入力をＤＰ１の出力、ＤＮ１の出力にそれぞれ接続する。差動アンプＤＰ２のＰチャネルＭＯＳＦＥＴ差動対のＷ／Ｌサイズ比を１：ｍに、差動アンプＤＮ２のＮチャネルＭＯＳＦＥＴ差動対のＷ／Ｌサイズ比を１：ｎにすることで、Ｉb'／２となるＶcnt の電位を前記図２の参照電圧Ｖr2，Ｖr3付近に設定するものである。これは、低電源電圧化の影響で、参照電圧Ｖr2，Ｖr3のような電源電圧の中間電位で差動アンプの動作点を確保できない場合でも、本実施例の構成によりＰチャネルＭＯＳＦＥＴＰ１、Ｐ６、ＮチャネルＭＯＳＦＥＴＮ１、Ｎ３のゲート，ソース間電圧Ｖgsの設計により動作点を確保可能となる。 FIG. 29 shows a circuit diagram of another embodiment of the voltage-current converter VIC of FIG. This embodiment is a modification of FIG. 2, and the differential pair inputs of the differential amplifiers DP2 and DN2 are connected to the output of DP1 and the output of DN1, respectively. By setting the W / L size ratio of the P-channel MOSFET differential pair of the differential amplifier DP2 to 1: m and the W / L size ratio of the N-channel MOSFET differential pair of the differential amplifier DN2 to 1: n, Ib The potential of Vcnt which becomes' / 2 is set in the vicinity of the reference voltages Vr2 and Vr3 in FIG. This is because of the influence of the low power supply voltage, even when the operating point of the differential amplifier cannot be secured at the intermediate potential of the power supply voltages such as the reference voltages Vr2 and Vr3, the P-channel MOSFETs P1, P6, N The operating point can be secured by designing the gate-source voltage Vgs of the channel MOSFETs N1 and N3.
図３０には図７のチャージポンプＣＰ及びループフィルＬＦのうちのチャージポンプＣＰの他の一実施例を示す回路図が示されている。この実施例は図７のチャージポンプＣＰの変形例であり、Ｐ１，Ｎ１と出力ノードとの間にそれぞれ抵抗を挿入する。この時、Ｐ１のオン抵抗Ｒｏｎｐと挿入した抵抗Ｒ１及びＮ１のオン抵抗Ｒｏｎｎと挿入した抵抗Ｒ２の抵抗値は、
Ｒｏｎｐ＜＜Ｒ１、Ｒｏｎｎ＜＜Ｒ２ …式（１）
Ｒ１＝Ｒ２ …式（２）
となるようにＲ１、Ｒ２の値を決める。
FIG. 30 is a circuit diagram showing another embodiment of the charge pump CP of the charge pump CP and the loop fill LF shown in FIG. This embodiment is a modification of the charge pump CP of FIG. 7, and resistors are respectively inserted between P1 and N1 and the output node. At this time, the resistance values of the on-resistance Ronp of P1 and the inserted resistor R1 and the on-resistance Ronn of N1 and the inserted resistor R2 are:
Ronp << R1, Ron << R2 Formula (1)
R1 = R2 Formula (2)
The values of R1 and R2 are determined so that
図７のチャージポンプＣＰではＰ１とＮ１のＶｔｈばらつきで安定点Ｖ１が大きくばらつく（例えばＶｄｄ／２±２００ｍＶ程度）ため、その分位相引き込み時間が長くなる可能性がある。本実施例の回路では（１）、（２）式を満たすようにＲ１（＝Ｒ２）を決めれば出力の安定電圧はほぼＲ１，Ｒ２の分圧で決まるため、Ｒ１＝Ｒ２とすれば、ほぼＶｄｄ／２でばらつきは図７のチャージポンプＣＰと比べて小さくなる。（例えばＲ１，Ｒ２の相対バラツキを考慮して、Ｖｄｄ／２±５０ｍＶ以下）これはＭＯＳＦＥＴのオン抵抗は一般的にばらつきが大きいが、配線抵抗やポリシリコン等で生成された抵抗は一般的にばらつきが少ないからである。安定電圧へのセトリング期間はＲ１（＝Ｒ２）、Ｃ１の時定数で決まるが、Ｒｏｎｐ／ｎ≒１００Ωとすれば、Ｒ１＝２ｋΩ程度でよく、Ｃ１＝３００ｐＦとすると、約３μｓでセトリング可能であり、キャリブレーション時間（６μｓ）よりも十分短い時間でセトリングする。 In the charge pump CP of FIG. 7, the stable point V1 varies greatly due to variations in Vth between P1 and N1 (for example, about Vdd / 2 ± 200 mV), and therefore the phase pull-in time may be increased accordingly. In the circuit of the present embodiment, if R1 (= R2) is determined so as to satisfy the expressions (1) and (2), the output stable voltage is determined by the divided voltage of R1 and R2. The variation at Vdd / 2 is smaller than that of the charge pump CP of FIG. (For example, considering the relative variation of R1 and R2, Vdd / 2 ± 50 mV or less) Although the MOSFET on-resistance generally varies widely, the resistance generated by wiring resistance, polysilicon, etc. is generally This is because there is little variation. The settling period to the stable voltage is determined by the time constant of R1 (= R2) and C1, but if Ronp / n≈100Ω, R1 = 2 kΩ is sufficient, and if C1 = 300 pF, settling is possible in about 3 μs. The settling is performed in a time sufficiently shorter than the calibration time (6 μs).
以上説明したように本願においては、キャリブレーション時にリファレンス電圧源ではなく、リファレンス電流源を用いることでＶＣＯ制御ノードにスイッチが不要で、かつ、回路のセットアップ時間を短縮した回路方式を提案している。また、ＭＯＳＦＥＴのしきい値電圧Ｖthバラツキや温度変動に依らず広範囲で動作可能な電圧−電流変換回路を提案している。低電源電圧条件でＤ／Ａ変換器の動作レンジを確保するため低しきい値電圧ＶthのＭＯＳＦＥＴを使用する場合でも、オフ状態となっているＭＯＳＦＥＴのリーク電流の影響が無いＤ／Ａ変換回路構成を提案している。更に、キャリブレーション期間中、フィルタ容量にプリチャージを行うことでキャリブレーション後の位相引込み時間を短縮する回路を提案している。更に、キャリブレーション機能を活用すべく、ＰＬＬの発振範囲が可変範囲外になっても継続的安定動作を確保するために周波数可変レンジのオーバ／タンダーフロー検出機能をもったＰＬＬ回路を提案している。制御コードに対して単調増加しない発振特性の中から最適な制御コードを選択するキャリブレーションも合わせて提案するものである。 As described above, the present application proposes a circuit system in which a reference current source is used instead of a reference voltage source at the time of calibration, so that no switch is required at the VCO control node and the setup time of the circuit is shortened. . In addition, a voltage-current conversion circuit that can operate over a wide range regardless of variations in the threshold voltage Vth of the MOSFET and temperature fluctuations has been proposed. A D / A converter circuit that is not affected by the leakage current of the MOSFET in the off state even when a MOSFET having a low threshold voltage Vth is used to secure the operating range of the D / A converter under the low power supply voltage condition Proposed configuration. Furthermore, a circuit is proposed that shortens the phase pull-in time after calibration by precharging the filter capacitance during the calibration period. Furthermore, in order to utilize the calibration function, a PLL circuit with a frequency variable range over / underflow detection function is proposed to ensure continuous stable operation even when the oscillation range of the PLL is outside the variable range. ing. A calibration for selecting an optimal control code from oscillation characteristics that do not increase monotonously with respect to the control code is also proposed.
本願においては、ＶＣＯからのノイズを軽減できジッタ特性が改善されるためクロック品質が向上する。その理由は、ＶＣＯ制御ノードにノイズ源となるスイッチ素子が無いこと及びＭＯＳＦＥＴのしきい値電圧Ｖthバラツキや温度変動に依らず広範囲で動作可能な電圧−電流変換回路を用いているため、ＶＣＯのゲイン（Ｋ［ＭＨｚ／Ｖ］）を小さく設計することができＶＣＯ制御ノードに重畳されるノイズ感度が下がり、ジッタ特性が改善されるためクロック品質が向上する。 In the present application, since the noise from the VCO can be reduced and the jitter characteristics are improved, the clock quality is improved. The reason is that the VCO control node does not have a switching element that becomes a noise source and uses a voltage-current conversion circuit that can operate in a wide range regardless of variations in the threshold voltage Vth and temperature fluctuation of the MOSFET. The gain (K [MHz / V]) can be designed to be small, the noise sensitivity superimposed on the VCO control node is lowered, and the jitter characteristics are improved, so that the clock quality is improved.
キャリブレーション機能付きのＰＬＬ回路としては引込み時間が短くなる。周波数可変レンジのオーバ／アンダーフロー検出機能＋制御コードに対して単調増加しない発振特性の中から最適な制御コードを選択するキャリブレーション方式により環境変動に対して安定した周波数を供給可能となる。また、ユーザの周波数設定変更に対してもＶＣＯの発振レンジ内で追従可能となる。その理由は、ＶＣＯ制御ノード電圧とは無関係にキャリブレーションが実行可能なため、フィルタ電圧のセットアップを待つ必要がない。このため、キャリブレーション時間が短縮できる。キャリブレーション期間中、フィルタ容量にプリチャージを行うため、フィルタ電圧はほぼ安定状態の電圧近傍から位相引込みを開始できるため、引込み完了までの時間が短縮できる。 The pull-in time is shortened for a PLL circuit with a calibration function. A frequency variable range over / underflow detection function + a calibration method that selects an optimal control code from oscillation characteristics that do not increase monotonously with respect to the control code makes it possible to supply a stable frequency against environmental fluctuations. In addition, it is possible to follow a change in the user's frequency setting within the oscillation range of the VCO. The reason is that calibration can be performed regardless of the VCO control node voltage, so there is no need to wait for filter voltage setup. For this reason, the calibration time can be shortened. Since the filter capacitance is precharged during the calibration period, the filter voltage can start phase pull-in from the vicinity of the voltage in a substantially stable state, so that the time until the pull-in is completed can be shortened.
この発明に係るＰＬＬ回路では、ジッタ特性が改善されると（ジッタが小さいと）本クロックを使って動作するフリップフロップ回路等の論理のセットアップマージンが確保でき、論理の安定動作、高速動作を保証可能となる。そして、システムのセットアップが早くなる。 In the PLL circuit according to the present invention, when jitter characteristics are improved (when jitter is small), a logic setup margin such as a flip-flop circuit that operates using this clock can be secured, and stable operation of the logic and high-speed operation are guaranteed. It becomes possible. And system setup is quicker.
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、キャリブレーションのための制御信号を形成するＤ／変換器に低しきい値電圧を用いつつ、そのリーク電流を防ぐ構成は、それ自体で発明を構成するものであるから前記実施例以外のキャリブレーション回路であってもよい。キャリブレーション期間中にループフィルタと電圧−電流変換回路のパスの電圧を予めある程度充電する構成は、それ自体で発明を構成するものであるからキャリブレーションを行う回路は前記実施例以外のものであってもよい。ＰＬＬループでの周波数可変レンジのオーバーフロー、アンダーフローの検出して、キャリブレーションの再設定を行う構成は、それ自体で発明を構成するものであるからキャリブレーションを行う回路は前記実施例の回路以外のものであってもよい。キャリブレーション出力コードを特定するための検索アルゴリズムにおいて、設定したい周波数の出力コードと、そこから所定コード離れた上下の出力コードを単調増加させる構成は、それ自体で発明を構成するものであるから、キャリブレーションを行う回路は前記実施例の回路以外のものであってもよい。また、前記実施例において、ＰＬＬ回路それ自体やキャリブレーション回路を構成する各回路ブロックの具体的構成は、種々の変形することができる。 Although the invention made by the inventor has been specifically described based on the above embodiment, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. For example, a configuration that uses a low threshold voltage for a D / converter that generates a control signal for calibration and prevents the leakage current itself constitutes the invention. It may be a calibration circuit. Since the configuration in which the voltage of the path of the loop filter and the voltage-current conversion circuit is charged to some extent during the calibration period constitutes the invention in itself, the circuit for performing the calibration is other than the above-described embodiment. May be. Since the configuration for detecting the overflow and underflow of the frequency variable range in the PLL loop and resetting the calibration itself constitutes the invention, the calibration circuit is other than the circuit of the above-described embodiment. It may be. In the search algorithm for specifying the calibration output code, the configuration that monotonically increases the output code of the frequency to be set, and the upper and lower output codes that are separated from the predetermined code from there constitutes the invention by itself. The circuit for performing calibration may be other than the circuit of the above embodiment. In the embodiment, the specific configuration of each circuit block constituting the PLL circuit itself and the calibration circuit can be variously modified.
この発明は、ＰＬＬ回路を備えた大規模論理、メモリ、Ａ／Ｄ変換器、Ｄ／Ａ変換器等のアナログ機能を搭載した各分野のシステムオンチップＬＳＩはＰＬＬ回路搭載が必須であり、広範囲に適用可能である。 In the present invention, system-on-chip LSIs in various fields equipped with analog functions such as large-scale logic, memory, A / D converters, D / A converters equipped with PLL circuits must be equipped with PLL circuits. It is applicable to.
ＦＣ…周波数比較器、ＦＳＣＯＮＴ…周波数サーチステート回路、ＣＴＧ…制御タイミング生成回路、ＳＥＬ１〜ＳＥＬ４…セレクタ、ｉＤＡＣ１，ｉＤＡＣ２…電流Ｄ／Ａ変換器、ＭＣ，ＮＣ，ＰＣ…分周回路、ＰＦＣ…位相比較器、ＣＰ…チャージポンプ、ＶＩＣ…電圧−電流変換器、ＣＣＯ…電流制御発振器、ＶＣＯ…電圧制御発振器、Ｓ１〜Ｓ３…スイッチ、ＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２…差動アンプ（差動対ＭＯＳＦＥＴ）、Ｐ１〜Ｐ５…ＰチャネルＭＯＳＦＥＴ、Ｎ１〜Ｎ２…ＮチャネルＭＯＳＦＥＴ、Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、ＩＶ０〜ＩＶ２…ＣＭＯＳインバータ回路、Ｇ１，Ｇ２，Ｇ１０〜Ｇ１２…ゲート回路、ａｄｄ…加算回路。
FC ... frequency comparator, FSCONT ... frequency search state circuit, CTG ... control timing generation circuit, SEL1 to SEL4 ... selector, iDAC1, iDAC2 ... current D / A converter, MC, NC, PC ... frequency divider, PFC ... phase Comparator, CP ... charge pump, VIC ... voltage-current converter, CCO ... current controlled oscillator, VCO ... voltage controlled oscillator, S1-S3 ... switch, DP1, DP2, DN1, DN2 ... differential amplifier (differential vs. MOSFET) ), P1 to P5... P channel MOSFET, N1 to N2... N channel MOSFET, Q1 to Q4... MOSFET, IV0 to IV2... CMOS inverter circuit, G1, G2, G10 to G12.
Claims (19)
上記電流制御発振器の発振信号に基づいて形成された周波数信号と基準信号とを受けて位相比較信号を形成する位相比較器と、
上記位相比較信号の低周波成分を取り出すループフィルタと、
上記ループフィルタで形成された出力電圧を受けて上記制御電流に含まれる第１電流に変換する電圧−電流変換器と、
上記電流制御発振器の自励発振周波数を上記基準信号に対応して変更するキャリブレーション回路を有し、
上記電圧−電流変換器は
複数の差動アンプと、
それぞれ異なる複数からなる参照電圧を形成する参照電圧生成回路とを有し、
上記複数の差動アンプの一方の差動入力素子には上記ループフィルタで形成された出力電圧が供給され、
上記複数の差動アンプの他方の差動入力素子には上記参照電圧生成回路で生成された異なる参照電圧がそれぞれ供給され、
上記複数の差動アンプの出力電流が合成されて上記第１電流が形成されてなることを特徴とするＰＬＬ回路。 A current-controlled oscillator whose oscillation frequency is controlled in response to the control current;
A phase comparator that receives a frequency signal and a reference signal formed based on an oscillation signal of the current-controlled oscillator, and forms a phase comparison signal;
A loop filter for extracting a low frequency component of the phase comparison signal;
A voltage-current converter that receives an output voltage formed by the loop filter and converts the output voltage into a first current included in the control current;
A calibration circuit for changing the self-excited oscillation frequency of the current-controlled oscillator according to the reference signal;
The voltage-current converter includes a plurality of differential amplifiers,
A reference voltage generation circuit that forms a plurality of different reference voltages,
An output voltage formed by the loop filter is supplied to one differential input element of the plurality of differential amplifiers,
Different reference voltages generated by the reference voltage generation circuit are respectively supplied to the other differential input elements of the plurality of differential amplifiers,
A PLL circuit comprising the output currents of the plurality of differential amplifiers combined to form the first current.
上記第１回路は、低電圧側の参照電圧に対応し、
上記第２回路は、高電圧側の参照電圧に対応するものであることを特徴とするＰＬＬ回路。 The differential input elements of the plurality of differential amplifiers include one or more first circuits configured by P-channel MOSFETs and one or more second circuits configured by N-channel MOSFETs,
The first circuit corresponds to the reference voltage on the low voltage side,
The PLL circuit according to claim 1, wherein the second circuit corresponds to a reference voltage on a high voltage side.
上記自励発振動作に対応した第２電流を伝える第２カレントミラー回路を更に備え、
上記第１電流を伝える第１カレントミラー経路には、第１スイッチを介してカレントミラー出力ＭＯＳＦＥＴのゲートと接続され、
上記第２カレントミラー経路には、第２スイッチを介して上記カレントミラー出力ＭＯＳＦＥＴのゲートと接続され、
上記キャリブレーション回路の動作が有効とされるときに、上記第１スイッチ経路が非導通状態とされ、第２スイッチ経路が導通状態とされ、
上記キャリブレーション回路の動作によって上記基準信号に対応した自励発振周波数が設定された後、第２スイッチ経路が非導通状態とされ、上記第１スイッチ経路が導通状態とされることを特徴とするＰＬＬ回路。 In claim 2,
A second current mirror circuit for transmitting a second current corresponding to the self-excited oscillation operation;
The first current mirror path for transmitting the first current is connected to the gate of the current mirror output MOSFET via the first switch,
The second current mirror path is connected to the gate of the current mirror output MOSFET through a second switch,
When the operation of the calibration circuit is enabled, the first switch path is turned off and the second switch path is turned on.
After the self-excited oscillation frequency corresponding to the reference signal is set by the operation of the calibration circuit, the second switch path is turned off and the first switch path is turned on. PLL circuit.
上記参照電圧生成回路は第１電源とそれよりも低い第２電源の間に接続された複数の抵抗により分圧された電圧により上記それぞれ異なる参照電圧を生成することを特徴とするＰＬＬ回路。 In claim 3,
2. The PLL circuit according to claim 1, wherein the reference voltage generation circuit generates the different reference voltages based on voltages divided by a plurality of resistors connected between a first power source and a lower second power source.
上記電流制御発振器は、Ｄ／Ａ変換器で形成された第３電流と上記第１又は第２電流とが合成されて発振動作を行うものであり、
上記キャリブレーション回路は、
上記基準信号と周波数信号とを一定期間計数し、その大小比較結果により上記第３電流を形成するＤ／Ａ変換器の入力に供給されるデジタル信号を最上位ビットから順に形成するものであることを特徴とするＰＬＬ回路。 In claim 3,
The current-controlled oscillator performs an oscillation operation by combining the third current formed by the D / A converter and the first or second current,
The calibration circuit
The reference signal and the frequency signal are counted for a certain period, and the digital signal supplied to the input of the D / A converter that forms the third current is sequentially formed from the most significant bit according to the magnitude comparison result. PLL circuit characterized by the above.
上記第１電流値が増えると上記制御電流の電流値が増える単調増加の関係にあることを特徴とするＰＬＬ回路。 In claim 5,
A PLL circuit having a monotonically increasing relationship in which the current value of the control current increases as the first current value increases.
上記Ｄ／Ａ変換器は、
基準電流が流れるダイオード形態の第１ＭＯＳＦＥＴと、
第１スイッチＭＯＳＦＥＴのオン状態により上記第１ＭＯＳＦＥＴと電流ミラー形態に接続される第２ＭＯＳＦＥＴが入力デジタル信号に対応して複数組設けられ、
上記第２ＭＯＳＦＥＴのサイズと数を掛け合わせたものの和が入力されるデジタル信号の２進の重みに対応して設定され、
上記第１スイッチＭＯＳＦＥＴはそれに対応するデジタル信号によりスイッチ制御され、
上記複数個からなる第２ＭＯＳＦＥＴに流れる電流が合成されて出力電流が形成され、
上記第２ＭＯＳＦＥＴのソースは、それに対応したデジタル信号を受ける第１ＣＭＯＳインバータ回路の出力端子に接続され、
上記第２ＭＯＳＦＥＴのゲートと接地電位との間には第２スイッチＭＯＳＦＥＴが接続され、
上記第１スイッチＭＯＳＦＥＴと第２スイッチＭＯＳＦＥＴとは」入力されるデジタル信号により相補的にスイッチ制御され、
上記デジタル信号が論理１のときには、上記第１スイッチＭＯＳＦＥＴがオン状態に第２スイッチＭＯＳＦＥＴがオフ状態にされ、上記第１ＣＭＯＳインバータ回路はロウレベルの出力信号を形成し、
上記デジタル信号が論理０のときには、上記第１スイッチＭＯＳＦＥＴがオフ状態に第２スイッチＭＯＳＦＥＴがオン状態にされ、上記第１ＣＭＯＳインバータ回路はハイレベルの出力信号を形成し、
上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴ及び第１スイッチＭＯＳＦＥＴは、上記第２スイッチＭＯＳＦＥＴに比べて低しきい値電圧にされることを特徴とするＰＬＬ回路。 In claim 5,
The D / A converter is
A first MOSFET in the form of a diode through which a reference current flows;
A plurality of second MOSFETs connected to the first MOSFET and the current mirror form according to the ON state of the first switch MOSFET are provided corresponding to the input digital signal,
The sum of the size of the second MOSFET multiplied by the number is set corresponding to the binary weight of the input digital signal,
The first switch MOSFET is switch-controlled by a corresponding digital signal,
An output current is formed by synthesizing currents flowing through the plurality of second MOSFETs,
The source of the second MOSFET is connected to the output terminal of the first CMOS inverter circuit that receives the corresponding digital signal,
A second switch MOSFET is connected between the gate of the second MOSFET and the ground potential,
The first switch MOSFET and the second switch MOSFET are complementarily controlled by an input digital signal,
When the digital signal is logic 1, the first switch MOSFET is turned on and the second switch MOSFET is turned off, and the first CMOS inverter circuit forms a low level output signal,
When the digital signal is logic 0, the first switch MOSFET is turned off and the second switch MOSFET is turned on, and the first CMOS inverter circuit forms a high level output signal,
The PLL circuit according to claim 1, wherein the first MOSFET, the second MOSFET, and the first switch MOSFET are set to a lower threshold voltage than the second switch MOSFET.
上記第１ＭＯＳＦＥＴのソースは、第２ＣＭＯＳインバータ回路の出力端子に接続され、
上記第２ＣＭＯＳインバータ回路は、少なくともＤ／Ａ変換器が動作状態ではロウレベルの出力信号を形成することを特徴とするＰＬＬ回路。 In claim 7,
The source of the first MOSFET is connected to the output terminal of the second CMOS inverter circuit,
The PLL circuit according to claim 2, wherein the second CMOS inverter circuit forms a low-level output signal at least when the D / A converter is in an operating state.
上記キャリブレーション回路の動作が有効とされて上記第１スイッチ経路が非導通状態とされ、第２スイッチ経路が導通状態とされるとき、上記ループフィルタは最大制御電圧の中間電圧を形成するよう制御されることを特徴とするＰＬＬ回路。 In claim 3,
When the operation of the calibration circuit is enabled and the first switch path is turned off and the second switch path is turned on, the loop filter is controlled to form an intermediate voltage of the maximum control voltage. A PLL circuit characterized by that.
上記ループフィルタは、上記位相比較器で形成されたアップ信号とダウン信号によりスイッチ制御されるチャージポンプ回路を含み、
上記キャリブレーション回路の動作が有効とされるときにはチャージポンプ回路を構成する２つのスイッチＭＯＳＦＥＴがオン状態にされて上記中間電圧を形成することを特徴とするＰＬＬ回路。 In claim 9,
The loop filter includes a charge pump circuit that is switch-controlled by an up signal and a down signal formed by the phase comparator,
A PLL circuit characterized in that when the operation of the calibration circuit is enabled, two switch MOSFETs constituting a charge pump circuit are turned on to form the intermediate voltage.
ＰＬＬ周波数可変レンジに対してオーバーフロー、アンダーフローの検出機能を持たせて上記キャリブレーション回路の所定ビットを再設定してＰＬＬ動作を継続的に動作させることを特徴とするＰＬＬ回路。 In claim 5,
A PLL circuit characterized by having an overflow / underflow detection function for a PLL frequency variable range, resetting a predetermined bit of the calibration circuit, and continuously operating a PLL operation.
最上位ビットを含む上位ビットについて複数通り仮設定し、そのうち下位ビットにより制御される可変周波数範囲が単調増加のものを選ぶ機能を付加してなることを特徴とするＰＬＬ回路。 In claim 5,
A PLL circuit comprising a function of temporarily setting a plurality of high-order bits including the most significant bit and selecting a variable frequency range controlled by the low-order bits in a monotonically increasing manner.
上記電流制御発振器の発振信号に基づいて形成された周波数信号と基準信号とを受けて位相比較信号を形成する位相比較器と、
上記位相比較信号の低周波成分を取り出すループフィルタと、
上記ループフィルタで形成された出力電圧を受けて上記制御電流に含まれる第１電流に変換する電圧−電流変換器と、
上記電流制御発振器の自励発振周波数を上記基準信号に対応して変更するキャリブレーション回路を有し、
上記ループフィルタの出力信号は、上記電圧―電流変換器にスイッチを介在させる事無く定常的に伝えられており、
上記電圧―電流変換器は、ＭＯＳＦＥＴを用いて入力電圧を電流信号に変換してカレントミラー回路を通して出力電流を形成すると共に、上記出力電流を形成するカレントミラー形態の出力ＭＯＳＦＥＴのゲートにはキャリブレーション回路により上記電流制御発振器の自励発振周波数を上記基準信号に対応して変更する動作の時にキャリブレーション用の電流に対応した電圧と、ＰＬＬ動作用の電流に対応した電圧とがスイッチにより切り替えられて伝えられるものであることを特徴とするＰＬＬ回路。 A current-controlled oscillator whose oscillation frequency is controlled in response to the control current;
A phase comparator that receives a frequency signal and a reference signal formed based on an oscillation signal of the current-controlled oscillator, and forms a phase comparison signal;
A loop filter for extracting a low frequency component of the phase comparison signal;
A voltage-current converter that receives an output voltage formed by the loop filter and converts the output voltage into a first current included in the control current;
A calibration circuit for changing the self-excited oscillation frequency of the current-controlled oscillator according to the reference signal;
The output signal of the loop filter is constantly transmitted without interposing a switch in the voltage-current converter,
The voltage-current converter uses a MOSFET to convert an input voltage into a current signal to form an output current through a current mirror circuit, and at the same time, a calibration is applied to the gate of the current mirror type output MOSFET that forms the output current. The switch switches the voltage corresponding to the current for calibration and the voltage corresponding to the current for PLL operation during the operation of changing the self-excited oscillation frequency of the current controlled oscillator according to the reference signal by the circuit. A PLL circuit characterized by being conveyed.
上記電流制御発振器の発振信号に基づいて形成された周波数信号と基準信号とを受けて位相比較信号を形成する位相比較器と、
上記位相比較信号の低周波成分を取り出すループフィルタと、
上記ループフィルタで形成された出力電圧を受けて上記制御電流に含まれる第１電流に変換する電圧−電流変換器と、
上記電流制御発振器の自励発振周波数を上記基準信号に対応して変更するキャリブレーション回路を有し、
上記電流制御発振器は、Ｄ／Ａ変換器で形成された第３電流と上記第１電流とが合成されて発振動作を行うものであり、
上記Ｄ／Ａ変換器は、
基準電圧が流れるダイオード形態の第１ＭＯＳＦＥＴと、
第１スイッチＭＯＳＦＥＴのオン状態により上記第１ＭＯＳＦＥＴと電流ミラー形態に接続される第２ＭＯＳＦＥＴが入力デジタル信号に対応して複数組設けられ、
上記第２ＭＯＳＦＥＴのサイズと数を掛け合わせたものの和が入力されるデジタル信号の２進の重みに対応して設定され、
上記第１スイッチＭＯＳＦＥＴはそれに対応するデジタル信号によりスイッチ制御され、
上記複数個からなる第２ＭＯＳＦＥＴに流れる電流が合成されて出力電流が形成され、
上記第２ＭＯＳＦＥＴのソースは、それに対応したデジタル信号を受ける第１ＣＭＯＳインバータ回路の出力端子に接続され、
上記第２ＭＯＳＦＥＴのゲートと接地電位との間には第２スイッチＭＯＳＦＥＴが接続され、
上記第１スイッチＭＯＳＦＥＴと第２スイッチＭＯＳＦＥＴとは」入力されるデジタル信号により相補的にスイッチ制御され、
上記デジタル信号が論理１のときには、上記第１スイッチＭＯＳＦＥＴがオン状態に第２スイッチＭＯＳＦＥＴがオフ状態にされ、上記第１ＣＭＯＳインバータ回路はロウレベルの出力信号を形成し、
上記デジタル信号が論理０のときには、上記第１スイッチＭＯＳＦＥＴがオフ状態に第２スイッチＭＯＳＦＥＴがオン状態にされ、上記第１ＣＭＯＳインバータ回路はハイレベルの出力信号を形成し、
上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴ及び第１スイッチＭＯＳＦＥＴは、上記第２スイッチＭＯＳＦＥＴに比べて低しきい値電圧にされることを特徴とするＰＬＬ回路。 A current-controlled oscillator whose oscillation frequency is controlled in response to the control current;
A phase comparator that receives a frequency signal and a reference signal formed based on an oscillation signal of the current-controlled oscillator, and forms a phase comparison signal;
A loop filter for extracting a low frequency component of the phase comparison signal;
A voltage-current converter that receives an output voltage formed by the loop filter and converts the output voltage into a first current included in the control current;
A calibration circuit for changing the self-excited oscillation frequency of the current-controlled oscillator according to the reference signal;
The current-controlled oscillator performs an oscillation operation by combining the third current formed by the D / A converter and the first current.
The D / A converter is
A first MOSFET in the form of a diode through which a reference voltage flows;
A plurality of second MOSFETs connected to the first MOSFET and the current mirror form according to the ON state of the first switch MOSFET are provided corresponding to the input digital signal,
The sum of the size of the second MOSFET multiplied by the number is set corresponding to the binary weight of the input digital signal,
The first switch MOSFET is switch-controlled by a corresponding digital signal,
An output current is formed by synthesizing currents flowing through the plurality of second MOSFETs,
The source of the second MOSFET is connected to the output terminal of the first CMOS inverter circuit that receives the corresponding digital signal,
A second switch MOSFET is connected between the gate of the second MOSFET and the ground potential,
The first switch MOSFET and the second switch MOSFET are complementarily controlled by an input digital signal,
When the digital signal is logic 1, the first switch MOSFET is turned on and the second switch MOSFET is turned off, and the first CMOS inverter circuit forms a low level output signal,
When the digital signal is logic 0, the first switch MOSFET is turned off and the second switch MOSFET is turned on, and the first CMOS inverter circuit forms a high level output signal,
The PLL circuit according to claim 1, wherein the first MOSFET, the second MOSFET, and the first switch MOSFET are set to a lower threshold voltage than the second switch MOSFET.
上記第１ＭＯＳＦＥＴのソースは、第２ＣＭＯＳインバータ回路の出力端子に接続され、
上記第２ＣＭＯＳインバータ回路は、少なくともＤ／Ａ変換器が動作状態ではロウレベルの出力信号を形成することを特徴とするＰＬＬ回路。 In claim 14,
The source of the first MOSFET is connected to the output terminal of the second CMOS inverter circuit,
The PLL circuit according to claim 2, wherein the second CMOS inverter circuit forms a low-level output signal at least when the D / A converter is in an operating state.
上記電流制御発振器の発振信号に基づいて形成された周波数信号と基準信号とを受けて位相比較信号を形成する位相比較器と、
上記位相比較信号の低周波成分を取り出すループフィルタと、
上記ループフィルタで形成された出力電圧を受けて上記制御電流に含まれる第１電流に変換する電圧−電流変換器と、
上記電流制御発振器の自励発振周波数を上記基準信号に対応して変更するキャリブレーション回路を有し、
上記キャリブレーション回路の動作によって上記電流制御発振器の自励発振周波数が上記基準信号に対応して変更される時、上記ループフィルタは最大制御電圧の中間電圧を形成するよう制御されることを特徴とするＰＬＬ回路。 A current-controlled oscillator whose oscillation frequency is controlled in response to the control current;
A phase comparator that receives a frequency signal and a reference signal formed based on an oscillation signal of the current-controlled oscillator, and forms a phase comparison signal;
A loop filter for extracting a low frequency component of the phase comparison signal;
A voltage-current converter that receives an output voltage formed by the loop filter and converts the output voltage into a first current included in the control current;
A calibration circuit for changing the self-excited oscillation frequency of the current-controlled oscillator according to the reference signal;
When the self-excited oscillation frequency of the current controlled oscillator is changed corresponding to the reference signal by the operation of the calibration circuit, the loop filter is controlled to form an intermediate voltage of a maximum control voltage. PLL circuit.
上記ループフィルタは、上記位相比較器で形成されたアップ信号とダウン信号によりスイッチ制御されるチャージポンプ回路を含み、
上記キャリブレーション回路の動作が有効とされるときにはチャージポンプ回路を構成する２つのスイッチＭＯＳＦＥＴがオン状態にされて上記中間電圧を形成することを特徴とするＰＬＬ回路。 In claim 16,
The loop filter includes a charge pump circuit that is switch-controlled by an up signal and a down signal formed by the phase comparator,
A PLL circuit characterized in that when the operation of the calibration circuit is enabled, two switch MOSFETs constituting a charge pump circuit are turned on to form the intermediate voltage.
上記電流制御発振器の発振信号に基づいて形成された周波数信号と基準信号とを受けて位相比較信号を形成する位相比較器と、
上記位相比較信号の低周波成分を取り出すループフィルタと、
上記ループフィルタで形成された出力電圧を受けて上記制御電流に含まれる第１電流に変換する電圧−電流変換器と、
上記電流制御発振器の自励発振周波数を上記基準信号に対応して変更するキャリブレーション回路を有し、
ＰＬＬループでのＰＬＬ周波数可変レンジに対してオーバーフロー、アンダーフローの検出機能を持たせて上記キャリブレーション回路の所定ビットを再設定してＰＬＬ動作を継続的に動作させてなることを特徴とするＰＬＬ回路。 A current-controlled oscillator whose oscillation frequency is controlled in response to the control current;
A phase comparator that receives a frequency signal and a reference signal formed based on an oscillation signal of the current-controlled oscillator and forms a phase comparison signal;
A loop filter for extracting a low frequency component of the phase comparison signal;
A voltage-current converter that receives an output voltage formed by the loop filter and converts the output voltage into a first current included in the control current;
A calibration circuit for changing the self-excited oscillation frequency of the current-controlled oscillator according to the reference signal;
A PLL having a function of detecting an overflow or underflow with respect to a PLL frequency variable range in a PLL loop, resetting a predetermined bit of the calibration circuit, and continuously operating a PLL operation. circuit.
上記電流制御発振器の発振信号に基づいて形成された周波数信号と基準信号とを受けて位相比較信号を形成する位相比較器と、
上記位相比較信号の低周波成分を取り出すループフィルタと、
上記ループフィルタで形成された出力電圧を受けて上記制御電流に含まれる第１電流に変換する電圧−電流変換器と、
上記電流制御発振器の自励発振周波数を上記基準信号に対応して変更するキャリブレーション回路を有し、
上記電流制御発振器は、Ｄ／Ａ変換器で形成された第３電流を形成するＤ／Ａ変換器の入力に供給されるデジタル信号を最上位ビットから順に形成すると共に、最上位ビットを含む上位ビットについて複数通り仮設定し、そのうち下位ビットにより制御される可変周波数範囲が単調増加のものを選ぶ機能を有することを特徴とするＰＬＬ回路。
A current-controlled oscillator whose oscillation frequency is controlled in response to the control current;
A phase comparator that receives a frequency signal and a reference signal formed based on an oscillation signal of the current-controlled oscillator, and forms a phase comparison signal;
A loop filter for extracting a low frequency component of the phase comparison signal;
A voltage-current converter that receives an output voltage formed by the loop filter and converts the output voltage into a first current included in the control current;
A calibration circuit for changing the self-excited oscillation frequency of the current-controlled oscillator according to the reference signal;
The current controlled oscillator forms a digital signal supplied to the input of the D / A converter that forms the third current formed by the D / A converter in order from the most significant bit, and includes the uppermost bit including the most significant bit. A PLL circuit having a function of temporarily setting a plurality of bits and selecting a variable frequency range controlled by a lower bit monotonically increasing.
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