JP2005072478A

JP2005072478A - Semiconductor device and method for manufacturing the same

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Publication number: JP2005072478A
Application number: JP2003303199A
Authority: JP
Inventors: Hitoshi Kuriyama; 仁志栗山; Masao Yoshizawa; 正雄吉澤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-08-27
Filing date: 2003-08-27
Publication date: 2005-03-17

Abstract

<P>PROBLEM TO BE SOLVED: To establish both high early voltage and large collector current capabilities in a vertical pnp transistor. <P>SOLUTION: At the upper part of a p-type collector area 5b in a vertical pnp transistor, a second collector area 8b whose concentration is higher than that of the first collector area 5b is formed so that an external base area 12 can be surrounded. Thus, an early voltage can be increased by the p-type collector area 5b just under an intrinsic base area 14, and a collector resistance can be decreased by the second collector area 8 with a low resistance, and collector currents can be increased. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、縦型ＰＮＰトランジスタを形成した半導体装置、およびその半導体装置の製造方法に関するものである。 The present invention relates to a semiconductor device in which a vertical PNP transistor is formed, and a method for manufacturing the semiconductor device.

近年、縦型ＰＮＰトランジスタを形成した半導体装置の提案が数多くなされている。 In recent years, many proposals have been made on semiconductor devices in which vertical PNP transistors are formed.

従来提案されている一般的な縦型ＰＮＰトランジスタの半導体装置およびその製造方法として、特許文献１に開示されている方法を図３に示す断面図を参照して説明する。 As a conventionally proposed general vertical PNP transistor semiconductor device and method for manufacturing the same, a method disclosed in Patent Document 1 will be described with reference to a cross-sectional view shown in FIG.

図３において、Ｐ型シリコン基板１と、Ｐ型シリコン基板１上に積層されたＮ型エピタキシャル層４と、Ｐ型シリコン基板１上に設けたＮ型埋め込み領域２と、このＮ型埋め込み領域２を完全に囲むようにＮ型エピタキシャル層４を貫通したＰ型埋め込み分離領域３ａと、Ｐ型分離領域５ａと、Ｎ型埋め込み領域２上に設けられたＰ型埋め込みコレクタ領域３ｂと、Ｎ型エピタキシャル層４の表面からＰ型埋め込みコレクタ領域３ｂまで達するイオン注入で形成されたＰ型コレクタ領域５ｂと、Ｎ型エピタキシャル層４の表面からコレクタ埋め込み層５まで達するＰ型のコレクタ導出領域１０１と、Ｐ型コレクタ領域５ｂの表面にイオン注入で形成された真性べース領域１４と、真性べース領域１４表面に形成された外部べース領域１２と、真性べース領域１４表面に形成されたエミッタ領域１６と、コレクタ導出領域１０１の表面に重畳して形成されたＰ型コレクタコンタクト領域１０と、エピタキシャル層４の表面を被覆する酸化膜７と、この酸化膜７に設けたコンタクト孔を介してコレクタ電極１８とべース電極１９およびエミッタ電極２０によって構成されている。
特公平７−１３９６９号公報（第１図） In FIG. 3, a P-type silicon substrate 1, an N-type epitaxial layer 4 stacked on the P-type silicon substrate 1, an N-type buried region 2 provided on the P-type silicon substrate 1, and the N-type buried region 2 A P-type buried isolation region 3a penetrating the N-type epitaxial layer 4 so as to completely surround the P-type buried region, a P-type isolation region 5a, a P-type buried collector region 3b provided on the N-type buried region 2, and an N-type epitaxial layer. A P-type collector region 5b formed by ion implantation reaching the P-type buried collector region 3b from the surface of the layer 4, a P-type collector derivation region 101 reaching the collector buried layer 5 from the surface of the N-type epitaxial layer 4, and P An intrinsic base region 14 formed by ion implantation on the surface of the mold collector region 5b, and an external base region 12 formed on the surface of the intrinsic base region 14; An emitter region 16 formed on the surface of the active base region 14, a P-type collector contact region 10 formed so as to overlap the surface of the collector lead-out region 101, an oxide film 7 covering the surface of the epitaxial layer 4, A collector electrode 18, a base electrode 19, and an emitter electrode 20 are formed through contact holes provided in the oxide film 7.
Japanese Examined Patent Publication No. 7-13969 (FIG. 1)

しかしながら、前記従来の半導体装置およびその製造方法では、次のような問題を有していた。 However, the conventional semiconductor device and the manufacturing method thereof have the following problems.

すなわち、縦型ＰＮＰトランジスタが動作時に流れるコレクタ電流は、真性べース領域１４直下のＰ型コレクタ領域５ｂからＰ型埋め込みコレクタ領域３ｂとコレクタ導出領域１０１を通り、コレクタコンタクト領域１０へ流れていくが、Ｐ型コレクタ領域５ｂとＰ型埋め込みコレクタ領域３ｂは、ＰＮＰトランジスタのアーリー電圧を高くする目的で不純物濃度を低くしているため、コレクタ抵抗が高くなり、トランジスタの電流能力が低くなる。このため、縦型ＰＮＰトランジスタのコレクタ電流の電流密度を高めながらアーリー電圧やエミッタ−コレクタ耐圧を確保することができないという課題があった。 That is, the collector current that flows during the operation of the vertical PNP transistor flows from the P-type collector region 5b immediately below the intrinsic base region 14 to the collector contact region 10 through the P-type buried collector region 3b and the collector lead-out region 101. However, since the P-type collector region 5b and the P-type buried collector region 3b have a low impurity concentration for the purpose of increasing the Early voltage of the PNP transistor, the collector resistance increases and the current capability of the transistor decreases. For this reason, there has been a problem that the Early voltage and the emitter-collector breakdown voltage cannot be secured while increasing the current density of the collector current of the vertical PNP transistor.

本発明は、前記従来の課題を解決するものであり、真性ベース直下には不純物濃度が低いコレクタ領域を持ち、外部ベースの周りには不純物濃度を高めた第２のコレクタ領域によって、コレクタ電流の電流密度を高めながらアーリー電圧あるいはエミッタ−コレクタ耐圧を高くした縦型ＰＮＰトランジスタを備える半導体装置およびその製造方法を提供することを目的とする。 The present invention solves the above-described conventional problems, and a collector region having a low impurity concentration is provided immediately below the intrinsic base, and a collector current of the collector current is increased by a second collector region having an increased impurity concentration around the external base. It is an object of the present invention to provide a semiconductor device including a vertical PNP transistor in which an early voltage or an emitter-collector breakdown voltage is increased while increasing a current density, and a manufacturing method thereof.

前記目的を達成するため、本発明の半導体装置は、半導体装置埋め込みコレクタ領域と、前記埋め込みコレクタ領域上部に形成された第１のコレクタ領域と、前記第１のコレクタ領域内へ形成された外部ベース領域と真性ベース領域とを備えるとともに、前記外部ベース領域における前記第１のコレクタ領域との接合位置を前記真性ベース領域における前記第１のコレクタ領域との接合位置に対して上方に配設し、前記真性ベース領域における前記第１のコレクタ領域との接合位置と同じ深さに前記外部ベース領域を囲む位置に前記第１のコレクタ領域に対して不純物濃度を高くした第２のコレクタ領域を備えたものである。 In order to achieve the above object, a semiconductor device according to the present invention includes a semiconductor device buried collector region, a first collector region formed on the buried collector region, and an external base formed in the first collector region. A region and an intrinsic base region, and a bonding position with the first collector region in the external base region is disposed above the bonding position with the first collector region in the intrinsic base region, A second collector region having an impurity concentration higher than that of the first collector region at a position surrounding the external base region at the same depth as the junction position with the first collector region in the intrinsic base region; Is.

また、本発明の半導体装置の製造方法は、埋め込みコレクタ領域を形成する工程と、前記埋め込みコレクタ領域上部に達するように表面から第１のコレクタ領域を形成する工程と、前記第１のコレクタ領域内へ外部ベース領域を形成する工程と、前記第１のコレクタ領域内へ前記外部ベース領域における前記第１のコレクタ領域との接合位置より下方に真性ベース領域を形成する工程と、前記真性ベース領域における前記第１のコレクタ領域との接合位置と同じ深さに前記外部ベース領域を囲む位置に前記第１のコレクタ領域に対して不純物濃度を高くした第２のコレクタ領域を形成する工程とを含んでいる。 The method for manufacturing a semiconductor device according to the present invention includes a step of forming a buried collector region, a step of forming a first collector region from the surface so as to reach the upper portion of the buried collector region, and a step in the first collector region. Forming an external base region, forming an intrinsic base region in the first collector region below a junction position with the first collector region in the external base region, and in the intrinsic base region Forming a second collector region having an impurity concentration higher than that of the first collector region at a position surrounding the external base region at the same depth as the junction position with the first collector region. Yes.

本発明は、真性ベース直下には不純物濃度が低い第１のコレクタ領域を持ち、外部ベースの周りには不純物濃度を高めた第２のコレクタ領域によって、コレクタ電流の電流密度を高めながらアーリー電圧あるいはエミッタ−コレクタ耐圧を高くした縦型ＰＮＰトランジスタを備える半導体装置を提供することができる。 The present invention has a first collector region having a low impurity concentration immediately below the intrinsic base, and a second collector region having a high impurity concentration around the external base, while increasing the current density of the collector current while increasing the current density of the collector current. A semiconductor device including a vertical PNP transistor having a high emitter-collector breakdown voltage can be provided.

以下、本発明の実施形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は本発明の実施形態における半導体装置の構成を説明するための断面図である。 FIG. 1 is a cross-sectional view for explaining a configuration of a semiconductor device according to an embodiment of the present invention.

図１において、１はＰ型シリコン基板、２はＮ型埋め込み領域、３ａはＰ型埋め込み分離領域、３ｂはＰ型埋め込みコレクタ領域、４はＮ型エピタキシャル層、５ａはＰ型分離領域、５ｂはＰ型コレクタ領域（第１のコレクタ領域）、６はＮ型拡散領域、７は酸化膜、８ａはＰ型分離チャネルストッパー領域、８ｂは第２のコレクタ領域、９は第１のＰ型ポリシリコン膜、１０はコレクタコンタクト領域、１１はＮ型ポリシリコン膜、１２は外部ベース領域、１３は第１の絶縁膜、１４は真性ベース領域、１５は第２のＰ型ポリシリコン膜、１６はエミッタ領域、１７は第２の絶縁膜、１８はコレクタ電極、１９はベース電極、２０はエミッタ電極である。 In FIG. 1, 1 is a P-type silicon substrate, 2 is an N-type buried region, 3a is a P-type buried isolation region, 3b is a P-type buried collector region, 4 is an N-type epitaxial layer, 5a is a P-type isolation region, and 5b is P-type collector region (first collector region), 6 is an N-type diffusion region, 7 is an oxide film, 8a is a P-type isolation channel stopper region, 8b is a second collector region, and 9 is a first P-type polysilicon. 10 is a collector contact region, 11 is an N-type polysilicon film, 12 is an external base region, 13 is a first insulating film, 14 is an intrinsic base region, 15 is a second P-type polysilicon film, and 16 is an emitter. A region, 17 is a second insulating film, 18 is a collector electrode, 19 is a base electrode, and 20 is an emitter electrode.

図２（ａ）〜（ｃ）は本実施形態における半導体装置の製造方法を説明するための断面図であり、図２（ａ）〜（ｃ）を参照して本実施形態の半導体装置の製造方法について説明する。 2A to 2C are cross-sectional views for explaining a method for manufacturing a semiconductor device according to the present embodiment. With reference to FIGS. 2A to 2C, the semiconductor device according to the present embodiment is manufactured. A method will be described.

まず、図２（ａ）に示すように、Ｐ型シリコン基板１に、例えばアンチモンをイオン注入し、１２００℃，３０分程度の熱処理を実施し、縦型ＰＮＰトランジスタのコレクタ領域をＰ型シリコン基板から分離するＮ型埋め込み領域２を形成する。その後、例えばボロンをイオン注入し、９００℃，３０分程度の熱処理によってＰ型埋め込み分離領域３ａと縦型ＰＮＰトランジスタのＰ型埋め込みコレクタ領域３ｂを形成する。 First, as shown in FIG. 2A, for example, antimony is ion-implanted into a P-type silicon substrate 1 and heat treatment is performed at 1200 ° C. for about 30 minutes, and the collector region of the vertical PNP transistor is formed as a P-type silicon substrate. An N-type buried region 2 is formed to be separated from the first. Thereafter, for example, boron is ion-implanted, and the P-type buried isolation region 3a and the P-type buried collector region 3b of the vertical PNP transistor are formed by heat treatment at 900 ° C. for about 30 minutes.

そして、Ｐ型シリコン基板１に例えば約２μｍのＮ型エピタキシャル層４を形成する。その後、例えばレジストをマスクとして、ボロンおよびリンを所定の領域にイオン注入し、１１００℃，１００分程度の熱処理を実施し、Ｐ型埋め込み分離領域３ａと接続し素子間の分離をするＰ型分離領域５ａと、Ｐ型埋め込みコレクタ領域３ｂと接続して縦型ＰＮＰトランジスタのＰ型コレクタ領域５ｂと、Ｎ型埋め込み領域２と接続して縦型ＰＮＰトランジスタのＰ型埋め込みコレクタ領域３ｂおよびＰ型コレクタ領域５ｂをＰ型シリコン基板１から分離するＮ型拡散領域６を形成する。 Then, an N-type epitaxial layer 4 of about 2 μm, for example, is formed on the P-type silicon substrate 1. Thereafter, for example, boron and phosphorus are ion-implanted into a predetermined region using a resist as a mask, and a heat treatment is performed at 1100 ° C. for about 100 minutes to connect to the P-type buried isolation region 3a and to isolate elements. The P type collector region 5b of the vertical PNP transistor connected to the region 5a and the P type buried collector region 3b, and the P type buried collector region 3b and the P type collector of the vertical PNP transistor connected to the N type buried region 2 An N type diffusion region 6 that separates the region 5b from the P type silicon substrate 1 is formed.

さらに、酸化膜７を形成した後に、例えば厚いレジストマクスによって選択酸化膜７を付き抜けた位置にボロンをイオン注入し、Ｐ型分離チャネルストッパー領域８ａおよび第２のコレクタ領域８ｂを形成する。 Further, after the oxide film 7 is formed, boron is ion-implanted at a position where the selective oxide film 7 has been removed by, for example, a thick resist mask to form a P-type separation channel stopper region 8a and a second collector region 8b.

次に、図２（ｂ）に示すように、例えばＣＶＤ法によってＮ型エピタキシャル層４の上部全面にポリシリコン膜を成長させ、レジストマスクによってボロンをイオン注入し、その後再びレジストマスクを用いてリンをイオン注入し、そのポリシリコン膜をエッチングによって所定の形状にし、第１のＰ型ポリシリコン膜９とＮ型ポリシリコン膜１１を形成する。その後、酸素雰囲気の中、９００℃，３０分程度の熱処理を実施し、第１のＰ型ポリシリコン膜９，Ｎ型ポリシリコン膜１１およびＰ型コレクタ領域５ｂの表面に第１の絶縁膜１３を形成すると共に、コレクタコンタクト領域１０と外部ベース領域１２を形成する。その後、例えばボロンを第１の絶縁膜１３を付き抜けてイオン注入し、真性ベース領域１４を形成する。 Next, as shown in FIG. 2B, a polysilicon film is grown on the entire upper surface of the N-type epitaxial layer 4 by, eg, CVD, boron is ion-implanted with a resist mask, and then phosphorus is again used with the resist mask. Then, the polysilicon film is etched into a predetermined shape, and a first P-type polysilicon film 9 and an N-type polysilicon film 11 are formed. Thereafter, heat treatment is performed at 900 ° C. for about 30 minutes in an oxygen atmosphere, and the first insulating film 13 is formed on the surfaces of the first P-type polysilicon film 9, the N-type polysilicon film 11 and the P-type collector region 5b. And the collector contact region 10 and the external base region 12 are formed. Thereafter, for example, boron is passed through the first insulating film 13 and ion-implanted to form the intrinsic base region 14.

次に、図２（ｃ）に示すように、ポリシリコン膜を成長した後に、例えばボロンをイオン注入し、エッチング処理によって第２のＰ型ポリシリコン膜１５を形成する。その後、例えばＢＰＳＧ膜を第２の絶縁膜１７として成長させて、その後、酸化雰囲気中にて、第２のコレクタ領域に８５０℃，６０分程度のリフロー処理を実施し、第２の絶縁膜１７の表面の平坦化を行うと共にエミッタ領域１６を形成する。 Next, as shown in FIG. 2C, after the polysilicon film is grown, for example, boron is ion-implanted, and a second P-type polysilicon film 15 is formed by an etching process. Thereafter, for example, a BPSG film is grown as the second insulating film 17, and then a reflow process is performed at 850 ° C. for about 60 minutes in the second collector region in an oxidizing atmosphere. And the emitter region 16 is formed.

その後、第２の絶縁膜１７の所定の領域を開孔し、その後、第１のＰ型ポリシリコン膜９，Ｎ型ポリシリコン膜１１および第２のＰ型ポリシリコン膜１５に接続するコレクタ電極１８，ベース電極１９およびエミッタ電極２０を形成する。 Thereafter, a predetermined region of the second insulating film 17 is opened, and then a collector electrode connected to the first P-type polysilicon film 9, the N-type polysilicon film 11, and the second P-type polysilicon film 15 18, a base electrode 19 and an emitter electrode 20 are formed.

以上の製造方法によって形成された半導体装置は、縦型ＰＮＰトランジスタのＰ型コレクタ領域５ｂの上部に第２のコレクタ領域８ｂを持つことによって、真性ベース領域１４直下のＰ型コレクタ領域５ｂによってアーリー電圧を高め、低抵抗の第２のコレクタ領域８によってコレクタ抵抗が下がり、コレクタ電流を大きくすることができる。 The semiconductor device formed by the above manufacturing method has the second collector region 8b above the P-type collector region 5b of the vertical PNP transistor, so that an early voltage is generated by the P-type collector region 5b immediately below the intrinsic base region 14. The collector resistance can be lowered and the collector current can be increased by the second collector region 8 having a low resistance.

本発明は、縦型ＰＮＰトランジスタ，バイポーラトランジスタを形成した半導体装置、およびその半導体装置の製造方法に用いて有効である。 The present invention is effective for use in a semiconductor device in which a vertical PNP transistor and a bipolar transistor are formed, and a method for manufacturing the semiconductor device.

本発明の実施形態における半導体装置の構成を説明するための断面図Sectional drawing for demonstrating the structure of the semiconductor device in embodiment of this invention. （ａ）〜（ｃ）は本実施形態における半導体装置の製造方法を説明するための断面図(A)-(c) is sectional drawing for demonstrating the manufacturing method of the semiconductor device in this embodiment. 従来の半導体装置の構成を説明するための断面図Sectional drawing for demonstrating the structure of the conventional semiconductor device

符号の説明Explanation of symbols

１Ｐ型シリコン基板
２Ｎ型埋め込み領域
３ａＰ型埋め込み分離領域
３ｂＰ型埋め込みコレクタ領域
４Ｎ型エピタキシャル層
５ａＰ型分離領域
５ｂＰ型コレクタ領域（第１のコレクタ領域）
６Ｎ型拡散領域
７酸化膜
８ａＰ型分離チャネルストッパー領域
８ｂ第２のコレクタ領域
９第１のＰ型ポリシリコン膜
１０コレクタコンタクト領域
１１Ｎ型ポリシリコン膜
１２外部ベース領域
１３第１の絶縁膜
１４真性ベース領域
１５第２のＰ型ポリシリコン膜
１６エミッタ領域
１７第２の絶縁膜
１８コレクタ電極
１９ベース電極
２０エミッタ電極 1 P-type silicon substrate 2 N-type buried region 3a P-type buried isolation region 3b P-type buried collector region 4 N-type epitaxial layer 5a P-type isolation region 5b P-type collector region (first collector region)
6 N-type diffusion region 7 Oxide film 8a P-type isolation channel stopper region 8b Second collector region 9 First P-type polysilicon film 10 Collector contact region 11 N-type polysilicon film 12 External base region 13 First insulating film 14 Intrinsic base region 15 Second P-type polysilicon film 16 Emitter region 17 Second insulating film 18 Collector electrode 19 Base electrode 20 Emitter electrode

Claims

埋め込みコレクタ領域と、前記埋め込みコレクタ領域上部に形成された第１のコレクタ領域と、前記第１のコレクタ領域内へ形成された外部ベース領域と真性ベース領域とを備えるとともに、前記外部ベース領域における前記第１のコレクタ領域との接合位置を前記真性ベース領域における前記第１のコレクタ領域との接合位置に対して上方に配設し、前記真性ベース領域における前記第１のコレクタ領域との接合位置と同じ深さに前記外部ベース領域を囲む位置に前記第１のコレクタ領域に対して不純物濃度を高くした第２のコレクタ領域を備えたことを特徴とする半導体装置。 A buried collector region; a first collector region formed on the buried collector region; an external base region formed in the first collector region; and an intrinsic base region; A junction position with the first collector region is disposed above the junction position with the first collector region in the intrinsic base region, and a junction position with the first collector region in the intrinsic base region; A semiconductor device comprising a second collector region having an impurity concentration higher than that of the first collector region at a position surrounding the external base region at the same depth.

埋め込みコレクタ領域を形成する工程と、前記埋め込みコレクタ領域上部に達するように表面から第１のコレクタ領域を形成する工程と、前記第１のコレクタ領域内へ外部ベース領域を形成する工程と、前記第１のコレクタ領域内へ前記外部ベース領域における前記第１のコレクタ領域との接合位置より下方に真性ベース領域を形成する工程と、前記真性ベース領域における前記第１のコレクタ領域との接合位置と同じ深さに前記外部ベース領域を囲む位置に前記第１のコレクタ領域に対して不純物濃度を高くした第２のコレクタ領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 Forming a buried collector region; forming a first collector region from the surface so as to reach the upper portion of the buried collector region; forming an external base region in the first collector region; Forming an intrinsic base region into one collector region below the junction position with the first collector region in the external base region, and the same junction position with the first collector region in the intrinsic base region Forming a second collector region having an impurity concentration higher than that of the first collector region at a position surrounding the external base region in a depth.