JP2005071075A - Bus bridge circuit - Google Patents
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Abstract
Description
この発明は、CPUとI/O回路間にあって、データバス幅の違いに対応した制御動作を可能とするバスブリッジ回路に関する。 The present invention relates to a bus bridge circuit between a CPU and an I / O circuit that enables a control operation corresponding to a difference in data bus width.
現在一般に使用されているCPUには、16ビットのデータバス構成で、32ビットのデータアクセスを可能とするものがある(例えば、NEC社製の「VR14131」参照)。かかる命令の実行時には、連続したアドレスに対して16ビットアクセスを2回繰り返すデータ処理が行われるが、1回目のアクセス時には16ビットアクセスか32ビットアクセスかが判別できない。そこで、各回にアクセスされるアドレスに対応し、データを上位16ビットと下位16ビットに振り分け、2回に分けて16ビットデータとしてデータ処理されることが一般的であった。
しかしながら、CPUからアクセスされる周辺I/O回路によっては、16ビットずつ2回に分けてアクセスすると正常に動作せず、32ビットの同時アクセスが要求されるものも存在する。本発明はかかる不都合に鑑みてなされたものであって、16ビット幅のデータバスを有するCPUから32ビット幅のI/O回路に対して32ビットアクセス可能とするバスブリッジ回路を提供することを目的とする。 However, there are some peripheral I / O circuits accessed from the CPU that do not operate normally when divided into 16 bits and are accessed twice, and require 32-bit simultaneous access. The present invention has been made in view of such inconveniences, and provides a bus bridge circuit that allows 32-bit access to a 32-bit I / O circuit from a CPU having a 16-bit data bus. Objective.
本発明にかかるバスブリッジ回路10は、図1にその全体的な構成を概略的に示す如く、CPU14と、そのCPU14よりデータバス幅が広いI/O回路18の間にあって、データバス幅の違いに対応したデータ受け渡し動作を可能とするものである。
A bus bridge circuit 10 according to the present invention, as schematically shown in FIG. 1, is between a
そして、CPU14から送られるアドレス信号および制御信号の内容を解析し、所定のアドレス信号と制御信号を前記I/O回路18に送る制御部20と、I/O回路18からCPU14に対するデータの読み出し時に動作し、データバス幅の縮小を可能とするデータ読出部22と、CPU14からI/O回路18に対するデータの書き込み時に動作し、データバス幅の拡大を可能とするデータ書込部24とを備えている。
Then, the contents of the address signal and control signal sent from the
データ読出部22は、CPU14側の第1のデータバス12と、I/O回路18側の第2のデータバス16間にあって、第2のデータバス16から第1のデータバス12に向け、第1のデータバス12で規定されるバス幅のデータの出力時期を規制可能とする第1のバッファ手段と、第2のデータバス16のバス幅と、第1のデータバス12のバス幅の差に対応したデータを一時記憶可能とする第1のラッチ手段とを備えている。
The
そして、制御部20で、I/O回路18からCPU14に対するデータの読み出し動作が確認されると、第1のバッファ手段を介して前記第2のデータバス16中における所定ビット数分のデータを送る一方、残りのビット数分のデータは第1のラッチ手段に保持する制御が行われる。更に、連続したアドレスからのデータの読み出し動作が確認されると、再度データの読み出し動作を経ることなく、第1のラッチ手段に保持したデータをCPU14に向けて出力するものである。
When the controller 20 confirms the data read operation from the I /
またデータ書込部24は、CPU14側の第1のデータバス12と、I/O回路18側の第2のデータバス16間にあって、第1のデータバス12のバス幅のデータを一時記憶可能とする第2のラッチ手段と、前記第2のデータバス16のバス幅と第1のデータバス12のバス幅の差に対応したデータの出力時期を規制可能とする第2のバッファ手段とを備えている。
The
制御部20において、前記CPU14からI/O回路18に対するデータの書き込み動作が確認されると、このデータを第2のラッチ手段に保持する制御が行われ、更に連続したアドレスに対するデータの書込みが確認されると、第2のラッチ手段に保持したデータと第2のバッファ手段から出力されるデータとを同時にI/O回路18に向けて出力する一方、連続したアドレスに対するデータの書込みが確認されない場合には、前記した第2のラッチ手段に保持したデータのみをI/O回路18に送る。
When the data write operation from the
本発明は上記のごとく、ラッチ手段とバッファ手段を備え、アクセスするアドレスが連続することが判定されると32ビットを単位としてアクセス可能とすることにより、従来の16ビット幅のデバイスばかりでなく、32ビットのデータバス幅を有するI/O回路に対しても誤動作することなく32ビットアクセスが可能となり、更に従来行われていた2回に分割された16ビットアクセスよりも、命令の実行時間を短縮することが可能となる。 As described above, the present invention includes a latch unit and a buffer unit, and when it is determined that addresses to be accessed are continuous, it can be accessed in units of 32 bits. 32-bit access can be performed without malfunction even for an I / O circuit having a 32-bit data bus width, and the instruction execution time can be reduced compared to the 16-bit access that was divided twice. It can be shortened.
本発明にかかるバスブリッジ回路10は、図1にその全体的な構成を示すごとく、16ビットのバス幅を有する第1のデータバス12に接続されたCPU14と、32ビットのバス幅を有する第2のデータバス16に接続されたI/O回路18の間にあって、両者のバス幅の違いに対応したデータ処理を可能とするものである。
As shown in FIG. 1, the bus bridge circuit 10 according to the present invention has a
なお本実施例にあっては、ASIC技術を利用し、回路全体をゲートアレイにより1チップ化した例を示すがこれに限らず、各構成部分を個別に回路構成するなど、その実際の回路構成技術については限定されるものではなく、種々変更して実施できることは勿論である。回路の一部をプログラムによりファームウェア化することもできる。 In the present embodiment, an example in which the entire circuit is made into one chip by using a gate array using ASIC technology is shown, but the present invention is not limited to this, and the actual circuit configuration such as individual circuit configuration of each component is shown. Of course, the technology is not limited, and various modifications can be made. A part of the circuit can be converted into firmware by a program.
ここでバスブリッジ回路10は、主として全体的な制御動作を受け持つ制御部20と、データの読み出し時に動作するデータ読出部22と、データの書き込み時に動作するデータ書込部24とから構成される。
Here, the bus bridge circuit 10 includes a control unit 20 mainly responsible for the overall control operation, a
制御部20は、アドレスデコーダ26と判定回路28を備える。ここでアドレスデコーダ26は、図4〜図7に例示する如く、CPU14側から第1のアドレスデータ30と第1の制御信号群32とを入力し、I/O回路18に向けて第2のアドレスデータ34と第2の制御信号群36とを出力可能とするものである。
The control unit 20 includes an
判定回路28は、入力される第1のアドレスデータ30と第1の制御信号群32の変化を調べ、データ読出部22とデータ書込部24に向けて、第3および第4の制御信号群38・40を出力可能とする。なお、判定回路28の詳細な動作については後記する。
The
データ読出部22は、1つのラッチ回路42と、2つのバッファ回路44・46とから構成される。第1のラッチ回路42は、16ビット分のデータ幅を有するレジスタであって、出力側を第1のデータバス12に接続する一方、入力側を第2のデータバス16における上位16ビットに接続する。そして、制御部20から出力される第3の制御信号38の入力と連動してI/O回路18から上位16ビット分のデータを取り込んで一時記憶させ、制御信号38の入力と連動してCPU14に向けて16ビット分のデータを同時に出力可能とする。
The
第1および第2の2つのバッファ回路44・46はともに、16ビット分のデータ幅を有し、制御信号38の入力時期に対応して、I/O回路18側からCPU14に向けたデータの出力時期を規制可能とする。更に、第1のバッファ回路44を第2のデータバス16における上位16ビットに接続し、第2のバッファ回路46を下位16ビットに接続することにより、上位および下位の16ビット分のデータを選択的に、CPU14に対して出力可能とする。
Both the first and
データ書込部24もデータ読出部22と略同様の構成であって、16ビット分のデータ幅を有するレジスタで構成される1つのラッチ回路48と、2つのバッファ回路50・52とから構成される。ここで第2のラッチ回路48は、入力側を第1のデータバス12に接続する一方、出力側を第2のデータバス16における下位16ビットに接続する。そして、制御部20から出力される第4の制御信号40の入力と連動し、CPU14から出力される16ビット分のデータを取り込んで一時記憶させる一方、制御信号40の入力と連動し、下位16ビット分のデータとしてI/O回路18に向け出力可能とする。
The
第3および第4の2つのバッファ回路50・52はともに、16ビット分のデータ幅を有し、制御信号40の入力時期に対応して、CPU14側からI/O回路18側に向けたデータの出力時期を規制可能とする。更に、第3のバッファ回路50を第2のデータバス16における下位16ビットに接続し、第4のバッファ回路52を上位16ビットに接続することにより、I/O回路18における上位および下位の16ビット分のデータを選択的に出力可能とする。
Both the third and
次に図2および図3に示す流れ図および図4〜図7の波形図に基づき、判定回路28による、データ読出部22およびデータ書込部24の具体的な制御動作の内容を詳細に説明する。先ず、判定回路28によって、CPU14によるI/O回路18からのデータ読み出しが開始されたことが図4および図5に例示する各信号から判定されると、図2のステップST11から始まるデータリード工程が開始される。
Next, based on the flowcharts shown in FIGS. 2 and 3 and the waveform diagrams of FIGS. 4 to 7, specific control operations of the
かかる工程に入ると、ステップST11でアドレス30が「4」で割り切れるか否かを調べる。「4」で割り切れない場合は、32ビットデータにおける上位16ビットと判定できる。そこで、ステップST12において該当のアドレスに対してリードアクセスし、第1バッファ回路44を介して第2データバス16中の上位アドレスをCPU14に送ることにより、16ビットアクセスによるデータの読出しを終了する。
When entering this step, it is checked in step ST11 whether the
次に、ステップST11の判定がYESであれば、ステップST14でI/O回路18から第2データバス16に32ビット分のデータを一度に読み出す。そして、読み出した32ビットのうち、下位16ビットを第2バッファ回路46を介してCPU14にデータ出力する(ステップST15)と同時に、上位16ビットを第1ラッチ回路42に書き込む(ステップST16)。
Next, if the determination in step ST11 is YES, 32-bit data is read from the I /
次の読出しサイクルに入ると、ステップST17で、例えば図5(a)に示すIOCS信号により連続するアドレス30aへのアクセスが判定されると32ビットアクセスと判断されるので、I/O回路18にはデータの読出し命令を送ることなく、第1ラッチ回路42に保存しておいた上位16ビット分のデータをCPU14に向けて送ることにより、32ビット分のデータ読み出しが完了する(ステップST18)。
When the next read cycle is entered, in step ST17, for example, if access to the
次に、CPU14がデータの書き込み処理を開始したことが図6および図7の信号群から判定された場合、図3のステップST21で先ず8ビットアクセスか否かを調べ、そうであるとステップST22に移って、そのライトデータとアドレスを用いてI/O回路18に対するライトアクセスを行う。
Next, when it is determined from the signal group in FIG. 6 and FIG. 7 that the
次に、ステップST21の判定がNOである場合、次のステップST23でアドレス30が「4」で割り切れるか否かを調べ、割り切れない場合は上位16ビットに対する書き込みと判断されるので、ステップST22で図6の如くライトアクセスを行う。
Next, when the determination in step ST21 is NO, it is determined whether or not the
ステップST23の判定がYESの場合、ステップST24でライトデータを第2ラッチ回路48に保存したあと、ステップST25でIOCS信号から連続アクセスか否かを判定する。連続アクセスでない場合は16ビットアクセスと判定できるので、ステップST26に移り、第2ラッチ回路48に保存しておいた下位16ビットのデータを用いてI/O回路18に対する16ビットのライトアクセスを行う。
If the determination in step ST23 is YES, the write data is stored in the
逆に連続アクセスの場合は、32ビットアクセスと判断できるので、その時にCPU14から出力されているデータを第4バッファ回路52を介して上位16ビットとし、第2ラッチ回路48に保存されていたデータを下位16ビットとする32ビットのデータを同時に第2データバス16に出力することにより、図7の如く32ビットによるライトアクセスが行われるのである(ステップST27)。
On the other hand, in the case of continuous access, it can be determined that 32-bit access is made. Therefore, the data output from the
10 バスブリッジ回路
12 第1のデータバス
14 CPU
16 第2のデータバス
18 I/O回路
20 制御部
22 データ読出部
24 データ書込部
26 アドレスデコーダ
28 判定回路
30 第1のアドレスデータ
32 第1の制御信号群
34 第2のアドレスデータ
36 第2の制御信号群
38 第3の制御信号群
40 第4の制御信号群
42 第1ラッチ回路
44 第1バッファ回路
46 第2バッファ回路
48 第2ラッチ回路
50 第3バッファ回路
52 第4バッファ回路
10
16 Second Data Bus 18 I / O Circuit 20
Claims (3)
前記CPUから送られるアドレスデータおよび制御信号の内容を解析し、所定のアドレスデータと制御信号を前記I/O回路に送る制御部と、
前記I/O回路からCPUに向けたデータ読出し時に動作し、データバス幅の縮小を可能とするデータ読出部とを備え、
該データ読出部は、
前記CPU側の第1のデータバスと、I/O回路側の第2のデータバス間にあって、第2のデータバスから第1のデータバスに向け、該第1のデータバスで規定されるバス幅のデータの出力時期を規制可能とするバッファ手段と、
前記第2のデータバスのバス幅と、第1のデータバスのバス幅の差に対応したデータを一時記憶可能とするラッチ手段とを備え、
前記制御部において、前記I/O回路からCPUに対するデータの読み出しが確認されると、前記バッファ手段を介して前記第2のデータバス中における所定ビット数分のデータを送る一方、残りのビット数分のデータはラッチ手段に保持する制御が行われ、
更に連続したアドレスに対するデータの読出しが確認されると、前記ラッチ手段に保持したデータをCPUに向けて出力することを特徴とするバスブリッジ回路。 A bus bridge circuit between a CPU and an I / O circuit having a data bus width wider than the CPU and enabling a data transfer operation corresponding to a difference in the data bus width;
Analyzing the contents of the address data and control signals sent from the CPU, and sending predetermined address data and control signals to the I / O circuit;
A data reading unit that operates at the time of data reading from the I / O circuit to the CPU and enables reduction of the data bus width;
The data reading unit
A bus defined by the first data bus between the first data bus on the CPU side and the second data bus on the I / O circuit side, from the second data bus toward the first data bus. Buffer means capable of regulating the output timing of the width data;
Latch means for temporarily storing data corresponding to the difference between the bus width of the second data bus and the bus width of the first data bus;
When the controller confirms reading of data from the I / O circuit to the CPU, the controller sends data for a predetermined number of bits in the second data bus via the buffer means, while the remaining number of bits. The minute data is controlled to be held in the latch means,
Further, when it is confirmed that data is read from consecutive addresses, the data held in the latch means is outputted to the CPU.
前記CPUから送られるアドレスデータおよび制御信号の内容を解析し、所定のアドレスデータと制御信号を前記I/O回路に送る制御部と、
前記CPUからI/O回路に対するデータ書込時に動作し、データバス幅の拡大を可能とするデータ書込部とを備え、
該データ書込部は、
前記CPU側の第1のデータバスと、I/O回路側の第2のデータバス間にあって、前記第1のデータバスのバス幅のデータを一時記憶可能とするラッチ手段と、前記第2のデータバスのバス幅と第1のデータバスのバス幅の差に対応したデータの出力時期を規制可能とするバッファ手段とを備え、
前記アドレスデコーダで、前記CPUからI/O回路に対するデータの書き込みが確認されると、該データをラッチ手段に保持する制御が行われ、
更に連続したアドレスに対するデータの書込みが確認されると、ラッチ手段に保持したデータとバッファ手段から出力されるデータとを同時にI/O回路に向けて出力する一方、
連続したアドレスに対するデータの書込みが確認されない場合には、前記ラッチ手段に保持したデータのみをI/O回路に送ることを特徴とするバスブリッジ回路。 A bus bridge circuit between a CPU and an I / O circuit having a data bus width wider than the CPU and enabling a data transfer operation corresponding to a difference in the data bus width;
Analyzing the contents of the address data and control signals sent from the CPU, and sending predetermined address data and control signals to the I / O circuit;
A data writing section that operates at the time of data writing from the CPU to the I / O circuit, and that enables an expansion of the data bus width;
The data writing unit
Latch means between the first data bus on the CPU side and the second data bus on the I / O circuit side for temporarily storing data of the bus width of the first data bus, and the second data bus Buffer means capable of regulating the output timing of data corresponding to the difference between the bus width of the data bus and the bus width of the first data bus;
When the address decoder confirms that the CPU writes data to the I / O circuit, control is performed to hold the data in the latch means.
When it is confirmed that data has been written to consecutive addresses, the data held in the latch means and the data output from the buffer means are simultaneously output to the I / O circuit,
A bus bridge circuit, wherein when data writing to successive addresses is not confirmed, only the data held in the latch means is sent to the I / O circuit.
前記CPUから送られるアドレスデータおよび制御信号の内容を解析し、所定のアドレスデータと制御信号を前記I/O回路に送る制御部と、
前記I/O回路からCPUに対するデータ読出し時に動作し、データバス幅の縮小を可能とするデータ読出部と、
前記CPUからI/O回路に対するデータ書込時に動作し、データバス幅の拡大を可能とするデータ書込部とを備え、
前記データ読出部は、
前記CPU側の第1のデータバスと、I/O回路側の第2のデータバス間にあって、第2のデータバスから第1のデータバスに向け、該第1のデータバスで規定されるバス幅のデータの出力時期を規制可能とする第1のバッファ手段と、
前記第2のデータバスのバス幅と、第1のデータバスのバス幅の差に対応したデータを一時記憶可能とする第1のラッチ手段とを備え、
前記アドレスデコーダで、前記I/O回路からCPUに対するデータの読み込みが確認されると、前記第1のバッファ手段を介して前記第2のデータバス中における所定ビット数分のデータを送る一方、残りのビット数分のデータは第1のラッチ手段に保持する制御が行われ、
更に連続したアドレスに対するデータの読出しが確認されると、第1のラッチ手段に保持したデータをCPUに向けて出力するものであり、
前記データ書込部は、
前記CPU側の第1のデータバスと、I/O回路側の第2のデータバス間にあって、前記第1のデータバスのバス幅のデータを一時記憶可能とする第2のラッチ手段と、前記第2のデータバスのバス幅と第1のデータバスのバス幅の差に対応したデータの出力時期を規制可能とする第2のバッファ手段とを備え、
前記制御部で、前記CPUからI/O回路に対するデータの書き込みが確認されると、該データを第2のラッチ手段に保持する制御が行われ、
更に連続したアドレスに対するデータの書込みが確認されると、第2のラッチ手段に保持したデータと第2のバッファ手段から出力されるデータとを同時にI/O回路に向けて出力する一方、
連続したアドレスに対するデータの書込みが確認されない場合には、前記第2のラッチ手段に保持したデータのみをI/O回路に送ることを特徴とするバスブリッジ回路。
A bus bridge circuit between a CPU and an I / O circuit having a data bus width wider than the CPU and enabling a data transfer operation corresponding to a difference in the data bus width;
Analyzing the contents of the address data and control signals sent from the CPU, and sending predetermined address data and control signals to the I / O circuit;
A data reading unit that operates when data is read from the I / O circuit to the CPU, and enables reduction of the data bus width;
A data writing section that operates at the time of data writing from the CPU to the I / O circuit, and that enables an expansion of the data bus width;
The data reading unit
A bus defined by the first data bus between the first data bus on the CPU side and the second data bus on the I / O circuit side, from the second data bus toward the first data bus. First buffer means capable of regulating the output timing of the width data;
First latch means capable of temporarily storing data corresponding to the difference between the bus width of the second data bus and the bus width of the first data bus;
When the address decoder confirms reading of data from the I / O circuit to the CPU, the data corresponding to the predetermined number of bits in the second data bus is sent through the first buffer means, while the rest The number of bits of data is controlled to be held in the first latch means,
Further, when it is confirmed that data is read from consecutive addresses, the data held in the first latch means is output to the CPU.
The data writing unit
A second latch means located between the first data bus on the CPU side and the second data bus on the I / O circuit side for temporarily storing data of the bus width of the first data bus; Second buffer means capable of regulating the output timing of data corresponding to the difference between the bus width of the second data bus and the bus width of the first data bus;
When the controller confirms writing of data from the CPU to the I / O circuit, control is performed to hold the data in the second latch means.
When it is confirmed that data has been written to consecutive addresses, the data held in the second latch means and the data output from the second buffer means are simultaneously output to the I / O circuit,
A bus bridge circuit, wherein when data writing to consecutive addresses is not confirmed, only the data held in the second latch means is sent to the I / O circuit.
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