JP2005069970A - Ic tester - Google Patents
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Abstract
Description
本発明は、複数ピンから多段階電圧を出力する被試験対象、例えば液晶駆動ドライバ等を試験するICテスタに関し、プリント基板間の配線を抑制しつつ、高速化を図ったICテスタに関するものである。 The present invention relates to an IC tester for testing an object to be tested that outputs a multi-stage voltage from a plurality of pins, for example, a liquid crystal drive driver, etc., and relates to an IC tester that achieves high speed while suppressing wiring between printed circuit boards. .
液晶駆動ドライバは、複数ピンから多段階(多階調)電圧を出力し、液晶ディスプレイを駆動している。このような液晶駆動ドライバを試験するICテスタは、例えば特許文献1等に記載されている。以下図3を用いて説明する。 The liquid crystal drive driver outputs a multi-stage (multi-gradation) voltage from a plurality of pins to drive the liquid crystal display. An IC tester for testing such a liquid crystal drive driver is described in, for example, Japanese Patent Application Laid-Open No. H10-228707. This will be described below with reference to FIG.
図3において、被試験対象(以下DUTと略す)1は例えば液晶駆動ドライバで、複数ピンから多段階電圧を出力する。スイッチ2は、DUT1のピンを選択する。A/Dコンバータ3は、スイッチ2からの出力を入力し、デジタルデータに変換する。メモリ4は、A/Dコンバータ3からのデジタルデータを格納する。デジタル信号処理部(以下DSPと略す)5は、メモリ4のデジタルデータにより、DUT1の良否判定を行う。
In FIG. 3, an object to be tested (hereinafter abbreviated as DUT) 1 is, for example, a liquid crystal drive driver, which outputs a multistage voltage from a plurality of pins. The
このような装置の動作を以下に説明する。DUT1は、多段階電圧を出力する。そして、スイッチ2がDUT1のピンを順番に選択し、出力する。この出力を、A/Dコンバータ3は、デジタルデータに変換し、メモリ4に格納する。そして、DSP5は、メモリ4のデジタルデータにより、各ピンの出力電圧の絶対値の大きさ、ピン間の出力電圧のバラツキの大きさ、最大値、最小値、総和などを演算処理して、DUT1の良否の判定を行う。
The operation of such an apparatus will be described below. The DUT 1 outputs a multistage voltage. Then, the
しかし、このような従来の構成によれば、DUT1の各ピンの出力電圧の測定にあたり、DUT1の各ピンの出力電圧をスイッチ2で切り換えて、A/Dコンバータ3に入力しているので、かなりの測定時間を要する。
However, according to such a conventional configuration, when the output voltage of each pin of DUT 1 is measured, the output voltage of each pin of DUT 1 is switched by
このような測定所要時間を短縮する方法として、特許文献1の図1に示されるように、A/Dコンバータ3をDUT1のピンごとに設け、並列にDUT1の各ピンの出力電圧を取込み、1つの演算部により演算する方法も考えられる。しかし、近年の液晶駆動ドライバのピン数は、800ピンまで増加しており、1つの演算部で演算すると、演算に時間がかかってしまう。 As a method for shortening the time required for such measurement, as shown in FIG. 1 of Patent Document 1, an A / D converter 3 is provided for each pin of the DUT 1, and the output voltage of each pin of the DUT 1 is taken in parallel. A method of calculating with two calculation units is also conceivable. However, the number of pins of a liquid crystal drive driver in recent years has increased to 800 pins, and it takes a long time to calculate if one arithmetic unit is used.
また、ICテスタはテストヘッド内に複数のプリント基板を搭載し、1つのプリント基板がDUT1の例えば48ピンに対応し、試験を行っているが、800ピンのデータをプリント基板間を配線し、1つの演算部で演算を行うと、配線が難しいという問題点があった。 In addition, the IC tester has a plurality of printed circuit boards mounted in the test head, and one printed circuit board corresponds to, for example, 48 pins of DUT 1 and performs a test, but the data of 800 pins is wired between the printed circuit boards, When calculation is performed by one calculation unit, there is a problem that wiring is difficult.
そこで、本発明の目的は、プリント基板間の配線を抑制しつつ、高速化を図ったICテスタを実現することにある。 SUMMARY OF THE INVENTION An object of the present invention is to realize an IC tester that increases the speed while suppressing wiring between printed circuit boards.
このような課題を達成するために、本発明のうち請求項1記載の発明は、
複数ピンから多段階電圧を出力する被試験対象を試験するICテスタにおいて、
前記被試験対象の複数ピン系統ごとに設けられ、前記被試験対象の多段階電圧をデジタルデータに変換し、演算を行う複数の第1のプリント基板と、
この第1のプリント基板の演算結果を入力し、全ピンに対する演算を行う第2のプリント基板と
を有することを特徴とするものである。
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In an IC tester that tests a device under test that outputs multi-stage voltages from multiple pins,
A plurality of first printed circuit boards that are provided for each of a plurality of pin systems to be tested, convert the multi-stage voltage of the test target into digital data, and perform calculations;
It has a second printed circuit board for inputting the calculation result of the first printed circuit board and performing operations for all pins.
請求項2記載の発明は、請求項1記載の発明において、
第1のプリント基板は、
被試験対象のピン系統ごとに設けられ、デジタルデータに変換するA/Dコンバータと、
このA/Dコンバータのデジタルデータにより演算を行う第1の演算回路と
を有し、
第2のプリント基板は、
前記第1の演算回路からの演算結果から全ピンに対する演算を行う第2の演算回路と
を有することを特徴とする請求項1記載のICテスタ。
The invention according to
The first printed circuit board is
An A / D converter which is provided for each pin system to be tested and converts to digital data;
A first arithmetic circuit that performs an operation on the digital data of the A / D converter,
The second printed circuit board is
The IC tester according to claim 1, further comprising: a second arithmetic circuit that performs an operation on all pins based on a calculation result from the first arithmetic circuit.
請求項3記載の発明は、請求項2記載の発明において、
第1のプリント基板は、
被試験対象の多段階電圧と期待値電圧の差電圧を出力する差電圧発生部と、
この差電圧発生部の差電圧を増幅し、A/Dコンバータに出力する電圧増幅器と
を具備したことを特徴とするものである。
The invention according to claim 3 is the invention according to
The first printed circuit board is
A differential voltage generator that outputs a differential voltage between the multi-stage voltage of the test object and the expected value voltage;
And a voltage amplifier that amplifies the difference voltage of the difference voltage generator and outputs the amplified voltage to the A / D converter.
請求項4記載の発明は、請求項1記載の発明において、
第1のプリント基板は、
被試験対象の複数ピン系統を切り換える切換部と、
この切換部の出力をデジタルデータに変換するA/Dコンバータと、
このA/Dコンバータのデジタルデータにより演算を行う第1の演算回路と
を有し、
第2のプリント基板は、
前記第1の演算回路の演算結果から全ピンに対する演算を行う第2の演算回路と
を有することを特徴とするものである。
The invention according to claim 4 is the invention according to claim 1,
The first printed circuit board is
A switching section for switching a multi-pin system to be tested;
An A / D converter for converting the output of the switching unit into digital data;
A first arithmetic circuit that performs an operation on the digital data of the A / D converter,
The second printed circuit board is
And a second arithmetic circuit that performs an operation on all pins from the arithmetic result of the first arithmetic circuit.
請求項5記載の発明は、請求項1〜4のいずれかに記載の発明において、
第1のプリント基板と第2のプリント基板とをテストヘッドに備えたことを特徴とするものである。
The invention according to claim 5 is the invention according to any one of claims 1 to 4,
The test head includes a first printed board and a second printed board.
本発明によれば、複数の第1のプリント基板で、被試験対象の複数ピン系列ごとに、出力をデジタルデータに変換し、演算を行い、この演算結果により第2のプリント基板が全ピンに対する演算を行うので、プリント基板間の配線を抑制しつつ、高速化を図ることができる。 According to the present invention, the plurality of first printed circuit boards convert the output into digital data for each of the plurality of pin groups to be tested, perform an operation, and the operation result results in the second printed circuit board for all pins. Since the calculation is performed, it is possible to increase the speed while suppressing wiring between printed circuit boards.
以下本発明を図面を用いて詳細に説明する。図1は本発明の一実施例を示した構成図である。ここで、図3と同一のものは同一符号を付し説明を省略する。 Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. Here, the same components as those in FIG.
図1において、テストヘッドTHはDUT1と電気的に接続する。テストヘッドTHは複数、例えば、28枚のピンエレクトロニクスカード6、プリント基板7を搭載する。ピンエレクトロニクスカード6は第1のプリント基板で、DUT1の複数ピン系統ごとに設けられ、DUT1の多段階電圧をデジタルデータに変換し、演算を行う。そして、ピンエレクトロニクスカード6は、複数、例えば、48個のA/Dコンバータ61、演算回路62、メモリ63等から構成される。A/Dコンバータ61は、DUT1のピン系統ごとに設けられ、デジタルデータに変換する。演算回路62は、A/Dコンバータ61のデジタルデータにより最大値、最小値、総和等の演算を行い、メモリ63に測定データ(デジタルデータ)、最大値、最小値、総和等の演算結果を格納する。プリント基板7は、演算回路71、メモリ72からなり、28枚のピンエレクトロニクスカード6の演算結果を入力し、全ピンに対する最大値、最小値、総和等の演算を行う。演算回路71は、ピンエレクトロニクスカード6から最大値、最小値、総和等の演算結果を受け取り、全体の最大値、最小値、総和等を演算すると共に、ピンエレクトロニクスカード6から測定データ(デジタルデータ)を受け取り、メモリ72に格納する。
In FIG. 1, the test head TH is electrically connected to the DUT 1. The test head TH has a plurality of, for example, 28 pin electronics cards 6 and a printed
このような装置の動作を以下に説明する。DUT1は、多段階電圧をピンエレクトロニクスカード6に出力する。そして、ピンエレクトロニクスカード6のA/Dコンバータ61が、DUT1の各ピンの出力をデジタルデータに変換し、演算回路62に出力する。演算回路62は、デジタルデータの測定誤差の補正や最大値、最小値、総和などを演算処理して、メモリ63に格納する。そして、演算回路62はメモリ63の測定データ(デジタルデータ)、最大値、最小値、総和などの演算結果をプリント基板7に送る。プリント基板7の演算回路71は、測定データをメモリ72に格納すると共に、演算結果から、全ピンに対する最大値、最小値、総和などを演算して、メモリ72に格納する。このメモリ72に格納された最大値、最小値、総和などの演算結果により、図示しない本体の演算回路によりDUT1の良否の判定を行う。このような動作をテスト項目ごとに繰り返す。
The operation of such an apparatus will be described below. The DUT 1 outputs a multistage voltage to the pin electronics card 6. Then, the A /
このように、複数のピエンエレクトロニクスカード6で、DUT1の複数ピン系列ごとに、出力をデジタルデータに変換し、演算を行い、この演算結果によりプリント基板7が全ピンに対する演算を行うので、プリント基板間の配線を抑制しつつ、高速化を図ることができる。
As described above, the plurality of piene electronics cards 6 convert the output into digital data for each of the plurality of pin series of the DUT 1 and perform an operation, and the printed
次にピンエレクトロニクスカード6の他の構成を図2に示し説明する。ここで、図1と同一のものは同一符号を付し説明を省略する。 Next, another configuration of the pin electronics card 6 will be described with reference to FIG. Here, the same components as those shown in FIG.
図2において、D/Aコンバータ64は、DUT1の多段階電圧に対応した期待値電圧を出力する。差電圧発生部65は、DUT1のピンごとに設けられ、DUT1の多段階電圧とD/Aコンバータ64の期待値電圧の差電圧を出力する。電圧増幅器(以下PGAと略す)66は、差電圧発生部64の差電圧を、利得を可変し増幅し、A/Dコンバータ61に出力する。
In FIG. 2, the D /
このような装置の動作を説明する。DUT1は、多段階電圧をピンエレクトロニクスカード6に出力し、ピンエレクトロニクスカード6のD/Aコンバータ64は期待値電圧を出力する。差電圧発生部65が、DUT1の出力とD/Aコンバータ64の出力との差電圧を出力する。この差電圧をPGA66を介して入力し、A/Dコンバータ61がデジタルデータに変換し、演算回路62に出力する。以下図1に示す装置の同様に、演算回路62は、デジタルデータの測定誤差の補正や最大値、最小値、総和などを演算処理して、メモリ63に格納する。そして、演算回路62はメモリ63の測定データ(デジタルデータ)、最大値、最小値、総和などの演算結果をプリント基板7に送る。プリント基板7の演算回路71は、測定データをメモリ72に格納すると共に、演算結果から、全ピンに対する最大値、最小値、総和などを演算して、メモリ72に格納する。このメモリ72に格納された最大値、最小値、総和などの演算結果により、図示しない本体の演算回路によりDUT1の良否の判定を行う。このような動作をテスト項目ごとに繰り返す。
The operation of such an apparatus will be described. The DUT 1 outputs a multistage voltage to the pin electronics card 6, and the D /
なお、本発明はこれに限定されるものではなく、ピンエレクトロニクスカード6に1つのA/Dコンバータ61を設け、DUT1の48ピンを切り換える切換部を設け、1つのA/Dコンバータ61に与える構成にしてもよい。
The present invention is not limited to this, and a configuration in which one A /
また、メモリ63を設け、一時格納後、演算回路62がプリント基板7に送る構成を示したが、メモリ63をなくし、演算回路62が演算後直接プリント基板7に出力する構成にしてもよい。
In addition, although the configuration in which the
1 DUT
6 ピンエレクトロニクスカード
61 A/Dコンバータ
62 演算回路
65 差電圧発生部
66 電圧増幅器
7 プリント基板
71 演算回路
TH テストヘッド
1 DUT
6-pin electronics card 61 A /
Claims (5)
前記被試験対象の複数ピン系統ごとに設けられ、前記被試験対象の多段階電圧をデジタルデータに変換し、演算を行う複数の第1のプリント基板と、
この第1のプリント基板の演算結果を入力し、全ピンに対する演算を行う第2のプリント基板と
を有することを特徴とするICテスタ。 In an IC tester that tests a device under test that outputs multi-stage voltages from multiple pins,
A plurality of first printed circuit boards that are provided for each of a plurality of pin systems to be tested, convert the multi-stage voltage of the test target into digital data, and perform calculations;
An IC tester comprising: a second printed circuit board for inputting the operation result of the first printed circuit board and performing operations for all pins.
被試験対象のピン系統ごとに設けられ、デジタルデータに変換するA/Dコンバータと、
このA/Dコンバータのデジタルデータにより演算を行う第1の演算回路と
を有し、
第2のプリント基板は、
前記第1の演算回路の演算結果から全ピンに対する演算を行う第2の演算回路と
を有することを特徴とする請求項1記載のICテスタ。 The first printed circuit board is
An A / D converter which is provided for each pin system to be tested and converts to digital data;
A first arithmetic circuit that performs an operation on the digital data of the A / D converter,
The second printed circuit board is
2. The IC tester according to claim 1, further comprising: a second arithmetic circuit that performs an operation on all pins based on an arithmetic result of the first arithmetic circuit.
被試験対象の多段階電圧と期待値電圧の差電圧を出力する差電圧発生部と、
この差電圧発生部の差電圧を増幅し、A/Dコンバータに出力する電圧増幅器と
を具備したことを特徴とする請求項2記載のICテスタ。 The first printed circuit board is
A differential voltage generator that outputs a differential voltage between the multi-stage voltage of the test object and the expected value voltage;
3. The IC tester according to claim 2, further comprising a voltage amplifier that amplifies the difference voltage of the difference voltage generator and outputs the amplified voltage to the A / D converter.
被試験対象の複数ピン系統を切り換える切換部と、
この切換部の出力をデジタルデータに変換するA/Dコンバータと、
このA/Dコンバータのデジタルデータにより演算を行う第1の演算回路と
を有し、
第2のプリント基板は、
前記第1の演算回路の演算結果から全ピンに対する演算を行う第2の演算回路と
を有することを特徴とする請求項1記載のICテスタ。 The first printed circuit board is
A switching section for switching a multi-pin system to be tested;
An A / D converter for converting the output of the switching unit into digital data;
A first arithmetic circuit that performs an operation on the digital data of the A / D converter,
The second printed circuit board is
2. The IC tester according to claim 1, further comprising: a second arithmetic circuit that performs an operation on all pins based on an arithmetic result of the first arithmetic circuit.
The IC tester according to claim 1, wherein the test head includes a first printed board and a second printed board.
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Application Number | Priority Date | Filing Date | Title |
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JP2003302863A JP2005069970A (en) | 2003-08-27 | 2003-08-27 | Ic tester |
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Cited By (2)
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---|---|---|---|---|
KR100815537B1 (en) | 2005-10-11 | 2008-03-20 | 요코가와 덴키 가부시키가이샤 | Ic tester |
JP2008076091A (en) * | 2006-09-19 | 2008-04-03 | Yokogawa Electric Corp | Ic tester and testing method |
-
2003
- 2003-08-27 JP JP2003302863A patent/JP2005069970A/en not_active Withdrawn
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JP2008076091A (en) * | 2006-09-19 | 2008-04-03 | Yokogawa Electric Corp | Ic tester and testing method |
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