JP2005051241A - Multilayer gate semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、集積回路及びその集積回路を製造する方法に関する。より詳細には、本発明は、歪チャンネル層を有する２層若しくは３層ゲートを備える半導体デバイスに関する。また、本発明は、シリコン−ゲルマニウムフィン部（fin）を有する半導体デバイスに関する。 The present invention relates to an integrated circuit and a method of manufacturing the integrated circuit. More particularly, the present invention relates to a semiconductor device comprising a two-layer or three-layer gate having a strained channel layer. The present invention also relates to a semiconductor device having a silicon-germanium fin.
現在の最新の半導体チップは、１８０ナノメートルの回路加工寸法を有する技術により特徴づけられる。一方、加工寸法が１３０ナノメートルの技術により製造された素子が、市場に行き渡り始めている。工業プランでは、２００４年には９０ナノメートルの技術を、２００７年には５６ナノメートルの技術を、２０１０年には４５ナノメートルの技術を、２０１３年には３２ナノメートルの技術を、２０１６年には２２ナノメートルの技術を提供することになっている。このスケジュールは、２００１年において半導体工業協会（ＳＩＡ）により規定された、半導体のための国際技術ロードマップに示されている。このスケジュールは、以前に予想されていたものより早く、より小さなチップへと移っている。主なトランジスタスケーリングの中で、解決すべき課題は、ゲート酸化膜をより薄くしなければならないことである。ゲート酸化膜をより薄くすることにより、オン電流がより高くなり、そのため半導体デバイスにおけるスイッチング速度が上昇し、オフ電流がより小さくなり、そのような酸化物ゲートのスケーリングを可能にする閾値電圧が低下し、使用する供給電圧をより低くすることができ、チャンネル層の移動度が低下し、一連のソース／ドレイン領域の抵抗がより小さくなる。これらの予測されたスケーリング条件を満たすため、非古典的なＣＭＯＳ（相補型金属酸化物半導体）デバイス及び金属ゲート材料及び高ｋゲート絶縁体などの新規な材料が、現在研究中である。 Current state-of-the-art semiconductor chips are characterized by a technology with circuit processing dimensions of 180 nanometers. On the other hand, devices manufactured using a technology with a processing dimension of 130 nanometers are beginning to reach the market. Industrial plans include 90 nanometer technology in 2004, 56 nanometer technology in 2007, 45 nanometer technology in 2010, 32 nanometer technology in 2013, 2016 Will provide 22 nanometer technology. This schedule is shown in the International Technology Roadmap for Semiconductors, defined in 2001 by the Semiconductor Industry Association (SIA). The schedule is moving to smaller chips faster than previously expected. Among main transistor scaling, the problem to be solved is that the gate oxide must be thinner. By making the gate oxide thinner, the on-current is higher, which increases the switching speed in the semiconductor device, lowers the off-current, and lowers the threshold voltage that allows scaling of such oxide gates. However, the supply voltage used can be lower, the mobility of the channel layer is lowered, and the resistance of the series of source / drain regions becomes smaller. In order to meet these predicted scaling requirements, new materials such as non-classical CMOS (complementary metal oxide semiconductor) devices and metal gate materials and high-k gate insulators are currently under investigation.
そのような非古典的ＣＭＯＳデバイスの一つは、多層ゲートデバイスである。この多層ゲートデバイスには、いわゆるＦｉｎＦＥＴデバイスを含む。典型的なＦｉｎＦＥＴデバイスにおいて、ゲートは少なくとも部分的にチャンネル領域を囲んでおり、古典的な平面型デバイスとは対照的である。この平面型デバイスでは、ゲート電極は、チャンネル領域の上部の単一の面上に形成される。ここでは、チャンネル領域は基板の一部である。ＦｉｎＦＥＴトランジスタでは、半導体フィン部は、ソース領域とドレイン領域とを接続する。ゲート材料を、フィン部をまたぐように形成し、フィン部の側面の少なくとも一部にゲート構造を形成する。このゲート構造により、水平なチャンネル層が、ソースとドレイン間の、フィン部の表面近くに形成される。それゆえ、ＦｉｎＦＥＴの電気的幅長は、第一にフィン部の高さにより決定され、第２にフィン部の外形幅長により決定される。しかし、そのようなＦｉｎＦＥＴデバイスの性能を改善するため（例えば、チャンネル内のキャリアの移動度を増加させるなど）、付加的な測定が必要とされる。 One such non-classical CMOS device is a multilayer gate device. This multi-layer gate device includes a so-called FinFET device. In a typical FinFET device, the gate at least partially surrounds the channel region, as opposed to a classic planar device. In this planar device, the gate electrode is formed on a single surface above the channel region. Here, the channel region is a part of the substrate. In the FinFET transistor, the semiconductor fin portion connects the source region and the drain region. A gate material is formed so as to straddle the fin portion, and a gate structure is formed on at least a part of the side surface of the fin portion. With this gate structure, a horizontal channel layer is formed between the source and drain near the surface of the fin portion. Therefore, the electrical width of the FinFET is first determined by the height of the fin part, and secondly by the outer width of the fin part. However, additional measurements are required to improve the performance of such FinFET devices (eg, increasing the mobility of carriers in the channel).
平面型デバイスにおけるホールキャリアに対するキャリア移動度を改善するため実施されているある方法は、シリコン上にシリコン−ゲルマニウムを成長させることにより形成されるチャンネル層を使用することである。そのような方法の具体例が、米国特許出願第６,４７５,８６９号（'８６９特許）に記載されている。'８６９特許では、エピタキシャルシリコン／ゲルマニウムチャンネル領域を有する２層ゲートトランジスタを製造する方法が開示されている。所望の幅長を有するシリコンフィン部を形成した後、シリコン−ゲルマニウム層をフィン部の側面上に設け、そして、フィン部の上面をキャップ層で被覆する。このシリコンゲルマニウム層を形成した後、ＦｉｎＦＥＴの通常の製造方法を続ける。
そのようなデバイス配置が、ホールのキャリア移動度を改善し、電子とホールの両方のキャリア移動度を改善するための技術が望まれている。 Such a device arrangement would improve the hole carrier mobility, and a technique for improving both electron and hole carrier mobility is desired.
第１発明では、基板、この基板上に形成された第一コンタクト領域及び第２コンタクト領域、上記第１コンタクト領域と第２コンタクト領域との間に形成され、上記第１コンタクト領域と第２コンタクト領域とを接続する半導体フィン部を備え、
上記半導体フィン部が、歪みを緩和したシリコン−ゲルマニウムコアを有することを特徴とする半導体デバイスを開示している。
In the first invention, the substrate, the first contact region and the second contact region formed on the substrate, the first contact region and the second contact region are formed between the first contact region and the second contact region. A semiconductor fin portion for connecting the region,
Disclosed is a semiconductor device wherein the semiconductor fin portion has a silicon-germanium core with relaxed strain.
本発明の具体的な実施形態では、半導体デバイスは、基板、上記基板に上に形成されたソース領域及びドレイン領域、及び上記ソース領域とドレイン領域との間に形成され上記ソース領域とドレイン領域とを接続する半導体フィン部、上記半導体フィン部上をまたぐように形成されたゲートを備え、
半導体フィン部は、少なくともその側面に沿って、ゲートに接触する層、及びこの層に接触する歪緩和シリコン−ゲルマニウムコアとを備えることを特徴とする。
In a specific embodiment of the present invention, a semiconductor device includes a substrate, a source region and a drain region formed on the substrate, and the source region and the drain region formed between the source region and the drain region. A semiconductor fin portion for connecting the semiconductor fin portion, and a gate formed so as to straddle the semiconductor fin portion,
The semiconductor fin portion includes a layer in contact with the gate and a strain relaxation silicon-germanium core in contact with the layer at least along a side surface thereof.
ゲートと歪緩和シリコン−ゲルマニウムコア間の層は、III族元素若しくはＶ族元素から選ばれる元素を含んでいても良い。別の実施の形態では、この層はシリコン若しくはゲルマニウムを含有していても良い。また、この層は、半導体フィン部の側面及び上面に沿って延在してもよいし、又はこの側面のみに沿って延在しても良い。 The layer between the gate and the strain relaxation silicon-germanium core may contain an element selected from a group III element or a group V element. In another embodiment, this layer may contain silicon or germanium. Further, this layer may extend along the side surface and the upper surface of the semiconductor fin portion, or may extend along only this side surface.
別の実施の形態では、この発明に係る半導体デバイスは、基板、この基板上に形成された第１コンタクト領域と第２コンタクト領域、上記第１コンタクト領域と第２コンタクト領域との間に形成され、上記第１コンタクト領域と第２コンタクト領域とを接続する半導体フィン部を備え、
上記半導体フィン部が、少なくともその側面に沿って、歪緩和シリコン−ゲルマニウムコア層上に形成された層を有することを特徴とする。この層は、III族元素若しくはＶ族元素から選ばれる少なくとも一つを含有していてもよく、別の実施の形態では、シリコン若しくはゲルマニウムを含有していても良い。
In another embodiment, a semiconductor device according to the present invention is formed between a substrate, a first contact region and a second contact region formed on the substrate, and the first contact region and the second contact region. A semiconductor fin portion connecting the first contact region and the second contact region,
The semiconductor fin portion has a layer formed on the strain relaxation silicon-germanium core layer along at least a side surface thereof. This layer may contain at least one selected from group III elements or group V elements, and in another embodiment, may contain silicon or germanium.
第２発明では、第１発明に係る半導体デバイスを製造する方法を開示している。この方法は、ソース、ドレイン及び上記ソースとドレインとの間に形成され、上記ソースとドレインとを接続するフィン部を備える基板を準備する工程を含む。このフィン部を、第１半導体材料により形成する。この方法は、さらに、第２および第３半導体材料の合金層を上記フィン部の少なくとも側面上に蒸着させる工程と、この合金層を少なくとも部分的に酸化させ、第２半導体材料の酸化物層を形成し、そして、第１および第３半導体材料の合金を形成する工程とを含んでいてもよい。さらに、この方法は、上記酸化物層を除去する工程を含んでいても良い。ある実施形態では、この方法は、上記フィン部の少なくとも側面上に第４の半導体材料の層を積層させる工程を含んでいても良い。ここでは、この第１および第２半導体材料はシリコンを含んでいる。第３の半導体材料はゲルマニウムを含んでいてもよい。一方、第４の半導体材料はシリコンを含んでいても良い。第２および第３半導体材料の合金層は、フィン部のみの露出表面上に選択的に蒸着させる。これら露出表面は、フィン部の側面および上面であってもよく、別の実施形態では、フィン部の側面のみであっても良い。第１および第３半導体材料を含む合金は、歪みを緩和された物体を形成する。 The second invention discloses a method of manufacturing a semiconductor device according to the first invention. The method includes the steps of providing a substrate having a source, a drain, and a fin portion formed between the source and the drain and connecting the source and the drain. The fin portion is formed from a first semiconductor material. The method further includes the steps of depositing an alloy layer of the second and third semiconductor materials on at least the side surface of the fin portion, oxidizing the alloy layer at least partially, and forming an oxide layer of the second semiconductor material. Forming and then forming an alloy of the first and third semiconductor materials. Furthermore, this method may include a step of removing the oxide layer. In an embodiment, the method may include a step of laminating a fourth semiconductor material layer on at least a side surface of the fin portion. Here, the first and second semiconductor materials include silicon. The third semiconductor material may contain germanium. On the other hand, the fourth semiconductor material may contain silicon. The alloy layers of the second and third semiconductor materials are selectively deposited on the exposed surfaces of the fin portions only. These exposed surfaces may be the side surfaces and top surface of the fin portion, or in other embodiments, only the side surfaces of the fin portion. The alloy comprising the first and third semiconductor materials forms an object with reduced strain.
添付の図面は、本発明及び実施形態を示している。分かりやすくするため、デバイスは簡潔に描いている。実施形態及びオプションを全て示しているというわけではなく、そのため、本発明を図面の内容に限定すべきではない。様々な図面において、同一の部品を参照する場合、同一の数字を付している。 The accompanying drawings illustrate the present invention and embodiments. The device is drawn concisely for clarity. Not all embodiments and options are shown, so the present invention should not be limited to the content of the drawings. In the various drawings, the same reference numerals are used to refer to the same parts.
図面に関して説明する。本発明に係る具体的な実施形態を以下の詳細な説明の中に記載している。しかし、本発明を実施する他の同様な実施形態若しくは方法が多数存在することは、当業者であれば自明であろう。 The drawings will be described. Specific embodiments according to the invention are described in the detailed description below. However, it will be apparent to those skilled in the art that there are many other similar embodiments or methods for practicing the present invention.
本発明の具体的な実施形態では、歪チャンネルＦｉｎＦＥＴデバイスは、少なくとも２つのゲートを備える。このＦｉｎＦＥＴのフィン部は、シリコン−ゲルマニウムおよびその上に形成された歪シリコン層からなるコアを備える。さらに、このＦｉｎＦＥＴは、歪シリコン層を被覆するゲート誘電体層およびゲート電極層を備える。 In a specific embodiment of the invention, the strained channel FinFET device comprises at least two gates. The fin portion of the FinFET includes a core made of silicon-germanium and a strained silicon layer formed thereon. The FinFET further includes a gate dielectric layer and a gate electrode layer covering the strained silicon layer.
これから、図２Ａに関して説明する。本発明の実施形態に係るＦｉｎＦＥＴデバイスを示している。基板（１）上に存在する半導体層（２）に、ＦｉｎＦＥＴデバイスを形成する。この基板（１）は、例えばシリコン、ゲルマニウムなどの半導体基板を含んでいてもよい。別の実施形態では、この基板は、基板（１）の上面に絶縁層を備え、半導体層（２）とともに、２つの具体例として、シリコンオンインシュレータ（ＳＯＩ）基板若しくはゲルマニウムオンインシュレータ（ＧｅＯＩ）基板を形成してもよい。ある実施形態では、この半導体層（２）に他の半導体デバイスを形成している。これは、トレンチ分離法、電界酸化法、メサ絶縁法等の既知の分離技術を使用して、分離することができる。 Reference is now made to FIG. 2A. 1 illustrates a FinFET device according to an embodiment of the present invention. A FinFET device is formed in the semiconductor layer (2) present on the substrate (1). The substrate (1) may include a semiconductor substrate such as silicon or germanium. In another embodiment, the substrate comprises an insulating layer on the top surface of the substrate (1) and, together with the semiconductor layer (2), two specific examples are a silicon on insulator (SOI) substrate or a germanium on insulator (GeOI) substrate. May be formed. In one embodiment, another semiconductor device is formed in the semiconductor layer (2). This can be isolated using known isolation techniques such as trench isolation, field oxidation, and mesa insulation.
ＦｉｎＦＥＴデバイスは、フィン部（５）により接続されているソース（３）およびドレイン（４）を備える。使用される特定のプロセスフローに従って、ソース（３）、ドレイン（４）およびフィン部（５）を、半導体材料からなる単一の層（２）に形成しても良いし、また、別の実施形態では、異なる半導体材料層に形成しても良い。ゲート絶縁体層およびゲート電極層（両方とも不図示）を有するゲート（６）を形成し、少なくとも３つの側面上でフィン部（５）を被覆する。この実施形態では、ＦｉｎＦＥＴのチャンネル層は、フィン部（５）の一部である。このフィン部（５）は、ゲート（６）と接触し、さらにゲート（６）により電気的な作用を受ける。 The FinFET device comprises a source (3) and a drain (4) connected by a fin (5). Depending on the particular process flow used, the source (3), drain (4) and fins (5) may be formed in a single layer (2) of semiconductor material, or another implementation. In the form, they may be formed in different semiconductor material layers. A gate (6) having a gate insulator layer and a gate electrode layer (both not shown) is formed and covers the fin portion (5) on at least three sides. In this embodiment, the channel layer of the FinFET is a part of the fin portion (5). The fin portion (5) is in contact with the gate (6) and is further electrically acted by the gate (6).
ＦｉｎＦＥＴのゲート（６）に沿った断面を図２Ｂに示している。図２Ｂは、ゲート（６）が、フィン部（５）の、基板（１）に面しない表面（１２）、例えば上面（１２ｂ）及び両側面（１２ａ）を囲んでいる。フィン部の上面に厚いゲート誘電体層を備える実施形態において、フィン部の垂直な側面（１２ａ）、即ち、フィン部表面の、基板（１）に対して斜めに形成された面に沿って、反転が起こるダブルゲートデバイスが得られる。薄いゲート絶縁層を備える実施形態では、フィン部の上面（１２ｂ）において反転を起こしても良い。 A cross section along the gate (6) of the FinFET is shown in FIG. 2B. In FIG. 2B, the gate (6) surrounds the surface (12) of the fin portion (5) that does not face the substrate (1), such as the upper surface (12b) and both side surfaces (12a). In an embodiment comprising a thick gate dielectric layer on the top surface of the fin portion, along the vertical side surface (12a) of the fin portion, i.e., the surface of the fin portion surface formed obliquely with respect to the substrate (1), A double gate device in which inversion occurs is obtained. In the embodiment including a thin gate insulating layer, inversion may occur on the upper surface (12b) of the fin portion.
この具体例のような、シリコン−ゲルマニウム物体若しくはコア（７）、およびこの上に形成された歪シリコン層（８）とを備えるフィン部（５）を断面図に示す。所望の特性を有する歪シリコン層を得るため、下地のシリコン−ゲルマニウム物体（７）は、歪シリコン層（８）が形成されるこれらの表面に沿って均一な格子特性を有する。これらの表面に沿ったほぼ全てのポイントにおいて、この表面に対して垂直の方向の格子の組成は、略同じである。ある実施形態では、物体（７）の格子定数がバルク状の歪緩和シリコン−ゲルマニウム層の格子定数と略同一であることが好ましい。このバルク状の歪緩和シリコン−ゲルマニウム層は、所定の同様のゲルマニウム含有量を有する。半導体物体（７）は、歪みを緩和した、好ましくは結晶性の層である。 A fin section (5) comprising a silicon-germanium object or core (7) and a strained silicon layer (8) formed thereon is shown in a sectional view, as in this example. In order to obtain a strained silicon layer having the desired properties, the underlying silicon-germanium object (7) has uniform lattice properties along these surfaces on which the strained silicon layer (8) is formed. At almost every point along these surfaces, the composition of the lattice in the direction perpendicular to this surface is substantially the same. In an embodiment, it is preferable that the lattice constant of the object (7) is substantially the same as the lattice constant of the bulk strain relaxation silicon-germanium layer. This bulk strain relaxation silicon-germanium layer has a predetermined similar germanium content. The semiconductor body (7) is a strained, preferably crystalline layer.
半導体物体（７）は、１００ｎｍ（ナノメートル）以下、５０ｎｍ以下、若しくは２５ｎｍ以下の外形幅長Ｗｆおよびチャンネル長（即ちフィン部（５）とゲート（６）とが重複している部分）Ｌｆを有する。歪緩和コア層（７）が、半導体材料の合金、例えばゲルマニウムで合金化されたシリコンにより形成されている実施形態では、合金を形成している元素の含有量は、個々の実施形態によって決まる。この歪緩和コア層（７）の露出面の少なくとも一部の上に、歪みを有する、好ましくは結晶性の層（８）を形成する。この歪シリコン層（８）を、歪緩和シリコン−ゲルマニウムコア層（７）上に形成する場合、このコア層の中に５０％、３５％若しくは１５％以下のゲルマニウムを含有すべきである。ゲルマニウム層（８）を、歪緩和シリコン−ゲルマニウムコア層（７）上に形成する場合、このコア層は、６０％以上のゲルマニウムを含有することが好ましい。 The semiconductor object (7) has an outer width Wf and a channel length (that is, a portion where the fin portion (5) and the gate (6) overlap) Lf of 100 nm (nanometer) or less, 50 nm or less, or 25 nm or less. Have. In embodiments where the strain relaxation core layer (7) is formed of an alloy of semiconductor material, for example silicon alloyed with germanium, the content of the elements forming the alloy depends on the individual embodiment. A strained and preferably crystalline layer (8) is formed on at least a part of the exposed surface of the strain relaxation core layer (7). When the strained silicon layer (8) is formed on the strain relaxation silicon-germanium core layer (7), 50%, 35% or 15% or less of germanium should be contained in the core layer. When the germanium layer (8) is formed on the strain relaxation silicon-germanium core layer (7), the core layer preferably contains 60% or more of germanium.
第２の具体的な実施形態では、図２Ｃに示すように、半導体デバイスは、第１半導体コンタクト領域（３）、第２半導体コンタクト領域（４）およびこれら第１の半導体領域および第２の半導体領域の間に存在し、第１半導体領域と第２半導体領域とを接続する半導体フィン部（５）を備える。このデバイスを基板（１）上に形成する。一般的に、第１および第２コンタクト領域を、同じ半導体材料、例えばシリコンにより形成する。半導体フィン部（５）の物体若しくはコア層（７）を、シリコン−ゲルマニウムＳｉ１−ｙＧｅｙ（ここで、０＜ｙ＜１００％）により形成する。このようなシリコン−ゲルマニウムは結晶性を有し、さらに歪みが緩和されていることが好ましい。半導体層（８）を、この物体（７）の露出面上に成長させても良い。この層（８）と圧縮性の物体（７）間の格子不整合に依存して、この層（８）に、伸張性を与えても良いし、若しくは歪みを緩和しても良い。ゲルマニウム層（８）を、シリコン−ゲルマニウム物体（７）上に成長させる場合、このゲルマニウム層（８）は、ゲルマニウムの含有量に依存して歪みを有する。例えば、物体（７）内のゲルマニウムが増加すれば、歪みは減少する。そのようなシリコン−ゲルマニウム物体（７）上に、他の半導体材料を形成しても良い。この層（８）の半導体材料を、周期表のIII−Ｖ族元素、例えばＡｌＡｓ、ＧａＡｓ、およびＡｌＧａＡｓから選択しても良い。その後、このような材料は、下地の歪緩和シリコン−ゲルマニウム物体（７）と小さな格子不整合を引き起こすであろう。ＦｉｎＦＥＴデバイスを光学装置と結びつけると、この層（８）および歪緩和物体（７）の後者のコンビネーションは、とりわけ、ＣＭＯＳ技術における光電子工学素子の形成および集積を可能とするだろう。 In the second specific embodiment, as shown in FIG. 2C, the semiconductor device comprises a first semiconductor contact region (3), a second semiconductor contact region (4), and the first semiconductor region and the second semiconductor. A semiconductor fin portion (5) that exists between the regions and connects the first semiconductor region and the second semiconductor region is provided. This device is formed on the substrate (1). In general, the first and second contact regions are formed of the same semiconductor material, for example silicon. The object or core layer (7) of the semiconductor fin portion (5) is formed of silicon-germanium Si 1-y Ge y (where 0 <y <100%). Such silicon-germanium preferably has crystallinity and is further relaxed in strain. A semiconductor layer (8) may be grown on the exposed surface of the object (7). Depending on the lattice mismatch between the layer (8) and the compressible object (7), the layer (8) may be stretched or the strain may be relaxed. When a germanium layer (8) is grown on a silicon-germanium object (7), the germanium layer (8) has a strain depending on the germanium content. For example, if germanium in the object (7) increases, the strain decreases. Other semiconductor materials may be formed on such a silicon-germanium object (7). The semiconductor material of this layer (8) may be selected from group III-V elements of the periodic table, such as AlAs, GaAs, and AlGaAs. Such materials will then cause a small lattice mismatch with the underlying strain relaxed silicon-germanium object (7). When combining a FinFET device with an optical device, this latter combination of layer (8) and strain relaxation object (7) will allow, inter alia, the formation and integration of optoelectronic elements in CMOS technology.
少なくとも２つのゲートを有する歪チャンネルＦｉｎＦＥＴデバイスを作製する方法の具体的な実施形態は、ＦｉｎＦＥＴのフィン部を形成する工程を有する。ここで、このフィン部はシリコン−ゲルマニウムの物体と、この物体の少なくとも側面を被覆している歪シリコン層とを備える。この方法は、さらに、歪シリコン層を被覆するゲート誘電体層及びゲート電極層を形成する工程を含んでいても良い。この方法は、図４Ａ−Ｅに示された概略図により例示されている。 A specific embodiment of a method of making a strained channel FinFET device having at least two gates includes forming a FinFET fin. Here, the fin portion includes a silicon-germanium object and a strained silicon layer covering at least a side surface of the object. The method may further include forming a gate dielectric layer and a gate electrode layer that covers the strained silicon layer. This method is illustrated by the schematic shown in FIGS. 4A-E.
公開された米国特許出願第２００３／００６４６１号では、歪緩和シリコン−ゲルマニウム（ＳｉｘＧｅｙ）領域内に平面型のＣＭＯＳデバイスを形成する方法が開示されている。全体として米国特許出願第２００３／００６４６１号の内容を本出願に引用して援用している。歪緩和シリコン−ゲルマニウム領域の上部において、歪シリコン層を形成しても良い。図３Ａ−Ｅに、歪緩和領域の製造方法を開示している。この図面は、米国特許出願第２００３／００６４６１号明細書の図８ａ−ｅに対応する。このようなデバイスを作製するプロセスは、酸化物層（５）上にＳｉ層（１０）およびＳｉＧｅ層（１１）のスタックを形成する工程を含む。層（１０及び１１）のスタックをパターン形成し、限界直径、例えば５マイクロメータのアイランド（９）のアレイを形成する。その後、ドライ酸化プロセスを実行し、パターン形成されたＳｉＧｅ層の露出部分を酸化する。この酸化プロセスの間、Ｇｅ元素を、形成された酸化ケイ素表面層（１２）から、例えば酸化されずに残ったＳｉＧｅ層（１１）へと追い出す。積層されたＧｅ元素と、パターン形成された下地のＳｉ層（１０）に由来するＳｉ元素との相互拡散により、結果として得られる半導体層（４）におけるＧｅ分布はフラットであり、ＳｉとＳｉＧｅとのスタックが形成された基板（６）に対して垂直の方向に一定である。形成された酸化ケイ素層（１２）を取り除き、上面に歪シリコン層（３）が形成されている格子緩和バッファ層（４）だけを残す。「ゲルマニウム濃縮技術」として知られている、この提案された方法の手順は、平面構造にのみ適用されている。最後に、図３Ｅに示すように、平面型デバイスのゲート（１及び２）を、歪シリコン層（３）の上面に形成する。一方、ソース／ドレイン領域（７）を、例えばイオン注入法により、各アイランド（９）の、ゲートスタックの対向する側面（１及び２）に形成する。米国特許出願第２００３／００６４６１号は、平面型デバイスの全活性領域を形成し、歪緩和バッファ層を得る工程に関連する。 Published US patent application 2003/006461 discloses a method of forming planar CMOS devices in strain relaxed silicon-germanium (Si x Ge y ) regions. In general, the contents of US Patent Application 2003/006461 are incorporated herein by reference. A strained silicon layer may be formed on the strain relaxation silicon-germanium region. 3A to 3E disclose a method for manufacturing a strain relaxation region. This figure corresponds to FIGS. 8a-e of US patent application 2003/006461. The process of making such a device includes forming a stack of Si layer (10) and SiGe layer (11) on oxide layer (5). The stack of layers (10 and 11) is patterned to form an array of islands (9) of critical diameter, eg 5 micrometers. A dry oxidation process is then performed to oxidize the exposed portion of the patterned SiGe layer. During this oxidation process, the Ge element is expelled from the formed silicon oxide surface layer (12), for example to the unoxidized SiGe layer (11). The resulting Ge distribution in the resulting semiconductor layer (4) is flat due to interdiffusion between the stacked Ge elements and the Si elements derived from the patterned underlying Si layer (10), and Si and SiGe Is constant in the direction perpendicular to the substrate (6) on which the stack is formed. The formed silicon oxide layer (12) is removed, leaving only the lattice relaxation buffer layer (4) on which the strained silicon layer (3) is formed. The procedure of this proposed method, known as “germanium enrichment technology”, is applied only to planar structures. Finally, as shown in FIG. 3E, the gates (1 and 2) of the planar device are formed on the upper surface of the strained silicon layer (3). On the other hand, source / drain regions (7) are formed on the opposite side surfaces (1 and 2) of the gate stack of each island (9) by, for example, ion implantation. US patent application 2003/006461 relates to the process of forming the entire active region of a planar device and obtaining a strain relaxation buffer layer.
概して、この濃縮技術を、第１半導体層又は構造体上に第２及び第３半導体材料の合金層を形成することと表現することができる。酸化工程の間に、第３半導体層の元素をこの合金から追い出し、下地の第１半導体層と別の合金を形成する。第１及び第３の両半導体は、混和性を有しなければならない。一方、第１半導体層の酸化物と、第３半導体層との溶解性は低いか若しくは無視しうる程低い。第１及び第３半導体材料の、新規に形成された合金を、アニール工程を実行することにより完全なものとし、歪緩和層を形成しなければならない。第１及び第３半導体材料の、新規に形成された合金の格子定数と異なる格子定数を有する第４の半導体材料層をその後この合金の上に形成し、歪緩和層上に歪み層を形成する。第１、第２、第３及び第４半導体層を、III族、IＶ族若しくはＶ族元素から選んでも良い。第１、第２、第３及び第４半導体層を、Ｓｉ、Ｇｅ及びＣ元素からなる群から選んでも良い。この第４半導体層は、ＧａＡｓ、ＡｌＧａ、ＡｌＧａＡｓを含んでいても良い。 In general, this enrichment technique can be described as forming an alloy layer of second and third semiconductor materials on the first semiconductor layer or structure. During the oxidation step, the elements of the third semiconductor layer are driven out of this alloy to form another alloy with the underlying first semiconductor layer. Both the first and third semiconductors must be miscible. On the other hand, the solubility of the oxide of the first semiconductor layer and the third semiconductor layer is low or negligibly low. The newly formed alloy of the first and third semiconductor materials must be completed by performing an annealing step to form a strain relaxation layer. A fourth semiconductor material layer of the first and third semiconductor materials having a lattice constant different from that of the newly formed alloy is then formed on the alloy, and a strained layer is formed on the strain relaxation layer. . The first, second, third and fourth semiconductor layers may be selected from group III, group IV or group V elements. The first, second, third and fourth semiconductor layers may be selected from the group consisting of Si, Ge and C elements. The fourth semiconductor layer may contain GaAs, AlGa, or AlGaAs.
第４半導体材料若しくはその合金の層（８）を、新規に形成された合金上に、歪みを有するように若しくは歪みが緩和されるように成長させてもよい。この層（８）の格子定数と、新しく形成された圧縮された合金（７）の格子定数との不整合に依存して、この層（８）に伸張性を与えるか、若しくは歪みを緩和しても良い。シリコンを用いてこの層（８）を形成し、シリコンをシリコン−ゲルマニウム物体（７）上に成長させる場合、シリコン層（８）は歪みを有するだろう。ゲルマニウムを用いてこの層（８）を形成し、ゲルマニウムをシリコン−ゲルマニウム物体（７）上に成長させる場合、このゲルマニウム層（８）は、ゲルマニウムの含有量に依存して歪みを有するだろう（例えば、物体（７）内のゲルマニウムがより多ければ、歪みはより少なくなる。）。そのようなシリコン−ゲルマニウム物体（７）上に、他のタイプの半導体層を形成しても良い。第４半導体材料を、周期表のIII族〜Ｖ族元素（ＡｌＡｓ、ＧａＡｓ、及びＡｌＧａＡｓ等）から選んでも良い。そのような材料は、歪緩和シリコン−ゲルマニウム物体（７）下地層に対して小さな格子不整合を有するであろう。ＦｉｎＦＥＴデバイスを光学デバイスと結びつけるように、被覆層（８）と歪緩和物体（７）の後者のコンビネーションは、とりわけＣＭＯＳ技術における光電子素子の作製及び集積を可能とするだろう。 A layer (8) of the fourth semiconductor material or alloy thereof may be grown on the newly formed alloy so as to have strain or to relieve strain. Depending on the mismatch between the lattice constant of this layer (8) and the lattice constant of the newly formed compressed alloy (7), this layer (8) is either stretchable or relaxed. May be. If this layer (8) is formed using silicon and the silicon is grown on a silicon-germanium object (7), the silicon layer (8) will have a strain. When this layer (8) is formed using germanium and germanium is grown on a silicon-germanium object (7), this germanium layer (8) will have a strain depending on the germanium content ( For example, the more germanium in the object (7), the less the distortion). Other types of semiconductor layers may be formed on such a silicon-germanium object (7). The fourth semiconductor material may be selected from Group III to Group V elements (AlAs, GaAs, AlGaAs, etc.) of the periodic table. Such a material would have a small lattice mismatch to the strain relaxed silicon-germanium object (7) underlayer. The latter combination of the covering layer (8) and the strain relief object (7), so as to tie the FinFET device with the optical device, will allow the fabrication and integration of optoelectronic elements, especially in CMOS technology.
他の具体的な方法において、「ゲルマニウム濃縮技術」を用いて、歪緩和半導体（例えばＳｉＧｅ）の格子を形成するように、ＦｉｎＦＥＴデバイスを形成する。ＳｉＧｅ格子は、その露出側面に略均一の特性を有する。図４Ａ-Ｅは、概略的にそのような方法を例示している。最初に、半導体層（２）を含む出発材料を準備する。この半導体層（２）に、ソース（３）、ドレイン（４）及びフィン部（５）を含む活性領域を形成する。図４Ｂの断面ＡＡは、フィン部（５）の、基板（１）に接しない表面（１３）を示している。この具体例において、フィン部（５）は、基板（１）に対して斜めに形成された側面（１３ａ）及び基板（１）に対して平行に形成された上面（１３ｂ）を有する矩形の断面を持つ。互いに隣接するようにパターン形成されたソース、ドレイン及びフィン部を、異なる半導体材料層に形成しても良い。当業者であれば、そのような領域を形成するための別の方法を知っている。半導体層（２）は、基板（１）上に存在する。出発材料は、シリコンオンインシュレータ層（ＳＯＩ）であっても良い。このＳＯＩ層は、基板上に形成された酸化物層により支持されたシリコン層（２）を含む。別の実施の形態では、この基板（１）の一方のサイドが活性層（２）として使用される半導体基板（１）であっても良い。図４Ａ-Ｅにおいて、ＳＯＩ基板の酸化物層の上面だけが示されている。ソース、ドレイン及びフィン部を、同一の半導体層（２）内に形成している。パターン形成する工程を実行し、この半導体層（２）内にソース（３）、ドレイン（４）及びフィン部（５）を形成する。このフィン部（５）は、ソース領域及びドレイン領域間に位置し、これらの領域を接続する。これらのパターン形成の工程は、リソグラフィープロセス及びエッチング工程を含む。ＦｉｎＦＥＴデバイスの特性は、フィン部の幅長Ｗｇが、ソース／ドレイン領域の幅長と異なるということである。比較として、平面型デバイスでは、トランジスタの幅長は、活性領域の幅長により規定される。このような装置において、さらに、チャンネル領域の幅長は、近接するソース領域とドレイン領域の幅長と等しい。しかし、ＦｉｎＦＥＴの場合、フィン部は、ソース（３）及びドレイン（４）より小さく、一般的に多層フィン部は、両端子（３及び４）間に位置する。後者の２つの領域（３及び４）のエリアを、例えばその上面にコンタクトホールを形成することができるように十分に大きく形成してもよい。一方、ソース／ドレイン領域を相互接続の高さで連結しつつ、フィン部の幅長を、チャンネル特性を改善するように選んでも良い。フィン部（５）、ソース（３）及びドレイン（４）を例えば同じ半導体層（２）に形成する場合、例えば光学リソグラフィーを用いて、第１露光工程の間、より大きいソース領域（３）及びドレイン領域（４）をフォトレジスト層に形成し、一方、１９３ｎｍ若しくは１５７ｎｍレーザ光の代わりに電子ビームを用いて、第２露光工程の間、より小さいフィン部（５）をフォトレジスト層に形成しても良い。これは、電子ビームの波長がより小さくなれば、非常に小さなラインを形成することが可能となるからである。その後、両フォトレジストパターンを、同様のドライエッチング工程の間エッチングする。これにより、下地半導体層（２）にパターンを移す。すでに示したように、このような技術を使用して作製されたＦｉｎＦＥＴは、１００ｎｍ以下のフィン部幅長Ｗｆを有する。 In another specific method, a “germanium enrichment technique” is used to form a FinFET device to form a lattice of strain relaxed semiconductor (eg, SiGe). The SiGe lattice has substantially uniform characteristics on the exposed side surface. 4A-E schematically illustrate such a method. First, a starting material including a semiconductor layer (2) is prepared. An active region including the source (3), the drain (4), and the fin portion (5) is formed in the semiconductor layer (2). Cross section AA of FIG. 4B shows the surface (13) of the fin portion (5) that does not contact the substrate (1). In this specific example, the fin portion (5) has a rectangular cross section having a side surface (13a) formed obliquely to the substrate (1) and an upper surface (13b) formed parallel to the substrate (1). have. Sources, drains, and fins patterned so as to be adjacent to each other may be formed in different semiconductor material layers. Those skilled in the art know alternative ways to form such regions. The semiconductor layer (2) is present on the substrate (1). The starting material may be a silicon on insulator layer (SOI). This SOI layer includes a silicon layer (2) supported by an oxide layer formed on a substrate. In another embodiment, the semiconductor substrate (1) may be used in which one side of the substrate (1) is used as the active layer (2). 4A-E, only the top surface of the oxide layer of the SOI substrate is shown. The source, drain, and fin portion are formed in the same semiconductor layer (2). A pattern forming step is performed to form a source (3), a drain (4), and a fin portion (5) in the semiconductor layer (2). The fin portion (5) is located between the source region and the drain region, and connects these regions. These pattern formation steps include a lithography process and an etching step. A characteristic of the FinFET device is that the width Wg of the fin portion is different from the width of the source / drain region. For comparison, in a planar device, the width of the transistor is defined by the width of the active region. In such an apparatus, the width of the channel region is equal to the width of the adjacent source and drain regions. However, in the case of FinFET, the fin portion is smaller than the source (3) and the drain (4), and generally the multilayer fin portion is located between both terminals (3 and 4). The area of the latter two regions (3 and 4) may be formed sufficiently large so that, for example, a contact hole can be formed on the upper surface thereof. On the other hand, the width of the fin portion may be selected so as to improve the channel characteristics while connecting the source / drain regions at the height of the interconnection. When the fin (5), source (3) and drain (4) are formed in the same semiconductor layer (2), for example, using optical lithography, the larger source region (3) and A drain region (4) is formed in the photoresist layer, while a smaller fin (5) is formed in the photoresist layer during the second exposure step using an electron beam instead of 193 nm or 157 nm laser light. May be. This is because a very small line can be formed if the wavelength of the electron beam becomes smaller. Thereafter, both photoresist patterns are etched during the same dry etching process. As a result, the pattern is transferred to the underlying semiconductor layer (2). As already indicated, a FinFET fabricated using such a technique has a fin width Wf of 100 nm or less.
各ＦｉｎＦＥＴデバイスのソース、ドレイン及びフィン部をパターン形成した後、均一で共形のＳｉＧｅ層（９）を蒸着する。図４Ｃに示すように、層（９）を、パターン形成された半導体層（２）上に選択的に形成する。一方、基板（１）の露出部上に、ＳｉＧｅを蒸着させない。選択エピタキシャル成長法を用いることにより、そのような選択的な蒸着を行うことができる。ＳｉＧｅ層をソース（３）、ドレイン（４）及びフィン部（５）上だけに形成する他の方法として、選択的原子層蒸着法（ＡＬＤ）がある。断面Ａ−Ａに示しているように、フィン部（５）は、基板（１）に対して斜めに形成された側面（１３ａ）、及び基板（１）に対して平行に形成された上面（１３ｂ）を有する矩形の断面を持つ。フィン部（５）の、基板（１）に接しない表面（１３）は、ＳｉＧｅ層（９）により被覆されている。選択的蒸着法を使用する代わりに、基板をＳｉＧｅ層（９）により均一に被覆しても良い。この場合、ＦｉｎＦＥＴ間の基板表面を被覆するＳｉＧｅ層（９）を取り除き、このデバイスが短絡することを防止しなければならない。以下に説明するように、ＳｉＧｅ層（９）を完全に酸化させることにより取り除き、これによりＦｉｎＦＥＴデバイス間に絶縁層を形成してもよい。 After patterning the source, drain and fins of each FinFET device, a uniform and conformal SiGe layer (9) is deposited. As shown in FIG. 4C, a layer (9) is selectively formed on the patterned semiconductor layer (2). On the other hand, SiGe is not deposited on the exposed portion of the substrate (1). Such selective vapor deposition can be performed by using a selective epitaxial growth method. As another method for forming the SiGe layer only on the source (3), the drain (4), and the fin portion (5), there is a selective atomic layer deposition method (ALD). As shown in the cross-section AA, the fin portion (5) has a side surface (13a) formed obliquely with respect to the substrate (1) and an upper surface formed in parallel with the substrate (1) ( 13b) with a rectangular cross section. The surface (13) of the fin portion (5) not in contact with the substrate (1) is covered with the SiGe layer (9). Instead of using a selective deposition method, the substrate may be uniformly coated with a SiGe layer (9). In this case, the SiGe layer (9) covering the substrate surface between the FinFETs must be removed to prevent the device from shorting out. As described below, the SiGe layer (9) may be removed by complete oxidation, thereby forming an insulating layer between the FinFET devices.
この基板を、酸化雰囲気中に置いてもよい。このＳｉＧｅ層（９）は、結果的に、少なくとも部分的に酸化されるだろう。その後、酸化ケイ素層（１０）がＳｉＧｅ層（９）の上面に成長する。この酸化ケイ素層（１０）は、少なくとも部分的にＳｉＧｅ層（９）の膜厚を減少させる。図４Ｄの下側に記載の断面図において、「Ｇｅ］のラベルを付した矢印により示しているように、均一なＳｉＧｅ層（９）を形成し、この層を等方的な方法で酸化するにしたがって、Ｇｅ元素は、ＳｉＧｅ（９）の外部表面からフィン部（５）の中央部に向かって拡散する。これを、図４Ｄに、横断面のドーパント分布として概略的に示している。ここで、横断面のドーパント分布とは、基板（１）に対して平行であり、酸化物層（１０）とＳｉＧｅ（９）との界面におけるＧｅ元素の最初の積層状態を示す基板（１）に対して垂直の方向である。各ポイントにおいて、フィン部の外部表面からフィン部の中央部に向かって略同じＧｅ分布が得られるであろう。積層されたＧｅ元素と、下地Ｓｉ層（２）に由来するＳｉ元素との相互拡散により、結果として得られる半導体層（６）内のＧｅの分布は、図４Ｅに示すように一定となる。図４Ｅは、断面図において示された垂直方向及び水平方向のドーパント分布を示している。酸化物層（１０）を、エッチング工程、例えばＨＦベースの化学物質若しくは蒸着チャンバの中で実行されるin-situプラズマ洗浄を使用することにより取り除き、新規に形成されたＳｉＧｅ層（７）を露出させる。蒸着されたシリコンフィン部（２）はＳｉＧｅ層（７）に完全に変換される一方、ソース（３）及びドレイン（４）領域は、横方向の長さが大きいため、部分的に変換されるのみである。たとえば、ソース（２）及びドレイン（３）の露出面近くの領域を、ＳｉＧｅに変換し、ソースとドレインの中央部の混合物を積層したままにする。具体的な方法により、蒸着されたＳｉＧｅ層を限られた数のプロセス工程に供することの有利な効果を得ることができる。これは、ＳｉＧｅは、酸化及びウェットプロセスを行いやすいためである。共形のＳｉＧｅ層（９）が部分的に酸化される場合、この層（９）のどこかの部分は、最終的な歪緩和ＳｉＧｅ層（７）に残っている。さらに、エピタキシャル層成長法を使用する場合の結晶性ＳｉＧｅ層（９）を形成する。しかし、共形のＳｉＧｅ層（９）が完全に酸化される場合、蒸着されたＳｉＧｅ層（９）の結晶構造はほとんど重要ではなく、例えば、非選択性エピタキシャル成長のような化学気相蒸着法（ＣＶＤ）等の他の共形蒸着技術を使用してもよい。この非選択性エピタキシャル成長は、下地基板（１）の酸化物上にポリ結晶性のＳｉＧｅ層（９）を形成する。 This substrate may be placed in an oxidizing atmosphere. This SiGe layer (9) will consequently be at least partially oxidized. A silicon oxide layer (10) is then grown on the top surface of the SiGe layer (9). This silicon oxide layer (10) at least partially reduces the thickness of the SiGe layer (9). In the cross-sectional view at the bottom of FIG. 4D, a uniform SiGe layer (9) is formed, as indicated by the arrow labeled “Ge”, and this layer is oxidized in an isotropic manner. Accordingly, the Ge element diffuses from the outer surface of the SiGe (9) toward the central portion of the fin portion (5), which is schematically shown in FIG. Thus, the dopant distribution in the cross section is parallel to the substrate (1), and the substrate (1) showing the initial layered state of the Ge element at the interface between the oxide layer (10) and SiGe (9). At each point, approximately the same Ge distribution will be obtained from the outer surface of the fin portion toward the center portion of the fin portion, the stacked Ge element and the underlying Si layer (2) By interdiffusion with Si elements derived from The resulting distribution of Ge in the semiconductor layer (6) is constant as shown in Fig. 4E, which shows the vertical and horizontal dopant distributions shown in the cross-sectional view. The oxide layer (10) is removed by using an etching process, for example using an HF-based chemical or in-situ plasma cleaning performed in a deposition chamber, exposing the newly formed SiGe layer (7). The deposited silicon fin part (2) is completely converted to the SiGe layer (7), while the source (3) and drain (4) regions are partially converted due to the large lateral length. For example, the region near the exposed surface of the source (2) and the drain (3) is converted to SiGe, and the mixture of the central part of the source and drain is left stacked. The method can have the advantageous effect of subjecting the deposited SiGe layer to a limited number of process steps, since SiGe is susceptible to oxidation and wet processes. If the layer (9) is partially oxidized, some part of this layer (9) remains in the final strain-relaxed SiGe layer (7), further using the epitaxial layer growth method However, if the conformal SiGe layer (9) is fully oxidized, the crystal structure of the deposited SiGe layer (9) is of little importance, for example non- Other conformal deposition techniques such as chemical vapor deposition (CVD), such as selective epitaxial growth, may be used, this non-selective epitaxial growth being performed on a polycrystalline substrate on the underlying substrate (1) oxide. Si e layer to form a (9).
酸化物層（１０）を取り除いた後、歪シリコン層（８）を、露出したＳｉＧｅ層（７）上に形成する。この歪シリコン層は、ＳｉＧｅ下地層（７）を包囲する。断面Ａ−Ａに示したように、フィン部（５）は、基板（１）に対して斜めに形成された側面（１２ａ）及び基板（１）に対して平行に形成された上面（１２ｂ）を有する矩形の断面を持つ。フィン部（５）の、基板（１）に面しない表面（１２）を、シリコン層（８）により被覆する。 After removing the oxide layer (10), a strained silicon layer (8) is formed on the exposed SiGe layer (7). This strained silicon layer surrounds the SiGe underlayer (7). As shown in the cross section AA, the fin portion (5) includes a side surface (12a) formed obliquely with respect to the substrate (1) and an upper surface (12b) formed parallel to the substrate (1). With a rectangular cross section. A surface (12) of the fin portion (5) not facing the substrate (1) is covered with a silicon layer (8).
その後、ＦｉｎＦＥＴの製造を、従来技術において知られているような方法で続ける。歪シリコン層（７）の上面に、ゲート誘電体及びゲート電極を含むゲート（６）を、誘電体層及び伝導層の蒸着及びパターン形成により作製する。ソース領域（３）及びドレイン領域（４）を導入する。ポリシリコン等の半導体材料を使用してゲート電極層を形成する場合、この導入法を用いてゲートをドープする。その後当業者によく知られた他の製造工程を実行して、デバイスのプロセスを完全なものとする。それは、デバイスを被覆する絶縁層を形成する工程、デバイス等の端子（３、４及び６）に接続するための電気的コンタクト層を形成する工程などである。 Thereafter, the manufacture of the FinFET is continued in a manner as known in the prior art. On the upper surface of the strained silicon layer (7), a gate (6) including a gate dielectric and a gate electrode is produced by vapor deposition and patterning of the dielectric layer and conductive layer. A source region (3) and a drain region (4) are introduced. When the gate electrode layer is formed using a semiconductor material such as polysilicon, the gate is doped using this introduction method. Thereafter, other manufacturing steps well known to those skilled in the art are performed to complete the device process. That is, a step of forming an insulating layer covering the device, a step of forming an electrical contact layer for connection to terminals (3, 4 and 6) of the device and the like.
別の実施の形態では、キャップ層（１１）により、フィン部の上面を保護する。このキャップ層を、活性層上に均一に蒸着させても良いし、フィン部のパターン形成の間、この活性層（２）と一緒にパターン形成しても良い。このキャップ層（１１）が、フィン部の上面の誘電体層の膜厚を増大させると、ダブルゲートＦｉｎＦＥＴが形成される。酸化工程の間、蒸着されたＳｉＧｅ層（９）のＧｅは、蒸着された下地シリコン物体（２）の側面にのみ拡散する。これは、キャップ層（１１）が、拡散障壁層として作用するからである。その後、ＳｉＧｅ表面上に、歪シリコン層を形成する。ＳｉＧｅ（９）及び／又は歪シリコン層（８）を、上記のように均一に形成しても良い。図５は、歪シリコン層（８）を選択的にＳｉＧｅコア層（７）上に形成した後のデバイスを示した実施の形態の断面である。断面Ａ−Ａに示したように、フィン部（５）は、基板（１）に対して斜めに形成された側面（１２ａ）と、基板（１）に対して平行に形成された上面（１２ｂ）を有する矩形の断面を持つ。基板（１）に面しない、フィン部（５）の表面（１２）の傾斜部分（１２ａ）を、シリコン層（８）で被覆する。 In another embodiment, the cap layer (11) protects the upper surface of the fin portion. The cap layer may be uniformly deposited on the active layer, or may be patterned together with the active layer (2) during patterning of the fin portion. When this cap layer (11) increases the thickness of the dielectric layer on the upper surface of the fin portion, a double gate FinFET is formed. During the oxidation process, the Ge of the deposited SiGe layer (9) diffuses only to the sides of the deposited underlying silicon object (2). This is because the cap layer (11) acts as a diffusion barrier layer. Thereafter, a strained silicon layer is formed on the SiGe surface. The SiGe (9) and / or strained silicon layer (8) may be formed uniformly as described above. FIG. 5 is a cross section of an embodiment showing the device after a strained silicon layer (8) is selectively formed on the SiGe core layer (7). As shown in the section AA, the fin portion (5) includes a side surface (12a) formed obliquely with respect to the substrate (1) and an upper surface (12b) formed parallel to the substrate (1). ) Having a rectangular cross section. The inclined portion (12a) of the surface (12) of the fin portion (5) that does not face the substrate (1) is covered with the silicon layer (8).
本出願は、２００３年７月２５日に出願した米国特許出願ＵＳ６０４９２４４２及び２００３年９月２５日に出願した欧州特許出願ＥＰ０３４４７２３７に基づく優先権を主張する。 This application claims priority based on US patent application US60492442 filed on July 25, 2003 and European patent application EP03447237 filed on September 25, 2003.
Claims (18)
該基板（１）上に形成された第１コンタクト領域（３）及び第２コンタクト領域（４）と、
前記第１コンタクト領域（３）と前記第２コンタクト領域（４）との間に形成され、前記第１コンタクト領域（３）と前記第２コンタクト領域（４）とを接続する半導体フィン部（５）とを備え、
前記半導体フィン部（５）が、歪みが緩和された材料により形成される物体（７）を有し、該物体（７）が、前記基板（１）に面しない表面（１２）を有することを特徴とする半導体デバイス。 A substrate (1);
A first contact region (3) and a second contact region (4) formed on the substrate (1);
A semiconductor fin portion (5) formed between the first contact region (3) and the second contact region (4) and connecting the first contact region (3) and the second contact region (4). )
The semiconductor fin portion (5) has an object (7) formed of a material with relaxed strain, and the object (7) has a surface (12) that does not face the substrate (1). A featured semiconductor device.
該層（８）が、前記物体（７）の少なくとも一部を被覆し、
前記層（８）が、下地の歪緩和物体（７）と整合しない格子を有することを特徴とする請求項１又は２に記載の半導体デバイス。 Furthermore, it comprises a layer (8),
The layer (8) covers at least part of the object (7);
3. The semiconductor device according to claim 1, wherein the layer (8) has a lattice that does not match the underlying strain relaxation object (7).
該層（８）が、少なくとも、前記物体（７）の表面（１２）の、前記基板（１）に対して斜めに形成された部分（１２ａ）を被覆することを特徴とする請求項３記載の半導体デバイス。 The semiconductor fin portion (5) further comprises a layer (8);
The layer (8) covers at least a portion (12a) formed obliquely with respect to the substrate (1) of the surface (12) of the object (7). Semiconductor devices.
該ゲート（６）が、少なくとも一部において、前記半導体フィン部（５）をまたぐように形成されていることを特徴とする請求項１〜５のいずれかに記載の半導体デバイス。 Furthermore, a gate (6) is provided,
6. The semiconductor device according to claim 1, wherein the gate (6) is formed so as to straddle the semiconductor fin portion (5) at least partially.
ソース（３）、ドレイン（４）及び前記ソース（３）と前記ドレイン（４）との間に形成され、前記ソース（３）と前記ドレイン（４）とを接続するフィン部（５）であって、第１半導体材料（２）により形成される物体（７）を有し、前記基板（１）に面しない表面（１３）を有するフィン部（５）を備える基板（１）を準備する工程と、
少なくとも、前記表面（１３）の、前記基板（１）に対して斜めに形成された部分（１３ａ）に、第２及び第３半導体材料を含有する合金層（９）を蒸着させる工程と、
前記合金層（９）を少なくとも部分的に酸化させ、そのことにより前記第２材料の酸化物層（１０）を形成し、第１半導体材料からなる前記物体（７）を、前記第１半導体材料（２）及び前記第３半導体材料からなり、歪緩和材料である合金に変換する工程と、
前記第２半導体材料の酸化物層を取り除く工程とを含むことを特徴とする製造方法。 A method for manufacturing a semiconductor device having a fin portion including a strain relaxation object,
A fin (5) formed between the source (3), the drain (4), and the source (3) and the drain (4) and connecting the source (3) and the drain (4); And preparing a substrate (1) having an object (7) formed of the first semiconductor material (2) and having a fin portion (5) having a surface (13) not facing the substrate (1). When,
Depositing an alloy layer (9) containing second and third semiconductor materials on at least a portion (13a) of the surface (13) formed obliquely with respect to the substrate (1);
The alloy layer (9) is at least partially oxidized, thereby forming an oxide layer (10) of the second material, and the object (7) made of the first semiconductor material is replaced with the first semiconductor material. (2) and the step of converting to an alloy that is made of the third semiconductor material and is a strain relaxation material,
And a step of removing the oxide layer of the second semiconductor material.
該層（８）が、少なくとも部分的に前記物体（７）を被覆し、下地の歪緩和物体（７）と整合しない格子を有することを特徴とする請求項１２記載の製造方法。 Further comprising producing a layer (8) containing a fourth semiconductor material,
13. A method according to claim 12, characterized in that the layer (8) has a lattice that at least partly covers the object (7) and does not match the underlying strain relief object (7).
The manufacturing method according to claim 17, wherein the fourth semiconductor material contains silicon.
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