JP2005051045A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、ＤＲＡＭのトレンチキャパシタを備えた半導体装置の製造方法および半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a trench capacitor of a DRAM and the semiconductor device.
近年の半導体デバイスの微細化に伴い、特にＤＲＡＭセルにおいては、キャパシタの占有面積が縮小される傾向にあり、キャパシタ容量の増加は厳しい状況にある。このような状況下において、キャパシタ構造を工夫することによるキャパシタ容量の増加の検討が行われており、基板にトレンチを形成し、そこにキャパシタを作り込むトレンチ型のキャパシタ構造が検討されている（例えば、非特許文献１参照）。 With recent miniaturization of semiconductor devices, especially in DRAM cells, the area occupied by capacitors tends to be reduced, and the increase in capacitor capacity is severe. Under such circumstances, studies have been made on increasing the capacitance of the capacitor by devising the capacitor structure, and a trench type capacitor structure in which a trench is formed in a substrate and a capacitor is formed therein has been studied ( For example, refer nonpatent literature 1).
ここで、トレンチキャパシタを備えた半導体装置の従来の製造方法について説明する。まず、図４（ａ）に示すように、基板１１上にマスクパターン（図示省略）を形成して、エッチングを行うことにより、基板１１にトレンチ１２を形成する。次いで、基板１１におけるトレンチ１２の下部領域（トレンチ下部１２ａ）の内壁に不純物を導入して拡散層を形成し、下部電極１３とする。その後、トレンチ１２の内壁を覆うように基板１１上にキャパシタ絶縁膜１４を形成する。
Here, a conventional manufacturing method of a semiconductor device provided with a trench capacitor will be described. First, as shown in FIG. 4A, a mask pattern (not shown) is formed on the
次に、図４（ｂ）に示すように、キャパシタ絶縁膜１４が形成されたトレンチ１２内を埋め込むように、化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（以下、ＣＶＤと略））法により、例えばポリシリコン膜からなる上部電極膜１５ａを成膜する。成膜時には、プロセスガス中にヒ素（Ａｓ）等の不純物を添加することにより、上部電極膜１５ａ中に不純物を導入する。
Next, as shown in FIG. 4B, for example, by chemical vapor deposition (hereinafter abbreviated as CVD) so as to fill the
また、トレンチ１２内の上部電極膜１５ａに確実に不純物を導入するために、上部電極膜１５ａをポリシリコンの多層膜で構成する場合もあり、この場合には、トレンチ１２の内壁を覆うようにアンドープのポリシリコン層の薄膜を成膜し、その後、このポリシリコン層の表面にＡｓなどの不純物を吸着させる、という一連の工程を複数回行った後、トレンチ１２の中心側をアンドープのポリシリコン層で埋め込む。
In addition, in order to reliably introduce impurities into the
この上部電極膜１５ａの成膜においては、上述したように上部電極膜１５ａが単層膜または多層膜であっても、トレンチ１２内の上部電極膜１５ａの中心側にはシームＡ（合わせ目）が発生する。
In the formation of the
次いで、図５（ｃ）に示すように、エッチバックを行うことにより、上部電極膜１５ａ（前記図４（ｂ）参照）を下部電極１３が設けられたトレンチ下部１２ａの深さまで後退させて、上部電極１５を形成する。
Next, as shown in FIG. 5C, by performing an etch back, the
その後、トレンチ１２の上部領域（トレンチ上部１２ｂ）および基板１１上に露出されたキャパシタ絶縁膜１４を除去する。このようにして、トレンチ１２内にトレンチキャパシタが形成される。
Thereafter, the upper region of trench 12 (trench
次に、図５（ｄ）に示すように、トレンチ上部１２ｂの内壁を覆うように、上部電極１５上および基板１１上に絶縁膜を成膜した後、上部電極１５上および基板１１上の絶縁膜をエッチング除去して、トレンチ上部１２ｂの内壁に側壁絶縁膜１６を形成する。この側壁絶縁膜１６は寄生トランジスタの発生を防止するためのものであり、膜厚を十分にとる必要がある。その後、トレンチ上部１２ｂの最上部の側壁絶縁膜１６を除去することで、トレンチ１２の最上部の側壁を露出させる。
Next, as shown in FIG. 5D, after an insulating film is formed on the
次に、トレンチ上部１２ｂに導電性膜を埋め込んで、上部電極１５と接続させた引き出し電極１７を形成した後、基板１１にトランジスタを形成し、このトランジスタの拡散層（図示省略）とトレンチキャパシタの上部電極１５とを引き出し電極１７を介して接続させる。
Next, after burying a conductive film in the trench
しかし、上述したような半導体装置の製造方法では、図５（ｃ）に示したように、上部電極膜１５ａ（図４（ｂ）参照）をエッチバックして上部電極１５を形成する際に、下部電極１３が形成されたトレンチ下部１２ａの深さまで上部電極膜１５ａを後退させる。これにより、上部電極膜１５ａのシームＡ上部からもエッチャントが侵入し、上部電極１５表面の中央部分が過剰に除去され、上部電極１５表面に深い窪みＢが形成される。
However, in the semiconductor device manufacturing method as described above, as shown in FIG. 5C, when the
また、上部電極膜１５ａを多層膜で形成する場合には、成膜工程と不純物吸着工程を繰り返すことから、トレンチ１２内における上部電極膜１５ａの膜厚方向には、複数の不純物吸着層が形成される。ここで、この不純物吸着層近傍の不純物濃度は局所的に高く、一般的に不純物濃度が高いほうがエッチングレートは高くなる。このため、上部電極膜１５ａをエッチバックして上部電極１５を形成する際に、上部電極１５の表面における複数の不純物吸着層の近傍が過剰に除去されることで、上部電極１５の表面が凹凸状（図示省略）になり易い傾向があった。
Further, when the
このように、上部電極１５の表面に窪みＢが生じ、また、表面が凹凸状になることで、図５（ｄ）に示すように、トレンチ上部１２ａの内壁に膜厚の厚い側壁絶縁膜１６を形成する際、トレンチ上部１２ａの内壁を覆うように絶縁膜を上部電極１５上に成膜した後、上部電極１５上の絶縁膜をエッチング除去すると、上部電極１５表面の窪みＢや凹部に絶縁膜が残留し易い。
In this way, the depression B is formed on the surface of the
このため、上部電極１５上に引き出し電極１７を形成して接続させる場合の抵抗が高くなる傾向があった。これにより、基板１１に形成するトランジスタの拡散層とトレンチキャパシタの上部電極１５とを引き出し電極１７を介して接続させる場合の抵抗が高くなり、導通不良が発生して歩留りを低下させる、といった問題が生じていた。
For this reason, there is a tendency that the resistance when the
上記課題を解決するために、本発明の半導体装置の製造方法は、基板に形成されたトレンチの内壁に、少なくともキャパシタ絶縁膜および上部電極を下層から順に積層してなるトレンチキャパシタを備えた半導体装置の製造方法であって、トレンチを埋め込むようにキャパシタ絶縁膜上に上部電極膜を成膜するとともに、トレンチ内における上部電極膜のエッチングレートを内壁側から中心側に向かって低くなるように調整する第１工程と、上部電極膜をトレンチの下部領域までエッチング除去して、上部電極を形成する第２工程と、上部電極が形成されたトレンチの内壁を覆うように、基板上および上部電極上に絶縁膜を成膜した後、基板上および上部電極上の絶縁膜をエッチング除去して、トレンチの上部領域の内壁に側壁絶縁膜を形成する第３工程と、側壁絶縁膜が形成されたトレンチの上部領域を導電性膜で埋め込むことで、上部電極に接続された引き出し電極を形成する第４工程とを有することを特徴としている。 In order to solve the above-described problems, a semiconductor device manufacturing method of the present invention includes a trench capacitor in which at least a capacitor insulating film and an upper electrode are sequentially stacked from the lower layer on an inner wall of a trench formed in a substrate. The upper electrode film is formed on the capacitor insulating film so as to fill the trench, and the etching rate of the upper electrode film in the trench is adjusted so as to decrease from the inner wall side toward the center side. A first step, a second step of forming the upper electrode by etching and removing the upper electrode film to the lower region of the trench, and the substrate and the upper electrode so as to cover the inner wall of the trench in which the upper electrode is formed After the insulation film is formed, the insulation film on the substrate and the upper electrode is removed by etching to form a sidewall insulation film on the inner wall of the upper region of the trench. A third step that, by embedding the upper region of the trench sidewall insulating film is formed of a conductive film, is characterized by a fourth step of forming a lead-out electrode connected to the upper electrode.
このような半導体装置の製造方法によれば、トレンチ内における上部電極膜のエッチングレートが内壁側から中心側に向かって低くなるように調整される。これにより、上部電極膜をエッチング除去して上部電極を形成する際には、上記エッチングレートに依存した状態で上部電極膜が除去されるため、トレンチの中心側、特にシーム近傍部の上部電極膜はエッチングされにくい状態となる。このため、上部電極膜のシームからエッチャントが浸入しても、従来の技術で説明した半導体装置のように、上部電極表面の中央部分が過剰に除去されることなく、深い窪みが生じるのを防ぐことができる。 According to such a method for manufacturing a semiconductor device, the etching rate of the upper electrode film in the trench is adjusted so as to decrease from the inner wall side toward the center side. As a result, when the upper electrode film is formed by removing the upper electrode film by etching, the upper electrode film is removed in a state depending on the etching rate, so that the upper electrode film on the center side of the trench, particularly in the vicinity of the seam. Becomes difficult to be etched. For this reason, even if an etchant enters from the seam of the upper electrode film, the central portion of the upper electrode surface is not excessively removed and the formation of a deep depression is prevented as in the semiconductor device described in the prior art. be able to.
また、トレンチ内の上部電極膜における膜厚方向の中央部には、エッチングレートが局所的に高くなる部分がないことから、上部電極膜をエッチング除去して上部電極を形成する際に、上部電極膜が局所的に過剰に除去されるのを防止することができ、上部電極の表面が凹凸状になるのを抑制することができる。 In addition, since there is no portion where the etching rate locally increases at the central portion in the film thickness direction of the upper electrode film in the trench, the upper electrode is formed when the upper electrode film is removed by etching. It is possible to prevent the film from being locally removed excessively, and to suppress the surface of the upper electrode from becoming uneven.
したがって、この後の膜厚の厚い側壁絶縁膜を形成する工程で、トレンチの上部領域の内壁を覆うように基板上および上部電極上に絶縁膜を成膜し、上部電極上の絶縁膜を除去する際に、上部電極表面に絶縁膜が残留するのを防止できる。 Therefore, in the subsequent step of forming a thick sidewall insulating film, an insulating film is formed on the substrate and the upper electrode so as to cover the inner wall of the upper region of the trench, and the insulating film on the upper electrode is removed. In this case, the insulating film can be prevented from remaining on the surface of the upper electrode.
また、上記製造方法によって得られる半導体装置としては、基板に形成されたトレンチの内壁に、少なくともキャパシタ絶縁膜および上部電極を下層から順に積層してなるトレンチキャパシタを備えた半導体装置であって、トレンチ内の上部電極は内壁側から中心側に向かってエッチングレートが低くなるように形成されていることを特徴としている。 Further, the semiconductor device obtained by the above manufacturing method is a semiconductor device including a trench capacitor in which at least a capacitor insulating film and an upper electrode are sequentially laminated from the lower layer on the inner wall of a trench formed in a substrate, The inner upper electrode is formed such that the etching rate decreases from the inner wall side toward the center side.
このような半導体装置によれば、トレンチ内における上部電極が内壁側から中心側に向かってエッチングレートが低くなるように形成されることで、上部電極の表面はエッチングによる深い窪みや凹凸が抑制された状態となり、窪みや凹部内への絶縁膜の残留が防止される。このため、この上部電極と上部電極上に設けられる引き出し電極とを接続する場合の抵抗を低くすることができる。したがって、トレンチキャパシタの上部電極と基板に設けられるトランジスタの拡散層とを、引き出し電極を介して接続する際の低抵抗化を図ることができ、導通を確実にとることができる。 According to such a semiconductor device, the upper electrode in the trench is formed so that the etching rate decreases from the inner wall side toward the center side, so that the surface of the upper electrode is suppressed from being deeply depressed or uneven due to etching. Thus, the insulating film is prevented from remaining in the recesses or recesses. For this reason, the resistance in the case of connecting this upper electrode and the extraction electrode provided on the upper electrode can be lowered. Therefore, it is possible to reduce the resistance when connecting the upper electrode of the trench capacitor and the diffusion layer of the transistor provided on the substrate via the extraction electrode, and conduction can be ensured.
以上説明したように、本発明の半導体装置の製造方法およびこれによって得られる半導体装置によれば、トレンチ内における上部電極膜のエッチングレートは内壁側から中心側に向かって低くなるように調整される。これにより、エッチングレートに依存した状態で、上部電極膜のエッチバックを行い、上部電極を形成する際に、上部電極膜のシームからエッチャントが浸入しても、トレンチの中心側の上部電極膜のエッチングが抑制される。このため、上部電極表面の中央部分が過剰に除去されることなく、上部電極表面に深い窪みが生じるのを防ぐことができる。また、トレンチ内の上部電極膜における膜厚方向の中央部には、エッチングレートが局所的に高くなる部分がないことから、上部電極膜をエッチング除去して上部電極を形成する際に、上部電極膜が局所的に過剰に除去されることがなく、上部電極の表面が凹凸状になるのを抑制することができる。 As described above, according to the method for manufacturing a semiconductor device of the present invention and the semiconductor device obtained thereby, the etching rate of the upper electrode film in the trench is adjusted so as to decrease from the inner wall side toward the center side. . Thus, when the upper electrode film is etched back in a state depending on the etching rate and the upper electrode is formed, even if the etchant enters from the seam of the upper electrode film, the upper electrode film on the center side of the trench is Etching is suppressed. For this reason, it is possible to prevent a deep depression from occurring on the upper electrode surface without excessively removing the central portion of the upper electrode surface. In addition, since there is no portion where the etching rate locally increases at the central portion in the film thickness direction of the upper electrode film in the trench, the upper electrode is formed when the upper electrode film is removed by etching. The film is not locally removed excessively, and the surface of the upper electrode can be prevented from being uneven.
したがって、トレンチの上部領域の内壁に側壁絶縁膜を形成する工程で、上部電極表面に絶縁膜が残留するのを防止することができる。このため、上部電極上に引き出し電極を形成して接続させた場合の抵抗を低くすることができる。したがって、トレンチキャパシタの上部電極と、基板に設けられるトランジスタの拡散層とを引き出し電極を介して接続する際の、低抵抗化が図れるとともに、導通を確実にとることができ、歩留りを向上させることが可能である。 Therefore, it is possible to prevent the insulating film from remaining on the surface of the upper electrode in the step of forming the sidewall insulating film on the inner wall of the upper region of the trench. For this reason, it is possible to reduce the resistance when the lead electrode is formed and connected on the upper electrode. Therefore, when the upper electrode of the trench capacitor and the diffusion layer of the transistor provided on the substrate are connected via the extraction electrode, the resistance can be reduced, and conduction can be ensured and the yield can be improved. Is possible.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
（第１実施形態）
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１〜図３の製造工程断面図によって説明する。本実施形態においては、半導体装置の構成を製造工程順に説明する。なお、従来の技術で説明したものと同様の構成には同一の番号を付して説明する。
(First embodiment)
An example of an embodiment relating to a method for manufacturing a semiconductor device of the present invention will be described with reference to the manufacturing process sectional views of FIGS. In the present embodiment, the configuration of the semiconductor device will be described in the order of manufacturing steps. In addition, the same number is attached | subjected and demonstrated to the structure similar to what was demonstrated by the prior art.
まず、図１（ａ）に示すように、通常のトレンチを形成する技術と同様に、例えばシリコン基板からなる基板１１上に、マスクパターン（図示省略）を形成し、エッチングを行うことにより、基板１１にトレンチ１２を形成する。
First, as shown in FIG. 1A, a mask pattern (not shown) is formed on a
次いで、例えば固相拡散法により、基板１１におけるトレンチ１２の下部（トレンチ下部１２ａ）の内壁に、例えばヒ素（Ａｓ）をドーピングして拡散層を形成し、この拡散層を下部電極１３とする。その後、トレンチ１２の内壁を覆うように基板１１上に、例えば酸窒化シリコンからなるキャパシタ絶縁膜１４を成膜する。
Next, a diffusion layer is formed by doping, for example, arsenic (As) on the inner wall of the lower portion of the trench 12 (the trench
次に、図１（ｂ）に示すように、例えば原料ガスとしてシランガス（ＳｉＨ４）を用いたＣＶＤ法により、キャパシタ絶縁膜１４が形成されたトレンチ１２を埋め込むように、ポリシリコンからなる上部電極膜１５ａを成膜する。ここで、成膜時には、プロセスガス中に例えばＡｓからなる不純物を添加し、トレンチ１２内を埋め込むまでの間、プロセスガス中への不純物の添加量を経時的に徐々に低減させる。
Next, as shown in FIG. 1B, the upper electrode film made of polysilicon so as to fill the
このように上部電極膜１５ａを成膜することで、トレンチ１２内の上部電極膜１５ａは内壁側から中心側に向かって徐々に低濃度となるような連続的な不純物の濃度勾配を有して形成される。一般的に、膜中の不純物は低濃度である方がエッチングレートが低いため、トレンチ１２内の上部電極膜１５ａのエッチングレートは内壁側から中心側に向かって連続的に低くなるように形成される。
By forming the
ここで、上部電極膜１５ａを成膜する際のプロセスガス中への不純物の添加量は、後工程でこの上部電極膜１５ａをエッチバックする際のエッチング条件により調整し、また、トレンチキャパシタの上部電極として十分に導電性がとれる範囲で調整することとする。
Here, the amount of impurities added to the process gas when forming the
また、本実施形態では、トレンチ１２内の上部電極膜１５ａのエッチングレートを、内壁側から中心側に向かって連続的に低くなるように調整することで、トレンチ１２内における上部電極膜１５ａの内壁側と中心側とのエッチングレートの差を少なくしている。この場合、後工程で上部電極膜１５ａをエッチング除去して上部電極を形成する際に、トレンチ１２内の上部電極表面の中央部分が顕著に突出した凸状となることがなく、好ましい。
Further, in the present embodiment, the inner wall of the
次に、図２（ｃ）に示すように、エッチングガスとして例えば六フッ化イオウ(ＳＦ6)を用いたドライエッチング法により、上記エッチングレートに依存した状態でエッチバックを行い、下部電極１３が形成されたトレンチ下部１２ａまで、上部電極膜１５ａ（前記図１（ｂ）参照）を除去して、上部電極１５を形成する。
Next, as shown in FIG. 2C, etch back is performed in a state depending on the etching rate by a dry etching method using, for example, sulfur hexafluoride (SF 6 ) as an etching gas. The
なお、ここではエッチングガスとしてＳＦ6を用いたが、例えば臭化水素（ＨＢｒ）を用いてもよく、この場合には上部電極膜１５ａを成膜する際のプロセスガス中への不純物の添加量を適宜調整して、エッチングレートを調整することとする。
Although SF 6 is used as the etching gas here, for example, hydrogen bromide (HBr) may be used. In this case, the amount of impurities added to the process gas when forming the
この際、トレンチ１２内の上部電極膜１５ａのエッチングレートは内壁側から中心側に向かって低くなるように調整されているため、中心側がエッチングされにくい状態となる。これにより、上部電極膜１５ａのシームＡ上部からエッチャントが侵入しても、上部電極１５表面の中央部分が過剰にエッチングされて深い窪みを形成することがなく、上部電極１５表面は中央部が盛り上がった形状となる。
At this time, since the etching rate of the
その後、トレンチ１２の上部領域（トレンチ上部１２ｂ）に露出されたキャパシタ絶縁膜１４を除去することで、トレンチ１２内にトレンチキャパシタを形成する。
Thereafter, the
次に、図２（ｄ）に示すように、トレンチ上部１２ｂの内壁を覆うように、基板１１上および上部電極１５上に、例えばテトラエトキシシラン（ＴＥＯＳ）からなる、膜厚の厚い絶縁膜を成膜する。次いで、エッチバック工程を行って、基板１１上および上部電極１５上の絶縁膜を除去し、トレンチ上部１２ｂの側壁に絶縁膜を残存させることで、側壁絶縁膜（カラー酸化膜）１６を形成する。その後、通常のリソグラフィーおよびエッチングを行うことにより、トレンチ上部１２ｂの最上部の側壁絶縁膜１６を除去し、側壁を露出させる。
Next, as shown in FIG. 2D, a thick insulating film made of, for example, tetraethoxysilane (TEOS) is formed on the
次に、図３（ｅ）に示すように、トレンチ上部１２ｂに例えばＡｓが導入されたポリシリコンからなる導電性膜を埋め込んで、上部電極１５上に引き出し電極１７を形成する。
Next, as shown in FIG. 3E, a conductive film made of, for example, polysilicon into which As is introduced is buried in the trench
以下、通常のＤＲＡＭプロセスを経てＤＲＡＭを形成する。基板１１にトランジスタを形成し、このトランジスタの拡散層（図示省略）とトレンチキャパシタの上部電極１５とを引き出し電極１７を介して接続させる。
Thereafter, a DRAM is formed through a normal DRAM process. A transistor is formed on the
このような半導体装置の製造方法および半導体装置によれば、トレンチ１２内における上部電極膜１５ａのエッチングレートは内壁側から中心側に向かって低くなるように調整される。これにより、上部電極膜１５ａをエッチング除去して上部電極１５を形成する際には、上記エッチングレートに依存した状態で上部電極膜１５ａが除去され、トレンチ１２の中心側の上部電極膜１５ａはエッチングされにくい状態となる。このため、上部電極膜１５ａのシームＡからエッチャントが浸入しても、従来の技術で図５（ｃ）を用いて説明したように、上部電極１５表面の中央部分が過剰に除去されることなく、上部電極１５表面に深い窪みが生じるのを防ぐことができる。
According to such a semiconductor device manufacturing method and semiconductor device, the etching rate of the
また、トレンチ１２内の上部電極膜１５ａには不純物が偏在する部分がなく、トレンチ１２における上部電極膜１５ａの膜厚方向の中央部には、エッチングレートが局所的に高くなる部分がないことから、上部電極膜１５ａをエッチング除去して上部電極１５を形成する際に、上部電極膜１５ａが局所的に過剰に除去されるの防止することができる。このため、上部電極１５の表面が凹凸状になるのを抑制することができる。
Further, the
したがって、この後のトレンチ上部１２ｂの内壁に側壁絶縁膜１６を形成する工程で、トレンチ１２ｂの内壁を覆うように上部電極１５上に膜厚の厚い絶縁膜を成膜し、上部電極１５上の絶縁膜をエッチング除去する際に、上部電極１５表面に絶縁膜が残留しにくくなる。
Therefore, in the subsequent step of forming the
このため、上部電極１５上に引き出し電極１７を形成して接続させた場合の抵抗を低くすることができる。したがって、この引き出し電極１７を介してトレンチキャパシタの上部電極１５と、基板１１に形成されたトランジスタの拡散層とを接続する場合の低抵抗化を図ることができ、導通を確実にとることができるため、歩留りを向上させることができる。
For this reason, it is possible to reduce the resistance when the
さらに、本実施形態では、トレンチ１２内に上部電極膜１５ａを埋め込むまでの間、プロセスガス中の不純物の添加量を徐々に少なくし、トレンチ１２内における上部電極膜１５ａの不純物濃度を内壁側から中心側に向かって連続的に低くなるように調整することで、内壁側から中心側に向かってエッチングレートが連続的に低くなるように調整した。これにより、トレンチ１２内における上部電極膜１５ａの内壁側と中心側とで、エッチングレートの差が少ないことから、上部電極１５表面の中央部が顕著に突出した凸状となるのを防ぎ、上部電極１５表面をより平坦に形成することができる。
Further, in the present embodiment, the amount of impurities added in the process gas is gradually reduced until the
また、上部電極膜１５ａの成膜時におけるプロセスガス中の不純物の添加量を調整することにより、上部電極膜１５ａのエッチングレートを変化させることができるため、上部電極１５の表面形状を再現性よく制御することができる。
Further, the etching rate of the
（第２実施形態）
また、本発明の半導体装置は、次のような方法によっても製造することができる。ここで、第２実施形態の製造方法について図１〜図２を用いて説明する。なお、トレンチ１２内に上部電極膜１５ａを成膜する工程以外は、第１実施形態と同様の工程で行うことする。
(Second Embodiment)
The semiconductor device of the present invention can also be manufactured by the following method. Here, the manufacturing method of 2nd Embodiment is demonstrated using FIGS. In addition, it carries out by the process similar to 1st Embodiment except the process of forming the
本実施形態では、図１（ｂ）に示す上部電極膜１５ａが、例えばシリコンゲルマニウム（ＳｉＧｅ）から構成されることとする。ここでは、例えばシリコンの原料ガスとしてシランガス（ＳｉＨ4）、ゲルマニウムの原料ガスとしてゲルマンガス（ＧｅＨ4）を用いたＣＶＤ法により、トレンチ１２内にＳｉＧｅ膜を埋め込む際に、プロセス雰囲気中のＧｅＨ4の添加量を徐々に低減する。このようにして、トレンチ１２の内壁側から中心側に向かってＧｅの含有率が徐々に低くなるように膜組成を連続的に変化させたＳｉＧｅ膜を成膜する。一般的に、ＳｉＧｅ膜はＧｅ含有率の低い方がエッチングレートが低いことから、トレンチ１２内の上部電極膜１５ａのエッチングレートは内壁側から中心側に向かって連続的に低くなるように調整される。
In the present embodiment, the
ここではＳｉＧｅ膜のＧｅの含有率を徐々に低減することとしたが、トレンチ１２の中心側をＧｅを含有しないポリシリコン膜とすることで、トレンチ１２内における上部電極膜１５ａの中心側のエッチングレートが低くなるように調整してもよい。
Here, the Ge content of the SiGe film is gradually reduced. However, the center side of the
また、ＳｉＧｅ膜のＧｅの含有率を徐々に低減することで、トレンチ１２内の上部電極膜１５ａのエッチングレートが内壁側から中心側に向かって連続的に低くなるように調整されることとしたが、トレンチ１２の内壁側から中心側に向かってＳｉＧｅ膜中のＧｅの含有率を段階的に低減させることで、エッチングレートが段階的に低くなるように調整してもよい。この場合にはプロセスガス中のＧｅの添加量を段階的に低くなるように調整することとする。
Further, by gradually reducing the Ge content of the SiGe film, the etching rate of the
なお、上部電極膜１５ａの成膜時には、プロセスガス中に例えばＡｓからなる不純物を一定量添加して、上部電極膜１５ａに不純物を導入することとする。この後の工程は第１実施形態と同様であり、図２（ｃ）に示すように、エッチングガスとして例えば六フッ化イオウ(ＳＦ6)を用いたドライエッチング法により、上記エッチングレートに依存した状態でエッチバックを行い、上部電極膜１５ａ（前記図１（ｂ）参照）をトレンチ下部１２ａまで除去して、上部電極１５を形成する。
When forming the
このような半導体装置の製造方法およびこれにより得られる半導体装置によっても、第１実施形態と同様の効果を奏することができる。 The same effects as those of the first embodiment can also be obtained by such a semiconductor device manufacturing method and the semiconductor device obtained thereby.
なお、本実施形態では、ＳｉＧｅからなる上部電極膜１５ａを成膜する際に、Ａｓからなる不純物を一定量添加する例について説明したが、本発明はこれに限定されることなく、プロセスガス中のＧｅＨ4の添加量を徐々に低減するとともに、第１実施形態と同様に、不純物の添加量を徐々に低減させてもよい。
In the present embodiment, an example in which a certain amount of impurities made of As is added when the
これにより、トレンチ１２内の内壁側から中心側に向かって、上部電極膜１５ａのＧｅ含有率を低減させるとともに、不純物濃度も低くなるように調整することが可能である。この場合には、上部電極膜１５ａ中のＧｅ含有率の差だけでなく、不純物濃度の差によっても上部電極膜１５ａのエッチングレートを調整することができるため、上部電極膜１５ａのエッチングレートをより細かく制御することが可能である。
As a result, the Ge content of the
（第３実施形態）
また、本発明の半導体装置は、次のような方法によっても製造することができる。ここで、第３実施形態の製造方法について図１〜図２を用いて説明する。なお、トレンチ１２内に上部電極膜１５ａを成膜する工程以外は、第１実施形態と同様の工程で行うことする。
(Third embodiment)
The semiconductor device of the present invention can also be manufactured by the following method. Here, the manufacturing method of 3rd Embodiment is demonstrated using FIGS. 1-2. In addition, it carries out by the process similar to 1st Embodiment except the process of forming the
本実施形態では、トレンチ１２内における上部電極膜１５ａのエッチングレートが段階的に低くなるように調整した例について説明する。ここでは、上部電極膜１５ａがポリシリコンの多層膜で構成されることとする。
In the present embodiment, an example in which the etching rate of the
まず、図１（ｂ）に示すように、キャパシタ絶縁膜１４が形成されたトレンチ１２の内壁を覆うように、上部電極膜１５ａを構成するポリシリコン層の薄膜を形成する成膜工程を行う。その後、例えばＡｓからなる不純物を上記ポリシリコン層の表面に吸着させる不純物吸着工程を行い、上記成膜工程と不純物吸着工程とを複数回繰り返して行うこととする。
First, as shown in FIG. 1B, a film forming process for forming a thin film of a polysilicon layer constituting the
この際、トレンチ１２の埋め込みが完了する前に、熱処理を行い堆積されたポリシリコン層中に不純物を均一に拡散させる。その後、アンドープのポリシリコン層でトレンチ１２の中心側を埋め込むことで、トレンチ１２の内壁側を不純物が拡散されたポリシリコン層、中心側をアンドープのポリシリコン層とし、２段階に不純物濃度が変化するように調整する。このように、トレンチ１２の中心側のポリシリコン層に不純物を導入しないで形成したとしても、上部電極形成後の工程で、例えば基板１１にトランジスタの拡散層を形成する際の熱処理により、不純物は内壁側のポリシリコン層から中心側に拡散される。
At this time, before the filling of the
なお、ここでは、トレンチ１２の中心側をアンドープのポリシリコン層で埋め込むこととしたが、トレンチ１２の中心側のポリシリコン層に、トレンチ１２の内壁側のポリシリコン層よりも低濃度となるように不純物が導入されていてもよい。
Here, the center side of the
ここで、第１実施形態で説明したように、一般的に、膜中の不純物が低濃度である方がエッチングレートが低いことから、トレンチ１２内の上部電極膜１５ａのエッチングレートは内壁側から中心側に向かって段階的に低くなるように調整される。
Here, as described in the first embodiment, since the etching rate is generally lower when the impurity concentration in the film is lower, the etching rate of the
この後の工程は第１実施形態と同様であり、図２（ｃ）に示すように、エッチングガスとして例えば六フッ化イオウ(ＳＦ6)を用いたドライエッチング法により、上記エッチングレートに依存した状態でエッチバックを行い、上部電極膜１５ａ（前記図１（ｂ）参照）をトレンチ下部１２ａまで除去して、上部電極１５を形成する。
The subsequent steps are the same as those in the first embodiment, and depend on the etching rate by a dry etching method using, for example, sulfur hexafluoride (SF 6 ) as an etching gas, as shown in FIG. Etchback is performed in this state, and the
このような半導体装置の製造方法およびこれにより得られる半導体装置によっても第１実施形態と同様の効果を奏することができる。また、第１実施形態では、上部電極膜１５ａがトレンチ１２の内壁側から中心側に向かって徐々に低くなるような連続的な不純物の濃度勾配を有するように調整したが、本実施形態では、トレンチ１２を上部電極膜１５ａで埋め込む際に、成膜工程と不純物吸着工程とを繰り返した後、不純物の拡散工程を行うことで、より確実に内壁側のポリシリコン層に不純物を導入し、上部電極膜１５ａが段階的な不純物の濃度勾配を有するように調整することが可能である。
The same effects as those of the first embodiment can also be achieved by such a semiconductor device manufacturing method and the semiconductor device obtained thereby. In the first embodiment, the
なお、本実施形態では、トレンチ１２内の上部電極膜１５ａを２段階に不純物濃度が変化するように調整したが、アンドープのポリシリコン層成膜工程、不純物吸着工程、拡散工程の一連の工程を複数回行うことで、より精密な濃度制御を行ってもよい。
In the present embodiment, the
この場合には、トレンチ１２を上部電極膜１５ａで埋め込む際に、不純物吸着工程におけるポリシリコン層の表面に吸着させる不純物の量を、トレンチ１２の内壁側から中心側に向かって層ごとに低減させる。また、不純物吸着工程の後には、各層ごとに熱処理を行うことで、下層のポリシリコン層に不純物を拡散させる。これにより、トレンチ１２内の上部電極膜１５ａの不純物濃度が内壁側から中心側に向かって層ごとに段階的に低くなるように調整され、エッチングレートが内壁側から中心側に向かって層ごとに段階的に低くなるように調整される。この際、トレンチ１２内の中心側をアンドープのポリシリコン層で埋め込むことで、中心側のエッチングレートが低くなるように調整してもよい。
In this case, when the
また、ここでは、アンドープのポリシリコン層の成膜工程と、不純物吸着工程と、拡散工程の一連の工程を複数回繰り返すことで、上部電極膜１５ａが段階的な不純物の濃度勾配を有するように形成したが、成膜工程と、不純物吸着工程とをトレンチ１２の内壁側から中心側に向かって吸着させる不純物の量を層ごとに低減させた状態で繰り返すことにより、トレンチ１２内を上部電極膜１５ａで埋め込んだ後、熱処理を行うことで、段階的な不純物の濃度勾配を有するように形成してもよい。
Further, here, the
さらには、上部電極膜１５ａをポリシリコンからなる単層膜で成膜し、成膜する際のプロセスガス中への不純物の添加量を、経時的に段階的に低減させることで、段階的な不純物の濃度勾配を有するように形成してもよい。
Furthermore, the
また、本実施形態では上部電極膜１５ａの不純物濃度をトレンチ１２の内壁側から中心側に向かって段階的に低くすることで、エッチングレートが段階的に低くなるように調整する例について説明したが、上部電極膜１５ａの結晶状態を変化させることで、エッチングレートを調整してもよい。
In the present embodiment, the example in which the impurity concentration of the
例えば、トレンチ１２内における上部電極膜１５ａの内壁側を覆うように、アモルファスシリコンを成膜し、その後中心側を埋め込むようにポリシリコンを成膜する。一般的に、アモルファスシリコンよりもポリシリコンの方がエッチングレートが低いことから、トレンチ１２における上部電極膜１５ａのエッチングレートを内壁側から中心側に向かって段階的に低くすることができる。この際、成膜時のプロセスガスに一定量の例えばＡｓからなる不純物を添加して、上部電極膜１５ａに不純物を導入する。
For example, amorphous silicon is formed so as to cover the inner wall side of the
なお、ここでは、成膜時の不純物の添加量を一定としたが、トレンチ１２を埋め込むまでの間、経時的に不純物の添加量を低減することで、連続的な不純物の濃度勾配を有するように形成してもよい。この場合には、上部電極膜１５ａ中の結晶状態による差だけでなく、不純物濃度の差によっても上部電極膜１５ａのエッチングレートを調整することができるため、上部電極膜１５ａのエッチングレートをより細かく制御することが可能である。
Note that, here, the amount of impurities added during film formation is constant, but a continuous impurity concentration gradient is obtained by reducing the amount of impurities added over time until the
１１…基板、１２…トレンチ、１２ａ…トレンチ下部、１２ｂ…トレンチ上部、１４…キャパシタ絶縁膜、１５…上部電極、１５ａ…上部電極膜、１６…側壁絶縁膜、１７…引き出し電極
DESCRIPTION OF
Claims (4)
トレンチを埋め込むようにキャパシタ絶縁膜上に上部電極膜を成膜するとともに、当該トレンチ内における当該上部電極膜のエッチングレートを内壁側から中心側に向かって低くなるように調整する第１工程と、
前記上部電極膜を前記トレンチの下部領域までエッチング除去して、上部電極を形成する第２工程と、
前記上部電極が形成された前記トレンチの内壁を覆うように、基板上および上部電極上に絶縁膜を成膜した後、基板上および上部電極上の絶縁膜をエッチング除去して、前記トレンチの上部領域の内壁に側壁絶縁膜を形成する第３工程と、
前記側壁絶縁膜が形成された前記トレンチの上部領域を導電性膜で埋め込むことで、前記上部電極に接続された引き出し電極を形成する第４工程とを有する
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device including a trench capacitor formed by laminating at least a capacitor insulating film and an upper electrode in order from a lower layer on an inner wall of a trench formed in a substrate,
A first step of forming an upper electrode film on the capacitor insulating film so as to fill the trench, and adjusting an etching rate of the upper electrode film in the trench so as to decrease from the inner wall side toward the center side;
Etching away the upper electrode film to the lower region of the trench to form an upper electrode;
An insulating film is formed on the substrate and the upper electrode so as to cover the inner wall of the trench in which the upper electrode is formed, and then the insulating film on the substrate and the upper electrode is removed by etching to form an upper portion of the trench. A third step of forming a sidewall insulating film on the inner wall of the region;
And a fourth step of forming an extraction electrode connected to the upper electrode by embedding an upper region of the trench in which the side wall insulating film is formed with a conductive film. .
ことを特徴とする請求項１記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein in the first step, the etching rate is adjusted so as to continuously decrease from an inner wall side to a center side of the trench.
ことを特徴とする請求項１記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein in the first step, the etching rate is adjusted so as to decrease stepwise from an inner wall side to a center side of the trench.
トレンチ内の上部電極は内壁側から中心側に向かってエッチングレートが低くなるように形成されている
ことを特徴とする半導体装置。 A semiconductor device comprising a trench capacitor formed by laminating at least a capacitor insulating film and an upper electrode in order from the lower layer on the inner wall of a trench formed in a substrate,
The upper electrode in the trench is formed so that the etching rate decreases from the inner wall side toward the center side.
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| Application Number | Priority Date | Filing Date | Title |
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| JP2003281490A JP2005051045A (en) | 2003-07-29 | 2003-07-29 | Semiconductor device and manufacturing method thereof |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7928515B2 (en) | 2005-12-12 | 2011-04-19 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the semiconductor device |
| US11637123B2 (en) | 2019-09-13 | 2023-04-25 | Kioxia Corporation | Semiconductor device and manufacturing method thereof |
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2003
- 2003-07-29 JP JP2003281490A patent/JP2005051045A/en active Pending
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