JP2005045245A

JP2005045245A - Multiple gate semiconductor device and method of forming the same

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Publication number: JP2005045245A
Application number: JP2004210161A
Authority: JP
Inventors: Abhisek Dixit; アブヒセク・ディクジット; Meyer Kristin De; クリスティン・デ・メイエル
Original assignee: Interuniversitair Microelektronica Centrum vzw IMEC
Current assignee: Interuniversitair Microelektronica Centrum vzw IMEC
Priority date: 2003-07-18
Filing date: 2004-07-16
Publication date: 2005-02-17

Abstract

<P>PROBLEM TO BE SOLVED: To achieve an improved performance of a FinFET, and adjust a threshold voltage of the FinFET without deteriorating other device parameters (for example, the slope of subthreshold, a saturation current, leak current, and roll-off of threshold voltage). <P>SOLUTION: The multi-gate device comprises at least two gates. The dopant distribution in the semiconductor body of the device varies from a low value near the surface of the body towards a higher value inside the body of the device. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、集積回路および当該集積回路の製造方法に関する。より詳しくは、本発明は、それらのデバイスのチャネル領域においてマルチの（multiple）ゲートおよび一定ではないドーピング・プロフィールを有する半導体デバイスに関する。 The present invention relates to an integrated circuit and a method for manufacturing the integrated circuit. More particularly, the present invention relates to semiconductor devices having multiple gates and non-constant doping profiles in the channel region of those devices.

現在の最先端の半導体チップは、180ナノメートルの回路形状を有する技術を特徴とする。構成要素（component）は、ちょうど市場に出始めている130ナノメートルの形状を有する技術によって製造される。工業化計画は、2004年に90ナノメートルの技術を、2007年に65ナノメートルの技術を、2010年に45ナノメートルの技術を、2013年に32ナノメートルの技術を、および2016年に22ナノメートルの技術を供給することになっている。この予定は、2001年に半導体工業協会（Semiconductor Industry Association)（SIA）によって画定された半導体インターナショナルテクノロジーのロードマップ（International Technology Roadmap）（ＩＴＲＳ）に提出されている。予定は、以前に考えられていたものより時間的により早く小さなチップ寸法に変わっている。メイン・トランジスタの中で、解決されるべきスケーリング（scaling）問題は、より大きな開電流（on-current）、半導体デバイスでの増加するスイッチング速度、より小さな閉電流（off-current）、このようなゲート酸化膜スケーリングを可能にする低い閾電圧となる薄いゲート酸化物を必要とすること、および低い電源電圧、より大きなチャネル移動度（mobility）およびソース/ドレイン領域のより小さな直列抵抗を使用することである。これらの予測された厳しいスケーリング要求を満たすために、古典的でないCMOS（相捕型金属酸化膜半導体）デバイス、および金属ゲート材料および高kのゲート誘電体のような新規な材料は、現在調査中である。 Current state-of-the-art semiconductor chips feature technology with a circuit shape of 180 nanometers. The component is manufactured by a technology with a 130 nanometer shape that has just begun to market. Industrialization plans include 90-nanometer technology in 2004, 65-nanometer technology in 2007, 45-nanometer technology in 2010, 32-nanometer technology in 2013, and 22-nanometer in 2016 Meter technology is to be supplied. This schedule was submitted to the International Technology Roadmap (ITRS) defined in 2001 by the Semiconductor Industry Association (SIA). The schedule is changing to smaller chip sizes earlier in time than previously thought. Among the main transistors, the scaling problems to be solved are higher open current (on-current), increased switching speed in semiconductor devices, lower closed current (off-current), Requires thin gate oxide with low threshold voltage to allow gate oxide scaling, and use low power supply voltage, greater channel mobility and lower series resistance in source / drain regions It is. To meet these anticipated demanding scaling requirements, new materials such as non-classical CMOS (Phase-Metal Oxide Semiconductor) devices and metal gate materials and high-k gate dielectrics are currently under investigation It is.

これらの古典的でないCMOSデバイスのうちの一つは、いわゆるFinFET（ひれ形状の電界効果トランジスタ）である。ゲート電極がチャネル領域の上面にある一平面に形成される古典的なプレーナ型デバイスに対して、FinFETにおいて、ゲートは少なくとも部分的にチャネル領域を囲繞する。そこでは、チャネル領域が基板の一部である。このような基板は、チャネル領域に隣接してソース領域およびドレイン領域を更に備える。導電性チャネルとして乾式エッチングされたシリコンフィンの側壁を用いてダブルゲートのトランジスタを作るという考えは、1998年に発行されたIEDM Technical Digest誌の1032-1034頁にある「deep-sub-tenth Micron Eraの折り重ねられたチャネルMOSFET」において、1998年にD.ヒサモトその他によって発表されている。FinFETにおいて、細いゲート線は、薄膜シリコン・チャネル・フィンにまたがる。ビンユーその他は、IEDM Technical Digest誌の251-254頁、8-11、2002年12月に発行された「10ナノメートルのゲート長に対するFinFETのスケーリング」で、FinFETデバイスを製造するための他のプロセスを論じている。ポリシリコンがゲート電極材料として使われており、デバイスのチャネルが低濃度で（lightly）ドーピングされている。 One of these non-classical CMOS devices is the so-called FinFET (fin-shaped field effect transistor). In contrast to a classic planar device where the gate electrode is formed in a plane on the top surface of the channel region, in a FinFET, the gate at least partially surrounds the channel region. There, the channel region is part of the substrate. Such a substrate further comprises a source region and a drain region adjacent to the channel region. The idea of making double-gated transistors using dry-etched silicon fin sidewalls as the conductive channel is described in IEDM Technical Digest, 1998, pages 1032-1034, “deep-sub-tenth Micron Era”. Was published in 1998 by D. Hisamoto et al. In a FinFET, a thin gate line spans a thin film silicon channel fin. Binyu et al., IEDM Technical Digest, pp. 251-254, 8-11, December 2002, “FinFET Scaling for 10-nanometer Gate Length,” published another article on manufacturing FinFET devices. Discusses the process. Polysilicon is used as the gate electrode material, and the device channel is lightly doped.

FinFETがプレーナ型に近似したCMOS互換の方法で製造されるが、このようなFinFETがそのプレーナ型CMOSの同等物（counterpart）を越えるパフォーマンスを改良するために、さまざまな問題が対処されなければならない。このようなデバイスの上記各パフォーマンスは、さまざまなパラメータ、例えば、閾値電圧（V_t）より低いゲート電圧に対するゲート電圧で駆動電流の変化である副閾値の揺動（sub-threshold swing）（S, mV/dec）や、最大または飽和の駆動電流（I_on）や、オフ状態またはリークの電流（I_off）や、チャネル長（L_g）に対する閾値電圧の依存性を表している閾値電圧ロールオフ（roll-off）（ΔV_t）や、ドレイン電圧（V_ds）によって示される。 FinFETs are manufactured in a CMOS-compatible manner that approximates a planar type, but various issues must be addressed in order for such a FinFET to improve performance beyond its planar CMOS counterpart. . Each performance of such devices, a variety of parameters, for example, the threshold voltage (V _t) is the change in the drive current at a gate voltage for the lower gate voltage sub threshold swing of the (sub-threshold swing) (S , mV / dec), threshold voltage roll-off representing dependency of threshold voltage _on maximum or saturation drive current (I _on ), off-state or leakage current (I _off ), and channel length (L _g ) It is indicated by (roll-off) (ΔV _t ) or drain voltage (V _ds ).

FinFETデバイスのパラメータを改良するために、二つのアプローチが現在使用されている。第一のアプローチは、フィン（fin）のドーパントレベル（N_fin）を増やすことである。このアプローチは、低い副閾値（sub-threshold）の傾斜および制御可能な閾値電圧を与えるにもかかわらず、逆転（inversion）がフィンの表面の近くで起こるので、キャリア移動度はイオン化不純物散乱（ionized impurity scattering）のために低下する。この散乱で飽和電流が小さくなることになる。そして、デバイスを遅くする。高濃度にドーピングされたフィンが完全には減少しないので、閾値電圧のロールオフ（roll-off）はより顕著である。 Two approaches are currently used to improve the parameters of FinFET devices. The first approach is to increase the _fin dopant level (N _fin ). This approach provides low sub-threshold slope and controllable threshold voltage, but inversion occurs near the fin surface so that carrier mobility is ionized impurity scattering. Reduced due to impurity scattering. This scattering reduces the saturation current. And slow down the device. The threshold voltage roll-off is more pronounced because the heavily doped fins are not completely reduced.

第二のアプローチは、フィン（fin）のドーピング濃度を下げることと、可変の仕事関数ゲート技術を構築することを備える。ヤン・キュウ・チェその他は、IEDMの2002年12月のダイジェストの259−262頁で「改善された移動度およびゲート仕事関数工学に対するFinFETプロセスの改良」で、この方法を概説する。フィンとゲート誘電体との間での高品質な接合部分（interface）を形成することは別として、キャリアの移動度は、フィンを低濃度でドーピングすることによって改良される。その結果、イオン化不純物散乱がより少なくなり、それゆえに、飽和電流がより大きくなる。低濃度でドーピングされたフィンも、ドーパント分布プロフィールの変動に閾値電圧のイミュニティ（immunity）を増やすという利点を提供する。しかしながら、フィン（fin）の低濃度のドーピングのため、閾値電圧はゲート電極の仕事関数で決定される。ｎ型またはｐ型のFinFETに対して所望の閾値電圧を得るために、ゲート電極は慎重に選ばれなければならない。限られた材料から選択され、これらの材料の仕事関数を目標値に調整するために、追加的な効果をさらに必要とするので、このアプローチはまた、扱いにくいものである。このような材料の導入によって、製造工程が複雑になる。キヨウ・チェンその他による、Electronic Devices、第49巻、No.6、2002年6月、1086頁のIEEE論文集の「ダブルゲートMOSFETに対する総合モデル分析の副閾値の揺動（S）モデル（Comprehensive Model Analytical Sub-threshold Swing（S）Model）」に開示されているように、フィンの低濃度なドーピングにより、副閾値（sub-threshold）の傾斜が大きくなり、その結果、リーク電流が大きくなり、消費電力が大きくなる。 The second approach comprises lowering the fin doping concentration and building a variable work function gate technology. Yang Kyu Choi et al. Outline this method in IEDM's December 2002 digest, pages 259-262, “Improved FinFET Process for Improved Mobility and Gate Work Function Engineering”. Apart from forming a high quality interface between the fin and the gate dielectric, the carrier mobility is improved by doping the fin at a low concentration. As a result, there is less ionized impurity scattering and therefore higher saturation current. Low doped fins also offer the advantage of increasing threshold voltage immunity to variations in the dopant distribution profile. However, the threshold voltage is determined by the work function of the gate electrode due to the low doping of the fin. In order to obtain the desired threshold voltage for an n-type or p-type FinFET, the gate electrode must be carefully chosen. This approach is also cumbersome as it is selected from limited materials and requires additional effects to adjust the work functions of these materials to target values. The introduction of such materials complicates the manufacturing process. Kiyo Chen et al., Electronic Devices, Vol. 49, No. 6, June 2002, page 1086, IEEE Proceedings “Comprehensive Model of Subthreshold Fluctuation (S) Model for Comprehensive Model Analysis for Double-Gate MOSFETs” As disclosed in Analytical Sub-threshold Swing (S) Model), the low-fining doping increases the sub-threshold slope, resulting in increased leakage current and consumption. Electric power increases.

したがって、本発明の目的は、従来の技術の課題を解決することであり、FinFETの改良されたパフォーマンスを達成することである。他の本発明の目的は、他のデバイスパラメータ（例えば、副閾値の傾斜、飽和電流、リーク電流および閾値電圧のロールオフ）を低下させることなく、FinFETの閾値電圧を調整することである。 The object of the present invention is therefore to solve the problems of the prior art and to achieve an improved performance of the FinFET. Another object of the present invention is to adjust the threshold voltage of the FinFET without reducing other device parameters (eg, subthreshold slope, saturation current, leakage current, and threshold voltage roll-off).

発明を解決するための手段Means for Solving the Invention

本発明の第一の態様において、ソース領域およびドレイン領域と、ソース領域とドレイン領域との間にあってそれらを結合する半導体ボディと、少なくとも前記ボディの二つの面にあるゲート電極と、を備え、半導体ボディは、第一のドーパントレベルを有する第一の領域と、ゲート電極と第一の領域との間にある第二の領域を備え、この第二の領域が第一のドーピングレベルより低い第二のドーパントレベルを有するマルチゲート半導体デバイスが開示されている。このマルチゲート半導体デバイスは、ボディがFinFETデバイスのフィンであるFinFETデバイスを備えることができる。ある実施例において、第一のドーパントレベルは、第一の領域を通じて一定である。他の実施例では、第二のドーパントレベルは、第二の領域を通じて一定である。他の実施例では、第二の領域でのドーパント濃度は、第二の領域内で第一のドーパントレベルから第二のドーパントレベルまで減少する。 In a first aspect of the present invention, a semiconductor comprising: a source region and a drain region; a semiconductor body between the source region and the drain region and connecting them; and a gate electrode on at least two surfaces of the body. The body includes a first region having a first dopant level and a second region between the gate electrode and the first region, the second region being lower than the first doping level. Multi-gate semiconductor devices having the following dopant levels are disclosed. The multi-gate semiconductor device can comprise a FinFET device whose body is a fin of the FinFET device. In certain embodiments, the first dopant level is constant throughout the first region. In other embodiments, the second dopant level is constant throughout the second region. In other embodiments, the dopant concentration in the second region decreases from the first dopant level to the second dopant level in the second region.

本発明の第二の態様において、本発明の第一の態様に係る逆行的に（retrograde）ドーピングされたマルチゲートデバイスを製造するための方法が開示される。典型的な実施例において、本発明に係るFinFETを製造するための方法が開示される。当該方法は、ソースと、ドレインと、前記ソース及び前記ドレインを結合するフィンとを含む基板を準備するステップを備え、前記フィンは、第一のドーパントレベルを有して、少なくともフィンの露出面で層を形成しており、前記層は、前記第一のドーパントレベルより低いドーパントレベルを有する。 In a second aspect of the invention, a method for manufacturing a retrograde doped multi-gate device according to the first aspect of the invention is disclosed. In an exemplary embodiment, a method for manufacturing a FinFET according to the present invention is disclosed. The method comprises providing a substrate including a source, a drain, and a fin coupling the source and the drain, the fin having a first dopant level and at least at an exposed surface of the fin. Forming a layer, said layer having a dopant level lower than said first dopant level.

添付の図面を適切に参照しながら以下の詳細な説明を読むことによって、これらの同様な他の態様および効果は、当業者にとって明らかであろう。 These and other similar aspects and advantages will become apparent to those of ordinary skill in the art by reading the following detailed description, with appropriate reference to the accompanying drawings.

添付図面は、本発明の態様および実施例を図示することを目的とする。図面でのデバイスは、明瞭にするために簡略的に表示されている。全ての変形例およびオプションが示されるというわけではない。したがって、本発明は、図面によって示された範囲に制限されるものではない。さまざまな図面の類似した部分には、同じ参照符号が使用されていることに気付くであろう。 The accompanying drawings are intended to illustrate aspects and examples of the present invention. Devices in the drawings are shown in a simplified manner for clarity. Not all variations and options are shown. Accordingly, the present invention is not limited to the scope shown by the drawings. It will be appreciated that like reference numerals have been used for similar parts of the various drawings.

図面を参照しながら、本発明が以下に詳細に説明される。しかしながら、本発明を実施する多数の他の等価な実施例または他の方法が存在することは、当業者にとって明らかである。 The present invention is described in detail below with reference to the drawings. However, it will be apparent to those skilled in the art that there are numerous other equivalent embodiments or other ways of implementing the invention.

本発明の第一の態様では、少なくとも二つのゲートを備える半導体デバイスが開示されている。この半導体デバイスのボディ（例えば、これらの二つのゲート間のボリューム）は、一定ではなくドーピングされる。ボディと各ゲートとの間の接合部分（interface）からボディのバルクの方に向けて、ドーパント濃度は、小さな値から大きな値まで変動する。Research及びDevelopment IBMジャーナル、第46巻、No.23 2002年に発表された「従来のトランジスタを越えて」において、H.S.ウォンは、様々なタイプのマルチゲートデバイスを開示する。この論文の図１４、１５および１７において、ダブル又はトリプルのこのようなゲートデバイスの他の配置は、146頁〜152頁において詳述されている対応するプロセス・シーケンスによって表示されている。この論文は、本願明細書に完全に組み入れられている。本発明を教示するために、FinFETデバイスは、本発明のさまざまな実施例を図示するために用いられる。しかしながら、本発明は、このタイプのマルチゲートデバイスに限定されるものではない。 In a first aspect of the invention, a semiconductor device comprising at least two gates is disclosed. The body of the semiconductor device (eg, the volume between these two gates) is not constant but is doped. From the interface between the body and each gate towards the bulk of the body, the dopant concentration varies from a small value to a large value. In Research and Development IBM Journal, Vol. 46, No. 23 "Beyond Traditional Transistors" published in 2002, H.S. Wong discloses various types of multi-gate devices. In FIGS. 14, 15 and 17 of this paper, other arrangements of such double or triple gate devices are indicated by corresponding process sequences detailed on pages 146-152. This article is fully incorporated herein. To teach the present invention, FinFET devices are used to illustrate various embodiments of the present invention. However, the invention is not limited to this type of multi-gate device.

図１ａは、従来技術に係るFinFETデバイスを示している。基板（101）上の半導体層（102）において、FinFETデバイス、そして、選択的な他の半導体デバイスが形成される。基板は、半導体基板（例えばシリコン）であってもよい。絶縁層（103）は、半導体層（102）を基板（101）から絶縁するために、この基板（101）の上面に形成することができる。この方法、例えばシリコン−オン−絶縁体（SOI）またはゲルマニウム−オン−絶縁体（GeOI）の基板が形成される。図１ａに示されたFinFETデバイスは、このソース領域およびドレイン領域の間に位置するフィン（106）によって結合されたソース領域(104)およびドレイン領域（105）を備える。フィン（106）は、このマルチゲートデバイスのボディを構成する。プロセスフローに従い、３つの構成要素（104、105、106）が、半導体材料の単層においてまたはこの半導体材料の異なる層において形成される。ゲート誘電体及びゲート電極層を備えるゲート（107）は、３つの面（上面および二つの側面）でフィン（106）を覆うように形成されている。FinFETのチャネルは、ゲート誘電体でカバーされて、対応するゲート(107)の電気制御の下で、ゲート誘電体の厚みに依存するフィン（106）の部分である。 FIG. 1a shows a FinFET device according to the prior art. In the semiconductor layer (102) on the substrate (101), FinFET devices and optionally other semiconductor devices are formed. The substrate may be a semiconductor substrate (eg, silicon). The insulating layer (103) can be formed on the upper surface of the substrate (101) in order to insulate the semiconductor layer (102) from the substrate (101). In this way, a silicon-on-insulator (SOI) or germanium-on-insulator (GeOI) substrate is formed. The FinFET device shown in FIG. 1a comprises a source region (104) and a drain region (105) coupled by a fin (106) located between the source and drain regions. The fin (106) constitutes the body of the multi-gate device. According to the process flow, three components (104, 105, 106) are formed in a single layer of semiconductor material or in different layers of this semiconductor material. A gate (107) comprising a gate dielectric and a gate electrode layer is formed to cover the fin (106) with three sides (upper surface and two side surfaces). The channel of the FinFET is the portion of the fin (106) that is covered with the gate dielectric and depends on the thickness of the gate dielectric under the electrical control of the corresponding gate (107).

図１ａに示したFinFETのゲート（107）に沿った横断面は、図１ｂに与えられる。図１ｂは、ゲート誘電体（107a）及びゲート電極層（107b）から構成されるゲート（107）によって上面と同様に両方の側壁でフィン（106）を囲繞していることを図示している。フィンの上面にある厚いゲート誘電体（t_topox）の場合には、反転がフィンの直立した側壁に沿って起こるダブルのゲートが得られる（図１ｂに示す）。その一方で、薄い上部ゲート誘電体に対して上面チャネルの反転も、フィンの上面で起こることができる。FinFETデバイスの形成方法は、公知技術である。実施例は、2001年に発行されたJ. Kedzierskiその他によるIEDM Technical Digestの437-440頁の「高いパフォーマンスの対称なゲートおよびCMOS互換のV_t 非対称なゲートのFinFETデバイス」に開示される。そこでは、ソース/ドレイン領域またはパッド（ラベルをつけられるように）が、光リソグラフィとハード・マスク・トリミング技術を使用して、ＳＯＩ層にあるフィン・チャネルと共に形成される。 A cross section along the gate (107) of the FinFET shown in FIG. 1a is given in FIG. 1b. FIG. 1b illustrates that the gate (107) composed of the gate dielectric (107a) and the gate electrode layer (107b) surrounds the fin (106) on both sidewalls as well as the top surface. In the case of a thick gate dielectric (t _topox ) on the top surface of the fin, a double gate is obtained where the inversion occurs along the upstanding sidewalls of the fin (shown in FIG. 1b). On the other hand, inversion of the top channel for the thin top gate dielectric can also occur at the top surface of the fin. A method for forming a FinFET device is a known technique. Examples are disclosed in "High Performance symmetrical gate and V _t asymmetric gate FinFET devices of CMOS-compatible" pp 437-440 of IEDM Technical Digest Others by J. Kedzierski issued in 2001. There, source / drain regions or pads (to be labeled) are formed with fin channels in the SOI layer using photolithography and hard mask trimming techniques.

最適な性能をデバイスから達成するために、その他のデバイスパラメータ、飽和電流、リーク電流、副閾値の傾斜（sub-threshold）、閾値電圧のロールオフが低下しないように、閾値電圧が調整されなければならない。本発明の典型的な実施例は、逆行的に（retrograde）ドーピングされたチャネルを形成するものである。逆行的であるということ（with retrograde）は、フィンのドーピングがフィンの表面で低濃度であるが、フィンのバルクの方に向かって増加することを意味している。このように、イオン化不純物散乱が低減されるので、キャリアの高い表面移動度が得られる。その一方で、高いバルク濃度はデバイスの閾値電圧を調整する方法を提供する。この点で、古典的なMOSデバイスの場合と同様に、ポリシリコンをゲート材料（107）として使うことができるが、金属のような新しいゲート材料を使用することもできる。後者の場合、バルクのドーピングは、ゲート電極材料の仕事関数の調整の次に、所望の閾値電圧を得るためのさらなる自由度を提供する。 To achieve optimal performance from the device, the threshold voltage must be adjusted so that other device parameters, saturation current, leakage current, sub-threshold, and threshold voltage roll-off are not reduced. Don't be. An exemplary embodiment of the present invention is to form a retrograde doped channel. With retrograde means that the doping of the fin is low at the surface of the fin but increases towards the bulk of the fin. Thus, since ionized impurity scattering is reduced, high surface mobility of carriers can be obtained. On the other hand, the high bulk concentration provides a way to tune the threshold voltage of the device. In this regard, polysilicon can be used as the gate material (107), as in classic MOS devices, but new gate materials such as metals can also be used. In the latter case, bulk doping provides further freedom to obtain the desired threshold voltage following adjustment of the work function of the gate electrode material.

図２の（ａ）は、このような逆行的な（retrograde）ドーピングプロフィールの実施例を示し、図２の（ｂ）は、線AAに沿ったFinFETの模式断面図を示す。この実施例では、表面ドーパントレベルは、フィンへの深さd_wにわたって一定値N_surfaceおよび距離W_fin-2d_wにわたってフィンのバルクの中で高い一定値N_bulkを有する。ダブルゲートのFinFETの場合には、水平方向に沿ってフィンにドーパントの勾配を有するだけで、十分かもしれない。図２の（ｂ）に示すように、フィンの各側壁に沿って、フィン（106）とゲート誘電体（107b）との間の接合部分の近くに低濃度ドーピング領域（106a）が存在する。この実施例では、ドーパント濃度は垂直方向において、すなわち基板（101）に対して垂直な方向に一定である。選択的に、層（109）はフィン（106）の上面にある。そして、その層は、フィン（106）の上面で低濃度ドーピング領域（106a）が形成されることを防止するために用いられている。 FIG. 2A shows an example of such a retrograde doping profile, and FIG. 2B shows a schematic cross-sectional view of the FinFET along line AA. In this example, the surface dopant level has a constant value N _surface over the depth d _w to the fin and a high constant value N _bulk in the fin bulk over the distance W _fin −2d _w . In the case of a double-gate FinFET, it may be sufficient to have a dopant gradient in the fin along the horizontal direction. As shown in FIG. 2 (b), there is a lightly doped region (106a) near each junction between the fin (106) and the gate dielectric (107b) along each sidewall of the fin. In this embodiment, the dopant concentration is constant in the vertical direction, i.e. perpendicular to the substrate (101). Optionally, layer (109) is on the top surface of fin (106). The layer is used to prevent the lightly doped region (106a) from being formed on the upper surface of the fin (106).

トリプルゲートのFinFETが形成されている、すなわちフィンの上面に薄い誘電体を有することによって形成されている場合、好ましくは、ドーパント勾配が、垂直方向に形成される。図３の（ｂ）は、このようなトリプルゲートのFinFETデバイスの模式断面図を示している。図３の（ａ）は、断面BBに沿った水平方向のドーパントプロフィールを示している。このプロフィールは、図２の（ａ）で示したドーパントプロフィールと類似している。トリプルゲートデバイスにおいて、伝導はフィンの側壁に沿って起こるだけでなく、基板（101）と平行なフィンの上面で起こる。図３の（ｃ）は、線C-Cに沿ったフィンのドーパントプロフィールを示している。フィンとゲート誘電体との間の接合部分から、低濃度ドーピング領域（106a）は、距離t_fin-2d_wにわたって低濃度N_surfaceとフィンのバルクより高い一定値N_bulkを有する深さd_wに沿って存在している。図４ａ、４ｂ、４ｃ、４ｄは、従来技術を越える本発明の効果を図示している。100mVの閾値電圧を有するFinFETデバイスは、フィン全体にわたって3e18 cm^-3の一定なドーピングプロフィールを使用して、仕事関数工学（work function engineering）すなわち適当なゲート材料（107a）を選ぶことを使用して、図４ａに示すような逆行的な（retrograde）ドーパントプロフィールを使用して、シミュレーションされる。図４ｂは、ゲート電圧の関数として飽和電流を対数目盛で示している。0のゲート電圧で、各々の選択肢に対する飽和領域でのリーク電流が示されている。「仕事関数」の選択肢が最も大きいリーク電流を有するが、「逆行的なプロフィール」が「一定のプロフィール」と同じ挙動をしている。図４ｃは、ゲート電圧に対応する飽和電流を示している。最大ゲート電圧で、各選択肢に対する駆動電流が示されている。「一定のプロフィール」の選択肢は、最も小さな駆動電流を有する。その一方で、「逆行的なプロフィール」は「仕事関数」と同じ挙動をしている。図４ｄにおいて、ゲート長L_gに対応する副閾値の揺動は、三つのアプローチとして示されている。45ナノメートルのゲート長（それは図４ｂおよび４ｃで使用されて、100mVの閾値電圧を有するデバイスである）に対して、「逆行的なプロフィール」の副閾値の揺動は「一定のプロフィール」の副閾値の揺動と同じ低さであるが、ゲート長の減少と共に、「逆行的なプロフィール」の副閾値の揺動は、全ての三つのアプローチで最も小さいものになる。そして、デバイスの寸法を小さくするときには有用であることを示している。 If a triple gate FinFET is formed, i.e. by having a thin dielectric on the top surface of the fin, preferably the dopant gradient is formed in the vertical direction. FIG. 3B shows a schematic cross-sectional view of such a triple gate FinFET device. FIG. 3A shows a horizontal dopant profile along section BB. This profile is similar to the dopant profile shown in FIG. In a triple gate device, conduction occurs not only along the fin sidewalls, but also on the top surface of the fin parallel to the substrate (101). FIG. 3c shows the dopant profile of the fin along line CC. From the junction portion between the fins and the gate dielectric, the lightly doped region (106a) is a distance t _fin -2d _w over low concentration N _Surface and depth d _w having a constant value N _bulk higher than the bulk of the fins Exist along. 4a, 4b, 4c and 4d illustrate the effect of the present invention over the prior art. A FinFET device with a threshold voltage of 100 mV, using a constant doping profile of 3e18 cm ^-3 across the fin, using the choice of work function engineering, ie a suitable gate material (107a) This is simulated using a retrograde dopant profile as shown in FIG. 4a. FIG. 4b shows the saturation current on a logarithmic scale as a function of the gate voltage. With zero gate voltage, the leakage current in the saturation region for each option is shown. The “work function” option has the largest leakage current, but the “retrograde profile” behaves the same as the “constant profile”. FIG. 4c shows the saturation current corresponding to the gate voltage. The drive current for each option is shown at the maximum gate voltage. The “constant profile” option has the lowest drive current. On the other hand, the “retrograde profile” behaves the same as the “work function”. In Figure 4d, the swing of the sub-threshold corresponding to a gate length L _g it is shown as three approaches. For a gate length of 45 nanometers (which is the device used in FIGS. 4b and 4c and having a threshold voltage of 100 mV), the “reverse profile” sub-threshold swing is “constant profile” As low as the subthreshold swing, but with decreasing gate length, the “retrograde profile” subthreshold swing is the smallest of all three approaches. And it shows that it is useful when reducing the size of the device.

図２の（ａ）、図３の（ａ）および（ｃ）においてボックス状プロフィールが示されているが、他のプロフィールも本発明の範囲内である。第一の一定なドーピングレベルを有するフィンの中心部（106a）と、ドーピングレベルが第二のドーピングレベルに減少しており第一のドーピングレベルより低いフィンの外部分（106b）とを持ったプロフィールを使用することができるであろう。この境界領域（106b）の中で、ドーピングレベルは、線形的や指数的といったさまざまな方法で減少することができる。ドーピングレベルは、この領域（106b）の完全な幅d_wにわたって２値（第一のドーピングレベルおよび第２のドーピングレベル）の間で変動することができる。好ましい実施例において、ドーピング濃度は、中心部（106a）の境界にある第一のドーピングレベルから、外側領域（106b）内にある第二のドーピングレベルまで減少し、フィンの端が達するまで一定であることが、図５に示されている。動作している間、電荷キャリアが領域（106b）のこの一定な部分に主に流れるので、キャリアが不純物散乱されにくくなり、より大きな駆動電流が得られる。好ましくは、幅d_iの一定領域が、反転層領域の幅に対応する。概して、第一のドーピングレベルは、1e18乃至1e20の範囲にあり、好ましくは1e19 cm^-3である。第二のドーピングレベルは、1e15乃至1e17の範囲にあり、好ましくは1e16 cm^-3である。第一および第２のドーピングレベルの値は、得られることを必要とする閾値電圧に依存している。本発明の好ましい実施例において、第一のドーピングレベルは1e19 cm^-3のオーダーであり、第二のドーピングレベルは1e16 cm^-3のオーダーである。フィンは、おおよそW_fin =45ナノメートルの総厚みを有する。中心部（106a）が約25ナノメートルの厚みであり、外側領域（106b）がd_w=10ナノメートル／面の厚みである。概して、逆転（inversion）層の厚みは、数ナノメートル未満である。 Although box-like profiles are shown in FIGS. 2a, 3a and 3c, other profiles are within the scope of the present invention. A profile with a fin center (106a) having a first constant doping level and a fin outer portion (106b) where the doping level is reduced to a second doping level and lower than the first doping level. Could be used. Within this boundary region (106b), the doping level can be reduced in various ways, such as linear or exponential. Doping level can be varied between the regions complete binary across the width d _w of (106b) (first doping level and a second doping level). In a preferred embodiment, the doping concentration decreases from a first doping level at the center (106a) boundary to a second doping level in the outer region (106b) and remains constant until the fin ends are reached. This is shown in FIG. During operation, charge carriers mainly flow to this constant portion of the region (106b), so that the carriers are less likely to be scattered by impurities and a larger driving current can be obtained. Preferably, a constant region having a width d _i corresponds to the width of the inversion layer region. In general, the first doping level is in the range of 1e18 to 1e20, preferably 1e19 cm ⁻³ . The second doping level is in the range 1e15 to 1e17, preferably 1e16 cm ⁻³ . The values of the first and second doping levels are dependent on the threshold voltage that needs to be obtained. In a preferred embodiment of the present invention, the first doping level is on the order of 1e19 cm ⁻³ and the second doping level is on the order of 1e16 cm ⁻³ . The fin has a total thickness of approximately W _fin = 45 nanometers. The central part (106a) is about 25 nanometers thick and the outer region (106b) is _dw = 10 nanometers / plane thick. Generally, the thickness of the inversion layer is less than a few nanometers.

本発明の第二の態様において、各ゲートからデバイスのバルクに向けて増加するドーパントプロフィールを備えるマルチゲートデバイスを製造するための方法が開示されている。 In a second aspect of the invention, a method is disclosed for manufacturing a multi-gate device with a dopant profile that increases from each gate toward the bulk of the device.

第二の態様の層の一実施例において、二層構造となるデバイスのボディを囲繞する層を形成するために、堆積技術が使用される。そして、この二層構造の各層（すなわちボディおよび囲繞する層）が異なったドーパント濃度を有する。この囲繞する層は、少なくとも伝導があって、そして、ゲート（107）が形成されるボディ（106）のこれらの表面に存在する。さまざまな技術が、層を堆積させるための半導体技術に存在する。これらの技術の一つがＣＶＤ法である。そして、それはプロセス（エピタキシャル層成長、原子層ＣＶＤ、プラズマ励起ＣＶＤ）の広い範囲をカバーする。それらのすべてが当業者には公知である。ゲート誘電体（106b）と層（108）とを堆積させるステップの前に、好ましくは、共形（conformal）層が形成され、そして、共形（conformal）層がデバイスのフィン（106）の上に存在する。この層はその場でドーピングされ、すなわち、ドーパントは、共形（conformal）層が形成されることになっているガス混合原料体に加えられる。これらのドーパントは、堆積層（108）に組み入れられる。それゆえに、この堆積層のドーパント濃度は、最初のボディまたはデバイスのパターン形成されたままのフィンのドーパント濃度と異なることができる。この堆積層の上面に、ゲート誘電体（106b）が形成され、そして、FinFETの処理が続く。フィン（106）の上面が層で覆われること、または、堆積雰囲気の種と化学反応しないように取り扱われることによって、選択的に形成されるので、層（108）は、ウェーハ上に一様に形成されることができるかまたは選択的にすなわちフィン（106）の露出面の上だけに形成することができる。この選択堆積はエピタキシャル層成長または選択的なＡＬＤを用いることによって得られ、両方の技術は当業者にとって公知である。ウルフとタウバーは、「ＶＬＳＩ時代のシリコン処理、第一巻、プロセス技術」第２版、Lattice Pressにおいて、225-226頁でエピタキシャル成長の概念を教示し、236頁（セクション7.4.3）でこのような層の自然な状態の（in-situ）ドーピングの概念を教示し、245-247頁（セクション7.7）で選択的なエピタキシャル成長の概念を教示する。発表されたＰＣＴ出願WO 01/15220は、選択された表面だけに層を形成するために原子層付着（ＡＬＤ）を使用することの概念を教示する（その内容が引用文献として本願明細書に組み込まれている）。選択性は、選択された表面を形成するために異なる表面化学を有する層を用いること、または、これらの前処理表面に層の堆積を阻止するために選択された表面を前処理することによって得られる。 In one embodiment of the layer of the second aspect, a deposition technique is used to form a layer that surrounds the body of the device, which is a bilayer structure. Each layer (ie, the body and the surrounding layer) of this two-layer structure has a different dopant concentration. This surrounding layer is at least conductive and is present on these surfaces of the body (106) where the gate (107) is formed. Various techniques exist in semiconductor technology for depositing layers. One of these techniques is the CVD method. And it covers a wide range of processes (epitaxial layer growth, atomic layer CVD, plasma enhanced CVD). All of them are known to those skilled in the art. Prior to the step of depositing the gate dielectric (106b) and layer (108), preferably a conformal layer is formed and the conformal layer is over the fin (106) of the device. Exists. This layer is doped in situ, i.e. the dopant is added to the gas mixture raw material in which a conformal layer is to be formed. These dopants are incorporated into the deposited layer (108). Therefore, the dopant concentration of this deposited layer can be different from the dopant concentration of the original as-patterned fin of the body or device. On top of this deposited layer, a gate dielectric (106b) is formed and FinFET processing continues. Since the top surface of the fin (106) is selectively formed by being covered with a layer or being handled so as not to chemically react with the species in the deposition atmosphere, the layer (108) is uniformly formed on the wafer. It can be formed or optionally, i.e. only on the exposed surface of the fin (106). This selective deposition is obtained by using epitaxial layer growth or selective ALD, both techniques being known to those skilled in the art. Wolf and Tauber taught the concept of epitaxial growth on pages 225-226 at the Lattice Press, second edition, “Processing Technology in the VLSI Age, Volume 1, Process Technology”, and on page 236 (section 7.4.3) Teaches the concept of in-situ doping of simple layers, and the concept of selective epitaxial growth on pages 245-247 (section 7.7). The published PCT application WO 01/15220 teaches the concept of using atomic layer deposition (ALD) to form a layer only on selected surfaces, the contents of which are incorporated herein by reference. ) Selectivity is obtained by using layers with different surface chemistries to form selected surfaces or by pre-treating selected surfaces to prevent layer deposition on these pre-treated surfaces. It is done.

この第二の態様の好ましい実施例では、エピタキシャル層の成長は、デバイスのボディにおけるドーパント勾配をつくるために用いられている。プロセスシーケンスは、図６ａ乃至６ｄに示されている。 In a preferred embodiment of this second aspect, epitaxial layer growth is used to create a dopant gradient in the body of the device. The process sequence is shown in FIGS. 6a to 6d.

図６ａは、幅W_finを有するフィン（106）をパターン化した後のデバイスを示している。この実施例では、ソース（104）、ドレイン（105）およびフィン（106）が、同じ半導体層（102）においてパターン形成されているが、本発明はそれに制限されるものではない。フィン（106）は、ボディのバルクのために選ばれた第一のドーピングレベルN_bulkまで注入される。他のシーケンスにおいて、このN_bulkの注入は、フィン（106）のパターン形成ステップの前になされる。この注入は、すなわち、フィン（106）だけを注入するというマスクの方法で、または、ソース(104)およびドレイン（105）、またはソース(104)、ドレイン（105）およびフィン（106）が形成された層（102）の全体を注入するという非マスクの方法で、なされる。後者の場合、ソース(104)およびドレイン（105）の高濃度の接合ドーピングは、これらのソース領域およびドレイン領域でのこの低濃度のN_bulkを補償する。電子がキャリアとして用いられることになっているならば、フィンは、B、BF2のようなドーパントを用いてｐ型ドーピングがなされるであろう。その一方で、ソース領域およびドレイン領域は、P、Asのようなドーパントを用いてｎ型ドーピングがなされるであろう。 FIG. 6a shows the device after patterning a fin (106) having a width W _fin . In this embodiment, the source (104), drain (105) and fin (106) are patterned in the same semiconductor layer (102), but the invention is not limited thereto. The fins (106) are implanted to a first doping level N _bulk chosen for the bulk of the body. In another sequence, this N _bulk implant is done prior to the fin (106) patterning step. This implantation can be masked by implanting only the fin (106), or the source (104) and drain (105), or the source (104), drain (105) and fin (106) are formed. This is done in a non-masked manner by implanting the entire layer (102). In the latter case, the high junction doping of the source (104) and drain (105) compensates for this low concentration of N _bulk in these source and drain regions. If electrons are to be used as carriers, the fins will be p-type doped with dopants such as B, BF2. On the other hand, the source and drain regions will be n-type doped with dopants such as P, As.

好ましくは、犠牲酸化物（sacrificial oxide）が成長して、その後、湿式エッチングによって除去される。この犠牲酸化物は、フィン（106）の露出面で、例えばパターン形成ステップから生じる全てのダメージ（damage）を取り除く。エピタキシャル層成長を用いることにより、図６ｂに示すように、フィン（106）およびソース（104）とドレイン（105）の領域を囲繞しながら、層（108）が形成される。この層（108）は、自然な状態で（in-situ）、第二のドーパントレベルN_surfaceまでドーピングされる。第二のドーパントレベルN_surfaceはバルク濃度N_bulkよりも低い。この実施例の更なる利点は、フィン上にエピタキシャル層を形成することが、フィンとその上に形成されたエピタキシャル層との間の接合部分の粗さを低減し、その結果、最終的なデバイスのパフォーマンスを改良するということである。 Preferably, sacrificial oxide is grown and then removed by wet etching. This sacrificial oxide removes all the damage caused by, for example, the patterning step on the exposed surface of the fin (106). By using epitaxial layer growth, a layer (108) is formed, surrounding the fin (106) and source (104) and drain (105) regions, as shown in FIG. 6b. This layer (108) is doped in-situ to a second dopant level _Nsurface . The second dopant level N _surface is lower than the bulk concentration N _bulk . A further advantage of this embodiment is that forming an epitaxial layer on the fin reduces the roughness of the junction between the fin and the epitaxial layer formed thereon, so that the final device It is to improve the performance of.

図６ｃに示すように、ゲート（107）が形成され、ソース(104)及びドレイン（105）の領域が注入される。前述したように、ソースおよびドレインを囲繞するエピタキシャル層（108）のその部分は、ソースおよびドレインのこの反対のドーピング（counter-doping）によって補償される。その一方で、ゲート（107）によってマスキングされているので、チャネルと一致するフィン(106)を囲繞するこの層（108）のその部分は、ドーピングされたまま（as-doped）である。当業者にとって公知の他の工程は、デバイスの完全な処理のときに実行される（例えば、デバイスを覆う絶縁層を形成することや、デバイス等の端子（104、105、106）と接触させるための電気接点を形成すること）。 As shown in FIG. 6c, the gate (107) is formed and the source (104) and drain (105) regions are implanted. As described above, that portion of the epitaxial layer (108) surrounding the source and drain is compensated by this counter-doping of the source and drain. On the other hand, because it is masked by the gate (107), that portion of this layer (108) surrounding the fin (106) that coincides with the channel remains as-doped. Other steps known to those skilled in the art are performed during complete processing of the device (eg, to form an insulating layer over the device and to contact the terminals (104, 105, 106) of the device, etc. Forming electrical contacts).

図６ｄは、デバイスの断面AAを示している。第一のドーパントレベルを有するボディ（106）は、側壁およびこの上面において、層（108）で覆われている。ボディ（106）は、第一のドーパントレベルより低い第二のドーパントレベルを有している。この２層構造は、ゲート（107）及び、２層構造と、チャネル長L_gを規定するゲート（107）との間のオーバレイ領域によって覆われている。 FIG. 6d shows a cross section AA of the device. The body (106) having the first dopant level is covered with a layer (108) on the sidewall and on its top surface. The body (106) has a second dopant level that is lower than the first dopant level. The two-layer structure, the gate (107) and a two-layer structure is covered by the overlay region between the gate (107) defining a channel length L _g.

ダブルゲートが図２の（ｂ）に示すように形成されているならば、上記プロセスはいくつかの軽微な修正を必要とする。層（108）を形成するステップの前に、図６ｂに示したように、空乏層がフィン（106）の上面に形成される。この空乏層がパターン形成されていない（unpatterned）半導体層（102）の上に形成されて、その後、フィン（106）の上面に対応するある領域においてパターン形成されるということは、当業者は理解するであろう。その後、フィン（106）、ソース領域(104)およびドレイン領域（105）が、パターン形成された空乏層（109）に位置合わせされた半導体層(102)においてパターン形成される。別の方法において、空乏層はパターン形成されていない半導体層（102）の上に一様に堆積する。両方の層すなわち空乏層および半導体層（102）は、同じパターニングステップの間に、パターン形成される。この場合、パターン形成された空乏層（109）は、ソース(104)やドレイン（105）および半導体層（102）に形成されるフィン（106）のパターンと一致する。上記説明のように、例えばエピタキシャル層成長または原子層付着（ＡＬＤ）のような選択的な堆積プロセスが適用される。その場合において、層（108）は、フィン（106）の露出面（すなわち側壁）だけに形成され、フィン（106）の上面にパターン形成された空乏層（109）の上に形成されることがない。 If the double gate is formed as shown in FIG. 2 (b), the process requires some minor modifications. Prior to the step of forming layer (108), a depletion layer is formed on the top surface of fin (106), as shown in FIG. 6b. One skilled in the art understands that this depletion layer is formed on an unpatterned semiconductor layer (102) and then patterned in a region corresponding to the top surface of the fin (106). Will do. The fin (106), source region (104), and drain region (105) are then patterned in the semiconductor layer (102) aligned with the patterned depletion layer (109). In another method, the depletion layer is deposited uniformly over the unpatterned semiconductor layer (102). Both layers, the depletion layer and the semiconductor layer (102) are patterned during the same patterning step. In this case, the patterned depletion layer (109) matches the pattern of the fin (106) formed in the source (104), drain (105) and semiconductor layer (102). As described above, selective deposition processes such as epitaxial layer growth or atomic layer deposition (ALD) are applied. In that case, the layer (108) may be formed only on the exposed surface (ie, sidewall) of the fin (106) and on the depletion layer (109) patterned on the top surface of the fin (106). Absent.

このように、本発明の典型的な実施例が、図示され且つ記載されている。しかしながら、請求項で規定されている本発明の精神及び範囲から逸脱しない範囲内で、変更及び改造を行うことができることは理解されるであろう。 Thus, an exemplary embodiment of the present invention is shown and described. However, it will be understood that changes and modifications can be made without departing from the spirit and scope of the invention as defined in the claims.

本出願は、米国特許出願第60/488,328号（2003年7月18日に出願）及びヨーロッパ特許出願第03447238.1号（2003年9月25日に出願）を基礎とする優先権主張を行うものである。 This application claims priority based on US Patent Application No. 60 / 488,328 (filed on July 18, 2003) and European Patent Application No. 03447238.1 (filed on September 25, 2003). is there.

ＳＯＩ層において形成された従来の技術に係るFinFETデバイスの斜視図である。1 is a perspective view of a conventional FinFET device formed in an SOI layer. FIG. ゲートに沿ったフィンのAA断面である。It is an AA section of a fin along a gate. （ａ）はダブルゲート半導体デバイスの線BBに沿ったドーパントプロフィールを示す。（ｂ）は低濃度ドープ領域と高濃度ドープ領域とを図示するダブルゲート半導体デバイスの模式断面図である。(A) shows the dopant profile along line BB of the double gate semiconductor device. (B) is a schematic cross-sectional view of a double gate semiconductor device illustrating a lightly doped region and a heavily doped region. （ａ）はトリプルゲート半導体デバイスの線BBに沿ったドーパントプロフィールを示す。（ｂ）は低濃度ドープ領域と高濃度ドープ領域とを図示するトリプルゲート半導体デバイスの模式断面図である。（ｃ）はトリプルゲート半導体デバイスの線CCに沿ったドーパントプロフィールを示す。(A) shows the dopant profile along line BB of the triple gate semiconductor device. (B) is a schematic cross-sectional view of a triple gate semiconductor device illustrating a lightly doped region and a heavily doped region. (C) shows the dopant profile along line CC of the triple gate semiconductor device. (i)フィンの一定なドーピングを有するデバイスと、(ii)本発明に係る逆行的な（retrograde）ドーピングを有するデバイスと、(iii)ゲート電極材料の仕事関数工学を有するデバイスという100mVの閾値電圧を有する三つのFinFETデバイス間の比較を示しており、ドーピングプロフィールを示している。100 mV threshold voltage: (i) device with constant fin doping, (ii) device with retrograde doping according to the invention, and (iii) device with work function engineering of gate electrode material 3 shows a comparison between three FinFET devices with a doping profile. 三つのFinFETデバイスにおける飽和電流（等分目盛）を示している。The saturation currents (equal scale) for three FinFET devices are shown. 三つのFinFETデバイスにおける飽和電流（対数目盛）を示している。The saturation current (log scale) for three FinFET devices is shown. 三つのFinFETデバイスにおける副閾値の揺動（sub-threshold swing）を示す。3 shows sub-threshold swing in three FinFET devices. 本発明の一実施例に係るFinFETのフィンのドーピングプロフィールを示す。2 shows a FinFET fin doping profile according to an embodiment of the present invention. 発明の一実施例に係る他のFinFETデバイスでの、高濃度ドープボディを有するパターン形成されたフィンを示している。Fig. 4 shows a patterned fin with a heavily doped body in another FinFET device according to one embodiment of the invention. 本発明の一実施例に係る他のFinFETデバイスでの、少なくともデバイスの高濃度ドープボディを囲繞している低濃度ドープ表面層の形成を示している。FIG. 6 illustrates the formation of a lightly doped surface layer surrounding at least the heavily doped body of the device in another FinFET device according to one embodiment of the present invention. 本発明の一実施例に係る他のFinFETデバイスでの、チャネルを注入から保護するためにマスクとしてゲートを使用するときのソースおよびドレインのドーピングを示している。FIG. 6 illustrates source and drain doping when using a gate as a mask to protect the channel from implantation in another FinFET device according to one embodiment of the present invention. 本発明の一実施例に係る他のFinFETデバイスでの横断面AAを示している。Fig. 5 shows a cross section AA of another FinFET device according to an embodiment of the present invention.

符号の説明Explanation of symbols

１０１基板
１０２半導体層
１０４ソース領域
１０５ドレイン領域
１０６フィン（fin）
１０６ａ低濃度ドーピング領域
１０６ｂゲート誘電体
１０７ゲート
１０８堆積層
１０９阻止層（空乏層）
101 Substrate 102 Semiconductor layer 104 Source region 105 Drain region 106 Fin
106a lightly doped region 106b gate dielectric 107 gate 108 deposited layer 109 blocking layer (depletion layer)

Claims

ソース領域（104）と、
ドレイン領域（105）と、
前記ソース領域（104）とドレイン領域（105）との間にあって、前記ソース領域（104）と前記ドレイン領域（105）とを結合する半導体ボディ（106）と、
前記ボディ（106）の少なくとも二つの面に形成されたゲート構造（107）と、を備え、
前記半導体ボディ（106）は、第一のドーパントレベルを有する第一の領域（106b）と、前記ゲート構造（107）および前記第一の領域（106b）の間にあって、前記第一のドーピングレベルより低い第二のドーパントレベルを有する第二の領域（106a）とを備えることを特徴とする、マルチゲート半導体デバイス。 A source region (104);
A drain region (105);
A semiconductor body (106) between the source region (104) and the drain region (105) and coupling the source region (104) and the drain region (105);
A gate structure (107) formed on at least two surfaces of the body (106),
The semiconductor body (106) is between a first region (106b) having a first dopant level, the gate structure (107) and the first region (106b), and from the first doping level. A multi-gate semiconductor device comprising: a second region (106a) having a low second dopant level.

前記マルチゲート半導体デバイスがFinFETデバイスであり、前記半導体ボディ（106）が前記FinFETデバイスのフィンを備えることを特徴とする、請求項１記載のデバイス。 The device of claim 1, wherein the multi-gate semiconductor device is a FinFET device and the semiconductor body (106) comprises fins of the FinFET device.

前記第一のドーパントレベルが、前記第一の領域（106b）を通じて一定であることを特徴とする、請求項１又は２記載のデバイス。 Device according to claim 1 or 2, characterized in that the first dopant level is constant throughout the first region (106b).

前記第二のドーパントレベルが、前記第二の領域（106a）を通じて一定であることを特徴とする、請求項１乃至３のいずれかに記載のデバイス。 Device according to any of the preceding claims, characterized in that the second dopant level is constant throughout the second region (106a).

前記第二の領域（106b）でのドーパント濃度が、前記第二の領域内で前記第一のドーパントレベルから前記第二のドーパントレベルまで減少することを特徴とする、請求項１、２または３記載のデバイス。 The dopant concentration in the second region (106b) decreases from the first dopant level to the second dopant level in the second region. The device described.

ソース(104)と、ドレイン（105）と、前記ソース(104)および前記ドレイン（105）を結合して第一のドーパントレベルを有するフィン（106）とを備える基板（101）を提供するステップを備えるとともに、
前記第一のドーパントレベルより低い第二のドーパントレベルを有する層（108）を、少なくともフィン（106）の露出面の上に形成するステップをさらに備えることを特徴とする、逆行的な（retrograde）FinFETの製造方法。 Providing a substrate (101) comprising a source (104), a drain (105), and a fin (106) having the first dopant level coupled to the source (104) and the drain (105); As well as
Retrograde, further comprising forming a layer (108) having a second dopant level lower than the first dopant level on at least an exposed surface of the fin (106); FinFET manufacturing method.

層（108）を形成するステップが、層（108）の自然な状態の（in-situ）ドーピングを備えることを特徴とする、請求項６記載の方法。 The method of claim 6, wherein forming the layer (108) comprises in-situ doping of the layer (108).

前記層（108）が、エピタキシャル層成長を用いて形成されることを特徴とする、請求項６または７記載の方法。 The method according to claim 6 or 7, characterized in that the layer (108) is formed using epitaxial layer growth.

前記第二のドーパントレベルが、前記層（108）を通じて一定であることを特徴とする、請求項６、７または８のいずれかに記載の方法。 A method according to any of claims 6, 7 or 8, characterized in that the second dopant level is constant throughout the layer (108).

前記層でのドーパント濃度は、前記層（108）内において、前記第一のドーパントレベルから前記第二のドーパントレベルまで減少することを特徴とする、請求項６、７または８に記載の方法。 9. A method according to claim 6, 7 or 8, characterized in that the dopant concentration in the layer decreases from the first dopant level to the second dopant level in the layer (108).

前記第一のドーパントレベルが、前記フィン（106）を通じて一定であることを特徴とする、請求項６、７、８，９または１０のいずれかに記載の方法。
A method according to any of claims 6, 7, 8, 9 or 10, characterized in that the first dopant level is constant throughout the fin (106).