JP2005039219A - Solid-state imaging device - Google Patents
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Abstract
Description
本発明は固体撮像装置に関し、詳しくは画素毎に信号増幅部を有する固体撮像装置に関する。 The present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device having a signal amplification unit for each pixel.
固体撮像装置の代表的なものには、ホトダイオードおよびＣＣＤシフトレジスタからなるＣＣＤセンサと、ホトダイオードおよびＭＯＳトランジスタからなるＡＰＳ（Active Pixel Sensor）等のＣＭＯＳセンサと呼ばれるものがある。 Typical solid-state imaging devices include a CCD sensor composed of a photodiode and a CCD shift register, and a CMOS sensor such as an APS (Active Pixel Sensor) composed of a photodiode and a MOS transistor.
ＡＰＳは、１画素毎にホトダイオード、ＭＯＳスイッチ、ホトダイオードからの信号を増幅するための増幅回路などを含み、「ＸＹアドレッシング」や「センサと信号処理回路の１チップ化」などが可能といった多くのメリットを有している。しかし、その一方で１画素内の素子数が多いことから、画素開口率の小さいことや、光学系の大きさを決定するチップサイズの縮小化が困難であり、市場の大部分をＣＣＤが占めている。 APS includes photodiodes, MOS switches, and amplification circuits for amplifying signals from the photodiodes for each pixel, and offers many advantages such as "XY addressing" and "single-chip sensor and signal processing circuit". have. However, on the other hand, since the number of elements in one pixel is large, it is difficult to reduce the pixel aperture ratio and to reduce the chip size that determines the size of the optical system, and the CCD occupies most of the market. ing.
近年は、ＭＯＳトランジスタの微細化技術の向上と「センサと信号処理回路の１チップ化」や「低消費電力化」などの要求の高まりから、注目を集めている。 In recent years, it has attracted attention due to the improvement in the miniaturization technology of MOS transistors and the increasing demand for “single-chip sensor and signal processing circuit” and “low power consumption”.
図１１に従来のＡＰＳの画素部およびそれを用いた固体撮像装置の等価回路図を示す。これらは、非特許文献１で報告されている。従来技術の構成を以下簡単に説明する。 FIG. 11 shows an equivalent circuit diagram of a pixel portion of a conventional APS and a solid-state imaging device using the pixel portion. These are reported in Non-Patent Document 1. The configuration of the prior art will be briefly described below.
光電変換部は、ＣＣＤ等で用いられている埋め込み型のホトダイオードである。埋め込み型のホトダイオードは、表面に濃いｐ層を設けることで、ＳｉＯ２面で発生する暗電流を抑制し、また、蓄積部のｎ層と表面のｐ層との間にも接合容量を設けることができ、ホトダイオードの飽和電荷量を増やすことができる。 The photoelectric conversion unit is an embedded photodiode used in a CCD or the like. The embedded photodiode suppresses the dark current generated on the SiO 2 surface by providing a thick p layer on the surface, and also provides a junction capacitance between the n layer of the storage portion and the p layer on the surface. And the saturation charge amount of the photodiode can be increased.
光電変換部ＰＰＤで蓄積した光信号電荷ＱｓｉｇをＭＯＳトランジスタからなる転送部ＴＸを介し、浮遊拡散領域（Floating Diffusion Area）に読み出す。 The optical signal charge Q sig accumulated in the photoelectric conversion unit PPD is read out to a floating diffusion area through a transfer unit TX made of a MOS transistor.
この浮遊拡散領域の容量ＣＦＤにより、信号電荷Ｑｓｉｇ／ＣＦＤに電圧変換し、ソースフォロワ回路を通して信号を読み出す。
しかしながら従来技術においては、電荷蓄積部であるｎ層が表面から離れた部分にあるため、ここから電荷を浮遊拡散領域に読み出すためには、転送部に用いているＭＯＳトランジスタ（転送ＭＯＳトランジスタ）の制御電極には、通常のＭＯＳトランジスタに比べ高い電圧を印加する必要があった。 However, in the prior art, the n layer that is the charge storage portion is located at a portion away from the surface, and in order to read the charge from here to the floating diffusion region, the MOS transistor (transfer MOS transistor) used in the transfer portion It was necessary to apply a higher voltage to the control electrode than a normal MOS transistor.
図３は、通常のＭＯＳトランジスタと転送ＭＯＳトランジスタのチャネル部のポテンシャルを表した図である。図によれば、図上左側から光線が入射され、右側に透明なＳｉＯ２，ＳｉＮ等の透明絶縁膜と、ホトダイオードの濃いｐ層と、ｎ層とが順次積層されている。そのとき、印加時のポテンシャルで示すレベル変化曲線を表す。 FIG. 3 is a diagram showing the potentials of the channel portions of a normal MOS transistor and a transfer MOS transistor. According to the figure, light is incident from the left side of the figure, and a transparent insulating film such as transparent SiO 2 , SiN, etc., a dark p layer of a photodiode, and an n layer are sequentially laminated on the right side. At this time, a level change curve indicated by the potential at the time of application is represented.
即ち、図３のポテンシャル図に示す通り、ｎ層が表面から離れた部分にあるため、ポテンシャルをより大きく曲げる必要があるためである。 That is, as shown in the potential diagram of FIG. 3, since the n layer is in a portion away from the surface, it is necessary to bend the potential more greatly.
通常のＭＯＳトランジスタの閾値電圧Ｖｔｈが、以下の式で与えられる。 A threshold voltage Vth of a normal MOS transistor is given by the following equation.
ここで、φＦは、フェルミポテンシャル、 Ｖｓは、基板バイアス
εＳｉは、Ｓｉの誘電率 ｑは、電子の電荷量
Ｎsubは、基板の不純物濃度 ＶＦＢは、フラットバンド電圧
ＣＯＸは、浮遊拡散領域の寄生容量
これに対し、埋め込みホトダイオードからの転送ＭＯＳトランジスタの閾値電圧Ｖｔｈは、以下の式で与えられる。Ｘｊ はホトダイオード部の表面のｐ層の接合深さである。
Here, φ F is Fermi potential, Vs is substrate bias ε Si , Si dielectric constant q is electron charge amount Nsub is substrate impurity concentration V FB is flat band voltage C OX is floating diffusion On the other hand, the threshold voltage Vth of the transfer MOS transistor from the embedded photodiode is given by the following equation. X j is the junction depth of the p layer on the surface of the photodiode portion.
両者の差は、基板濃度が高いほど、顕著になるため、素子の微細化に伴い基板濃度が高くなるほど、電荷読み出しが困難になる。 The difference between the two becomes more prominent as the substrate concentration is higher. Therefore, the higher the substrate concentration is associated with the miniaturization of elements, the more difficult it is to read out charges.
具体的には、酸化膜厚が１５ｎｍ、ｐ型ウェル濃度を８×１０１６ｃｍ−３において、通常のＭＯＳトランジスタの閾値電圧が約０．７ｖｏｌｔであるのに対し、埋め込まれたソースの閾値電圧は、５．０ｖｏｌｔにも達してしまう。従来技術においては、閾値電圧の上昇に伴い、ホトダイオードから殆ど全部の電荷を読み出すことはできない。この結果、ホトダイオードに電荷の読み残しが生じ、残像やノイズとなって画像が著しく劣化させるという問題があった。 Specifically, the threshold voltage of the embedded source is about 0.7 volt while the threshold voltage of the normal MOS transistor is about 0.7 volt at the oxide film thickness of 15 nm and the p-type well concentration of 8 × 10 16 cm −3 . Reaches 5.0 volts. In the prior art, as the threshold voltage increases, almost all charges cannot be read from the photodiode. As a result, there is a problem in that unread reading of charges occurs in the photodiode, resulting in an afterimage or noise, and the image is significantly deteriorated.
本発明者らはこの問題点を解決するため、図１に示す通り、ホトダイオードと転送ＭＯＳトランジスタの間に電荷蓄積層と同じ導電型の領域を設けた。例えば、ｐ型のウェル中にｎ型の電荷蓄積部と電荷蓄積部の表面部に濃いｐ型表面層からなるホトダイオードの場合は、ｎ型の不純物領域を設けるのである。以下この領域をバイパス領域と称する。この結果、電荷蓄積部の電子はポテンシャルの低いバイパス領域を介し転送ＭＯＳトランジスタの表面を通り浮遊拡散に達するため、従来技術よりも、転送ＭＯＳトランジスタの閾値電圧を小さくできる。 In order to solve this problem, the inventors provided a region of the same conductivity type as that of the charge storage layer between the photodiode and the transfer MOS transistor as shown in FIG. For example, an n-type impurity region is provided in the case of a photodiode comprising an n-type charge storage portion in a p-type well and a thick p-type surface layer on the surface of the charge storage portion. Hereinafter, this region is referred to as a bypass region. As a result, the electrons in the charge storage section pass through the surface of the transfer MOS transistor via the bypass region having a low potential and reach floating diffusion, so that the threshold voltage of the transfer MOS transistor can be made smaller than in the prior art.
しかしながら、バイパス領域という概念は、既にＣＣＤシフトレジスタを用いた撮像デバイスにおいて、実施されており、図１２（ｂ）に示すように、１９８９年のテレビジョン学会技術報告Ｖｏｌ．１３，Ｎｏ．１１により報告されている。バイパス領域は、マスクにより表面の濃いｐ層をズラして作製していることが、図１２（ａ）に示すようにレジストを設けて表面の濃いｐ層を形成することで説明されている。 However, the concept of the bypass region has already been implemented in an imaging device using a CCD shift register. As shown in FIG. 12B, the Television Society Technical Report Vol. 13, no. 11 reported. The fact that the bypass region is produced by shifting the p-layer having a thick surface with a mask is explained by forming a p-layer having a thick surface by providing a resist as shown in FIG.
バイパス領域は次の様な条件を満たさなければならない。
１）バイパス領域として機能させるため、ある程度以上の濃度および幅が必要
２）空乏転送するため、全ての読み出し条件に対し、バイパス領域は空乏化する
即ち、バイパス領域の濃度と幅は１）により下限、２）により上限が決定する。画素の縮小化に伴い基板濃度が上昇するとバイパス領域の濃度と幅の許容範囲は狭まってしまう。
The bypass area must satisfy the following conditions:
1) A certain level of concentration and width are required to function as a bypass region. 2) The depletion transfer causes the bypass region to be depleted for all readout conditions. That is, the concentration and width of the bypass region are lower than 1). 2) determines the upper limit. As the substrate density increases as the pixels are reduced, the allowable range of the density and width of the bypass region is reduced.
また、ＣＣＤシフトレジスタを用いた場合、構成上、次の様な制約がある。
１）転送ＭＯＳトランジスタのドレイン領域に当たる垂直ＣＣＤシフトレジスタのチャネル領域であるｎ領域の濃度が低いこと
２）転送ＭＯＳトランジスタのゲート電圧とドレイン領域（垂直ＣＣＤシフトレジスタのチャネル領域）の電圧との差は、不純物濃度差から生じるヴィルトインポテンシャル（Built in Potecial）程度と低い
この結果から、ＣＣＤシフトレジスタを用いた撮像デバイスにおいては、転送ＭＯＳトランジスタのドレイン領域からの電気力線は、何らホトダイオード側には影響を及ぼさない。
Further, when a CCD shift register is used, there are the following restrictions on the configuration.
1) The density of the n region which is the channel region of the vertical CCD shift register corresponding to the drain region of the transfer MOS transistor is low. 2) The difference between the gate voltage of the transfer MOS transistor and the voltage of the drain region (channel region of the vertical CCD shift register). As a result, in an imaging device using a CCD shift register, the electric lines of force from the drain region of the transfer MOS transistor are not on the photodiode side. Has no effect.
これに対し、本発明は、その構成上、以下の様な特徴を持つ。
１）転送ＭＯＳトランジスタのドレイン領域は拡散浮遊領域である濃いｎ型不純物領域からなる
２）ドレイン電圧をゲート電圧とは独立に制御できる
本発明は、第１導電型の第１の半導体領域内にある第２導電型の第２の半導体領域、及び該第２の半導体領域の光入射側に接して設けられた第１導電型の第３の半導体領域を有する光電変換部と、
前記第１の半導体領域内にある、第２導電型の第４の半導体領域と、
前記光電変換部に蓄積された信号電荷を前記第４の半導体領域に転送するための、前記光電変換部と前記第４の半導体領域との間の第１の半導体領域、該第１の半導体領域上の絶縁膜、及び該絶縁膜上の制御電極を有する電荷転送部と、
を少なくとも有する固体撮像装置において、
前記第２の半導体領域は前記制御電極の下まで延在して設けられており、
前記第４の半導体領域はＬＤＤ構造を有することを特徴とする。
On the other hand, this invention has the following characteristics on the structure.
1) The drain region of the transfer MOS transistor is a dense n-type impurity region which is a diffusion floating region. 2) The drain voltage can be controlled independently of the gate voltage. A photoelectric conversion unit having a second semiconductor region of a second conductivity type and a third semiconductor region of the first conductivity type provided in contact with the light incident side of the second semiconductor region;
A fourth semiconductor region of the second conductivity type in the first semiconductor region;
A first semiconductor region between the photoelectric conversion unit and the fourth semiconductor region for transferring the signal charge accumulated in the photoelectric conversion unit to the fourth semiconductor region, the first semiconductor region A charge transfer unit having an upper insulating film and a control electrode on the insulating film;
In a solid-state imaging device having at least
The second semiconductor region is provided to extend under the control electrode;
The fourth semiconductor region has an LDD structure.
この結果、本発明においては、ドレイン領域からの電気力線はホトダイオード側に作用させることが可能であり、この効果により、電荷蓄積層からの電子の引き抜きを助ける効果がある。 As a result, in the present invention, the electric lines of force from the drain region can act on the photodiode side, and this effect has the effect of assisting the extraction of electrons from the charge storage layer.
従って、前述に述べたバイパス領域の濃度と幅の許容範囲を従来に比べ、広げることができる。本発明のポテンシャルの様子を図２に示す。 Therefore, the allowable range of the concentration and width of the bypass region described above can be expanded as compared with the conventional case. The state of the potential of the present invention is shown in FIG.
本発明によれば、固体撮像装置のホトダイオードに蓄積された光電荷を転送する転送ＭＯＳトランジスタの閾値を小さくして、ダイナミックレンジを広くできる。とくに、ホトダイオードと転送ＭＯＳトランジスタの制御電極間に電子又は正孔の蓄積電荷を効果的に転送できるバイパス領域の拡散浮遊領域を設けているので、
１）拡散浮遊領域の不純物濃度を高く設定でき、転送スイッチの制御電極に印加されたバイアスにより、ウェルと拡散浮遊領域間に生じる空乏層をｐ型ウェル側に有効に広げることができる。このことは、読み出し時の電圧（リセット電圧）を任意かつ直接的に入力できるためである。
According to the present invention, the dynamic range can be widened by reducing the threshold value of the transfer MOS transistor that transfers the photocharge accumulated in the photodiode of the solid-state imaging device. In particular, a diffusion floating region in the bypass region that can effectively transfer the accumulated charge of electrons or holes between the photodiode and the control electrode of the transfer MOS transistor is provided.
1) The impurity concentration of the diffusion floating region can be set high, and the depletion layer generated between the well and the diffusion floating region can be effectively expanded to the p-type well side by the bias applied to the control electrode of the transfer switch. This is because a voltage (reset voltage) at the time of reading can be input arbitrarily and directly.
２）ＣＣＤセンサのように、不純物プロファイルのビルトインポテンシャルで決定できる程度の小さいダイナミックレンジに対し、外部電圧で制御可能な広いダイナミックレンジを確保できる。 2) A wide dynamic range that can be controlled by an external voltage can be ensured against a small dynamic range that can be determined by the built-in potential of the impurity profile, as in a CCD sensor.
３）読み出し時の電圧を適正にすることで、バイパス領域近傍のポテンシャル障壁を適度に押し下げ、光電荷を読み出しやすくする。 3) By optimizing the voltage at the time of reading, the potential barrier in the vicinity of the bypass region is moderately pushed down to make it easier to read the photocharges.
図１は、本発明の特徴を最も良く表した断面構造図である。図１において、光電変換素子は、ｎ型基板１０１上に、ｐ型ウェル１０２を形成し、その上にホトダイオードのｎ層１０４を形成し、その上にホトダイオードのｐ層１０５を表面を濃くして形成し、転送ＭＯＳトランジスタのゲート領域１０３を絶縁層を介してホトダイオード側面に形成し、転送ＭＯＳトランジスタのゲート領域１０３とホトダイオードの側面の間には、ホトダイオードのｎ層から連続するバイパス領域１０６が形成されている。 FIG. 1 is a cross-sectional structure diagram that best represents the features of the present invention. In FIG. 1, the photoelectric conversion element is formed by forming a p-type well 102 on an n-type substrate 101, forming a photodiode n-layer 104 thereon, and forming a photodiode p-layer 105 thereon with a thickened surface. The gate region 103 of the transfer MOS transistor is formed on the side surface of the photodiode through an insulating layer, and a bypass region 106 continuous from the n layer of the photodiode is formed between the gate region 103 of the transfer MOS transistor and the side surface of the photodiode. Has been.
また、転送ＭＯＳトランジスタのゲート領域１０３の側面下部に拡散浮遊領域ＦＤ１０７が形成されており、拡散浮遊領域ＦＤ１０７は出力回路の増幅用ＭＯＳトランジスタのゲートに接続され、増幅用ＭＯＳトランジスタのソースには、行選択スイッチ用ＭＯＳトランジスタ１１１のドレインが接続され、行選択スイッチ用ＭＯＳトランジスタ１１１のソースには増幅用ＭＯＳトランジスタの負荷となる電流源Ｉ１１２が接続されてソースフォロワ増幅回路を構成している。 In addition, a diffusion floating region FD107 is formed below the side surface of the gate region 103 of the transfer MOS transistor. The diffusion floating region FD107 is connected to the gate of the amplification MOS transistor of the output circuit, and the source of the amplification MOS transistor includes The drain of the row selection switch MOS transistor 111 is connected, and the source of the row selection switch MOS transistor 111 is connected to a current source I112 serving as a load of the amplification MOS transistor to constitute a source follower amplifier circuit.
また、拡散浮遊領域ＦＤ１０７には、拡散浮遊領域ＦＤ１０７のリセット用のリセットＭＯＳトランジスタのソースが接続され、そのドレインはリセット電源１０９が接続されている。 The diffusion floating region FD107 is connected to the source of a reset MOS transistor for resetting the diffusion floating region FD107, and the drain is connected to the reset power source 109.
次に、読み出し動作を説明しながら、本発明の特徴を詳しく説明する。光が入射し、光電変換により生成された電子がホトダイオードのｎ層に蓄積する。この時、転送ＭＯＳトランジスタはＯＦＦ状態にある。所定の蓄積時間が経過したのち、転送ＭＯＳトランジスタの制御電極（ゲート領域）１０３に正の電圧を印加し、転送ＭＯＳトランジスタをＯＮ状態にし、ホトダイオードのｎ層の蓄積電荷を拡散浮遊領域に転送する。転送ＭＯＳトランジスタをＯＮ状態にする前に、予め、拡散浮遊領域を所定の電圧にリセットしておく。蓄積電荷が拡散浮遊領域に転送されると、拡散浮遊領域の電圧は、転送電荷Ｑｓｉｇ と拡散浮遊容量ＣＦＤを用いると、転送電荷が電子であるため、Ｑｓｉｇ ／ＣＦＤ分の電圧がリセット電圧から低下する。ホトダイオードの蓄積層がｐ型であるならば、転送電荷は正孔であるため、逆に電圧は上昇する。 Next, features of the present invention will be described in detail while explaining a read operation. Light enters and electrons generated by photoelectric conversion accumulate in the n-layer of the photodiode. At this time, the transfer MOS transistor is in an OFF state. After a predetermined accumulation time has elapsed, a positive voltage is applied to the control electrode (gate region) 103 of the transfer MOS transistor, the transfer MOS transistor is turned on, and the accumulated charge in the n layer of the photodiode is transferred to the diffusion floating region. . Before the transfer MOS transistor is turned on, the diffusion floating region is reset to a predetermined voltage in advance. When the accumulated charge is transferred to the diffusion floating region, the voltage of the diffusion floating region is Q sig / C FD because the transfer charge is an electron when the transfer charge Q sig and the diffusion floating capacitance C FD are used. Decreases from reset voltage. If the storage layer of the photodiode is p-type, since the transfer charge is a hole, the voltage rises conversely.
この様なＡＰＳにおいては、拡散浮遊領域１０７のリセット直後の出力信号Ｖｒ１を一旦保持し、リセット信号にＱｓｉｇ ／ＣＦＤ分だけ重畳された出力信号Ｖｓｉｇ１との差分（Ｖｓｉｇ１−Ｖｒ１）をとることで、拡散浮遊領域１０７のリセットノイズの大部分を除去することができる。特に、ホトダイオードと転送ＭＯＳトランジスタ１０３が以下に述べる条件を満たすことが、より高いノイズの除去率を達成する。即ち、ホトダイオードのｎ層に蓄積された信号電荷をより高い割合で読み出すことが重要である。 In such an APS, the output signal V r1 immediately after the reset of the diffusion floating region 107 is temporarily held, and the difference (V sig1 −V r1 ) from the output signal V sig1 superimposed on the reset signal by Q sig / C FD. ), Most of the reset noise in the diffusion floating region 107 can be removed. In particular, when the photodiode and the transfer MOS transistor 103 satisfy the conditions described below, a higher noise removal rate is achieved. In other words, it is important to read out the signal charge accumulated in the n layer of the photodiode at a higher rate.
詳しく説明すると、信号を読み出し後のリセット電圧から、Ｑｓｉｇ ／ＣＦＤの電圧だけ低下した拡散浮遊領域の電圧をＶＦＤｓｉｇ１とし、転送ＭＯＳトランジスタが充分なＯＮ状態であるならば、ホトダイオードのｎ層には、ｐ型のウェルと表面の濃いｐ層のＧＮＤ電位に対しＶＦＤｓｉｇ１の逆バイアスが印加される。この時ｎ層には、ｐ型のウェルと表面の濃いｐ層から空乏層が延び、ホトダイオードのｎ層全体を空乏化させることで、ホトダイオードに信号電荷を殆ど残さずに拡散浮遊領域に信号電荷を読み出すことができる。 More specifically, if the voltage in the diffusion floating region, which is lower than the reset voltage after reading the signal by the voltage of Q sig / C FD , is VFD sig 1 , and the transfer MOS transistor is in a sufficiently ON state, the n layer of the photodiode A reverse bias of VFD sig1 is applied to the GND potential of the p-type well and the deep p-layer on the surface. At this time, in the n layer, a depletion layer extends from the p-type well and the deep p layer on the surface, and the entire n layer of the photodiode is depleted, so that the signal charge is left in the diffusion floating region without leaving almost any signal charge in the photodiode. Can be read out.
この場合、拡散浮遊領域に信号電荷を読み出すのと同時に、ホトダイオードのリセットも行っている。読み出し後、即ちホトダイオードのｎ層にＶＦＤｓｉｇ１の逆バイアスが印加された状態で、ｎ層に残る電子数が０個ならば、リセット直後の出力信号Ｖｒ１とリセット信号にＱｓｉｇ ／ＣＦＤ分だけ重畳された出力信号Ｖｓｉｇ１との差分をとることでリセットノイズを完全に除去することができ、Ｖｓｉｇ１−Ｖｒ１＝Ｑｓｉｇ ／ＣＦＤ×Ａ（Ａは画素毎にある出力回路のゲイン）という出力信号を得ることができる。 In this case, the photodiode is reset simultaneously with reading out the signal charges to the diffusion floating region. If the number of electrons remaining in the n layer is 0 after reading, that is, with the reverse bias of VFD sig1 applied to the n layer of the photodiode, the output signal V r1 and the reset signal immediately after reset are Q sig / C FD By taking the difference from the superimposed output signal V sig1 , the reset noise can be completely removed, and V sig1 −V r1 = Q sig / C FD × A (A is the gain of the output circuit for each pixel. ) Output signal can be obtained.
この出力信号に画素毎にある出力回路のノイズΔＶｎ１が重畳され、最終的なエリアセンサとして形成された集積回路ＩＣからの出力には、画素毎の出力回路以後の読み出し系のノイズΔＶｎ２が重畳される。 The output circuit noise ΔV n1 for each pixel is superimposed on the output signal, and the output from the integrated circuit IC formed as a final area sensor has a readout system noise ΔV n2 after the output circuit for each pixel. Superimposed.
以上の様な読み出しを実現するためには、ホトダイオードのｎ層に逆バイアスを印加し、ｎ層全体が空乏化しはじめる電圧をＶｄｅｐ とすれば、Ｖｄｅｐ ＜Ｖｓｉｇ１とする必要がある。ここでホトダイオードの空乏化電圧とは、広くは、
蓄積部の蓄積電荷数＜ネット不純物数
となる逆バイアス電圧を意味する。理想的には、読み出し後にホトダイオードのｎ層に残る電子数は０個であるが、どの程度完全に読み出すかは設計事項となる。実質的には、先に述べた、読み出し系のノイズΔＶｎ１、ΔＶｎ２に比べ充分に小さければよい。
In order to realize reading as described above, if a reverse bias is applied to the n layer of the photodiode and the voltage at which the entire n layer begins to be depleted is V dep , it is necessary to satisfy V dep <V sig1 . Here, the depletion voltage of a photodiode is broadly
It means a reverse bias voltage in which the number of accumulated charges in the accumulation unit <the number of net impurities. Ideally, the number of electrons remaining in the n-layer of the photodiode after reading is zero, but how completely read out is a matter of design. In practice, it is sufficient if it is sufficiently smaller than the noises ΔV n1 and ΔV n2 of the readout system described above.
ここで重要なのは、以上の様な動作を実現するためには、転送ＭＯＳトランジスタを充分なＯＮ状態にする必要があり、本発明はそのための技術として、埋め込み型のホトダイオードと転送ＭＯＳトランジスタの間にバイパス領域１０６を設けた。このバイパス領域は、図２に示す様に、必ずしも半導体表面と接している必要はない。なぜならば、バイパス領域はホトダイオードのｎ層と転送ＭＯＳトランジスタのチャネルとの間に介在するものであり、埋め込みチャネルであるならば、当然、バイパス領域は表面に達する必要はない。また、表面にチャネルがある場合でも、バイパス領域が表面のチャネルに達することが最良ではあるが、達しなくとも、前述の式に従い、従来技術と比べ充分に低い閾値電圧を有する転送ＭＯＳトランジスタを得ることができる。 What is important here is that the transfer MOS transistor needs to be in a sufficiently ON state in order to realize the operation as described above, and the present invention provides a technique for this purpose between an embedded photodiode and a transfer MOS transistor. A bypass region 106 was provided. As shown in FIG. 2, the bypass region does not necessarily need to be in contact with the semiconductor surface. This is because the bypass region is interposed between the n-layer of the photodiode and the channel of the transfer MOS transistor, and of course, if it is a buried channel, the bypass region does not need to reach the surface. Even if there is a channel on the surface, it is best that the bypass region reaches the channel on the surface, but even if it does not, a transfer MOS transistor having a sufficiently lower threshold voltage than the prior art is obtained according to the above formula. be able to.
また更に、このバイパス領域が転送ＭＯＳトランジスタのゲート下に存在することも効果を上げるポイントであり、ゲート電圧が印加されると、ゲート下のポテンシャルが押し上げられるが、バイパスにもこの効果が加わり、よりポテンシャルを低くすることが可能となる。 Furthermore, the fact that this bypass region exists under the gate of the transfer MOS transistor is also an effective point, and when a gate voltage is applied, the potential under the gate is pushed up, but this effect is also added to the bypass, It becomes possible to lower the potential.
本発明の特徴は、転送ＭＯＳトランジスタが、拡散浮遊領域と接続していることであり、以下の様な効果があることを本発明者らは見出した。 The inventors of the present invention have found that the transfer MOS transistor is connected to the diffusion floating region and has the following effects.
１）拡散浮遊領域の不純物濃度は、高く設定でき、印加されたバイアスにより、ウェルと拡散浮遊領域間に生じる空乏層をｐ型ウェル側に有効に広げることができる。このことは、読み出し時の電圧（リセット電圧）を任意かつ直接的に入力できるためである。 1) The impurity concentration of the diffusion floating region can be set high, and the depletion layer generated between the well and the diffusion floating region can be effectively spread to the p-type well side by the applied bias. This is because a voltage (reset voltage) at the time of reading can be input arbitrarily and directly.
２）ＣＣＤの様に、不純物プロファイルのビルトインポテンシャルで決定できる程度の小さいダイナミックレンジに対し、外部電圧で制御可能な広いダイナミックレンジを確保できる。 2) As with a CCD, a wide dynamic range that can be controlled by an external voltage can be secured against a small dynamic range that can be determined by the built-in potential of an impurity profile.
３）読み出し時の電圧を適正にすることで、バイパス領域近傍のポテンシャル障壁を適度に押し下げ読み出しやすくする。 3) By making the voltage at the time of reading appropriate, the potential barrier in the vicinity of the bypass region is moderately pushed down to facilitate reading.
ＡＰＳにおいては、１画素に含まれるトランジスタが多いため、画素の縮小化を行うためにはトランジスタ自身の微細化を行わなければならず、必然的にホトダイオードや転送ＭＯＳトランジスタのウェル濃度が上昇する。また、トランジスタの微細化に伴い、電源電圧の低電圧化を図る必要がある。ホトダイオードの取り扱い電荷量を維持したまま、空乏化電圧Ｖｄｅｐ を低くするためには、空乏化ホトダイオードの蓄積層（図１においてはｎ層）の不純物濃度を高くかつ薄層化する必要があり、バイパス領域もホトダイオードのｎ層と同様に空乏化する必要があるため、バイパス領域の幅も狭くする必要がある。 In APS, since there are many transistors included in one pixel, in order to reduce the size of the pixel, the transistor itself must be miniaturized, which inevitably increases the well concentration of the photodiode and the transfer MOS transistor. In addition, with the miniaturization of transistors, it is necessary to reduce the power supply voltage. In order to reduce the depletion voltage V dep while maintaining the amount of charge handled by the photodiode, it is necessary to increase the impurity concentration of the accumulation layer (n layer in FIG. 1) of the depletion photodiode and to reduce the thickness. Since the bypass region needs to be depleted similarly to the n-layer of the photodiode, the width of the bypass region also needs to be reduced.
さらに、ホトダイオードのｎ層およびバイパス領域の幅の加工寸法精度が厳しくなる一方、ウェル濃度が上昇し、そうすると加工バラツキ要因は増え、より一層の加工寸法精度が要求され、歩留まり劣化につながる。特にバイパス領域の幅は、シリコン基板の面方向の精度であり、一般的に深さ方向より、加工精度が低く、歩留まり劣化の大きな要因になる。本発明においては、前述の３）の効果により、バイパス領域の幅の許容範囲を広げ、歩留まりが向上する。 Furthermore, while the processing dimensional accuracy of the width of the n-layer and bypass region of the photodiode becomes severe, the well concentration increases, thereby increasing the processing variation factor, requiring further processing dimensional accuracy and leading to yield deterioration. In particular, the width of the bypass region is the accuracy in the surface direction of the silicon substrate, and generally the processing accuracy is lower than that in the depth direction, which is a major factor in yield deterioration. In the present invention, the allowable range of the width of the bypass region is widened and the yield is improved by the effect 3) described above.
また、本発明においては、加工方法を以下の様にすることで、バイパス領域の幅の加工精度を向上させ、歩留まりを向上させる。 In the present invention, the processing method is as follows, thereby improving the processing accuracy of the width of the bypass region and improving the yield.
従来技術であるＣＣＤのバイパス領域は、転送ＭＯＳトランジスタの制御電極形成前のホトダイオードのｎ層のイオンインプラと、転送ＭＯＳトランジスタの制御電極をマスク材にした表面の濃いｐ層のイオンインプラにより形成されるため、バイパス領域の幅は露光装置の位置合わせ精度により、その幅は大きくバラツクものである。この様な製造方法になってしまうのは、ＣＣＤはその動作電圧が高く、ホトダイオードのｎ層の空乏化電圧も高いため、一般的には、ｐ型ウェルとホトダイオードのｎ層の接合深さは、０．５μｍ以上と深い。そのため、制御電極の厚さが高々０．５μｍであることから、制御電極をマスク材にイオンインプラすることはできないからである。 The bypass region of the CCD, which is the prior art, is formed by the ion implantation of the n layer of the photodiode before the formation of the control electrode of the transfer MOS transistor and the ion implantation of the deep p layer of the surface using the control electrode of the transfer MOS transistor as a mask material. For this reason, the width of the bypass region varies greatly depending on the alignment accuracy of the exposure apparatus. The reason for this manufacturing method is that the operating voltage of the CCD is high and the depletion voltage of the n-layer of the photodiode is also high. Therefore, in general, the junction depth between the p-type well and the n-layer of the photodiode is Deep as 0.5 μm or more. Therefore, since the thickness of the control electrode is at most 0.5 μm, the control electrode cannot be ion-implanted into the mask material.
これに対し本発明は、例えば、実施例３で示す様に、ホトダイオードのｎ層を転送ＭＯＳトランジスタの制御電極、例えば多結晶シリコンをマスク材にし、斜めにイオン注入することでバイパス領域を形成することで、その幅を制御電極からイオンインプラの投影飛程で決定することができる。イオンインプラの投影飛程を利用するため、加工精度は高い。その他、以降の実施例で幾つか例を示すが、本質的には、バイパス領域を転送ＭＯＳトランジスタの制御電極をマスク材とし、イオンインプラを用いて形成することにより、その加工精度を向上させるものである。 In contrast, in the present invention, as shown in the third embodiment, for example, a bypass region is formed by implanting ions obliquely using the n layer of the photodiode as a control electrode of a transfer MOS transistor, for example, polycrystalline silicon as a mask material. Thus, the width can be determined by the projection range of the ion implantation from the control electrode. Processing accuracy is high because the projection range of ion implantation is used. In addition, some examples will be shown in the following embodiments. Essentially, the bypass region is formed by using the control electrode of the transfer MOS transistor as a mask material and using ion implantation, thereby improving the processing accuracy. It is.
前述に示したものは、電子を蓄積した場合を例にあげ、本発明の特徴について説明しているが、本発明は、正孔を蓄積する場合や、蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。 In the above, the case where electrons are stored is taken as an example, and the features of the present invention are described. However, the present invention is limited to the case where holes are stored and the types of stored charges and transfer MOS transistors. Is not to be done.
図４を用いて実施例１について説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。 Example 1 will be described with reference to FIG. The photodiode of this embodiment and its periphery are formed by the following procedure.
ｎ型基板９０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約２×１０１６ｃｍ−３のｐ型ウェル９０２を形成し、ホトレジスト９０８を形成して、ホトダイオードのｎ層９０４を形成した＜図４（ａ）＞。 Boron is introduced into the n-type substrate 901 using ion implantation, heat treatment is performed, a p-type well 902 having a surface concentration of about 2 × 10 16 cm −3 is formed, a photoresist 908 is formed, and the n-type substrate 901 is formed. A layer 904 was formed <FIG. 4A>.
さらに、熱酸化法により基板表面全般にゲート酸化膜９１０を３０ｎｍ形成後、転送ＭＯＳトランジスタの制御電極９０３を形成した＜図４（ｂ）＞。 Further, a gate oxide film 910 having a thickness of 30 nm is formed on the entire substrate surface by a thermal oxidation method, and then a control electrode 903 of the transfer MOS transistor is formed (FIG. 4B).
つぎに、基板表面のホトダイオード上と制御電極の一部の他の領域にホトレジスト９０９を形成し、窒素雰囲気中で９５０℃／２０分の熱処理を施した後、制御電極９０３をマスクに表面の濃いｐ層９０５を形成した＜図４（ｃ）＞。 Next, a photoresist 909 is formed on the photodiode on the substrate surface and in some other region of the control electrode, and after heat treatment in a nitrogen atmosphere at 950 ° C./20 minutes, the control electrode 903 is used as a mask to form a deep surface. A p-layer 905 was formed (FIG. 4C).
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域９０７を形成した＜図４（ｄ）＞。 A diffusion floating region 907 made of arsenic was formed in accordance with a normal semiconductor manufacturing process <FIG. 4D>.
この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。 In this step, a source / drain region of a normal MOS transistor was formed.
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。 Thereafter, in accordance with a normal semiconductor manufacturing process, a first interlayer insulating film, a contact, a first metal wiring, a second interlayer insulating film, a via connecting the first metal wiring and the second metal wiring, a second metal wiring, A passivation film was sequentially formed.
この結果、約１００ｎｍのバイパス領域９０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合と、ある場合（本発明）の閾値電圧をそれぞれ評価したところ、０．７ｖｏｌｔ、２．２ｖｏｌｔ、０．７ｖｏｌｔであった。この結果、バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。閾値電圧が低下することにより、浮遊拡散領域のダイナミックレンジが少なくとも１．５ｖｏｌｔ広がったことが解る。 As a result, a bypass region 906 of about 100 nm was formed. The threshold voltage of a normal MOS transistor composed of a thick n-type diffusion layer on both sides and the threshold voltage of the case where there is no bypass region of the transfer MOS transistor composed of a buried n layer of the source and the case of the present invention are evaluated. As a result, they were 0.7 volts, 2.2 volts, and 0.7 volts. As a result, it was confirmed that the threshold voltage was reduced to the level of a normal MOS transistor due to the bypass region. It can be seen that the dynamic range of the floating diffusion region has increased by at least 1.5 volts as the threshold voltage decreases.
図５を用いて実施例２を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。 Example 2 will be described with reference to FIG. The photodiode of this embodiment and its periphery are formed by the following procedure.
ｎ型基板６０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約４×１０１６ｃｍ−３のｐ型ウェル６０２を形成した。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコンを４００ｎｍ堆積し、転送ＭＯＳトランジスタの制御電極６０３を形成した＜図５（ａ）＞。 Boron was introduced into the n-type substrate 601 using ion implantation, and heat treatment was performed to form a p-type well 602 having a surface concentration of about 4 × 10 16 cm −3 . After forming a gate oxide film with a thickness of 15 nm by thermal oxidation, polycrystalline silicon was deposited with a thickness of 400 nm to form a control electrode 603 of a transfer MOS transistor <FIG. 5A>.
その後、ホトレジスト６０８と制御電極６０３をマスク材に燐を１００ＫｅＶでイオンインプラを行った。 Thereafter, phosphorus was ion-implanted at 100 KeV using the photoresist 608 and the control electrode 603 as a mask material.
この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材として機能した＜図５（ｂ）＞。 At this time, the projected range and standard deviation of phosphorus were 120 nm and 45 nm, respectively, with respect to the film thickness of 400 nm of polycrystalline silicon, and the polycrystalline silicon functioned as a sufficient mask material (FIG. 5B).
つぎに、ホトレジスト６０８を除去し、窒素雰囲気において９５０℃２０分の熱処理を行い、燐を若干拡散させた後に、再度ホトレジスト６０９を形成し、ホトレジスト６０９と制御電極６０３をマスク材に、ＢＦ２を３５ＫｅＶでイオンインプラを行った＜図５（ｃ）＞。 Next, the photoresist 608 is removed, heat treatment is performed at 950 ° C. for 20 minutes in a nitrogen atmosphere, and phosphorus is slightly diffused. Then, a photoresist 609 is formed again, and BF 2 is formed using the photoresist 609 and the control electrode 603 as a mask material. Ion implantation was performed at 35 KeV <FIG. 5 (c)>.
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域６０７を形成した＜図５（ｄ）＞。この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。 A diffusion floating region 607 made of arsenic was formed in accordance with a normal semiconductor manufacturing process <FIG. 5D>. In this step, a source / drain region of a normal MOS transistor was formed.
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。 Thereafter, in accordance with a normal semiconductor manufacturing process, a first interlayer insulating film, a contact, a first metal wiring, a second interlayer insulating film, a via connecting the first metal wiring and the second metal wiring, a second metal wiring, A passivation film was sequentially formed.
この結果、約１００ｎｍのバイパス領域６０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。 As a result, a bypass region 606 of about 100 nm was formed. The threshold voltage of a normal MOS transistor composed of a thick n-type diffusion layer on both sides, the threshold voltage when there is no bypass region of a transfer MOS transistor composed of a buried n layer of the source, and the threshold voltage when present (the present invention) And were evaluated to be 0.7, 3.5, and 0.7 volt, respectively. It was confirmed that the threshold voltage was reduced to the same level as a normal MOS transistor due to the bypass region.
図５および図６を用いて実施例３を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。 Example 3 will be described with reference to FIGS. 5 and 6. The photodiode of this embodiment and its periphery are formed by the following procedure.
図５において、ｎ型基板６０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約４×１０１６ｃｍ−３のｐ型ウェル６０２を形成した。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコンを４００ｎｍ堆積し、転送ＭＯＳトランジスタの制御電極６０３を形成した＜図５（ａ）＞。 In FIG. 5, boron was introduced into the n-type substrate 601 using ion implantation, and heat treatment was performed to form a p-type well 602 having a surface concentration of about 4 × 10 16 cm −3 . After forming a gate oxide film with a thickness of 15 nm by thermal oxidation, polycrystalline silicon was deposited with a thickness of 400 nm to form a control electrode 603 of a transfer MOS transistor <FIG. 5A>.
その後、ホトレジスト１００８と制御電極１００３をマスク材に燐を斜めから１００ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは２０°とした。この斜めのイオンインプラを行うため、イオンインプラ直後でも燐が制御電極１００３下にまで及んでいる。この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材として機能した＜図６＞。 Thereafter, ion implantation was performed at an angle of 100 KeV with phosphorus using the photoresist 1008 and the control electrode 1003 as a mask material. The ion implantation angle θ at this time was 20 °. In order to perform this oblique ion implantation, phosphorus extends under the control electrode 1003 even immediately after the ion implantation. At this time, the projected range and standard deviation of phosphorus were 120 nm and 45 nm, respectively, with respect to the thickness of 400 nm of polycrystalline silicon, and polycrystalline silicon functioned as a sufficient mask material <FIG. 6>.
再度ホトレジスト６０９を形成し、ホトレジスト６０９と制御電極６０３をマスク材にＢＦ２を３５ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは、チャネリング抑制のための７°とした＜図５（ｃ）＞。 A photoresist 609 was formed again, and ion implantation was performed with BF 2 at 35 KeV using the photoresist 609 and the control electrode 603 as a mask material. The ion implantation angle θ at this time was set to 7 ° for suppressing channeling (FIG. 5C).
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域６０７を形成した＜図５（ｄ）＞。 A diffusion floating region 607 made of arsenic was formed in accordance with a normal semiconductor manufacturing process <FIG. 5D>.
この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。 In this step, a source / drain region of a normal MOS transistor was formed.
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。 Thereafter, in accordance with a normal semiconductor manufacturing process, a first interlayer insulating film, a contact, a first metal wiring, a second interlayer insulating film, a via connecting the first metal wiring and the second metal wiring, a second metal wiring, A passivation film was sequentially formed.
この結果、約１００ｎｍのバイパス領域６０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電と、ある場合（本発明）の閾値電圧をそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。 As a result, a bypass region 606 of about 100 nm was formed. A threshold voltage of a normal MOS transistor composed of a thick n-type diffusion layer on both sides, a threshold voltage when there is no bypass region of a transfer MOS transistor whose source is a buried n layer, and a threshold voltage when present (the present invention) Were evaluated to be 0.7, 3.5, and 0.7 volt, respectively. It was confirmed that the threshold voltage was reduced to the same level as a normal MOS transistor due to the bypass region.
燐を斜めにイオンインプラしてバイパス領域を形成するため、実施例２において燐を拡散させるための窒素雰囲気において９５０℃、２０分の熱処理を省略した。この結果、半導体プロセスの熱処理時間を短くすることができ、より信号処理などに用いられる周辺のＭＯＳトランジスタの微細化が可能となった。 In order to form a bypass region by ion implantation of phosphorus obliquely, the heat treatment at 950 ° C. for 20 minutes in the nitrogen atmosphere for diffusing phosphorus in Example 2 was omitted. As a result, the heat treatment time of the semiconductor process can be shortened, and the peripheral MOS transistors used for signal processing and the like can be further miniaturized.
本発明の実施例４として、実施例３における形成過程で、燐のイオンインプラをバイパス領域を設けるための第１のイオンインプラと、ホトダイオードのｎ層を設けるための第２のイオンインプラの２回に分けて行った。 As a fourth embodiment of the present invention, in the formation process in the third embodiment, the first ion implantation for providing the bypass region for the phosphorus ion implantation and the second ion implantation for providing the n layer of the photodiode are performed twice. I went to divide.
第１のイオンインプラは、イオン注入角度θ＝４５°、８０ＫｅＶで表面の濃いｐ層のプロファイルを考慮し、表面近くにピーク値を配置するとともにバイパス領域を確保するため、イオン注入角度θは、２０°より大きくした。 In the first ion implantation, the ion implantation angle θ = 45 °, considering the profile of the p-layer with a deep surface at 80 KeV, and arranging the peak value near the surface and securing the bypass region, the ion implantation angle θ is It was larger than 20 °.
第２のイオンインプラは、ホトダイオードのｎ層の空乏化電圧を制御するために、イオン注入角度θ＝７°、９０ＫｅＶで行った。 The second ion implantation was performed at an ion implantation angle θ = 7 ° and 90 KeV in order to control the depletion voltage of the n-layer of the photodiode.
上記実施例により、バイパス領域のイオンインプラと、ホトダイオードのｎ層のイオンインプラを分けることで、イオン注入角度、イオン注入エネルギー、イオン注入ドーズ量をそれぞれの特性に合わせて最適化することができた。 By dividing the ion implantation in the bypass region and the ion implantation in the n layer of the photodiode according to the above embodiment, the ion implantation angle, ion implantation energy, and ion implantation dose amount could be optimized according to the respective characteristics. .
図７を用いて実施例５を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。 Example 5 will be described with reference to FIG. The photodiode of this embodiment and its periphery are formed by the following procedure.
ｎ型基板１１０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約２×１０１６ｃｍ−３のｐ型ウェル１１０２を形成し、ホトダイオードのｎ層を形成した。熱酸化法によりゲート酸化膜を３０ｎｍ形成後、転送ＭＯＳトランジスタの制御電極を形成した。その後、ホトレジスト１１０８と制御電極１１０３をマスク材に燐を１００ＫｅＶでイオンインプラを行った＜図７（ａ）＞。 Boron was introduced into the n-type substrate 1101 using ion implantation and heat treatment was performed to form a p-type well 1102 having a surface concentration of about 2 × 10 16 cm −3 , and an n-layer of a photodiode was formed. After forming a gate oxide film with a thickness of 30 nm by a thermal oxidation method, a control electrode of a transfer MOS transistor was formed. Thereafter, ion implantation was performed at 100 KeV using phosphorus 1100 and the control electrode 1103 as a mask material (FIG. 7A).
拡散浮遊領域にＬＤＤ用の低濃度ｎ層を設けた後、サイドスペーサを幅１５０ｎｍで形成した＜図７（ｂ）＞。 After providing a low concentration n layer for LDD in the diffusion floating region, side spacers were formed with a width of 150 nm <FIG. 7B>.
ホトレジスト１１０９を形成し、ホトレジスト１１０９と制御電極１１０３およびサイドスペーサをマスク材に、ＢＦ２を３５ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは、チャネリング抑制のための７°とした＜図７（ｃ）＞。 A photoresist 1109 was formed, and ion implantation was performed at 35 KeV with BF 2 using the photoresist 1109, the control electrode 1103, and the side spacer as a mask material. The ion implantation angle θ at this time is set to 7 ° for suppressing channeling (FIG. 7C).
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域１１０７を形成した＜図７（ｄ）＞。 A diffusion floating region 1107 made of arsenic was formed in accordance with a normal semiconductor manufacturing process <FIG. 7 (d)>.
この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。 In this step, a source / drain region of a normal MOS transistor was formed.
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。 Thereafter, in accordance with a normal semiconductor manufacturing process, a first interlayer insulating film, a contact, a first metal wiring, a second interlayer insulating film, a via connecting the first metal wiring and the second metal wiring, a second metal wiring, A passivation film was sequentially formed.
この結果、約１５０ｎｍのバイパス領域１１０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。ここで、上記サイドスペーサはマスク手段に対応するものである。 As a result, a bypass region 1106 of about 150 nm was formed. The threshold voltage of a normal MOS transistor composed of a thick n-type diffusion layer on both sides, the threshold voltage when there is no bypass region of a transfer MOS transistor composed of a buried n layer of the source, and the threshold voltage when present (the present invention) And were evaluated to be 0.7, 3.5, and 0.7 volt, respectively. It was confirmed that the threshold voltage was reduced to the same level as a normal MOS transistor due to the bypass region. Here, the side spacer corresponds to the mask means.
なお、マスク手段は、サイドスペーサの代わりに、シリサイドやサリサイド等を形成してもよいことは勿論である。 Of course, the mask means may form silicide, salicide, or the like instead of the side spacers.
図５および図６、図８を用いて実施例６を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。 Example 6 will be described with reference to FIGS. 5, 6, and 8. The photodiode of this embodiment and its periphery are formed by the following procedure.
ｎ型基板６０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約４×１０１６ｃｍ−３のｐ型ウェル６０２を形成した。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコンを４００ｎｍ堆積し、転送ＭＯＳトランジスタの制御電極６０３を形成した＜図５（ａ）＞。 Boron was introduced into the n-type substrate 601 using ion implantation, and heat treatment was performed to form a p-type well 602 having a surface concentration of about 4 × 10 16 cm −3 . After forming a gate oxide film with a thickness of 15 nm by thermal oxidation, polycrystalline silicon was deposited with a thickness of 400 nm to form a control electrode 603 of a transfer MOS transistor <FIG. 5A>.
その後、ホトレジスト１００８と制御電極１００３をマスク材に燐を斜めから１００ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは１０°とした。この斜めのイオンインプラを行うため、イオンインプラ直後でも燐が制御電極下にまで及んでいる。この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材として機能した＜図６＞。 Thereafter, ion implantation was performed at an angle of 100 KeV with phosphorus using the photoresist 1008 and the control electrode 1003 as a mask material. The ion implantation angle θ at this time was 10 °. In order to perform this oblique ion implantation, phosphorus extends under the control electrode even immediately after the ion implantation. At this time, the projected range and standard deviation of phosphorus were 120 nm and 45 nm, respectively, with respect to the thickness of 400 nm of polycrystalline silicon, and polycrystalline silicon functioned as a sufficient mask material <FIG. 6>.
再度ホトレジスト１２０９を形成し、ホトレジスト１２０９と制御電極１２０３をマスク材にＢＦ２を３５ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは、−１５°とした＜図８＞。 A photoresist 1209 was formed again, and ion implantation was performed at 35 KeV with BF 2 using the photoresist 1209 and the control electrode 1203 as a mask material. The ion implantation angle θ at this time was −15 ° <FIG. 8>.
この結果、制御電極１２０３が影となり、表面の濃いｐ層は、制御電極から４００＊ｓｉｎ（１５）＝１００ｎｍ離れて設けることができた。 As a result, the control electrode 1203 was shaded, and the p-layer with a thick surface could be provided 400 * sin (15) = 100 nm away from the control electrode.
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域６０７を形成した＜図５（ｄ）＞。この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。 A diffusion floating region 607 made of arsenic was formed in accordance with a normal semiconductor manufacturing process <FIG. 5D>. In this step, a source / drain region of a normal MOS transistor was formed.
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。 Thereafter, in accordance with a normal semiconductor manufacturing process, a first interlayer insulating film, a contact, a first metal wiring, a second interlayer insulating film, a via connecting the first metal wiring and the second metal wiring, a second metal wiring, A passivation film was sequentially formed.
この結果、約１５０ｎｍのバイパス領域６０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。 As a result, a bypass region 606 of about 150 nm was formed. The threshold voltage of a normal MOS transistor composed of a thick n-type diffusion layer on both sides, the threshold voltage when there is no bypass region of a transfer MOS transistor composed of a buried n layer of the source, and the threshold voltage when present (the present invention) And were evaluated to be 0.7, 3.5, and 0.7 volt, respectively. It was confirmed that the threshold voltage was reduced to the same level as a normal MOS transistor due to the bypass region.
燐を斜めにイオンインプラしてバイパス領域を形成するため、実施例２において燐を拡散させるための窒素雰囲気において９５０℃、２０分の熱処理を省略した。この結果、半導体プロセスの熱処理時間を短くすることができ、より信号処理などに用いられる周辺のＭＯＳトランジスタの微細化が可能となった。 In order to form a bypass region by ion implantation of phosphorus obliquely, the heat treatment at 950 ° C. for 20 minutes in the nitrogen atmosphere for diffusing phosphorus in Example 2 was omitted. As a result, the heat treatment time of the semiconductor process can be shortened, and the peripheral MOS transistors used for signal processing and the like can be further miniaturized.
実施例１から実施例６のホトダイオード７０５および転送ＭＯＳトランジスタＱ１を用い、図９に示す画素構成からなり、図１０に示す読み出し回路からなるエリアセンサを作製した。 Using the photodiode 705 and the transfer MOS transistor Q1 of Examples 1 to 6, an area sensor having the pixel configuration shown in FIG. 9 and the readout circuit shown in FIG. 10 was produced.
図９においては、ホトダイオード７０５および転送ＭＯＳトランジスタの転送スイッチＱ１を備え、Ｑ２は拡散浮遊領域をリセットするためのリセットＭＯＳトランジスタのリセットスイッチ、Ｑ３は拡散浮遊領域をゲートに接続され、ソース側の負荷として接続される定電流源８１２からなるソースフォロワ増幅回路の入力ＭＯＳトランジスタ、Ｑ４は読み出し画素を選択するための選択スイッチである。 In FIG. 9, a photodiode 705 and a transfer switch Q1 of a transfer MOS transistor are provided, Q2 is a reset switch of a reset MOS transistor for resetting the diffusion floating region, Q3 is connected to the gate of the diffusion floating region, and a load on the source side An input MOS transistor Q4 of a source follower amplifier circuit composed of a constant current source 812 connected as a reference switch Q4 is a selection switch for selecting a readout pixel.
これらから構成された光電変換素子の画素セルを３行３列に用いた固体撮像装置を図１０に示している。 FIG. 10 shows a solid-state imaging device using pixel cells of photoelectric conversion elements composed of these in 3 rows and 3 columns.
図９及び図１０の基本的な動作を以下に説明する。
１）リセットスイッチＱ２によりソースフォロワの入力ゲートにリセット電圧を入力するリセット動作と、選択スイッチＱ４による、行選択を行う。
２）ソースフォロワの入力ノードの浮遊拡散領域のゲートをフローティングにし、リセットノイズおよびソースフォロワＭＯＳの閾値電圧のバラツキなどの固定パタンノイズからなるノイズ成分の読み出しを行い、その情報を信号蓄積部８０５に一旦保持する。
３）その後、転送スイッチＱ１を開閉し、光信号により生成されたホトダイオードの蓄積電荷をソースフォロワの入力ノードに転送し、前述のノイズ成分と光信号成分の和を読み出し、信号蓄積部８０５に保持する
４）共通信号線への転送スイッチ８０８，８０８′を介して、共通信号線８０９，８０９′に、ノイズ成分の信号と、ノイズ成分と光信号成分の和の信号とをそれぞれ共通信号線１（８０８），共通信号線２（８０８′）の転送スイッチを導通して、読み出し、それぞれ各出力アンプ８１０を介して出力８１１，８１１′として出力する。
The basic operation of FIGS. 9 and 10 will be described below.
1) A reset operation for inputting a reset voltage to the input gate of the source follower by the reset switch Q2 and a row selection by the selection switch Q4 are performed.
2) Floating the gate of the floating diffusion region at the input node of the source follower, reading out noise components including fixed pattern noise such as reset noise and variation in threshold voltage of the source follower MOS, and sending the information to the signal storage unit 805 Hold once.
3) Thereafter, the transfer switch Q1 is opened and closed, the accumulated charge of the photodiode generated by the optical signal is transferred to the input node of the source follower, the sum of the noise component and the optical signal component is read out, and held in the signal storage unit 805 4) The common signal lines 809 and 809 ′ are connected to the common signal line 1 via the transfer switches 808 and 808 ′ to the common signal line, respectively. (808), the transfer switch of the common signal line 2 (808 ') is turned on, read out, and output as outputs 811 and 811' via the output amplifiers 810, respectively.
その後、出力８１１と８１１′の差をとることでリセットノイズおよび固定パタンノイズを除去して、光信号成分を取り出し、Ｓ／Ｎの高い画像信号を得ることができる。 Thereafter, by taking the difference between the outputs 811 and 811 ′, the reset noise and the fixed pattern noise are removed, the optical signal component is extracted, and an image signal having a high S / N can be obtained.
上記方法で読み出しを行い、信号とノイズ評価を行った。その結果、各ビット毎のダイナミックレンジ（Ｓ／Ｎ）＝７５〜８５ｄＢという高いＳ／Ｎを得た。また、各実施例におけるＳ／Ｎのバラツキを評価した結果、バラツキの大きさは、次の通りであり、
実施例３、実施例４＜実施例２、実施例５、実施例６<<実施例１
結果として、低温でかつ制御電極による自己整合的な形成方法が、より有効であることを示している。
Reading was performed by the above method, and signal and noise were evaluated. As a result, a high S / N of dynamic range (S / N) = 75 to 85 dB for each bit was obtained. In addition, as a result of evaluating the S / N variation in each example, the size of the variation is as follows,
Example 3, Example 4 <Example 2, Example 5, Example 6 << Example 1
As a result, it is shown that a low-temperature and self-aligned formation method using a control electrode is more effective.
本発明は画素毎に信号増幅部を有する固体撮像装置に適用されるものである。 The present invention is applied to a solid-state imaging device having a signal amplification unit for each pixel.
１０１，５０１，６０１，９０１，１００１，１１０１ 半導体基板
１０２，５０２，６０２，９０２，１００２，１１０２ ウェル
１０３，６０３，９０３，１００３，１１０３ 転送ＭＯＳトランジスタの制御電極
１０４，５０４，６０４，９０４，１００４，１１０４ ホトダイオードのｎ層
１０５，５０５，６０５，９０５，１１０５ ホトダイオードの表面の濃いｐ層
１０６，６０６，９０６，１１０６ バイパス領域
１０７，６０７，９０７，１１０７ 拡散浮遊領域
１０８ リセットＭＯＳトランジスタ
１０９ リセット電極
１１０ 出力回路（ソースフォロワ）の入力ＭＯＳトランジスタ
１１１ 選択スイッチ用のＭＯＳトランジスタ
１１２ ソースフォロワの定電流負荷
１１３ 出力端子
３０１ 酸化膜
３０２ ホトダイオードのｎ層のフェルミ準位
３０３ バイパス領域のフェルミ準位
３０４ 閾値電圧の電圧印加時のポテンシャル
３０５ 閾値電圧の電圧印加時のポテンシャル
６０８，６０９，９０８，９０９，１００８ ホトレジスト
101, 501, 601, 901, 1001, 1101 Semiconductor substrate 102, 502, 602, 902, 1002, 1102 Well 103, 603, 903, 1003, 1103 Control electrodes 104, 504, 604, 904, 1004 of the transfer MOS transistor 1104 Photodiode n-layer 105, 505, 605, 905, 1105 Dark p-layer 106, 606, 906, 1106 on the surface of the photodiode Bypass region 107, 607, 907, 1107 Diffusion floating region 108 Reset MOS transistor 109 Reset electrode 110 Output circuit (Source follower) input MOS transistor 111 Select switch MOS transistor 112 Source follower constant current load 113 Output terminal 301 Oxide film 302 Photo diode n Fermi level 303 bypass region Fermi level potential when a voltage is applied potential 305 threshold voltage when a voltage is applied in 304 threshold voltage 608,609,908,909,1008 photoresist of
Claims (2)
前記第１の半導体領域内にある、第２導電型の第４の半導体領域と、
前記光電変換部に蓄積された信号電荷を前記第４の半導体領域に転送するための、前記光電変換部と前記第４の半導体領域との間の第１の半導体領域、該第１の半導体領域上の絶縁膜、及び該絶縁膜上の制御電極を有する電荷転送部と、
を少なくとも有する固体撮像装置において、
前記第２の半導体領域は前記制御電極の下まで延在して設けられており、
前記第４の半導体領域はＬＤＤ構造を有することを特徴とする固体撮像装置。 A second semiconductor region of the second conductivity type in the first semiconductor region of the first conductivity type, and a third semiconductor of the first conductivity type provided in contact with the light incident side of the second semiconductor region A photoelectric conversion unit having a region;
A fourth semiconductor region of the second conductivity type in the first semiconductor region;
A first semiconductor region between the photoelectric conversion unit and the fourth semiconductor region for transferring the signal charge accumulated in the photoelectric conversion unit to the fourth semiconductor region, the first semiconductor region A charge transfer unit having an upper insulating film and a control electrode on the insulating film;
In a solid-state imaging device having at least
The second semiconductor region is provided to extend under the control electrode;
The solid-state imaging device, wherein the fourth semiconductor region has an LDD structure.
The second semiconductor region is provided so as to be disposed between an end portion of the third semiconductor region on the charge transfer portion side and the first semiconductor region of the charge transfer portion. The solid-state imaging device according to claim 1.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017033996A (en) * | 2015-07-29 | 2017-02-09 | キヤノン株式会社 | Manufacturing method of solid-state image pickup device |
| CN112420752A (en) * | 2019-08-20 | 2021-02-26 | 复旦大学 | Novel single-transistor pixel sensor based on semiconductor substrate and preparation method |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736879A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS59132286A (en) * | 1983-01-18 | 1984-07-30 | Shoichi Tanaka | Solid-state image pickup device |
| JPS59198756A (en) * | 1983-04-27 | 1984-11-10 | Hitachi Ltd | Solid-state image pickup element and manufacture thereof |
| JPS6231158A (en) * | 1985-08-01 | 1987-02-10 | Fuji Photo Film Co Ltd | Manufacture of solid-state image pickup device |
| JPS6414958A (en) * | 1987-07-08 | 1989-01-19 | Nec Corp | Solid-state image pickup element |
| JPH01243462A (en) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | Solid-state image sensor |
| JPH0230183A (en) * | 1988-07-19 | 1990-01-31 | Nec Corp | Solid-state image sensing element |
| JPH0287573A (en) * | 1988-09-22 | 1990-03-28 | Nec Corp | Solid-state image sensing device |
| JPH07240505A (en) * | 1994-02-23 | 1995-09-12 | Lg Semicon Co Ltd | Linear solid-state image pickup element |
| JPH08335690A (en) * | 1995-06-08 | 1996-12-17 | Toshiba Corp | Manufacture of solid-state imaging device |
| JPH1041387A (en) * | 1996-07-24 | 1998-02-13 | Sony Corp | Semiconductor device and manufacture thereof |
| JPH1041505A (en) * | 1996-07-24 | 1998-02-13 | Sony Corp | Manufacture of semiconductor device |
| JPH1070262A (en) * | 1996-05-22 | 1998-03-10 | Eastman Kodak Co | Active pixel sensor having punch-through reset and crosstalk suppression mechanism |
-
2004
- 2004-06-04 JP JP2004167127A patent/JP2005039219A/en active Pending
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736879A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS59132286A (en) * | 1983-01-18 | 1984-07-30 | Shoichi Tanaka | Solid-state image pickup device |
| JPS59198756A (en) * | 1983-04-27 | 1984-11-10 | Hitachi Ltd | Solid-state image pickup element and manufacture thereof |
| JPS6231158A (en) * | 1985-08-01 | 1987-02-10 | Fuji Photo Film Co Ltd | Manufacture of solid-state image pickup device |
| JPS6414958A (en) * | 1987-07-08 | 1989-01-19 | Nec Corp | Solid-state image pickup element |
| JPH01243462A (en) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | Solid-state image sensor |
| JPH0230183A (en) * | 1988-07-19 | 1990-01-31 | Nec Corp | Solid-state image sensing element |
| JPH0287573A (en) * | 1988-09-22 | 1990-03-28 | Nec Corp | Solid-state image sensing device |
| JPH07240505A (en) * | 1994-02-23 | 1995-09-12 | Lg Semicon Co Ltd | Linear solid-state image pickup element |
| JPH08335690A (en) * | 1995-06-08 | 1996-12-17 | Toshiba Corp | Manufacture of solid-state imaging device |
| JPH1070262A (en) * | 1996-05-22 | 1998-03-10 | Eastman Kodak Co | Active pixel sensor having punch-through reset and crosstalk suppression mechanism |
| JPH1041387A (en) * | 1996-07-24 | 1998-02-13 | Sony Corp | Semiconductor device and manufacture thereof |
| JPH1041505A (en) * | 1996-07-24 | 1998-02-13 | Sony Corp | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017033996A (en) * | 2015-07-29 | 2017-02-09 | キヤノン株式会社 | Manufacturing method of solid-state image pickup device |
| CN112420752A (en) * | 2019-08-20 | 2021-02-26 | 复旦大学 | Novel single-transistor pixel sensor based on semiconductor substrate and preparation method |
| CN112420752B (en) * | 2019-08-20 | 2022-12-02 | 复旦大学 | Novel single-transistor pixel sensor based on semiconductor substrate and preparation method |
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