JP2005038989A - Semiconductor device and its manufacturing method - Google Patents

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JP2005038989A JP2003199016A JP2003199016A JP2005038989A JP 2005038989 A JP2005038989 A JP 2005038989A JP 2003199016 A JP2003199016 A JP 2003199016A JP 2003199016 A JP2003199016 A JP 2003199016A JP 2005038989 A JP2005038989 A JP 2005038989A
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resist pattern
chip formation
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region
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Tatsumoto Shirasawa
立基 白澤
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Seiko Epson Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that can suppress the breakage of a resist pattern due to electric charges concentrated to the opening of the resist pattern at the time of implanting ions by using the resist pattern as a mask, and to provide a method of manufacturing the device. <P>SOLUTION: The method of manufacturing the semiconductor device includes a step of forming the resist pattern 19 on a wafer 11 provided with a chip forming region and scribing lines 17, and a step of implanting impurity ions into the wafer 11 by using the resist pattern 19 as a mask. In the resist pattern 19, openings 21a positioned on the chip forming region and dummy openings 21b positioned on the scribing lines 17 are formed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、レジストパターンをマスクとしてイオン注入を行う際、レジストパターンの開孔部分に電荷が集中してレジストパターンが破壊されるのを抑制できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４は、従来の半導体装置（静電放電保護素子）の製造方法の一工程を示す平面図である。
静電放電保護素子（ＥＳＤ保護素子）は、シリコン基板に２〜３回のイオン注入を行ってダイオードを形成し、このダイオードを用いて作製されるものである。ＥＳＤ保護素子は入出力端子の比較的近くに配置されており、前記ダイオードを形成するイオン注入は、専用の工程にて行っている。この工程を、図４を用いて説明する。
【０００３】
チップ形成領域１０１及びスクライブライン１０２を有するシリコン基板の表面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、図４に示すように、シリコン基板上にはイオン注入領域１０３が開孔されたレジストパターン１０４が形成される。次いで、このレジストパターン１０４をマスクとしてシリコン基板に不純物をイオン注入する。
上述したようなイオン注入工程を２〜３回行う。
【０００４】
【発明が解決しようとする課題】
従来のＥＳＤ保護素子のイオン注入工程でイオンが注入されるイオン注入領域１０３の面積（レジストパターンの開孔部分）は、シリコン基板（ウエハ）の全面積と比較して非常に小さいものである。このため、イオン注入の際に電荷がレジストパターンの開孔部分に集中し易く、その結果、異常放電が生じてレジストパターンが破壊されることがある。
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、レジストパターンをマスクとしてイオン注入を行う際、レジストパターンの開孔部分に電荷が集中してレジストパターンが破壊されるのを抑制できる半導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブラインを備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されている。
【０００７】
上記半導体装置によれば、レジストパターンにスクライブライン上に位置するダミー開孔部を形成しているため、チップ形成領域上に位置する開孔部の開孔面積がウエハ表面の全面積と比較して非常に小さくても、スクライブライン上のダミー開孔部によってイオン注入領域の全体の面積（レジストパターンの全体の開孔面積）を従来のそれに比べて大きくすることができる。従って、イオン注入の際に電荷がレジストパターンの開孔部分に集中するのを抑制でき、その結果、異常放電が生じてレジストパターンが爆発して破壊されるのを抑制できる。
【０００８】
本発明に係る半導体装置の製造方法は、チップ形成領域を備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されている。
【０００９】
上記半導体装置によれば、レジストパターンにチップ形成領域上に位置するダミー開孔部を形成しているため、チップ形成領域上に位置する開孔部の開孔面積がウエハ表面の全面積と比較して非常に小さくても、チップ形成領域上のダミー開孔部によってイオン注入領域の全体の面積（レジストパターンの全体の開孔面積）を従来のそれに比べて大きくすることができる。従って、イオン注入の際に電荷がレジストパターンの開孔部分に集中するのを抑制でき、その結果、異常放電が生じてレジストパターンが爆発して破壊されるのを抑制できる。
【００１０】
本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブラインを備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されている。
【００１１】
上記半導体装置によれば、レジストパターンにスクライブライン上に位置するダミー開孔部及びチップ形成領域上に位置するダミー開孔部を形成しているため、チップ形成領域上に位置する開孔部の開孔面積がウエハ表面の全面積と比較して非常に小さくても、スクライブライン上のダミー開孔部及びチップ形成領域上のダミー開孔部によってイオン注入領域の全体の面積（レジストパターンの全体の開孔面積）を従来のそれに比べて大きくすることができる。従って、イオン注入の際に電荷がレジストパターンの開孔部分に集中するのを抑制でき、その結果、異常放電が生じてレジストパターンが爆発して破壊されるのを抑制できる。
【００１２】
また、本発明に係る半導体装置の製造方法において、前記イオン注入する工程は、ＥＳＤ保護素子のダイオードを形成するためのイオン注入工程であることも可能である。
また、本発明に係る半導体装置の製造方法において、前記チップ形成領域上に位置する開孔部の開孔面積は、ウエハ表面の全面積の１０％以下であることが好ましい。
【００１３】
本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されている。
【００１４】
本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されている。
【００１５】
本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されている。
【００１６】
本発明に係る半導体装置は、チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域及び前記スクライブラインに形成されたダミーの不純物領域を有する。
【００１７】
本発明に係る半導体装置は、チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域及びダミーの不純物領域を有する。
【００１８】
本発明に係る半導体装置は、チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域、前記スクライブラインに形成されたダミーの不純物領域及び前記チップ形成領域に形成されたダミーの不純物領域を有する。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１〜図３は、本発明の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置は静電放電保護素子（ＥＳＤ保護素子）である。
図１（Ａ）は、実施の形態による半導体装置の製造方法の一工程を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す１Ｂ−１Ｂ線に沿った断面図である。図２（Ａ）は、図１の次の工程を示す平面図であり、図２（Ｂ）は、図２（Ａ）に示す２Ｂ−２Ｂ線に沿った断面図である。図３は、図２の次の工程を示す断面図である。
【００２０】
まず、図１（Ａ），（Ｂ）に示すように、Ｎ型シリコン基板１１の主面１２にＬＯＣＯＳ法により素子分離膜１４を形成する。
すなわち、シリコン基板１１の種面１２にシリコン酸化膜（図示せず）を形成し、このシリコン酸化膜上にシリコン窒化膜（図示せず）をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により形成する。次いで、このシリコン窒化膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン窒化膜をエッチングすることにより、該シリコン窒化膜において素子分離膜を形成する領域が開孔される。次いで、レジストパターンを除去した後、シリコン基板１１を熱酸化することにより、シリコン基板１１の主面１２に素子分離膜１４が形成される。次いで、シリコン窒化膜及びシリコン酸化膜を除去する。
【００２１】
この後、素子分離膜１４の相互間のＮ型シリコン基板１１にＰ型不純物を導入することにより、シリコン基板の活性領域１３にＰ型不純物領域１８が形成される。
【００２２】
次いで、活性領域１３及び素子分離膜１４を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、シリコン基板（ウエハ）１１及び素子分離膜１４の上には、Ｐ型不純物領域１８上に位置する開孔部２１ａ及びスクライブライン１７上に位置するダミーの開孔部２１ｂを有するレジストパターン１９が形成される。前記開孔部２１ａの開孔面積は、ウエハ表面の全面積の１０％以下（好ましくは５％以下）である。
また、スクライブライン１７上に位置する開孔部２１ｂは、ダミーのイオン注入領域（回路的に全く影響を与えない領域）に相当し、ダミーのイオン注入が可能な限りなるべく大きな面積をとることが好ましい。
【００２３】
この後、レジストパターン１９をマスクとしてシリコン基板１１にＰ型不純物をイオン注入する。この際、スクライブライン上のダミーの開孔部２１ｂによってレジストパターンの全体の開孔面積が従来のそれに比べて飛躍的に増加しているため、電荷集中による異常放電が起き難くなる上、イオン注入の注入面積が増加したことによる回路全体への影響は全く無い。このようにして、Ｐ型不純物領域１８には側壁２５を有する不純物領域２２ａが形成され、スクライブライン１７のシリコン基板１１には不純物領域２２ｂが形成される。不純物領域２２ａ，２２ｂは、例えば約０．２μｍ〜約０．４μｍの範囲の接合深さ、および約１．０×１０１５原子／ｃｍ３〜約１．０×１０１６原子／ｃｍ３の範囲の表面濃度を有している。
【００２４】
次に、図２（Ａ），（Ｂ）に示すように、レジストパターン１９を除去した後、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、シリコン基板１１及び素子分離膜１４の上には、Ｐ型不純物領域１８上に位置する開孔部１５ａ及びスクライブライン１７上に位置するダミーの開孔部１５ｂを有するレジストパターン１６が形成される。前記開孔部１５ａの開孔面積は、ウエハ表面の全面積の１０％以下（好ましくは５％以下）である。
スクライブライン１７上に位置する開孔部１５ｂは、ダミーのイオン注入領域（回路的に全く影響を与えない領域）に相当し、ダミーのイオン注入が可能な限りなるべく大きな面積をとることが好ましい。
【００２５】
この後、レジストパターン１６をマスクとしてシリコン基板１１にＮ型不純物をイオン注入する。この際、スクライブライン上のダミーの開孔部１５ｂによってレジストパターンの全体の開孔面積が従来のそれに比べて飛躍的に増加しているため、電荷集中による異常放電が起き難くなる上、イオン注入の注入面積が増加したことによる回路全体への影響は全く無い。このようにして、Ｐ型不純物領域１８には側壁２４を有する不純物領域２３ａが形成され、スクライブライン１７のシリコン基板１１には不純物領域２３ｂが形成される。不純物領域２３ａ，２３ｂは、例えば約０．１μｍ〜約０．２５μｍの範囲の接合深さ、および約１．０×１０１６原子／ｃｍ３〜約６．０×１０２０原子／ｃｍ３の範囲の表面濃度を有している。不純物領域２３ａと不純物領域２２ａの隣接する側壁２４と側壁２５の間の距離は例えば１μｍ程度である。また、スクライブライン１７の不純物領域２３ｂは前記不純物領域２２ｂと同一の領域であっても構わない。
【００２６】
尚、不純物領域２２ａ，２３ａが複数の並列ダイオード構造を形成し、隣接する側壁２４，２５間のスペーサ領域２６が各ダイオード構造の直列抵抗を設定する。各ダイオードの直列抵抗は、それぞれ隣接する不純物領域２２ａ，２３ａの側壁２４，２５間の距離を短縮することによって減少し、これら側壁２４，２５間の距離を延長することによって増大する。
【００２７】
次に、図３に示すように、レジストパターン１６を除去した後、不純物領域２２ａ，２３ａを含む全面上に例えば約５００ｎｍ〜７００ｎｍの厚さの誘電体物質層２７を形成する。誘電体物質層２７に適した物質には、二酸化シリコン、窒化物等が含まれる。
【００２８】
次いで、誘電体物質層２７の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、誘電体物質層２７上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして誘電体物質層２７をエッチングすることにより、該誘電体物質層２７に接続孔２７ａ，２７ｂが形成される。接続孔２７ａによって不純物領域２２ａの表面１２の一部が露出し、接続孔２７ｂによって不純物領域２３ａの表面１２の一部が露出する。
【００２９】
次いで、接続孔２７ａ，２７ｂ内及び誘電体物質層２７上に導電層（例えばアルミニウム、チタン、タングステン、モリブデン、タンタル及びこれらの併用による層）を形成する。次いで、この導電層をパターニングすることにより、アノード電極２８及びカソード電極２９を形成する。アノード電極２８は不純物領域２２ａに接続され、カソード電極２９は不純物領域２３ａに接続される。このようにしてＥＳＤ保護素子が作製される。
【００３０】
上記実施の形態によれば、ＥＳＤ保護素子のイオン注入工程でマスクとして使用するレジストパターン１９，１６にスクライブライン１７上に位置するダミーの開孔部２１ｂ，１５ｂを設けている。このため、ＥＳＤ保護素子のイオン注入領域に相当するレジストパターンの開孔面積はウエハの全面積と比較して非常に小さくても、スクライブライン上の開孔部によってイオン注入領域の全体の面積（レジストパターンの全体の開孔部分）を従来のそれに比べて大きくすることができる。従って、イオン注入の際に電荷がレジストパターンの開孔部分に集中するのを抑制でき、その結果、異常放電が生じてレジストパターンが爆発して破壊されるのを抑制できる。
【００３１】
尚、上記実施の形態では、ＥＳＤ保護素子のダイオードを形成するためのイオン注入工程に本発明を適用しているが、ウエハ表面の全面積に比較して非常に小さい面積部分にイオン注入する工程であれば、ＥＳＤ保護素子以外の他の半導体素子を形成するためのイオン注入工程に本発明を適用することも可能である。
【００３２】
また、上記実施の形態では、スクライブライン１７上に位置するダミーの開孔パターンをレジストパターンに形成しているが、スクライブライン上としたのは比較的にダミーのイオン注入領域を配置し易いからである。従って、ダミーの開孔パターンを形成する位置はスクライブライン上に限定されるものではなく、ダミーのイオン注入領域を配置しても回路的に全く影響を与えない場所であれば、チップ形成領域上に位置するダミーの開孔部をレジストパターンに形成することも可能であり、それにより本実施の形態と同様の効果を得ることができる。この場合、チップ形成領域に配置したダミーのイオン注入領域へのイオン注入によりチップ形成領域内の素子や回路が影響を受けないように、ダミーのイオン注入領域と該素子や該回路との分離幅を必要十分に設けることが好ましい。
【００３３】
また、上記実施の形態では、スクライブライン１７上に位置するダミーの開孔パターンをレジストパターンに形成しているが、スクライブライン上に位置するダミーの開孔パターンに加えて、チップ形成領域上に位置するダミーの開孔パターンをレジストパターンに形成することも可能である。それにより本実施の形態と同様の効果を得ることができる。この場合も、チップ形成領域に配置したダミーのイオン注入領域へのイオン注入によりチップ形成領域内の素子や回路が影響を受けないように、ダミーのイオン注入領域と該素子や該回路との分離幅を必要十分に設けることが好ましい。
【００３４】
また、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の製造方法を示す断面図。
【図２】本発明の実施の形態による半導体装置の製造方法を示す断面図。
【図３】本発明の実施の形態による半導体装置の製造方法を示す断面図。
【図４】従来の半導体装置の製造方法の一工程を示す平面図。
【符号の説明】
１１…Ｎ型シリコン基板（ウエハ）、１２…主面、１３…活性領域、１４…素子分離膜、１５ａ…開孔部、１５ｂ…ダミーの開孔部、１６…レジストパターン、１７…スクライブライン、１８…Ｐ型不純物領域、１９…レジストパターン、２１ａ…開孔部、２１ｂ…ダミーの開孔部、２２ａ，２２ｂ，２３ａ，２３ｂ…不純物領域、２４，２５…側壁、２６…スペーサ領域、２７…誘電体物質層、２７ａ，２７ｂ…接続孔、２８…アノード電極、２９…カソード電極、１０１…チップ形成領域、１０２…スクライブライン、１０３…イオン注入領域、１０４…レジストパターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and in particular, when performing ion implantation using a resist pattern as a mask, a semiconductor device capable of suppressing the concentration of charges in the opening portion of the resist pattern and the destruction of the resist pattern. And a manufacturing method thereof.
[0002]
[Prior art]
FIG. 4 is a plan view showing one step of a conventional method for manufacturing a semiconductor device (electrostatic discharge protection element).
An electrostatic discharge protection element (ESD protection element) is manufactured by performing ion implantation two to three times on a silicon substrate to form a diode, and using this diode. The ESD protection element is disposed relatively close to the input / output terminal, and ion implantation for forming the diode is performed in a dedicated process. This process will be described with reference to FIG.
[0003]
A photoresist film is applied on the surface of the silicon substrate having the chip formation region 101 and the scribe line 102, and this photoresist film is exposed and developed. As a result, as shown in FIG. 4, a resist pattern 104 in which an ion implantation region 103 is opened is formed on the silicon substrate. Next, impurities are ion-implanted into the silicon substrate using the resist pattern 104 as a mask.
The ion implantation process as described above is performed 2-3 times.
[0004]
[Problems to be solved by the invention]
The area of the ion implantation region 103 into which ions are implanted in the ion implantation process of the conventional ESD protection element (the opening portion of the resist pattern) is very small compared to the total area of the silicon substrate (wafer). For this reason, charges are likely to concentrate on the opening portions of the resist pattern during ion implantation. As a result, abnormal discharge may occur and the resist pattern may be destroyed.
[0005]
The present invention has been made in consideration of the above-described circumstances. The purpose of the present invention is to destroy the resist pattern due to the concentration of electric charges in the openings of the resist pattern when ion implantation is performed using the resist pattern as a mask. An object of the present invention is to provide a semiconductor device and a method for manufacturing the same.
[0006]
[Means for Solving the Problems]
In order to solve the above problems, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a resist pattern on a wafer having a chip formation region and a scribe line;
A method of manufacturing a semiconductor device, comprising: ion-implanting impurities into the wafer using the resist pattern as a mask.
An opening portion located on the chip formation region and a dummy opening portion located on the scribe line are formed in the resist pattern.
[0007]
According to the semiconductor device described above, since the dummy opening portion located on the scribe line is formed in the resist pattern, the opening area of the opening portion located on the chip formation region is compared with the total area of the wafer surface. Even if it is very small, the entire area of the ion implantation region (the total opening area of the resist pattern) can be increased by a dummy opening on the scribe line as compared with the conventional case. Therefore, it is possible to suppress the electric charge from being concentrated on the opening portion of the resist pattern at the time of ion implantation, and as a result, it is possible to suppress the occurrence of abnormal discharge and the explosion and destruction of the resist pattern.
[0008]
A method of manufacturing a semiconductor device according to the present invention includes a step of forming a resist pattern on a wafer having a chip formation region,
A method of manufacturing a semiconductor device, comprising: ion-implanting impurities into the wafer using the resist pattern as a mask.
An opening and a dummy opening located on the chip formation region are formed in the resist pattern.
[0009]
According to the above semiconductor device, since the dummy opening portion located on the chip formation region is formed in the resist pattern, the opening area of the opening portion located on the chip formation region is compared with the total area of the wafer surface. Even if it is very small, the entire area of the ion implantation region (the entire opening area of the resist pattern) can be increased by a dummy opening on the chip formation region as compared with the conventional case. Therefore, it is possible to suppress the electric charge from being concentrated on the opening portion of the resist pattern at the time of ion implantation, and as a result, it is possible to suppress the occurrence of abnormal discharge and the explosion and destruction of the resist pattern.
[0010]
A method of manufacturing a semiconductor device according to the present invention includes a step of forming a resist pattern on a wafer having a chip formation region and a scribe line;
A method of manufacturing a semiconductor device, comprising: ion-implanting impurities into the wafer using the resist pattern as a mask.
An opening portion located on the chip formation region, a dummy opening portion located on the scribe line, and a dummy opening portion located on the chip formation region are formed in the resist pattern.
[0011]
According to the semiconductor device, since the dummy opening portion located on the scribe line and the dummy opening portion located on the chip formation region are formed in the resist pattern, the opening portion located on the chip formation region is formed. Even if the opening area is very small compared to the total area of the wafer surface, the entire area of the ion implantation region (the entire resist pattern) is formed by the dummy opening on the scribe line and the dummy opening on the chip formation region. Can be made larger than the conventional one. Therefore, it is possible to suppress the electric charge from being concentrated on the opening portion of the resist pattern at the time of ion implantation, and as a result, it is possible to suppress the occurrence of abnormal discharge and the explosion and destruction of the resist pattern.
[0012]
In the method for manufacturing a semiconductor device according to the present invention, the ion implantation step may be an ion implantation step for forming a diode of an ESD protection element.
In the method of manufacturing a semiconductor device according to the present invention, it is preferable that an opening area of the opening portion located on the chip formation region is 10% or less of a total area of the wafer surface.
[0013]
A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first resist pattern on a semiconductor substrate having a chip formation region and a scribe line;
Forming a first conductivity type impurity region in the semiconductor substrate by ion-implanting a first conductivity type impurity into the semiconductor substrate using the first resist pattern as a mask;
Removing the first resist pattern;
Forming a second resist pattern on the semiconductor substrate;
Forming a second conductivity type impurity region in the semiconductor substrate by ion-implanting a second conductivity type impurity in the semiconductor substrate using the second resist pattern as a mask;
Comprising
The first conductivity type impurity region and the second conductivity type impurity region constitute a part of an ESD protection element,
In the first resist pattern, an opening portion located on the chip formation region and a dummy opening portion located on the scribe line are formed,
An opening portion located on the chip formation region and a dummy opening portion located on the scribe line are formed in the second resist pattern.
[0014]
A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first resist pattern on a semiconductor substrate having a chip formation region and a scribe line;
Forming a first conductivity type impurity region in the semiconductor substrate by ion-implanting a first conductivity type impurity into the semiconductor substrate using the first resist pattern as a mask;
Removing the first resist pattern;
Forming a second resist pattern on the semiconductor substrate;
Forming a second conductivity type impurity region in the semiconductor substrate by ion-implanting a second conductivity type impurity in the semiconductor substrate using the second resist pattern as a mask;
Comprising
The first conductivity type impurity region and the second conductivity type impurity region constitute a part of an ESD protection element,
An opening and a dummy opening located on the chip formation region are formed in the first resist pattern,
An opening and a dummy opening located on the chip formation region are formed in the second resist pattern.
[0015]
A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first resist pattern on a semiconductor substrate having a chip formation region and a scribe line;
Forming a first conductivity type impurity region in the semiconductor substrate by ion-implanting a first conductivity type impurity into the semiconductor substrate using the first resist pattern as a mask;
Removing the first resist pattern;
Forming a second resist pattern on the semiconductor substrate;
Forming a second conductivity type impurity region in the semiconductor substrate by ion-implanting a second conductivity type impurity in the semiconductor substrate using the second resist pattern as a mask;
Comprising
The first conductivity type impurity region and the second conductivity type impurity region constitute a part of an ESD protection element,
In the first resist pattern, an opening portion located on the chip formation region, a dummy opening portion located on the scribe line, and a dummy opening portion located on the chip formation region are formed,
An opening portion located on the chip formation region, a dummy opening portion located on the scribe line, and a dummy opening portion located on the chip formation region are formed in the second resist pattern.
[0016]
A semiconductor device according to the present invention is a wafer having a chip formation region and a scribe line.
An impurity region formed in the chip formation region and a dummy impurity region formed in the scribe line are formed by implanting impurities into the wafer using a resist pattern as a mask.
[0017]
A semiconductor device according to the present invention is a wafer having a chip formation region and a scribe line.
An impurity region formed in the chip formation region and a dummy impurity region formed by ion-implanting impurities into the wafer using a resist pattern as a mask.
[0018]
A semiconductor device according to the present invention is a wafer having a chip formation region and a scribe line.
An impurity region formed in the chip formation region, a dummy impurity region formed in the scribe line, and a chip formation region formed by ion implantation of impurities into the wafer using a resist pattern as a mask It has a dummy impurity region.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
1 to 3 are sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention. This semiconductor device is an electrostatic discharge protection element (ESD protection element).
FIG. 1A is a plan view showing one step of the method of manufacturing a semiconductor device according to the embodiment, and FIG. 1B is a cross-sectional view taken along line 1B-1B shown in FIG. is there. 2A is a plan view showing the next step of FIG. 1, and FIG. 2B is a cross-sectional view taken along line 2B-2B shown in FIG. FIG. 3 is a cross-sectional view showing the next step of FIG.
[0020]
First, as shown in FIGS. 1A and 1B, an element isolation film 14 is formed on a main surface 12 of an N-type silicon substrate 11 by a LOCOS method.
That is, a silicon oxide film (not shown) is formed on the seed surface 12 of the silicon substrate 11, and a silicon nitride film (not shown) is formed on the silicon oxide film by a CVD (chemical vapor deposition) method. Next, a photoresist film (not shown) is applied on the silicon nitride film, and the photoresist film is exposed and developed to form a resist pattern on the silicon nitride film. Next, by etching the silicon nitride film using this resist pattern as a mask, a region for forming an element isolation film is opened in the silicon nitride film. Next, after removing the resist pattern, the element isolation film 14 is formed on the main surface 12 of the silicon substrate 11 by thermally oxidizing the silicon substrate 11. Next, the silicon nitride film and the silicon oxide film are removed.
[0021]
Thereafter, a P-type impurity region 18 is formed in the active region 13 of the silicon substrate by introducing a P-type impurity into the N-type silicon substrate 11 between the element isolation films 14.
[0022]
Next, a photoresist film is applied on the entire surface including the active region 13 and the element isolation film 14, and this photoresist film is exposed and developed. Thus, a resist pattern having an opening 21 a located on the P-type impurity region 18 and a dummy opening 21 b located on the scribe line 17 on the silicon substrate (wafer) 11 and the element isolation film 14. 19 is formed. The opening area of the opening 21a is 10% or less (preferably 5% or less) of the total area of the wafer surface.
The opening 21b positioned on the scribe line 17 corresponds to a dummy ion implantation region (a region that does not affect the circuit at all), and can take as large an area as possible for dummy ion implantation. preferable.
[0023]
Thereafter, P-type impurities are ion-implanted into the silicon substrate 11 using the resist pattern 19 as a mask. At this time, since the entire aperture area of the resist pattern is dramatically increased by the dummy aperture 21b on the scribe line compared to the conventional one, abnormal discharge due to charge concentration is less likely to occur, and ion implantation is performed. There is no influence on the entire circuit due to the increase in the implantation area of the semiconductor. Thus, the impurity region 22 a having the side wall 25 is formed in the P-type impurity region 18, and the impurity region 22 b is formed in the silicon substrate 11 of the scribe line 17. Impurity regions 22a and 22b have, for example, a junction depth in the range of about 0.2 μm to about 0.4 μm, and a range of about 1.0 × 10 15 atoms / cm 3 to about 1.0 × 10 16 atoms / cm 3 . Has a surface concentration of.
[0024]
Next, as shown in FIGS. 2A and 2B, after removing the resist pattern 19, a photoresist film is applied, and this photoresist film is exposed and developed. As a result, a resist pattern 16 having an opening 15 a located on the P-type impurity region 18 and a dummy opening 15 b located on the scribe line 17 is formed on the silicon substrate 11 and the element isolation film 14. Is done. The opening area of the opening 15a is 10% or less (preferably 5% or less) of the total area of the wafer surface.
The opening 15b located on the scribe line 17 corresponds to a dummy ion implantation region (a region that does not affect the circuit at all), and preferably has as large an area as possible for dummy ion implantation.
[0025]
Thereafter, N-type impurities are ion-implanted into the silicon substrate 11 using the resist pattern 16 as a mask. At this time, since the entire aperture area of the resist pattern is dramatically increased by the dummy aperture 15b on the scribe line compared to the conventional one, abnormal discharge due to charge concentration is less likely to occur, and ion implantation is performed. There is no influence on the entire circuit due to the increase in the implantation area of the semiconductor. Thus, the impurity region 23 a having the side wall 24 is formed in the P-type impurity region 18, and the impurity region 23 b is formed in the silicon substrate 11 of the scribe line 17. Impurity regions 23a and 23b have, for example, a junction depth in the range of about 0.1 μm to about 0.25 μm, and a range of about 1.0 × 10 16 atoms / cm 3 to about 6.0 × 10 20 atoms / cm 3 . Has a surface concentration of. The distance between the side wall 24 and the side wall 25 adjacent to the impurity region 23a and the impurity region 22a is, for example, about 1 μm. Further, the impurity region 23b of the scribe line 17 may be the same region as the impurity region 22b.
[0026]
The impurity regions 22a and 23a form a plurality of parallel diode structures, and the spacer region 26 between the adjacent side walls 24 and 25 sets the series resistance of each diode structure. The series resistance of each diode is decreased by shortening the distance between the side walls 24 and 25 of the adjacent impurity regions 22a and 23a, and is increased by increasing the distance between the side walls 24 and 25.
[0027]
Next, as shown in FIG. 3, after removing the resist pattern 16, a dielectric material layer 27 having a thickness of about 500 nm to 700 nm is formed on the entire surface including the impurity regions 22a and 23a. Suitable materials for the dielectric material layer 27 include silicon dioxide, nitride, and the like.
[0028]
Next, a photoresist film (not shown) is applied on the dielectric material layer 27, and this photoresist film is exposed and developed to form a resist pattern on the dielectric material layer 27. Next, by etching the dielectric material layer 27 using this resist pattern as a mask, connection holes 27 a and 27 b are formed in the dielectric material layer 27. A part of the surface 12 of the impurity region 22a is exposed by the connection hole 27a, and a part of the surface 12 of the impurity region 23a is exposed by the connection hole 27b.
[0029]
Next, a conductive layer (for example, a layer made of aluminum, titanium, tungsten, molybdenum, tantalum, or a combination thereof) is formed in the connection holes 27 a and 27 b and on the dielectric material layer 27. Next, the anode electrode 28 and the cathode electrode 29 are formed by patterning the conductive layer. The anode electrode 28 is connected to the impurity region 22a, and the cathode electrode 29 is connected to the impurity region 23a. In this way, an ESD protection element is manufactured.
[0030]
According to the above embodiment, the dummy openings 21b and 15b located on the scribe line 17 are provided in the resist patterns 19 and 16 used as masks in the ion implantation process of the ESD protection element. For this reason, even if the opening area of the resist pattern corresponding to the ion implantation region of the ESD protection element is very small compared to the entire area of the wafer, the entire area of the ion implantation region ( The entire opening portion of the resist pattern) can be made larger than that of the conventional one. Therefore, it is possible to suppress the electric charge from being concentrated on the opening portion of the resist pattern at the time of ion implantation, and as a result, it is possible to suppress the occurrence of abnormal discharge and the explosion and destruction of the resist pattern.
[0031]
In the above embodiment, the present invention is applied to the ion implantation process for forming the diode of the ESD protection element. However, the ion implantation process is performed on a very small area compared to the entire area of the wafer surface. If so, the present invention can also be applied to an ion implantation process for forming other semiconductor elements other than the ESD protection elements.
[0032]
In the above embodiment, the dummy hole pattern located on the scribe line 17 is formed in the resist pattern. However, the reason why the pattern is on the scribe line is because the dummy ion implantation region is relatively easy to arrange. It is. Therefore, the position where the dummy hole pattern is formed is not limited to the scribe line. If the dummy ion-implanted region does not affect the circuit at all even if the dummy ion-implanted region is disposed, It is also possible to form a dummy opening located in the resist pattern, thereby obtaining the same effect as in the present embodiment. In this case, the separation width between the dummy ion implantation region and the element or circuit is not affected by the ion implantation into the dummy ion implantation region disposed in the chip formation region. Is preferably necessary and sufficient.
[0033]
In the above embodiment, the dummy hole pattern located on the scribe line 17 is formed in the resist pattern. However, in addition to the dummy hole pattern located on the scribe line, the dummy hole pattern is formed on the chip formation region. It is also possible to form a dummy opening pattern located in the resist pattern. Thereby, the same effect as this embodiment can be obtained. Also in this case, the dummy ion implantation region is separated from the element and the circuit so that the elements and circuits in the chip formation region are not affected by the ion implantation into the dummy ion implantation region arranged in the chip formation region. It is preferable to provide a sufficient and necessary width.
[0034]
The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 4 is a plan view showing one step of a conventional method for manufacturing a semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... N-type silicon substrate (wafer), 12 ... Main surface, 13 ... Active region, 14 ... Element isolation film, 15a ... Opening part, 15b ... Dummy opening part, 16 ... Resist pattern, 17 ... Scribe line, 18 ... P-type impurity region, 19 ... resist pattern, 21a ... opening portion, 21b ... dummy opening portion, 22a, 22b, 23a, 23b ... impurity region, 24,25 ... side wall, 26 ... spacer region, 27 ... Dielectric material layer, 27a, 27b ... connection hole, 28 ... anode electrode, 29 ... cathode electrode, 101 ... chip formation region, 102 ... scribe line, 103 ... ion implantation region, 104 ... resist pattern

Claims (11)

チップ形成領域及びスクライブラインを備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されている半導体装置の製造方法。Forming a resist pattern on a wafer having a chip formation region and a scribe line;
A method of manufacturing a semiconductor device, comprising: ion-implanting impurities into the wafer using the resist pattern as a mask.
A method of manufacturing a semiconductor device, wherein an opening portion located on the chip formation region and a dummy opening portion located on the scribe line are formed in the resist pattern. チップ形成領域を備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されている半導体装置の製造方法。Forming a resist pattern on a wafer having a chip formation region;
A method of manufacturing a semiconductor device, comprising: ion-implanting impurities into the wafer using the resist pattern as a mask.
A method for manufacturing a semiconductor device, wherein an opening and a dummy opening located on the chip formation region are formed in the resist pattern. チップ形成領域及びスクライブラインを備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されている半導体装置の製造方法。Forming a resist pattern on a wafer having a chip formation region and a scribe line;
A method of manufacturing a semiconductor device, comprising: ion-implanting impurities into the wafer using the resist pattern as a mask.
A method of manufacturing a semiconductor device, wherein an opening portion located on the chip formation region, a dummy opening portion located on the scribe line, and a dummy opening portion located on the chip formation region are formed in the resist pattern . 前記イオン注入する工程は、ＥＳＤ保護素子のダイオードを形成するためのイオン注入工程である請求項１乃至３のうちのいずれか一項に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, wherein the ion implantation step is an ion implantation step for forming a diode of an ESD protection element. 前記チップ形成領域上に位置する開孔部の開孔面積は、ウエハ表面の全面積の１０％以下である請求項１乃至４のうちのいずれか一項に記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein an opening area of the opening portion located on the chip formation region is 10% or less of a total area of the wafer surface. チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されている半導体装置の製造方法。Forming a first resist pattern on a semiconductor substrate having a chip formation region and a scribe line;
Forming a first conductivity type impurity region in the semiconductor substrate by ion-implanting a first conductivity type impurity into the semiconductor substrate using the first resist pattern as a mask;
Removing the first resist pattern;
Forming a second resist pattern on the semiconductor substrate;
Forming a second conductivity type impurity region in the semiconductor substrate by ion-implanting a second conductivity type impurity in the semiconductor substrate using the second resist pattern as a mask;
Comprising
The first conductivity type impurity region and the second conductivity type impurity region constitute a part of an ESD protection element,
In the first resist pattern, an opening portion located on the chip formation region and a dummy opening portion located on the scribe line are formed,
A method of manufacturing a semiconductor device, wherein an opening portion located on the chip formation region and a dummy opening portion located on the scribe line are formed in the second resist pattern. チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されている半導体装置の製造方法。Forming a first resist pattern on a semiconductor substrate having a chip formation region and a scribe line;
Forming a first conductivity type impurity region in the semiconductor substrate by ion-implanting a first conductivity type impurity into the semiconductor substrate using the first resist pattern as a mask;
Removing the first resist pattern;
Forming a second resist pattern on the semiconductor substrate;
Forming a second conductivity type impurity region in the semiconductor substrate by ion-implanting a second conductivity type impurity in the semiconductor substrate using the second resist pattern as a mask;
Comprising
The first conductivity type impurity region and the second conductivity type impurity region constitute a part of an ESD protection element,
An opening and a dummy opening located on the chip formation region are formed in the first resist pattern,
A method of manufacturing a semiconductor device, wherein an opening and a dummy opening located on the chip formation region are formed in the second resist pattern. チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されている半導体装置の製造方法。Forming a first resist pattern on a semiconductor substrate having a chip formation region and a scribe line;
Forming a first conductivity type impurity region in the semiconductor substrate by ion-implanting a first conductivity type impurity into the semiconductor substrate using the first resist pattern as a mask;
Removing the first resist pattern;
Forming a second resist pattern on the semiconductor substrate;
Forming a second conductivity type impurity region in the semiconductor substrate by ion-implanting a second conductivity type impurity in the semiconductor substrate using the second resist pattern as a mask;
Comprising
The first conductivity type impurity region and the second conductivity type impurity region constitute a part of an ESD protection element,
In the first resist pattern, an opening portion located on the chip formation region, a dummy opening portion located on the scribe line, and a dummy opening portion located on the chip formation region are formed,
A semiconductor device in which an opening portion located on the chip formation region, a dummy opening portion located on the scribe line, and a dummy opening portion located on the chip formation region are formed in the second resist pattern Manufacturing method. チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域及び前記スクライブラインに形成されたダミーの不純物領域を有する半導体装置。In a wafer having a chip formation region and a scribe line,
A semiconductor device having an impurity region formed in the chip formation region and a dummy impurity region formed in the scribe line, formed by implanting impurities into the wafer using a resist pattern as a mask. チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域及びダミーの不純物領域を有する半導体装置。In a wafer having a chip formation region and a scribe line,
A semiconductor device having an impurity region formed in the chip formation region and a dummy impurity region formed by ion-implanting impurities into the wafer using a resist pattern as a mask. チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域、前記スクライブラインに形成されたダミーの不純物領域及び前記チップ形成領域に形成されたダミーの不純物領域を有する半導体装置。In a wafer having a chip formation region and a scribe line,
An impurity region formed in the chip formation region, a dummy impurity region formed in the scribe line, and a chip formation region formed by ion implantation of impurities into the wafer using a resist pattern as a mask A semiconductor device having a dummy impurity region.
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CN114975248A (en) * 2022-07-29 2022-08-30 山东中清智能科技股份有限公司 Wafer packaging method and tube core packaging body

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