JP2005037269A - シフトクロック発生装置、タイミング発生器、及び試験装置 - Google Patents
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Abstract
【解決手段】シフトクロックに挿入パルスを挿入してシフトクロックを移相するシフトクロック発生装置であって、挿入パルス発生部は、位相シフト量に基づく位相差設定値に対して、シフトクロックに挿入する挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、位相差設定値に基づく、補正メモリのアドレス範囲に格納された補正データを積算し、挿入パルス数データを算出するパルス数算出部と、挿入パルス数データに基づく挿入パルスを発生するパルス発生部とを有することを特徴とするシフトクロック発生装置を提供する。
【選択図】図5
Description
Claims (10)
- 基準クロックに対して、予め定められた位相差設定値だけ位相差を有するシフトクロックを生成するシフトクロック発生装置であって、
前記シフトクロックを発生するクロック発生部と、
前記位相差設定値に基づいて、前記シフトクロックに挿入するための挿入パルスを発生する挿入パルス発生部と、
前記クロック発生部が発生するシフトクロックに前記挿入パルスを挿入するパルス挿入部と、
所定の時間内において、前記基準クロックが所定の論理値を示す時間の和と、前記所定の時間内において、前記シフトクロックが所定の論理値を示す時間の和との差に基づいて、前記クロック発生部が発生する前記シフトクロックの周期を制御する周期制御部と
を備え、
前記挿入パルス発生部は、
前記位相差設定値に対して、前記シフトクロックに挿入する前記挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、
前記位相差設定値に基づく、前記補正メモリのアドレス範囲に格納された前記補正データを積算し、挿入パルス数データを算出するパルス数算出部と、
前記挿入パルス数データに基づく前記挿入パルスを発生するパルス発生部と
を有することを特徴とするシフトクロック発生装置。 - 前記補正メモリは、それぞれのアドレスに所定の整数を示す前記補正データを格納することを特徴とする請求項1に記載のシフトクロック発生装置。
- 前記補正メモリは、それぞれのアドレスに2ビットの前記補正データを格納することを特徴とする請求項2に記載のシフトクロック発生装置。
- 前記パルス数算出部は、
前記位相差設定値に基づいて、前記補正データが格納された前記補正メモリのアドレスを指示するアドレスポインタ信号を順次生成するアドレス制御部と、
前記アドレスポインタ信号に基づいて前記補正メモリが出力する前記補正データを積算する積算部と
を有することを特徴とする請求項1から3のいずれかに記載のシフトクロック発生装置。 - 前記アドレス制御部は、
前記アドレスポインタ信号を前記補正メモリに供給する第1加算器と、
前記第1加算器が出力した前記アドレスポインタ信号を格納する第1記憶部と
を含み、
前記位相差設定値に基づく第1制御信号と、
所定のクロック信号に基づく第2制御信号と
を受け取り、
前記第1記憶部は、前記第1制御信号が所定の値を示す場合において、前記第2制御信号の値の変化に応じて、格納した前記アドレスポインタ信号を前記第1加算器に順次供給し、
前記第1加算器は、前記第1記憶部から受け取った前記アドレスポインタ信号に所定の値を加算した信号を、新たなアドレスポインタ信号として生成し、生成した前記新たなアドレスポインタ信号を前記補正メモリ及び前記第1記憶部に供給することを特徴とする請求項4に記載のシフトクロック発生装置。 - 前記所定のクロック信号は、前記基準クロック又は前記シフトクロックであることを特徴とする請求項5に記載のシフトクロック発生装置。
- 前記積算部は、
前記補正メモリが順次出力する前記補正データを受け取り、前記補正データを積算した積算データを出力する第2加算器と、
前記第2加算器が出力した前記積算データを格納する第2記憶部と
を含み、
前記第2記憶部は、前記第1制御信号が所定の値を示す場合において、前記第2制御信号の値の変化に応じて、格納した前記積算データを前記第2加算器に供給し、
前記第2加算器は、前記第2記憶部から受け取った前記積算データに、前記補正メモリが、前記新たなアドレスポインタ信号に応じて出力する新たな前記補正データを加算し、新たな前記積算データとして出力することを特徴とする請求項6に記載のシフトクロック発生装置。 - 前記第1記憶部は、
前記第1加算器から前記アドレスポインタ信号を受け取り、
前記第2制御信号をトリガとして、前記第1加算器から受け取った前記アドレスポインタ信号を前記第1加算器に出力し、
前記第1制御信号を、前記第1記憶部の動作を制御するイネーブル信号として受け取るフリップフロップであって、
前記第2記憶部は、
前記第1制御信号と、前記第2加算器が出力する前記積算データとの論理積を受け取り、
前記第2制御信号をトリガとして、前記第1制御信号と、前記第2加算器が出力する前記積算データとの論理積を前記第2加算器に出力するフリップフロップであることを特徴とする請求項7に記載のシフトクロック発生装置。 - 所望のタイミングを発生するタイミング発生器であって、
基準クロックを受け取り、所望の遅延設定値に基づいて前記基準クロックを遅延させ、前記所望のタイミングとして出力する可変遅延回路部と、
前記基準クロックに対して、前記遅延設定値に基づく位相差設定値だけ位相差を有するシフトクロックを生成するシフトクロック発生装置と、
前記可変遅延回路部が遅延させた前記基準クロックと、前記シフトクロックとの位相を比較し、比較結果に基づいて前記可変遅延回路部における遅延量を調整する比較部と
を備え、
前記シフトクロック発生装置は、
前記シフトクロックを発生するクロック発生部と、
前記位相差設定値に基づいて、前記シフトクロックに挿入するための挿入パルスを発生する挿入パルス発生部と、
前記クロック発生部が発生するシフトクロックに前記挿入パルスを挿入するパルス挿入部と、
所定の時間内において、前記基準クロックが所定の論理値を示す時間の和と、前記所定の時間内において、前記シフトクロックが所定の論理値を示す時間の和との差に基づいて、前記クロック発生部が発生する前記シフトクロックの周期を制御する周期制御部と
を有し、
前記挿入パルス発生部は、
前記位相差設定値に対して、前記シフトクロックに挿入する前記挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、
前記位相差設定値に基づく、前記補正メモリのアドレス範囲に格納された前記補正データを積算し、挿入パルス数データを算出するパルス数算出部と、
前記挿入パルス数データに基づく前記挿入パルスを発生するパルス発生部と
を含むことを特徴とするタイミング発生器。 - 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを発生するパターン発生部と、
所望のタイミングを発生するタイミング発生器と、
前記試験パターンを整形し、前記所望のタイミングに基づいて整形した前記試験パターンを前記電子デバイスに供給する波形整形部と、
前記試験パターンに基づいて前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
を備え、
前記タイミング発生器は、
基準クロックを受け取り、所望の遅延設定値に基づいて前記基準クロックを遅延させ、前記所望のタイミングとして出力する可変遅延回路部と、
前記基準クロックに対して、前記遅延設定値に基づく位相差設定値だけ位相差を有するシフトクロックを生成するシフトクロック発生装置と、
前記可変遅延回路部が遅延させた前記基準クロックと、前記シフトクロックとの位相を比較し、比較結果に基づいて前記可変遅延回路部における遅延量を調整する比較部と
を備え、
前記シフトクロック発生装置は、
前記シフトクロックを発生するクロック発生部と、
前記位相差設定値に基づいて、前記シフトクロックに挿入するための挿入パルスを発生する挿入パルス発生部と、
前記クロック発生部が発生するシフトクロックに前記挿入パルスを挿入するパルス挿入部と、
所定の時間内において、前記基準クロックが所定の論理値を示す時間の和と、所定の時間内において、前記シフトクロックが所定の論理値を示す時間の和との差に基づいて、前記クロック発生部が発生する前記シフトクロックの周期を制御する周期制御部と
を有し、
前記挿入パルス発生部は、
前記位相差設定値に対して、前記シフトクロックに挿入する前記挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、
前記位相差設定値に基づく、前記補正メモリのアドレス範囲に格納された前記補正データを積算し、挿入パルス数データを算出するパルス数算出部と、
前記挿入パルス数データに基づく前記挿入パルスを発生するパルス発生部と
を含むことを特徴とする試験装置。
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