JP2005032291A

JP2005032291A - Semiconductor memory device

Info

Publication number: JP2005032291A
Application number: JP2003193005A
Authority: JP
Inventors: Hisashi Iwamoto; 久岩本
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-07-07
Filing date: 2003-07-07
Publication date: 2005-02-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device for shortening correction time as a semiconductor memory device having a correction function of an output buffer. <P>SOLUTION: An output buffer 30 which can correct current drive force includes drive circuits Dr0, Dr1. Each P channel MOS transistor included in the drive circuits Dr0, Dr1 is designed in the same size, and each N channel MOS transistor also is designed in the same size. At the time of correction, in the drive circuit Dr0, the current drive force is set in accordance with setting signals ϕ2-ϕ8 received from an external memory controller. In the drive circuit Dr1, the current drive force of the output buffer 30 is varied in accordance with control signals ϕH, ϕL received from a control circuit not shown in the figure during correction. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、電流駆動力を校正可能な出力バッファを備える半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置に対する高周波動作化の要求に伴って、外部クロックの立上がりエッジと立下がりエッジとに同期して外部とデータのやり取りを行なうダブルデータレートＳＤＲＡＭ（ＤｏｕｂｌｅＤａｔａＲａｔｅＳＤＲＡＭ：以下、ＤＤＲＳＤＲＡＭと称する。）が開発され、実用化されている。
【０００３】
ＤＤＲＳＤＲＡＭにおいては、現在、ＤＤＲ−Ｉと呼ばれる第１世代型のＤＤＲＳＤＲＡＭが主流であるが、近年、さらなる高周波動作化を実現するＤＤＲ−ＩＩと呼ばれる第２世代型のＤＤＲＳＤＲＡＭが注目されている。このＤＤＲ−ＩＩにおいては、２サイクルを内部処理の１動作単位とした４ビットプリフェッチ動作が行なわれ、２ビットプリフェッチ動作を行なうＤＤＲ−Ｉよりさらに高周波の動作周波数（外部クロック周波数）に対応することができる。ＤＤＲ−ＩＩについては、「ＪＥＤＥＣ（ＪｏｉｎｔＥｌｅｃｔｒｏｎＤｅｖｉｃｅＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ）」と呼ばれる米国の電子デバイス標準化機関においてその標準化が行なわれている（非特許文献１参照）。
【０００４】
このＤＤＲ−ＩＩに備えられる標準機能の１つとして、オフチップドライバインピーダンス調整機能（ＯＣＤ（ＯｆｆＣｈｉｐＤｒｉｖｅｒ）ＩｍｐｅｄａｎｃｅＡｄｊｕｓｔｍｅｎｔ）がある（以下、「ＯＣＤインピーダンス調整機能」とも称する。）。ＯＣＤインピーダンス調整機能とは、プロセス変動や使用環境の変化による出力特性のばらつきを抑えるため、外部から出力バッファのサイズ（電流駆動力）を校正する機能である。
【０００５】
一方、特表２００１−５０８２２２号公報には、同期型半導体記憶装置における高速データ通信を目的として、入力信号における遷移に応答して出力バッファに含まれる複数の出力トランジスタを順次的にオンあるいはオフすることによって、出力ノードにおける信号のスルーレート修正に関する技術が記載されている（特許文献１参照）。
【０００６】
【特許文献１】
特表２００１−５０８２２２号公報
【０００７】
【非特許文献１】
“ディーディーアール−ＩＩエスディーラムスペシフィケーション（ＤＤＲ−ＩＩＳＤＲＡＭＳｐｅｃｉｆｉｃａｔｉｏｎ）”、［ｏｎｌｉｎｅ］、平成１４年４月、ＪＥＤＥＣ（ＪｏｉｎｔＥｌｅｃｔｒｏｎＤｅｖｉｃｅＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ）、［平成１４年１１月２６日検索］、インターネット＜ＵＲＬ：Ｈｔｔｐ：／／ｊｅｄｅｃ：ｐａｓｓｍｅ＠ｊｅｄｅｃ．ｔｒａｎｓｍｅｔａ．ｃｏｍ／ｊｅｄｅｃ／ｄｄｒ２ａｃ／ｊｅｓｄ９０＿２００２０４０１．ｐｄｆ＞
【０００８】
【発明が解決しようとする課題】
上述した標準のＤＤＲ−ＩＩにおける出力バッファの校正は、次のようなシーケンスで行なわれる。まず、ＤＤＲ−ＩＩは、外部のメモリコントローラから受けるコマンドに従ってＨ（論理ハイ）レベルまたはＬ（論理ロー）レベルのデータを出力バッファからメモリコントローラへ出力する。メモリコントローラは、ＤＤＲ−ＩＩから出力データを受けると、その出力データに基づいて、出力バッファのサイズが適切な範囲内にあるか否かを判定する。
【０００９】
出力バッファのサイズが適切な範囲内にあるときは、出力バッファの校正は不要であるが、出力バッファのサイズが適切な範囲内になく、出力バッファの校正が必要であるとメモリコントローラが判断したときは、メモリコントローラは、ＤＤＲ−ＩＩへ出力バッファのサイズの変更を指示する。ＤＤＲ−ＩＩは、メモリコントローラから出力バッファのサイズの変更指示を受けると、その指示に応じて出力バッファのサイズを変更する。具体的には、メモリコントローラからの指示に応じて出力ノードに接続される出力ドライバの数が変更され、これによって出力バッファによる出力ノードの電流駆動力が変更される。
【００１０】
出力バッファのサイズが変更されると、ＤＤＲ−ＩＩは、再度、サイズ変更された出力バッファからメモリコントローラへデータを出力する。そして、メモリコントローラによって上記判定がなされ、出力バッファのサイズ変更が必要であると判断されたときは、再度、メモリコントローラからＤＤＲ−ＩＩへ出力バッファのサイズ変更が指示される。このように、出力バッファのサイズが所定の範囲内に収まるまで、上記動作が繰返し行なわれる。
【００１１】
この校正動作においては、ＤＤＲ−ＩＩからのデータ出力、メモリコントローラによる判定、メモリコントローラから出力バッファのサイズ変更指示、出力バッファのサイズ変更、ＤＤＲ−ＩＩからの再度のデータ出力、という一連のシーケンスが出力バッファの１サイズごとに逐一実行されるため、校正が完了するまで時間がかかる場合がある。すなわち、ＤＤＲ−ＩＩは、通常動作時においては、高周波動作化に対応できるものであるが、出力バッファの校正が行なわれる電源立上げ時や周囲環境の変化時などにおいては、その校正動作のために装置の立上がりに時間がかかる場合があるという問題があった。
【００１２】
一方、上述した特表２００１−５０８２２２号公報に記載された技術は、高速データ通信を実現するものとして有用であるが、上述したように、出力バッファの校正機能を有する半導体記憶装置においては、さらに、その校正に要する時間を短縮することが望まれている。
【００１３】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、出力バッファの校正機能を有する半導体記憶装置において、その校正時間を短縮できる半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、電流駆動力を校正可能な出力バッファと、校正中、出力バッファの電流駆動力を変化させるための制御信号を出力バッファへ出力する制御回路とを備え、出力バッファは、外部から受ける設定に応じて電流駆動力が設定される第１の駆動回路と、校正時、制御信号に応じて当該出力バッファの電流駆動力を所定レベルだけ増加させる第２の駆動回路とを含む。
【００１５】
また、この発明によれば、半導体記憶装置は、電流駆動力を校正可能な複数の出力バッファを備え、複数の出力バッファの少なくとも２つの出力バッファは、校正時、互いに異なる電流駆動力でそれぞれ対応する出力ノードにデータを出力する。
【００１６】
また、この発明によれば、半導体記憶装置は、電流駆動力を校正可能な複数の出力バッファを備え、校正時、複数の出力バッファの第１の出力バッファは、対応する出力ノードへデータを出力し、複数の出力バッファの第２の出力バッファは、データを反転した反転データを対応する出力ノードへ出力する。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１８】
［実施の形態１］
図１は、この発明による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【００１９】
図１を参照して、半導体記憶装置１０は、クロック端子１２と、制御信号端子１４と、アドレス端子１６と、データ入出力端子１８と、データストローブ信号入出力端子２０とを備える。また、半導体記憶装置１０は、クロックバッファ２２と、制御信号バッファ２４と、アドレスバッファ２６と、データＤＱ０〜ＤＱ７に関する入力バッファ２８および出力バッファ３０と、データストローブ信号ＤＱＳ，／ＤＱＳに関する入力バッファ３２および出力バッファ３４とを備える。さらに、半導体記憶装置１０は、リードアンプ＆Ｐ／Ｓ（パラレル／シリアル）変換回路３６と、Ｓ／Ｐ（シリアル／パラレル）変換回路＆ライトドライバ３８と、ＤＱＳ発生回路４０と、ＤＬＬ回路４１とを備える。また、さらに、半導体記憶装置１０は、制御回路４２と、ロウデコーダ４４と、コラムデコーダ４６と、プリアンプ＆ライトアンプ４８と、センスアンプ５０と、メモリセルアレイ５２とを備える。
【００２０】
クロック端子１２は、外部クロックｅｘｔ．ＣＬＫ、それに相補な外部クロックｅｘｔ．／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。制御信号端子１４は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびライトマスク信号ＤＭのコマンド制御信号を受ける。アドレス端子１６は、アドレス信号Ａｄｄおよびバンクアドレス信号ＢＡ０，ＢＡ１を受ける。
【００２１】
クロックバッファ２２は、外部クロックｅｘｔ．ＣＬＫ，ｅｘｔ．／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて内部クロックＣＬＫを発生し、その発生した内部クロックＣＬＫを制御信号バッファ２４、アドレスバッファ２６および制御回路４２へ出力する。
【００２２】
制御信号バッファ２４は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびライトマスク信号ＤＭを取込んでラッチし、それぞれに対応する各内部制御信号を制御回路４２へ出力する。
【００２３】
また、制御信号バッファ２４は、モードレジスタを含む（図示せず）。モードレジスタは、当該半導体記憶装置１０における各動作モードに対応する設定パラメータを記憶する。すなわち、外部からモードレジスタコマンド（以下、「ＭＲＳコマンド」とも称する。）または拡張モードレジスタコマンド（以下、「ＥＭＲＳコマンド」とも称する。）を受けると、そのコマンドと同時にアドレス端子１６から入力される設定パラメータがモードレジスタにセットされる。後述するように、出力バッファ３０のサイズを校正するＯＣＤインピーダンス調整機能についての設定パラメータは、ＥＭＲＳコマンドによって外部のメモリコントローラからモードレジスタに設定される。
【００２４】
アドレスバッファ２６は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、アドレス信号Ａｄｄとバンクアドレス信号ＢＡ０，ＢＡ１とを取込んでラッチし、内部アドレス信号を発生してロウデコーダ４４、コラムデコーダ４６、および制御信号バッファ２４へ出力する。
【００２５】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする。データ入出力端子１８は、データ書込時は外部からデータＤＱｊ（ｊは０〜７の自然数）を受け、データ読出時はデータＤＱｊを外部へ出力する。データストローブ信号入出力端子２０は、データ書込時は外部から受けるデータＤＱｊのタイミングエッジと一致もしくは同期するデータストローブ信号ＤＱＳ，／ＤＱＳを外部から受け、データ読出時は外部へ出力されるデータＤＱｊのタイミングエッジと一致もしくは同期するデータストローブ信号ＤＱＳ，／ＤＱＳを外部へ出力する。
【００２６】
入力バッファ２８は、入力バッファ３２がデータストローブ信号入出力端子２０を介して外部から受けるデータストローブ信号ＤＱＳ，／ＤＱＳに同期して、データ入出力端子１８が外部から受けたデータＤＱｊを受ける。
【００２７】
出力バッファ３０は、ＤＬＬ回路４１によって生成されるＤＬＬクロックに同期して動作し、データＤＱｊをデータ入出力端子１８へ半サイクル毎に出力する。出力バッファ３０は、ＯＣＤインピーダンス調整機能に基づいて、外部のメモリコントローラからそのサイズが校正される。
【００２８】
すなわち、半導体記憶装置１０は、ＥＭＲＳコマンドによって所定の出力テストパターンによるデータ出力が指示されると、校正モードに入り、出力バッファ３０は、その指示された出力テストパターンでデータを出力する。外部のメモリコントローラによって出力バッファ３０のサイズ校正が必要であると判断され、ＥＭＲＳコマンドによって出力バッファ３０のサイズ校正が指示されると、半導体記憶装置１０は、調整モードに入り、出力バッファ３０は、メモリコントローラから受ける設定信号に応じてその電流駆動力を変更する。
【００２９】
ここで、この出力バッファ３０は、データを出力する際、メモリコントローラから設定される電流駆動力でデータを出力するほか、さらにその設定に対して所定レベルだけ大きい電流駆動力でデータを出力することができる。すなわち、複数レベルの電流駆動力による出力データをトグルして出力することができる。この出力バッファ３０については、後ほど詳しく説明する。
【００３０】
出力バッファ３４は、出力バッファ３０とともにＤＬＬクロックに同期して動作し、ＤＱＳ発生回路４０が発生するデータストローブ信号ＤＱＳ，／ＤＱＳをデータストローブ信号入出力端子２０へ出力する。
【００３１】
リードアンプ＆Ｐ／Ｓ変換回路３６は、データ読出時において、プリアンプ＆ライトアンプ４８から受ける読出データを増幅し、各データＤＱｊとして一度に読出された４ビット分のデータを順序付けして出力バッファ３０へ出力する。Ｓ／Ｐ変換回路＆ライトドライバ３８は、データ書込時において、半サイクル毎に１ビットずつ入力バッファ２８から受ける各データＤＱｊを２サイクル毎に４ビット並列にプリアンプ＆ライトアンプ４８へ出力する。
【００３２】
制御回路４２は、制御信号バッファ２４から受ける内部制御信号に基づいて内部制御コマンドを発生する。そして、制御回路４２は、発生した内部制御コマンドをロウデコーダ４４、コラムデコーダ４６およびプリアンプ＆ライトアンプ４８に出力し、これらの各回路の動作を制御する。これによって、メモリセルアレイ５２に対するデータＤＱｊの読み書きが行なわれる。
【００３３】
また、制御回路４２は、出力バッファ３０の校正時、外部から受ける設定信号に基づいて出力バッファ３０がデータを出力中に、出力バッファ３０の電流駆動力変化させるための制御信号φＨ，φＬを出力バッファ３０へ出力する。
【００３４】
データを記憶するメモリセルアレイ５２は、各々が独立して動作が可能な４つのバンクからなり、センスアンプ５０を介してデータの読み書きが行なわれる。
【００３５】
ＤＬＬ回路４１は、出力バッファ３０から出力されるデータＤＱｊが、外部クロックｅｘｔ．ＣＬＫ，ｅｘｔ．／ＣＬＫおよび出力バッファ３４から出力されるデータストローブ信号ＤＱＳとそれぞれ所定のタイミング差以内で出力されるように、各回路動作および信号伝搬の遅延を考慮して外部クロックのエッジに対して適当な時間だけ戻されたＤＬＬクロックを生成する。
【００３６】
この半導体記憶装置１０は、４ビットプリフェッチ動作を行なう。すなわち、半導体記憶装置１０は、データ書込時においては、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎に８ビットのデータ（ＤＱ０〜ＤＱ７）を取込み、半サイクル４回分すなわち２サイクル分の４×８ビットのデータを２サイクル毎にメモリセルアレイ５２に書込む。
【００３７】
また、データ読出時においては、４×８ビットのデータが２サイクル毎にメモリセルアレイ５２から読出され、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎に８ビットずつ外部へ出力される。
【００３８】
図２は、図１に示した出力バッファ３０の構成を示す回路図である。ここで、出力バッファは、データＤＱｊごとに設けられ、図２では、ｊ番目のデータに対応する出力バッファ３０．ｊが示されており、その他のデータに対応する出力バッファも同様の回路構成からなる。
【００３９】
図２を参照して、出力バッファ３０．ｊは、駆動回路Ｄｒ０，Ｄｒ１と、インバータＩｖ２と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ４とを含む。駆動回路Ｄｒ０は、ＰチャネルＭＯＳトランジスタＰ０〜Ｐ４と、ＮチャネルＭＯＳトランジスタＮ０〜Ｎ４と、スイッチＳ２〜Ｓ８とからなる。駆動回路Ｄｒ１は、ＰチャネルＭＯＳトランジスタＰ５と、ＮチャネルＭＯＳトランジスタＮ５とからなる。ＰチャネルＭＯＳトランジスタＰ０〜Ｐ５は、いずれも同じサイズに設計され、ＮチャネルＭＯＳトランジスタＮ０〜Ｎ５も、いずれも同じサイズに設計される。
【００４０】
ＮＡＮＤゲートＧ２は、出力許可信号ＯＥおよび内部データＤａｔａの論理積を演算し、その演算結果を反転した信号を出力する。ここで、出力許可信号ＯＥは、図１に示すように、データ入出力端子１８が入力バッファ２８および出力バッファ３０によって共用されているところ、出力バッファ３０からデータの出力が許可されているときにＨレベルとなる信号である。インバータＩｖ２は、出力許可信号ＯＥを反転した信号を出力する。ＮＯＲゲートＧ４は、内部データＤａｔａおよびインバータＩｖ２からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。
【００４１】
ＰチャネルＭＯＳトランジスタＰ０は、電源ノードＶＤＤと出力ノードＴ０との間に接続され、ＮＡＮＤゲートＧ２からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ０は、出力ノードＴ０と接地ノードＶＳＳとの間に接続され、ＮＯＲゲートＧ４からの出力信号をゲートに受ける。
【００４２】
ＰチャネルＭＯＳトランジスタＰ２，Ｐ４は、電源ノードＶＤＤと出力ノードＴ０との間に接続され、それぞれスイッチＳ２，Ｓ６からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２，Ｎ４は、出力ノードＴ０と接地ノードＶＳＳとの間に接続され、それぞれスイッチＳ４，Ｓ８からの出力信号をゲートに受ける。
【００４３】
スイッチＳ２，Ｓ６は、上述したＯＣＤインピーダンス調整機能の調整モード時、図示されない外部のメモリコントローラによって設定される設定信号φ２，φ６に応じてそのスイッチを切換え、電源ノードＶＤＤおよびＮＡＮＤゲートＧ２の出力ノードのいずれかを対応するＰチャネルＭＯＳトランジスタのゲートと接続する。スイッチＳ４，Ｓ８は、上記調整モード時、上記メモリコントローラによって設定される設定信号φ４，φ８に応じてそのスイッチを切換え、接地ノードＶＳＳおよびＮＯＲゲートＧ４の出力ノードのいずれかを対応するＮチャネルＭＯＳトランジスタのゲートと接続する。
【００４４】
ＰチャネルＭＯＳトランジスタＰ５は、電源ノードＶＤＤと出力ノードＴ０との間に接続され、制御回路４２から出力される制御信号φＨをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ５は、出力ノードＴ０と接地ノードＶＳＳとの間に接続され、制御回路４２から出力される制御信号φＬをゲートに受ける。
【００４５】
ＰチャネルＭＯＳトランジスタＰ５は、制御信号φＨの電圧レベルに応じて出力バッファ３０．ｊによる出力ノードＴ０のプルアップ能力を増加させる。一方、ＮチャネルＭＯＳトランジスタＮ５は、制御信号φＬの電圧レベルに応じて出力バッファ３０．ｊによる出力ノードＴ０のプルダウン能力を増加させる。
【００４６】
図３は、図２に示した制御回路４２の制御信号φＨ，φＬに関する部分の構成を示す回路図である。
【００４７】
図３を参照して、制御回路４２は、ＮＡＮＤゲートＧ６と、インバータＩｖ４と、ＮＯＲゲートＧ８とを含む。ＮＡＮＤゲートＧ６は、設定信号φＯＣＤＨおよび交流信号ＡＣの論理積を演算し、その演算結果を反転した信号を制御信号φＨとして出力する。インバータＩｖ４は、設定信号φＯＣＤＬを反転した信号を出力する。ＮＯＲゲートＧ８は、交流信号ＡＣおよびインバータＩｖ４からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。
【００４８】
設定信号φＯＣＤＨ，φＯＣＤＬは、図示されない外部のメモリコントローラから校正時に設定される信号であって、メモリコントローラから出力テストパターンとしてＨレベルのデータ出力が要求されるとき、設定信号φＯＣＤＨ，φＯＣＤＬは、それぞれＨレベル，Ｌレベルで設定される。一方、メモリコントローラから出力テストパターンとしてＬレベルのデータ出力が要求されるとき、設定信号φＯＣＤＨ，φＯＣＤＬは、それぞれＬレベル，Ｈレベルで設定される。また、交流信号ＡＣは、外部入力または内部発生される交流電圧の信号であって、この交流信号ＡＣの電圧レベルによって制御信号φＨまたはφＬの論理レベルが切替わる。
【００４９】
設定信号φＯＣＤＨがＨレベルのとき、交流信号ＡＣがＨレベル，Ｌレベルと切替わるのに応じて制御信号φＨがＬレベル，Ｈレベルと切替わる。なお、設定信号φＯＣＤＨがＨレベルのとき、設定信号φＯＣＤＬはＬレベルであり、制御信号φＬは、交流信号ＡＣに拘わらず、制御信号φＬはＬレベルとなる。
【００５０】
一方、設定信号φＯＣＤＬがＨレベルのとき、交流信号ＡＣがＨレベル，Ｌレベルと切替わるのに応じて制御信号φＬがＬレベル，Ｈレベルと切替わる。なお、設定信号φＯＣＤＬがＨレベルのとき、設定信号φＯＣＤＨはＬレベルであり、制御信号φＨは、交流信号ＡＣに拘わらず、制御信号φＬはＨレベルとなる。
【００５１】
再び図２を参照して、この出力バッファ３０．ｊにおいては、出力許可信号ＯＥがＨレベルであって内部データＤａｔａがＨレベルのとき、ＮＡＮＤゲートＧ２およびＮＯＲゲートＧ４からいずれもＬレベルの信号が出力される。したがって、駆動回路Ｄｒ０において、対応するスイッチによってＮＡＮＤゲートＧ２の出力ノードにゲートが接続されているＰチャネルＭＯＳトランジスタがＯＮし、そのＯＮされたＰチャネルＭＯＳトランジスタの数に応じた電流駆動力で出力ノードＴ０の電位がＨレベルにプルアップされる。
【００５２】
一方、出力許可信号ＯＥがＨレベルであって内部データＤａｔａがＬレベルのとき、ＮＡＮＤゲートＧ２およびＮＯＲゲートＧ４からいずれもＨレベルの信号が出力される。したがって、駆動回路Ｄｒ０において、対応するスイッチによってＮＯＲゲートＧ４の出力ノードにゲートが接続されているＮチャネルＭＯＳトランジスタがＯＮし、そのＯＮされたＮチャネルＭＯＳトランジスタの数に応じた電流駆動力で出力ノードＴ０の電位がＬレベルにプルダウンされる。
【００５３】
なお、出力許可信号ＯＥがＬレベルのときは、ＮＡＮＤゲートＧ２およびＮＯＲゲートＧ４の出力信号は、内部データＤａｔａの論理レベルに拘わらずそれぞれＨレベル，Ｌレベルとなる。したがって、駆動回路Ｄｒ０に含まれるトランジスタは、すべてＯＦＦし、出力ノードＴ０は、ハイインピーダンス状態となる。
【００５４】
このように、駆動回路Ｄｒ０は、校正時、外部のメモリコントローラによって設定される設定信号φ２〜φ８に応じてその電流駆動力が設定される。そして、ＮＡＮＤゲートＧ２またはＮＯＲゲートＧ４の出力ノードを選択するスイッチの数が多いほど、出力バッファ３０．ｊの電流駆動力は大きくなる。
【００５５】
駆動回路Ｄｒ１においては、ＰチャネルＭＯＳトランジスタＰ５は、制御回路４２から受ける制御信号φＨがＬレベルのときＯＮし、出力ノードＴ０のプルアップ能力をＰチャネルＭＯＳトランジスタ１つ分だけ増加させる。一方、ＮチャネルＭＯＳトランジスタＮ５は、制御回路４２から受ける制御信号φＬがＨレベルのときＯＮし、出力ノードＴ０のプルダウン能力をＮチャネルＭＯＳトランジスタ１つ分だけ増加させる。
【００５６】
図４は、実施の形態１による半導体記憶装置１０の校正時における出力データＤＱｊの動作波形図である。
【００５７】
図４を参照して、時刻Ｔ１において、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥの論理レベルがいずれもＬレベルになると、モードレジスタ設定状態となり、同時にアドレス端子１６から入力される信号ＸａによってＯＣＤインピーダンス調整機能における各設定パラメータがモードレジスタにセットされる。
【００５８】
時刻Ｔ２において、出力バッファ３０．ｊは、第１の電流駆動力で出力データＤＱｊを外部へ出力する。なお、図４では、Ｈレベルの出力データＤＱｊが出力される場合について示されている。ここで、時刻Ｔ２においては、制御回路４２から出力される制御信号φＨはＨレベルであり、駆動回路Ｄｒ１のＰチャネルＭＯＳトランジスタはＯＦＦしている。したがって、この第１の電流駆動力は、駆動回路Ｄｒ０によるものである。
【００５９】
時刻Ｔ３において、制御信号φＨがＬレベルになり、駆動回路Ｄｒ１のＰチャネルＭＯＳトランジスタＰ５がＯＮする。そうすると、出力バッファ３０．ｊは、駆動回路Ｄｒ０による第１の電流駆動力に駆動回路Ｄｒ１のＰチャネルＭＯＳトランジスタＰ５による電流駆動力を加えた第２の電流駆動力で出力データＤＱｊを外部へ出力する。したがって、時刻Ｔ３において、出力ノードＴ０の電位がΔＬｖだけ上昇している。
【００６０】
このように、この出力バッファ３０．ｊは、校正時、２つのサイズにおける出力データをトグルして出力する。したがって、出力データＤＱｊを受けるメモリコントローラは、一度に２サイズ分の出力バッファのサイズについてその適否を判定することができ、校正時間が短縮化される。
【００６１】
なお、上記においては、駆動回路Ｄｒ１は、ＰチャネルＭＯＳトランジスタＰ５およびＮチャネルＭＯＳトランジスタＮ５からなる１組の出力ドライバを含むものとしたが、駆動回路Ｄｒ１が含む出力ドライバの数は、１組に限られるものではなく、複数の出力ドライバを含んでもよい。これにより、出力バッファ３０．ｊは、校正時、３つ以上のサイズにおける出力データをトグルして出力することができ、校正時間をさらに短縮することも可能である。
【００６２】
また、上記においては、制御回路４２から出力される制御信号φＨ，φＬは、図３に示した回路を用いてＨレベルおよびＬレベルの２段切替としたが、駆動回路Ｄｒ１のＰチャネルＭＯＳトランジスタＰ５およびＮチャネルＭＯＳトランジスタＮ５のサイズを大きくし、制御回路４２が制御信号φＨ，φＬを複数の電圧レベルで出力するようにしてもよい。具体的には、制御信号φＨ，φＬの電圧レベルを調整することによって、１組のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなる出力ドライバで、駆動回路Ｄｒ０に含まれる１つの出力ドライバと同じまたはその整数倍の電流駆動力を有するようにする。これによっても、出力バッファ３０．ｊにおける電流駆動力を複数レベルに切替えることが可能である。
【００６３】
以上のように、この実施の形態１によれば、出力バッファの校正時、複数レベルの電流駆動力による出力データをトグルして出力するようにしたので、メモリコントローラにおいて複数サイズの出力バッファの適否を一度に判定することができ、校正時間を短縮することができる。
【００６４】
［実施の形態２］
実施の形態１では、出力バッファの校正時、１つの出力データＤＱｊにおいて複数レベルの電流駆動力によるデータをトグルして出力するものとしたが、実施の形態２では、複数の出力バッファからそれぞれ互いに異なるレベルの電流駆動力による出力データが出力される。
【００６５】
実施の形態２による半導体記憶装置１０Ａは、実施の形態１による半導体記憶装置１０の構成において、出力バッファ３０に代えて出力バッファ３０Ａを備える。半導体記憶装置１０Ａにおけるその他の構成は、半導体記憶装置１０と同じである。
【００６６】
図５は、実施の形態２による半導体記憶装置１０Ａにおける出力バッファ３０Ａの構成を示す回路図である。ここで、出力バッファは、データＤＱｊごとに設けられ、図５では、ｊ〜ｊ＋２番目のデータに対応する出力バッファが示されている。
【００６７】
図５を参照して、出力バッファ３０Ａは、出力データＤＱｊに対応して、駆動回路Ｄｒ０と、インバータＩｖ２と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ４とを含む。また、出力バッファ３０Ａは、出力データＤＱｊ＋１に対応して、駆動回路Ｄｒ０，Ｄｒ２と、インバータＩｖ６，Ｉｖ８と、ＮＡＮＤゲートＧ１０と、ＮＯＲゲートＧ１２とを含む。さらに、出力バッファ３０Ａは、出力データＤＱｊ＋２に対応して、駆動回路Ｄｒ０，Ｄｒ４と、インバータＩｖ１０，Ｉｖ１２と、ＮＡＮＤゲートＧ１４と、ＮＯＲゲートＧ１６とを含む。
【００６８】
駆動回路Ｄｒ２は、ＰチャネルＭＯＳトランジスタＰ６と、ＮチャネルＭＯＳトランジスタＮ６とからなり、駆動回路Ｄｒ４は、ＰチャネルＭＯＳトランジスタＰ８，Ｐ１０と、ＮチャネルＭＯＳトランジスタＮ８，１０とからなる。ＰチャネルＭＯＳトランジスタＰ０〜Ｐ１０は、いずれも同じサイズに設計され、ＮチャネルＭＯＳトランジスタＮ０〜Ｎ１０も、いずれも同じサイズに設計される。
【００６９】
ＮＡＮＤゲートＧ１０、インバータＩｖ６およびＮＯＲゲートＧ１２からなる回路、ならびにＮＡＮＤゲートＧ１４、インバータＩｖ１０およびＮＯＲゲートＧ１６からなる回路は、ＮＡＮＤゲートＧ２、インバータＩｖ２およびＮＯＲゲートＧ４からなる回路の構成と同じである。
【００７０】
インバータＩｖ８は、設定信号φＯＣＤＨを反転した信号を出力する。駆動回路Ｄｒ２におけるＰチャネルＭＯＳトランジスタＰ６は、電源ノードＶＤＤと出力ノードＴ２との間に接続され、インバータＩｖ８からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ６は、出力ノードＴ２と接地ノードＶＳＳとの間に接続され、設定信号φＯＣＤＬをゲートに受ける。
【００７１】
駆動回路Ｄｒ２は、設定信号φＯＣＤＨがＨレベルのとき、ＰチャネルＭＯＳトランジスタＰ６がＯＮすることによって出力ノードＴ２のプルアップ能力をＰチャネルＭＯＳトランジスタ１つ分だけ増加させる。一方、駆動回路Ｄｒ２は、設定信号φＯＣＤＬがＨレベルのとき、ＮチャネルＭＯＳトランジスタＮ６がＯＮすることによって出力ノードＴ２のプルダウン能力をＮチャネルＭＯＳトランジスタ１つ分だけ増加させる。
【００７２】
インバータＩｖ１２は、設定信号φＯＣＤＨを反転した信号を出力する。第４の駆動回路におけるＰチャネルＭＯＳトランジスタＰ８，Ｐ１０の各々は、電源ノードＶＤＤと出力ノードＴ４との間に接続され、インバータＩｖ１２からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ８，Ｎ１０の各々は、出力ノードＴ４と接地ノードＶＳＳとの間に接続され、設定信号φＯＣＤＬをゲートに受ける。
【００７３】
駆動回路Ｄｒ４は、設定信号φＯＣＤＨがＨレベルのとき、ＰチャネルＭＯＳトランジスタＰ８，Ｐ１０がＯＮすることによって出力ノードＴ４のプルアップ能力をＰチャネルＭＯＳトランジスタ２つ分だけ増加させる。一方、駆動回路Ｄｒ４は、設定信号φＯＣＤＬがＨレベルのとき、ＮチャネルＭＯＳトランジスタＮ８，Ｎ１０がＯＮすることによって出力ノードＴ４のプルダウン能力をＮチャネルＭＯＳトランジスタ２つ分だけ増加させる。
【００７４】
この出力バッファ３０Ａにおいては、出力ノードＴ０，Ｔ２，Ｔ４ごとに駆動回路Ｄｒ０が設けられる。この駆動回路Ｄｒ０は、校正時、外部のメモリコントローラによって設定される設定信号φ２〜φ８に応じてその電流駆動力が設定される。そして、出力データＤＱｊ＋１に対応する出力ノードＴ２においては、駆動回路Ｄｒ２が設けられ、出力データＤＱｊに対応する出力ノードＴ０に対して１レベル（ＰチャネルＭＯＳトランジスタ１つ分）だけ大きい電流駆動力で出力データＤＱｊ＋１が出力される。さらに、出力データＤＱｊ＋２に対応する出力ノードＴ４においては、駆動回路Ｄｒ４が設けられ、出力データＤＱｊに対応する出力ノードＴ０に対して２レベル（ＰチャネルＭＯＳトランジスタ２つ分）だけ大きい電流駆動力で出力データＤＱｊ＋２が出力される。
【００７５】
図６は、実施の形態２による半導体記憶装置１０Ａの校正時における出力データの動作波形図である。
【００７６】
図６を参照して、時刻Ｔ１における動作は、図４に示した実施の形態１の場合と同じである。時刻Ｔ２において、出力バッファ３０Ａは、第１の電流駆動力で出力データＤＱｊを外部へ出力する。これに応じて、出力データＤＱｊが出力される出力ノードＴ０の電位は、Ｌｖ１となる。また、出力バッファ３０Ａは、第２の電流駆動力で出力データＤＱｊ＋１を外部へ出力する。これに応じて、出力データＤＱｊ＋１が出力される出力ノードＴ２の電位は、出力ノードＴ０の電位Ｌｖ１よりも高いＬｖ２となる。さらに、出力バッファ３０Ａは、第３の電流駆動力で出力データＤＱｊ＋２を外部へ出力する。これに応じて、出力データＤＱｊ＋２が出力される出力ノードＴ４の電位は、出力ノードＴ２の電位Ｌｖ２よりもさらに高いＬｖ３となる。なお、図６では、Ｈレベルの出力データが出力される場合について示されている。
【００７７】
なお、上記においては、校正時、出力バッファの３つのサイズに対応する出力データが３つのデータ入出力端子から同時に出力されるものとしたが、これは３つに限られるものではなく、２つであってもよいし、４つ以上であってもよい。
【００７８】
このように、この実施の形態２によれば、校正時、複数レベルの電流駆動力による出力データを複数のデータ入出力端子から同時に出力するようにしたので、メモリコントローラにおいて複数サイズの出力バッファの適否を一度に判定することができ、校正時間を短縮することができる。
【００７９】
［実施の形態２の変形例］
図７は、実施の形態２の変形例による半導体記憶装置１０Ｂにおける出力バッファ３０Ｂの構成を示す回路図である。ここでも、出力バッファは、データＤＱｊごとに設けられ、図７では、ｊ〜ｊ＋２番目のデータに対応する出力バッファが示されている。
【００８０】
図７を参照して、出力バッファ３０Ｂは、出力データＤＱｊに対応して、駆動回路Ｄｒ１０，Ｄｒ１２と、インバータＩｖ２と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ４とを含む。また、出力バッファ３０Ｂは、出力データＤＱｊ＋１に対応して、駆動回路Ｄｒ１０，Ｄｒ１４と、インバータＩｖ６と、ＮＡＮＤゲートＧ１０と、ＮＯＲゲートＧ１２とを含む。さらに、出力バッファ３０Ｂは、出力データＤＱｊ＋２に対応して、駆動回路Ｄｒ１０，Ｄｒ１６と、インバータＩｖ１０と、ＮＡＮＤゲートＧ１４と、ＮＯＲゲートＧ１６とを含む。
【００８１】
駆動回路Ｄｒ１０は、ＰチャネルＭＯＳトランジスタＰ０，Ｐ２と、ＮチャネルＭＯＳトランジスタＮ０，Ｎ２と、スイッチＳ２，Ｓ４とからなる。駆動回路Ｄｒ１２は、ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１４と、ＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４と、スイッチＳ１０〜Ｓ１６とからなる。駆動回路Ｄｒ１４は、ＰチャネルＭＯＳトランジスタＰ１６，Ｐ１８と、ＮチャネルＭＯＳトランジスタＮ１６，Ｎ１８と、スイッチＳ１８〜Ｓ２４とからなる。駆動回路Ｄｒ１６は、ＰチャネルＭＯＳトランジスタＰ２０，Ｐ２２と、ＮチャネルＭＯＳトランジスタＮ２０，Ｎ２２と、スイッチＳ２６〜Ｓ３２とからなる。
【００８２】
駆動回路Ｄｒ１０におけるスイッチＳ２，Ｓ４がそれぞれ受ける設定信号φ２，φ４は、外部のメモリコントローラから設定される。一方、スイッチＳ１０，Ｓ１４，Ｓ１８，Ｓ２２，Ｓ２６，Ｓ２８がそれぞれ受ける制御信号φＨ０〜φＨ１０、およびスイッチＳ１２，Ｓ１６，Ｓ２０，Ｓ２４，Ｓ３０，Ｓ３２がそれぞれ受ける制御信号φＬ０〜φＬ１０は、図示されない制御回路４２から出力される。
【００８３】
そして、校正時、スイッチＳ１０，Ｓ１４，Ｓ２２は、それぞれ制御信号φＨ０，φＨ２，φＨ６に応じてＰチャネルＭＯＳトランジスタＰ１２，Ｐ１４，Ｐ１８のゲートを電源ノードＶＤＤと接続し、スイッチＳ１２，Ｓ１６，Ｓ２４は、それぞれ制御信号φＬ０，φＬ２，φＬ６に応じてＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４，Ｎ１８のゲートを接地ノードＶＳＳと接続する。
【００８４】
また、スイッチＳ１８，Ｓ２６，Ｓ２８は、それぞれ制御信号φＨ４，φＨ８，φＨ１０に応じてＰチャネルＭＯＳトランジスタＰ１６，Ｐ２０，Ｐ２２のゲートをＮＡＮＤゲートＧ１０，Ｇ１４，Ｇ１４の出力ノードと接続し、スイッチＳ２０，Ｓ３０，Ｓ３２は、それぞれ制御信号φＬ４，φＬ８，φＬ１０に応じてＮチャネルＭＯＳトランジスタＮ１６，Ｎ２０，Ｎ２２のゲートをＮＯＲゲートＧ１２，Ｇ１６，Ｇ１６の出力ノードと接続する。
【００８５】
そして、メモリコントローラによって決定された最終的な電流駆動力の設定が、駆動回路Ｄｒ１０〜Ｄｒ１６に設定される。このような構成によっても、上記の実施の形態２と同様に、校正時、複数レベルの電流駆動力による出力データを複数のデータ入出力端子から同時に出力することができる。
【００８６】
なお、上記においても、校正時、出力バッファの３つのサイズに対応する出力データが３つのデータ入出力端子から同時に出力されるものとしたが、これは３つに限られるものではなく、２つであってもよいし、４つ以上であってもよい。
【００８７】
［実施の形態３］
一般に、ＰチャネルＭＯＳトランジスタの電流駆動力は、ＮチャネルＭＯＳトランジスタの電流駆動力と異なるので、出力バッファの校正は、出力データがＨレベルおよびＬレベルの両ケースについて行なう必要がある。実施の形態３では、ＨレベルおよびＬレベルの出力データがそれぞれ異なる出力バッファから同時に出力され、Ｈレベルの出力データに対する校正とＬレベルの出力データに対する校正とが異なる出力バッファにおいて同時に行なわれる。
【００８８】
実施の形態３による半導体記憶装置１０Ｃは、実施の形態１による半導体記憶装置１０の構成において、出力バッファ３０に代えて出力バッファ３０Ｃを備える。半導体記憶装置１０Ｃにおけるその他の構成は、半導体記憶装置１０と同じである。
【００８９】
図８は、実施の形態３による半導体記憶装置１０Ｃにおける出力バッファ３０Ｃの構成を示す回路図である。ここで、出力バッファは、データＤＱｊごとに設けられ、図８では、ｊ番目およびｊ＋１番目のデータに対応する出力バッファが示されている。
【００９０】
図８を参照して、出力バッファ３０Ｃは、出力データＤＱｊに対応して、駆動回路Ｄｒ０と、インバータＩｖ２と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ４と、スイッチＳ３４とを含む。また、出力バッファ３０Ｃは、出力データＤＱｊ＋１に対応して、駆動回路Ｄｒ０と、インバータＩｖ６と、ＮＡＮＤゲートＧ１０と、ＮＯＲゲートＧ１２と、スイッチＳ３６とを含む。
【００９１】
スイッチＳ３４は、図示されない外部のメモリコントローラから設定される設定信号φＯＣＤを受け、設定信号φＯＣＤがＨレベルのとき、ノードＮＤ１を電源ノードＶＤＤと接続し、設定信号φＯＣＤがＬレベルのとき、内部データＤａｔａを入力するノードにノードＮＤ１を接続する。また、スイッチＳ３６は、設定信号φＯＣＤを受け、設定信号φＯＣＤがＨレベルのとき、ノードＮＤ２を接地ノードＶＳＳと接続し、設定信号φＯＣＤがＬレベルのとき、内部データＤａｔａを入力するノードにノードＮＤ２を接続する。
【００９２】
この出力バッファ３０Ｃにおいては、校正時にＨレベルの設定信号φＯＣＤが設定されると、ノードＮＤ１，ＮＤ２の電位は、それぞれＨレベル，Ｌレベルとなる。したがって、出力ノードＴ０からはＨレベルの出力データＤＱｊが出力され、出力ノードＴ２からはＬレベルの出力データＤＱｊ＋１が出力される。
【００９３】
図９は、実施の形態３による半導体記憶装置１０Ｃの校正時における出力データの動作波形図である。
【００９４】
図９を参照して、時刻Ｔ１における動作は、図４に示した実施の形態１の場合と同じである。時刻Ｔ２において、出力バッファ３０Ｃは、外部のメモリコントローラによって設定される電流駆動力でＨレベルの出力データＤＱｊを出力する。また、出力バッファ３０Ｃは、Ｈレベルの出力データＤＱｊを出力するのと同時に、外部のメモリコントローラによって設定される電流駆動力でＬレベルの出力データＤＱｊ＋１を出力する。
【００９５】
このように、実施の形態３によれば、校正時、論理レベルの異なる出力データを異なる端子から出力できるようにしたので、出力バッファのプルアップ側の校正とプルダウン側の校正とを同時に実行することができ、その結果、校正時間を短縮することができる。
【００９６】
［実施の形態４］
実施の形態４では、ＨレベルおよびＬレベルの出力データが複数レベルの電流駆動力でそれぞれ異なる複数の出力バッファから同時に出力される。
【００９７】
実施の形態４による半導体記憶装置１０Ｄは、実施の形態１による半導体記憶装置１０の構成において、出力バッファ３０に代えて出力バッファ３０Ｄを備える。半導体記憶装置１０Ｄにおけるその他の構成は、半導体記憶装置１０と同じである。
【００９８】
図１０，図１１は、実施の形態４による半導体記憶装置１０Ｄにおける出力バッファ３０Ｄの構成を示す回路図である。ここで、出力バッファは、データＤＱｊごとに設けられ、図１０，図１１では、ｊ〜ｊ＋３番目のデータに対応する出力バッファが示されている。
【００９９】
図１０を参照して、出力バッファ３０Ｄを構成する出力バッファ３０Ｄ．１は、出力データＤＱｊに対応して、駆動回路Ｄｒ０と、インバータＩｖ２と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ４と、スイッチＳ３４とを含む。また、出力バッファ３０Ｄ．１は、出力データＤＱｊ＋１に対応して、駆動回路Ｄｒ０，Ｄｒ１８と、インバータＩｖ６，Ｉｖ７と、ＮＡＮＤゲートＧ１０と、ＮＯＲゲートＧ１２と、スイッチＳ３８とを含む。
【０１００】
駆動回路Ｄｒ１８は、ＰチャネルＭＯＳトランジスタ２４と、ＮチャネルＭＯＳトランジスタＮ２４とからなる。ＰチャネルＭＯＳトランジスタＰ２４は、駆動回路Ｄｒ０に含まれる各ＰチャネルＭＯＳトランジスタと同じサイズであり、ＮチャネルＭＯＳトランジスタＮ２４は、駆動回路Ｄｒ０に含まれる各ＮチャネルＭＯＳトランジスタと同じサイズである。
【０１０１】
スイッチＳ３４は、図８において説明したとおりである。スイッチＳ３８は、スイッチＳ３４と同じ構成である。インバータＩｖ７は、設定信号φＯＣＤを反転した信号を出力する。ＰチャネルＭＯＳトランジスタＰ２４は、電源ノードＶＤＤと出力ノードＴ２との間に接続され、インバータＩｖ７からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２４は、出力ノードＴ２と接地ノードＶＳＳとの間に接続され、ゲートが接地ノードに接続される。
【０１０２】
駆動回路Ｄｒ１８は、設定信号φＯＣＤがＨレベルのとき、ＰチャネルＭＯＳトランジスタＰ２４がＯＮすることによって出力ノードＴ２のプルアップ能力をＰチャネルＭＯＳトランジスタ１つ分だけ増加させる。したがって、Ｈレベルの出力データＤＱｊ＋１は、出力ノードＴ０から出力される出力データＤＱｊに比べて、１レベル大きい電流駆動力で出力ノードＴ２から出力される。
【０１０３】
図１１を参照して、出力バッファ３０Ｄを構成する出力バッファ３０Ｄ．２は、出力データＤＱｊ＋２に対応して、駆動回路Ｄｒ０と、インバータＩｖ１０と、ＮＡＮＤゲートＧ１４と、ＮＯＲゲートＧ１６と、スイッチＳ４０とを含む。また、出力バッファ３０Ｄ．２は、出力データＤＱｊ＋３に対応して、駆動回路Ｄｒ０，Ｄｒ２０と、インバータＩｖ１２と、ＮＡＮＤゲートＧ１８と、ＮＯＲゲートＧ２０と、スイッチＳ４２とを含む。
【０１０４】
駆動回路Ｄｒ２０は、ＰチャネルＭＯＳトランジスタ２６と、ＮチャネルＭＯＳトランジスタＮ２６とからなる。ＰチャネルＭＯＳトランジスタＰ２６は、駆動回路Ｄｒ０に含まれる各ＰチャネルＭＯＳトランジスタと同じサイズであり、ＮチャネルＭＯＳトランジスタＮ２６は、駆動回路Ｄｒ０に含まれる各ＮチャネルＭＯＳトランジスタと同じサイズである。
【０１０５】
スイッチＳ４０，Ｓ４２は、図８において説明したスイッチＳ３６と同じ構成である。ＰチャネルＭＯＳトランジスタＰ２６は、電源ノードＶＤＤと出力ノードＴ６との間に接続され、ゲートが電源ノードＶＤＤに接続される。ＮチャネルＭＯＳトランジスタＮ２６は、出力ノードＴ６と接地ノードＶＳＳとの間に接続され、設定信号φＯＣＤをゲートに受ける。
【０１０６】
駆動回路Ｄｒ２０は、設定信号φＯＣＤがＨレベルのとき、ＮチャネルＭＯＳトランジスタＮ２６がＯＮすることによって出力ノードＴ６のプルダウン能力をＮチャネルＭＯＳトランジスタ１つ分だけ増加させる。したがって、Ｌレベルの出力データＤＱｊ＋３は、出力ノードＴ４から出力される出力データＤＱｊ＋２に比べて、１レベル大きい電流駆動力で出力ノードＴ６から出力される。
【０１０７】
図１２は、実施の形態４による半導体記憶装置の校正時における出力データの動作波形図である。
【０１０８】
図１２を参照して、時刻Ｔ１における動作は、図４に示した実施の形態１の場合と同じである。時刻Ｔ２において、出力バッファ３０Ｄは、第１の電流駆動力でＨレベルの出力データＤＱｊを外部へ出力する。これに応じて、出力データＤＱｊが出力される出力ノードＴ０の電位は、Ｌｖ１となる。また、出力バッファ３０Ｄは、第２の電流駆動力でＨレベルの出力データＤＱｊ＋１を外部へ出力する。これに応じて、出力データＤＱｊ＋１が出力される出力ノードＴ２の電位は、出力ノードＴ０の電位Ｌｖ１よりも高いＬｖ２となる。
【０１０９】
さらに、出力バッファ３０Ｄは、第３の電流駆動力でＬレベルの出力データＤＱｊ＋２を外部へ出力する。これに応じて、出力データＤＱｊ＋２が出力される出力ノードＴ４の電位は、Ｌｖ３だけプルダウンされる。また、さらに、出力バッファ３０Ｄは、第４の電流駆動力でＬレベルの出力データＤＱｊ＋３を外部へ出力する。これに応じて、出力データＤＱｊ＋３が出力される出力ノードＴ６の電位は、出力ノードＴ４におけるプルダウン量Ｌｖ３よりも大きいＬｖ４だけプルダウンされる。
【０１１０】
このように、実施の形態４によれば、校正時、ＨレベルおよびＬレベルの出力データが複数レベルの電流駆動力でそれぞれ異なる複数の出力バッファから同時に出力されるので、メモリコントローラにおいて出力データの論理レベルごとに複数サイズの出力バッファの適否を一度に判定することができ、校正時間をさらに短縮することができる。
【０１１１】
なお、上記の実施の形態１〜４においては、データＤＱを出力する出力バッファ３０について説明したが、データストローブ信号ＤＱＳ，／ＤＱＳを出力する出力バッファ３４についても、同様に適用することができる。
【０１１２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１３】
【発明の効果】
この発明による半導体記憶装置によれば、出力バッファの校正時、複数レベルの電流駆動力をまとめて出力できるようにしたので、出力バッファの校正動作のシーケンスが簡略化される。したがって、出力バッファの校正時間が短縮され、校正動作が実行される電源ＯＮ時、装置のリセット時、あるいは周囲温度の変化などによる周囲環境変化時などにおける半導体記憶装置の立上がりが早くなる。
【図面の簡単な説明】
【図１】この発明による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【図２】図１に示す、出力データを外部へ出力する出力バッファの構成を示す回路図である。
【図３】図２に示す制御回路の制御信号φＨ，φＬに関する部分の構成を示す回路図である。
【図４】実施の形態１による半導体記憶装置の校正時における出力データの動作波形図である。
【図５】実施の形態２による半導体記憶装置における出力バッファの構成を示す回路図である。
【図６】実施の形態２による半導体記憶装置の校正時における出力データの動作波形図である。
【図７】実施の形態２の変形例による半導体記憶装置における出力バッファの構成を示す回路図である。
【図８】実施の形態３による半導体記憶装置における出力バッファの構成を示す回路図である。
【図９】実施の形態３による半導体記憶装置の校正時における出力データの動作波形図である。
【図１０】実施の形態４による半導体記憶装置における出力バッファの構成を示す第１の回路図である。
【図１１】実施の形態４による半導体記憶装置における出力バッファの構成を示す第２の回路図である。
【図１２】実施の形態４による半導体記憶装置の校正時における出力データの動作波形図である。
【符号の説明】
１０，１０Ａ〜１０Ｄ半導体記憶装置、１２クロック端子、１４制御信号端子、１６アドレス端子、１８データ入出力端子、２０データストローブ信号入出力端子、２２クロックバッファ、２４制御信号バッファ、２６アドレスバッファ、２８，３２入力バッファ、３０，３４出力バッファ、３６リードアンプ＆Ｐ／Ｓ変換回路、３８Ｓ／Ｐ変換回路＆ライトドライバ、４０ＤＱＳ発生回路、４２制御回路、４４ロウデコーダ、４６コラムデコーダ、４８プリアンプ＆ライトアンプ、５０センスアンプ、５２メモリセルアレイ、Ｄｒ０〜Ｄｒ２０駆動回路、Ｓ２〜Ｓ４２スイッチ、Ｔ０〜Ｔ６出力ノード。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device including an output buffer capable of calibrating a current driving force.
[0002]
[Prior art]
A double data rate SDRAM (hereinafter referred to as DDR SDRAM) that exchanges data with the outside in synchronization with the rising edge and falling edge of the external clock in response to the demand for high frequency operation of the semiconductor memory device. .) Has been developed and put into practical use.
[0003]
Currently, the first generation type DDR SDRAM called DDR-I is the mainstream in DDR SDRAM, but in recent years, the second generation type DDR SDRAM called DDR-II that realizes further high frequency operation has been attracting attention. Yes. In this DDR-II, a 4-bit prefetch operation is performed with 2 cycles as one operation unit of internal processing, and it corresponds to a higher operating frequency (external clock frequency) than DDR-I performing the 2-bit prefetch operation. Can do. DDR-II is standardized in an electronic device standardization organization in the United States called “JEDEC (Joint Electron Engineering Engineering Council)” (see Non-Patent Document 1).
[0004]
One of the standard functions provided in the DDR-II is an off-chip driver impedance adjustment function (OCD (Off Chip Driver) Impedance Adjustment) (hereinafter also referred to as “OCD impedance adjustment function”). The OCD impedance adjustment function is a function for calibrating the size (current driving force) of the output buffer from the outside in order to suppress variations in output characteristics due to process fluctuations and changes in usage environment.
[0005]
On the other hand, Japanese Patent Publication No. 2001-508222 discloses that a plurality of output transistors included in an output buffer are sequentially turned on or off in response to a transition in an input signal for the purpose of high-speed data communication in a synchronous semiconductor memory device. Thus, a technique related to signal slew rate correction at an output node is described (see Patent Document 1).
[0006]
[Patent Document 1]
Special table 2001-508222 gazette
[0007]
[Non-Patent Document 1]
“DDR-II SDRAM Specification”, [online], April 2002, JEDEC (Joint Electron Engineering Engineering), [November 26, 2002 search], Internet <URL: http: // jedec: passme @ jedec. transmeta. com / jedec / ddr2ac / jesd90 — 20020401. pdf>
[0008]
[Problems to be solved by the invention]
The calibration of the output buffer in the standard DDR-II described above is performed in the following sequence. First, DDR-II outputs H (logic high) level or L (logic low) level data from the output buffer to the memory controller in accordance with a command received from an external memory controller. When the memory controller receives the output data from the DDR-II, the memory controller determines whether or not the size of the output buffer is within an appropriate range based on the output data.
[0009]
When the output buffer size is within the appropriate range, the output buffer calibration is not required, but the memory controller determines that the output buffer size is not within the proper range and the output buffer needs to be calibrated. At that time, the memory controller instructs the DDR-II to change the size of the output buffer. When the DDR-II receives an instruction to change the size of the output buffer from the memory controller, the DDR-II changes the size of the output buffer according to the instruction. Specifically, the number of output drivers connected to the output node is changed according to an instruction from the memory controller, and thereby the current driving force of the output node by the output buffer is changed.
[0010]
When the size of the output buffer is changed, the DDR-II again outputs data from the output buffer whose size has been changed to the memory controller. When the memory controller makes the above determination and determines that the output buffer size needs to be changed, the memory controller instructs the DDR-II to change the output buffer size again. In this way, the above operation is repeated until the size of the output buffer falls within a predetermined range.
[0011]
In this calibration operation, a sequence of data output from DDR-II, determination by the memory controller, output buffer size change instruction from the memory controller, output buffer size change, and data output from DDR-II again is performed. Since it is executed for each size of the output buffer, it may take time to complete the calibration. In other words, DDR-II can cope with high-frequency operation during normal operation. However, DDR-II is used for the calibration operation when the power supply is calibrated and the surrounding environment changes. However, there is a problem that it takes time to start up the apparatus.
[0012]
On the other hand, the technique described in the above-mentioned Japanese translations of PCT publication No. 2001-508222 is useful for realizing high-speed data communication. However, as described above, in a semiconductor memory device having an output buffer calibration function, Therefore, it is desired to shorten the time required for the calibration.
[0013]
Accordingly, the present invention has been made to solve such a problem, and an object of the present invention is to provide a semiconductor memory device capable of shortening the calibration time in a semiconductor memory device having an output buffer calibration function. .
[0014]
[Means for Solving the Problems]
According to the present invention, the semiconductor memory device includes an output buffer capable of calibrating the current driving force, and a control circuit that outputs a control signal for changing the current driving force of the output buffer to the output buffer during the calibration, The output buffer has a first driving circuit in which a current driving force is set according to a setting received from the outside, and a second driving for increasing the current driving force of the output buffer by a predetermined level according to a control signal during calibration. Circuit.
[0015]
According to the invention, the semiconductor memory device includes a plurality of output buffers capable of calibrating the current driving force, and at least two output buffers of the plurality of output buffers respectively correspond with different current driving forces at the time of calibration. Data is output to the output node to be executed.
[0016]
According to the present invention, the semiconductor memory device includes a plurality of output buffers capable of calibrating the current driving force, and at the time of calibration, the first output buffer of the plurality of output buffers outputs data to the corresponding output node. Then, the second output buffer of the plurality of output buffers outputs the inverted data obtained by inverting the data to the corresponding output node.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
[0018]
[Embodiment 1]
FIG. 1 is an overall block diagram schematically showing a configuration of a semiconductor memory device according to the present invention.
[0019]
Referring to FIG. 1, the semiconductor memory device 10 includes a clock terminal 12, a control signal terminal 14, an address terminal 16, a data input / output terminal 18, and a data strobe signal input / output terminal 20. Semiconductor memory device 10 also includes clock buffer 22, control signal buffer 24, address buffer 26, input buffer 28 and output buffer 30 for data DQ0 to DQ7, input buffer 32 for data strobe signals DQS and / DQS, and And an output buffer 34. Further, the semiconductor memory device 10 includes a read amplifier & P / S (parallel / serial) conversion circuit 36, an S / P (serial / parallel) conversion circuit & write driver 38, a DQS generation circuit 40, and a DLL circuit 41. Prepare. The semiconductor memory device 10 further includes a control circuit 42, a row decoder 44, a column decoder 46, a preamplifier & write amplifier 48, a sense amplifier 50, and a memory cell array 52.
[0020]
The clock terminal 12 is connected to the external clock ext. CLK and an external clock ext. / CLK and clock enable signal CKE are received. Control signal terminal 14 receives command control signals of chip select signal / CS, row address strobe signal / RAS, column address strobe signal / CAS, write enable signal / WE, and write mask signal DM. Address terminal 16 receives address signal Add and bank address signals BA0 and BA1.
[0021]
The clock buffer 22 is connected to the external clock ext. CLK, ext. / CLK and clock enable signal CKE are received to generate internal clock CLK, and the generated internal clock CLK is output to control signal buffer 24, address buffer 26 and control circuit 42.
[0022]
Control signal buffer 24 receives chip select signal / CS, row address strobe signal / RAS, column address strobe signal / CAS, write enable signal / WE, and write mask signal DM in synchronization with internal clock CLK received from clock buffer 22. The data is taken in and latched, and the corresponding internal control signals are output to the control circuit 42.
[0023]
The control signal buffer 24 includes a mode register (not shown). The mode register stores setting parameters corresponding to each operation mode in the semiconductor memory device 10. That is, when a mode register command (hereinafter also referred to as “MRS command”) or an extended mode register command (hereinafter also referred to as “EMRS command”) is received from the outside, a setting input from the address terminal 16 simultaneously with the command. The parameter is set in the mode register. As will be described later, the setting parameter for the OCD impedance adjustment function for calibrating the size of the output buffer 30 is set in the mode register from the external memory controller by the EMRS command.
[0024]
Address buffer 26 takes in and latches address signal Add and bank address signals BA0 and BA1 in synchronization with internal clock CLK received from clock buffer 22, generates an internal address signal, and generates row decoder 44 and column decoder 46. And to the control signal buffer 24.
[0025]
The data input / output terminal 18 exchanges data read / written in the semiconductor memory device 10 with the outside. Data input / output terminal 18 receives data DQj (j is a natural number from 0 to 7) from the outside during data writing, and outputs data DQj to the outside during data reading. Data strobe signal input / output terminal 20 receives data strobe signals DQS, / DQS coincident with or synchronized with the timing edge of data DQj received from the outside during data writing, and data DQj output to the outside during data reading. Data strobe signals DQS and / DQS that coincide with or synchronize with the timing edge are output to the outside.
[0026]
Input buffer 28 receives data DQj received from outside by data input / output terminal 18 in synchronization with data strobe signals DQS and / DQS received from outside via data strobe signal input / output terminal 20 by input buffer 32.
[0027]
The output buffer 30 operates in synchronization with the DLL clock generated by the DLL circuit 41, and outputs the data DQj to the data input / output terminal 18 every half cycle. The size of the output buffer 30 is calibrated from an external memory controller based on the OCD impedance adjustment function.
[0028]
That is, when data output by a predetermined output test pattern is instructed by the EMRS command, the semiconductor memory device 10 enters the calibration mode, and the output buffer 30 outputs data by the instructed output test pattern. When it is determined by the external memory controller that the size calibration of the output buffer 30 is necessary and the size calibration of the output buffer 30 is instructed by the EMRS command, the semiconductor memory device 10 enters the adjustment mode, and the output buffer 30 The current driving force is changed according to the setting signal received from the memory controller.
[0029]
Here, when outputting the data, the output buffer 30 outputs the data with a current driving force set by the memory controller, and further outputs the data with a current driving force larger than the setting by a predetermined level. Can do. That is, output data based on a plurality of levels of current driving force can be toggled and output. The output buffer 30 will be described in detail later.
[0030]
The output buffer 34 operates in synchronization with the DLL clock together with the output buffer 30, and outputs the data strobe signals DQS and / DQS generated by the DQS generation circuit 40 to the data strobe signal input / output terminal 20.
[0031]
Read amplifier & P / S conversion circuit 36 amplifies the read data received from preamplifier & write amplifier 48 at the time of data reading, and orders the 4-bit data read at a time as each data DQj to output buffer 30. Output. The S / P conversion circuit & write driver 38 outputs each data DQj received from the input buffer 28 bit by bit for every half cycle to the preamplifier & write amplifier 48 in parallel for 4 bits every 2 cycles.
[0032]
Control circuit 42 generates an internal control command based on an internal control signal received from control signal buffer 24. The control circuit 42 outputs the generated internal control command to the row decoder 44, the column decoder 46, and the preamplifier & write amplifier 48, and controls the operation of each of these circuits. As a result, data DQj is read from and written to memory cell array 52.
[0033]
The control circuit 42 outputs control signals φH and φL for changing the current driving force of the output buffer 30 while the output buffer 30 is outputting data based on a setting signal received from the outside when the output buffer 30 is calibrated. Output to buffer 30.
[0034]
The memory cell array 52 for storing data is composed of four banks each capable of operating independently, and data is read and written via the sense amplifier 50.
[0035]
The DLL circuit 41 receives the data DQj output from the output buffer 30 from the external clock ext. CLK, ext. / CLK and the data strobe signal DQS output from the output buffer 34 are output within a predetermined timing difference, taking into account the delay of the circuit operation and signal propagation, and an appropriate time with respect to the edge of the external clock. Generate a DLL clock that is returned only by.
[0036]
The semiconductor memory device 10 performs a 4-bit prefetch operation. In other words, in data writing, semiconductor memory device 10 takes in 8-bit data (DQ0 to DQ7) every half cycle in synchronization with the rise and fall of the data strobe signal, and corresponds to 4 half cycles, that is, 2 cycles. 4 × 8 bits of data are written into the memory cell array 52 every two cycles.
[0037]
At the time of data reading, 4 × 8-bit data is read from memory cell array 52 every two cycles, and is output to the outside by 8 bits every half cycle in synchronization with the rise and fall of the data strobe signal. .
[0038]
FIG. 2 is a circuit diagram showing a configuration of output buffer 30 shown in FIG. Here, an output buffer is provided for each data DQj. In FIG. 2, the output buffers 30. j is shown, and the output buffer corresponding to other data has the same circuit configuration.
[0039]
Referring to FIG. 2, output buffer 30. j includes drive circuits Dr0 and Dr1, an inverter Iv2, a NAND gate G2, and a NOR gate G4. Drive circuit Dr0 includes P channel MOS transistors P0 to P4, N channel MOS transistors N0 to N4, and switches S2 to S8. The drive circuit Dr1 includes a P channel MOS transistor P5 and an N channel MOS transistor N5. P channel MOS transistors P0 to P5 are all designed to have the same size, and N channel MOS transistors N0 to N5 are all designed to have the same size.
[0040]
NAND gate G2 calculates the logical product of output permission signal OE and internal data Data, and outputs a signal obtained by inverting the calculation result. Here, the output permission signal OE is generated when the data input / output terminal 18 is shared by the input buffer 28 and the output buffer 30 as shown in FIG. It is a signal that becomes H level. The inverter Iv2 outputs a signal obtained by inverting the output permission signal OE. The NOR gate G4 calculates the logical sum of the internal data Data and the output signal from the inverter Iv2, and outputs a signal obtained by inverting the calculation result.
[0041]
P-channel MOS transistor P0 is connected between power supply node VDD and output node T0, and receives at its gate an output signal from NAND gate G2. N-channel MOS transistor N0 is connected between output node T0 and ground node VSS, and receives an output signal from NOR gate G4 at its gate.
[0042]
P channel MOS transistors P2, P4 are connected between power supply node VDD and output node T0, and receive output signals from switches S2, S6 at their gates, respectively. N channel MOS transistors N2 and N4 are connected between output node T0 and ground node VSS, and receive output signals from switches S4 and S8 at their gates, respectively.
[0043]
The switches S2 and S6 are switched in accordance with setting signals φ2 and φ6 set by an external memory controller (not shown) in the adjustment mode of the OCD impedance adjustment function described above, and the power supply node VDD and the output node of the NAND gate G2 Is connected to the gate of the corresponding P-channel MOS transistor. In the adjustment mode, the switches S4 and S8 are switched in accordance with setting signals φ4 and φ8 set by the memory controller, and either one of the output node of the ground node VSS and the NOR gate G4 corresponds to the corresponding N channel MOS. Connect to the gate of the transistor.
[0044]
P-channel MOS transistor P5 is connected between power supply node VDD and output node T0, and receives at its gate a control signal φH output from control circuit 42. N channel MOS transistor N5 is connected between output node T0 and ground node VSS, and receives at its gate a control signal φL output from control circuit 42.
[0045]
P channel MOS transistor P5 has output buffers 30... According to the voltage level of control signal φH. Increase the pull-up capability of the output node T0 by j. On the other hand, N-channel MOS transistor N5 has output buffers 30... According to the voltage level of control signal φL. Increase the pull-down capability of the output node T0 by j.
[0046]
FIG. 3 is a circuit diagram showing a configuration of a portion related to control signals φH and φL of control circuit 42 shown in FIG.
[0047]
Referring to FIG. 3, control circuit 42 includes a NAND gate G6, an inverter Iv4, and a NOR gate G8. NAND gate G6 calculates a logical product of setting signal φOCDH and AC signal AC, and outputs a signal obtained by inverting the calculation result as control signal φH. Inverter Iv4 outputs a signal obtained by inverting setting signal φOCDL. The NOR gate G8 calculates the logical sum of the AC signal AC and the output signal from the inverter Iv4, and outputs a signal obtained by inverting the calculation result.
[0048]
The setting signals φOCDH and φOCDL are signals set at the time of calibration from an external memory controller (not shown). When the memory controller requests H-level data output as an output test pattern, the setting signals φOCDH and φOCDL are respectively It is set at H level and L level. On the other hand, when L level data output is requested as an output test pattern from the memory controller, setting signals φOCDH and φOCDL are set at L level and H level, respectively. The AC signal AC is an externally input or internally generated AC voltage signal, and the logic level of the control signal φH or φL is switched depending on the voltage level of the AC signal AC.
[0049]
When the setting signal φOCDH is at the H level, the control signal φH is switched between the L level and the H level in accordance with the switching of the AC signal AC between the H level and the L level. When setting signal φOCDH is at the H level, setting signal φOCDL is at the L level, and control signal φL is at the L level regardless of AC signal AC.
[0050]
On the other hand, when the setting signal φOCDL is at the H level, the control signal φL is switched between the L level and the H level in accordance with the switching of the AC signal AC between the H level and the L level. When setting signal φOCDL is at the H level, setting signal φOCDH is at the L level, and control signal φH is at the H level regardless of AC signal AC.
[0051]
Referring to FIG. 2 again, this output buffer 30. In j, when the output permission signal OE is at the H level and the internal data Data is at the H level, the NAND gate G2 and the NOR gate G4 output an L level signal. Accordingly, in the drive circuit Dr0, the P channel MOS transistor whose gate is connected to the output node of the NAND gate G2 is turned on by the corresponding switch, and the output is performed with the current drive capability according to the number of the turned on P channel MOS transistors. The potential of node T0 is pulled up to H level.
[0052]
On the other hand, when the output permission signal OE is at the H level and the internal data Data is at the L level, both the NAND gate G2 and the NOR gate G4 output an H level signal. Therefore, in the drive circuit Dr0, the N channel MOS transistor whose gate is connected to the output node of the NOR gate G4 is turned on by the corresponding switch, and the output is performed with the current drive capability according to the number of the turned on N channel MOS transistors. The potential of the node T0 is pulled down to L level.
[0053]
When output permission signal OE is at L level, the output signals of NAND gate G2 and NOR gate G4 are at H level and L level, respectively, regardless of the logic level of internal data Data. Therefore, all the transistors included in the drive circuit Dr0 are turned off, and the output node T0 is in a high impedance state.
[0054]
As described above, the driving circuit Dr0 has its current driving force set in accordance with the setting signals φ2 to φ8 set by the external memory controller at the time of calibration. As the number of switches for selecting the output node of the NAND gate G2 or the NOR gate G4 increases, the output buffer 30. The current driving force of j increases.
[0055]
In drive circuit Dr1, P channel MOS transistor P5 is turned on when control signal φH received from control circuit 42 is at L level, and increases the pull-up capability of output node T0 by one P channel MOS transistor. On the other hand, N channel MOS transistor N5 is turned on when control signal φL received from control circuit 42 is at H level, and increases the pull-down capability of output node T0 by one N channel MOS transistor.
[0056]
FIG. 4 is an operation waveform diagram of output data DQj during calibration of semiconductor memory device 10 according to the first embodiment.
[0057]
Referring to FIG. 4, when the logical levels of row address strobe signal / RAS, column address strobe signal / CAS, and write enable signal / WE all become L level at time T1, the mode register is set and the address is simultaneously set. Each setting parameter in the OCD impedance adjustment function is set in the mode register by the signal Xa input from the terminal 16.
[0058]
At time T2, the output buffer 30. j outputs the output data DQj to the outside with the first current driving force. FIG. 4 shows the case where H level output data DQj is output. Here, at time T2, control signal φH output from control circuit 42 is at the H level, and the P-channel MOS transistor of drive circuit Dr1 is OFF. Therefore, this first current driving force is due to the driving circuit Dr0.
[0059]
At time T3, the control signal φH becomes L level, and the P-channel MOS transistor P5 of the drive circuit Dr1 is turned on. Then, the output buffer 30. j outputs the output data DQj to the outside with a second current driving force obtained by adding the current driving force of the P-channel MOS transistor P5 of the driving circuit Dr1 to the first current driving force of the driving circuit Dr0. Therefore, at time T3, the potential of the output node T0 is increased by ΔLv.
[0060]
Thus, this output buffer 30. j toggles and outputs output data in two sizes during calibration. Therefore, the memory controller that receives the output data DQj can determine the suitability of the output buffer size for two sizes at a time, and the calibration time is shortened.
[0061]
In the above description, drive circuit Dr1 includes one set of output drivers composed of P-channel MOS transistor P5 and N-channel MOS transistor N5. However, the number of output drivers included in drive circuit Dr1 is one set. The present invention is not limited, and a plurality of output drivers may be included. As a result, the output buffer 30. j can toggle and output output data in three or more sizes at the time of calibration, and can further shorten the calibration time.
[0062]
In the above description, the control signals φH and φL output from the control circuit 42 are switched between the H level and the L level using the circuit shown in FIG. 3, but the P channel MOS transistor of the drive circuit Dr1 is used. The sizes of P5 and N channel MOS transistor N5 may be increased, and control circuit 42 may output control signals φH and φL at a plurality of voltage levels. Specifically, by adjusting the voltage levels of control signals φH and φL, an output driver composed of a pair of P-channel MOS transistors and N-channel MOS transistors is the same as one output driver included in drive circuit Dr0 or It should have a current driving force that is an integral multiple of that. This also causes the output buffer 30. It is possible to switch the current driving force at j to a plurality of levels.
[0063]
As described above, according to the first embodiment, when the output buffer is calibrated, output data based on a plurality of levels of current driving power is toggled and output. Can be determined at a time, and the calibration time can be shortened.
[0064]
[Embodiment 2]
In the first embodiment, at the time of calibrating the output buffer, one output data DQj toggles and outputs data with a plurality of levels of current driving power. However, in the second embodiment, each of the output buffers receives each other from each other. Output data with different levels of current driving power is output.
[0065]
Semiconductor memory device 10A according to the second embodiment includes an output buffer 30A in place of output buffer 30 in the configuration of semiconductor memory device 10 according to the first embodiment. Other configurations of the semiconductor memory device 10A are the same as those of the semiconductor memory device 10.
[0066]
FIG. 5 is a circuit diagram showing a configuration of output buffer 30A in semiconductor memory device 10A according to the second embodiment. Here, an output buffer is provided for each data DQj, and FIG. 5 shows an output buffer corresponding to j to j + 2nd data.
[0067]
Referring to FIG. 5, output buffer 30A includes drive circuit Dr0, inverter Iv2, NAND gate G2, and NOR gate G4 corresponding to output data DQj. Output buffer 30A includes drive circuits Dr0 and Dr2, inverters Iv6 and Iv8, NAND gate G10, and NOR gate G12 corresponding to output data DQj + 1. Further, output buffer 30A includes drive circuits Dr0, Dr4, inverters Iv10, Iv12, NAND gate G14, and NOR gate G16 corresponding to output data DQj + 2.
[0068]
The drive circuit Dr2 includes a P-channel MOS transistor P6 and an N-channel MOS transistor N6, and the drive circuit Dr4 includes P-channel MOS transistors P8 and P10 and N-channel MOS transistors N8 and N10. P channel MOS transistors P0 to P10 are all designed to have the same size, and N channel MOS transistors N0 to N10 are all designed to have the same size.
[0069]
The circuit composed of NAND gate G10, inverter Iv6 and NOR gate G12, and the circuit composed of NAND gate G14, inverter Iv10 and NOR gate G16 have the same configuration as the circuit composed of NAND gate G2, inverter Iv2 and NOR gate G4.
[0070]
Inverter Iv8 outputs a signal obtained by inverting setting signal φOCDH. P channel MOS transistor P6 in drive circuit Dr2 is connected between power supply node VDD and output node T2, and receives an output signal from inverter Iv8 at its gate. N channel MOS transistor N6 is connected between output node T2 and ground node VSS, and receives setting signal φOCDL at its gate.
[0071]
When setting signal φOCDH is at H level, drive circuit Dr2 turns on P channel MOS transistor P6 to increase the pull-up capability of output node T2 by one P channel MOS transistor. On the other hand, when setting signal φOCDL is at the H level, drive circuit Dr2 turns on N channel MOS transistor N6 to increase the pull-down capability of output node T2 by one N channel MOS transistor.
[0072]
Inverter Iv12 outputs a signal obtained by inverting setting signal φOCDH. Each of P channel MOS transistors P8 and P10 in the fourth drive circuit is connected between power supply node VDD and output node T4, and receives an output signal from inverter Iv12 at its gate. Each of N channel MOS transistors N8 and N10 is connected between output node T4 and ground node VSS, and receives setting signal φOCDL at its gate.
[0073]
When setting signal φOCDH is at the H level, drive circuit Dr4 increases the pull-up capability of output node T4 by two P-channel MOS transistors by turning on P-channel MOS transistors P8 and P10. On the other hand, when setting signal φOCDL is at H level, drive circuit Dr4 increases the pull-down capability of output node T4 by two N-channel MOS transistors by turning on N-channel MOS transistors N8 and N10.
[0074]
In this output buffer 30A, a drive circuit Dr0 is provided for each of output nodes T0, T2, and T4. The driving circuit Dr0 has its current driving force set in accordance with setting signals φ2 to φ8 set by an external memory controller at the time of calibration. A drive circuit Dr2 is provided at output node T2 corresponding to output data DQj + 1, and has a current driving force larger by one level (one P channel MOS transistor) than output node T0 corresponding to output data DQj. Output data DQj + 1 is output. Further, in output node T4 corresponding to output data DQj + 2, a drive circuit Dr4 is provided, which has a current driving capability that is larger by two levels (equivalent to two P-channel MOS transistors) than output node T0 corresponding to output data DQj. Output data DQj + 2 is output.
[0075]
FIG. 6 is an operation waveform diagram of output data at the time of calibration of the semiconductor memory device 10A according to the second embodiment.
[0076]
Referring to FIG. 6, the operation at time T1 is the same as that in the first embodiment shown in FIG. At time T2, the output buffer 30A outputs the output data DQj to the outside with the first current driving force. In response to this, the potential of the output node T0 from which the output data DQj is output is Lv1. The output buffer 30A outputs the output data DQj + 1 to the outside with the second current driving force. In response to this, the potential of the output node T2 from which the output data DQj + 1 is output becomes Lv2 higher than the potential Lv1 of the output node T0. Further, the output buffer 30A outputs the output data DQj + 2 to the outside with the third current driving force. Accordingly, the potential of the output node T4 from which the output data DQj + 2 is output becomes Lv3 that is higher than the potential Lv2 of the output node T2. FIG. 6 shows a case where H level output data is output.
[0077]
In the above description, output data corresponding to the three sizes of the output buffer is output simultaneously from the three data input / output terminals at the time of calibration. However, this is not limited to three, but two. Or four or more.
[0078]
As described above, according to the second embodiment, output data with a plurality of levels of current driving power is simultaneously output from a plurality of data input / output terminals at the time of calibration. The suitability can be determined at a time, and the calibration time can be shortened.
[0079]
[Modification of Embodiment 2]
FIG. 7 is a circuit diagram showing a configuration of output buffer 30B in semiconductor memory device 10B according to the modification of the second embodiment. Again, an output buffer is provided for each data DQj, and FIG. 7 shows an output buffer corresponding to the jth to j + 2nd data.
[0080]
Referring to FIG. 7, output buffer 30B includes drive circuits Dr10, Dr12, inverter Iv2, NAND gate G2, and NOR gate G4 corresponding to output data DQj. Output buffer 30B includes drive circuits Dr10 and Dr14, inverter Iv6, NAND gate G10, and NOR gate G12 corresponding to output data DQj + 1. Further, output buffer 30B includes drive circuits Dr10 and Dr16, inverter Iv10, NAND gate G14, and NOR gate G16 corresponding to output data DQj + 2.
[0081]
Drive circuit Dr10 includes P-channel MOS transistors P0 and P2, N-channel MOS transistors N0 and N2, and switches S2 and S4. Drive circuit Dr12 includes P-channel MOS transistors P12 and P14, N-channel MOS transistors N12 and N14, and switches S10 to S16. Drive circuit Dr14 includes P-channel MOS transistors P16 and P18, N-channel MOS transistors N16 and N18, and switches S18 to S24. The drive circuit Dr16 includes P-channel MOS transistors P20 and P22, N-channel MOS transistors N20 and N22, and switches S26 to S32.
[0082]
Setting signals φ2 and φ4 received by the switches S2 and S4 in the drive circuit Dr10 are set from an external memory controller. On the other hand, control signals φH0 to φH10 received by switches S10, S14, S18, S22, S26, and S28 and control signals φL0 to φL10 received by switches S12, S16, S20, S24, S30, and S32 are not shown. 42.
[0083]
At the time of calibration, the switches S10, S14, S22 connect the gates of the P-channel MOS transistors P12, P14, P18 to the power supply node VDD according to the control signals φH0, φH2, φH6, respectively, and the switches S12, S16, S24 are The gates of N channel MOS transistors N12, N14, N18 are connected to ground node VSS in response to control signals φL0, φL2, φL6, respectively.
[0084]
Switches S18, S26 and S28 connect the gates of P-channel MOS transistors P16, P20 and P22 to the output nodes of NAND gates G10, G14 and G14 in response to control signals φH4, φH8 and φH10, respectively. S30 and S32 connect the gates of N channel MOS transistors N16, N20 and N22 to the output nodes of NOR gates G12, G16 and G16 in response to control signals φL4, φL8 and φL10, respectively.
[0085]
Then, the final current driving force setting determined by the memory controller is set in the driving circuits Dr10 to Dr16. Also with such a configuration, as in the second embodiment, output data with a plurality of levels of current driving power can be simultaneously output from a plurality of data input / output terminals during calibration.
[0086]
In the above description, output data corresponding to the three sizes of the output buffer is output simultaneously from the three data input / output terminals at the time of calibration. However, this is not limited to three, but two. Or four or more.
[0087]
[Embodiment 3]
In general, the current driving capability of the P-channel MOS transistor is different from the current driving capability of the N-channel MOS transistor, and therefore the output buffer must be calibrated for both cases where the output data is at the H level and the L level. In the third embodiment, H level and L level output data are simultaneously output from different output buffers, and calibration for H level output data and calibration for L level output data are performed simultaneously in different output buffers.
[0088]
The semiconductor memory device 10C according to the third embodiment includes an output buffer 30C instead of the output buffer 30 in the configuration of the semiconductor memory device 10 according to the first embodiment. Other configurations of the semiconductor memory device 10C are the same as those of the semiconductor memory device 10.
[0089]
FIG. 8 is a circuit diagram showing a configuration of output buffer 30C in semiconductor memory device 10C according to the third embodiment. Here, an output buffer is provided for each data DQj, and FIG. 8 shows output buffers corresponding to the jth and j + 1th data.
[0090]
Referring to FIG. 8, output buffer 30C includes drive circuit Dr0, inverter Iv2, NAND gate G2, NOR gate G4, and switch S34 corresponding to output data DQj. The output buffer 30C includes a drive circuit Dr0, an inverter Iv6, a NAND gate G10, a NOR gate G12, and a switch S36 corresponding to the output data DQj + 1.
[0091]
The switch S34 receives a setting signal φOCD set from an external memory controller (not shown). When the setting signal φOCD is at the H level, the node ND1 is connected to the power supply node VDD. When the setting signal φOCD is at the L level, the internal data The node ND1 is connected to a node for inputting Data. The switch S36 receives the setting signal φOCD, connects the node ND2 to the ground node VSS when the setting signal φOCD is at the H level, and connects the node ND2 to the node for inputting the internal data Data when the setting signal φOCD is at the L level. Connect.
[0092]
In the output buffer 30C, when the setting signal φOCD at the H level is set during calibration, the potentials of the nodes ND1 and ND2 become the H level and the L level, respectively. Therefore, H level output data DQj is output from output node T0, and L level output data DQj + 1 is output from output node T2.
[0093]
FIG. 9 is an operation waveform diagram of output data during calibration of the semiconductor memory device 10C according to the third embodiment.
[0094]
Referring to FIG. 9, the operation at time T1 is the same as that in the first embodiment shown in FIG. At time T2, the output buffer 30C outputs H-level output data DQj with a current driving force set by an external memory controller. The output buffer 30C outputs the H level output data DQj, and at the same time outputs the L level output data DQj + 1 with the current driving force set by the external memory controller.
[0095]
As described above, according to the third embodiment, output data having different logic levels can be output from different terminals during calibration. Therefore, the pull-up side calibration and the pull-down side calibration of the output buffer are executed simultaneously. As a result, the calibration time can be shortened.
[0096]
[Embodiment 4]
In the fourth embodiment, H-level and L-level output data are simultaneously output from a plurality of different output buffers with a plurality of levels of current driving power.
[0097]
The semiconductor memory device 10D according to the fourth embodiment includes an output buffer 30D instead of the output buffer 30 in the configuration of the semiconductor memory device 10 according to the first embodiment. Other configurations of the semiconductor memory device 10D are the same as those of the semiconductor memory device 10.
[0098]
10 and 11 are circuit diagrams showing the configuration of the output buffer 30D in the semiconductor memory device 10D according to the fourth embodiment. Here, an output buffer is provided for each data DQj, and FIGS. 10 and 11 show an output buffer corresponding to the jth to j + 3rd data.
[0099]
Referring to FIG. 10, output buffer 30D. 1 includes a drive circuit Dr0, an inverter Iv2, a NAND gate G2, a NOR gate G4, and a switch S34 corresponding to the output data DQj. The output buffer 30D. 1 includes drive circuits Dr0 and Dr18, inverters Iv6 and Iv7, a NAND gate G10, a NOR gate G12, and a switch S38 corresponding to the output data DQj + 1.
[0100]
The drive circuit Dr18 includes a P-channel MOS transistor 24 and an N-channel MOS transistor N24. P channel MOS transistor P24 has the same size as each P channel MOS transistor included in drive circuit Dr0, and N channel MOS transistor N24 has the same size as each N channel MOS transistor included in drive circuit Dr0.
[0101]
The switch S34 is as described in FIG. The switch S38 has the same configuration as the switch S34. Inverter Iv7 outputs a signal obtained by inverting setting signal φOCD. P-channel MOS transistor P24 is connected between power supply node VDD and output node T2, and receives at its gate an output signal from inverter Iv7. N-channel MOS transistor N24 is connected between output node T2 and ground node VSS, and has its gate connected to the ground node.
[0102]
Drive circuit Dr18 increases the pull-up capability of output node T2 by one P-channel MOS transistor by turning on P-channel MOS transistor P24 when setting signal φOCD is at the H level. Therefore, the H level output data DQj + 1 is output from the output node T2 with a current driving force that is one level larger than the output data DQj output from the output node T0.
[0103]
Referring to FIG. 11, output buffer 30D. 2 includes a drive circuit Dr0, an inverter Iv10, a NAND gate G14, a NOR gate G16, and a switch S40 corresponding to the output data DQj + 2. The output buffer 30D. 2 includes drive circuits Dr0 and Dr20, an inverter Iv12, a NAND gate G18, a NOR gate G20, and a switch S42 corresponding to the output data DQj + 3.
[0104]
The drive circuit Dr20 includes a P channel MOS transistor 26 and an N channel MOS transistor N26. P channel MOS transistor P26 has the same size as each P channel MOS transistor included in drive circuit Dr0, and N channel MOS transistor N26 has the same size as each N channel MOS transistor included in drive circuit Dr0.
[0105]
The switches S40 and S42 have the same configuration as the switch S36 described in FIG. P-channel MOS transistor P26 is connected between power supply node VDD and output node T6, and has its gate connected to power supply node VDD. N channel MOS transistor N26 is connected between output node T6 and ground node VSS, and receives setting signal φOCD at its gate.
[0106]
Drive circuit Dr20 increases the pull-down capability of output node T6 by one N-channel MOS transistor by turning ON N-channel MOS transistor N26 when setting signal φOCD is at the H level. Therefore, L-level output data DQj + 3 is output from output node T6 with a current driving force that is one level larger than output data DQj + 2 output from output node T4.
[0107]
FIG. 12 is an operation waveform diagram of output data during calibration of the semiconductor memory device according to the fourth embodiment.
[0108]
Referring to FIG. 12, the operation at time T1 is the same as that in the first embodiment shown in FIG. At time T2, the output buffer 30D outputs the H level output data DQj to the outside with the first current driving force. Accordingly, the potential of output node T0 from which output data DQj is output is Lv1. The output buffer 30D outputs the H level output data DQj + 1 to the outside with the second current driving force. Accordingly, the potential of the output node T2 from which the output data DQj + 1 is output is Lv2 higher than the potential Lv1 of the output node T0.
[0109]
Further, the output buffer 30D outputs the L level output data DQj + 2 to the outside with the third current driving force. In response to this, the potential of the output node T4 from which the output data DQj + 2 is output is pulled down by Lv3. Further, the output buffer 30D outputs the L level output data DQj + 3 to the outside with the fourth current driving force. In response to this, the potential of the output node T6 from which the output data DQj + 3 is output is pulled down by Lv4 which is larger than the pull-down amount Lv3 at the output node T4.
[0110]
As described above, according to the fourth embodiment, during calibration, H level and L level output data are simultaneously output from a plurality of different output buffers with a plurality of levels of current driving power. The suitability of a plurality of sizes of output buffers can be determined at a time for each logic level, and the calibration time can be further shortened.
[0111]
In the first to fourth embodiments, the output buffer 30 that outputs the data DQ has been described. However, the same applies to the output buffer 34 that outputs the data strobe signals DQS and / DQS.
[0112]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and is intended to include meanings equivalent to the scope of claims for patent and all modifications within the scope.
[0113]
【The invention's effect】
According to the semiconductor memory device of the present invention, when the output buffer is calibrated, it is possible to output a plurality of levels of current driving force all together, so that the sequence of the output buffer calibration operation is simplified. Accordingly, the calibration time of the output buffer is shortened, and the rise of the semiconductor memory device is accelerated when the power is turned on, the device is reset, or when the ambient environment changes due to a change in ambient temperature.
[Brief description of the drawings]
FIG. 1 is an overall block diagram schematically showing a configuration of a semiconductor memory device according to the present invention.
FIG. 2 is a circuit diagram showing a configuration of an output buffer shown in FIG. 1 for outputting output data to the outside.
3 is a circuit diagram showing a configuration of a portion related to control signals φH and φL of the control circuit shown in FIG. 2;
4 is an operation waveform diagram of output data during calibration of the semiconductor memory device according to the first embodiment. FIG.
FIG. 5 is a circuit diagram showing a configuration of an output buffer in the semiconductor memory device according to the second embodiment.
FIG. 6 is an operation waveform diagram of output data at the time of calibration of the semiconductor memory device according to the second embodiment.
7 is a circuit diagram showing a configuration of an output buffer in a semiconductor memory device according to a modification of the second embodiment. FIG.
FIG. 8 is a circuit diagram showing a configuration of an output buffer in a semiconductor memory device according to a third embodiment.
FIG. 9 is an operation waveform diagram of output data during calibration of the semiconductor memory device according to the third embodiment.
FIG. 10 is a first circuit diagram showing a configuration of an output buffer in the semiconductor memory device according to the fourth embodiment.
FIG. 11 is a second circuit diagram showing a configuration of an output buffer in the semiconductor memory device according to the fourth embodiment.
FIG. 12 is an operation waveform diagram of output data at the time of calibration of the semiconductor memory device according to the fourth embodiment.
[Explanation of symbols]
10, 10A to 10D Semiconductor memory device, 12 clock terminals, 14 control signal terminals, 16 address terminals, 18 data input / output terminals, 20 data strobe signal input / output terminals, 22 clock buffers, 24 control signal buffers, 26 address buffers, 28 32 input buffer 30, 34 output buffer 36 read amplifier & P / S conversion circuit 38 S / P conversion circuit & write driver 40 DQS generation circuit 42 control circuit 44 row decoder 46 column decoder 48 preamplifier & Write amplifier, 50 sense amplifier, 52 memory cell array, Dr0 to Dr20 drive circuit, S2 to S42 switches, T0 to T6 output nodes.

Claims

電流駆動力を校正可能な出力バッファと、
前記校正中、前記出力バッファの電流駆動力を変化させるための制御信号を前記出力バッファへ出力する制御回路とを備え、
前記出力バッファは、
外部から受ける設定に応じて電流駆動力が設定される第１の駆動回路と、
前記校正時、前記制御信号に応じて当該出力バッファの電流駆動力を所定レベルだけ増加させる第２の駆動回路とを含む、半導体記憶装置。An output buffer capable of calibrating the current driving force;
A control circuit for outputting a control signal for changing the current driving force of the output buffer to the output buffer during the calibration;
The output buffer is
A first driving circuit in which a current driving force is set according to a setting received from the outside;
A semiconductor memory device including a second driving circuit that increases a current driving force of the output buffer by a predetermined level according to the control signal during the calibration;

前記校正時、
前記制御回路は、所定のタイミングで前記制御信号の論理レベルを切替え、
前記第２の駆動回路は、前記制御信号の論理レベルに応じて活性／不活性化され、前記活性時、当該出力バッファの電流駆動力を前記所定レベルだけ増加させる、請求項１に記載の半導体記憶装置。During the calibration,
The control circuit switches the logic level of the control signal at a predetermined timing,
2. The semiconductor according to claim 1, wherein the second driving circuit is activated / deactivated according to a logic level of the control signal, and increases the current driving force of the output buffer by the predetermined level when activated. Storage device.

前記第１の駆動回路は、各々が出力ノードに接続され、かつ、各々が前記所定レベルの電流駆動力を有する複数の第１の出力ドライバからなり、
前記第２の駆動回路は、前記出力ノードに接続され、かつ、前記所定レベルの電流駆動力を有する第２の出力ドライバからなる、請求項２に記載の半導体記憶装置。The first driving circuit includes a plurality of first output drivers each connected to an output node, and each having the predetermined level of current driving power,
3. The semiconductor memory device according to claim 2, wherein the second drive circuit includes a second output driver connected to the output node and having the predetermined level of current driving capability.

電流駆動力を校正可能な複数の出力バッファを備え、
前記複数の出力バッファの少なくとも２つの出力バッファは、前記校正時、互いに異なる電流駆動力でそれぞれ対応する出力ノードにデータを出力する、半導体記憶装置。Equipped with multiple output buffers that can calibrate the current driving force,
The semiconductor memory device, wherein at least two output buffers of the plurality of output buffers output data to corresponding output nodes with different current driving forces at the time of calibration.

前記複数の出力バッファの各々は、外部から受ける設定に応じて前記電流駆動力が設定される第１の駆動回路を含み、
前記複数の出力バッファの少なくとも１つの出力バッファの各々は、前記校正時、前記電流駆動力を対応する所定レベルだけ増加させる第２の駆動回路をさらに含む、請求項４に記載の半導体記憶装置。Each of the plurality of output buffers includes a first driving circuit in which the current driving force is set according to a setting received from the outside,
5. The semiconductor memory device according to claim 4, wherein each of at least one output buffer of the plurality of output buffers further includes a second drive circuit that increases the current driving force by a corresponding predetermined level during the calibration.

前記校正時、前記複数の出力バッファの少なくとも１つの出力バッファにおける電流駆動力の変更を指示する制御信号を前記複数の出力バッファへ出力する制御回路をさらに備え、
前記複数の出力バッファの各々は、
外部から受ける設定に応じて前記電流駆動力が設定される第１の駆動回路と、
前記校正時、前記制御信号を受ける第２の駆動回路とを含み、
前記少なくとも１つの出力バッファの第２の駆動回路は、前記校正時、前記制御信号に応じて前記電流駆動力を対応する所定レベルだけ増加させる、請求項４に記載の半導体記憶装置。A control circuit that outputs to the plurality of output buffers a control signal instructing a change in current driving force in at least one of the plurality of output buffers during the calibration;
Each of the plurality of output buffers is
A first driving circuit in which the current driving force is set according to a setting received from the outside;
A second drive circuit that receives the control signal during calibration,
5. The semiconductor memory device according to claim 4, wherein the second drive circuit of the at least one output buffer increases the current driving force by a predetermined level corresponding to the control signal during the calibration.

電流駆動力を校正可能な複数の出力バッファを備え、
前記校正時、
前記複数の出力バッファの第１の出力バッファは、対応する出力ノードへデータを出力し、
前記複数の出力バッファの第２の出力バッファは、前記データを反転した反転データを対応する出力ノードへ出力する、半導体記憶装置。Equipped with multiple output buffers that can calibrate the current driving force,
During the calibration,
A first output buffer of the plurality of output buffers outputs data to a corresponding output node;
The semiconductor memory device, wherein a second output buffer of the plurality of output buffers outputs inverted data obtained by inverting the data to a corresponding output node.

前記校正時、
前記第１および第２の出力バッファは、外部から受ける設定に応じた第１の電流駆動力でそれぞれ前記データおよび前記反転データを出力し、
前記複数の出力バッファの第３および第４の出力バッファは、前記第１の電流駆動力を所定レベルだけ増加させた第２の電流駆動力でそれぞれ前記データおよび前記反転データを対応する出力ノードへ出力する、請求項７に記載の半導体記憶装置。During the calibration,
The first and second output buffers output the data and the inverted data, respectively, with a first current driving force according to a setting received from the outside,
The third and fourth output buffers of the plurality of output buffers respectively transfer the data and the inverted data to the corresponding output nodes with a second current driving force obtained by increasing the first current driving force by a predetermined level. The semiconductor memory device according to claim 7, which outputs the semiconductor memory device.

前記校正は、前記出力バッファの電流駆動力を外部から調整するオフチップドライバインピーダンス調整モードにおいて実行される、請求項１から請求項８のいずれか１項に記載の半導体記憶装置。The semiconductor memory device according to claim 1, wherein the calibration is executed in an off-chip driver impedance adjustment mode in which a current driving force of the output buffer is adjusted from the outside.