JP2005027145A

JP2005027145A - Digital filter device and receiver

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Publication number: JP2005027145A
Application number: JP2003191783A
Authority: JP
Inventors: Masahiko Murakami; 昌彦村上; Atsushi Mino; 敦三野; Junji Hashimoto; 順次橋本; Junichi Sawada; 純一澤田; Hideo Asami; 秀夫浅見
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 2003-07-04
Filing date: 2003-07-04
Publication date: 2005-01-27

Abstract

<P>PROBLEM TO BE SOLVED: To make a digital filter device compact without causing a deterioration in filter performance by simple structure. <P>SOLUTION: In the digital filter device 1 which sequentially inputs a series of digital signals in a delay element group with the predetermined number of stages, shifts the digital signals, multiplies output from the respective FFs 101 to 105 by filter coefficients corresponding to arrangement positions of the respective FFs 101 to 105 and filters the digital signals by adding and outputting these multiplication results, a multiplexer 302 which switches and outputs output from two continuous FFs 101, 102 except the FF 103 arranged at the center position of the FFs 101 to 105, a multiplexer 301 which switches and outputs two filter coefficients k1, k2 corresponding to arrangement position of the respective FFs 101, 102 by associating them with the multiplexer 301 and a multiplier 402 which multiplies the output of the respective multiplexers 301, 302 are included. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、受信したＩＦ信号をＩ／Ｑベースバンドに復調した信号をローパスフィルタによってフィルタリングするデジタルフィルタ装置に関し、特に、デジタル通信用に好適なデジタルフィルタ装置に関するものである。
【０００２】
【従来の技術】
デジタル通信方式は、高品質伝送、高速性、低誤り率などの特性を有し、デジタル通信技術のハードとソフトの両面の進歩により、その応用分野が急速に拡大している。現在、移動体通信を始めとしてデジタル放送にいたるまでその応用範囲は広い。
【０００３】
ところで、デジタル通信方式としては、高い伝送効率と耐マルチパス特性が得られる直交周波数分割多重伝送（ＯＦＤＭ：ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ）方式が注目されている。そして、受信側では、ＯＦＤＭ方式の特徴を生かすためにデジタルフィルタが重要な要素となっている。
【０００４】
デジタルフィルタには、フィルタの応答時間が有限時間で終わる非巡回型（ＦＩＲ：ＦｉｎｉｔｅＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅ）フィルタと、システムの応答時間が無限に続く巡回型（ＩＩＲ：ＩｎｆｉｎｉｔｅＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅ）フィルタがあることが知られている。ＦＩＲフィルタは、フーリエ級数を利用した設計ができるためフィルタの設計が容易であり、特定の周波数について発散することがなく常に安定なフィルタ性能が得られるなどの利点がある。
【０００５】
また、ＦＩＲフィルタはフィルタ処理を行った後の波形が歪まないという「線形位相特性」をもつという特徴もある。そのため、デジタル通信分野では、ＦＩＲフィルタが多用されている。しかし、ＦＩＲフィルタでは、フィルタの重要な性能の一つである、通過域と阻止域との間の遷移域を狭くする急峻なカットオフを得るために、フィルタ係数を多くする必要がある。フィルタ係数を多くするとは、時間領域で入力するサンプリング数に相当する「次数」を大きくすることであり、具体的には、遅延素子と遅延素子に付随する乗算器を多くして、フィルタ入力する信号のサンプリング数を多くすることである。
【０００６】
ここで、デジタルフィルタの機能について説明する。図９は、受信器１７の概略構成を示すブロック図である。受信器１７では、アンテナ１１から受信したＲＦアナログ信号をチューナ１２がＩＦ信号に変換し、Ａ／Ｄ変換器１３に送出する。Ａ／Ｄ変換器１３はアナログ信号をデジタル信号に変換し、直交復調部１４に送出する。直交復調部１４はＩＦ信号をＩ／Ｑベースバンド信号に直交復調し、Ｉ信号，Ｑ信号をデジタルフィルタ５００に送出する。デジタルフィルタ５００はＩ信号とＱ信号とにそれぞれ対応する低周波数帯域用デジタルフィルタ装置（ＬＰＦ：ＬｏｗＰａｓｓＦｉｌｔｅｒ）５００ａ，５００ｂとを有し、各デジタルフィルタ装置５００ａ，５００ｂに入力したＩ信号，Ｑ信号をフィルタリングし、希望の周波数帯域の信号を通過させて、高速フーリエ変換器（ＦＦＴ：ＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）１６にフィルタ出力として出力する。ＦＦＴ１６は、入力したそれぞれの信号をｚ変換して所望の周波数帯域の信号を送出する。
【０００７】
図１０は、Ｉ信号に対応する従来のデジタルフィルタ装置５００ａの概略構成を示すブロック図である。図９において、このデジタルフィルタ装置５００ａは、遅延素子であるフリップフロップ（ＦＦ：ＦｌｉｐＦｌｏｐ）５０１ａ〜５０５ａと、乗算器５０１ｂ〜５０５ｂと、加算器５１０とを有している。
【０００８】
デジタルフィルタ装置５００ａは、フィルタ入力した信号を時分割し、各ＦＦ５０１ａ〜５０５ａに信号を保持させる。そして次の信号を入力した時、各ＦＦ５０１ａ〜５０５ａは保持していた信号を各乗算器５０１ｂ〜５０５ｂに送出し、各乗算器５０１ｂ〜５０５ｂは、送出された信号に所定のフィルタ係数ｋ１，ｋ２，ｋ３，ｋ２，ｋ１を乗算し、乗算結果を加算器５１０に送出する。
【０００９】
加算器５１０は、送出された乗算結果を加算し、加算結果をＦＦＴ１６に送出する。ＦＦＴ１６は、送出された加算結果をｚ変換によって、周波数分離し、所望の周波数帯域の信号を取り出すようになっている。
【００１０】
上述の説明では、タップ数を５としたためフィルタ係数と乗算器の数を５個としたが、実用上は、カットオフ性能を向上させるために、タップ数を７０前後にしている。したがって、タップ数が増加すれば、それに伴って遅延素子と遅延素子に付随した乗算器を多く備える必要がある。
【００１１】
特に、乗算器の回路規模は大きいため、フィルタ係数を多くすると、それに伴って乗算器が増加し、デジタルフィルタ装置をコンパクトにできない。そのため、乗算器の削減のための考案がなされている（特許文献１参照）。
【００１２】
【特許文献１】
特開２００１−３３９２７９号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、実用上のデジタルィルタ装置では、乗算器の数が多いため、乗算器を多少削減しても、デジタルフィルタ装置全体をコンパクトにできないという問題点があった。
【００１４】
また、デジタルフィルタ装置をコンパクトにするために、単純に乗算器数を減らし「次数」を小さくすると、カットオフ特性が低下して、低品位のデジタルフィルタ装置になるという問題点があった。
【００１５】
この発明は上記に鑑みてなされたもので、簡易な構成でフィルタ性能の低下を招かずにコンパクトなデジタルフィルタ装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、請求項１にかかるデジタルフィルタ装置は、一連のデジタル信号を所定段数の遅延素子群に順次入力して該デジタル信号をシフトさせ、各遅延素子からの出力に各遅延素子の配置位置に対応した重み係数を乗算し、これらの乗算結果を加算出力して前記デジタル信号をフィルタリングするデジタルフィルタ装置において、前記遅延素子群の中心位置に配置された遅延素子を除き連続する２つの遅延素子からの出力を前記デジタル信号に同期して切替出力する複数の出力切替手段と、前記複数の出力切替手段から切替出力される信号の出力元である各遅延素子の配置位置に対応した２つの重み係数を前記切替出力に対応させて切替出力する複数の係数切替手段と、各出力切替手段からの切替出力に該出力切替手段に対応する前記係数切替手段からの切替出力を乗算する複数の乗算手段と、各乗算手段からの出力を加算出力する加算手段と、を備えたことを特徴とする。
【００１７】
この請求項１の発明によれば、一連の遅延素子が送出するデータを、選択送出するデータ選択送出器を設け、また、選択送出されたデータに乗算するフィルタ係数を選択送出するフィルタ係数選択送出器を設けることにより、加算結果を変えずに乗算回数を削減し、かつ乗算器の数も削減するようにしている。
【００１８】
また、請求項２にかかるデジタルフィルタ装置は、上記の発明において、前記遅延素子群の中心位置に対して対称位置にある２つの遅延素子からの出力を加算する複数の加算手段を備え、少なくとも前記連続する２つの遅延素子からの出力を加算する２つの加算手段からの出力を前記連続する２つの遅延素子に対応した出力切替手段に入力することを特徴とする。
【００１９】
この請求項２の発明によれば、一連の遅延素子群の配列の対称関係にある隣接する２対の遅延素子が送出するデータを加算する加算器を設け、加算した２個のデータを乗算器に選択送出することにより、遅延素子群の対称位置にある乗算器を削減し、加算結果を変えずに乗算回数を削減し、かつ乗算器の数を大幅に削減するようにしている。
【００２０】
また、請求項３にかかるデジタルフィルタ装置は、上記の発明において、前記係数切替手段は、２つの遅延素子を直列接続するとともに出力側の遅延素子の出力を入力側の遅延素子に接続し、前記デジタル信号に同期して前記２つの重み係数を交番出力することを特徴とする。
【００２１】
この請求項３の発明によれば、フリップフロップを直列に接続することにより、フィルタ係数を巡回的に乗算器に送出するようにしている。
【００２２】
また、請求項４にかかるデジタルフィルタ装置は、上記の発明において、前記一連のデジタル信号は、直交復調されたＩ成分およびＱ成分のデジタル信号であることを特徴とする。
【００２３】
この請求項４の発明によれば、デジタルフィルタ装置は、Ｉ信号，Ｑ信号にも適用できるようにしている。
【００２４】
また、請求項５にかかる受信器は、上記の発明において、請求項１〜４のいずれかに記載したデジタルフィルタ装置を備え、デジタル直交変調信号を復調出力することを特徴とする。
【００２５】
この請求項５の発明によれば、受信器は、乗算器の数を削減したデジタルフィルタ装置を備え、直交復調信号を出力するようにしている。
【００２６】
【発明の実施の形態】
以下に、添付図面を参照して、この発明にかかるデジタルフィルタ装置の好適な実施の形態を詳細に説明する。
【００２７】
（実施の形態１）
図１は、この発明の実施の形態１であるデジタルフィルタ装置１の構成を示すブロック図である。このデジタルフィルタ装置１は、出力情報を含まない信号の乗算を省くことによって、乗算器の数を削減するようにしている。
【００２８】
デジタルフィルタ装置１は、ＦＦ１０１〜１０５と、加算器２０１〜２０３と、マルチプレクサ３０１，３０２と、乗算器４０１，４０２とを有している。ＦＦ１０１〜１０５は直列に接続され、ＦＦ１０１，１０５の信号を加算器２０１に、ＦＦ１０２，２０４の信号を加算器２０２に送出している。そして、加算器２０１，２０２は夫々演算結果をマルチプレクサ３０２に送出している。
【００２９】
マルチプレクサ３０１，３０２は、同期信号Ｔ１，Ｔ２を直交復調部１４から入力していて、その同期信号Ｔ１，Ｔ２により、マルチプレクサ３０１はフィルタ係数ｋ１，ｋ２を乗算器４０１に選択送出し、マルチプレクサ３０２は、加算器２０１，２０２から入力した加算結果を乗算器４０１に選択送出する。乗算器４０１は、マルチプレクサ３０２から入力した信号にマルチプレクサ３０１から入力した係数を乗算し、加算器２０３に乗算結果を送出する。
【００３０】
また、ＦＦ１０３は信号を乗算器４０２に送出し、乗算器４０２は、ＦＦ１０３から入力した信号にフィルタ係数ｋ３を乗算し、加算器２０３に乗算結果を送出する。加算器２０３は、乗算器４０１，４０２から入力した乗算結果を加算し、加算結果をフィルタ出力としてＦＦＴ１６に送出する。
【００３１】
ここで、図２（ａ）は、数値制御発生器（ＮＣＯ：ＮｕｍｅｒｉｃａｌｌｙＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）から出力される信号により直交復調されたＩ信号９とＱ信号１０とを示している。Ｉ信号９とＱ信号１０とは、それぞれ４ビット（（０），（１），（２），（３））周期の信号になっている。また、図２（ｂ）は、Ｉ信号９に注目した場合、直交復調部１４が出力情報を含む信号がフィルタ入力した時刻Ｚ２，Ｚ４に対応した同期信号Ｔ１と、出力情報を含まない時刻Ｚ１，Ｚ２，Ｚ５に対応した同期信号Ｔ２とをフィルタ入力と同時にデジタルフィルタ装置１に送出することができることを示している。
【００３２】
ここで、デジタルフィルタ装置１での信号処理について詳細に説明する。図３（ａ）は、Ａ／Ｄ変換器から出力する信号形態を示している。この時点では、全てのフレームが出力情報を含む信号形態になっている。図３（ｂ）は、直交復調部１４で復調されたＩ信号９，Ｑ信号１０を示しているが、Ｉ信号９，Ｑ信号１０はともに出力情報を含むデータと「０」データとを交番している。しかし、この場合の「０」データは、出力情報を含まないデータを便宜的に現したもので、絶対的な出力値を示すものではない。
【００３３】
図４は、Ｉ信号９がフィルタ入力する場合の時間変化を示す。たとえば、時刻ｔ１〜ｔ４までフィルタ入力としてデータ列「０」，「Ｄ２」，「０」，「−Ｄ４」，「０」，「Ｄ６」，「０」，「−Ｄ８」が順次シフトして入力していることを示している。
【００３４】
図１において、たとえば、時刻ｔ１では、直交復調部１４からデジタルフィルタ装置１に同期信号Ｔ２が送出され、ＦＦ１０５，１０４，１０３，１０２，１０１は、それぞれデータ「０」，「Ｄ２」，「０」，「−Ｄ４」，「０」を保持送出する。そして、加算器２０１にはデータ「０」，「０」が送出され、加算器２０２には、データ「Ｄ２」，「−Ｄ４」が送出される。
【００３５】
加算器２０１はデータ「０」，「０」の加算結果「０」をマルチプレクサ３０２に送出し、加算器２０２はデータ「Ｄ２」，「−Ｄ４」の加算結果「Ｄ２＋（−Ｄ４）」をマルチプレクサ３０２に送出する。
【００３６】
ここで、同期信号Ｔ２を入力すると、マルチプレクサ３０１はフィルタ係数ｋ２を、また、マルチプレクサ３０２は加算器２０２からの加算結果を乗算器４０１に選択送出するようにしている。また、同期信号Ｔ１を入力すると、マルチプレクサ３０１はフィルタ係数ｋ１を、マルチプレクサ３０２は加算器２０１からの加算結果を乗算器４０１に選択送出するようにしている。
【００３７】
同期信号Ｔ２を入力するため、マルチプレクサ３０１はフィルタ係数ｋ２を乗算器４０１に選択送出し、マルチプレクサ３０２は加算器２０２からの加算結果「Ｄ２＋（−Ｄ４）」を乗算器４０１に選択送出する。したがって、乗算器４０１はフィルタ係数ｋ２に加算結果「Ｄ２＋（−Ｄ４）」を乗算し、乗算結果「ｋ２（Ｄ２＋（−Ｄ４））」を加算器２０３に送出する。
【００３８】
一方、ＦＦ１０３は、データ「０」を乗算器４０２に送出し、乗算器４０２は、フィルタ係数ｋ３にデータ「０」を乗算する。乗算器４０２は、乗算結果「０」を加算器２０３に送出する。
【００３９】
そして、加算器２０３は、乗算器４０１から送出された乗算結果「ｋ２（Ｄ２＋（−Ｄ４））」に乗算器４０２から送出された乗算結果「０」を加算し、加算結果「ｋ２（Ｄ２＋（−Ｄ４））」をフィルタ出力としてＦＦＴ１６に送出する。
【００４０】
つぎに、時刻ｔ２では、ＦＦ１０５，１０４，１０３，１０２，１０１は、それぞれデータ「Ｄ２」，「０」，「−Ｄ４」，「０」，「Ｄ６」を保持送出する。そして、加算器２０１にはデータ「Ｄ６」，「Ｄ２」が送出され、加算器２０２には、データ「０」，「０」が送出される。
【００４１】
加算器２０１はデータ「Ｄ６」，「Ｄ２」の加算結果「Ｄ６＋Ｄ２」をマルチプレクサ３０２に送出し、加算器２０２はデータ「０」，「０」の加算結果「０」をマルチプレクサ３０２に送出する。
【００４２】
マルチプレクサ３０１，３０２は、同期信号Ｔ１を入力するためマルチプレクサ３０１は、フィルタ係数ｋ１を乗算器４０１に選択送出し、マルチプレクサ３０２は加算器２０１からの加算結果「Ｄ６＋Ｄ２」を乗算器４０１に選択送出する。したがって、乗算器４０１は、フィルタ係数ｋ１に加算結果「Ｄ６＋Ｄ２」を乗算し、乗算結果「ｋ１（Ｄ６＋Ｄ２）」を加算器２０３に送出する。
【００４３】
一方、ＦＦ１０３は、データ「−Ｄ４」を乗算器４０２に送出し、乗算器４０２は、フィルタ係数ｋ３にデータ「−Ｄ４」を乗算する。乗算器４０２は、乗算結果「ｋ３（−Ｄ４）」を加算器２０３に送出する。
【００４４】
そして、加算器２０３は、乗算器４０１から送出された乗算結果「ｋ１（Ｄ６＋Ｄ２）」に乗算器４０２から送出された乗算結果「ｋ３（−Ｄ４）」を加算し、加算結果「ｋ１（Ｄ６＋Ｄ２）＋ｋ３（−Ｄ４）」をフィルタ出力としてＦＦＴ１６に送出する。
【００４５】
図５は、時刻ｔ１〜ｔ４でＦＦ１０１〜１０５が保持しているデータを示し、図６は、図５で示したＦＦ１０１〜１０５が保持送出するデータをもとに時刻ｔ１〜ｔ４でのフィルタ出力を示している。図６で示したフィルタ出力は、従来のデジタルフィルタ装置５００のフィルタ出力と一致し、乗算器を削減してもフィルタ性能を維持できることが分かる。
【００４６】
したがって、実施の形態１にかかるデジタルフィルタ装置１においては、従来のデジタルフィルタ装置５００に比べ、乗算器の数を２／５に削減することができ、デジタルフィルタ装置１をコンパクトにすることができ、かつフィルタ性能を高品位に保てる。
【００４７】
なお、図７は、実施の形態１の変形例であるデジタルフィルタ装置１ｂの構成を示すブロック図である。図７は、図１に示すブロック図で、加算器２０１，２０２に代えて、マルチプレクサ３００，３０３と、乗算器４００とを設けたものである。このような構成では、乗算器４００は増加するが、加算器２０１，２０１を削減することができる。加算器２０１，２０２を削減する必要がある場合は、このような構成にしてもよい。
【００４８】
（実施の形態２）
実施の形態１では、マルチプレクサ３０１により乗算器３０１で乗算するフィルタ係数を選択送出していたが、実施の形態２では、ＦＦ１０６，１０７により乗算器３０１で乗算するフィルタ係数を順次送出するようにしている。
【００４９】
図７は、この発明の実施の形態２であるデジタルフィルタ装置１の構成を示すブロック図である。このデジタルフィルタ装置１ａは、実施の形態１のデジタルフィルタ装置１のマルチプレクサ３０１をＦＦ１０６，１０７に置き換えたものである。なお、図１と同じ構成には同符号を付している。
【００５０】
ＦＦ１０６，１０７には夫々フィルタ係数ｋ１，ｋ２が保持されていて、同期信号Ｔ１，Ｔ２のより、順次フィルタ係数ｋ１，ｋ２が乗算器４０１に送出されるようになっている。乗算器４０１は、マルチプレクサ３０２から入力した加算結果にＦＦ１０７から入力した係数を乗算し、加算器２０３に乗算結果を送出する。
【００５１】
そして、同期信号Ｔ２を入力した場合、ＦＦ１０７はフィルタ係数ｋ２を乗算器４０１に送出し、同期信号Ｔ１を入力した場合、ＦＦ１０７はフィルタ係数ｋ１を乗算器４０１に送出するようにしている。
【００５２】
図８において、たとえば、時刻ｔ１では、ＦＦ１０５，１０４，１０３，１０２，１０１は、それぞれデータ「０」，「Ｄ２」，「０」，「−Ｄ４」，「０」を保持送出する。そして、加算器２０１にはデータ「０」，「０」が送出され、加算器２０２には、データ「Ｄ２」，「−Ｄ４」が送出される。
【００５３】
加算器２０１は、データ信号「０」，「０」の加算結果「０」をマルチプレクサ３０２に送出し、加算器２０２は信号がデータ「Ｄ２」，「−Ｄ４」の加算結果「Ｄ２＋（−Ｄ４）」をマルチプレクサ３０２に送出する。
【００５４】
ＦＦ１０７は、同期信号Ｔ２を入力するため、フィルタ係数ｋ２を乗算器４０１に選択送出し、マルチプレクサ３０２は、加算器２０２からの加算結果「Ｄ２＋（−Ｄ４）」を乗算器４０１に選択送出する。したがって、乗算器４０１はフィルタ係数ｋ２に加算結果「Ｄ２＋（−Ｄ４）」を乗算し、乗算結果「ｋ２（Ｄ２＋（−Ｄ４））」を加算器２０３に送出する。
【００５５】
一方、ＦＦ１０３は、そして、ＦＦ１０３は、データ「０」を乗算器４０２に送出し、乗算器４０２は、フィルタ係数ｋ３にデータ「０」を乗算する。乗算器４０２は、乗算結果「０」を加算器２０３に送出する。
【００５６】
そして、加算器２０３は、乗算器４０１から送出された乗算結果「ｋ２（Ｄ２＋（−Ｄ４））」に乗算器４０２から送出された乗算結果「０」を加算し、加算結果「ｋ２（Ｄ２＋（−Ｄ４））」をフィルタ出力としてＦＦＴ１６に送出する。
【００５７】
このようにして、順次時刻ｔ２〜ｔ４までのフィルタ出力を求めると、実施の形態１で説明した結果と一致し、図６に示した結果となる。したがって、実施の形態２にかかるデジタルフィルタ装置１ａにおいては、従来のデジタルフィルタ装置５００に比べ、乗算器の数を２／５にすることができ、フィルタ性能を落とさずにデジタルフィルタ装置１ａをコンパクトにすることができる。
【００５８】
なお、上述の実施の形態１，２ではタップ数を５とし、乗算器の数は従来例に比べ２／５になった。タップ数を７とした場合、乗算器の数は、従来例に比べ３／７になり、タップ数が９とした場合、乗算器の数は、従来例に比べ１／３になるように、乗算器の削減割合は一定ではないが、大幅に削減できる。実用上のタップ数を６９とした場合、乗算器の数は２０個となり従来の乗算器の数６９個の１／３以下になり、大幅なサイズダウンが可能になる。
【００５９】
また、上述した実施の形態１，２では、Ｉ信号について説明したが、Ｑ信号についても同様に適用できることは言うまでもない。したがって、この発明の実施の形態１，２であるジタルフィルタ装置をＩ信号，Ｑ信号に適用すれば、乗算器の削減効果は相加的になる。
【００６０】
【発明の効果】
以上に説明したように、請求項１の発明によれば、デジタルフィルタ装置内に直列に配列された遅延素子が送出するデータを選択し、選択したデータにさらに選択したフィルタ係数を乗算するようにして、乗算回数を削減し、乗算器の数を削減できるという効果を奏する。
【００６１】
また、請求項２の発明によれば、デジタルフィルタ装置内に直列に配列された遅延素子群の隣接する２対の対称位置関係にある遅延素子が送出するデータを加算し、さらに、それらの２個の加算結果を選択してフィルタ係数乗算器に送出することにより、乗算回数を削減し、大幅な乗算器の削減ができるという効果を奏する。
【００６２】
また、請求項３の発明によれば、フリップフロップを直列に接続することにより、フィルタ係数を巡回的に乗算器に送出できるという効果を奏する。
【００６３】
また、請求項４の発明によれば、この発明によるデジタルフィルタ装置はＩ信号，Ｑ信号に対してともに適用できるという効果を奏する。
【００６４】
また、請求項５の発明によれば、この発明による受信器は乗算器の数を削減したデジタルフィルタを備えることによって、コンパクトにできるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるデジタルフィルタ装置の構成を示すブロック図である。
【図２】この発明の実施の形態１の直交復調部の出力信号とＩ信号のフィルタ入力信号を説明する説明図である。
【図３】この発明の実施の形態１のＡ／Ｄ変換器出力と直交復調部出力を説明する説明図である。
【図４】この発明の実施の形態１であるデジタルフィルタ装置に入力する時間変化に対する信号形態を説明する説明図である。
【図５】この発明の実施の形態１であるデジタルフィルタ装置の時刻ｔ１〜ｔ４における遅延素子が保持する信号を示す表図である。
【図６】この発明の実施の形態１であるデジタルフィルタ装置の時刻ｔ１〜ｔ４におけるフィルタ出力を示す表図である。
【図７】この発明の実施の形態１であるデジタルフィルタ装置の変形例を示すブロック図である。
【図８】この発明の実施の形態２であるデジタルフィルタ装置の構成を示すブロック図である。
【図９】従来の受信装置のデジタルフィルタ装置の配置を説明するブロック図である。
【図１０】従来のデジタルフィルタ装置の構成を示すブロック図である。
【符号の説明】
１，１ａ，１ｂ，５００ａ，５００ｂデジタルフィルタ装置
１１アンテナ
１２チューナ
１３Ａ／Ｄ変換器
１４直交復調部
１６ＦＦＴ
１７受信器
１０１〜１０７，５０１ａ〜５０５ａＦＦ
２０１〜２０３，５１０加算器
３００，３０１，３０２マルチプレクサ
４００，４０１，４０２，５０１ｂ〜５０５ｂ乗算器
５００デジタルフィルタ
Ｔ１，Ｔ２同期信号
ｋ１〜ｋ３フィルタ係数[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital filter device that filters a signal obtained by demodulating a received IF signal into an I / Q baseband using a low-pass filter, and more particularly to a digital filter device suitable for digital communication.
[0002]
[Prior art]
Digital communication systems have characteristics such as high quality transmission, high speed, and low error rate, and their application fields are rapidly expanding due to advances in both hardware and software of digital communication technology. Currently, its application range is wide from mobile communication to digital broadcasting.
[0003]
By the way, as a digital communication system, an orthogonal frequency division multiplexing (OFDM) system that can obtain high transmission efficiency and anti-multipath characteristics has attracted attention. On the receiving side, a digital filter is an important element in order to make use of the characteristics of the OFDM method.
[0004]
It is known that digital filters include a non-cyclic (FIR) filter whose filter response time ends in a finite time, and a cyclic filter (IIR: Infinite Impulse Response) filter whose response time of the system is infinite. It has been. Since the FIR filter can be designed using a Fourier series, the filter design is easy, and there is an advantage that a stable filter performance is always obtained without divergence at a specific frequency.
[0005]
In addition, the FIR filter also has a feature that it has a “linear phase characteristic” in which the waveform after filtering is not distorted. Therefore, FIR filters are frequently used in the digital communication field. However, in the FIR filter, it is necessary to increase the filter coefficient in order to obtain a steep cutoff that narrows the transition band between the pass band and the stop band, which is one of the important performances of the filter. Increasing the filter coefficient is to increase the “order” corresponding to the number of samplings input in the time domain. Specifically, the number of delay elements and the multipliers associated with the delay elements are increased to input the filter. This is to increase the number of signal sampling.
[0006]
Here, the function of the digital filter will be described. FIG. 9 is a block diagram illustrating a schematic configuration of the receiver 17. In the receiver 17, the tuner 12 converts the RF analog signal received from the antenna 11 into an IF signal and sends it to the A / D converter 13. The A / D converter 13 converts the analog signal into a digital signal and sends it to the quadrature demodulator 14. The quadrature demodulator 14 performs quadrature demodulation of the IF signal to an I / Q baseband signal and sends the I signal and Q signal to the digital filter 500. The digital filter 500 includes low-frequency band digital filter devices (LPF: Low Pass Filter) 500a and 500b corresponding to the I signal and the Q signal, respectively, and the I signal and Q input to the digital filter devices 500a and 500b. The signal is filtered, a signal in a desired frequency band is passed, and the signal is output as a filter output to a Fast Fourier Transform (FFT) 16. The FFT 16 performs z conversion on each input signal and sends out a signal in a desired frequency band.
[0007]
FIG. 10 is a block diagram showing a schematic configuration of a conventional digital filter device 500a corresponding to the I signal. In FIG. 9, the digital filter device 500a includes flip-flops (FF) 501a to 505a, multipliers 501b to 505b, and an adder 510, which are delay elements.
[0008]
The digital filter device 500a time-divides the signal input by the filter and causes the FFs 501a to 505a to hold the signal. When the next signal is input, the FFs 501a to 505a send the held signals to the multipliers 501b to 505b, and the multipliers 501b to 505b add predetermined filter coefficients k1 and k2 to the sent signals. , K3, k2, k1 and the multiplication result is sent to the adder 510.
[0009]
The adder 510 adds the sent multiplication results and sends the addition results to the FFT 16. The FFT 16 frequency-separates the sent addition result by z conversion to extract a signal in a desired frequency band.
[0010]
In the above description, the number of taps is set to 5 and thus the number of filter coefficients and multipliers is set to 5. However, in practice, the number of taps is set to about 70 in order to improve the cutoff performance. Therefore, if the number of taps increases, it is necessary to include a large number of delay elements and multipliers associated with the delay elements.
[0011]
In particular, since the circuit scale of the multiplier is large, if the filter coefficient is increased, the number of multipliers increases accordingly, and the digital filter device cannot be made compact. Therefore, a device for reducing the number of multipliers has been devised (see Patent Document 1).
[0012]
[Patent Document 1]
Japanese Patent Laid-Open No. 2001-339279
[Problems to be solved by the invention]
However, the practical digital filter device has a problem that since the number of multipliers is large, the entire digital filter device cannot be made compact even if the number of multipliers is reduced.
[0014]
Further, in order to make the digital filter device compact, if the number of multipliers is simply reduced and the “order” is made small, the cut-off characteristic deteriorates, resulting in a low-quality digital filter device.
[0015]
The present invention has been made in view of the above, and an object of the present invention is to provide a compact digital filter device with a simple configuration and without causing a decrease in filter performance.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, a digital filter device according to claim 1 sequentially inputs a series of digital signals to a delay element group having a predetermined number of stages, shifts the digital signals, and outputs each delay signal to an output from each delay element. In a digital filter device that multiplies a weighting factor corresponding to an element arrangement position, adds and outputs the multiplication results, and filters the digital signal, the digital filter device is continuous except for the delay element arranged at the center position of the delay element group. Corresponding to a plurality of output switching means for switching and outputting outputs from two delay elements in synchronization with the digital signal, and an arrangement position of each delay element that is an output source of signals output from the plurality of output switching means A plurality of coefficient switching means for switching and outputting the two weighting coefficients corresponding to the switching output, and switching output from each output switching means to the output switching means A plurality of multiplying means for multiplying the switched output from the coefficient switching means for response, characterized in that and an addition means for adding an output from the multiplying means.
[0017]
According to the first aspect of the present invention, the data selection transmitter for selectively transmitting the data transmitted by the series of delay elements is provided, and the filter coefficient selection transmission for selectively transmitting the filter coefficient for multiplying the selectively transmitted data. By providing a multiplier, the number of multiplications is reduced without changing the addition result, and the number of multipliers is also reduced.
[0018]
According to a second aspect of the present invention, in the digital filter device according to the second aspect of the present invention, the digital filter device further includes a plurality of addition units that add outputs from two delay elements that are symmetrical with respect to a center position of the delay element group, The output from the two adding means for adding the outputs from the two consecutive delay elements is input to the output switching means corresponding to the two consecutive delay elements.
[0019]
According to the second aspect of the present invention, there is provided an adder for adding data transmitted by two adjacent pairs of delay elements that are symmetrical in the arrangement of a series of delay element groups, and the two added data are multiplied by the multiplier. Thus, the number of multipliers at the symmetrical position of the delay element group is reduced, the number of multiplications is reduced without changing the addition result, and the number of multipliers is greatly reduced.
[0020]
Further, in the digital filter device according to claim 3, in the above invention, the coefficient switching means connects two delay elements in series and connects the output of the output delay element to the input delay element, The two weighting factors are alternately output in synchronization with a digital signal.
[0021]
According to the invention of claim 3, the filter coefficients are cyclically sent to the multiplier by connecting the flip-flops in series.
[0022]
According to a fourth aspect of the present invention, in the digital filter device according to the present invention, the series of digital signals are quadrature demodulated I component and Q component digital signals.
[0023]
According to the fourth aspect of the present invention, the digital filter device can be applied to I signals and Q signals.
[0024]
According to a fifth aspect of the present invention, in the above invention, the receiver includes the digital filter device according to any one of the first to fourth aspects, and demodulates and outputs a digital quadrature modulation signal.
[0025]
According to the invention of claim 5, the receiver includes a digital filter device with a reduced number of multipliers, and outputs a quadrature demodulated signal.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Exemplary embodiments of a digital filter device according to the present invention will be explained below in detail with reference to the accompanying drawings.
[0027]
(Embodiment 1)
FIG. 1 is a block diagram showing a configuration of a digital filter device 1 according to Embodiment 1 of the present invention. The digital filter device 1 reduces the number of multipliers by omitting multiplication of signals that do not include output information.
[0028]
The digital filter device 1 includes FFs 101 to 105, adders 201 to 203, multiplexers 301 and 302, and multipliers 401 and 402. The FFs 101 to 105 are connected in series, and the signals of the FFs 101 and 105 are sent to the adder 201, and the signals of the FFs 102 and 204 are sent to the adder 202. The adders 201 and 202 send the calculation results to the multiplexer 302, respectively.
[0029]
The multiplexers 301 and 302 receive the synchronization signals T1 and T2 from the quadrature demodulator 14, and the multiplexer 301 selectively transmits the filter coefficients k1 and k2 to the multiplier 401 based on the synchronization signals T1 and T2, and the multiplexer 302 The addition results input from the adders 201 and 202 are selectively transmitted to the multiplier 401. Multiplier 401 multiplies the signal input from multiplexer 302 by the coefficient input from multiplexer 301 and sends the multiplication result to adder 203.
[0030]
The FF 103 sends a signal to the multiplier 402, and the multiplier 402 multiplies the signal input from the FF 103 by the filter coefficient k 3 and sends the multiplication result to the adder 203. The adder 203 adds the multiplication results input from the multipliers 401 and 402, and sends the addition result to the FFT 16 as a filter output.
[0031]
Here, FIG. 2A shows an I signal 9 and a Q signal 10 that are orthogonally demodulated by a signal output from a numerically controlled oscillator (NCO). The I signal 9 and the Q signal 10 are signals having a period of 4 bits ((0), (1), (2), (3)), respectively. FIG. 2 (b) shows that when attention is paid to the I signal 9, the synchronization signal T1 corresponding to the times Z2 and Z4 when the signal including the output information is filtered by the orthogonal demodulator 14 and the time Z1 not including the output information. , Z2 and Z5 can be sent to the digital filter device 1 simultaneously with the filter input.
[0032]
Here, the signal processing in the digital filter device 1 will be described in detail. FIG. 3A shows a signal form output from the A / D converter. At this time, all the frames are in a signal form including output information. FIG. 3B shows the I signal 9 and the Q signal 10 demodulated by the quadrature demodulator 14, and both the I signal 9 and the Q signal 10 alternate between data including output information and “0” data. is doing. However, the “0” data in this case represents data that does not include output information for convenience, and does not indicate an absolute output value.
[0033]
FIG. 4 shows a time change when the I signal 9 is input by a filter. For example, data strings “0”, “D2”, “0”, “−D4”, “0”, “D6”, “0”, “−D8” are sequentially shifted as filter inputs from time t1 to t4. Indicates that you are typing.
[0034]
In FIG. 1, for example, at time t1, the synchronization signal T2 is transmitted from the quadrature demodulator 14 to the digital filter device 1, and the FFs 105, 104, 103, 102, and 101 have data “0”, “D2”, and “0”, respectively. ”,“ −D4 ”,“ 0 ”. Data “0” and “0” are sent to the adder 201, and data “D2” and “−D4” are sent to the adder 202.
[0035]
The adder 201 sends the addition result “0” of the data “0” and “0” to the multiplexer 302, and the adder 202 multiplexes the addition result “D2 + (− D4)” of the data “D2” and “−D4”. To 302.
[0036]
Here, when the synchronization signal T2 is input, the multiplexer 301 selectively transmits the filter coefficient k2 and the multiplexer 302 selectively transmits the addition result from the adder 202 to the multiplier 401. When the synchronization signal T1 is input, the multiplexer 301 selectively sends the filter coefficient k1, and the multiplexer 302 selectively sends the addition result from the adder 201 to the multiplier 401.
[0037]
In order to input the synchronization signal T 2, the multiplexer 301 selectively transmits the filter coefficient k 2 to the multiplier 401, and the multiplexer 302 selectively transmits the addition result “D2 + (− D 4)” from the adder 202 to the multiplier 401. Therefore, the multiplier 401 multiplies the filter coefficient k 2 by the addition result “D 2 + (− D 4)” and sends the multiplication result “k 2 (D 2 + (− D 4))” to the adder 203.
[0038]
On the other hand, the FF 103 sends the data “0” to the multiplier 402, and the multiplier 402 multiplies the filter coefficient k3 by the data “0”. The multiplier 402 sends the multiplication result “0” to the adder 203.
[0039]
The adder 203 adds the multiplication result “0” sent from the multiplier 402 to the multiplication result “k2 (D2 + (− D4))” sent from the multiplier 401, and adds the result “k2 (D2 + (D2 + ( -D4)) "is sent to the FFT 16 as a filter output.
[0040]
Next, at time t2, FFs 105, 104, 103, 102, and 101 hold and transmit data “D2”, “0”, “−D4”, “0”, and “D6”, respectively. Data “D6” and “D2” are sent to the adder 201, and data “0” and “0” are sent to the adder 202.
[0041]
The adder 201 sends the addition result “D6 + D2” of the data “D6” and “D2” to the multiplexer 302, and the adder 202 sends the addition result “0” of the data “0” and “0” to the multiplexer 302.
[0042]
The multiplexers 301 and 302 select and send the filter coefficient k1 to the multiplier 401 in order to input the synchronization signal T1, and the multiplexer 302 selectively sends the addition result “D6 + D2” from the adder 201 to the multiplier 401. . Therefore, the multiplier 401 multiplies the filter coefficient k 1 by the addition result “D 6 + D 2” and sends the multiplication result “k 1 (D 6 + D 2)” to the adder 203.
[0043]
On the other hand, the FF 103 sends the data “−D4” to the multiplier 402, and the multiplier 402 multiplies the filter coefficient k3 by the data “−D4”. Multiplier 402 sends the multiplication result “k3 (−D4)” to adder 203.
[0044]
The adder 203 adds the multiplication result “k3 (−D4)” sent from the multiplier 402 to the multiplication result “k1 (D6 + D2)” sent from the multiplier 401, and adds the result “k1 (D6 + D2)”. + K3 (−D4) ”is sent to the FFT 16 as a filter output.
[0045]
FIG. 5 shows data held by the FFs 101 to 105 at times t1 to t4, and FIG. 6 shows a filter output at times t1 to t4 based on the data held and sent by the FFs 101 to 105 shown in FIG. Is shown. The filter output shown in FIG. 6 matches the filter output of the conventional digital filter device 500, and it can be seen that the filter performance can be maintained even if the number of multipliers is reduced.
[0046]
Therefore, in the digital filter device 1 according to the first embodiment, the number of multipliers can be reduced to 2/5 compared to the conventional digital filter device 500, and the digital filter device 1 can be made compact. And the filter performance can be kept high.
[0047]
FIG. 7 is a block diagram showing a configuration of a digital filter device 1b which is a modification of the first embodiment. FIG. 7 is a block diagram shown in FIG. 1 in which multiplexers 300 and 303 and a multiplier 400 are provided in place of the adders 201 and 202. In such a configuration, the multiplier 400 increases, but the adders 201 and 201 can be reduced. When it is necessary to reduce the adders 201 and 202, such a configuration may be used.
[0048]
(Embodiment 2)
In the first embodiment, the filter coefficient to be multiplied by the multiplier 301 is selectively transmitted by the multiplexer 301. In the second embodiment, the filter coefficient to be multiplied by the multiplier 301 is sequentially transmitted by the FFs 106 and 107. Yes.
[0049]
FIG. 7 is a block diagram showing the configuration of the digital filter device 1 according to the second embodiment of the present invention. This digital filter device 1a is obtained by replacing the multiplexer 301 of the digital filter device 1 of the first embodiment with FFs 106 and 107. In addition, the same code | symbol is attached | subjected to the same structure as FIG.
[0050]
Filter coefficients k1 and k2 are held in the FFs 106 and 107, respectively, and the filter coefficients k1 and k2 are sequentially sent to the multiplier 401 from the synchronization signals T1 and T2. Multiplier 401 multiplies the addition result input from multiplexer 302 by the coefficient input from FF 107, and sends the multiplication result to adder 203.
[0051]
When the synchronization signal T 2 is input, the FF 107 sends the filter coefficient k 2 to the multiplier 401. When the synchronization signal T 1 is inputted, the FF 107 sends the filter coefficient k 1 to the multiplier 401.
[0052]
In FIG. 8, for example, at time t1, FFs 105, 104, 103, 102, and 101 hold and transmit data “0”, “D2”, “0”, “−D4”, and “0”, respectively. Data “0” and “0” are sent to the adder 201, and data “D2” and “−D4” are sent to the adder 202.
[0053]
The adder 201 sends the addition result “0” of the data signals “0” and “0” to the multiplexer 302, and the adder 202 adds the addition result “D2 + (− D4) of the signals“ D2 ”and“ −D4 ”. ) ”Is sent to the multiplexer 302.
[0054]
The FF 107 inputs the synchronization signal T 2, so that the filter coefficient k 2 is selectively transmitted to the multiplier 401. The multiplexer 302 selectively transmits the addition result “D2 + (− D 4)” from the adder 202 to the multiplier 401. Therefore, the multiplier 401 multiplies the filter coefficient k 2 by the addition result “D 2 + (− D 4)” and sends the multiplication result “k 2 (D 2 + (− D 4))” to the adder 203.
[0055]
On the other hand, the FF 103 sends the data “0” to the multiplier 402, and the multiplier 402 multiplies the filter coefficient k3 by the data “0”. The multiplier 402 sends the multiplication result “0” to the adder 203.
[0056]
The adder 203 adds the multiplication result “0” sent from the multiplier 402 to the multiplication result “k2 (D2 + (− D4))” sent from the multiplier 401, and adds the result “k2 (D2 + (D2 + ( -D4)) "is sent to the FFT 16 as a filter output.
[0057]
Thus, when the filter outputs from time t2 to t4 are obtained sequentially, the result matches the result described in the first embodiment, and the result shown in FIG. 6 is obtained. Therefore, in the digital filter device 1a according to the second embodiment, compared to the conventional digital filter device 500, the number of multipliers can be reduced to 2/5, and the digital filter device 1a can be made compact without degrading the filter performance. Can be.
[0058]
In the first and second embodiments described above, the number of taps is 5, and the number of multipliers is 2/5 compared to the conventional example. When the number of taps is 7, the number of multipliers is 3/7 compared to the conventional example, and when the number of taps is 9, the number of multipliers is 1/3 compared to the conventional example. Although the reduction ratio of the multiplier is not constant, it can be greatly reduced. When the number of taps in practical use is 69, the number of multipliers is 20, which is 1/3 or less of the number of conventional multipliers, 69, and the size can be greatly reduced.
[0059]
In the first and second embodiments described above, the I signal has been described. Needless to say, the present invention can also be applied to the Q signal. Therefore, if the digital filter device according to the first and second embodiments of the present invention is applied to the I signal and the Q signal, the reduction effect of the multiplier becomes additive.
[0060]
【The invention's effect】
As described above, according to the first aspect of the present invention, the data transmitted by the delay elements arranged in series in the digital filter device is selected, and the selected data is further multiplied by the selected filter coefficient. Thus, the number of multiplications can be reduced, and the number of multipliers can be reduced.
[0061]
According to the second aspect of the present invention, the data sent by the delay elements in the two adjacent pairs of symmetrical positions of the delay element groups arranged in series in the digital filter device are added. By selecting the addition results and sending them to the filter coefficient multiplier, the number of multiplications can be reduced, and the number of multipliers can be greatly reduced.
[0062]
According to the invention of claim 3, by connecting the flip-flops in series, the filter coefficient can be cyclically sent to the multiplier.
[0063]
According to the fourth aspect of the invention, the digital filter device according to the present invention can be applied to both the I signal and the Q signal.
[0064]
According to the invention of claim 5, the receiver according to the invention has an effect that it can be made compact by including a digital filter with a reduced number of multipliers.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a digital filter device according to a first embodiment of the present invention.
FIG. 2 is an explanatory diagram for explaining an output signal of an orthogonal demodulation unit and a filter input signal of an I signal according to Embodiment 1 of the present invention;
FIG. 3 is an explanatory diagram for explaining an A / D converter output and an orthogonal demodulation unit output according to the first embodiment of the present invention;
FIG. 4 is an explanatory diagram illustrating a signal form with respect to time change input to the digital filter device according to the first embodiment of the present invention;
FIG. 5 is a table showing signals held by delay elements at times t1 to t4 of the digital filter device according to the first embodiment of the present invention.
FIG. 6 is a table showing filter outputs at times t1 to t4 of the digital filter device according to the first embodiment of the present invention.
FIG. 7 is a block diagram showing a modification of the digital filter device according to the first embodiment of the present invention.
FIG. 8 is a block diagram showing a configuration of a digital filter device according to a second embodiment of the present invention.
FIG. 9 is a block diagram illustrating the arrangement of a digital filter device of a conventional receiving device.
FIG. 10 is a block diagram showing a configuration of a conventional digital filter device.
[Explanation of symbols]
1, 1a, 1b, 500a, 500b Digital filter device 11 Antenna 12 Tuner 13 A / D converter 14 Orthogonal demodulator 16 FFT
17 Receivers 101-107, 501a-505a FF
201-203, 510 Adder 300, 301, 302 Multiplexer 400, 401, 402, 501b-505b Multiplier 500 Digital filter T1, T2 Sync signal k1-k3 Filter coefficient

Claims

一連のデジタル信号を所定段数の遅延素子群に順次入力して該デジタル信号をシフトさせ、各遅延素子からの出力に各遅延素子の配置位置に対応した重み係数を乗算し、これらの乗算結果を加算出力して前記デジタル信号をフィルタリングするデジタルフィルタ装置において、
前記遅延素子群の中心位置に配置された遅延素子を除き連続する２つの遅延素子からの出力を前記デジタル信号に同期して切替出力する複数の出力切替手段と、
前記複数の出力切替手段から切替出力される信号の出力元である各遅延素子の配置位置に対応した２つの重み係数を前記切替出力に対応させて切替出力する複数の係数切替手段と、
各出力切替手段からの切替出力に該出力切替手段に対応する前記係数切替手段からの切替出力を乗算する複数の乗算手段と、
各乗算手段からの出力を加算出力する加算手段と、
を備えたことを特徴とするデジタルフィルタ装置。A series of digital signals are sequentially input to a delay element group having a predetermined number of stages to shift the digital signal, and the output from each delay element is multiplied by a weighting coefficient corresponding to the position of each delay element, and the multiplication result is obtained. In the digital filter device for filtering the digital signal by adding and outputting,
A plurality of output switching means for switching and outputting the outputs from two consecutive delay elements except for the delay elements arranged at the center position of the delay element group in synchronization with the digital signal;
A plurality of coefficient switching means for switching and outputting two weighting coefficients corresponding to the arrangement positions of the respective delay elements that are output sources of signals output from the plurality of output switching means;
A plurality of multiplying means for multiplying the switching output from each output switching means by the switching output from the coefficient switching means corresponding to the output switching means;
Adding means for adding and outputting the outputs from the multiplying means;
A digital filter device comprising:

前記遅延素子群の中心位置に対して対称位置にある２つの遅延素子からの出力を加算する複数の加算手段を備え、
少なくとも前記連続する２つの遅延素子からの出力を加算する２つの加算手段からの出力を前記連続する２つの遅延素子に対応した出力切替手段に入力することを特徴とする請求項１に記載のデジタルフィルタ装置。A plurality of adding means for adding outputs from two delay elements located symmetrically with respect to the center position of the delay element group;
2. The digital according to claim 1, wherein outputs from at least two adding means for adding outputs from at least two successive delay elements are input to output switching means corresponding to the two successive delay elements. Filter device.

前記係数切替手段は、２つの遅延素子を直列接続するとともに出力側の遅延素子の出力を入力側の遅延素子に接続し、前記デジタル信号に同期して前記２つの重み係数を交番出力することを特徴とする請求項１または２に記載のデジタルフィルタ装置。The coefficient switching means connects the two delay elements in series and connects the output of the delay element on the output side to the delay element on the input side, and alternately outputs the two weight coefficients in synchronization with the digital signal. The digital filter device according to claim 1, wherein the digital filter device is a digital filter device.

前記一連のデジタル信号は、直交復調されたＩ成分およびＱ成分のデジタル信号であることを特徴とする請求項１〜３のいずれか一つに記載のデジタルフィルタ装置。4. The digital filter device according to claim 1, wherein the series of digital signals are quadrature demodulated I-component and Q-component digital signals.

請求項１〜４のいずれかに記載したデジタルフィルタ装置を備え、デジタル直交変調信号を復調出力することを特徴とする受信器。A receiver comprising the digital filter device according to claim 1, wherein the digital quadrature modulation signal is demodulated and output.