JP2005026998A - Semiconductor integrated circuit incorporating bit conversion circuit or shift circuit and a/d conversion circuit, and semiconductor integrated circuit for communication - Google Patents

Semiconductor integrated circuit incorporating bit conversion circuit or shift circuit and a/d conversion circuit, and semiconductor integrated circuit for communication Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a bit conversion circuit that has a small amount of delay in signals, and a ΣΔtype A/D converter having high A/D conversion precision. <P>SOLUTION: In a semiconductor integrated circuit incorporating at least two ΣΔtype A/D converters, at least two integrators are provided, and D/A converters for D/A-converting the output of a quantization circuit each corresponding to each integrator are provided. The operation of the first and second integrators (12), (14) is shifted for a half period to allow the second integrator to sample an input signal when the first integrator performs integration operation. Additionally, the bit conversion circuit used as a DEM circuit (19) of the ΣΔtype A/D converter is composed of a switch matrix circuit (91) comprising a plurality of switch elements connected between input and output lines and a control circuit for turning on and off the switch elements. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の信号線により並列に伝送される信号を他の信号線へシフトするビットシフト回路およびアナログ信号をディジタル信号に変換するためのアナログ−ディジタル（Ａ／Ｄ）変換回路さらには半導体集積回路で実現するのに好適なΣΔ（シグマ・デルタ）型Ａ／Ｄ変換回路およびそれを内蔵した通信用半導体集積回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
現在、携帯電話器のような無線通信システムは、一般に、送信信号の変調機能および受信信号の復調機能を有する半導体集積回路（ＲＦ−ＩＣ）や送信データを基本波に対し同相成分のＩ信号および直交成分のＱ信号に変換したり受信信号から復調されたＩ，Ｑ信号を処理してデータを復元したりするベースバンド回路などの半導体集積回路と、送信信号を電力増幅してアンテナより出力させるパワーアンプやインピーダンス整合回路、フィルタなどからなるパワーモジュールなどにより構成されている。従来、上記ＲＦ−ＩＣとベースバンドＬＳＩとの間で伝達されるＩ，Ｑ信号はアナログ信号であることが多かった。
【０００３】
本発明者等は、上記ＲＦ−ＩＣとベースバンドＬＳＩとの間で、Ｉ，Ｑ信号をディジタル信号で伝達することを検討した。Ｉ，Ｑ信号をディジタル化することにより、Ｓ／Ｎを向上させることができるとともに、ＲＦ−ＩＣの受信系回路においては復調回路の後段に設けられる高利得増幅回路やフィルタを簡略化してチップサイズの低減が可能になるためである。
【０００４】
従来より、Ａ／Ｄ変換器には、逐次比較型やオーバーサンプル型など種々の形式のものが開発されている。一般に、Ａ／Ｄ変換器でアナログ入力信号をディジタル信号に変換する場合、サンプリング周波数を高くすれば、信号周波数近傍のＳ／Ｎ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）特性を向上させることができる。オーバーサンプル型Ａ／Ｄ変換器は、オーバーサンプル比（信号帯域の周波数に対するナイキスト（サンプリング周波数の１／２）周波数の比を高くすることによりＳ／Ｎ特性を向上させた方式である。
【０００５】
オーバーサンプル型Ａ／Ｄ変換器は、△（デルタ）変調方式、Σ△変調方式、それらの混合方式に大別できる。このうち、Σ△変調方式は、出力信号と入力信号との差を積分器で積分し、この積分器の出力が最小となるようにフィードバック制御するものである。このΣ△変調方式においては、アナログ積分の次数すなわち積分器の数を増やすことにより、Ｓ／Ｎ特性をさらに改善することができる。つまり、アナログ積分の次数を１次増やす毎に、ほぼオーバーサンプリング比の２乗に逆比例したノイズシェイピング特性（雑音整形）が期待できる。
【０００６】
本発明者等は、上記ＲＦ−ＩＣに内蔵されて、復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器としては、変調精度および変換速度の点からオーバーサンプリング型Ａ／Ｄ変換器、その中でも特にΣ△変調方式のＡ／Ｄ変換器（以下、ΣΔ型Ａ／Ｄ変換器と称する）が適していると考えた。なお、ΣΔ型Ａ／Ｄ変換器に関する発明としては例えば特許文献１に記載の発明が、またＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換してベースバンド回路へ伝達するようにした発明としては例えば特許文献２に記載の発明がある。
【０００７】
【特許文献１】
特開２００１−２７４６８５号公報
【特許文献２】
特開２００２−３６８６２１号公報
【０００８】
【発明が解決しようとする課題】
本発明者等が検討したところによると、ＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するΣΔ型Ａ／Ｄ変換器としては、１０数ビットの有効分解能と数百ｋＨｚの信号帯域が必要である。ΣΔ型Ａ／Ｄ変換器において、分解能を高めるには、量子化回路のビット数、積分の次数、オーバーサンプル比（ナイキスト周波数と信号帯域との比）を大きくすれば良い。ところが、ＲＦ−ＩＣでは、内部クロックの周波数が数１０ＭＨｚとあまり高くないため、オーバーサンプル比を大きくすることはできない。また、積分の次数を高くすると、系の安定性が低下するとともに消費電力が多くなるという不具合がある。
【０００９】
そこで、量子化回路のビット数を多くすることが考えられる。ところが、量子化回路のビット数を多くすると、帰還経路上に設けられるローカルＤ／Ａ変換回路のビット数も多くしなければならない。ローカルＤ／Ａ変換回路のビット数が多くなると、ローカルＤ／Ａ変換回路を構成する電流源や容量素子などの単位要素の製造ばらつきにより変換誤差が生じ、それが入力にそのまま帰還されてＡ／Ｄ変換精度や有効分解能を低下させてしまうという問題がある。
【００１０】
このローカルＤ／Ａ変換回路を構成する電流源や容量素子などの単位要素の製造ばらつきによる変換誤差を補正する技術として、バレルシフタを用いて量子化回路の出力信号をビットシフトさせることで単位要素の不整合をナイキスト周波数内にノイズとして拡散させ、ノイズシェーピング効果により信号帯域内のノイズを低減させるＤＥＭ（ダイナミック・エレメント・マッチング）と呼ばれる技術が知られている（例えば前記特許文献１参照）。
【００１１】
しかしながら、上記先願発明におけるＤＥＭ回路は、論理ゲートで構成されているため、ゲート遅延が生じる。変換速度がそれほど要求されないシステムでは、かかるゲート遅延はそれほど問題にならないが、本発明者等が検討したＲＦ−ＩＣにおけるＩ，Ｑ信号の変換用のＡ／Ｄ変換器ではＤＥＭ回路で生じる僅かな遅延によってもＡ／Ｄ変換精度が低下するおそれがあることが分かった。
【００１２】
本発明の目的は、帰還経路での遅延を低減しＡ／Ｄ変換精度を高めることが可能なΣΔ型Ａ／Ｄ変換器を内蔵した半導体集積回路を提供することにある。
本発明の他の目的は、信号の遅延量の少ないビット変換回路およびそれを用いたＡ／Ｄ変換精度の高いΣΔ型Ａ／Ｄ変換器を内蔵した半導体集積回路を提供することにある。
本発明の他の目的は、受信系回路で復調されたＩ，Ｑ信号を精度良くディジタル信号に変換して出力することができる通信用半導体集積回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の第１の発明は、２個以上の積分器を有し各積分器に対応してそれぞれ量子化回路の出力をＤ／Ａ変換するＤ／Ａ変換器が設けられた２次以上のＮ次ΣΔ型Ａ／Ｄ変換器（Ｎは２以上の自然数）を内蔵した半導体集積回路において、第ｎの積分器（１≦ｎ≦Ｎ−１）と第ｎ＋１の積分器の動作をクロック信号の半周期分ずらして、第ｎの積分器が積分動作をしているときに第ｎ＋１の積分器では入力信号のサンプリングをさせるようにしたものである。
【００１４】
上記した手段によれば、Ｄ／Ａ変換器での遅れがあっても第ｎの積分器より前段の積分器に対応したＤ／Ａ変換器の出力が整定すればよいタイミングが半周期後へ延ばされるため、Ｄ／Ａ変換器の動作遅れによって精度の低い信号が第ｎ積分器より前段の積分器に入力されなくなり、これによりＡ／Ｄ変換精度を高めることができる。
【００１５】
また、本願の第２の発明は、ビット変換回路を入力線と出力線との間に接続された複数のスイッチ素子とこれらのスイッチ素子をオン、オフ制御する制御回路とで構成するようにしたものである。かかる手段によれば、信号遅延の少ないビット変換回路を実現できるとともに、このビット変換回路をΣΔ型Ａ／Ｄ変換器の帰還経路上に設けられるＤＥＭ回路として用いることにより信号の遅延を減らして第１の積分器に対応したＤ／Ａ変換器の出力精度を高め、Ａ／Ｄ変換精度を高めることができる。
【００１６】
さらに、上記のように構成されたΣΔ型Ａ／Ｄ変換器を、無線通信システムの受信系回路において復調されたＩ，Ｑ信号をディジタル信号に変換する手段として用いることにより、ＡＤ変換精度を高め、復調回路の後段に設けられる高利得増幅回路やフィルタを簡略化してチップサイズを低減させることができる。
【００１７】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
図１には、本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第１の実施例が示されている。
図１に示されているＡ／Ｄ変換回路は、２次のΣ△変調方式とされ、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。
【００１８】
図１の実施例のΣ△型Ａ／Ｄ変換回路は、アナログ入力信号Ｖｉｎと帰還信号Ｖｆ１との差分をとる第１加算回路１１と、該第１加算回路１１の出力の積分を行なう第１積分回路１２と、該第１積分回路１２の出力Ａ１と帰還信号Ｖｆ２との差分をとる第２加算回路１３と、該第２加算回路１３の出力の積分を行なう第２積分回路１４と、該第２積分回路１４の出力を量子化（ディジタル信号化）する量子化回路１５と、該量子化回路１５の出力をエンコードするエンコーダ１６と、量子化回路１５の出力をそれぞれＤ／Ａ変換して第１加算回路１１と第２加算回路１２へ供給する第１のローカルＤ／Ａ変換回路（ＤＡＣ１）１７と第２のローカルＤ／Ａ変換回路（ＤＡＣ２）１８とにより構成されている。
【００１９】
量子化回路１５は第２積分回路１４の出力電圧を２のＮ乗個（Ｎは２以上の整数）の参照電圧と比較する電圧比較回路５１と、該電圧比較回路５１から得られる２のＮ乗個の信号をラッチするラッチ回路５２とにより構成されている。そして、上記ラッチ回路５２にラッチされた電圧比較回路５１の出力信号が、エンコーダ１６によりＮビットの信号にエンコードされてこの実施例のΣ△型Ａ／Ｄ変換回路の出力信号として後段回路に伝達される。
【００２０】
これとともに、上記ラッチ回路５２にラッチされた電圧比較回路５１の出力信号はローカルＤ／Ａ変換回路１７，１８へも伝達され、ローカルＤ／Ａ変換回路１７，１８でアナログ信号に変換された信号が、上記帰還信号Ｖｆ１，Ｖｆ２として上記第１加算回路１１と第２加算回路１２に供給されるようにされている。なお、ある値ａからｂを減算する減算回路は、ａに−ｂを加算する加算回路とみることができるので、この明細書では減算回路を加算回路と記すこととした。
【００２１】
上記積分回路１２，１４は、例えば図２に示されているように、入力端子ＩＮに接続された切替えスイッチＳＷ１と、該スイッチＳＷ１と接地点との間に接続されたサンプリング容量Ｃｉと、差動増幅回路ＡＭＰ１と、該差動増幅回路ＡＭＰ１の出力端子と反転入力端子との間に接続された帰還容量Ｃｆとからなり、まず図２（Ａ）のようにスイッチＳＷ１を入力端子ＩＮ側に接続してサンプリング容量Ｃｉに入力信号を取り込んでから、図２（Ｂ）のようにスイッチＳＷ１を差動増幅回路ＡＭＰ１側に切り替えて積分を行なうように制御される。
【００２２】
次に、本実施例のΣ△型Ａ／Ｄ変換回路の動作タイミングを、図３を用いて説明する。
図３に示されているように、本実施例のΣ△型Ａ／Ｄ変換回路においては、クロックφの各周期の前半Ｔ１，Ｔ３，……で第１積分器１２により入力データ信号のサンプルホールドを行ない、クロックφの各周期の後半Ｔ２，Ｔ４，……で第１積分器１２がサンプルホールドした信号の積分を行なう。また、第２積分器１４は、クロックφの各周期の後半Ｔ２，Ｔ４，……すなわち第１積分器１２よりも半周期遅いタイミングで入力データ信号のサンプルホールドを行ない、クロックφの各周期の前半Ｔ３，Ｔ５，……でサンプルホールドした信号の積分を行なう。そして、量子化回路１５が第１積分器１２のサンプリング動作よりも１周期遅いクロックφの各周期の前半Ｔ３，Ｔ５，……で比較動作を行ない、クロックφの各周期の後半Ｔ４，Ｔ６，……で比較結果のホールドを行なうようにされている。
【００２３】
従来のΣ△型Ａ／Ｄ変換回路においては、一般に、第２積分器１４は、第１積分器１２のサンプルホールドの期間よりも１周期遅いクロックφの前半Ｔ３，Ｔ５，……で入力信号のサンプルホールドを行ない、１周期遅れのクロックφの後半Ｔ４，Ｔ６，……でサンプルホールドした信号の積分を行なう。そして、量子化回路１５では１周期遅れのクロックφの前半Ｔ３，Ｔ５，……で比較結果のホールドを行ない、１周期遅れのクロックφの後半Ｔ４，Ｔ６，……で比較動作を行なうようにされている。つまり、第１積分器１２における第２データの積分と第２積分器１４における第１データの積分と比較器における比較動作が同じタイミングで行なわれていた。
【００２４】
かかる従来のタイミング制御の場合、次段の回路の動作に間に合わせるため、ローカルＤ／Ａ変換回路１７，１８が積分動作を開始する時点すなわち図３のタイミングｔ１までに、出力値が整定されなければならないため、帰還系の遅延ｔｄによりＤ／Ａ変換回路１７，１８での実効処理時間が充分にとれなくなるおそれがあった。ここで、帰還系の遅延によりＤ／Ａ変換回路１７，１８に入力される信号が遅れると、信号のレベルが完全に確定する前に各回路でのＤ／Ａ変換動作が終了してしまうため、その出力は精度の低いものになる。従って、各積分器でのサンプル動作開始時までにはＤ／Ａ変換回路からの帰還信号のレベルが確定している必要がある。
【００２５】
ところが、量子化回路１５を多ビットで構成した場合には、図１の量子化回路１５とＤ／Ａ変換回路１７，１８との間に、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止するためＤＥＭ（ダイナミック・エレメント・マッチング）と呼ばれる回路を設けると、その分帰還信号の遅延が大きくなるため、Ｄ／Ａ変換回路１７，１８での実効処理時間が一層短くなってしまう。なお、ＤＥＭについては後に詳しく説明する。
【００２６】
一方、本実施例のΣ△型Ａ／Ｄ変換回路においては、図３に示されているようなタイミングで第１積分器１２における積分と第２積分器１４における積分と比較器における比較動作が行なわれるため、第１積分器１２における積分動作の開始に合わせてＤ／Ａ変換回路１７の出力値が整定しなければならないタイミングがｔ２のように、後へ延ばされる。これにより、帰還系の遅延ｔｄが多少大きくてもＤ／Ａ変換回路１７での実効処理時間が充分とれるようになる。ここで、Ｄ／Ａ変換回路１８の出力値が整定しなければならないタイミングは従来と同じｔ１であり、実効処理時間が充分に取れないように見える。
【００２７】
しかし、第２積分器１４に入力される信号は１次のノイズシェイプを受けるのに対し、第１積分器１２に入力される信号はそのまま出力信号に現われるため、帰還信号に対して要求される雑音レベルは、第２積分器１４よりも第１積分器１２に対するものの方が小さくなくてはならない。つまり、入力に対して許容される雑音レベル条件は第２積分器１４の方が第１積分器１２よりも緩い。そのため、図３のように、Ｄ／Ａ変換回路１７の出力値整定タイミングがｔ１からｔ２へ延ばされて、Ｄ／Ａ変換回路１７の実効処理時間が充分とれるようになると、第１積分器１２に対して入力される信号の雑音レベルを第２積分器１４の入力信号の雑音レベルよりも小さくすることができる。その結果、Ａ／Ｄ変換回路全体としての変換精度を高めることができる。
【００２８】
なお、ＤＥＭ回路を挿入しない帰還系の遅延ｔｄが小さい場合におけるＡ／Ｄ変換回路の出力ディジタル波形は、図４（Ａ）のようになる。これに対し、ＤＥＭ回路を挿入するとこれによって帰還系の遅延ｔｄが大きくなって、Ｄ／Ａ変換回路１８のデータ入力タイミングｔ０が図３のｔ１よりも後になった場合におけるＡ／Ｄ変換回路の出力ディジタル波形は、図４（Ｂ）のようになる。このとき、出力信号には信号帯域に非常に大きな雑音が存在し、出力波形Ｂは図４（Ａ）の波形とはかけ離れたものとなり、もはやＡ／Ｄ変換回路は正常に機能しなくなるので、ＤＥＭ回路の挿入により帰還系の遅延ｔｄが大きくなってＤ／Ａ変換回路１８のデータ入力タイミングｔ０がｔ１よりも後になるのは回避しなければならない。
【００２９】
次に、帰還系の遅延ｔｄを最小限に抑えることができるＤＥＭ回路とそれを用いたΣΔ型のＡ／Ｄ変換回路の実施例を、図５および図６を用いて説明する。この実施例においては、帰還系の遅延ｔｄを小さくできるので、従来のΣΔ型のＡ／Ｄ変換回路と同様なタイミングで動作させても良いが、図３に示されているタイミングで動作させることによってローカルＤ／Ａ変換回路１７における実効処理時間に余裕を持たせてＡＤ変換精度を高めるようにしても良い。
【００３０】
図５に示されているＡ／Ｄ変換回路は、２次のΣ△変調方式とされ、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。
この実施例のΣ△型Ａ／Ｄ変換回路は、アナログ入力信号Ｖｉｎと帰還信号Ｖｆ１との差分をとる第１加算回路１１と、該第１加算回路１１の出力の積分を行なう第１積分回路１２と、該第１積分回路１２の出力Ａ１と帰還信号Ｖｆ２との差分をとる第２加算回路１３と、該第２加算回路１３の出力の積分を行なう第２積分回路１４と、該第２積分回路１４の出力を量子化（ディジタル信号化）する量子化回路１５と、該量子化回路１５の出力をエンコードするエンコーダ１６と、量子化回路１５の出力をそれぞれＤ／Ａ変換して第１加算回路１１と第２加算回路１２へ供給する第１のローカルＤ／Ａ変換回路（ＤＡＣ１）１７と第２のローカルＤ／Ａ変換回路（ＤＡＣ２）１８と、量子化回路１５とローカルＤ／Ａ変換回路１７，１８との間に設けられたＤＥＭ（ダイナミック・エレメント・マッチング）回路１９とにより構成されている。
【００３１】
ＤＥＭ回路１９は、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止するための回路であり、量子化回路１５から出力される温度計符号のような信号を所定のアルゴリズムにて変換してＤ／Ａ変換回路１７，１８へ供給する。温度計符号信号とは、量を表わす値が小さい方から０００００１，００００１１，０００１１１……１１１１１１のように、ＬＳＢ（もしくはＭＳＢ）の側から連続する“１”の数で値の大小関係を示すものである。ＤＥＭ回路１９における変換アルゴリズムとしては種々のものが提案されているが、最も一般的なものはＤＷＡ（データ・ウェイテッド・アベレージング）と呼ばれるアルゴリズムである。このアルゴリズムを８個のエレメントからなるＤ／Ａ変換回路に適用した場合について、図６を用いて説明する。
【００３２】
ＤＷＡアルゴリズムは、これを適用しない場合は、図６（Ａ）のように温度計符号の入力信号をエレメント０の側から順に割り当てられるものが、適用した場合には、図６（Ｂ）のように、ある入力の次の入力の際には直前の入力で使用されなかったエレメントのうち最小のものから順に割り当て、最後のエレメント７まで行った時は最初のエレメント０に戻るようにする方式である。これにより、各エレメントの使用回数が平均化され、仮に各エレメントにばらつきがあっても、そのばらつきによるノイズを入力信号の周波数帯域よりも高い周波数領域に拡散させ、周波数帯域でのノイズを低減することができる。
【００３３】
図７は、２つの積分回路を有する２次の変調方式のΣΔ型Ａ／Ｄ変換回路が理想的な特性を有すると仮定した場合に、Ａ／Ｄ変換出力をＤＦＴ（離散フーリエ変換）解析した結果を、サンプリング周波数を１とする正規化周波数を横軸にとって各周波数での振幅の大きさを表わしたものである。オーバーサンプリング型Ａ／Ｄ変換回路では、入力信号の周波数に対してサンプリング周波数は充分に高くされるため、図７においては、入力信号は「０」の近傍に振幅ピークＡとして現われる。横軸は正規化周波数であるので、０．５はナイキスト周波数に相当する。なお、ＤＦＴ解析では、振幅分布は０．５を中心に左右対称になるので、図７には半分のみ示してある。
【００３４】
図８は、ＤＥＭ回路１９を設けない２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路１７，１８を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅の大きさを表わしたものである。図８と図７を比較すると明らかなように、ＤＥＭ回路１９を設けないΣΔ型Ａ／Ｄ変換回路の特性を表わす図８においては、正規化周波数で０〜０．０５の範囲に相当する信号帯域に近い周波数領域において、図７よりも振幅レベルが大きいつまりノイズフロアが上昇していることが分かる。
【００３５】
図９は、ＤＥＭ回路１９を設けた２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路１７，１８を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅の大きさを表わしたものである。図９と図８を比較すると明らかなように、ＤＥＭ回路１９を設けたΣΔ型Ａ／Ｄ変換回路の特性を表わす図９においては、正規化周波数で０〜０．０５の範囲に相当する信号帯域に近い周波数領域において、図８よりも振幅レベルが小さいつまりノイズフロアが低下していることが分かる。一方、信号帯域から離れた周波数領域では図９の方が、振幅が全体的に高くなっており、このことからローカルＤ／Ａ変換回路１７，１８の構成要素の不整合に起因するノイズが、入力信号の周波数帯域よりも高い周波数領域に拡散されていることが分かる。例えば、図７においては０．４〜０．５の範囲で４０ｄＢに達するピークの数が１つであるが、図９では５つある。
【００３６】
図１０には、ＤＥＭ回路１９の具体的な構成例が示されている。図１０に示されているように、ＤＥＭ回路１９はマトリックス状に配置されたスイッチＳＷ０１〜ＳＷ７７からなるスイッチ回路９１と、これらのスイッチのオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するスイッチ制御回路９２とにより構成されている。特に制限されるものでないが、この実施例では、量子化回路１５の出力が８ビットの場合が示されている。スイッチＳＷ０１〜ＳＷ７７には、各々ＰチャネルＭＯＳＦＥＴあるいはＮチャネルＭＯＳＦＥＴのような単チャネルのＭＯＳＦＥＴを使用することができる。
【００３７】
スイッチ回路９１は、量子化回路１５の出力ｉ０〜ｉ７が入力される８本の入力線Ｌｉ０〜Ｌｉ７と、入力線の数に対応して設けられた８本の出力線Ｌｏ０〜Ｌｏ７と、入力線Ｌｉ０〜Ｌｉ７と出力線Ｌｏ０〜Ｌｏ７のそれぞれ交点に設けられた６４個のスイッチＳＷ０１〜ＳＷ７７とからなる。これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号は８本の出力線Ｌｏ０〜Ｌｏ７のいずれに対しても出力可能にされる。ただし、同一行のスイッチＳＷ０１〜ＳＷ０７……スイッチＳＷ７１〜ＳＷ７７は、スイッチ制御回路９２からのオン・オフ制御信号ＣＳ０〜ＣＳ７によって、いずれか１つがオン状態にされ、１つの入力信号が同時に２つ以上の出力線へ出力されることはない。つまり、オン・オフ制御信号ＣＳ０〜ＣＳ７のうちハイレベルにされるのは１つであり、残りの７つの信号はロウレベルとされる。
【００３８】
さらに、スイッチ制御回路９２からのオン・オフ制御信号ＣＳ０〜ＣＳ７は、各スイッチ行のスイッチに対して１つずつ供給され、かつ隣接するスイッチ列のスイッチに対しては１つずれた状態で供給される。具体的には、１行目のスイッチＳＷ００に供給される制御信号ＣＳ０は２行目のスイッチＳＷ１１と３行目のスイッチＳＷ２２と……８行目のスイッチＳＷ７７とに供給され、１行目のスイッチＳＷ０１に供給される制御信号ＣＳ１は２行目のスイッチＳＷ１２と３行目のスイッチＳＷ２３と……８行目のスイッチＳＷ７０とに供給される。以下同様にして、１行目のスイッチＳＷ０７に供給される制御信号ＣＳ７は２行目のスイッチＳＷ１０と３行目のスイッチＳＷ２１と……８行目のスイッチＳＷ７６のように供給される。
【００３９】
その結果、スイッチ回路９１においてオン状態にされるスイッチは、スイッチマトリックスに対応する制御マトリックスを示す図１１（Ａ）や（Ｂ）において、“１”が立っているものに対応するスイッチとされる。同図より、スイッチ回路９１において同じにオン状態にされるスイッチは、斜め方向に並んだ１列のスイッチであることが分かる。
【００４０】
スイッチ制御回路９２は、量子化回路１５の出力ｉ０〜ｉ７を３ビットのバイナリコードに変換する２進エンコーダ９２１と、クロックφによってカウントアップされる３ビットのカウンタからなるポインタ９２２と、該ポインタ９２２から出力される３ビットのコードをデコードして前記スイッチ回路９１内のスイッチＳＷ０１〜ＳＷ７７のオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するデコーダ９２３と、前記２進エンコーダ９２１でエンコードされた３ビットのコードとポインタ９２２が示す３ビットのコードを加算する加算器９２４とから構成されている。そして、この加算器９２４の加算結果が上記ポインタ９２２にセットされるように構成されている。
【００４１】
また、上記スイッチ制御回路９２を構成する回路のうちポインタ９２２はクロックφに同期して加算器９２４の値を取り込むダイナミックな動作を行ない、エンコーダ９２１とポインタ９２２と加算器９２４はスタティックな動作を行なう。
【００４２】
量子化回路１５の出力ｉ０〜ｉ７を３ビットのバイナリコードに変換する上記２進エンコーダ９２１は、量子化回路１５の出力ｉ０〜ｉ７が温度計符号であるため、出力ｉ０〜ｉ７のうちビットが“１”である信号数Ｎに応じて次の表１のような３ビットのバイナリコードに変換する。
【００４３】
【表１】

Figure 2005026998
【００４４】
ポインタ９２２は初期設定により、値が「０００」にされる。このときデコーダ９２３の出力は、制御信号ＣＳ０〜ＣＳ７のうちＣＳ０のみハイレベルとされＣＳ１〜ＣＳ７はロウレベルとされる。そのため、スイッチ回路９１では、スイッチＳＷ００，ＳＷ１１，ＳＷ２２，ＳＷ３３，ＳＷ４４，ＳＷ５５，ＳＷ６６，ＳＷ７７がオン状態にされ、他のスイッチはすべてオフ状態とされる。これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号ｉ０〜ｉ７は出力線Ｌｏ０〜Ｌｏ７へそのまま出力される。
【００４５】
このとき、入力信号ｉ０〜ｉ７のうちビットが“１”である信号数が図６（Ｂ）の「時刻：１」のように、３つであった場合には、エンコーダ９２１からコード「０１１」が出力される（表１参照）。これが加算器９２４でポインタ９２２のそのときの値（ここでは「０００」）と加算されてポインタ９２２へ戻されるため、次の「時刻：２」におけるポインタ９２２の値は「０１１」となる。すると、デコーダ９２３の出力は、制御信号ＣＳ０〜ＣＳ７のうちＣＳ３のみハイレベルとされＣＳ０〜ＣＳ２，ＣＳ４〜ＣＳ７はロウレベルとされる。そのため、スイッチ回路９１では、スイッチＳＷ０３，ＳＷ１４，ＳＷ２５，ＳＷ３６，ＳＷ４７，ＳＷ５０，ＳＷ６１，ＳＷ７２がオン状態にされ、他のスイッチはすべてオフ状態とされる。
【００４６】
これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号ｉ０〜ｉ７は３本ずれた出力線へ出力される。そのため、ｉ０はＬｏ３へ、ｉ１はＬｏ４へ、ｉ２はＬｏ５へ、ｉ３はＬｏ６へ、ｉ４はＬｏ７へ、ｉ５はＬｏ０へ、ｉ６はＬｏ１へ、そしてｉ７はＬｏ２ヘそれぞれ出力される。つまり、図６（Ｂ）の「時刻：２」のように３要素ずれた出力とされる。このとき、入力信号ｉ０〜ｉ７のうちビットが“１”である信号数が図６（Ｂ）の「時刻：２」のように、４つであった場合には、エンコーダ９２１からコード「１００」が出力される（表１参照）。
【００４７】
このコード「１００」が加算器９２４でポインタ９２２のそのときの値（ここでは「０１１」）と加算されてポインタ９２２へ戻されるため、次の「時刻３」におけるポインタ９２２の値は「１１１」となる。すると、デコーダ９２３の出力は、制御信号ＣＳ０〜ＣＳ７のうちＣＳ７のみハイレベルとされＣＳ０〜ＣＳ６はロウレベルとされる。そのため、スイッチ回路９１では、スイッチＳＷ０７，ＳＷ１０，ＳＷ２１，ＳＷ３２，ＳＷ４３，ＳＷ５４，ＳＷ６５，ＳＷ７６がオン状態にされ、他のスイッチはすべてオフ状態とされる。
【００４８】
これにより、入力線Ｌｉ０〜Ｌｉ７に入力された信号ｉ０〜ｉ７は７本ずれた出力線へ出力される。そのため、ｉ０はＬｏ７へ、ｉ１はＬｏ０へ、ｉ２はＬｏ１へ、ｉ３はＬｏ２へ、ｉ４はＬｏ３へ、ｉ５はＬｏ４へ、ｉ６はＬｏ５へ、そしてｉ７はＬｏ６ヘそれぞれ出力される。つまり、図６（Ｂ）の「時刻：３」のように７要素ずれた出力とされる。
【００４９】
従来のΣΔ型Ａ／Ｄ変換器においてはＤＥＭ回路は論理ゲート回路で構成されていたため信号の遅延が大きかったが、この実施例のＤＥＭ回路１９は、以上のようにスイッチ回路９１とそれを制御するスイッチ制御回路９２とから構成されているため、信号の遅延を生じることなく量子化回路の出力のビットをバレルシフトした信号を後段のローカルＤ／Ａ変換回路へ渡すことができる。
【００５０】
なお、この実施例のＤＥＭ回路１９は、図１２（Ａ）に示すように、スイッチ制御回路９２が量子化回路１５の出力ｉ０〜ｉ７に基づいてスイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するように構成されているが、これに限定されるものでない。スイッチ回路９１を通過した前と後で、量子化回路１５の出力ｉ０〜ｉ７は基本的には変わらないので、例えば、図１２（Ｂ）や（Ｃ）に示すように、スイッチ制御回路９２がスイッチ回路９１を通過した後の信号や、スイッチ回路９１を通過した前と後の信号に基づいて、スイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７を生成するように構成することも可能である。
【００５１】
さらに、スイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７を、量子化回路１５の出力ｉ０〜ｉ７に基づかないで生成する図１２（Ｄ）に示すような構成も可能である。このような方式は、図１３に示すように、スイッチ制御回路９２を、ランダム値発生回路９２５とデコーダ９２３とから構成するような場合である。デコーダ９２３はランダム値発生回路９２５が発生する値に応じてスイッチ回路９１に対するオン・オフ制御信号ＣＳ０〜ＣＳ７のうちいずれか１つをハイレベル“１”とし、残りをロウレベル“０”にする。かかかる方式を適用した場合にも、比較的長い時間に着目すると各エレメントの使用回数が平均化され、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止することができる。
【００５２】
次に、ＤＥＭ回路の他の構成例を、図１４〜図１９を用いて説明する。図１４はＤＥＭ回路を構成するスイッチ回路９１の他の例を示す。
この実施例のスイッチ回路は、１ビットシフタからなるローカルシフト回路９１１と、図１１のスイッチ回路９１よりも規模の小さなスイッチマトリックス９１２とから構成されている。ローカルシフト回路９１１は、入力線Ｌｉ０〜Ｌｉ７の信号を各々隣接する信号線に１ビットだけずらす回路であり、かかる回路は例えば図１５に示されているように、本来の信号入力線Ｌｉ０〜Ｌｉ７上に設けられたスイッチ素子ＳＷｉ１０〜ＳＷｉ１７と、隣接信号線間に設けられたスイッチ素子ＳＷｉ２０〜ＳＷｉ２７とから構成することができる。
【００５３】
これらのスイッチ素子をオン、オフ制御する信号は、図１１に示されているスイッチ制御回路９２と同様な構成からなる回路により生成することができる。オン、オフ制御信号は、ＣＳとその反転信号／ＣＳのみであり、対をなすスイッチ素子ＳＷｉ１０とＳＷｉ２０、ＳＷｉ１１とＳＷｉ２１、……ＳＷｉ１７とＳＷｉ２７は、互いに一方がオン状態にされるときは、他方はオフ状態とされる。
【００５４】
スイッチマトリックス９１２は、図１６に示されているように、奇数番目の入力線Ｌｉ０，Ｌｉ２……Ｌｉｎ−２と奇数番目の出力線Ｌｏ０，Ｌｏ２……Ｌｏｎ−２との間に設けられたスイッチＳＷ００，ＳＷ０２……と、偶数番目の入力線Ｌｉ１，Ｌｉ３……Ｌｉｎ−１と偶数番目の出力線Ｌｏ１，Ｌｏ３……Ｌｏｎ−１との間に設けられたスイッチＳＷ１１，ＳＷ１２……とから構成される。これにより、スイッチマトリックス９１２のスイッチの数を図１１のスイッチ回路９１の半分の３２個とすることができる。従って、ローカルシフト回路９１１のスイッチを合わせたトータルのスイッチの数も４８個であり、図１０の回路の６４個に比べて少なくなる。
【００５５】
上記ローカルシフト回路９１１は、スイッチマトリックス９１２の入力側でなく出力側に設けても良い。また、図１４のローカルシフト回路９１１の前段もしくは後段に、２ビットシフトさせるビットシフタを設ければ、スイッチマトリックス９１２のスイッチ数をさらに半減させることができる。このような２のｎ乗のビットシフトを行うローカルシフタを直列にｎ段設ける（例えばｎ＝３であれば、１ビット、２ビット、４ビットのローカルシフタを用いる）ことで、スイッチマトリックス９１２のスイッチ数を削減することができる。これにより、スイッチマトリックス９１２を構成するスイッチの数をさらに減らすことが可能となる。
【００５６】
図１７には、実施例のΣ△型Ａ／Ｄ変換回路におけるＤＥＭ回路１９として使用することが可能な図１２（Ｄ）に示すビット変換回路の例が示されている。この実施例では、スイッチ回路９１は入力線Ｌｉ０と出力線Ｌｏ０，Ｌｏ７との間に設けられたスイッチＳＷ００，ＳＷ０７と、入力線Ｌｉ１と出力線Ｌｏ１，Ｌｏ６との間に設けられたスイッチＳＷ１１，ＳＷ１６と、入力線Ｌｉ２と出力線Ｌｏ２，Ｌｏ５との間に設けられたスイッチＳＷ２２，ＳＷ２５と、……入力線Ｌｉ７と出力線Ｌｏ０，Ｌｏ７との間に設けられたスイッチＳＷ７０，ＳＷ７７のように、２つの対角線上に沿って配置された７×２個のスイッチからなり、一方の対角線に沿った７個のスイッチＳＷ００，ＳＷ１１……ＳＷ７７はスイッチ制御回路９２からの制御信号Ｃ０によって同時にオン、オフされ、他方の対角線に沿った７個のスイッチＳＷ０７，ＳＷ１６……ＳＷ７０はスイッチ制御回路９２からの制御信号Ｃ１によって同時にオン、オフされる。
【００５７】
スイッチ制御回路９２は、一方の入力端子がハイレベル“１”に固定された排他的論理和回路９２６と、該回路の出力を遅延して他方の入力端子にフィードバックする遅延回路９２７と、排他的論理和回路９２６の出力信号をデコードするデコーダ９２３とから構成されている。遅延回路９２７の遅延時間は、スイッチ回路９１への入力信号すなわち量子化回路１５の出力ｉ０〜ｉ７の入力周期に応じた時間に設定される。この実施例のスイッチ制御回路９２では、排他的論理和回路９２６の出力信号は、遅延回路９２７の遅延時間に応じてハイレベルとロウレベルとに交互に変化する。その結果、デコーダ９２３からは何れか一方がハイレベルで他方がロウレベルの制御信号Ｃ０，Ｃ１が出力される。
【００５８】
これによって、スイッチ回路９１においてオン状態にされるスイッチは、スイッチ回路９１に対応する制御マトリックスを示す図１８（Ａ）と（Ｂ）において、“１”が立っているものに対応するスイッチとされる。つまり、２つの対角線上のスイッチＳＷ００〜ＳＷ７７またはＳＷ０７〜ＳＷ７０のいずか一方が全てオンで、他方は全てオフとなる状態が交互に繰り返される。
【００５９】
従って、この実施例のビット変換回路を使用したＤＥＭ回路は、図１９に示すように、奇数時刻には温度計符号の入力信号をエレメント０の側からエレメント７へ向って順に割り当て、偶数時刻には温度計符号の入力信号をエレメント７の側からエレメント０へ向って順に割り当てるように動作する。この実施例においては、８種類の温度計符号信号が均等に現われるとすると、比較的長い時間に着目すると各エレメントの使用回数が平均化され、Ｄ／Ａ変換回路１７，１８を構成する素子の製造バラツキによる変換精度低下を防止することができる。また、本実施例は、前記実施例に比べれば素子の製造バラツキによる変換精度低下の抑制効果は小さいものの、スイッチ回路９１を構成するスイッチの数が非常に少なくて済む。
【００６０】
なお、本実施例をＤＥＭ回路に適用した場合、温度計符号信号の「３」以下の現われる頻度の高いシステムではエレメント３やエレメント４の使用頻度が少なくなり、逆に温度計符号信号の「４」以上の現われる頻度の高いシステムではエレメント３やエレメント４の使用頻度が多くなるという若干の偏りが発生するという不具合があるが、実際のシステムではそれほど問題にはならない。
【００６１】
次に、本発明に係るΣ△型Ａ／Ｄ変換回路の他の実施例を、図２０および図２１を用いて説明する。図２０および図２１に示されているＡ／Ｄ変換回路は、３次のΣ△変調方式とされている。
図２０および図２１の実施例のΣ△型Ａ／Ｄ変換回路は、図５の実施例のΣ△型Ａ／Ｄ変換回路を構成する回路に加えて、第２積分回路１４と量子化回路１５との間に、第２積分回路１４の出力と帰還信号Ｖｆ３との差分をとる第３加算回路２１と、該第３加算回路２１の出力の積分を行なう第３積分回路２２とが設けられている。これとともに、量子化回路１５から出力された帰還信号をアナログ信号に変換する第３のローカルＤ／Ａ変換回路（ＤＡＣ３）２３と、帰還経路上のＤＥＭ回路１９の後段に量子化回路１５から出力された信号を半周期〜１周期遅延させる遅延手段２４とが設けられている。
図２０の実施例と図２１の実施例との違いは、この遅延手段２４をローカルＤ／Ａ変換回路２３と１８との間に設けるか、ローカルＤ／Ａ変換回路１８と１７との間に設けるかにある。
【００６２】
図２２には図２０の実施例のΣ△型Ａ／Ｄ変換回路の動作タイミング例が、また図２３には図２１の実施例のΣ△型Ａ／Ｄ変換回路の動作タイミング例が示されている。
図２２より、図２０の実施例のΣ△型Ａ／Ｄ変換回路においては、第１〜第３の積分回路１２，１４，２２におけるサンプルホールドと積分のタイミングをそれぞれクロックφの半周期分ずつずらすことによって、第１積分器１２における積分動作の開始に合わせてローカルＤ／Ａ変換回路１７，１８（ＤＡＣ１，ＤＡＣ２）の出力値が整定しなければならないタイミングがｔ３のように、後へ延ばされる。これにより、帰還系の遅延ｔｄが多少大きくてもＤ／Ａ変換回路１７および１８での実効処理時間が充分とれるようになる。Ｄ／Ａ変換回路２３のデータ入力タイミングは半周期前であるが、前述したように、後段のＤ／Ａ変換回路は前段のＤ／Ａ変換回路に比べて入力に対して許容される雑音レベル条件が緩いので問題はない。
【００６３】
また、図２０の実施例とは遅延手段２４の位置が異なる図２１の実施例のΣ△型Ａ／Ｄ変換回路においては、図２３より、ローカルＤ／Ａ変換回路１８（ＤＡＣ２）のデータの入力タイミングが図２０の実施例よりも半周期だけ前にずれるが、第１積分器１２における積分動作の開始に合わせてローカルＤ／Ａ変換回路１７の出力値が整定しなければならないタイミングがｔ３のように後へ延ばされることにより、帰還系の遅延ｔｄが多少大きくても少なくともＤ／Ａ変換回路１７での実効処理時間が充分とれるようになる。その結果、回路全体としての変換精度が高くなる。
【００６４】
本実施例では、全ての積分器が前段積分器の動作タイミングと半周期ずれた場合を示したが、最も精度を必要とする第１積分器１２に対しＤ／Ａ変換器の実効処理時間が取れるようにすればよく、第１積分器１２、第２積分器１４の動作タイミングは同じで、第３積分器２２のみ半周期ずらすように構成してもよい。
【００６５】
次に、上記実施例のΣ△型Ａ／Ｄ変換回を、ＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣおよび無線通信システムの構成例を、図２４を用いて説明する。
図２４に示されているように、この実施例の無線通信システムは信号電波の送受信用アンテナ１００、送受信切り替え用のスイッチ１１０、受信信号から不要波を除去するＳＡＷフィルタなどからなる高周波フィルタ１２０ａ〜１２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）１３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信データをＩ，Ｑ信号に変換したり高周波ＩＣ２００を制御したりするベースバンド回路３００などで構成される。高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成される。
【００６６】
特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の通信方式による４つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、高周波フィルタは、ＧＳＭ８５０の周波数帯の受信信号を通過させるフィルタ１２０ａと、ＧＳＭ９００の周波数帯の受信信号を通過させるフィルタ１２０ｂと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ１２０ｃと、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ１２０ｄとが設けられている。
【００６７】
本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路ＣＴＣとで構成される。
【００６８】
受信系回路ＲＸＣは、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１０ａ，２１０ｂ，２１０ｃ，２１０ｄと、高周波発振回路（ＲＦＶＣＯ）２５０で生成された局部発振信号φＲＦを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１１ａ，２１１ｂと、ロウノイズアンプ２１０ａ，２１０ｂで増幅されたＧＳＭ系の受信信号に分周移相回路２１１で生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路２１２ａと、ロウノイズアンプ２１０ｃ，２１０ｄで増幅されたＤＣＳとＰＣＳ系の受信信号に分周移相回路２１１ｂで生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路２１２ｂと、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路３００へ出力する各周波数帯に共通の高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂ内のアンプの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３と、高利得増幅部２２０Ａ，２２０Ｂで増幅されたＩ，Ｑ信号をそれぞれ例えば３ビットのディジタル信号に変換するＡ／Ｄ変換回路２３１Ａ，２３１Ｂと、変換された３ビットの時間軸方向に高い解像度を有する信号を１４ビットの電圧方向に高い解像度を有する信号に変換するデシメーションフィルタ回路２３２Ａ，２３２Ｂなどからなる。３ビットの信号を１４ビットの低周波数の信号に変換することにより、高周波ＩＣ２００からベースバンド回路３００へのデータの転送速度を落とすことができる。
【００６９】
高利得増幅部２２０Ａは、複数のロウパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段に利得が固定のアンプＡＭＰ１が接続された構成を有しており、復調されたＩ信号を不要波を除去しつつ所定の振幅レベルまで増幅する。高利得増幅部２２０Ｂも同様に、複数のロウパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段に利得が固定のアンプＡＭＰ２が接続された構成を有しており、復調されたＱ信号を所定の振幅レベルまで増幅する。
【００７０】
オフセットキャンセル回路２１３は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）と、これらのＡ／Ｄ変換回路による変換結果に基づき、対応する利得制御アンプＰＧＡ１１〜ＰＧＡ２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤ／Ａ変換回路（ＤＡＣ）と、これらのＡ／Ｄ変換回路（ＡＤＣ）とＤ／Ａ変換回路（ＤＡＣ）を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。デシメーションフィルタ回路２３２Ａ，２３２Ｂにより変換された１４ビットのディジタルＩ，Ｑ信号は、ディジタルインタフェース回路２４０を介してベースバンドＬＳＩ３００へ出力される。
【００７１】
送信系回路ＴＸＣは、図示しないが、ベースバンド回路３００から供給されるＩ信号とＱ信号により変調をかける変調回路と、変調された信号を送信周波数の信号にアップコンバートする周波数変換回路とが設けられている。アップコンバートされた送信信号はパワーモジュール１３０により電力増幅され、フィルタ１４１，１４２により不要波を除去された後、切替えスイッチ１１０を経てアンテナ１００に供給される。特に制限されるものでないが、パワーモジュールには、ＧＳＭ系の送信信号を増幅するパワーアンプ１３１と、ＤＣＳとＰＣＳ系の送信信号を増幅するパワーアンプ１３２とが設けられている。ＧＳＭ方式では、送信と受信は時間的に別々に行なわれるので、ＲＦ−ＶＣＯ２５０を受信系回路ＲＸＣと送信系回路ＴＸＣの共通の発振回路として使用するように構成することも可能である。
【００７２】
また、この実施例の高周波ＩＣ２００のチップ上には、チップ全体を制御する制御回路２６０と、基準発振信号φｒｅｆを生成する基準発振回路（ＶＣＸＯ）２６１と、該基準発振信号φｒｅｆに基づいて前記Ａ／Ｄ変換回路２３１Ａ，２３１Ｂの動作タイミングを与えるクロック信号φや制御回路２６０により生成されるチップ内部の制御信号の基準となるクロック信号を生成するタイミング発生回路２６２とが設けられている。
【００７３】
なお、基準発振信号φｒｅｆは周波数精度の高いことが要求されるため、基準発振回路２６１には外付けの水晶振動子が接続される。基準発振信号φｒｅｆとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は、汎用部品であり容易に手に入れることができるためである。
【００７４】
制御回路２６０には、ベースバンドＬＳＩ３００から同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてのロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、チップ内部の制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。ベースバンドＬＳＩ３００はマイクロプロセッサなどから構成される。
【００７５】
本実施例の高周波ＩＣ２００においては、受信系回路の最終段にＡ／Ｄ変換回路を設けてＩ，Ｑ信号をディジタル化するようにしているため、ベースバンド回路３００への伝送ロスがなく、Ｓ／Ｎを向上させることができる。また、ディジタルＩ，Ｑ信号を受けるベースバンド回路３００側においてディジタルフィルタ処理などを行なうように構成することで、高利得増幅部２２０Ａ，２２０Ｂではそれほど高いゲインで受信信号を増幅してノイズを除去しなくても精度の高い受信データを得ることができるようになるので、高利得増幅部２２０Ａ，２２０Ｂの多段接続されている利得制御アンプとフィルタを簡略化することができ、これによりチップサイズの低減が可能になる。
【００７６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、実施例においては２次および３次のΣ△型Ａ／Ｄ変換回路について説明したが、本発明は、４次以上の変調方式のΣ△型Ａ／Ｄ変換回路にも適用することができる。また、実施例においては、各積分回路におけるサンプルホールド動作と積分動作が、デューティがほぼ５０％のクロック信号φのパルス期間に応じてほぼ同一時間内に実行されるように構成されているが、デューティが５０％でないクロック信号を用いて例えば積分動作をサンプルホールド動作よりも長い時間かけて行なうまたはその逆に行なうように構成することも可能である。
【００７７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機のような無線通信システムに用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、ΣΔ型Ａ／Ｄ変換器やバレルシフタを内蔵した通信用以外の半導体集積回路に対しても本発明を適用することができる。
【００７８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、２個以上の積分器を有し各積分器に対応してそれぞれ量子化回路の出力をＤ／Ａ変換するＤ／Ａ変換器が設けられた２次以上のΣΔ型Ａ／Ｄ変換器において、フィードバック経路での遅延を低減しＡ／Ｄ変換精度を高めることができる。
【００７９】
また、本発明に従うと、ΣΔ型Ａ／Ｄ変換器のフィードバック経路に設けられるＤＥＭ回路を構成するのに好適な信号遅延量の少ないビット変換回路を実現することできる。
【００８０】
さらに、受信系回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器を有する通信用半導体集積回路において、Ｉ，Ｑ信号を精度良くディジタル信号に変換して出力することができるという効果がある。
【図面の簡単な説明】
【図１】本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第１の実施例の機能ブロック図である。
【図２】上記ΣΔ型Ａ／Ｄ変換器における積分回路の具体例を示す回路図である。
【図３】第１の実施例のΣΔ型Ａ／Ｄ変換回路の動作タイミングを示すタイミングチャートである。
【図４】（Ａ）はＤＥＭ回路を挿入しないフィードバック系の遅延ｔｄが小さい場合におけるＡ／Ｄ変換回路の出力ディジタル波形を示す波形図、（Ｂ）はＤＥＭ回路を挿入したフィードバック系の遅延ｔｄが大きい場合におけるＡ／Ｄ変換回路の出力ディジタル波形を示す波形図である。
【図５】本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第２の実施例の機能ブロック図である。
【図６】（Ａ）はＤＷＡアルゴリズムを適用しない場合のローカルＤ／Ａ変換回路における入力の例を示す説明図、（Ｂ）はＤＷＡアルゴリズムを適用した場合のローカルＤ／Ａ変換回路における入力の例を示す説明図である。
【図７】２次の変調方式のΣΔ型Ａ／Ｄ変換回路が理想的な特性を有すると仮定した場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅レベルを表わした周波数特性図である。
【図８】ＤＥＭ回路を設けない２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅レベルを表わした周波数特性図である。
【図９】ＤＥＭ回路を設けた２次の変調方式のΣΔ型Ａ／Ｄ変換回路において、ローカルＤ／Ａ変換回路を構成する電流源や容量などの要素が製造バラツキで不整合を起こしている場合に、Ａ／Ｄ変換出力をＤＦＴ解析した結果を、正規化周波数を横軸にとって各周波数での振幅レベルを表わした周波数特性図である。
【図１０】ＤＥＭ回路の具体的な構成例を示す回路構成図である。
【図１１】（Ａ）〜（Ｃ）は図１０のスイッチ回路を構成するスイッチマトリックスのオン・オフ状態の例を示す説明図である。
【図１２】（Ａ）〜（Ｄ）は図１０のスイッチ制御回路へ入力される信号の取り出し方（入力信号がない場合を含む）の例を示す説明図である。
【図１３】図１２（Ｄ）の方式に対応したスイッチ制御回路の構成例を示すブロック図である。
【図１４】ＤＥＭ回路を構成するスイッチ回路の他の例を示す構成図である。
【図１５】図１４のスイッチ回路のビットシフタの具体例を示す回路図である。
【図１６】図１４のスイッチ回路のスイッチマトリックスの具体例を示す回路図である。
【図１７】ＤＥＭ回路として使用することが可能なビット変換回路の例を示す回路構成図である。
【図１８】図１７のビット変換回路のスイッチ回路を構成するスイッチのオン・オフ状態の例を示す説明図である。
【図１９】図１７のビット変換回路をＤＥＭ回路として使用した場合の各エレメントの使用状態を、時間を追って示した説明図である。
【図２０】本発明にかかるΣ△変調方式のＡ／Ｄ変換回路の第３の実施例の機能ブロック図である。
【図２１】図２０のΣ△型Ａ／Ｄ変換回路の変形例を示すブロック図である。
【図２２】図２０のΣ△型Ａ／Ｄ変換回路の動作タイミングを示すタイミングチャートである。
【図２３】図２１のΣ△型Ａ／Ｄ変換回路の動作タイミングを示すタイミングチャートである。
【図２４】実施例のΣ△型Ａ／Ｄ変換回を、ＲＦ−ＩＣに内蔵されて復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣおよび無線通信システムの構成例を示すブロック図である。
【符号の説明】
１１，１３，２１ 加算回路
１２，１４，２２ 積分回路
１５ 量子化回路
１６ エンコーダ
１７，１８，２３ ローカルＤ／Ａ変換回路
１９ ＤＥＭ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a bit shift circuit for shifting a signal transmitted in parallel by a plurality of signal lines to another signal line, an analog-digital (A / D) conversion circuit for converting an analog signal into a digital signal, and a semiconductor The present invention relates to a ΣΔ (sigma delta) type A / D conversion circuit suitable for being realized by an integrated circuit and a technology effective for use in a communication semiconductor integrated circuit incorporating the same.
[0002]
[Prior art]
Currently, a wireless communication system such as a cellular phone generally includes a semiconductor integrated circuit (RF-IC) having a modulation function of a transmission signal and a demodulation function of a reception signal, and an I signal having an in-phase component with respect to a fundamental wave and transmission data. A semiconductor integrated circuit such as a baseband circuit that converts the I and Q signals demodulated from the received signal into a quadrature component Q signal and restores the data by processing the signal, and amplifies the transmission signal to output from the antenna The power module includes a power amplifier, an impedance matching circuit, a filter, and the like. Conventionally, I and Q signals transmitted between the RF-IC and the baseband LSI are often analog signals.
[0003]
The present inventors examined the transmission of I and Q signals as digital signals between the RF-IC and the baseband LSI. By digitizing the I and Q signals, the S / N can be improved, and in the RF-IC reception system circuit, the high gain amplifier circuit and the filter provided in the subsequent stage of the demodulation circuit are simplified to reduce the chip size. This is because it becomes possible to reduce this.
[0004]
Conventionally, various types of A / D converters such as a successive approximation type and an oversample type have been developed. In general, when an analog input signal is converted into a digital signal by an A / D converter, the S / N (Signal to Noise Ratio) characteristics near the signal frequency can be improved by increasing the sampling frequency. The oversampling A / D converter is a system in which the S / N characteristic is improved by increasing the oversampling ratio (the ratio of the Nyquist (1/2 of the sampling frequency) frequency to the frequency of the signal band).
[0005]
The oversampled A / D converter can be roughly classified into a Δ (delta) modulation method, a ΣΔ modulation method, and a mixed method thereof. Of these, the ΣΔ modulation method integrates the difference between the output signal and the input signal with an integrator, and performs feedback control so that the output of the integrator is minimized. In this ΣΔ modulation method, the S / N characteristic can be further improved by increasing the order of analog integration, that is, the number of integrators. That is, every time the order of analog integration is increased by one, a noise shaping characteristic (noise shaping) almost inversely proportional to the square of the oversampling ratio can be expected.
[0006]
As an A / D converter built in the RF-IC and which converts the I and Q signals demodulated by the demodulation circuit into a digital signal, the present inventors have used an oversampling type in terms of modulation accuracy and conversion speed. It was considered that an A / D converter, in particular, a ΣΔ modulation type A / D converter (hereinafter referred to as a ΣΔ A / D converter) was suitable. As an invention relating to the ΣΔ A / D converter, for example, the invention described in Patent Document 1 is also used. The I and Q signals incorporated in the RF-IC and demodulated by the demodulation circuit are converted into digital signals and converted into a baseband. As an invention which is transmitted to a circuit, there is an invention described in Patent Document 2, for example.
[0007]
[Patent Document 1]
Japanese Patent Laid-Open No. 2001-274585
[Patent Document 2]
JP 2002-368621 A
[0008]
[Problems to be solved by the invention]
According to a study by the present inventors, the ΣΔ A / D converter that converts the I and Q signals built in the RF-IC and demodulated by the demodulation circuit into a digital signal has an effective resolution of several tens of bits. And a signal band of several hundred kHz is necessary. In the ΣΔ A / D converter, in order to increase the resolution, the number of bits of the quantization circuit, the order of integration, and the oversample ratio (ratio of Nyquist frequency to signal band) may be increased. However, in the RF-IC, since the frequency of the internal clock is not so high as several tens of MHz, the oversample ratio cannot be increased. Further, when the order of integration is increased, there are problems that the stability of the system is lowered and the power consumption is increased.
[0009]
Therefore, it is conceivable to increase the number of bits of the quantization circuit. However, if the number of bits of the quantization circuit is increased, the number of bits of the local D / A conversion circuit provided on the feedback path must also be increased. When the number of bits of the local D / A converter circuit increases, a conversion error occurs due to manufacturing variations of unit elements such as a current source and a capacitor element constituting the local D / A converter circuit. There is a problem that the D conversion accuracy and the effective resolution are lowered.
[0010]
As a technique for correcting conversion errors due to manufacturing variations of unit elements such as current sources and capacitive elements constituting the local D / A conversion circuit, the output of the quantization circuit is bit-shifted by using a barrel shifter. A technique called DEM (Dynamic Element Matching) is known in which mismatch is diffused as noise in the Nyquist frequency and noise in the signal band is reduced by a noise shaping effect (see, for example, Patent Document 1).
[0011]
However, since the DEM circuit in the prior invention is composed of logic gates, gate delay occurs. In a system where the conversion speed is not so required, such gate delay is not so much a problem. However, in the A / D converter for converting the I and Q signals in the RF-IC examined by the present inventors, a slight amount generated in the DEM circuit. It has been found that the A / D conversion accuracy may be lowered due to the delay.
[0012]
An object of the present invention is to provide a semiconductor integrated circuit including a ΣΔ A / D converter that can reduce delay in a feedback path and increase A / D conversion accuracy.
Another object of the present invention is to provide a bit conversion circuit with a small amount of signal delay and a semiconductor integrated circuit incorporating a ΣΔ A / D converter using the bit conversion circuit with high A / D conversion accuracy.
Another object of the present invention is to provide a communication semiconductor integrated circuit capable of converting I and Q signals demodulated by a receiving system circuit into digital signals with high accuracy and outputting them.
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0013]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
That is, in the first invention of the present application, the second or higher order is provided with a D / A converter having two or more integrators and D / A converting the output of the quantization circuit corresponding to each integrator. In the semiconductor integrated circuit incorporating the Nth order ΣΔ A / D converter (N is a natural number of 2 or more), the operations of the nth integrator (1 ≦ n ≦ N−1) and the n + 1th integrator are clocked. The input signal is sampled by the (n + 1) -th integrator when the n-th integrator is performing an integration operation by shifting by a half period of the signal.
[0014]
According to the above-described means, even if there is a delay in the D / A converter, the timing at which the output of the D / A converter corresponding to the integrator preceding the nth integrator needs to be settled is half a cycle later. Therefore, the low-accuracy signal is not input to the integrator before the n-th integrator due to the operation delay of the D / A converter, thereby improving the A / D conversion accuracy.
[0015]
In the second invention of the present application, the bit conversion circuit is constituted by a plurality of switch elements connected between the input line and the output line, and a control circuit for controlling on / off of these switch elements. Is. According to such means, a bit conversion circuit with a small signal delay can be realized, and the bit conversion circuit is used as a DEM circuit provided on the feedback path of the ΣΔ type A / D converter, thereby reducing the signal delay. The output accuracy of the D / A converter corresponding to one integrator can be increased, and the A / D conversion accuracy can be increased.
[0016]
Further, by using the ΣΔ A / D converter configured as described above as means for converting the I and Q signals demodulated in the receiving system circuit of the wireless communication system into digital signals, the AD conversion accuracy is improved. The chip size can be reduced by simplifying the high gain amplifying circuit and the filter provided in the subsequent stage of the demodulating circuit.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a first embodiment of the ΣΔ modulation type A / D conversion circuit according to the present invention.
The A / D conversion circuit shown in FIG. 1 is a second-order ΣΔ modulation method and is not particularly limited, but is formed on a single semiconductor substrate such as a single crystal silicon chip by a known semiconductor integrated circuit manufacturing technique. Is done.
[0018]
The ΣΔ A / D converter circuit of the embodiment of FIG. 1 includes a first adder circuit 11 that takes the difference between the analog input signal Vin and the feedback signal Vf1, and a first integrator that integrates the output of the first adder circuit 11. An integrating circuit 12, a second adding circuit 13 for taking a difference between the output A1 of the first integrating circuit 12 and the feedback signal Vf2, a second integrating circuit 14 for integrating the output of the second adding circuit 13, The output of the second integrating circuit 14 is quantized (digital signal), the encoder 16 that encodes the output of the quantizing circuit 15, and the output of the quantizing circuit 15 is D / A converted. A first local D / A conversion circuit (DAC1) 17 and a second local D / A conversion circuit (DAC2) 18 that are supplied to the first addition circuit 11 and the second addition circuit 12 are configured.
[0019]
The quantization circuit 15 compares the output voltage of the second integration circuit 14 with 2 N (N is an integer greater than or equal to 2) reference voltages, and 2 N obtained from the voltage comparison circuit 51. And a latch circuit 52 that latches the raised signals. The output signal of the voltage comparison circuit 51 latched in the latch circuit 52 is encoded into an N-bit signal by the encoder 16 and transmitted to the subsequent circuit as an output signal of the ΣΔ A / D conversion circuit of this embodiment. Is done.
[0020]
At the same time, the output signal of the voltage comparison circuit 51 latched in the latch circuit 52 is also transmitted to the local D / A conversion circuits 17 and 18, and the signal converted into the analog signal by the local D / A conversion circuits 17 and 18. Is supplied to the first adder circuit 11 and the second adder circuit 12 as the feedback signals Vf1 and Vf2. A subtraction circuit that subtracts b from a certain value a can be regarded as an addition circuit that adds -b to a. Therefore, in this specification, the subtraction circuit is referred to as an addition circuit.
[0021]
For example, as shown in FIG. 2, the integrating circuits 12 and 14 include a changeover switch SW1 connected to the input terminal IN, a sampling capacitor Ci connected between the switch SW1 and a ground point, and a difference. It comprises a dynamic amplifier circuit AMP1 and a feedback capacitor Cf connected between the output terminal and the inverting input terminal of the differential amplifier circuit AMP1. First, as shown in FIG. 2A, the switch SW1 is moved to the input terminal IN side. After connecting and taking the input signal into the sampling capacitor Ci, the switch SW1 is controlled to be switched to the differential amplifier circuit AMP1 side as shown in FIG.
[0022]
Next, the operation timing of the ΣΔ A / D converter circuit of this embodiment will be described with reference to FIG.
As shown in FIG. 3, in the ΣΔ type A / D conversion circuit of this embodiment, the first integrator 12 samples the input data signal in the first half T1, T3,. The signal is sampled and held by the first integrator 12 in the second half T2, T4,... Of each period of the clock φ. The second integrator 14 samples and holds the input data signal at the second half T2, T4,..., That is, a half cycle later than the first integrator 12 of each cycle of the clock φ. The signal sampled and held in the first half T3, T5,... Is integrated. Then, the quantization circuit 15 performs a comparison operation in the first half T3, T5,... Of each cycle of the clock φ that is one cycle later than the sampling operation of the first integrator 12, and the second half T4, T6 of each cycle of the clock φ. ... and hold the comparison result.
[0023]
In the conventional ΣΔ A / D converter circuit, generally, the second integrator 14 receives the input signal in the first half T3, T5,... Of the clock φ that is one cycle later than the sample hold period of the first integrator 12. The signal sampled and held is integrated in the second half T4, T6,... Of the clock φ delayed by one cycle. The quantization circuit 15 holds the comparison result in the first half T3, T5,... Of the clock φ delayed by one cycle, and performs the comparison operation in the latter half T4, T6,. Has been. That is, the integration of the second data in the first integrator 12, the integration of the first data in the second integrator 14, and the comparison operation in the comparator are performed at the same timing.
[0024]
In the case of such conventional timing control, the output value must be settled by the time when the local D / A conversion circuits 17 and 18 start the integration operation, that is, by the timing t1 in FIG. Therefore, there is a possibility that the effective processing time in the D / A conversion circuits 17 and 18 cannot be sufficiently secured due to the delay td of the feedback system. Here, if the signal input to the D / A conversion circuits 17 and 18 is delayed due to the delay of the feedback system, the D / A conversion operation in each circuit is completed before the signal level is completely determined. The output will be less accurate. Therefore, the level of the feedback signal from the D / A conversion circuit needs to be determined before the sampling operation starts in each integrator.
[0025]
However, when the quantization circuit 15 is configured with multiple bits, elements of the D / A conversion circuits 17 and 18 between the quantization circuit 15 and the D / A conversion circuits 17 and 18 in FIG. If a circuit called DEM (dynamic element matching) is provided in order to prevent deterioration in conversion accuracy due to manufacturing variations, the delay of the feedback signal increases accordingly, so that the effective processing time in the D / A conversion circuits 17 and 18 is increased. It will be even shorter. The DEM will be described in detail later.
[0026]
On the other hand, in the ΣΔ A / D converter circuit of this embodiment, the integration in the first integrator 12, the integration in the second integrator 14 and the comparison operation in the comparator are performed at the timing shown in FIG. As a result, the timing at which the output value of the D / A conversion circuit 17 has to settle in accordance with the start of the integration operation in the first integrator 12 is extended to the rear as shown by t2. Thereby, even if the delay td of the feedback system is somewhat large, the effective processing time in the D / A conversion circuit 17 can be sufficient. Here, the timing at which the output value of the D / A conversion circuit 18 needs to settle is the same t1 as in the prior art, and it seems that the effective processing time cannot be taken sufficiently.
[0027]
However, the signal input to the second integrator 14 receives a first-order noise shape, whereas the signal input to the first integrator 12 appears as it is in the output signal. The noise level must be lower for the first integrator 12 than for the second integrator 14. That is, the allowable noise level condition for the input is looser for the second integrator 14 than for the first integrator 12. Therefore, as shown in FIG. 3, when the output value settling timing of the D / A conversion circuit 17 is extended from t1 to t2, and the effective processing time of the D / A conversion circuit 17 becomes sufficient, the first integrator The noise level of the signal input to 12 can be made smaller than the noise level of the input signal of the second integrator 14. As a result, the conversion accuracy of the entire A / D conversion circuit can be improved.
[0028]
Note that the output digital waveform of the A / D conversion circuit when the delay td of the feedback system without inserting the DEM circuit is small is as shown in FIG. On the other hand, when the DEM circuit is inserted, the delay td of the feedback system is increased thereby, and the data input timing t0 of the D / A conversion circuit 18 is later than t1 in FIG. The output digital waveform is as shown in FIG. At this time, the output signal has a very large noise in the signal band, the output waveform B is far from the waveform of FIG. 4A, and the A / D converter circuit no longer functions normally. It must be avoided that the delay Td of the feedback system increases due to the insertion of the DEM circuit and the data input timing t0 of the D / A conversion circuit 18 is later than t1.
[0029]
Next, an embodiment of a DEM circuit capable of minimizing the delay td of the feedback system and a ΣΔ A / D conversion circuit using the DEM circuit will be described with reference to FIGS. In this embodiment, since the delay td of the feedback system can be reduced, it may be operated at the same timing as the conventional ΣΔ type A / D conversion circuit, but it is operated at the timing shown in FIG. Thus, the AD processing accuracy may be improved by giving a margin to the effective processing time in the local D / A conversion circuit 17.
[0030]
The A / D conversion circuit shown in FIG. 5 is a second-order ΣΔ modulation method and is not particularly limited, but is formed on a single semiconductor substrate such as a single crystal silicon chip by a known semiconductor integrated circuit manufacturing technique. Is done.
The ΣΔ A / D converter circuit of this embodiment includes a first adder circuit 11 that takes the difference between the analog input signal Vin and the feedback signal Vf1, and a first integrator circuit that integrates the output of the first adder circuit 11. 12, a second adder circuit 13 that takes the difference between the output A1 of the first integrator circuit 12 and the feedback signal Vf2, a second integrator circuit 14 that integrates the output of the second adder circuit 13, and the second A quantizing circuit 15 that quantizes (digital signals) the output of the integrating circuit 14, an encoder 16 that encodes the output of the quantizing circuit 15, and a D / A conversion of the output of the quantizing circuit 15, respectively. A first local D / A conversion circuit (DAC1) 17 and a second local D / A conversion circuit (DAC2) 18 to be supplied to the addition circuit 11 and the second addition circuit 12, a quantization circuit 15, and a local D / A With conversion circuits 17 and 18 It is composed of a DEM (dynamic element matching) circuit 19 provided in.
[0031]
The DEM circuit 19 is a circuit for preventing deterioration in conversion accuracy due to manufacturing variations of elements constituting the D / A conversion circuits 17 and 18, and a signal such as a thermometer code output from the quantization circuit 15 is predetermined. Is converted to the D / A conversion circuits 17 and 18 by the above algorithm. The thermometer sign signal indicates the magnitude relation between the numbers of consecutive “1” s from the LSB (or MSB) side, such as 000001,000011,000111... 111111 from the smaller value representing the quantity. It is. Various conversion algorithms in the DEM circuit 19 have been proposed, but the most common is an algorithm called DWA (data weighted averaging). A case where this algorithm is applied to a D / A conversion circuit composed of eight elements will be described with reference to FIG.
[0032]
When the DWA algorithm is not applied, the input signal of the thermometer code is assigned in order from the element 0 side as shown in FIG. 6 (A), but when applied, as shown in FIG. 6 (B). In the next input of a certain input, the elements that are not used in the previous input are assigned in order from the smallest element, and when the last element 7 is reached, the first element 0 is returned. is there. As a result, the number of times each element is used is averaged, and even if there is a variation in each element, noise due to the variation is diffused to a frequency region higher than the frequency band of the input signal, thereby reducing the noise in the frequency band. be able to.
[0033]
FIG. 7 shows a DFT (Discrete Fourier Transform) analysis of the A / D conversion output when it is assumed that the ΣΔ type A / D conversion circuit of the second-order modulation method having two integration circuits has ideal characteristics. The result represents the magnitude of the amplitude at each frequency with the horizontal axis representing the normalized frequency with a sampling frequency of 1. In the oversampling A / D conversion circuit, the sampling frequency is sufficiently high with respect to the frequency of the input signal, and therefore the input signal appears as an amplitude peak A in the vicinity of “0” in FIG. Since the horizontal axis is the normalized frequency, 0.5 corresponds to the Nyquist frequency. In the DFT analysis, the amplitude distribution is symmetrical with respect to 0.5, so that only a half is shown in FIG.
[0034]
FIG. 8 shows a second-order modulation type ΣΔ A / D converter circuit that does not have a DEM circuit 19, and current sources and capacities constituting the local D / A converter circuits 17 and 18 are mismatched due to manufacturing variations. When the A / D conversion output is generated, the result of the DFT analysis of the A / D conversion output represents the magnitude of the amplitude at each frequency with the normalized frequency as the horizontal axis. As is clear from comparison between FIG. 8 and FIG. 7, in FIG. 8 representing the characteristics of the ΣΔ A / D converter circuit without the DEM circuit 19, a signal corresponding to a range of 0 to 0.05 at the normalized frequency. In the frequency region close to the band, it can be seen that the amplitude level is larger than that in FIG. 7, that is, the noise floor is raised.
[0035]
FIG. 9 shows a second-order modulation type ΣΔ A / D converter circuit provided with a DEM circuit 19, and current sources and capacitors constituting the local D / A converter circuits 17 and 18 are mismatched due to manufacturing variations. When the A / D conversion output is generated, the result of the DFT analysis of the A / D conversion output represents the magnitude of the amplitude at each frequency with the normalized frequency as the horizontal axis. As is clear from comparison between FIG. 9 and FIG. 8, in FIG. 9 showing the characteristics of the ΣΔ type A / D conversion circuit provided with the DEM circuit 19, a signal corresponding to a range of 0 to 0.05 at the normalized frequency In the frequency region close to the band, it can be seen that the amplitude level is smaller than that in FIG. 8, that is, the noise floor is lowered. On the other hand, in the frequency region away from the signal band, the amplitude in FIG. 9 is generally higher, and therefore noise caused by mismatching of the components of the local D / A conversion circuits 17 and 18 is It can be seen that the signal is spread in a frequency region higher than the frequency band of the input signal. For example, in FIG. 7, the number of peaks reaching 40 dB in the range of 0.4 to 0.5 is one, but there are five in FIG.
[0036]
FIG. 10 shows a specific configuration example of the DEM circuit 19. As shown in FIG. 10, the DEM circuit 19 includes a switch circuit 91 including switches SW01 to SW77 arranged in a matrix, and a switch control circuit 92 that generates on / off control signals CS0 to CS7 for these switches. It is comprised by. Although not particularly limited, this embodiment shows a case where the output of the quantization circuit 15 is 8 bits. As the switches SW01 to SW77, single-channel MOSFETs such as P-channel MOSFETs or N-channel MOSFETs can be used.
[0037]
The switch circuit 91 includes eight input lines Li0 to Li7 to which the outputs i0 to i7 of the quantization circuit 15 are input, eight output lines Lo0 to Lo7 provided corresponding to the number of input lines, and inputs It consists of 64 switches SW01 to SW77 provided at the intersections of the lines Li0 to Li7 and the output lines Lo0 to Lo7. As a result, signals input to the input lines Li0 to Li7 can be output to any of the eight output lines Lo0 to Lo7. However, one of the switches SW01 to SW07... SW73 to SW77 in the same row is turned on by the on / off control signals CS0 to CS7 from the switch control circuit 92, and one input signal is two at the same time. There is no output to the above output lines. That is, only one of the on / off control signals CS0 to CS7 is set to the high level, and the remaining seven signals are set to the low level.
[0038]
Further, the on / off control signals CS0 to CS7 from the switch control circuit 92 are supplied one by one to the switches in each switch row, and supplied in a state of being shifted by one to the switches in the adjacent switch row. Is done. Specifically, the control signal CS0 supplied to the switch SW00 in the first row is supplied to the switch SW11 in the second row, the switch SW22 in the third row,..., And the switch SW77 in the eighth row. The control signal CS1 supplied to the switch SW01 is supplied to the switch SW12 in the second row, the switch SW23 in the third row,... Similarly, the control signal CS7 supplied to the switch SW07 in the first row is supplied like the switch SW10 in the second row, the switch SW21 in the third row,..., The switch SW76 in the eighth row.
[0039]
As a result, the switch that is turned on in the switch circuit 91 is a switch corresponding to the one in which “1” stands in FIGS. 11A and 11B showing the control matrix corresponding to the switch matrix. . From the figure, it can be seen that the switches that are turned on in the switch circuit 91 are one row of switches arranged in an oblique direction.
[0040]
The switch control circuit 92 includes a binary encoder 921 that converts the outputs i0 to i7 of the quantization circuit 15 into a 3-bit binary code, a pointer 922 that includes a 3-bit counter that is counted up by the clock φ, and the pointer 922. The decoder 923 that decodes the 3-bit code output from the switch circuit 91 to generate the on / off control signals CS0 to CS7 of the switches SW01 to SW77 in the switch circuit 91, and the 3-bit code encoded by the binary encoder 921 An adder 924 for adding the code and the 3-bit code indicated by the pointer 922 is formed. The addition result of the adder 924 is set to the pointer 922.
[0041]
Of the circuits constituting the switch control circuit 92, the pointer 922 performs a dynamic operation of fetching the value of the adder 924 in synchronization with the clock φ, and the encoder 921, the pointer 922, and the adder 924 perform a static operation. .
[0042]
The binary encoder 921 that converts the outputs i0 to i7 of the quantization circuit 15 into a 3-bit binary code has the bits of the outputs i0 to i7 because the outputs i0 to i7 of the quantization circuit 15 are thermometer codes. It is converted into a 3-bit binary code as shown in Table 1 in accordance with the number of signals N which is “1”.
[0043]
[Table 1]
Figure 2005026998
[0044]
The pointer 922 is set to “000” by default. At this time, only the CS0 of the control signals CS0 to CS7 is set to the high level, and the CS1 to CS7 are set to the low level. Therefore, in the switch circuit 91, the switches SW00, SW11, SW22, SW33, SW44, SW55, SW66, and SW77 are turned on, and all other switches are turned off. As a result, the signals i0 to i7 input to the input lines Li0 to Li7 are output as they are to the output lines Lo0 to Lo7.
[0045]
At this time, when the number of signals whose bit is “1” among the input signals i0 to i7 is 3, as shown in “Time: 1” in FIG. 6B, the code “011” is sent from the encoder 921. Is output (see Table 1). This is added by the adder 924 to the current value of the pointer 922 (here, “000”) and returned to the pointer 922, so that the value of the pointer 922 at the next “time: 2” is “011”. Then, the output of the decoder 923 is set to the high level only for CS3 among the control signals CS0 to CS7, and CS0 to CS2 and CS4 to CS7 are set to the low level. Therefore, in the switch circuit 91, the switches SW03, SW14, SW25, SW36, SW47, SW50, SW61, and SW72 are turned on, and all other switches are turned off.
[0046]
Thereby, the signals i0 to i7 input to the input lines Li0 to Li7 are output to the output lines shifted by three lines. Therefore, i0 is output to Lo3, i1 is output to Lo4, i2 is output to Lo5, i3 is output to Lo6, i4 is output to Lo7, i5 is output to Lo0, i6 is output to Lo1, and i7 is output to Lo2. That is, the output is shifted by three elements as “time: 2” in FIG. At this time, when the number of signals having the bit “1” among the input signals i0 to i7 is four as shown in “Time: 2” in FIG. 6B, the code “100” is sent from the encoder 921. Is output (see Table 1).
[0047]
Since this code “100” is added to the current value of the pointer 922 (here “011”) by the adder 924 and returned to the pointer 922, the value of the pointer 922 at the next “time 3” is “111”. It becomes. Then, the output of the decoder 923 is set to the high level only for the control signal CS0 to CS7, and the CS0 to CS6 are set to the low level. Therefore, in the switch circuit 91, the switches SW07, SW10, SW21, SW32, SW43, SW54, SW65, and SW76 are turned on, and all other switches are turned off.
[0048]
As a result, the signals i0 to i7 input to the input lines Li0 to Li7 are output to the output lines shifted by seven lines. Therefore, i0 is output to Lo7, i1 is output to Lo0, i2 is output to Lo1, i3 is output to Lo2, i4 is output to Lo3, i5 is output to Lo4, i6 is output to Lo5, and i7 is output to Lo6. That is, the output is shifted by 7 elements as “time: 3” in FIG.
[0049]
In the conventional ΣΔ A / D converter, since the DEM circuit is composed of logic gate circuits, the signal delay is large. However, the DEM circuit 19 of this embodiment controls the switch circuit 91 and controls it as described above. Therefore, a signal obtained by barrel-shifting the output bit of the quantization circuit can be passed to the subsequent local D / A conversion circuit without causing a signal delay.
[0050]
Note that in the DEM circuit 19 of this embodiment, as shown in FIG. 12A, the switch control circuit 92 uses on / off control signals CS0 to CS7 to the switch circuit 91 based on the outputs i0 to i7 of the quantization circuit 15. However, the present invention is not limited to this. Before and after passing through the switch circuit 91, the outputs i0 to i7 of the quantization circuit 15 are basically the same. For example, as shown in FIGS. 12B and 12C, the switch control circuit 92 It is also possible to generate the on / off control signals CS0 to CS7 for the switch circuit 91 based on the signal after passing through the switch circuit 91 and the signals before and after passing through the switch circuit 91. .
[0051]
Further, a configuration as shown in FIG. 12D is also possible in which the on / off control signals CS0 to CS7 for the switch circuit 91 are generated without being based on the outputs i0 to i7 of the quantization circuit 15. Such a system is a case where the switch control circuit 92 is composed of a random value generation circuit 925 and a decoder 923 as shown in FIG. The decoder 923 sets one of the on / off control signals CS <b> 0 to CS <b> 7 to the switch circuit 91 to a high level “1” and the rest to a low level “0” according to the value generated by the random value generation circuit 925. Even when such a method is applied, the number of times of use of each element is averaged when attention is paid to a relatively long time, and deterioration in conversion accuracy due to manufacturing variations of elements constituting the D / A conversion circuits 17 and 18 is prevented. Can do.
[0052]
Next, another configuration example of the DEM circuit will be described with reference to FIGS. FIG. 14 shows another example of the switch circuit 91 constituting the DEM circuit.
The switch circuit of this embodiment is composed of a local shift circuit 911 composed of a 1-bit shifter and a switch matrix 912 having a smaller scale than the switch circuit 91 of FIG. The local shift circuit 911 is a circuit that shifts the signals of the input lines Li0 to Li7 to the adjacent signal lines by 1 bit, and such a circuit is, for example, as shown in FIG. 15, the original signal input lines Li0 to Li7. The switch elements SWi10 to SWi17 provided above and the switch elements SWi20 to SWi27 provided between adjacent signal lines can be used.
[0053]
Signals for controlling on / off of these switch elements can be generated by a circuit having a configuration similar to that of the switch control circuit 92 shown in FIG. The on / off control signal is only CS and its inverted signal / CS. When one of the paired switch elements SWi10 and SWi20, SWi11 and SWi21,... SWi17 and SWi27 is turned on, the other Is turned off.
[0054]
As shown in FIG. 16, the switch matrix 912 includes switches provided between the odd-numbered input lines Li0, Li2,... Lin-2 and the odd-numbered output lines Lo0, Lo2,. SW00, SW02... And switches SW11, SW12... Provided between even-numbered input lines Li1, Li3... Lin-1 and even-numbered output lines Lo1, Lo3. Is done. As a result, the number of switches in the switch matrix 912 can be reduced to 32, which is half of the switch circuit 91 in FIG. Therefore, the total number of switches including the switches of the local shift circuit 911 is 48, which is smaller than 64 of the circuit of FIG.
[0055]
The local shift circuit 911 may be provided on the output side instead of the input side of the switch matrix 912. Further, if a bit shifter that shifts by 2 bits is provided at the front stage or the rear stage of the local shift circuit 911 in FIG. 14, the number of switches in the switch matrix 912 can be further halved. By providing n stages of such local shifters for performing n-th bit shift in series (for example, if n = 3, a 1-bit, 2-bit, 4-bit local shifter is used), the switch matrix 912 The number of switches can be reduced. Thereby, the number of switches constituting the switch matrix 912 can be further reduced.
[0056]
FIG. 17 shows an example of the bit conversion circuit shown in FIG. 12D that can be used as the DEM circuit 19 in the ΣΔ A / D conversion circuit of the embodiment. In this embodiment, the switch circuit 91 includes switches SW00 and SW07 provided between the input line Li0 and the output lines Lo0 and Lo7, and switches SW11 and SW11 provided between the input line Li1 and the output lines Lo1 and Lo6. Like SW16, switches SW22 and SW25 provided between the input line Li2 and the output lines Lo2 and Lo5,... Switches SW70 and SW77 provided between the input line Li7 and the output lines Lo0 and Lo7 It consists of 7 × 2 switches arranged along two diagonal lines, and seven switches SW00, SW11... SW77 along one diagonal line are simultaneously turned on by a control signal C0 from the switch control circuit 92. The seven switches SW07, SW16... SW70 along the other diagonal line are turned off and control signals from the switch control circuit 92 At the same time on the 1, it is turned off.
[0057]
The switch control circuit 92 includes an exclusive OR circuit 926 in which one input terminal is fixed to a high level “1”, a delay circuit 927 that delays the output of the circuit and feeds back to the other input terminal, The decoder 923 decodes the output signal of the OR circuit 926. The delay time of the delay circuit 927 is set to a time corresponding to the input signal to the switch circuit 91, that is, the input cycle of the outputs i0 to i7 of the quantization circuit 15. In the switch control circuit 92 of this embodiment, the output signal of the exclusive OR circuit 926 alternately changes between a high level and a low level according to the delay time of the delay circuit 927. As a result, the decoder 923 outputs control signals C0 and C1 in which one of them is at a high level and the other is at a low level.
[0058]
As a result, the switch that is turned on in the switch circuit 91 is a switch corresponding to the one in which “1” stands in FIGS. 18A and 18B showing the control matrix corresponding to the switch circuit 91. The That is, the state where any one of the switches SW00 to SW77 or SW07 to SW70 on the two diagonal lines is all on and the other is all off is alternately repeated.
[0059]
Therefore, as shown in FIG. 19, the DEM circuit using the bit conversion circuit of this embodiment assigns the input signal of the thermometer code in order from the element 0 side to the element 7 at the odd time, and at the even time. Operates so as to sequentially assign the input signals of the thermometer code from the element 7 side to the element 0. In this embodiment, if eight types of thermometer code signals appear evenly, the number of times of use of each element is averaged when attention is paid to a relatively long time, and the elements constituting the D / A conversion circuits 17 and 18 are averaged. It is possible to prevent conversion accuracy from being lowered due to manufacturing variations. Further, although the present embodiment has a smaller effect of suppressing deterioration in conversion accuracy due to device manufacturing variations than the previous embodiment, the number of switches constituting the switch circuit 91 can be very small.
[0060]
When this embodiment is applied to a DEM circuit, the frequency of use of the element 3 and the element 4 is reduced in a system where the frequency of “3” or less of the thermometer code signal appears, and conversely, “4” of the thermometer code signal. There is a problem that a slight bias occurs in the system where the frequency of appearing above is high that the frequency of use of the element 3 and the element 4 is increased, but this is not so much a problem in the actual system.
[0061]
Next, another embodiment of the ΣΔ A / D converter circuit according to the present invention will be described with reference to FIGS. The A / D conversion circuit shown in FIGS. 20 and 21 is a third-order ΣΔ modulation system.
20 and FIG. 21, the ΣΔ type A / D conversion circuit of the embodiment shown in FIG. 5 includes a second integration circuit 14 and a quantization circuit in addition to the circuits constituting the ΣΔ type A / D conversion circuit of the embodiment of FIG. 15 is provided with a third adder circuit 21 that takes the difference between the output of the second integrator circuit 14 and the feedback signal Vf3, and a third integrator circuit 22 that integrates the output of the third adder circuit 21. ing. At the same time, a third local D / A conversion circuit (DAC3) 23 that converts the feedback signal output from the quantization circuit 15 into an analog signal, and an output from the quantization circuit 15 downstream of the DEM circuit 19 on the feedback path. Delay means 24 is provided for delaying the received signal by a half period to one period.
The difference between the embodiment of FIG. 20 and the embodiment of FIG. 21 is that this delay means 24 is provided between the local D / A conversion circuits 23 and 18 or between the local D / A conversion circuits 18 and 17. It is in providing.
[0062]
FIG. 22 shows an operation timing example of the ΣΔ type A / D conversion circuit of the embodiment of FIG. 20, and FIG. 23 shows an operation timing example of the ΣΔ type A / D conversion circuit of the embodiment of FIG. ing.
As shown in FIG. 22, in the ΣΔ type A / D converter circuit of the embodiment of FIG. 20, the sample hold and integration timings in the first to third integration circuits 12, 14, and 22 are each half a cycle of the clock φ. By shifting, the timing at which the output values of the local D / A conversion circuits 17 and 18 (DAC1, DAC2) have to settle in accordance with the start of the integration operation in the first integrator 12 is extended to the rear as t3. It is. As a result, even if the delay td of the feedback system is somewhat large, the effective processing time in the D / A conversion circuits 17 and 18 is sufficient. Although the data input timing of the D / A conversion circuit 23 is a half cycle before, as described above, the rear-stage D / A conversion circuit has a noise level that is allowed for input compared to the previous-stage D / A conversion circuit. There is no problem because the conditions are loose.
[0063]
Further, in the ΣΔ A / D converter circuit of the embodiment of FIG. 21 in which the position of the delay means 24 is different from that of the embodiment of FIG. 20, the data of the local D / A converter circuit 18 (DAC2) is shown in FIG. Although the input timing deviates by a half period before the embodiment of FIG. 20, the timing at which the output value of the local D / A conversion circuit 17 has to settle in accordance with the start of the integration operation in the first integrator 12 is t3. As described above, the effective processing time in at least the D / A conversion circuit 17 is sufficient even if the feedback system delay td is somewhat large. As a result, the conversion accuracy of the entire circuit is increased.
[0064]
In this embodiment, the case where all the integrators deviate from the operation timing of the previous-stage integrator by a half cycle is shown. However, the effective processing time of the D / A converter with respect to the first integrator 12 that requires the most accuracy is shown. The operation timing of the first integrator 12 and the second integrator 14 may be the same, and only the third integrator 22 may be configured to be shifted by a half cycle.
[0065]
Next, the ΣΔ type A / D conversion circuit of the above embodiment is used as an A / D converter which is built in an RF-IC and used as an A / D converter for converting I and Q signals demodulated by a demodulation circuit into digital signals. Configuration examples of the IC and the wireless communication system will be described with reference to FIG.
As shown in FIG. 24, the radio communication system of this embodiment includes a radio wave transmission / reception antenna 100, a transmission / reception switching switch 110, and a high frequency filter 120a to 120a including a SAW filter for removing unnecessary waves from a received signal. 120d, a high-frequency power amplifier circuit (power module) 130 that amplifies the transmission signal, a high-frequency IC 200 that demodulates the reception signal or modulates the transmission signal, converts transmission data into I and Q signals, and controls the high-frequency IC 200 The baseband circuit 300 is configured. The high frequency IC 200 and the baseband circuit 300 are each configured as a semiconductor integrated circuit on separate semiconductor chips.
[0066]
Although not particularly limited, the high frequency IC 200 of this embodiment is configured to be capable of modulating / demodulating signals in four frequency bands by the communication schemes of GSM850, GSM900, DCS1800, and PCS1900. In response to this, the high frequency filter includes a filter 120a that passes a received signal in the GSM850 frequency band, a filter 120b that passes a received signal in the GSM900 frequency band, and a filter that passes a received signal in the DCS1800 frequency band. 120c and a filter 120d that allows a received signal in the frequency band of PCS1900 to pass therethrough are provided.
[0067]
The high-frequency IC 200 according to the present embodiment is roughly composed of a reception system circuit RXC, a transmission system circuit TXC, and a control system circuit CTC composed of circuits common to the transmission / reception system such as other control circuits and clock generation circuits. The
[0068]
The reception circuit RXC is a local oscillation signal generated by the low noise amplifiers 210a, 210b, 210c, and 210d that amplify the reception signals in the respective frequency bands of GSM850, GSM900, DCS1800, and PCS1900, and the high-frequency oscillation circuit (RFVCO) 250. Frequency-dividing phase shift circuits 211a and 211b that divide φRF and generate orthogonal signals that are 90 ° out of phase with each other, and GSM-system received signals amplified by the low noise amplifiers 210a and 210b The mixer circuit 212a that performs demodulation and down-conversion by mixing the generated quadrature signal, and the quadrature generated by the frequency-dividing phase shift circuit 211b to the DCS and PCS received signals amplified by the low noise amplifiers 210c and 210d. Demodulate and down-convert by mixing the signal The mixer circuit 212b for performing the conversion, the high gain amplifying sections 220A and 220B common to the respective frequency bands for amplifying the demodulated I and Q signals and outputting them to the baseband circuit 300, and the high gain amplifying sections 220A and 220B An offset cancel circuit 213 for canceling the input DC offset of the amplifier, and an A / D conversion circuit 231A for converting the I and Q signals amplified by the high gain amplifiers 220A and 220B into, for example, 3-bit digital signals, respectively. 231B, and decimation filter circuits 232A and 232B that convert the converted signal having a high resolution in the time axis direction of 3 bits into a signal having a high resolution in the voltage direction of 14 bits. By converting a 3-bit signal into a 14-bit low-frequency signal, the data transfer rate from the high-frequency IC 200 to the baseband circuit 300 can be reduced.
[0069]
In the high gain amplification section 220A, a plurality of low pass filters LPF11, LPF12, LPF13, LPF14 and gain control amplifiers PGA11, PGA12, PGA13 are alternately connected in series, and an amplifier AMP1 having a fixed gain is connected to the final stage. The demodulated I signal is amplified to a predetermined amplitude level while removing unnecessary waves. Similarly, in the high gain amplifying unit 220B, a plurality of low pass filters LPF21, LPF22, LPF23, LPF24 and gain control amplifiers PGA21, PGA22, PGA23 are alternately connected in series, and an amplifier AMP2 having a fixed gain is provided at the final stage. It has a connected configuration and amplifies the demodulated Q signal to a predetermined amplitude level.
[0070]
The offset cancel circuit 213 is provided corresponding to each of the gain control amplifiers PGA11 to PGA23, and converts an output potential difference between the input terminals into a digital signal in a state where the input terminals are short-circuited. Based on the conversion result of the / D conversion circuit, a D / A conversion circuit that generates an input offset voltage that makes the DC offset of the output of the corresponding gain control amplifiers PGA11 to PGA23 "0" and gives it to the differential input ( And a control circuit for controlling the A / D conversion circuit (ADC) and the D / A conversion circuit (DAC) to perform an offset cancel operation. The 14-bit digital I and Q signals converted by the decimation filter circuits 232A and 232B are output to the baseband LSI 300 via the digital interface circuit 240.
[0071]
Although not shown, the transmission circuit TXC includes a modulation circuit that modulates the I signal and the Q signal supplied from the baseband circuit 300, and a frequency conversion circuit that up-converts the modulated signal to a transmission frequency signal. It has been. The up-converted transmission signal is amplified by the power module 130, unnecessary waves are removed by the filters 141 and 142, and then supplied to the antenna 100 via the changeover switch 110. Although not particularly limited, the power module is provided with a power amplifier 131 that amplifies a GSM transmission signal and a power amplifier 132 that amplifies DCS and PCS transmission signals. In the GSM system, since transmission and reception are performed separately in time, the RF-VCO 250 can be configured to be used as a common oscillation circuit for the reception system circuit RXC and the transmission system circuit TXC.
[0072]
Further, on the chip of the high frequency IC 200 of this embodiment, a control circuit 260 for controlling the entire chip, a reference oscillation circuit (VCXO) 261 for generating a reference oscillation signal φref, and the A based on the reference oscillation signal φref There is provided a timing generation circuit 262 that generates a clock signal φ that gives the operation timing of the / D conversion circuits 231A and 231B and a clock signal that becomes a reference of a control signal inside the chip generated by the control circuit 260.
[0073]
Since the reference oscillation signal φref is required to have high frequency accuracy, an external crystal resonator is connected to the reference oscillation circuit 261. A frequency such as 26 MHz or 13 MHz is selected as the reference oscillation signal φref. This is because a crystal resonator having such a frequency is a general-purpose component and can be easily obtained.
[0074]
The control circuit 260 is supplied with a synchronization clock signal CLK, a data signal SDATA, and a load enable signal LEN as a control signal from the baseband LSI 300, and the control circuit 260 has the load enable signal LEN at an effective level. , The data signal SDATA transmitted from the baseband circuit 300 is sequentially taken in synchronization with the clock signal CLK to generate a control signal inside the chip. Although not particularly limited, the data signal SDATA is transmitted serially. The baseband LSI 300 is composed of a microprocessor and the like.
[0075]
In the high frequency IC 200 of the present embodiment, an A / D conversion circuit is provided at the final stage of the reception system circuit so that the I and Q signals are digitized, so there is no transmission loss to the baseband circuit 300, and S / N can be improved. Further, by configuring the baseband circuit 300 that receives the digital I and Q signals to perform digital filter processing and the like, the high gain amplifying units 220A and 220B amplify the received signal with a very high gain to remove noise. Since it is possible to obtain received data with high accuracy even without it, it is possible to simplify the gain control amplifiers and filters connected in multiple stages of the high gain amplifying units 220A and 220B, thereby reducing the chip size. Is possible.
[0076]
Although the invention made by the present inventor has been specifically described based on the embodiment, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof. For example, the second and third order ΣΔ A / D converter circuits have been described in the embodiments. However, the present invention can also be applied to a ΣΔ A / D converter circuit of a fourth or higher order modulation method. it can. Further, in the embodiment, the sample hold operation and the integration operation in each integration circuit are configured to be executed within substantially the same time according to the pulse period of the clock signal φ having a duty of approximately 50%. For example, the integration operation may be performed over a longer time than the sample and hold operation using a clock signal having a duty other than 50%, or vice versa.
[0077]
In the above description, the case where the invention made by the present inventor is mainly applied to a high frequency IC used in a wireless communication system such as a mobile phone which is a field of use as a background has been described. However, the present invention is not limited thereto. In addition, the present invention can be applied to a semiconductor integrated circuit other than for communication that incorporates a ΣΔ A / D converter and a barrel shifter.
[0078]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
That is, according to the present invention, a second or higher order ΣΔ type having two or more integrators and provided with a D / A converter for D / A converting the output of the quantization circuit corresponding to each integrator. In the A / D converter, the delay in the feedback path can be reduced and the A / D conversion accuracy can be increased.
[0079]
Further, according to the present invention, it is possible to realize a bit conversion circuit with a small signal delay amount suitable for constituting a DEM circuit provided in the feedback path of the ΣΔ A / D converter.
[0080]
Further, in a communication semiconductor integrated circuit having an A / D converter that converts the I and Q signals demodulated by the receiving system circuit into digital signals, the I and Q signals can be converted into digital signals with high accuracy and output. There is an effect that can be done.
[Brief description of the drawings]
FIG. 1 is a functional block diagram of a first embodiment of a ΣΔ modulation type A / D conversion circuit according to the present invention;
FIG. 2 is a circuit diagram showing a specific example of an integration circuit in the ΣΔ A / D converter.
FIG. 3 is a timing chart showing the operation timing of the ΣΔ A / D converter circuit of the first embodiment.
4A is a waveform diagram showing an output digital waveform of an A / D conversion circuit when a feedback system delay td in which a DEM circuit is not inserted is small, and FIG. 4B is a feedback system delay td in which a DEM circuit is inserted; FIG. 6 is a waveform diagram showing an output digital waveform of an A / D conversion circuit when A is large.
FIG. 5 is a functional block diagram of a second embodiment of the ΣΔ modulation type A / D conversion circuit according to the present invention;
6A is an explanatory diagram illustrating an example of input in a local D / A conversion circuit when the DWA algorithm is not applied, and FIG. 6B is an input diagram of the local D / A conversion circuit when the DWA algorithm is applied. It is explanatory drawing which shows an example.
FIG. 7 shows the result of DFT analysis of the A / D conversion output on the assumption that the ΣΔ type A / D conversion circuit of the second-order modulation system has ideal characteristics. It is a frequency characteristic diagram showing the amplitude level in frequency.
FIG. 8 shows a second-order modulation type ΣΔ A / D converter circuit that does not have a DEM circuit. Current sources and capacitors constituting the local D / A converter circuit are mismatched due to manufacturing variations. In this case, the result of DFT analysis of the A / D conversion output is a frequency characteristic diagram showing the amplitude level at each frequency with the normalized frequency as the horizontal axis.
FIG. 9 shows a second-order modulation type ΣΔ A / D converter circuit provided with a DEM circuit, in which elements such as a current source and a capacitor constituting the local D / A converter circuit are mismatched due to manufacturing variations. In this case, the result of DFT analysis of the A / D conversion output is a frequency characteristic diagram showing the amplitude level at each frequency with the normalized frequency as the horizontal axis.
FIG. 10 is a circuit configuration diagram showing a specific configuration example of a DEM circuit.
11A to 11C are explanatory diagrams illustrating an example of an on / off state of a switch matrix constituting the switch circuit of FIG. 10;
12A to 12D are explanatory diagrams showing examples of how to extract a signal input to the switch control circuit of FIG. 10 (including a case where there is no input signal).
13 is a block diagram illustrating a configuration example of a switch control circuit corresponding to the method of FIG.
FIG. 14 is a configuration diagram illustrating another example of a switch circuit configuring a DEM circuit.
15 is a circuit diagram showing a specific example of a bit shifter of the switch circuit of FIG. 14;
16 is a circuit diagram showing a specific example of a switch matrix of the switch circuit of FIG. 14;
FIG. 17 is a circuit configuration diagram illustrating an example of a bit conversion circuit that can be used as a DEM circuit.
18 is an explanatory diagram showing an example of an on / off state of a switch constituting the switch circuit of the bit conversion circuit of FIG. 17;
FIG. 19 is an explanatory diagram showing the usage state of each element over time when the bit conversion circuit of FIG. 17 is used as a DEM circuit;
FIG. 20 is a functional block diagram of a third embodiment of the ΣΔ modulation type A / D conversion circuit according to the present invention;
FIG. 21 is a block diagram showing a modification of the ΣΔ type A / D conversion circuit of FIG. 20;
22 is a timing chart showing the operation timing of the ΣΔ type A / D converter circuit of FIG. 20;
23 is a timing chart showing the operation timing of the ΣΔ A / D converter circuit of FIG. 21. FIG.
FIG. 24 shows an RF-IC and a radio using the ΣΔ type A / D conversion circuit of the embodiment as an A / D converter that converts a demodulated I and Q signal into a digital signal built in the RF-IC. It is a block diagram which shows the structural example of a communication system.
[Explanation of symbols]
11, 13, 21 Adder circuit
12, 14, 22 Integration circuit
15 Quantization circuit
16 Encoder
17, 18, 23 Local D / A conversion circuit
19 DEM circuit

Claims (21)

複数の入力線および複数の出力線並びに前記複数の入力線と前記複数の出力線との間に設けられたスイッチ素子を有するスイッチ回路と、前記スイッチ素子の制御信号を生成する制御回路とを備え、前記スイッチ素子のオン、オフ状態に応じて前記複数の入力線より入力された信号を前記複数の出力線のいずれかより出力可能にされたビット変換回路を内蔵することを特徴とする半導体集積回路。A switch circuit having a plurality of input lines, a plurality of output lines, a switch element provided between the plurality of input lines and the plurality of output lines, and a control circuit for generating a control signal for the switch element; A semiconductor integrated circuit including a bit conversion circuit capable of outputting a signal input from the plurality of input lines according to an ON / OFF state of the switch element from any one of the plurality of output lines. circuit. 前記制御回路は、ランダム値発生回路と該ランダム値発生回路により発生された値をデコードして前記スイッチ素子のオン、オフ制御信号を出力するデコーダ回路とを有することを特徴とする請求項１に記載の半導体集積回路。2. The control circuit according to claim 1, further comprising: a random value generation circuit; and a decoder circuit that decodes a value generated by the random value generation circuit and outputs an on / off control signal for the switch element. The semiconductor integrated circuit as described. 前記スイッチ回路は、前記複数の入力線と前記複数の出力線が交差するように配設された場合にマトリックス状に生じる交点のそれぞれに対応して設けられたスイッチ素子からなり、前記制御回路は、各入力線に接続されている前記スイッチ素子のうちいずれか１つをオン状態にし、かつ２以上のスイッチ素子が同時にオン状態にならないような制御信号を出力することを特徴とする請求項１または２に記載の半導体集積回路。The switch circuit is composed of switch elements provided corresponding to intersections generated in a matrix when the plurality of input lines and the plurality of output lines are arranged so as to intersect with each other, and the control circuit includes: 2. A control signal is output so that any one of the switch elements connected to each input line is turned on, and two or more switch elements are not turned on at the same time. Or the semiconductor integrated circuit according to 2; 前記スイッチ回路は、前記複数の入力線と前記複数の出力線が交差するように配設された場合にマトリックス状に生じる交点のうち２つの対角線上に位置する交点に対応して設けられたスイッチ素子からなり、前記制御回路は、前記２つの対角線上のスイッチ素子のうちいずれか一方の対角線上のスイッチ素子と他方の対角線上のスイッチ素子とを交互にオン状態にする制御信号を出力することを特徴とする請求項１に記載の半導体集積回路。The switch circuit is provided corresponding to an intersection located on two diagonal lines among intersections generated in a matrix when the plurality of input lines and the plurality of output lines are arranged so as to intersect with each other. And the control circuit outputs a control signal for alternately turning on one of the two diagonal switch elements and the other diagonal switch element. The semiconductor integrated circuit according to claim 1. 複数の入力線および複数の出力線並びに前記複数の入力線と前記複数の出力線との間に設けられたスイッチ素子を有するスイッチ回路と、前記複数の入力線または前記複数の出力線により伝送される信号に基づいて前記スイッチ素子の制御信号を生成する制御回路とを備え、前記スイッチ素子のオン、オフ状態に応じて前記複数の入力線より入力された信号を任意のビットだけシフトして前記複数の出力線より出力可能にされたシフト回路を内蔵することを特徴とする半導体集積回路。A switch circuit having a plurality of input lines and a plurality of output lines, and a switch element provided between the plurality of input lines and the plurality of output lines, and transmitted by the plurality of input lines or the plurality of output lines. And a control circuit for generating a control signal for the switch element based on a signal to be transmitted, and by shifting the signals input from the plurality of input lines by an arbitrary bit according to the on / off state of the switch element, A semiconductor integrated circuit comprising a shift circuit capable of outputting from a plurality of output lines. 前記スイッチ回路の入力側もしくは出力側には、前記複数の入力線により伝送される各信号を他の入力線へ伝達可能にするスイッチ素子または前記複数の出力線により伝送される各信号を他の出力線へ伝達可能にするスイッチ素子からなるローカルシフト回路が設けられ、該ローカルシフト回路を構成するスイッチ素子の制御信号が前記制御回路により生成されるようにされていることを特徴とする請求項５に記載の半導体集積回路。On the input side or the output side of the switch circuit, each signal transmitted by the plurality of input lines is transmitted to another input line, or each signal transmitted by the plurality of output lines is transmitted to the other side. A local shift circuit including a switch element that enables transmission to an output line is provided, and a control signal for the switch element constituting the local shift circuit is generated by the control circuit. 5. The semiconductor integrated circuit according to 5. 前記複数の入力線より入力される信号は温度計符号信号であり、前記制御回路は、前記複数の入力線より前記シフト回路に入力される信号をエンコードして入力信号のシフト量を決定し、決定したシフト量に応じて前記スイッチ素子の制御信号を生成するようにされていることを特徴とする請求項５または６に記載の半導体集積回路。The signals input from the plurality of input lines are thermometer code signals, and the control circuit encodes the signals input to the shift circuit from the plurality of input lines to determine the shift amount of the input signal, 7. The semiconductor integrated circuit according to claim 5, wherein a control signal for the switch element is generated in accordance with the determined shift amount. 入力されたアナログ信号と帰還信号との差を求める第１加算回路および該第１加算回路の出力信号を積分する第１積分回路と、該第１積分回路の出力信号と帰還信号との差を求める第２加算回路および該第２加算回路の出力信号を積分する第２積分回路とを有する変調部と、該変調部の出力電圧を量子化する量子化回路と、該量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第１加算回路に供給される帰還信号を生成する第１ローカルＤ／Ａ変換回路と、前記量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第２加算回路に供給される帰還信号を生成する第２ローカルＤ／Ａ変換回路とを含む２次以上のΣΔ型Ａ／Ｄ変換回路であって、前記第１積分回路における積分動作と前記第２積分回路における入力信号の取込み動作が並行して行なわれ、前記第１積分回路における入力信号の取込み動作と前記第１ローカルＤ／Ａ変換回路における変換動作と前記第２積分回路における積分動作と前記量子化回路における量子化動作が並行して行なわれ、前記第１積分回路における積分動作と前記第２積分回路における入力信号の取込み動作と前記第２ローカルＤ／Ａ変換回路における変換動作が並行して行なわれるようにされたΣΔ型Ａ／Ｄ変換回路を内蔵することを特徴とする半導体集積回路。A first addition circuit for obtaining a difference between the input analog signal and the feedback signal, a first integration circuit for integrating the output signal of the first addition circuit, and a difference between the output signal of the first integration circuit and the feedback signal. A modulation unit having a second addition circuit to be obtained and a second integration circuit for integrating the output signal of the second addition circuit, a quantization circuit for quantizing the output voltage of the modulation unit, and an output from the quantization circuit A first local D / A converter circuit that converts a multi-bit signal into an analog signal to generate a feedback signal supplied to the first adder circuit, and an analog multi-bit signal output from the quantization circuit A second-order or higher-order ΣΔ A / D converter circuit including a second local D / A converter circuit that converts the signal into a signal and generates a feedback signal supplied to the second adder circuit, the first integrator circuit And the second integration time An input signal capturing operation on the path is performed in parallel, an input signal capturing operation in the first integrating circuit, a converting operation in the first local D / A converting circuit, an integrating operation in the second integrating circuit, and the quantum The quantization operation in the quantization circuit is performed in parallel, and the integration operation in the first integration circuit, the input signal capturing operation in the second integration circuit, and the conversion operation in the second local D / A conversion circuit are performed in parallel. A semiconductor integrated circuit comprising a ΣΔ A / D conversion circuit configured to be implemented. 前記第２積分回路の後段に、該第２積分回路の出力信号と帰還信号との差を求める第３加算回路および該第３加算回路の出力信号を積分する第３積分回路と前記第３積分回路に供給される帰還信号を生成する第３ローカルＤ／Ａ変換回路をさらに備え、少なくとも前記第１加算回路へは前記量子化回路の出力信号が遅延回路により所定時間遅れたタイミングで供給されるようにされていることを特徴とする請求項８に記載の半導体集積回路。A third adder circuit that obtains a difference between the output signal of the second integrator circuit and the feedback signal, a third integrator circuit that integrates the output signal of the third adder circuit, and the third integrator are provided after the second integrator circuit. A third local D / A conversion circuit for generating a feedback signal to be supplied to the circuit, and the output signal of the quantization circuit is supplied to at least the first addition circuit at a timing delayed by a predetermined time by the delay circuit 9. The semiconductor integrated circuit according to claim 8, wherein the semiconductor integrated circuit is configured as described above. 前記量子化回路は、前記変調部の出力電圧を複数の参照電圧と比較して量子化する複数の電圧比較回路と、該複数の電圧比較回路の出力を保持するラッチ回路とを備え、該ラッチ回路による電圧比較回路の出力の比較動作は最終段積分回路の積分動作と並行して行なわれるようにされていることを特徴とする請求項８または９に記載の半導体集積回路。The quantization circuit includes a plurality of voltage comparison circuits that compare and quantize an output voltage of the modulation unit with a plurality of reference voltages, and a latch circuit that holds outputs of the plurality of voltage comparison circuits. 10. The semiconductor integrated circuit according to claim 8, wherein the comparison operation of the output of the voltage comparison circuit by the circuit is performed in parallel with the integration operation of the final stage integration circuit. 入力されたアナログ信号と帰還信号との差を求める第１加算回路および該第１加算回路の出力信号を積分する第１積分回路と、該第１積分回路の出力信号と帰還信号との差を求める第２加算回路および該第２加算回路の出力信号を積分する第２積分回路とを有する変調部と、該変調部の出力電圧を量子化する量子化回路と、該量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第１加算回路に供給される帰還信号を生成する第１ローカルＤ／Ａ変換回路と、前記量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第２加算回路に供給される帰還信号を生成する第２ローカルＤ／Ａ変換回路とを含む２次以上のΣΔ型Ａ／Ｄ変換回路であって、
前記量子化回路から前記第１および第２ローカルＤ／Ａ変換回路への帰還経路に、複数の入力線および複数の出力線並びに前記複数の入力線と前記複数の出力線との間に設けられたスイッチ素子を有するスイッチ回路と、前記複数の入力線または前記複数の出力線の信号に基づいて前記スイッチ素子の制御信号を生成する制御回路もしくは前記複数の入力線および前記複数の出力線の信号を参照することなく前記スイッチ素子の制御信号を生成する制御回路とを備え、前記スイッチ素子のオン、オフ状態に応じて前記複数の入力線より入力された信号を任意のビットだけシフトして前記複数の出力線より出力可能にされたシフト回路を備えたΣΔ型Ａ／Ｄ変換回路を内蔵することを特徴とする半導体集積回路。A first addition circuit for obtaining a difference between the input analog signal and the feedback signal, a first integration circuit for integrating the output signal of the first addition circuit, and a difference between the output signal of the first integration circuit and the feedback signal. A modulation unit having a second addition circuit to be obtained and a second integration circuit for integrating the output signal of the second addition circuit, a quantization circuit for quantizing the output voltage of the modulation unit, and an output from the quantization circuit A first local D / A converter circuit that converts a multi-bit signal into an analog signal to generate a feedback signal supplied to the first adder circuit, and an analog multi-bit signal output from the quantization circuit A second or higher-order ΣΔ A / D conversion circuit including a second local D / A conversion circuit that converts the signal into a signal and generates a feedback signal supplied to the second adder circuit,
Provided between the plurality of input lines and the plurality of output lines and between the plurality of input lines and the plurality of output lines in a feedback path from the quantization circuit to the first and second local D / A conversion circuits. A switching circuit having a switching element and a control circuit for generating a control signal for the switching element based on signals of the plurality of input lines or the plurality of output lines, or signals of the plurality of input lines and the plurality of output lines And a control circuit that generates a control signal for the switch element without referring to the above, and by shifting the signals input from the plurality of input lines according to the on / off state of the switch element by an arbitrary bit, A semiconductor integrated circuit comprising a ΣΔ type A / D conversion circuit having a shift circuit capable of outputting from a plurality of output lines. 前記スイッチ回路の入力側もしくは出力側には、前記複数の入力線の各信号を他の入力線へ伝達可能にするスイッチ素子または複数の出力線の各信号を他の出力線へ伝達可能にするスイッチ素子からなるローカルシフト回路が設けられ、該ローカルシフト回路を構成するスイッチ素子のオン、オフ制御信号が前記制御回路により生成されるようにされていることを特徴とする請求項１１に記載の半導体集積回路。On the input side or output side of the switch circuit, it is possible to transmit each signal of the plurality of input lines to another input line, or to transmit each signal of the plurality of output lines to another output line. 12. The local shift circuit including a switch element is provided, and an on / off control signal for the switch element constituting the local shift circuit is generated by the control circuit. Semiconductor integrated circuit. 前記複数の入力線より入力される信号は温度計符号信号であり、前記制御回路は、前記複数の入力線より入力される信号をエンコードして入力信号のシフト量を決定し、決定したシフト量に応じて前記スイッチ素子の制御信号を生成するようにされていることを特徴とする請求項１１または１２に記載の半導体集積回路。The signals input from the plurality of input lines are thermometer sign signals, and the control circuit encodes the signals input from the plurality of input lines to determine the shift amount of the input signal, and the determined shift amount 13. The semiconductor integrated circuit according to claim 11, wherein a control signal for the switch element is generated in accordance with the control signal. 前記第１積分回路における積分動作と前記第２積分回路における入力信号の取込み動作が並行して行なわれ、前記第１積分回路における入力信号の取込み動作と前記第２積分回路における積分動作と前記量子化回路における量子化動作が並行して行なわれ、前記第１積分回路における積分動作と前記第２積分回路における入力信号の取込み動作と前記第２ローカルＤ／Ａ変換回路における変換動作が並行して行なわれるようにされていることを特徴とする請求項１１〜１３のいずれかに記載の半導体集積回路。The integration operation in the first integration circuit and the input signal acquisition operation in the second integration circuit are performed in parallel, the input signal acquisition operation in the first integration circuit, the integration operation in the second integration circuit, and the quantum The quantization operation in the quantization circuit is performed in parallel, and the integration operation in the first integration circuit, the input signal capture operation in the second integration circuit, and the conversion operation in the second local D / A conversion circuit are performed in parallel. 14. The semiconductor integrated circuit according to claim 11, wherein the semiconductor integrated circuit is performed. 前記第２積分回路の後段に、該第２積分回路の出力信号と帰還信号との差を求める第３加算回路および該第３加算回路の出力信号を積分する第３積分回路をさらに備え、少なくとも前記第１加算回路へは前記量子化回路の出力信号が遅延回路により所定時間遅れたタイミングで供給されるようにされていることを特徴とする請求項１４に記載の半導体集積回路。A third adder circuit for obtaining a difference between the output signal of the second integrator circuit and the feedback signal and a third integrator circuit for integrating the output signal of the third adder circuit are provided at the subsequent stage of the second integrator circuit, 15. The semiconductor integrated circuit according to claim 14, wherein an output signal of the quantization circuit is supplied to the first adder circuit at a timing delayed by a predetermined time by a delay circuit. 前記量子化回路は、前記変調部の出力電圧を複数の参照電圧と比較して量子化する複数の電圧比較回路と、該複数の電圧比較回路の出力を保持するラッチ回路とを備え、該ラッチ回路による電圧比較回路の出力の比較動作は最終段積分回路の積分動作と並行して行なわれるようにされていることを特徴とする請求項１５に記載の半導体集積回路。The quantization circuit includes a plurality of voltage comparison circuits that compare and quantize an output voltage of the modulation unit with a plurality of reference voltages, and a latch circuit that holds outputs of the plurality of voltage comparison circuits. 16. The semiconductor integrated circuit according to claim 15, wherein the output comparison operation of the voltage comparison circuit by the circuit is performed in parallel with the integration operation of the final stage integration circuit. 受信信号と所定の周波数の発振信号とを合成して該発振信号の周波数と前記受信信号の周波数との差に相当する周波数成分を含む復調信号を生成する復調回路を有する通信用半導体集積回路であって、
前記復調回路により生成された復調信号をディジタル信号に変換する回路として、請求項８〜１６に記載のΣΔ型Ａ／Ｄ変換回路を備えることを特徴とする通信用半導体集積回路。A communication semiconductor integrated circuit having a demodulation circuit that synthesizes a reception signal and an oscillation signal of a predetermined frequency and generates a demodulation signal including a frequency component corresponding to the difference between the frequency of the oscillation signal and the frequency of the reception signal. There,
A communication semiconductor integrated circuit comprising the ΣΔ A / D conversion circuit according to claim 8 as a circuit for converting a demodulated signal generated by the demodulation circuit into a digital signal. 入力されたアナログ信号と帰還信号との差を求める第１加算回路および該第１加算回路の出力信号を積分する第１積分回路と、該第１積分回路の出力信号と帰還信号との差を求める第２加算回路および該第２加算回路の出力信号を積分する第２積分回路とを有する変調部と、該変調部の出力電圧を量子化する量子化回路と、該量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第１加算回路に供給される帰還信号を生成する第１ローカルＤ／Ａ変換回路と、前記量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第２加算回路に供給される帰還信号を生成する第２ローカルＤ／Ａ変換回路とを含む２次以上のΣΔ型Ａ／Ｄ変換回路であって、前記第１積分回路における積分動作と前記第２積分回路における入力信号の取込み動作とが同期して行なわれ、前記第１積分回路における入力信号の取込み動作と前記第２積分回路における積分動作と前記量子化回路における量子化動作とが同期して行なわれ、前記第１積分回路における積分動作と前記第２積分回路における入力信号の取込み動作と前記第２ローカルＤ／Ａ変換回路における変換動作とが同期して行なわれるようにされたΣΔ型Ａ／Ｄ変換回路を内蔵することを特徴とする半導体集積回路。A first addition circuit for obtaining a difference between the input analog signal and the feedback signal, a first integration circuit for integrating the output signal of the first addition circuit, and a difference between the output signal of the first integration circuit and the feedback signal. A modulation unit having a second addition circuit to be obtained and a second integration circuit for integrating the output signal of the second addition circuit, a quantization circuit for quantizing the output voltage of the modulation unit, and an output from the quantization circuit A first local D / A converter circuit that converts a multi-bit signal into an analog signal to generate a feedback signal supplied to the first adder circuit, and an analog multi-bit signal output from the quantization circuit A second-order or higher-order ΣΔ A / D converter circuit including a second local D / A converter circuit that converts the signal into a signal and generates a feedback signal supplied to the second adder circuit, the first integrator circuit And the second integration time The input signal capture operation in the path is performed in synchronization, and the input signal capture operation in the first integration circuit, the integration operation in the second integration circuit, and the quantization operation in the quantization circuit are performed in synchronization. Thus, the integration operation in the first integration circuit, the input signal capturing operation in the second integration circuit, and the conversion operation in the second local D / A conversion circuit are performed in synchronization with each other. A semiconductor integrated circuit comprising a D conversion circuit. 入力されたアナログ信号と帰還信号との差を求める第１加算回路および該第１加算回路の出力信号を積分する第１積分回路と、該第１積分回路の出力信号と帰還信号との差を求める第２加算回路および該第２加算回路の出力信号を積分する第２積分回路とを有する変調部と、該変調部の出力電圧を量子化する量子化回路と、該量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第１加算回路に供給される帰還信号を生成する第１ローカルＤ／Ａ変換回路と、前記量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第２加算回路に供給される帰還信号を生成する第２ローカルＤ／Ａ変換回路とを含む２次以上のΣΔ型Ａ／Ｄ変換回路であって、
前記量子化回路から前記第１および第２ローカルＤ／Ａ変換回路への帰還経路に、複数の入力線および複数の出力線並びに前記複数の入力線と前記複数の出力線との間に設けられたスイッチ素子を有するスイッチ回路と、前記複数の入力線または前記複数の出力線の信号に基づいて前記スイッチ素子の制御信号を生成する制御回路とを備え、前記スイッチ素子のオン、オフ状態に応じて前記複数の入力線より入力された信号を任意のビットだけシフトして前記複数の出力線より出力可能にされたシフト回路を備えたΣΔ型Ａ／Ｄ変換回路を内蔵することを特徴とする半導体集積回路。A first addition circuit for obtaining a difference between the input analog signal and the feedback signal, a first integration circuit for integrating the output signal of the first addition circuit, and a difference between the output signal of the first integration circuit and the feedback signal. A modulation unit having a second addition circuit to be obtained and a second integration circuit for integrating the output signal of the second addition circuit, a quantization circuit for quantizing the output voltage of the modulation unit, and an output from the quantization circuit A first local D / A converter circuit that converts a multi-bit signal into an analog signal to generate a feedback signal supplied to the first adder circuit, and an analog multi-bit signal output from the quantization circuit A second or higher-order ΣΔ A / D conversion circuit including a second local D / A conversion circuit that converts the signal into a signal and generates a feedback signal supplied to the second adder circuit,
Provided between the plurality of input lines and the plurality of output lines and between the plurality of input lines and the plurality of output lines in a feedback path from the quantization circuit to the first and second local D / A conversion circuits. A switching circuit having a switching element and a control circuit for generating a control signal for the switching element based on signals of the plurality of input lines or the plurality of output lines, and depending on the on / off state of the switching element And a built-in ΣΔ A / D conversion circuit having a shift circuit that is capable of shifting the signals input from the plurality of input lines by an arbitrary bit and outputting the signals from the plurality of output lines. Semiconductor integrated circuit. 受信信号と所定の周波数の発振信号とを合成して該発振信号の周波数と前記受信信号の周波数との差に相当する周波数成分を含む復調信号を生成する復調回路を有する半導体集積回路であって、
前記復調回路により生成された復調信号をディジタル信号に変換する回路として、請求項１７に記載のΣΔ型Ａ／Ｄ変換回路を備えることを特徴とする半導体集積回路。A semiconductor integrated circuit having a demodulation circuit that combines a reception signal and an oscillation signal of a predetermined frequency to generate a demodulation signal including a frequency component corresponding to the difference between the frequency of the oscillation signal and the frequency of the reception signal. ,
A semiconductor integrated circuit comprising the ΣΔ A / D conversion circuit according to claim 17 as a circuit for converting a demodulated signal generated by the demodulation circuit into a digital signal. 受信信号と所定の周波数の発振信号とを合成して該発振信号の周波数と前記受信信号の周波数との差に相当する周波数成分を含む復調信号を生成する復調回路を有する半導体集積回路であって、
前記復調回路により生成された復調信号をディジタル信号に変換する回路として、請求項１９に記載のΣΔ型Ａ／Ｄ変換回路を備えることを特徴とする半導体集積回路。A semiconductor integrated circuit having a demodulation circuit that combines a reception signal and an oscillation signal of a predetermined frequency to generate a demodulation signal including a frequency component corresponding to the difference between the frequency of the oscillation signal and the frequency of the reception signal. ,
A semiconductor integrated circuit comprising the ΣΔ A / D converter circuit according to claim 19 as a circuit for converting a demodulated signal generated by the demodulator circuit into a digital signal.
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