JP2005026805A

JP2005026805A - Semiconductor integrated circuit

Info

Publication number: JP2005026805A
Application number: JP2003187566A
Authority: JP
Inventors: Naoki Yada; 直樹矢田; Yasuyuki Saito; 康幸斉藤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2005-01-27
Also published as: US20060152400A1; US20060145907A1; US7277039B2; US20060152399A1; US7075469B2; US7277038B2; US20040263366A1; KR20050002647A; US6975262B2; US7277037B2; US20060022863A1; TW200513041A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology to shorten an AD conversion processing time without decreasing the impedance of a ladder resistor circuit itself. <P>SOLUTION: The semiconductor integrated circuit is characterized in that when the semiconductor integrated circuit including an AD converter capable of converting an analog signal captured via an external terminal into a digital signal is configured, the AD converter is configured to include: the ladder resistor circuit (182) for generating a comparison voltage; operational amplifiers (OP1, OP2) for capturing the output voltage of the ladder resistor circuit; switches (SW1, SW2) capable of applying offset correction to the operational amplifiers by short-circuiting the input terminal and the output terminal of each operational amplifier; and a comparator circuit (186) for comparing the analog signal with the output voltage of the operational amplifiers resulting that a current outputted from the ladder resistor circuit is decreased and charging / discharging of a sampling capacitor is carried out at a high speed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、さらにはそれに含まれるＡＤ（アナログ・ディジタル）変換器やＤＡ（ディジタル・アナログ）変換器における変換速度の向上や変換時間の短縮化を図るための技術に関し、例えばマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
ＡＤ変換器やＤＡ変換器を含む半導体集積回路、特にマイクロコンピュータにおいては、外部から入力されたアナログ信号をＡＤ変換器でディジタル信号に変換してからＣＰＵ（中央処理装置）に供給される。また、上記ＣＰＵでの演算処理結果はＤＡ変換器でアナログ信号に変換して外部出力することもできる。そのようなＡＤ変換器において、アナログスイッチ及びアナログ入力電圧のサンプリングホールド回路、さらにはアナログ・マルチプレクサにおいて既に入力されている前の電圧の影響を低減するための技術として、絶縁ゲート型のトランジスタと、このトランジスタと並列に接続されたボルテージフォロワ回路とによりアナログスイッチ回路を構成し、オン動作時に先ずボルテージフォロワを先に活性化させてからトランジスタを導通状態にさせるようにした技術が知られている（例えば特許文献１参照）。
【０００３】
また、入力側から見た比較回路の入力容量を小さく見せて動作の高速化及び低消費電力化を図るため、リセット動作において、帰還用スイッチがオンすることによりボルテージフォロワとなる差動増幅アンプが、基準電圧（リセット電圧）供給端子と、比較回路内の差動アンプを構成する入力ゲートとの間に設けられたＡＤコンバータが知られている（例えば特許文献２参照）。
【０００４】
【特許文献１】
特開２００２−１１１４６１号公報（第２２段落）
【特許文献２】
特開平０９−３２１６２７号公報（図１）
【０００５】
【発明が解決しようとする課題】
本願発明者の検討によれば、例えばＡＤ変換器におけるサンプリング時間が３．２μｓであるのに対して変換処理時間が約１０μｓ必要とされるなど、サンプリング時間に対して変換処理時間が長いことを考えると、変換処理中の高速化及び誤差低減が重要と考えられるが、それについては上記引用文献１には記載されていない。
【０００６】
また、比較用電圧を生成するためのラダー抵抗回路を有するＡＤ変換器においてＡＤ変換処理時間の高速化を図るには、ラダー抵抗回路のインピーダンスを下げる必要がある。しかしながら、ラダー抵抗回路のインピーダンスを下げると、ラダー抵抗回路での消費電力が大きくなったり、プロセスばらつきに対して敏感になるので好ましくない。さらに、変換処理の精度を向上させるには、ノイズに対して強くするためにサンプリング容量を大きくする必要があり、そうすると、サンプリング容量の充放電に時間がかかるため、変換処理速度が遅くなってしまう。
【０００７】
本発明の目的は、ラダー抵抗回路自体のインピーダンスを下げることなく、ＡＤ変換処理時間を短縮するための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、アナログ信号を取り込むための外部端子と、上記外部端子を介して取り込まれたアナログ信号をディジタル信号に変換可能なＡＤ変換器とを含んで半導体集積回路が構成されるとき、比較用電圧を生成するためのラダー抵抗回路と、上記ラダー抵抗回路の出力電圧を取り込む演算増幅器と、上記演算増幅器の入力端子と出力端子とを短絡することで上記演算増幅器のオフセット補正を可能とするスイッチと、上記演算増幅器の出力電圧と上記アナログ信号とを比較するためのコンパレータ回路とを含んで上記ＡＤ変換器を構成する。
【００１１】
上記の手段によれば、上記演算増幅器の介在により、ラダー抵抗回路の負荷を上記演算増幅器の入力インピーダンスとすることで、上記ラダー抵抗回路から出力される電流を低減し、また、上記演算増幅器の低インピーダンス出力によってサンプリングキャパシタの充放電を高速に行う。このことが、ラダー抵抗回路自体のインピーダンスを下げることなく、ＡＤ変換処理時間の短縮化を達成する。そして、上記演算増幅器の入力端子と出力端子とを短絡することで上記演算増幅器のオフセット補正を可能とするスイッチを設けることができる。スイッチＳＷ１，ＳＷ２により演算増幅器のオフセットが補正されることにより、サンプリングキャパシタ充電時間特性が改善される。
【００１２】
上記スイッチを介して演算増幅器の出力端子側に電流が流れ込むのを防止するためには、上記演算増幅器と上記スイッチとはノンオーバラップ信号により互いに異なるタイミングで動作させるようにすると良い。
【００１３】
上記演算増幅器に並列接続されたスイッチが導通されて充放電が行われている場合には、上記ラダー抵抗回路の出力インピーダンスが見えてくるのため、上記演算増幅器のオフセット分の充放電が遅くなる。それを回避するには、上記抵抗ラダー回路における複数の抵抗の直列接続ノードと、低電位側電源との間に、キャパシタを設けて、各ノードにおける電圧レベルを保持するようにすると良い。そのようにすると、上記スイッチが導通されて充放電が行われている場合には、対応する上記キャパシタのチャージシェアにより、オフセット補正時の充放電の高速化を図ることができる。
【００１４】
演算増幅器は、スタンバイ状態から開始すると、各部のバイアス電圧レベルが安定するまでに時間がかかるため、変換中はスタンバイ制御信号をハイレベルにして上記演算増幅器を動作状態としておくことで速やかに増幅動作を行えるようにすると良い。このとき、不所望な電圧が上記コンパレータ回路に伝達されないようにするため、出力制御信号によって、上記演算増幅器の出力端子を高インピーダンス状態にする。
【００１５】
レイル・ツー・レイルタイプの演算増幅器は、出力振幅をほぼ電源電圧レベルまで振らせるようことができることから、上記抵抗ラダー回路によって形成された比較用電圧を精度良く上記コンパレータ回路に伝達するには、上記演算増幅器にレイル・ツー・レイルタイプのものを適用すると良い。
【００１６】
アナログ信号源としてのセンサのＳＮ比を良くするため、ＡＤ変換器のアナログ入力端子とセンサ信号間に直列抵抗器（数１０〜数１００ｋΩ）を設置して、フィルタ回路や過電圧防止回路としたり、アナログ信号源全体のインピーダンスとして数１０〜数１００ｋΩを有するセンサ回路が使用されることが考えられるが、かかる場合においては、上記外部端子と上記コンパレータとの間に、第２演算増幅を介在させ、アナログ信号源から出力される電流を低減させると良い。そして、上記第２演算増幅器の入力端子と出力端子とを短絡することで上記第２演算増幅器のオフセット補正を可能とする第２スイッチを設け、上記オフセット補正を行うことで変換精度の向上を図ることができる。このとき、上記第２スイッチを介して第２演算増幅器の出力端子側に電流が流れ込むのを防止するためには、上記第２演算増幅器と上記第２スイッチは、ノンオーバラップ信号により互いに異なるタイミングで動作させると良い。上記２演算増幅器には、入力された制御信号に応じて出力端子を高インピーダンス状態にするための第２トランスファ回路を含めることができる。また、上記第２演算増幅器をレイル・ツー・レイルタイプとすることができる。
【００１７】
さらに、入力されたディジタル信号をアナログ信号に変換するためのＤＡ変換器と、上記ＤＡ変換器の後段に配置され、上記ＤＡ変換器の出力に基づいて外部負荷を駆動するための第３演算増幅器とを設けることにより、上記ＤＡ変換器から出力される電流の低減を図ることができ、また、上記第３演算増幅器によって外部負荷を高速に駆動することができる。上記第３演算増幅器の入力端子と出力端子とを短絡することによって上記第３演算増幅器のオフセット補正を可能とする第３スイッチを設けることができる。上記第３演算増幅器と上記第３スイッチは、ノンオーバラップ信号により互いに異なるタイミングで動作させることができる。上記３演算増幅器は、入力された制御信号に応じて出力端子を高インピーダンス状態にするための第３トランスファ回路を含めることができる。そして、上記第３演算増幅器をレイル・ツー・レイルタイプとすることができる。
【００１８】
【発明の実施の形態】
図２には、本発明にかかる半導体集積回路の一例であるマイクロコンピュータの構成例が示される。図１に示されるマイクロコンピュータ２０は、特に制限されないが、プログラム制御方式により所定の演算処理を実行するＣＰＵ（中央処理装置）１０、ＣＰＵ１０の作業領域を提供するとともにプログラムの実行に伴って得られたデータを一時的に格納したりするためのＲＡＭ（ランダムアクセスメモリ）１１、ウェイト挿入などのバスステート制御のためのＢＳＣ（バスステートコントローラ）１２、ＣＰＵ１０が実行するプログラムや制御に必要な固定データが格納されるフラッシュメモリモジュール１３、外部との間で各種信号の入出力を可能とするための入出力回路１４、ディジタル信号をアナログ信号に変換するためのＤＡ変換器１５、ＤＡ変換器１５で得られたアナログ信号を外部出力可能なＤＡ出力部１６、外部からアナログ信号を入力するためのＡＤ入力部１７、入力されたアナログ信号をディジタル信号に変換するためのＡＤ変換器１８、及びその他のモジュール１９を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。また、各種制御信号を伝達するためのコントロールバスＣＮＴ、内部アドレス信号を伝達するための内部アドレスバスｉＡＢ、内部データを伝達するための内部データバスｉＤＢ、周辺回路のアドレス信号をで伝達するための周辺アドレスバスＰＡＤ、周辺回路のデータを伝達するための周辺データバスＰＤＢが形成される。各機能モジュール間で信号のやり取りが可能とされる。例えばこのマイクロコンピュータ２０が自動車の制御システムに搭載される場合には、自動車に取付けられた各種センサからのアナログ信号がＡＤ入力部１７を介してＡＤ変換器１８に入力され、そこで、ディジタル信号に変換されてからＣＰＵ１０での演算処理に供される。そしてその演算処理結果はＤＡ変換器１５でアナログ信号に変換されてからＤＡ出力部１６を介して外部出力されることもある。
【００１９】
図１には、上記ＡＤ変換器１８の構成例が示される。ＡＤ変換器１８は、アナログ部２１とディジタル部２２とに分けられる。
【００２０】
アナログ部２１は次のように構成される。
【００２１】
アナログ部２１は、上記ディジタル部２２から出力されたディジタル信号に応じた基準電圧ＶＲＥＦ１，ＶＲＥＦ２を生成するための局部ＤＡ変換器１８１と、外部端子を介して取り込まれたアナログ信号ＡＮ０〜ＡＮ７を選択的にコンパレータ回路１８６に伝達するためのアナログマルチプレクサ１８５、上記アナログマルチプレクサ１８５を介して取り込まれたアナログ信号ＡＤＣＯＭと、上記局部ＤＡ変換器１８１で生成された基準電圧ＶＲＥＦ１，ＶＲＥＦ２とを比較するためのコンパレータ回路１８６とを含む。
【００２２】
上記局部ＤＡ変換器１８１は、上記ディジタル部２２から出力された１０ビット構成のディジタル信号の上位８ビットをデコードするための上位８ビット用デコーダ１８３と、上記ディジタル部２２から出力された１０ビット構成のディジタル信号の下位２ビットをデコードするための下位２ビット用デコーダ１８４と、上位８ビット用デコーダ１８３のデコード出力信号に基づいて生成された比較用電圧ＶＲＥＦ１をコンパレータ回路１８６に伝達するための演算増幅器ＯＰ１と、この演算増幅器ＯＰ１の入力端子と出力端子とを短絡することで演算増幅器ＯＰ１のオフセット補正を可能とするトランスファスイッチＳＷ１と、下位２ビット用デコーダ１８４のデコード出力信号に基づいて生成された比較用電圧ＶＲＥＦ２をコンパレータ回路１８６に伝達するための演算増幅器ＯＰ２と、この演算増幅器ＯＰ２の入力端子と出力端子とを短絡することで演算増幅器ＯＰ２のオフセット補正を可能とするトランスファスイッチＳＷ２とを含む。
【００２３】
上記演算増幅器ＯＰ１及び演算増幅器ＯＰ２は、入力信号をＭＯＳトランジスタのゲート電極で受けるため、ＭＯＳトランジスタの入力インピーダンスが非常に高い。また、上記演算増幅器ＯＰ１及び演算増幅器ＯＰ２は、ＭＯＳトランジスタのソース電極からの信号出力を行うため、出力インピーダンスが非常に低い。例えば演算増幅器ＯＰ１は、ラダー抵抗回路１８２における上位８ビット用の比較電圧ＶＲＥＦ１を高インピーダンスで受け、演算増幅器ＯＰ２は、ラダー抵抗回路１８２における下位２ビット用の比較電圧ＶＲＥＦ２を高インピーダンスで受けることができる。ここで、演算増幅器ＯＰ１，ＯＰ２が存在しない場合には、ラダー抵抗回路１８２によってコンパレータ回路１８６におけるサンプリングキャパシタＣ１，Ｃ４を駆動しなければならないのに対して、演算増幅器ＯＰ１，ＯＰ２が存在する場合には、ラダー抵抗回路１８２から見た負荷は演算増幅器ＯＰ１，ＯＰ２の入力インピーダンスとされ、負荷が大幅に低減される。そして、コンパレータ回路１８６のサンプリングキャパシタＣ１，Ｃ２は、演算増幅器ＯＰ１，ＯＰ２の低インピーダンス出力によって高速に駆動される。これにより、コンパレータ回路１８６でのサンプリング時間が大幅に低減され、それによりＡＤ変換の高速化が図られる。
【００２４】
上記演算増幅器ＯＰ１及び演算増幅器ＯＰ２には、レイル・ツー・レイル（ＲａｉｌｔｏＲａｉｌ）タイプが使われる。レイル・ツー・レイルタイプの演算増幅器は、出力振幅をほぼ電源電圧レベルまで振らせることができるため、抵抗ラダー回路１８２によって形成された比較用電圧を広範囲にわたり精度良くコンパレータ回路１８６に伝達することができる。
【００２５】
上記ディジタル部２２は、コントロール回路１８７、データレジスタ群１８８、ステータスレジスタ１８９、コントロールレジスタ１９０、逐次比較レジスタ１９２、バスインタフェース１９３を含む。データレジスタ群１８８、ステータスレジスタ１８９、及びコントロールレジスタ１９０は、モジュールデータバス１９１を介してバスインタフェース１９３に結合され、さらに内部データバス１９４を介して周辺データバスＰＤＢに結合されることにより、異なる機能モジュール間においてデータのやり取りが可能とされる。
【００２６】
上記逐次比較レジスタ１９２には、コンパレータ回路１８６での逐次比較のためのディジタルデータがコントロール回路１８７により書込まれる。このディジタルデータは、コンパレータ回路１８６での逐次比較結果Ｃｏｕｔに応じて逐次更新される。コンパレータ１８６での逐次比較は、特に制限されないが、図１３に示されるように行われる。すなわち、入力アナログ信号がＡＶｒｅｆの３／４の値より大きいか小さいかの判定が行われ、大きいと判断された場合にはＡＶｒｅｆの１／１の値より小さいか否かの判定が行われ、この判定においてＡＶｒｅｆの１／１の値より小さいと判断された場合にはＡＶｒｅｆの３／４の値より大きいか小さいかの判別が行われる。このようにして逐次比較が行われる。
【００２７】
コンパレータ回路１８６での逐次比較に基づいて決定されたデータはデータレジスタ群１８８に書込まれる。データレジスタ群１８８は、外部端子を介して取り込まれる８系統のアナログ信号ＡＮ０〜ＡＮ７に対応する８個のデータレジスタＲＧ０〜ＲＧ７を含み、アナログ信号ＡＮ０〜ＡＮ７のＡＤ変換結果は、対応するデータレジスタＲＧ０〜ＲＧ７に書込まれるようになっている。データレジスタＲＧ０〜ＲＧ７のデータは、バスインタフェース１９３を介して周辺データバスＰＤＢに出力され、ＣＰＵ１０での演算処理に使用される。ステータスレジスタ１８９には、ＡＤ変換器１８における変換動作のステータスが設定され、コントロールレジスタ１９０に基づいてＣＰＵ１０から伝達された制御データが格納される。コントロール回路１８７は、上記コントロールレジスタ１９０の制御データに従って、ラダー抵抗回路１８２におけるスイッチ群や、演算増幅器ＯＰ１，ＯＰ２、そのオフセット補正用のトランスファスイッチＳＷ１，ＳＷ２、アナログマルチプレクサ１８５、及びコンパレータ回路１８６など、本ＡＤ変換器１８における各部の動作を制御する。ＡＤ変換の開始タイミングは、コントロールバスＣＮＴを介して伝達されたＡＤ変換開始トリガ信号ＡＤＴＲＧによって決定される。そしてＡＤ変換が完了した場合に、コントロール回路１８７によってＣＰＵ１０に対する割り込み信号ＡＤＩがアサートされる。ＣＰＵ１０はこの割り込み信号ＡＤＩによってＡＤ変換完了を知ることもできる。尚、本ＡＤ変換器１８は、コントロールバスＣＮＴを介して伝達されたメインクロック信号やＡ／Ｄクロック信号に同期動作される。
【００２８】
次に、上記ラダー抵抗回路１８２について詳細に説明する。図３には上記ラダー抵抗回路１８２が拡大して示される。
【００２９】
上記ラダー抵抗回路１８２は、互いに直列接続された複数の抵抗Ｒ０〜Ｒ２５６を含む。抵抗Ｒ１〜Ｒ２５６は互いに抵抗値が等しくされる。抵抗Ｒ０は、抵抗Ｒ１の１／２の値とされる。抵抗Ｒ０の一端は低電位側電源ＡＶｓｓに結合され、抵抗Ｒ２５６の一端は参照電圧ＡＶｒｅｆに結合される。これにより、参照電圧Ｖｒｅｆ、低電位側電源ＡＶｓｓ間の電圧が、抵抗Ｒ０〜Ｒ２５６の値に応じて分圧される。上記複数の抵抗Ｒ０〜Ｒ２５６の直列接続ノードから分圧出力のためのタップが引き出され、このタップは、タップ選択のためのＭＯＳトランジスタによるスイッチＳＭ０〜ＳＭ２５５を介して演算増幅器ＯＰ１の入力端子に結合される。スイッチＳＭ０〜ＳＭ２５５は、上位８ビット用デコーダ１８３のデコード結果に基づいて選択的にスイッチ動作される。このスイッチ動作により、対応するタップの電圧（比較用電圧ＶＲＥＦ１）が選択的に演算増幅器ＯＰ１に伝達される。また、上記複数の抵抗Ｒ０〜Ｒ２５６における中央部の直列接続ノードからは下位２ビットの決定に使用される電圧（ＶＲＥＦ２）を形成するためのタップが引き出され、このタップは、タップ選択のためのｎチャネル型ＭＯＳトランジスタによるスイッチＳＬ１２７〜ＳＬ１３０を介して演算増幅器ＯＰ２の入力端子に結合される。スイッチＳＬ１２７〜ＳＬ１３０は、下位２ビット用デコーダ１８４のデコード結果に基づいて選択的にスイッチ動作される。このスイッチ動作により、対応するタップの電圧（比較用電圧ＶＲＥＦ２）が選択的に演算増幅器ＯＰ２に伝達される。そして、上記複数の抵抗Ｒ０〜Ｒ２５６の直列接続ノードと、低電位側電源ＡＶｓｓとの間には、キャパシタＣＣ０〜ＣＣ２５５が設けられている。このキャパシタＣＣ０〜ＣＣ２５５は、対応するノードからの電圧印加により充電されることで、各ノードにおける電圧レベルを保持するように作用する。すなわち、トランスファスイッチＳＷ１，ＳＷ２が導通された状態では、ラダー抵抗回路１８２からコンパレータ回路１８６におけるサンプリングキャパシタＣ１，Ｃ４が見えてくるため、ラダー抵抗回路１８２から比較的大きな電流が流れるためにラダー抵抗回路１８２のタップ電圧が不所望に低下することが考えられる。そのため、キャパシタＣＣ０〜ＣＣ２５５を設け、トランスファスイッチＳＷ１，ＳＷ２が導通される場合には、キャパシタＣＣ０〜ＣＣ２５５によるチャージシェアでタップ電圧の低下を回避している。
【００３０】
次に、上記コンパレータ回路１８６について詳細に説明する。図４には、コンパレータ回路１８６の構成例が示される。図４に示されるコンパレータ回路１８６は、特に制限されないが、チョッパー型とされ、サンプリング用キャパシタＣ１，Ｃ４、セレクタＳＷ３、比較部ｃｍｐ、スイッチ回路ＳＷ４、及び制御回路４０６を含む。
【００３１】
セレクタＳＷ３は、演算増幅器ＯＰ１を介して伝達された比較用電圧ＶＲＥＦ１と、アナログマルチプレクサ１８５を介して伝達されたアナログ信号ＡＤＣＯＭとを、制御信号ＲＦＳＬＡＡに応じて選択的にサンプリング用キャパシタＣ１に伝達する。セレクタＳＷ３は、それぞれｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが並列接続されて成るトランスファスイッチ４０１，４０２と、このトランスファスイッチ４０１，４０２を動作させるためのインバータ４０３，４０４とを含んで成る。
【００３２】
演算増幅器ＯＰ２を介して伝達された比較用電圧ＶＲＥＦ２はサンプリング用キャパシタＣ４に伝達される。上記サンプリング用キャパシタＣ１，Ｃ４の他端は、比較部ｃｍｐの入力端子に結合される。比較部ｃｍｐは、サンプリングキャパシタＣ１，Ｃ２を介して入力アナログ信号ＡＤＣＯＭと、比較用電圧ＶＲＥＦ１，ＶＲＥＦ２との比較を行う。特に制限されないが、この比較部ｃｍｐは、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、キャパシタＣ２，Ｃ３、ノアゲートＮＯＲ１とを含んで成る。インバータＩＮＶ１の出力信号はキャパシタＣ２を介して後段のインバータＩＮＶ２に伝達され、このインバータＩＮＶ２の出力信号は、キャパシタＣ３を介して後段のインバータＩＮＶ３に伝達され、このインバータＩＮＶ３の出力信号は、後段に配置されたノアゲートＮＯＲ１の一方の入力端子に伝達される。ノアゲートＮＯＲ１の他方の入力端子には、制御信号ＢＳＯＮＡＡが伝達される。制御信号ＢＳＯＮＡＡがローレベルの場合に、ノアゲートＮＯＲ１から比較結果の出力が行われる。尚、制御信号ＢＳＯＮＡＡがハイレベルの場合には、ノアゲートＮＯＲ１の出力端子はローレベルに固定される。
【００３３】
スイッチ回路ＳＷ４は、インバータＩＮＶ１の入出力端子間を短絡可能なｎチャネル型ＭＯＳトランジスタＭ１７、インバータＩＮＶ２の入出力端子間を短絡可能なｎチャネル型ＭＯＳトランジスタＭ１８、インバータＩＮＶ３の入出力端子間を短絡可能なｎチャネル型ＭＯＳトランジスタＭ１９とを含んで成る。上記ＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ１９は、制御信号ＢＳＯＮＡＡによって動作制御される。
【００３４】
制御回路４０６は、制御信号ＣＳＴＰＡＡに基づいて比較部ＣＭＰの動作を制限する機能を有し、インバータＩＮＶ１の入力端子を低電位側電源ＡＶｓｓに結合可能なｎチャネル型ＭＯＳトランジスタＭ２３、インバータＩＮＶ２の入力端子を低電位側電源ＡＶｓｓに結合可能なｐチャネル型ＭＯＳトランジスタＭ２４、インバータＩＮＶ３の入力端子を低電位側電源ＡＶｓｓに結合可能なｎチャネル型ＭＯＳトランジスタＭ２５、及び上記ｐチャネル型ＭＯＳトランジスタＭ２４を駆動するためのインバータ４０５を含んで成る。制御信号ＣＳＴＰＡＡは、ｎチャネル型ＭＯＳトランジスタＭ２３，Ｍ２５のゲート電極に伝達される。また、制御信号ＣＳＴＰＡＡは、インバータ４０５を介してｐチャネル型ＭＯＳトランジスタＭ２４のゲート電極に伝達される。
【００３５】
上記構成のコンパレータ回路１８６において、サンプリング期間には、制御信号ＡＮＳＬＡＡがハイレベルにされることで、トランスファスイッチ４０２が導通され、制御信号ＢＳＯＮＡＡがハイレベルにされることで、ＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ１９が導通される。これにより、コンパレータ回路１８６の入力と出力とはインバータＩＮＶ１〜ＩＮＶ３の論理しきい値付近に設定される。その後、制御信号ＡＮＳＬＡＡがローレベルにされることで、今度はトランスファスイッチ４０１が導通され、制御信号ＢＳＯＮＡＡがローレベルにされることで、ＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ１９が非導通状態にされる。この状態で、局部ＤＡ変換器１８１から供給される比較用電圧ＶＲＥＦ１，ＶＲＥＦ２を用いて、入力アナログ信号の電圧判定が（逐次比較）が行われる。
【００３６】
上記制御信号ＲＦＳＬＡＡ，ＢＳＯＮＡＡ，ＡＮＳＬＡＡ，ＣＳＴＰＡＡは、図１に示されるコントロール回路１８７から供給される。
【００３７】
図５には、演算増幅器ＯＰ１の構成例が示される。演算増幅器ＯＰ１，ＯＰ２は互いに同一構成とされるため、ここでは演算増幅器ＯＰ１について詳細に説明する。図５に示される構成は、レイル・ツー・レイルタイプとされる。レイル・ツー・レイルタイプの演算増幅器は、入力電圧範囲が正負電源電圧範囲まで広げられているため、高電位側電源ＡＶｃｃの電圧レベルが低めの場合にも、入力電圧範囲が狭くなるのを回避することができるため、ラダー抵抗回路１８２のように出力電圧が広範囲に変化する場合に好適な回路とされる。
【００３８】
図５に示される演算増幅器ＯＰ１は、特に制限されないが、第１差動部５１、第２差動部５２、出力部５３と、インバータ５２２〜５２５とを含んで成る。入力端子Ｖｉｎからの入力電圧は第１差動部５１及び第２差動部５２の双方で増幅され、後段の出力部５３に伝達される。
【００３９】
第１差動部５１は、ｐチャネル型ＭＯＳトランジスタ５０１，５０２，５０３，５０４，５０５と、ｎチャネル型ＭＯＳトランジスタ５０６，５０７とが結合されて成る。ｐチャネル型ＭＯＳトランジスタ５０２，５０３は、それらのソース電極がｐチャネル型ＭＯＳトランジスタ５０１を介して高電位側電源ＡＶｃｃに結合されることで差動対を形成する。ｎチャネル型ＭＯＳトランジスタ５０６，５０７は、上記差動対のカレントミラー型負荷を形成する。入力端子Ｖｉｎからの入力電圧はｐチャネル型ＭＯＳトランジスタ５０２のゲート電極に伝達される。ｐチャネル型ＭＯＳトランジスタ５０３のゲート電極には、この演算増幅器ＯＰ１の出力信号が帰還される。ｐチャネル型ＭＯＳトランジスタ５０１は第１差動部５１に流れる電流量を定めるための定電流源である。
【００４０】
第２差動部５２は、ｐチャネル型ＭＯＳトランジスタ５０８，５０９、ｎチャネル型ＭＯＳトランジスタ５１０，５１２，５１３，５１４，５１５が結合されて成る。ｎチャネル型ＭＯＳトランジスタ５１２，５１４は、それらのソース電極がｎチャネル型ＭＯＳトランジスタ５１５を介して低電位側電源ＡＶｓｓに結合されることで差動対を形成する。上記ｐチャネル型ＭＯＳトランジスタ５０８，５０９は、上記差動対のカレントミラー型負荷を形成する。入力端子Ｖｉｎからの入力電圧はｎチャネル型ＭＯＳトランジスタ５１２のゲート電極に伝達される。ｎチャネル型ＭＯＳトランジスタ５１４のゲート電極には、この演算増幅器ＯＰ１の出力信号が帰還される。ｎチャネル型ＭＯＳトランジスタ５１５は第２差動部５２に流れる電流量を定めるための定電流源である。
【００４１】
出力部５３は、ｐチャネル型ＭＯＳトランジスタ５１６，５１８と、ｎチャネル型ＭＯＳトランジスタ５１７，５１９と、トランスファスイッチ５２０とが結合されて成る。トランスファスイッチはｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが並列接続されて成る。ｐチャネル型ＭＯＳトランジスタ５１８とｎチャネル型ＭＯＳトランジスタ５１９とが直列接続される。ｐチャネル型ＭＯＳトランジスタ５１８のソース電極は高電位側電源ＡＶｃｃに結合され、ｎチャネル型ＭＯＳトランジスタ５１９のソース電極は低電位側電源ＡＶｓｓに結合される。ｎチャネル型ＭＯＳトランジスタ５１７のゲート電極には上記第１差動部５１の出力信号が伝達され、ｐチャネル型ＭＯＳトランジスタ５１８のゲート電極には、上記第２差動部５２の出力信号が伝達される。ｐチャネル型ＭＯＳトランジスタ５１８とｎチャネル型ＭＯＳトランジスタ５１９との直列接続ノードは後段のトランスファスイッチ５２０を介して出力端子ＯＰＯＵＴに結合される。ｐチャネル型ＭＯＳトランジスタ５１６、ｎチャネル型ＭＯＳトランジスタ５１７は、ＰＯＳＴＢＹからの信号によりそれぞれ第２差動対、第１差動対の出力かＡＶｃｃ，ＡＶｓｓを選択するために設けられる。
【００４２】
出力制御信号ＯＰＯＮは、インバータ５２２，５２３を介してトランスファスイッチ５２０に伝達される。出力制御信号ＯＰＯＮがコントロール回路１８７によってハイレベルとされたときにトランスファスイッチ５２０は導通される。これにより、ｐチャネル型ＭＯＳトランジスタ５１８とｎチャネル型ＭＯＳトランジスタ５１９との直列接続ノードからの出力信号は、トランスファスイッチ５２０を介して出力端子ＯＰＯＵＴに伝達される。これに対して、出力制御信号ＯＰＯＮがコントロール回路１８７によってローレベルとされた場合には、トランスファスイッチ５２０は非導通状態とされ、出力端子ＯＰＯＵＴは高インピーダンス状態とされる。
【００４３】
スタンバイ制御信号ＯＰＳＴＢＹは、インバータ５２１を介してｎチャネル型ＭＯＳトランジスタ５１７のゲート電極及びｐチャネル型ＭＯＳトランジスタ５０１のゲート電極に伝達され、さらにインバータ５２５を介してｎチャネル型ＭＯＳトランジスタ５１５のゲート電極及びｐチャネル型ＭＯＳトランジスタ５１６のゲート電極に伝達される。スタンバイ制御信号ＯＰＳＴＢＹがコントロール回路１８７によってハイレベルとされた場合には、ｐチャネル型ＭＯＳトランジスタ５０１，ｎチャネル型ＭＯＳトランジスタ５１５がオンされ、ｐチャネル型ＭＯＳトランジスタ５１６及びｎチャネル型ＭＯＳトランジスタ５１７がオフされることにより演算増幅器ＯＰ１は動作状態とされる。それに対して、スタンバイ制御信号ＯＰＳＴＢＹがコントロール回路１８７によってローレベルとされた場合には、ｐチャネル型ＭＯＳトランジスタ５０１，ｎチャネル型ＭＯＳトランジスタ５１５がオフされ、ｐチャネル型ＭＯＳトランジスタ５１６及びｎチャネル型ＭＯＳトランジスタ５１７がオンされることにより演算増幅器ＯＰ１はスタンバイ状態とされる。演算増幅器は、スタンバイ状態から開始すると、各部のバイアス電圧レベルが安定するまでに時間がかかる。そこで、本例では、変換中はスタンバイ制御信号ＯＰＳＴＢＹをハイレベルにして演算増幅器ＯＰ１，ＯＰ２を動作状態としておくことで速やかに増幅動作を行えるようにしている。このとき、不所望な電圧がコンパレータ回路１８６に伝達されないようにするため、出力制御信号ＯＰＯＮによって、出力端子ＯＰＯＵＴが高インピーダンス状態にされる。
【００４４】
本例では、図６に示されるように、ラダー抵抗回路１８２と、コンパレータ回路１８６との間に、演算増幅器ＯＰ１，ＯＰ２を設け、この演算増幅器ＯＰ１，ＯＰ２を介してラダー抵抗回路１８２の出力電圧をコンパレータ回路１８６に供給することにより、ラダー抵抗回路１８２から出力される電流を低減することができ、また、出力インピーダンスの低い演算増幅器ＯＰ１やＯＰ２によってサンプリングキャパシタＣ１，Ｃ４の充放電を高速に行うことができるので、ＡＤ変換速度の高速化を達成することができる。さらに、上記演算増幅器ＯＰ１，ＯＰ２にレイル・ツー・レイルタイプのものを適用しており、出力振幅をほぼ電源電圧レベルまで振らせることができるため、電源電圧が比較的低い場合においても、抵抗ラダー回路１８２によって形成された比較用電圧を精度良くコンパレータ回路１８６に伝達することができる。
【００４５】
演算増幅器ＯＰ１，ＯＰ２には、図１５の入出力特性から明らかなように、オフセットが存在するが、この演算増幅器ＯＰ１，ＯＰ２に、オフセット補正用のトランスファスイッチＳＷ１，ＳＷ２をそれぞれ並列接続することにより、オフセット補正を行うことができるため、ＡＤ変換精度の低下を防ぐことができる。オフセット補正用のトランスファスイッチＳＷ１は、例えば図７に示されるようにｎチャネル型ＭＯＳトランジスタ７１とｐチャネル型ＭＯＳトランジスタ７２とを並列接続して構成することができる。コントロール回路１８７から出力される制御信号ＴＲＯＮをｎチャネル型ＭＯＳトランジスタ７１のゲート電極に伝達すると共に、インバータ７３を介してｐチャネル型ＭＯＳトランジスタ７２のゲート電極に伝達する。制御信号ＴＲＯＮがコントロール回路１８７によってハイレベルにされたときにはＭＯＳトランジスタ７１，７２が同時にオンされることにより、演算増幅器ＯＰ１の入出力端子間が短絡されることで当該演算増幅器ＯＰ１のオフセット補正が行われる。
【００４６】
図１２にはＡＤ変換動作とオフセット補正との関係が示される。
【００４７】
ＡＤ変換処理は▲１▼〜▲３▼のように繰り返し行われる。個々のＡＤ変換処理は、サンプリングと変換処理とを含む。この変換処理においては、比較用電圧レベルが逐次変化され、そのレベル変化毎に電圧比較が行われる。そのような電圧比較において、演算増幅器ＯＰ１，ＯＰ２は、スタンバイ制御信号ＯＰＳＴＢＹがハイレベルにされることで常時動作状態とされる。制御信号ＯＰＯＮとＴＲＯＮはノンオーバラップの関係にある。制御信号ＯＰＯＮがハイレベルとされることで、演算増幅器ＯＰ１は動作状態とされる。このとき、制御信号ＴＲＯＮはローレベルとされることでオフセット補正は行われない。制御信号ＯＰＯＮがローレベルとなり、演算増幅器ＯＰ１の出力端子が高インピーダンス状態にされた後に、制御信号ＴＲＯＮがハイレベルとなり、トランスファスイッチＳＷ１が導通されることによってオフセット補正が行われる。また、ＰＯＳＴＢＹはサンプリング時においてｐチャネル型ＭＯＳトランジスタ５０１をオフ、ｎチャネル型ＭＯＳトランジスタ５１５をオフ、ｐチャネル型ＭＯＳトランジスタ５１６をオン、ｎチャネル型ＭＯＳトランジスタ５１７をオンし、変換処理時においてｐチャネル型ＭＯＳトランジスタ５０１をオン、ｎチャネル型ＭＯＳトランジスタ５１５をオン、ｐチャネル型ＭＯＳトランジスタ５１６をオフ、ｎチャネル型ＭＯＳトランジスタ５１７をオフされるように制御されることにより、サンプリング時には第１差動部、第２差動部及びＡＶｃｃとＡＶｓｓ間で直列に接続されているｐチャネル型ＭＯＳトランジスタ５１８、ｎチャネル型ＭＯＳ５１９で構成される回路の電流消費を抑え、変換処理時において第１差動部、第２差動部及びＡＶｃｃとＡＶｓｓ間で直列に接続されているｐチャネル型ＭＯＳトランジスタ５１８、ｎチャネル型ＭＯＳトランジスタ５１９で構成される回路を動作可能状態にすることにより、消費電流を抑えつつ、ＡＤ変換処理を高速に行うことができる。
【００４８】
図１６には、オフセット補正についてのシミュレーション結果が示され、図１７には、図１６における主要部１６１が拡大して示される。
【００４９】
オフセット補正を行ったほうが、それを行わない場合に比べて、目標レベル（例えば４．４Ｖ）に達するまでに要する時間が短くて済むことが分かる。従って、オフセット補正は、ＡＤ変換の高速化に有効とされる。
【００５０】
演算増幅器ＯＰ１，ＯＰ２を設けることにより、出力インピーダンスの低い演算増幅器ＯＰ１やＯＰ２からサンプリングキャパシタＣ１，Ｃ４の充放電を速やかに行うことができるので、サンプリング時間の短縮化により、ＡＤ変換速度の高速化を達成することができる。しかし、トランスファスイッチＳＷ１が導通されて充放電が行われている場合には、ラダー抵抗回路１８２の出力インピーダンスが見えてくるので、演算増幅器ＯＰ１のオフセット分の充放電は遅い。そこで、演算増幅器ＯＰ１のオフセット分の充放電を高速に行うために、図８に示されるように、抵抗ラダー回路１８２における複数の抵抗Ｒ０〜Ｒ２５６の直列接続ノードと、低電位側電源ＡＶｓｓとの間に、キャパシタＣＣ０〜ＣＣ２５５が設けられ、各ノードにおける電圧レベルを保持するようにしている（図１参照）。このようにすれば、トランスファスイッチＳＷ１が導通されて充放電が行われている場合には、対応するキャパシタＣＣ０〜ＣＣ２５５のチャージシェアにより、オフセット補正時の充放電の高速化を図ることができる。
【００５１】
ここで、制御信号ＯＰＯＮとＴＲＯＮをノンオーバラップの関係にするのは次の理由による。
【００５２】
制御信号ＯＰＯＮとＴＲＯＮとがオーバーラップすると、演算増幅器ＯＰ１の出力端子が高インピーダンス状態ではない期間に、トランスファスイッチＳＷ５が導通されることになり、その場合、演算増幅器ＯＰ１の出力論理によっては、図１４に示されるように、ラダー抵抗回路１８２からトランスファスイッチＳＷ１を介して演算増幅器ＯＰ１の出力端子側に電流７５が流れ込むことにより、キャパシタＣＣ２５４の蓄積電荷が失われ、キャパシタＣＣ２５４の存在意義が失われてしまう。そこで、制御信号ＯＰＯＮとＴＲＯＮとをノンオーバラップの関係とすることで、トランスファスイッチＳＷ１を介して演算増幅器ＯＰ１の出力端子側に電流７５が流れ込むのを防止し、上記不所望な状態を回避する。
【００５３】
尚、演算増幅器ＯＰ２とそれに並列接続されるトランスファスイッチＳＷ２においても同様の作用効果を奏する。
【００５４】
上記の例によれば、以下の作用効果を得ることができる。
【００５５】
（１）ラダー抵抗回路１８２とコンパレータ回路１８６との間に、演算増幅器ＯＰ１，ＯＰ２、トランスファスイッチＳＷ１，ＳＷ２が介在されない場合には、図９のサンプリングキャパシタ充電時間特性曲線６１で示されるように、サンプリングキャパシタＣ１，Ｃ４の充電電圧が目標値に達するまでの時間が比較的長くなり、変換中誤差が比較的大きいのに対して、ラダー抵抗回路１８２とコンパレータ回路１８６との間に、演算増幅器ＯＰ１，ＯＰ２、トランスファスイッチＳＷ１，ＳＷ２を介在させた場合には、ラダー抵抗回路１８２から出力される電流を低減することができ、また、出力インピーダンスの低い演算増幅器ＯＰ１やＯＰ２によってサンプリングキャパシタＣ１，Ｃ４の充放電を高速に行うことができる。さらに、トランスファスイッチＳＷ１，ＳＷ２により演算増幅器のオフセットが補正されることにより、図１０のサンプリングキャパシタ充電時間特性曲線６２で示されるように、上記サンプリングキャパシタ充電時間特性曲線６１に比べて、目標電圧に達するまでの時間が短縮され、演算増幅器ＯＰ１，ＯＰ２、トランスファスイッチＳＷ１，ＳＷ２によるサンプリングキャパシタ充電時間特性の改善効果が得られる。
【００５６】
（２）制御信号ＯＰＯＮとＴＲＯＮとがオーバーラップすると、演算増幅器ＯＰ１の出力端子が高インピーダンス状態ではない期間に、トランスファスイッチＳＷ５が導通されることになり、その場合、演算増幅器ＯＰ１の出力論理によっては、図１４に示されるように、ラダー抵抗回路１８２からトランスファスイッチＳＷ１を介して演算増幅器ＯＰ１の出力端子側に電流７５が流れ込むことにより、キャパシタＣＣ２５４の蓄積電荷が失われ、キャパシタＣＣ２５４の存在意義が失われてしまうのに対して、本例では、制御信号ＯＰＯＮとＴＲＯＮとをノンオーバラップの関係とすることで、トランスファスイッチＳＷ１を介して演算増幅器ＯＰ１の出力端子側に電流７５が流れ込むのを防止し、上記不所望な状態を容易に回避することができる。
【００５７】
（３）トランスファスイッチＳＷ１が導通されて充放電が行われている場合には、ラダー抵抗回路１８２の出力インピーダンスが見えてくるため、演算増幅器ＯＰ１のオフセット分の充放電が遅くなるのに対して、本例では、演算増幅器ＯＰ１のオフセット分の充放電を高速に行うために、図８に示されるように、抵抗ラダー回路１８２における複数の抵抗Ｒ０〜Ｒ２５６の直列接続ノードと、低電位側電源ＡＶｓｓとの間に、キャパシタＣＣ０〜ＣＣ２５５を設けて、各ノードにおける電圧レベルを保持するようにしている。これによりトランスファスイッチＳＷ１が導通されて充放電が行われている場合には、対応するキャパシタＣＣ０〜ＣＣ２５５のチャージシェアにより、オフセット補正時の充放電の高速化が図られるため、図１１のサンプリングキャパシタ充電時間特性曲線６３で示されるように、上記サンプリングキャパシタ充電時間特性曲線６２に比べて、目標電圧に達するまでの時間がさらに短縮され、上記キャパシタＣＣ０〜ＣＣ２５５のチャージシェアによるサンプリングキャパシタ充電時間特性の改善効果が得られる。
【００５８】
（４）演算増幅器ＯＰ１，ＯＰ２は、スタンバイ状態から開始すると、各部のバイアス電圧レベルが安定するまでに時間がかかるため、変換中はスタンバイ制御信号ＯＰＳＴＢＹをハイレベルにして上記演算増幅器ＯＰ１，ＯＰ２を動作状態としておくことで速やかに増幅動作を行うことができる。このとき、不所望な電圧がコンパレータ回路１８６に伝達されないようにするため、出力制御信号によって、上記演算増幅器ＯＰ１，ＯＰ２の出力端子が高インピーダンス状態にされる。
【００５９】
（５）演算増幅器ＯＰ１，ＯＰ２にレイル・ツー・レイルタイプのものを適用することにより、出力振幅をほぼ電源電圧レベルまで振らせることができるため、電源電圧が比較的低い場合においても、抵抗ラダー回路１８２によって形成された比較用電圧を精度良くコンパレータ回路１８６に伝達することができる。
【００６０】
図１８には、上記ＡＤ変換器１８の別の構成例が示される。
【００６１】
図１８に示されるＡＤ変換器１８が、図１に示されるのと異なるのは、アナログマルチプレクサ１８５と、コンパレータ回路１８６との間に、演算増幅器ＯＰ３と、この演算増幅器ＯＰ３に並列接続されたトランスファスイッチＳＷ６とが設けられた点である。演算増幅器ＯＰ３及びトランスファスイッチＳＷ６の具体的な構成及びその動作制御は、図１における演算増幅器ＯＰ１及びトランスファスイッチＳＷ１に等しいため、それについての詳細な説明を省略する。
【００６２】
例えば本マイクロコンピュータ２０が、自動車の制御システムのように外部ノイズが多い劣悪な環境下で稼動するシステムに適用される場合には、アナログ信号源としてのセンサのＳＮ比を良くするため、ＡＤ変換器のアナログ入力端子とセンサ信号間に直列抵抗器（数１０〜数１００ｋΩ）を設置して、フィルタ回路としたり、アナログ信号源全体のインピーダンスとして数１０〜数１００ｋΩを有するセンサ回路が使用されることが考えられる。かかる場合においては、図１８に示されるように、アナログマルチプレクサ１８５と、コンパレータ回路１８６との間に、演算増幅器ＯＰ３と、この演算増幅器ＯＰ３に並列接続されたトランスファスイッチＳＷ６とを設けることにより、アナログ信号源から出力される電流の低減を図ることができ、また、サンプリングキャパシタＣ１を演算増幅器ＯＰ３の出力により高速に駆動することができる。このため、ＡＤ変換の高速化を図ることができる。また、トランスファスイッチＳＷ６により演算増幅器のオフセット補正が行われることにより、アナログ信号のサンプリング精度の向上を図ることができる。さらに、演算増幅器ＯＰ３と、この演算増幅器ＯＰ３に並列接続されたトランスファスイッチＳＷ６との動作制御使用される信号とをノンオーバラップ信号とすることにより、トランスファスイッチＳＷ６を介して演算増幅器ＯＰ３の出力端子側に不所望な電流が流れるのを回避することができる。そして、演算増幅器ＯＰ３にレイル・ツー・レイルタイプを適用することにより、演算増幅器ＯＰ３の出力電圧をほぼ電源電圧レベルまで振らすことができる。
【００６３】
図１９には、上記ＡＤ変換器１８のさらに別の構成例が示される。
【００６４】
図１９に示されるＡＤ変換器１８が図１９に示されるのと大きく異なるのは、演算増幅器ＯＰ１の出力端子をサンプリングキャパシタＣ１に直接結合させた点である。演算増幅器ＯＰ１は、制御信号ＯＰＯＮで動作制御可能なトランスファスイッチ５２０が内蔵され、出力端子を高インピーダンス状態にすることができるため、セレクタＳＷ３を介することなく、演算増幅器ＯＰ１の出力端子をサンプリングキャパシタＣ１に直接結合させることが可能である。この場合、演算増幅器ＯＰ１によるサンプリングキャパシタＣ１に駆動において、セレクタＳＷ３のインピーダンスが関与されないため、その分、キャパシタＣＣ０〜ＣＣ２５４の値を小さくすることができる。また、図１や図１９において必要とされたトランスファスイッチＳＷ１によるオフセット補正機能は、セレクタＳＷ３によって実現することができるので、トランスファスイッチＳＷ１を省略することができる。
【００６５】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
例えば、図２０に示されるように、ＤＡ変換器１５の後段に配置されたＤＡ出力部１６において、演算増幅器ＯＰ４と、この演算増幅器ＯＰ４に並列接続されたトランスファスイッチＳＷ７とが設けられた点である。演算増幅器ＯＰ４の出力信号は、パッド２０１を介して外部出力される。演算増幅器ＯＰ４は、ＤＡ変換器１５よりも低い出力インピーダンスにより外部負荷を駆動する。従って、ＤＡ変換器１５の出力信号を直接外部出力する場合に比べて、負荷容量２０３の充放電を高速に行うことができる。尚、演算増幅器ＯＰ４及びトランスファスイッチＳＷ７の具体的な構成及びその動作制御は、図１における演算増幅器ＯＰ１及びトランスファスイッチＳＷ１に等しい。また、ＤＡ変換器１５の出力インピーダンスは高いために、トランスファスイッチＳＷ７がオンした状態においての演算増幅器ＯＰ４のオフセット分の充放電時では出力においてＤＡ変換器１５の出力インピーダンスが見えるために、ＤＡ出力部に演算増幅器ＯＰ４と並列に容量（キャパシタ）２０４を設けることにより、ＤＡ変換器１５の出力電圧を保持しておき、演算増幅器ＯＰ４のオフセット分の充放電時においては容量２０４と負荷容量２０３によりチャージシェアを行うことによりオフセット補正時の充放電の高速化が図られる。尚、図２０においては容量２０４をチップの外部端子に外付けしているが、この容量２０４をチップ内部に設けることにより、容量２０４を外付けするための外部端子を不要とし、それによって外部端子数の低減、さらにはコスト削減を図ることができる。
【００６７】
演算増幅器ＯＰ４と、この演算増幅器ＯＰ４に並列接続されたトランスファスイッチＳＷ７とを設けることにより、ＤＡ変換器１５から出力される電流の低減を図ることができ、また、演算増幅器ＯＰ４によって外部負荷を高速に駆動することができる。また、トランスファスイッチＳＷ７により演算増幅器ＯＰ４のオフセット補正が行われることにより、アナログ信号のサンプリング精度の向上を図ることができる。さらに、演算増幅器ＯＰ４と、この演算増幅器ＯＰ４に並列接続されたトランスファスイッチＳＷ７との動作制御使用される信号とをノンオーバラップ信号とすることにより、トランスファスイッチＳＷ７を介して演算増幅器ＯＰ４の出力端子側に不所望な電流が流れるのを回避することができる。そして、演算増幅器ＯＰ４にレイル・ツー・レイルタイプを適用することにより、演算増幅器ＯＰ４の出力電圧をほぼ電源電圧レベルまで振らすことができる。尚、演算増幅器ＯＰ４と、この演算増幅器ＯＰ４に並列接続されたトランスファスイッチＳＷ７をＤＡ変換器１５における信号出力段に設け、上記演算増幅器ＯＰ４を介してＤＡ変換結果を外部出力するようにしても良い。
【００６８】
また、図２で示されたマイクロコンピュータ等のロジックＬＳＩに本発明を適用することにより、ＡＤ入力部から入力されたものをＡＤ変換したものをＣＰＵで処理をする、ＣＰＵで処理をしたものをＤＡ変換してＤＡ出力部で出力する、ＡＤ入力部から入力されたものをＡＤ変換したものをＣＰＵで処理してＤＡ変換して出力するような行為をすばやくすることができる。
【００６９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００７０】
本発明は、少なくともアナログ信号とディジタル信号との間の変換を行うことを条件に適用することができる。
【００７１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７２】
すなわち、演算増幅器と、上記演算増幅器の入力端子と出力端子とを短絡することで上記演算増幅器のオフセット補正を可能とするスイッチとの介在により、ラダー抵抗回路から出力される電流を低減することができ、また、上記演算増幅器によってサンプリングキャパシタの充放電を高速に行うことができる。これにより、ラダー抵抗回路自体のインピーダンスを下げることなく、ＡＤ変換処理時間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の一例であるマイクロコンピュータに含まれるＡＤ変換器の構成例ブロック図である。
【図２】上記マイクロコンピュータの全体的な構成例ブロック図である。
【図３】図１に示されるＡＤ変換器における主要部の拡大図である。
【図４】上記ＡＤ変換器に含まれるコンパレータ回路の構成例回路図である。
【図５】上記ＡＤ変換器に含まれる演算増幅器の構成例回路図である。
【図６】上記ＡＤ変換器における主要部の動作説明のための回路図である。
【図７】上記ＡＤ変換器における主要部の動作説明のための回路図である。
【図８】上記ＡＤ変換器における主要部の動作説明のための回路図である。
【図９】上記ＡＤ変換器の比較対象とされる回路の動作タイミング図である。
【図１０】上記ＡＤ変換器における主要部の作用説明のためのタイミング図である。
【図１１】上記ＡＤ変換器における主要部の作用説明のためのタイミング図である。
【図１２】上記ＡＤ変換器の動作説明図である。
【図１３】上記ＡＤ変換器の動作説明図である。
【図１４】上記ＡＤ変換器において不所望な電流が流れる理由を説明するための回路図である。
【図１５】上記ＡＤ変換器に含まれる演算増幅器の入出力特性図である。
【図１６】上記ＡＤ変換器に含まれる演算増幅器のシミュレーション結果を示す特性図である。
【図１７】図１６における主要部を拡大した特性図である。
【図１８】上記ＡＤ変換器の別の構成例回路図である。
【図１９】上記ＡＤ変換器の別の構成例回路図である。
【図２０】上記マイクロコンピュータにおける主要部の構成例回路図である。
【符号の説明】
１０ＣＰＵ
１５ＤＡ変換器
１６ＤＡ出力部
１７ＡＤ入力部
１８ＡＤ変換器
２０マイクロコンピュータ
１８２ラダー抵抗回路
１８５アナログマルチプレクサ
１８６コンパレータ回路
１８７コントロール回路
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４演算増幅器
ＳＷ１，ＳＷ２，ＳＷ６，ＳＷ７トランスファスイッチ
ＣＣ０〜ＣＣ２５４キャパシタ
Ｃ１，Ｃ４サンプリングキャパシタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and further to a technique for improving conversion speed and shortening conversion time in an AD (analog / digital) converter and DA (digital / analog) converter included in the semiconductor integrated circuit. The present invention relates to a technology effective when applied to a computer.
[0002]
[Prior art]
In a semiconductor integrated circuit including an AD converter and a DA converter, particularly a microcomputer, an analog signal input from the outside is converted into a digital signal by an AD converter and then supplied to a CPU (central processing unit). Further, the calculation processing result in the CPU can be converted to an analog signal by a DA converter and output to the outside. In such an AD converter, as a technique for reducing the influence of the analog switch and the sampling and holding circuit of the analog input voltage, and further the previous voltage already input in the analog multiplexer, an insulated gate transistor, A technique is known in which an analog switch circuit is configured by a voltage follower circuit connected in parallel with the transistor, and the voltage follower is first activated at the time of an ON operation, and then the transistor is made conductive ( For example, see Patent Document 1).
[0003]
In addition, a differential amplification amplifier that becomes a voltage follower by turning on the feedback switch in the reset operation in order to reduce the input capacitance of the comparison circuit viewed from the input side and to speed up the operation and reduce the power consumption. There is known an AD converter provided between a reference voltage (reset voltage) supply terminal and an input gate constituting a differential amplifier in a comparison circuit (see, for example, Patent Document 2).
[0004]
[Patent Document 1]
JP 2002-111461 A (22nd paragraph)
[Patent Document 2]
Japanese Unexamined Patent Publication No. 09-321627 (FIG. 1)
[0005]
[Problems to be solved by the invention]
According to the study of the present inventor, the conversion processing time is long with respect to the sampling time, for example, the sampling time in the AD converter is 3.2 μs but the conversion processing time is required about 10 μs. In view of this, it is considered that speeding up and error reduction during the conversion process are important, but they are not described in the above cited document 1.
[0006]
In order to increase the AD conversion processing time in an AD converter having a ladder resistor circuit for generating a comparison voltage, it is necessary to lower the impedance of the ladder resistor circuit. However, lowering the impedance of the ladder resistor circuit is not preferable because power consumption in the ladder resistor circuit is increased and sensitivity to process variations is increased. Furthermore, in order to improve the accuracy of the conversion process, it is necessary to increase the sampling capacity in order to make it more resistant to noise. In this case, it takes time to charge and discharge the sampling capacity, so that the conversion process speed becomes slow. .
[0007]
An object of the present invention is to provide a technique for shortening the AD conversion processing time without lowering the impedance of the ladder resistor circuit itself.
[0008]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0009]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0010]
That is, when a semiconductor integrated circuit is configured including an external terminal for capturing an analog signal and an AD converter capable of converting the analog signal captured via the external terminal into a digital signal, the comparison voltage is A ladder resistor circuit for generating, an operational amplifier that captures the output voltage of the ladder resistor circuit, a switch that enables offset correction of the operational amplifier by short-circuiting the input terminal and the output terminal of the operational amplifier, The AD converter includes a comparator circuit for comparing the output voltage of the operational amplifier and the analog signal.
[0011]
According to the above means, the current output from the ladder resistor circuit is reduced by setting the load of the ladder resistor circuit as the input impedance of the operational amplifier by the intervention of the operational amplifier. The sampling capacitor is charged and discharged at high speed with a low impedance output. This achieves a reduction in AD conversion processing time without reducing the impedance of the ladder resistor circuit itself. A switch that enables offset correction of the operational amplifier by short-circuiting the input terminal and the output terminal of the operational amplifier can be provided. By correcting the offset of the operational amplifier by the switches SW1 and SW2, the charging time characteristic of the sampling capacitor is improved.
[0012]
In order to prevent a current from flowing into the output terminal side of the operational amplifier through the switch, the operational amplifier and the switch are preferably operated at different timings by a non-overlap signal.
[0013]
When the switch connected in parallel to the operational amplifier is turned on and charged / discharged, the output impedance of the ladder resistor circuit becomes visible, so the charge / discharge for the offset of the operational amplifier is delayed. . In order to avoid this, it is preferable to provide a capacitor between a series connection node of a plurality of resistors in the resistor ladder circuit and the low-potential side power supply so as to hold the voltage level at each node. If it does in that way, when the said switch will be conduct | electrically_connected and charging / discharging is performed, the speed-up of charging / discharging at the time of offset correction | amendment can be achieved by the charge share of the said said corresponding capacitor.
[0014]
When the operational amplifier starts from the standby state, it takes time until the bias voltage level of each part stabilizes. Therefore, the standby control signal is set to the high level during the conversion and the operational amplifier is set in the operational state quickly to perform the amplification operation. It is good to be able to do. At this time, in order to prevent an undesired voltage from being transmitted to the comparator circuit, the output terminal of the operational amplifier is set to a high impedance state by an output control signal.
[0015]
Since the rail-to-rail type operational amplifier can swing the output amplitude to almost the power supply voltage level, in order to accurately transmit the comparison voltage formed by the resistor ladder circuit to the comparator circuit, A rail-to-rail type may be applied to the operational amplifier.
[0016]
In order to improve the S / N ratio of the sensor as an analog signal source, a series resistor (several tens to several hundreds kΩ) is installed between the analog input terminal of the AD converter and the sensor signal to form a filter circuit or an overvoltage prevention circuit, Although it is conceivable that a sensor circuit having several tens to several hundreds kΩ is used as the impedance of the whole analog signal source, in such a case, a second operational amplification is interposed between the external terminal and the comparator, It is preferable to reduce the current output from the analog signal source. Then, a second switch is provided that enables the offset correction of the second operational amplifier by short-circuiting the input terminal and the output terminal of the second operational amplifier, and the conversion accuracy is improved by performing the offset correction. be able to. At this time, in order to prevent current from flowing into the output terminal side of the second operational amplifier via the second switch, the second operational amplifier and the second switch have different timings depending on the non-overlap signal. It is good to operate with. The two operational amplifiers can include a second transfer circuit for bringing the output terminal into a high impedance state in accordance with the input control signal. Further, the second operational amplifier can be a rail-to-rail type.
[0017]
Furthermore, a DA converter for converting an input digital signal into an analog signal, and a third operational amplifier which is arranged in a subsequent stage of the DA converter and drives an external load based on the output of the DA converter The current output from the DA converter can be reduced, and the external load can be driven at high speed by the third operational amplifier. A third switch that enables offset correction of the third operational amplifier by short-circuiting the input terminal and the output terminal of the third operational amplifier can be provided. The third operational amplifier and the third switch can be operated at different timings by a non-overlap signal. The three operational amplifiers can include a third transfer circuit for bringing the output terminal into a high impedance state in accordance with the input control signal. The third operational amplifier can be a rail-to-rail type.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 2 shows a configuration example of a microcomputer as an example of a semiconductor integrated circuit according to the present invention. The microcomputer 20 shown in FIG. 1 is not particularly limited, but is provided with a CPU (Central Processing Unit) 10 that executes predetermined arithmetic processing by a program control method, a work area of the CPU 10, and accompanying execution of a program. RAM (random access memory) 11 for temporarily storing stored data, BSC (bus state controller) 12 for bus state control such as wait insertion, fixed data necessary for control executed by the CPU 10 Is stored in a flash memory module 13, an input / output circuit 14 for enabling input / output of various signals to / from the outside, a DA converter 15 for converting a digital signal into an analog signal, and a DA converter 15. DA output unit 16 that can output the obtained analog signal externally, analog from the outside An AD input unit 17 for inputting a signal, an AD converter 18 for converting an input analog signal into a digital signal, and other modules 19, and a single crystal silicon substrate by a known semiconductor integrated circuit manufacturing technique Formed on one semiconductor substrate. Also, a control bus CNT for transmitting various control signals, an internal address bus iAB for transmitting internal address signals, an internal data bus iDB for transmitting internal data, and an address signal for peripheral circuits A peripheral address bus PAD and a peripheral data bus PDB for transmitting data of peripheral circuits are formed. Signals can be exchanged between the functional modules. For example, when the microcomputer 20 is mounted on a control system of an automobile, analog signals from various sensors attached to the automobile are input to the AD converter 18 via the AD input unit 17 and are converted into digital signals. After the conversion, it is used for arithmetic processing in the CPU 10. The arithmetic processing result may be converted to an analog signal by the DA converter 15 and then output to the outside via the DA output unit 16.
[0019]
FIG. 1 shows a configuration example of the AD converter 18. The AD converter 18 is divided into an analog unit 21 and a digital unit 22.
[0020]
The analog unit 21 is configured as follows.
[0021]
The analog unit 21 selects the local DA converter 181 for generating the reference voltages VREF1 and VREF2 corresponding to the digital signal output from the digital unit 22, and the analog signals AN0 to AN7 captured via the external terminal The analog multiplexer 185 for transmitting to the comparator circuit 186, the analog signal ADCOM taken in via the analog multiplexer 185, and the reference voltages VREF1 and VREF2 generated by the local DA converter 181 are compared. And a comparator circuit 186.
[0022]
The local DA converter 181 includes an upper 8-bit decoder 183 for decoding the upper 8 bits of the 10-bit digital signal output from the digital unit 22, and a 10-bit configuration output from the digital unit 22. For transmitting the lower-order 2-bit decoder 184 for decoding the lower-order 2 bits of the digital signal and the comparison voltage VREF1 generated based on the decoded output signal of the higher-order 8-bit decoder 183 to the comparator circuit 186 This is generated based on the amplifier OP1, the transfer switch SW1 that enables the offset correction of the operational amplifier OP1 by short-circuiting the input terminal and the output terminal of the operational amplifier OP1, and the decoded output signal of the lower 2-bit decoder 184. Comparator VREF2 for comparison Includes an operational amplifier OP2 for transmitting the road 186, and a transfer switch SW2 for enabling the offset compensation of the operational amplifier OP2 by short-circuiting the output terminal and the input terminal of the operational amplifier OP2.
[0023]
Since the operational amplifier OP1 and the operational amplifier OP2 receive an input signal at the gate electrode of the MOS transistor, the input impedance of the MOS transistor is very high. Further, since the operational amplifier OP1 and the operational amplifier OP2 perform signal output from the source electrode of the MOS transistor, the output impedance is very low. For example, the operational amplifier OP1 receives the comparison voltage VREF1 for the upper 8 bits in the ladder resistance circuit 182 with high impedance, and the operational amplifier OP2 receives the comparison voltage VREF2 for the lower 2 bits in the ladder resistance circuit 182 with high impedance. it can. Here, when the operational amplifiers OP1 and OP2 are not present, the sampling capacitors C1 and C4 in the comparator circuit 186 must be driven by the ladder resistor circuit 182, whereas when the operational amplifiers OP1 and OP2 are present. The load viewed from the ladder resistance circuit 182 is the input impedance of the operational amplifiers OP1 and OP2, and the load is greatly reduced. The sampling capacitors C1 and C2 of the comparator circuit 186 are driven at high speed by the low impedance outputs of the operational amplifiers OP1 and OP2. As a result, the sampling time in the comparator circuit 186 is greatly reduced, thereby speeding up AD conversion.
[0024]
Rail-to-rail type is used for the operational amplifier OP1 and the operational amplifier OP2. Since the rail-to-rail type operational amplifier can swing the output amplitude to almost the power supply voltage level, the comparison voltage formed by the resistance ladder circuit 182 can be accurately transmitted to the comparator circuit 186 over a wide range. it can.
[0025]
The digital unit 22 includes a control circuit 187, a data register group 188, a status register 189, a control register 190, a successive approximation register 192, and a bus interface 193. The data register group 188, the status register 189, and the control register 190 are coupled to the bus interface 193 via the module data bus 191 and further coupled to the peripheral data bus PDB via the internal data bus 194. Data can be exchanged between modules.
[0026]
Digital data for successive comparison in the comparator circuit 186 is written into the successive approximation register 192 by the control circuit 187. The digital data is sequentially updated according to the successive comparison result Cout in the comparator circuit 186. The successive approximation by the comparator 186 is not particularly limited, but is performed as shown in FIG. That is, it is determined whether or not the input analog signal is larger or smaller than 3/4 of AVref. If it is determined that the input analog signal is larger, it is determined whether or not it is smaller than 1/1 of AVref. In this determination, if it is determined that the value is smaller than 1/1 of AVref, it is determined whether it is larger or smaller than 3/4 of AVref. In this way, successive comparison is performed.
[0027]
Data determined based on the successive approximation in the comparator circuit 186 is written into the data register group 188. The data register group 188 includes eight data registers RG0 to RG7 corresponding to the eight analog signals AN0 to AN7 fetched via the external terminals, and the AD conversion results of the analog signals AN0 to AN7 are the corresponding data registers. It is written in RG0 to RG7. Data in the data registers RG0 to RG7 is output to the peripheral data bus PDB via the bus interface 193 and used for arithmetic processing in the CPU 10. In the status register 189, the status of the conversion operation in the AD converter 18 is set, and the control data transmitted from the CPU 10 based on the control register 190 is stored. In accordance with the control data of the control register 190, the control circuit 187 includes a switch group in the ladder resistor circuit 182, operational amplifiers OP1 and OP2, transfer switches SW1 and SW2 for offset correction thereof, an analog multiplexer 185, a comparator circuit 186, and the like. The operation of each unit in the AD converter 18 is controlled. The AD conversion start timing is determined by the AD conversion start trigger signal ADTRG transmitted via the control bus CNT. When AD conversion is completed, the control circuit 187 asserts an interrupt signal ADI for the CPU 10. The CPU 10 can also know the completion of AD conversion by this interrupt signal ADI. The AD converter 18 is operated in synchronization with the main clock signal and A / D clock signal transmitted via the control bus CNT.
[0028]
Next, the ladder resistor circuit 182 will be described in detail. FIG. 3 shows the ladder resistor circuit 182 in an enlarged manner.
[0029]
The ladder resistor circuit 182 includes a plurality of resistors R0 to R256 connected in series. The resistors R1 to R256 have the same resistance value. The resistor R0 has a value that is 1/2 that of the resistor R1. One end of the resistor R0 is coupled to the low potential side power source AVss, and one end of the resistor R256 is coupled to the reference voltage AVref. Thereby, the voltage between the reference voltage Vref and the low-potential-side power source AVss is divided according to the values of the resistors R0 to R256. A tap for voltage division output is drawn from a series connection node of the plurality of resistors R0 to R256, and this tap is coupled to an input terminal of the operational amplifier OP1 via switches SM0 to SM255 by MOS transistors for tap selection. Is done. The switches SM0 to SM255 are selectively switched based on the decoding result of the upper 8-bit decoder 183. By this switching operation, the corresponding tap voltage (comparison voltage VREF1) is selectively transmitted to the operational amplifier OP1. Further, a tap for forming a voltage (VREF2) used for determining the lower 2 bits is drawn from the central series connection node of the plurality of resistors R0 to R256, and this tap is used for tap selection. It is coupled to the input terminal of operational amplifier OP2 through switches SL127 to SL130 formed of n-channel MOS transistors. The switches SL127 to SL130 are selectively switched based on the decoding result of the lower 2-bit decoder 184. By this switch operation, the corresponding tap voltage (comparison voltage VREF2) is selectively transmitted to the operational amplifier OP2. Capacitors CC0 to CC255 are provided between the series connection node of the plurality of resistors R0 to R256 and the low potential side power source AVss. Capacitors CC0 to CC255 are charged by applying a voltage from the corresponding node, so that the voltage level at each node is maintained. That is, when the transfer switches SW1 and SW2 are turned on, the ladder resistor circuit 182 allows the sampling capacitors C1 and C4 in the comparator circuit 186 to be seen, so that a relatively large current flows from the ladder resistor circuit 182. It is conceivable that the tap voltage of 182 drops undesirably. Therefore, when the capacitors CC0 to CC255 are provided and the transfer switches SW1 and SW2 are turned on, a decrease in tap voltage is avoided by charge sharing by the capacitors CC0 to CC255.
[0030]
Next, the comparator circuit 186 will be described in detail. FIG. 4 shows a configuration example of the comparator circuit 186. The comparator circuit 186 shown in FIG. 4 is not particularly limited, but is a chopper type, and includes sampling capacitors C1 and C4, a selector SW3, a comparison unit cmp, a switch circuit SW4, and a control circuit 406.
[0031]
The selector SW3 selectively transmits the comparison voltage VREF1 transmitted via the operational amplifier OP1 and the analog signal ADCOM transmitted via the analog multiplexer 185 to the sampling capacitor C1 according to the control signal RFSLAA. . The selector SW3 includes transfer switches 401 and 402 each formed by connecting a p-channel MOS transistor and an n-channel MOS transistor in parallel, and inverters 403 and 404 for operating the transfer switches 401 and 402, respectively. .
[0032]
The comparison voltage VREF2 transmitted through the operational amplifier OP2 is transmitted to the sampling capacitor C4. The other ends of the sampling capacitors C1 and C4 are coupled to the input terminal of the comparison unit cmp. The comparison unit cmp compares the input analog signal ADCOM with the comparison voltages VREF1 and VREF2 via the sampling capacitors C1 and C2. Although not particularly limited, the comparison unit cmp includes inverters INV1, INV2, and INV3, capacitors C2 and C3, and a NOR gate NOR1. The output signal of the inverter INV1 is transmitted to the subsequent inverter INV2 via the capacitor C2. The output signal of the inverter INV2 is transmitted to the subsequent inverter INV3 via the capacitor C3. The output signal of the inverter INV3 is transmitted to the subsequent stage. It is transmitted to one input terminal of the arranged NOR gate NOR1. A control signal BSONAA is transmitted to the other input terminal of the NOR gate NOR1. When the control signal BSONAA is at a low level, the comparison result is output from the NOR gate NOR1. When the control signal BSONAA is at a high level, the output terminal of the NOR gate NOR1 is fixed at a low level.
[0033]
The switch circuit SW4 short-circuits the n-channel MOS transistor M17 capable of short-circuiting the input / output terminals of the inverter INV1, the n-channel MOS transistor M18 capable of short-circuiting the input / output terminals of the inverter INV2, and the input / output terminals of the inverter INV3. Possible n-channel MOS transistor M19. The MOS transistors M17, M18 and M19 are controlled in operation by a control signal BSONAA.
[0034]
The control circuit 406 has a function of restricting the operation of the comparison unit CMP based on the control signal CSTPAA. The input circuit of the n-channel MOS transistor M23 and the inverter INV2 that can couple the input terminal of the inverter INV1 to the low potential side power source AVss. A p-channel MOS transistor M24 whose terminal can be coupled to the low-potential power supply AVss, an n-channel MOS transistor M25 whose input terminal can be coupled to the low-potential power supply AVss, and the p-channel MOS transistor M24 are driven. Inverter 405 is included. Control signal CSTPAA is transmitted to the gate electrodes of n-channel MOS transistors M23 and M25. The control signal CSTPAA is transmitted to the gate electrode of the p-channel MOS transistor M24 via the inverter 405.
[0035]
In the comparator circuit 186 configured as described above, during the sampling period, the control signal ANSLAA is set to high level, the transfer switch 402 is turned on, and the control signal BSONAA is set to high level, so that the MOS transistors M17, M18, M19 is turned on. As a result, the input and output of the comparator circuit 186 are set near the logic threshold value of the inverters INV1 to INV3. Thereafter, the control signal ANSLAA is set to a low level, so that the transfer switch 401 is turned on, and the control signal BSONAA is set to a low level, so that the MOS transistors M17, M18, and M19 are turned off. In this state, the voltage determination of the input analog signal is performed (sequential comparison) using the comparison voltages VREF1 and VREF2 supplied from the local DA converter 181.
[0036]
The control signals RFSLAA, BSONAA, ANSLAA, CSTPAA are supplied from the control circuit 187 shown in FIG.
[0037]
FIG. 5 shows a configuration example of the operational amplifier OP1. Since the operational amplifiers OP1 and OP2 have the same configuration, the operational amplifier OP1 will be described in detail here. The configuration shown in FIG. 5 is a rail-to-rail type. Rail-to-rail operational amplifiers have an input voltage range that extends to the positive and negative power supply voltage range, so that the input voltage range is prevented from narrowing even when the voltage level of the high-potential power supply AVcc is low. Therefore, the circuit is suitable when the output voltage changes over a wide range, such as the ladder resistor circuit 182.
[0038]
The operational amplifier OP1 shown in FIG. 5 includes, but is not limited to, a first differential unit 51, a second differential unit 52, an output unit 53, and inverters 522 to 525. The input voltage from the input terminal Vin is amplified by both the first differential unit 51 and the second differential unit 52 and transmitted to the output unit 53 at the subsequent stage.
[0039]
The first differential section 51 is formed by combining p-channel MOS transistors 501, 502, 503, 504, and 505 and n-channel MOS transistors 506 and 507. The p-channel MOS transistors 502 and 503 form a differential pair by their source electrodes being coupled to the high potential side power source AVcc via the p-channel MOS transistor 501. The n-channel MOS transistors 506 and 507 form a current mirror type load of the differential pair. An input voltage from the input terminal Vin is transmitted to the gate electrode of the p-channel MOS transistor 502. The output signal of the operational amplifier OP1 is fed back to the gate electrode of the p-channel MOS transistor 503. The p-channel MOS transistor 501 is a constant current source for determining the amount of current flowing through the first differential unit 51.
[0040]
The second differential section 52 is formed by combining p-channel MOS transistors 508 and 509 and n-channel MOS transistors 510, 512, 513, 514 and 515. The n-channel MOS transistors 512 and 514 form a differential pair by their source electrodes being coupled to the low potential side power source AVss via the n-channel MOS transistor 515. The p-channel MOS transistors 508 and 509 form a current mirror type load of the differential pair. An input voltage from the input terminal Vin is transmitted to the gate electrode of the n-channel MOS transistor 512. The output signal of the operational amplifier OP1 is fed back to the gate electrode of the n-channel MOS transistor 514. The n-channel MOS transistor 515 is a constant current source for determining the amount of current flowing through the second differential unit 52.
[0041]
The output unit 53 is formed by combining p-channel MOS transistors 516 and 518, n-channel MOS transistors 517 and 519, and a transfer switch 520. The transfer switch is formed by connecting a p-channel MOS transistor and an n-channel MOS transistor in parallel. A p-channel MOS transistor 518 and an n-channel MOS transistor 519 are connected in series. The source electrode of p channel type MOS transistor 518 is coupled to high potential side power source AVcc, and the source electrode of n channel type MOS transistor 519 is coupled to low potential side power source AVss. The output signal of the first differential unit 51 is transmitted to the gate electrode of the n-channel type MOS transistor 517, and the output signal of the second differential unit 52 is transmitted to the gate electrode of the p-channel type MOS transistor 518. The A series connection node of the p-channel MOS transistor 518 and the n-channel MOS transistor 519 is coupled to the output terminal OPOUT via the transfer switch 520 at the subsequent stage. A p-channel MOS transistor 516 and an n-channel MOS transistor 517 are provided to select the outputs of the second differential pair and the first differential pair, AVcc and AVss, respectively, according to signals from POSTBY.
[0042]
Output control signal OPON is transmitted to transfer switch 520 via inverters 522 and 523. When the output control signal OPON is set to the high level by the control circuit 187, the transfer switch 520 is turned on. As a result, the output signal from the series connection node of the p-channel MOS transistor 518 and the n-channel MOS transistor 519 is transmitted to the output terminal OPOUT via the transfer switch 520. On the other hand, when the output control signal OPON is set to a low level by the control circuit 187, the transfer switch 520 is turned off and the output terminal OPOUT is put in a high impedance state.
[0043]
The standby control signal OPSTBY is transmitted to the gate electrode of the n-channel MOS transistor 517 and the gate electrode of the p-channel MOS transistor 501 through the inverter 521, and further to the gate electrode of the n-channel MOS transistor 515 through the inverter 525. This is transmitted to the gate electrode of p-channel MOS transistor 516. When the standby control signal OPSTBY is set to the high level by the control circuit 187, the p-channel MOS transistor 501 and the n-channel MOS transistor 515 are turned on, and the p-channel MOS transistor 516 and the n-channel MOS transistor 517 are turned off. As a result, the operational amplifier OP1 is brought into an operating state. On the other hand, when the standby control signal OPSTBY is set to the low level by the control circuit 187, the p-channel MOS transistor 501 and the n-channel MOS transistor 515 are turned off, and the p-channel MOS transistor 516 and the n-channel MOS transistor are turned on. When the transistor 517 is turned on, the operational amplifier OP1 is set in a standby state. When the operational amplifier is started from a standby state, it takes time until the bias voltage level of each unit is stabilized. Therefore, in this example, during the conversion, the standby control signal OPSTBY is set to the high level so that the operational amplifiers OP1 and OP2 are in the operating state so that the amplification operation can be performed quickly. At this time, in order to prevent an undesired voltage from being transmitted to the comparator circuit 186, the output terminal OPOUT is brought into a high impedance state by the output control signal OPON.
[0044]
In this example, as shown in FIG. 6, operational amplifiers OP1 and OP2 are provided between a ladder resistor circuit 182 and a comparator circuit 186, and the output voltage of the ladder resistor circuit 182 is passed through these operational amplifiers OP1 and OP2. Is supplied to the comparator circuit 186, the current output from the ladder resistor circuit 182 can be reduced, and the sampling capacitors C1 and C4 are charged and discharged at high speed by the operational amplifiers OP1 and OP2 having low output impedance. Therefore, the AD conversion speed can be increased. Further, since the operational amplifiers OP1 and OP2 are of the rail-to-rail type, and the output amplitude can be swung to almost the power supply voltage level, even when the power supply voltage is relatively low, the resistance ladder is used. The comparison voltage formed by the circuit 182 can be transmitted to the comparator circuit 186 with high accuracy.
[0045]
As is apparent from the input / output characteristics of FIG. 15, the operational amplifiers OP1 and OP2 have an offset. By connecting the offset correction transfer switches SW1 and SW2 in parallel to the operational amplifiers OP1 and OP2, respectively. Since offset correction can be performed, it is possible to prevent a decrease in AD conversion accuracy. The transfer switch SW1 for offset correction can be configured by connecting an n-channel MOS transistor 71 and a p-channel MOS transistor 72 in parallel as shown in FIG. 7, for example. A control signal TRON output from the control circuit 187 is transmitted to the gate electrode of the n-channel MOS transistor 71 and also transmitted to the gate electrode of the p-channel MOS transistor 72 via the inverter 73. When the control signal TRON is set to the high level by the control circuit 187, the MOS transistors 71 and 72 are simultaneously turned on, so that the input / output terminals of the operational amplifier OP1 are short-circuited, thereby correcting the offset of the operational amplifier OP1. Is called.
[0046]
FIG. 12 shows the relationship between AD conversion operation and offset correction.
[0047]
The AD conversion process is repeated as in (1) to (3). Each AD conversion process includes a sampling process and a conversion process. In this conversion processing, the comparison voltage level is sequentially changed, and voltage comparison is performed for each level change. In such voltage comparison, the operational amplifiers OP1 and OP2 are always in an operating state when the standby control signal OPSTBY is set to a high level. The control signals OPON and TRON have a non-overlapping relationship. When the control signal OPON is set to the high level, the operational amplifier OP1 is brought into an operating state. At this time, the offset correction is not performed because the control signal TRON is at a low level. After the control signal OPON is at a low level and the output terminal of the operational amplifier OP1 is set to a high impedance state, the control signal TRON is at a high level and the transfer switch SW1 is turned on to perform offset correction. POSTBY turns off the p-channel MOS transistor 501 during sampling, turns off the n-channel MOS transistor 515, turns on the p-channel MOS transistor 516, turns on the n-channel MOS transistor 517, and turns on the p-channel MOS transistor 517 during the conversion process. The first differential unit is controlled during sampling by controlling the n-type MOS transistor 501 to be on, the n-channel type MOS transistor 515 on, the p-channel type MOS transistor 516 off, and the n-channel type MOS transistor 517 off. The current consumption of the second differential unit and the circuit formed by the p-channel MOS transistor 518 and the n-channel MOS 519 connected in series between AVcc and AVss is suppressed, and the first differential unit during the conversion process, Second differential In addition, by making the circuit composed of the p-channel MOS transistor 518 and the n-channel MOS transistor 519 connected in series between AVcc and AVss into an operable state, high-speed AD conversion processing is achieved while suppressing current consumption. Can be done.
[0048]
FIG. 16 shows a simulation result regarding the offset correction, and FIG. 17 shows an enlarged view of the main part 161 in FIG.
[0049]
It can be seen that the time required to reach the target level (for example, 4.4 V) is shorter when the offset correction is performed than when the offset correction is not performed. Therefore, offset correction is effective for speeding up AD conversion.
[0050]
By providing the operational amplifiers OP1 and OP2, the sampling capacitors C1 and C4 can be quickly charged / discharged from the operational amplifiers OP1 and OP2 having low output impedance, so that the AD conversion speed is increased by shortening the sampling time. Can be achieved. However, when the transfer switch SW1 is turned on and charging / discharging is performed, the output impedance of the ladder resistor circuit 182 becomes visible, and charging / discharging for the offset of the operational amplifier OP1 is slow. Therefore, in order to charge / discharge the offset of the operational amplifier OP1 at high speed, as shown in FIG. 8, a series connection node of a plurality of resistors R0 to R256 in the resistor ladder circuit 182 and the low potential side power source AVss Capacitors CC0 to CC255 are provided between them to maintain the voltage level at each node (see FIG. 1). In this way, when the transfer switch SW1 is turned on and charging / discharging is performed, the charge / discharge speed at the time of offset correction can be increased by the charge sharing of the corresponding capacitors CC0 to CC255.
[0051]
Here, the non-overlapping relationship between the control signals OPON and TRON is as follows.
[0052]
When the control signals OPON and TRON overlap, the transfer switch SW5 is turned on while the output terminal of the operational amplifier OP1 is not in a high impedance state. In this case, depending on the output logic of the operational amplifier OP1, 14, the current 75 flows from the ladder resistor circuit 182 to the output terminal side of the operational amplifier OP1 via the transfer switch SW1, so that the accumulated charge of the capacitor CC254 is lost and the existence significance of the capacitor CC254 is lost. End up. Therefore, by making the control signals OPON and TRON non-overlapping, the current 75 is prevented from flowing into the output terminal side of the operational amplifier OP1 via the transfer switch SW1, and the above-mentioned undesired state is avoided. .
[0053]
The operational amplifier OP2 and the transfer switch SW2 connected in parallel with the operational amplifier OP2 have the same effect.
[0054]
According to the above example, the following effects can be obtained.
[0055]
(1) When the operational amplifiers OP1 and OP2 and the transfer switches SW1 and SW2 are not interposed between the ladder resistor circuit 182 and the comparator circuit 186, as shown by the sampling capacitor charging time characteristic curve 61 in FIG. While the time until the charging voltages of the sampling capacitors C1 and C4 reach the target value is relatively long and the error during conversion is relatively large, the operational amplifier OP1 is interposed between the ladder resistor circuit 182 and the comparator circuit 186. , OP2, and transfer switches SW1 and SW2, the current output from the ladder resistor circuit 182 can be reduced, and the operational amplifiers OP1 and OP2 having a low output impedance can reduce the sampling capacitors C1 and C4. Charging / discharging can be performed at high speed. Further, the offset of the operational amplifier is corrected by the transfer switches SW1 and SW2, so that the target voltage is set as compared with the sampling capacitor charging time characteristic curve 61 as shown by the sampling capacitor charging time characteristic curve 61 of FIG. The time until the time is reached is shortened, and the effect of improving the sampling capacitor charging time characteristics by the operational amplifiers OP1 and OP2 and the transfer switches SW1 and SW2 is obtained.
[0056]
(2) When the control signals OPON and TRON overlap, the transfer switch SW5 is turned on during a period when the output terminal of the operational amplifier OP1 is not in a high impedance state. In this case, the output logic of the operational amplifier OP1 14, the current 75 flows from the ladder resistor circuit 182 to the output terminal side of the operational amplifier OP1 via the transfer switch SW1, so that the accumulated charge in the capacitor CC254 is lost and the existence of the capacitor CC254 is significant. In this example, the current 75 flows into the output terminal side of the operational amplifier OP1 via the transfer switch SW1 by making the control signals OPON and TRON non-overlapping. And avoiding the above undesired state easily It can be.
[0057]
(3) When the transfer switch SW1 is turned on and charging / discharging is performed, the output impedance of the ladder resistor circuit 182 becomes visible, so that charging / discharging for the offset of the operational amplifier OP1 is delayed. In this example, in order to charge / discharge the offset of the operational amplifier OP1 at high speed, as shown in FIG. 8, a series connection node of a plurality of resistors R0 to R256 in the resistor ladder circuit 182 and a low potential side power source Capacitors CC0 to CC255 are provided between AVss to maintain the voltage level at each node. Accordingly, when the transfer switch SW1 is turned on and charging / discharging is performed, the charge sharing of the corresponding capacitors CC0 to CC255 speeds up charging / discharging at the time of offset correction. As shown by the charging time characteristic curve 63, the time to reach the target voltage is further shortened compared to the sampling capacitor charging time characteristic curve 62, and the sampling capacitor charging time characteristic due to the charge share of the capacitors CC0 to CC255 is reduced. Improvement effect is obtained.
[0058]
(4) When the operational amplifiers OP1 and OP2 start from the standby state, it takes time until the bias voltage level of each unit is stabilized. Therefore, during the conversion, the standby control signal OPSTBY is set to the high level to turn the operational amplifiers OP1 and OP2 on. The amplification operation can be performed promptly by setting the operation state. At this time, in order to prevent an undesired voltage from being transmitted to the comparator circuit 186, the output terminals of the operational amplifiers OP1 and OP2 are set to a high impedance state by the output control signal.
[0059]
(5) By applying the rail-to-rail type operational amplifiers OP1 and OP2, the output amplitude can be swung to almost the power supply voltage level. Therefore, even when the power supply voltage is relatively low, the resistance ladder The comparison voltage formed by the circuit 182 can be transmitted to the comparator circuit 186 with high accuracy.
[0060]
FIG. 18 shows another configuration example of the AD converter 18.
[0061]
The AD converter 18 shown in FIG. 18 is different from that shown in FIG. 1 in that an operational amplifier OP3 and a transfer circuit connected in parallel to the operational amplifier OP3 are provided between the analog multiplexer 185 and the comparator circuit 186. The switch SW6 is provided. Since the specific configuration and operation control of the operational amplifier OP3 and the transfer switch SW6 are the same as those of the operational amplifier OP1 and the transfer switch SW1 in FIG. 1, detailed description thereof will be omitted.
[0062]
For example, when the microcomputer 20 is applied to a system operating in a poor environment with a lot of external noise such as an automobile control system, AD conversion is performed to improve the SN ratio of the sensor as an analog signal source. A series resistor (several tens to several hundreds kΩ) is installed between the analog input terminal and the sensor signal to form a filter circuit, or a sensor circuit having several tens to several hundreds kΩ as the impedance of the entire analog signal source is used. It is possible. In such a case, as shown in FIG. 18, by providing an operational amplifier OP3 and a transfer switch SW6 connected in parallel to the operational amplifier OP3 between the analog multiplexer 185 and the comparator circuit 186, an analog amplifier is provided. The current output from the signal source can be reduced, and the sampling capacitor C1 can be driven at high speed by the output of the operational amplifier OP3. For this reason, it is possible to increase the speed of AD conversion. Further, the offset correction of the operational amplifier is performed by the transfer switch SW6, so that the sampling accuracy of the analog signal can be improved. Further, the operation amplifier OP3 and a signal used for operation control of the transfer switch SW6 connected in parallel to the operational amplifier OP3 are used as non-overlapping signals, whereby the output terminal of the operational amplifier OP3 is connected via the transfer switch SW6. It can be avoided that an undesired current flows to the side. Then, by applying the rail-to-rail type to the operational amplifier OP3, it is possible to swing the output voltage of the operational amplifier OP3 to almost the power supply voltage level.
[0063]
FIG. 19 shows still another configuration example of the AD converter 18.
[0064]
The AD converter 18 shown in FIG. 19 is greatly different from that shown in FIG. 19 in that the output terminal of the operational amplifier OP1 is directly coupled to the sampling capacitor C1. The operational amplifier OP1 has a built-in transfer switch 520 whose operation can be controlled by the control signal OPON and can set the output terminal to a high impedance state. Therefore, the output terminal of the operational amplifier OP1 is connected to the sampling capacitor C1 without going through the selector SW3. It is possible to bind directly to. In this case, since the impedance of the selector SW3 is not involved in driving the sampling capacitor C1 by the operational amplifier OP1, the values of the capacitors CC0 to CC254 can be reduced accordingly. Further, since the offset correction function by the transfer switch SW1 required in FIGS. 1 and 19 can be realized by the selector SW3, the transfer switch SW1 can be omitted.
[0065]
Although the invention made by the present inventor has been specifically described above, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
[0066]
For example, as shown in FIG. 20, in the DA output unit 16 arranged at the rear stage of the DA converter 15, an operational amplifier OP4 and a transfer switch SW7 connected in parallel to the operational amplifier OP4 are provided. is there. The output signal of the operational amplifier OP4 is externally output via the pad 201. The operational amplifier OP4 drives an external load with an output impedance lower than that of the DA converter 15. Accordingly, the load capacity 203 can be charged and discharged at a higher speed than when the output signal of the DA converter 15 is directly output to the outside. The specific configuration and operation control of the operational amplifier OP4 and transfer switch SW7 are the same as those of the operational amplifier OP1 and transfer switch SW1 in FIG. Further, since the output impedance of the DA converter 15 is high, the output impedance of the DA converter 15 can be seen at the output when charging / discharging the offset of the operational amplifier OP4 when the transfer switch SW7 is turned on. By providing a capacitor (capacitor) 204 in parallel with the operational amplifier OP4, the output voltage of the DA converter 15 is held, and when charging / discharging for the offset of the operational amplifier OP4, the capacitor 204 and the load capacitor 203 are used. By performing charge sharing, the charge / discharge speed at the time of offset correction can be increased. In FIG. 20, the capacitor 204 is externally attached to the external terminal of the chip. However, by providing the capacitor 204 inside the chip, an external terminal for externally attaching the capacitor 204 is not required, and thus the external terminal It is possible to reduce the number and cost.
[0067]
By providing the operational amplifier OP4 and the transfer switch SW7 connected in parallel to the operational amplifier OP4, the current output from the DA converter 15 can be reduced, and the external load can be increased by the operational amplifier OP4. Can be driven. Further, the offset correction of the operational amplifier OP4 is performed by the transfer switch SW7, so that the sampling accuracy of the analog signal can be improved. Further, by making the operational amplifier OP4 and a signal used for operation control of the transfer switch SW7 connected in parallel to the operational amplifier OP4 into a non-overlapping signal, the output terminal of the operational amplifier OP4 via the transfer switch SW7. It can be avoided that an undesired current flows to the side. Then, by applying the rail-to-rail type to the operational amplifier OP4, it is possible to swing the output voltage of the operational amplifier OP4 to almost the power supply voltage level. An operational amplifier OP4 and a transfer switch SW7 connected in parallel to the operational amplifier OP4 may be provided in the signal output stage of the DA converter 15, and the DA conversion result may be output to the outside via the operational amplifier OP4. .
[0068]
In addition, by applying the present invention to a logic LSI such as a microcomputer shown in FIG. 2, what is input from an AD input unit is AD converted and processed by the CPU. It is possible to speed up the action of performing DA conversion and outputting at the DA output unit, which is obtained by AD conversion of what is input from the AD input unit and processed by the CPU.
[0069]
In the above description, the case where the invention made by the present inventor is applied to the microcomputer which is the field of use that has been used as the background has been described. However, the present invention is not limited thereto, and is widely applied to various semiconductor integrated circuits. Can be applied.
[0070]
The present invention can be applied on condition that at least conversion between an analog signal and a digital signal is performed.
[0071]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
[0072]
That is, the current output from the ladder resistor circuit can be reduced by interposing the operational amplifier and a switch that enables the offset correction of the operational amplifier by short-circuiting the input terminal and the output terminal of the operational amplifier. In addition, the operational amplifier can charge and discharge the sampling capacitor at high speed. As a result, the AD conversion processing time can be shortened without reducing the impedance of the ladder resistor circuit itself.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of an AD converter included in a microcomputer as an example of a semiconductor integrated circuit according to the present invention.
FIG. 2 is a block diagram showing an example of the overall configuration of the microcomputer.
FIG. 3 is an enlarged view of a main part in the AD converter shown in FIG. 1;
FIG. 4 is a circuit diagram of a configuration example of a comparator circuit included in the AD converter.
FIG. 5 is a circuit diagram of a configuration example of an operational amplifier included in the AD converter.
FIG. 6 is a circuit diagram for explaining the operation of the main part of the AD converter.
FIG. 7 is a circuit diagram for explaining the operation of the main part of the AD converter.
FIG. 8 is a circuit diagram for explaining the operation of the main part of the AD converter.
FIG. 9 is an operation timing chart of a circuit to be compared with the AD converter.
FIG. 10 is a timing diagram for explaining the operation of the main part of the AD converter.
FIG. 11 is a timing diagram for explaining the operation of the main part of the AD converter.
FIG. 12 is an operation explanatory diagram of the AD converter.
FIG. 13 is an operation explanatory diagram of the AD converter.
FIG. 14 is a circuit diagram for explaining the reason why an undesired current flows in the AD converter.
FIG. 15 is an input / output characteristic diagram of an operational amplifier included in the AD converter.
FIG. 16 is a characteristic diagram showing a simulation result of an operational amplifier included in the AD converter.
FIG. 17 is a characteristic diagram enlarging the main part in FIG. 16;
FIG. 18 is a circuit diagram showing another configuration example of the AD converter.
FIG. 19 is a circuit diagram illustrating another configuration example of the AD converter.
FIG. 20 is a circuit diagram illustrating a configuration example of a main part in the microcomputer.
[Explanation of symbols]
10 CPU
15 DA converter
16 DA output section
17 AD input section
18 AD converter
20 Microcomputer
182 Ladder resistor circuit
185 Analog multiplexer
186 Comparator circuit
187 Control circuit
OP1, OP2, OP3, OP4 operational amplifier
SW1, SW2, SW6, SW7 Transfer switch
CC0 to CC254 capacitors
C1, C4 sampling capacitors

Claims

アナログ信号を取り込むための外部端子と、上記外部端子を介して取り込まれたアナログ信号をディジタル信号に変換可能なＡＤ変換器と、を含む半導体集積回路であって、
上記ＡＤ変換器は、比較用電圧を生成するためのラダー抵抗回路と、
上記ラダー抵抗回路の出力電圧を取り込む演算増幅器と、
上記演算増幅器の入力端子と出力端子とを短絡することで上記演算増幅器のオフセット補正を可能とするスイッチと、
上記演算増幅器の出力電圧と上記アナログ信号とを比較するためのコンパレータ回路と、を含むことを特徴とする半導体集積回路。A semiconductor integrated circuit including an external terminal for capturing an analog signal, and an AD converter capable of converting the analog signal captured via the external terminal into a digital signal,
The AD converter includes a ladder resistor circuit for generating a comparison voltage;
An operational amplifier for capturing the output voltage of the ladder resistor circuit;
A switch that enables offset correction of the operational amplifier by short-circuiting the input terminal and the output terminal of the operational amplifier;
A semiconductor integrated circuit comprising: a comparator circuit for comparing the output voltage of the operational amplifier with the analog signal.

上記演算増幅器と上記スイッチとはノンオーバラップ信号により互いに異なるタイミングで動作される請求項１記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein the operational amplifier and the switch are operated at different timings by a non-overlap signal.

上記ラダー抵抗回路は、互いに直列接続された複数の抵抗と、上記抵抗の直列接続ノード毎に設けられ、対応する上記直列接続ノードの出力電圧によって充電される第１キャパシタと、を含む請求項１又は２項記載の半導体集積回路。2. The ladder resistor circuit includes a plurality of resistors connected in series to each other, and a first capacitor provided for each series connection node of the resistors and charged by an output voltage of the corresponding series connection node. Or the semiconductor integrated circuit of Claim 2.

上記演算増幅器は、入力された制御信号に応じて出力端子を高インピーダンス状態にするためのトランスファ回路を含む請求項１乃至３の何れか１項記載の半導体集積回路。4. The semiconductor integrated circuit according to claim 1, wherein the operational amplifier includes a transfer circuit for setting an output terminal in a high impedance state in accordance with an input control signal.

上記演算増幅器をレイル・ツー・レイルタイプとした請求項１乃至４の何れか１項記載の半導体集積回路。5. The semiconductor integrated circuit according to claim 1, wherein the operational amplifier is a rail-to-rail type.

上記外部端子と上記コンパレータとの間に、第２演算増幅器が介在された請求項１乃至５の何れか１項記載の半導体集積回路。6. The semiconductor integrated circuit according to claim 1, wherein a second operational amplifier is interposed between the external terminal and the comparator.

上記第２演算増幅器の入力端子と出力端子とを短絡することで上記第２演算増幅器のオフセット補正を可能とする第２スイッチを含む請求項６記載の半導体集積回路。7. The semiconductor integrated circuit according to claim 6, further comprising a second switch that enables offset correction of the second operational amplifier by short-circuiting an input terminal and an output terminal of the second operational amplifier.

上記第２演算増幅器と上記第２スイッチは、ノンオーバラップ信号により互いに異なるタイミングで動作される請求項７記載の半導体集積回路。8. The semiconductor integrated circuit according to claim 7, wherein the second operational amplifier and the second switch are operated at different timings by a non-overlap signal.

上記２演算増幅器は、入力された制御信号に応じて出力端子を高インピーダンス状態にするための第２トランスファ回路を含む請求項６乃至８の何れか１項記載の半導体集積回路。9. The semiconductor integrated circuit according to claim 6, wherein the two operational amplifiers include a second transfer circuit for setting an output terminal in a high impedance state in accordance with an input control signal.

上記第２演算増幅器をレイル・ツー・レイルタイプとした請求項６乃至９の何れか１項記載の半導体集積回路。10. The semiconductor integrated circuit according to claim 6, wherein the second operational amplifier is a rail-to-rail type.

入力されたディジタル信号をアナログ信号に変換するためのＤＡ変換器と、
上記ＤＡ変換器の後段に配置され、上記ＤＡ変換器の出力に基づいて外部負荷を駆動するための第３演算増幅器と、を含んで成る請求項１乃至１０の何れか１項記載の半導体集積回路。A DA converter for converting an input digital signal into an analog signal;
11. The semiconductor integrated circuit according to claim 1, further comprising: a third operational amplifier that is arranged at a subsequent stage of the DA converter and drives an external load based on an output of the DA converter. circuit.

上記第３演算増幅器の入力端子と出力端子とを短絡することによって上記第３演算増幅器のオフセット補正を可能とする第３スイッチを含む請求項１１記載の半導体集積回路。The semiconductor integrated circuit according to claim 11, further comprising a third switch that enables offset correction of the third operational amplifier by short-circuiting an input terminal and an output terminal of the third operational amplifier.

上記第３演算増幅器と上記第３スイッチは、ノンオーバラップ信号により互いに異なるタイミングで動作される請求項１２記載の半導体集積回路。13. The semiconductor integrated circuit according to claim 12, wherein the third operational amplifier and the third switch are operated at different timings by a non-overlap signal.

上記３演算増幅器は、入力された制御信号に応じて出力端子を高インピーダンス状態にするための第３トランスファ回路を含む請求項１１乃至１３の何れか１項記載の半導体集積回路。The semiconductor integrated circuit according to claim 11, wherein the three operational amplifiers include a third transfer circuit for setting an output terminal in a high impedance state according to an input control signal.

上記第３演算増幅器をレイル・ツー・レイルタイプとした請求項１１乃至１４の何れか１項記載の半導体集積回路。15. The semiconductor integrated circuit according to claim 11, wherein the third operational amplifier is a rail-to-rail type.

上記ＤＡ変換器の後段に上記第３演算増幅器と並列に第２キャパシタを設けたことを特徴とする請求項１１乃至１５の何れか１項記載の半導体集積回路。16. The semiconductor integrated circuit according to claim 11, wherein a second capacitor is provided in a stage subsequent to the DA converter in parallel with the third operational amplifier.

一つの半導体基板に形成されたマイクロコンピュータである請求項１乃至１６の何れか１項記載の半導体集積回路。17. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is a microcomputer formed on one semiconductor substrate.