JP2005026390A - 半導体集積回路装置の信号配線接続方法、信号配線接続システム、および半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して必要十分なビアカットを配置する。
【解決手段】半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、前記第１論理素子と前記第２論理素子間のタイミング解析をおこない（Ｓ０２）、信号伝播遅延時間が所定の基準値を満たすか否かを判定する（Ｓ０３、Ｓ０４）。そしてこの基準値を満たさない場合には、この基準値を満たすようにビアのビアカット数を増加させて配置する（Ｓ０５）。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の信号配線に係わり、特に論理素子間を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続される信号配線に対して、必要十分なビアカットを配置するのに好適な信号配線の接続方法、信号配線の接続システム、および半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置の高集積化、高性能化に伴って、パターンの微細化、信号配線の多層化が急速に進展しており、論理素子間の信号伝播遅延時間を最適なタイミングに制御し、またエレクトロマイグレーションを抑制できる信号配線の接続方法が要求されている。
【０００３】
従来の半導体集積回路装置においては、１層目の配線層と２層目の配線層にそれぞれ形成された信号配線は１個のビアカットを通して互いに接続されていた。
【０００４】
しかし、１層目の信号配線と２層目の信号配線の接触面積が小さいためビア接続部での電気抵抗が大きく、ビアを数多く経由する信号配線においては信号伝播遅延時間が大きくなる問題があった。
【０００５】
これに対して、１層目の信号配線と２層目の信号配線を複数のビアを通して接続する方法が知られている（例えば、特許文献１参照。）。
【０００６】
この特許文献１に開示された信号配線の接続方法について、図を用いて説明する。図１１（ａ）はビアの要部を示す平面図、図１１（ｂ）は図１１（ａ）のＣ−Ｃ線に沿って切断し、矢印の方向に眺めた断面図である。
【０００７】
図１１に示すように、半導体基板１１１上に層間絶縁膜１１２を介して１層目の信号配線１１３と２層目の信号配線１１４が２個のビアカット１１５、１１６により電気的に導通されている。２個のビアカット１１５、１１６により１層目の信号配線１１３と２層目の信号配線１１４の接触面積は１個のビアカットに比べて２倍になっている。これにより、信号配線の電気抵抗を減少させて、信号伝播遅延時間を改善している。
【０００８】
しかしながら、特許文献１においては、ビアカット数を増やせば接続部の電気抵抗が低減されることを開示しているが、複雑なタイミング制御を必要とする論理素子間の信号配線の接続方法については何ら開示していない。
【０００９】
例えば、論理素子間の信号伝播遅延時間には所定の時間内に信号が伝播することが必要なセットアップ時間と所定の時間内に信号が伝播してはいけないホールド時間があり、信号伝播遅延時間はこの両方を満たさなければならない。
【００１０】
即ち、必要以上のビアカットを使用すると信号伝播遅延時間のタイミングが早すぎるホールドエラーが生じる恐れがあり、少なからず不良が発生する。
【００１１】
結果として、不良が発生した信号配線を修正するために、レイアウトにおける繰り返し回数が多くなるという問題がある。また、配線の混雑度を増加させる問題がある。
【００１２】
【特許文献１】
特開平４−１１８９６８号公報（２頁、図３）
【００１３】
【発明が解決しようとする課題】
上述した特許文献１に開示された単に複数のビアカットを使用する配線の接続方法では、論理素子間のタイミング制御に十分な信号伝播遅延時間を得ることは難しい。
【００１４】
本発明は、上記問題点を解決するためになされたもので、必要十分な数のビアカットを所定のビアに配置することにより、論理素子間のタイミング制御に十分な信号伝播遅延時間が得られる信号配線の接続方法、信号配線の接続システム、および半導体集積回路装置の製造方法を提供することを目的とする。
【００１５】
また、本発明の別の目的は、必要十分な数のビアカットを所定のビアに配置することにより、ビアでのエレクトロマイグレーションを抑制する信号配線の接続方法、信号配線の接続システム、および半導体集積回路装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様の信号配線の接続方法では、半導体集積回路装置に配置される第１論理素子と第２論理素子を互いに接続する際に、異なる配線層にそれぞれ形成され、且つビア接続部を通して互いに接続する信号配線に対して、前記第１論理素子と前記第２論理素子間の信号伝播遅延時間を求める第１の工程と、前記求められた信号伝播遅延時間が設定された時間内か否かを判定する第２の工程と、前記求められた信号伝播遅延時間が設定された時間内でない場合に、前記設定された時間内となるように前記ビア接続部のビアカット数を増加させて前記第１論理素子と第２論理素子を接続する第３の工程とを有することを特徴としている。
【００１７】
また、上記目的を達成するために、本発明の別の態様の信号配線の接続方法では、半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、前記信号配線のエレクトロマイグレーション解析をおこなう第１の工程と、前記エレクトロマイグレーションが所定の基準値を満たすか否かを判定する第２の工程と、前記基準値を満たさない場合に、前記基準値を満たすように、前記ビアのビアカット数を増加させて配置する第３の工程とを有することを特徴としている。
【００１８】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係わる信号配線の接続方法で、半導体集積回路装置のレイアウトデータから論理素子に接続され、異なる配線層の信号配線どうしをビア（ビア接続部とも言う）を通して接続する配線パターンが作成されるまでの工程を示すフローチャートである。
【００２０】
このレイアウトデータは半導体集積回路装置の論理素子の配置情報と、配線経路情報と、タイミング制約情報で構成されている。
【００２１】
即ち、製造する半導体集積回路装置に必要な機能を明確にし、その機能を生み出すためのロジック・メモリ、入出力インターフェイスなどの各部の機能と互いのつながりを設計する機能設計がおこなわれる。
【００２２】
次に、各部の機能および相互関係から具体的な電子回路を設計する論理設計がおこなわれる。
【００２３】
そして、論理素子を半導体チップ上のどこに配置するかを示す論理素子配置情報と、この論理素子がチップ上のどの領域を通って接続されるかを示す配線経路情報と、論理素子間の同期を取るためのタイミング制約情報からなるレイアウトデータが作成される。
【００２４】
図１に示すように、まず、この半導体集積回路装置のレイアウトデータが読み込まれる（ステップＳ０１）。
【００２５】
次に、読み込まれた半導体集積回路に配置される第１論理素子の出力端子と第２論理素子の入力端子を異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、タイミング解析をおこなう（信号伝播遅延時間を求めるとも言う）（ステップＳ０２）。
【００２６】
このタイミング解析とは、それぞれの論理素子に固有のセル遅延と、それぞれの論理素子を接続する配線の抵抗と付加容量からなる分布定数回路の配線遅延などを計算するもので、信号伝播遅延時間はこのセル遅延と配線遅延の和で表される。
【００２７】
次に、この信号伝播遅延時間が所定の時間内に第１の論理素子から第２の論理素子に信号が伝播してはいけないホールド時間を満たすか否か（以下、ホールドエラーという）を判定する（ステップＳ０３）。
【００２８】
ホールドエラーがある場合は、これ以上ビアカット数を増やす必要がないので、ステップＳ０６にジャンプする。また、このホールドエラーを解消するためにはディレイ素子を信号配線に追加してセル遅延を大きくして信号伝播時間を遅くする方法がとられる（図示せず）。
【００２９】
一方、ホールドエラーがない場合は、この信号伝播遅延時間が所定の時間内に第１の論理素子から第２の論理素子に信号が伝播する必要のあるセットアップ時間を満たすか否か（以下、セットアップエラーという）を判定する（ステップＳ０４）。
【００３０】
セットアップエラーがある場合は、信号伝播時間を早くするためにビアのビアカット数を増加して配置し（ステップＳ０５）、所定の基準値を満たすまでステップＳ０２からステップＳ０５を繰り返す。
【００３１】
一方、セットアップエラーがない場合は、ステップＳ０６にジャンプし、第１の論理素子と第２の論理素子を異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、ビア接続配線パターンデータを作成（ステップＳ０６）して終了する。
【００３２】
図２および図３はこれらの方法を具体的に示したもので、図２は論理設計の要部を示す図、図３は図２のレイアウト図で、図３（ａ）は論理素子の配置および配線経路を示す図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿って切断し、展開して矢印方向に眺めた断面図である。
【００３３】
図２に示すように、この論理設計は第１論理素子と第２論理素子が配線経路の途中に別の論理素子を経由して、異なる配線層にそれぞれ形成された信号配線をビアを通して接続される場合の例である。
【００３４】
即ち、第１論理素子１１、例えばフリップフロップと第２論理素子１２、例えばフリップフロップが、第３論理素子１３、例えばＡＮＤゲートと、第４論理素子１４、例えばバッファを経由して３本の信号配線１５ａ、１５ｂ、１５ｃで接続されている。
【００３５】
第１論理素子１１の入力端子１７に入力された入力信号は、クロック信号配線１６を通してクロック信号入力端子１８に供給されるクロック信号に同期して第１論理素子１１にラッチされ、第１論理素子１１の出力信号が信号配線１５ａと、第３論理素子１３と、信号配線１５ｂと、第４論理素子１４と、信号配線１５ｃを経由して第２論理素子１２の入力端子１９に入力される。
【００３６】
第２論理素子１２の入力端子１９に入力された入力信号は、クロック信号配線１６を通してクロック信号入力端子２０に供給されるクロック信号に同期して第２論理素子１２にラッチされる。
【００３７】
この入力信号がクロック信号入力端子１８にクロック信号が入力された時から次の入力端子１９にラッチされるまでの信号伝播遅延時間がクロック信号の周期より大きい場合は、正常な論理動作が保証されなくなり、セットアップエラーが生じる。
【００３８】
図３に示すように、第１論理素子１１と第２論理素子１２を接続する信号配線は、第３論理素子１３と４論理素子１４を介して６個のビアカット２１、２２、２３、２４、２５、２６を通して接続される第１配線層の信号配線１５ａ１、１５ｂ１、１５ｃ１と、第２配線層の信号配線１５ａ２、１５ｂ２、１５ｃ２で構成されている。
【００３９】
即ち、第１論理素子１１の出力端子３１にビアカット２１を通して接続された第２配線層の信号配線１５ａ２がビアカット２２を通して第１配線層の信号配線１５ａ１と接続され、信号配線１５ａ１は第３論理素子１３の入力端子３２に接続されている。
【００４０】
第３論理素子１３の出力端子３３に接続された第１配線層の信号配線１５ｂ１がビアカット２３を通して第２配線層の信号配線１５ｂ２と接続され、信号配線１５ｂ２はビアカット２４を通して第４論理素子１４の入力端子３４に接続されている。
【００４１】
第４論理素子１４の出力端子３５に接続された第１配線層の信号配線１５ｃ１がビアカット２５を通して第２配線層の信号配線１５ｃ２と接続され、信号配線１５ｃ２はビアカット２６を通して第２論理素子１２の入力端子１９に接続されている。
【００４２】
このレイアウトに対して、タイミング解析をおこないセル遅延と配線遅延を求める。
【００４３】
セル遅延は、第１論理素子１１のセル遅延が、例えば２ｎｓ、第３論理素子１３のセル遅延が、例えば２ｎｓ、および第４論理素子１４のセル遅延が、例えば１ｎｓの場合、各セル遅延の和の５ｎｓである。
【００４４】
配線遅延は、信号配線１５ａ、１５ｂ、１５ｃの全体の付加容量が、例えば１０ｐＦ、同じく信号配線の全体の抵抗が１０Ω、ビアカット２１、２２、２３、２４、２５、２６の抵抗が１つ当たり４Ωでビアの全体の抵抗が２４Ωからなる分布定数回路として計算され、例えば７ｎｓとなる。
【００４５】
これより、信号が入力端子１７から次の入力端子１９に伝播するまでの信号伝播遅延時間は両者の和の１２ｎｓとなる。
【００４６】
このため、クロック信号周期が、例えば１０ｎｓの場合、信号伝播遅延時間はクロック信号周期より大きくなり、セットアップエラーが生じる。
【００４７】
従って、セットアップエラーを解消するためには、図１に示したフローチャートに従ってビアカット数を増加させ、例えば配線遅延を５ｎｓ以下にするために配線の抵抗とビアの抵抗の和が１８Ω以下になるまで３個のビアカットを所定の箇所に追加して配置すればよい。
【００４８】
図４はこの３個のビアカットを所定の箇所に追加したレイアウト図で、図４（ａ）は論理素子の配置および配線経路を示す図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿って切断し、展開して矢印方向に眺めた断面図である。
【００４９】
図４に示すように、例えば、第１配線層１５ａ１と第２配線層１５ａ２を接続するビアカット２２にビアカット５１を追加して並置し、第１配線層１５ｂ１と第２配線層１５ｂ２を接続するビアカット２３にビアカット５２を追加して並置し、第１配線層１５ｃ１と第２配線層１５ｃ２を接続するビアカット２５にビアカット５３を追加して並置し、それぞれダブルカットビアとしている。
【００５０】
以上説明したように、第１の実施の形態による信号配線の接続方法によれば、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、タイミング解析をおこない、セットアップエラーを生じる信号配線の所定のビアに必要十分な数のビアカットを配置しているので、論理素子間の複雑なタイミング制御に十分な信号伝播遅延時間が得られる。従って、タイミング制御精度が向上し、半導体集積回路装置の設計が容易になる。
【００５１】
上述したタイミング解析は、フロアプランにより第１乃至第４論理素子の配置が決定し、配線長を見積もるための概略配線に対しておこなうことができる。また、概略配線から実際の配線長が決定された実配線に対しておこなうことができる。更に、両方に対しておこなうこともできる。
【００５２】
上述した実施の形態においては、信号配線として配線経路の途中に第３論理素子１３および第４論理素子１４を有し、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続した信号配線について説明したが、配線経路の途中に他の論理素子を介しない信号配線でも構わない。
【００５３】
また、上記第１論理素子１１の入力端子１７と第２論理素子１２の入力端子１９間の信号伝播遅延時間を求める場合について説明したが、第１論理素子１１の出力端子３１と第２論理素子１２の出力端子３６間の信号伝播遅延時間を求めても構わない。
【００５４】
次に、これらの変形例について説明する。
【００５５】
（第１の実施の形態の変形例１）
図５は本発明の第１の実施の形態の変形例１を示すフローチャートである。本変形例が第１の実施の形態と異なる点は、概略配線および実配線に対して、それぞれタイミング解析をおこなうことにある。
【００５６】
即ち、図５に示すように、まず、図１と同様にレイアウトデータを読み込んで、タイミング解析をおこない、ホールドエラーの有無をチェックする（ステップＳ２１からステップＳ２３）。
【００５７】
ホールドエラーがない場合は、セットアップエラーの有無をチェックし（ステップＳ２４）、セットアップエラーがある場合は、セットアップエラーが生じた信号配線のネットで使用されている全てのビアにダブルカットビアを配置して実配線をおこなう（ステップＳ２６）。
【００５８】
一方、ホールドエラーがある場合、あるいはセットアップエラーがない場合には、セットアップエラーがなかった信号配線のネットで使用されている全てのビアにシングルカットビアを配置して実配線をおこなう（ステップＳ２５）。
【００５９】
次に、ステップＳ２５またはステップＳ２６で得られた実配線に対して、再びタイミング解析をおこない、ホールドエラーの有無をチェックする（ステップＳ２７からステップＳ２８）。
【００６０】
ホールドエラーがない場合は、セットアップエラーの有無をチェックし（ステップＳ２９）、セットアップエラーがある場合は、セットアップエラーが生じた信号配線のネットで使用されている所定のビアのビアカット数を１増加させて配置し（ステップＳ３０）、セットアップエラーが解消されるまでステップＳ２７からステップＳ３０を繰り返している。
【００６１】
一方、ホールドエラーがある場合、あるいはセットアップエラーがない場合には、ビア接続配線パターンデータを作成して終了する（ステップＳ３１）。
【００６２】
概略配線に対するタイミング解析では、信号配線の配線長に依存する付加容量および配線抵抗の概算値を用いて、迅速に信号伝播遅延時間を見積もることができる。
【００６３】
実配線に対するタイミング解析では、信号配線の配線長に依存する付加容量、配線抵抗、およびビア抵抗の妥当値を用いて、精度よく信号伝播遅延時間を見積もることができる。
【００６４】
これにより、概略配線時にセットアップエラーが見込まれるビアにダブルカットビアを配置することができるので、実配線後の配線経路が概略配線時の配線経路と大きく異なる場合、混雑度によっては実配線後にシングルカットビアをダブルカットビアに変更できないビアが生じる恐れがない。
【００６５】
以上説明したように、上述の変形例１では、概略配線と実配線の両方でタイミング解析をおこなうことにより、必要十分なビアカット数を迅速に精度よく定めることが可能である。従って、タイミング制御精度が向上し、半導体集積回路装置の製造が容易になる。
【００６６】
（第１の実施の形態の変形例２）
図６は本発明の第１の実施の形態の変形例２を示すフローチャートである。本変形例が第１の実施の形態と異なる点は、概略配線に対するタイミング解析結果に基づいて必要なビアホールの個数を予測するようにしたことにある。
【００６７】
即ち、図６に示すように、まず、図１と同様にレイアウトデータを読み込んで、タイミング解析をおこない、ホールドエラーの有無をチェックする（ステップＳ４１からステップＳ４３）。
【００６８】
ホールドエラーがない場合は、セットアップエラーの有無をチェックし（ステップＳ４４）、セットアップエラーがある場合は、セットアップエラーを解消するのに必要なビアカット数を算出し、セットアップエラーが生じた信号配線のネットで使用されている全てのビアにシングルカットビアを配置するものと、ダブルカットビアを配置するものとに分配して実配線をおこなう（ステップＳ４６）。
【００６９】
一方、ホールドエラーがある場合、あるいはセットアップエラーがない場合には、セットアップエラーがなかった信号配線のネットで使用されている全てのビアにシングルカットビアを配置して実配線をおこなう（ステップＳ４５）。
【００７０】
次に、ステップＳ４５またはステップＳ４６で得られた実配線に対して、再びタイミング解析をおこない、ホールドエラーの有無をチェックする（ステップＳ４７からステップＳ４８）。
【００７１】
ホールドエラーがない場合は、セットアップエラーの有無をチェックし（ステップＳ４９）、セットアップエラーがある場合は、セットアップエラーが生じた信号配線のネットで使用されている所定のビアのビアカット数を１増加させて配置し（ステップＳ５０）、セットアップエラーが解消されるまでステップＳ４７からステップＳ５０を繰り返している。
【００７２】
一方、ホールドエラーがある場合、あるいはセットアップエラーがない場合には、ビア接続配線パターンデータを作成して終了する（ステップＳ５１）。
【００７３】
このように、信号配線のネット上のビアにダブルカットビアをいくつ配置する必要があるかを予測し、必要最小限のダブルカットビアの使用に留めることにより信号配線の混雑度の低減を図ることが可能である。
【００７４】
以上説明したように、上述の変形例２では、概略配線に対するタイミング解析結果に基づいて予め必要なビアホールの個数を予測するようにしたので、必要十分なビアカット数をより迅速に精度よく定めることが可能である。従って、タイミング制御精度が向上し、半導体集積回路装置の製造が容易になる。
【００７５】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係わる信号配線の接続システムについて、図７を用いて説明する。本実施の形態の信号配線の接続システムは、第１の実施の形態で示した信号配線の接続方法を実現するためのものである。図７は本実施の形態の信号配線の接続システムを示すブロック図である。
【００７６】
図に示すように、本実施の形態の信号配線の接続システム６１は、半導体装置の論理設計データを格納した論理設計データ記憶部６２と、信号配線のタイミングを解析して新しいビア接続配線パターンを作成するプログラムなどを格納したプログラム格納部６３と、論理素子の配置および配線経路情報を格納する配置配線情報記憶部６４と、信号配線の信号伝播遅延時間に関するタイミング解析情報を格納するタイミング情報記憶部６５と、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に関するビア情報を格納するビア情報記憶部６６と、一連の信号配線の接続処理を実行するための手段を備えた処理制御部６７と、入出力制御部６８を介して処理結果を出力する出力装置６９と、処理制御部６７への指示等を入力する入力装置７０とで構成されている。
【００７７】
論理設計データ記憶部６２、プログラム格納部６３、配置配線情報記憶部６４、タイミング情報記憶部６５およびビア情報記憶部６６は、一部はコンピュータ内部の主記憶装置で構成しても良いし、このコンピュータに接続された半導体メモリー、磁気ディスク、磁気テープ、光ディスクなどの記憶装置で構成しても構わない。
【００７８】
また、処理制御部６７は、コンピュータシステムの中央演算処理装置の一部を構成しており、集中処理方式または分散処理方式のコンピュータシステムで実行される。
【００７９】
この処理制御部６７は、信号配線を論理設計データ記憶部６２から読み込んで、第１および第２の論理素子を異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線を抽出する信号配線抽出部７１と、第１および第２の論理素子間の信号伝播遅延時間を求めるタイミング解析部７２と、信号伝播遅延時間が所定の基準値を満たすか否かを判定するタイミング判定部７３と、基準値を満たさないと判定された信号配線のビアのビアカット数を増加させて配置するビア変更部７４と、ビア変更による配線パターンデータを作成する信号配線部７５から構成されている。
【００８０】
これらの信号配線抽出部７１、タイミング解析部７２、タイミング判定部７３、ビア変更部７４、信号配線部７５は、ソフトウェアとしてプログラム格納部６３に予め格納されており、その手順に従ってコンピュータシステムの中央演算処理装置にて実行されるが、専用のハードウェーアで実行されるものでも構わない。
【００８１】
以上説明したように、第２の実施の形態の信号配線の接続システムによれば、信号配線のタイミング解析をおこない、所定の基準値を満たさない信号配線のビアの変更をおこなうことにより、論理素子間のタイミング制御に十分な信号伝達遅延時間を有するビアを通して接続された信号配線が得られる。
【００８２】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係わる半導体集積回路装置の製造方法について、図８を用いて説明する。本実施の形態の半導体集積回路装置の製造方法は、第２の実施の形態で示した信号配線の接続システムを用いて、半導体集積回路装置を製造する場合の例である。図８は、本発明の半導体集積回路装置の製造方法を示すフローチャートである。
【００８３】
まず、製造する半導体集積回路装置の機能設計、論理設計により論理素子の配置情報、配線経路情報、タイミング制約情報からなるレイアウトデータが作成される（ステップＳ６１）。
【００８４】
即ち、製造する半導体集積回路装置に必要な機能を明確にし、その機能を生み出すためのロジック・メモリ、入出力インターフェイスなどの各部の機能と互いのつながりを設計する機能設計がおこなわれる。
【００８５】
次に、各部の機能および相互関係から具体的な電子回路を設計する論理設計がおこなわれる。
【００８６】
そして、論理素子を半導体チップ上のどこに配置するかを示す論理素子配置情報、この論理素子がチップ上のどの領域を通って接続されるかを示す配線経路情報、および論理素子間の同期を取るためのタイミング制約情報からなるレイアウトデータが作成され、論理設計データとして保存される。
【００８７】
次に、この半導体集積回路装置のレイアウトデータが読み込こまれ、半導体集積回路に配置される第１論理素子と第２論理素子を異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線が抽出される（ステップＳ６２）。
【００８８】
次に、第１論理素子と第２論理素子間の信号伝播遅延時間を求めてタイミング解析をおこなう（ステップＳ６３）。
【００８９】
次に、この信号伝播遅延時間が所定の基準値、例えばセットアップエラーか否かを判定し（ステップＳ６４）、基準を満たさない場合は、ビアカット数を増加してビアを配置する（ステップＳ６５）。
【００９０】
次に、論理設計データの全ての信号配線をチェックしたかを判定し（ステップＳ６６）、全ての信号配線がチェックされるまでステップＳ６２からステップＳ６５を繰り返す。全ての信号配線のチェックが完了すると、ビア接続配線パターンデータを作成する（ステップＳ６７）。
【００９１】
次に、ビア接続配線パターンを露光マスク上に形成するための露光マスク描画データが作成され、これに基づいて露光マスクが製作される（ステップＳ６８）。
【００９２】
次に、半導体基板に対して絶縁膜、半導体膜、金属膜などの成膜工程、上述した露光マスクを用いたリソグラフィー工程、エッチング工程、イオン注入工程などを繰り返す一連のウェーハ製造工程（前工程）により、半導体ウェーハ上に半導体装置が一括して形成される。そして、ダイシング工程、ボンディング工程、検査工程（後工程）を経て、半導体装置が製造される（ステップＳ６９）。
【００９３】
以上説明したように、第３の実施の形態による半導体集積回路装置の製造方法によれば、論理素子間のタイミング制御に十分な伝播遅延時間が得られるので、高い歩留まりで半導体集積回路装置を製造することができる。
【００９４】
（第４の実施の形態）
図９は、本発明の第４の実施の形態に係わる信号配線の接続方法で、半導体集積回路装置のレイアウトデータから論理素子を異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線、例えば特に信号周波数の高いクロック信号配線に対してエレクトロマイグレーション解析をおこない、最終のビア接続配線パターンデータが完成するまでの工程を示すフローチャートである。
【００９５】
このレイアウトデータは半導体集積回路装置の論理素子を半導体チップ上のどこに配置するかを示す論理素子の配置情報と、この論理素子がチップ上のどの領域を通って接続されるかを示す配線経路情報と、電流密度と動作温度、動作保証年数などに関するエレクトロマイグレーション制約情報で構成されている。
【００９６】
図９に示すように、まず、この半導体集積回路装置のレイアウトデータが読み込まれる（ステップＳ８１）。
【００９７】
次に、読み込まれた半導体集積回路に配置される第１論理素子の出力端子と第２論理素子の入力端子を異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線の最も抵抗の高い部分、例えばビアに対して、配線材料、配線寸法、動作電圧、信号周波数、配線容量などから信号配線に流れ電流を算出し、電流密度と動作温度から信頼性期間を求めるエレクトロマイグレーション解析をおこなう（ステップＳ８２）。
【００９８】
次に、この信頼性期間が所定の基準値、例えば動作保証年数を満たすか否か（以下エレクトロマイグレーションエラーという）を判定する（ステップＳ８３）。
【００９９】
次に、エレクトロマイグレーションエラーがある場合に、所定の基準値を満たすように最も抵抗の高いビアのビアカット数を増やして配置し（ステップＳ８４）、ビア接続配線パターンデータを作成（ステップＳ８５）して終了する。
【０１００】
以上説明したように、第４の実施の形態による信号配線の接続方法によれは、ビアに対してエレクトロマイグレーション解析をおこない、エレクトロマイグレーションエラーを生じるビアに必要十分な数のビアカットを配置している。
【０１０１】
従って、動作保証年数を満たすのに十分な信頼性期間が得られ、半導体集積回路装置の製造が容易になる。
【０１０２】
（第４の実施の形態の変形例）
図１０は本発明の第の実施の形態の変形例を示すフローチャートである。本変形例が第４の実施の形態と異なる点は、概略配線および実配線に対して、それぞれエレクトロマイグレーション解析をおこなうことにある。
【０１０３】
即ち、図１０に示すように、まず、図９と同様にレイアウトデータを読み込んで、エレクトロマイグレーション解析をおこない、エレクトロマイグレーションエラーの有無をチェックする（ステップＳ９１からステップＳ９３）。
【０１０４】
エレクトロマイグレーションエラーがない場合は、信号配線のネット上のビアにシングルカットビアを配置して実配線をおこない（ステップＳ９４）、エレクトロマイグレーションエラーがある場合は、エレクトロマイグレーションエラーが生じた信号配線のネット上のビアにダブルカットビアを配置して実配線をおこなう（ステップＳ９５）。
【０１０５】
次に、ステップＳ９４またはステップＳ９５で得られた実配線に対して、再びエレクトロマイグレーション解析をおこない、エレクトロマイグレーションエラーの有無をチェックする（ステップＳ９６からステップＳ９７）。
【０１０６】
エレクトロマイグレーションエラーがある場合は、信号配線のネット上の所定のビアのビアカット数を１増加させて配置し（ステップＳ９８）、エレクトロマイグレーションエラーが解消されるまでステップＳ９６からステップＳ９８を繰り返している。
【０１０７】
一方、エレクトロマイグレーションがない場合には、ビア接続配線パターンデータを作成して（ステップＳ９９）終了する。
【０１０８】
これにより、概略配線時にエレクトロマイグレーションエラーが見込まれるビアに予めダブルカットビアを配置しておくことができるので、実配線後の配線経路が概略配線時の配線経路と大きく異なった場合、混雑度によっては実配線後にシングルカットビアをダブルカットビアに変更できないビアが生じる恐れがない。
【０１０９】
以上説明したように、上述の変形例では、概略配線と実配線の両方でエレクトロマイグレーション解析をおこなうことにより、必要十分なビアカット数を迅速に精度よく定めている。従って、動作保証年数を満たすのに十分な信頼性期間が得られ、半導体装置の製造が容易になる。
【０１１０】
次に、本発明の第４の実施の形態で示した信号配線の接続方法を実現するための信号配線の接続システムは、第２の実施の形態で示した図７の信号配線の接続システムに、エレクトロマイグレーション解析をおこなうエレクトロマイグレーション解析部、エレクトロマイグレーション判定部を付加することにより同様に実施することができるので、その説明は省略する。
【０１１１】
また、上述の信号配線の接続システムを用いた半導体装置の製造方法は、第３の実施の形態で示した図８のフローチャートに、エレクトロマイグレーション解析をおこなう工程および所定の基準値を満たすか判定する工程を付加することにより同様に実施することができるので、その説明は省略する。
【０１１２】
【発明の効果】
以上説明したように、本発明によれば、論理素子間のタイミング制御に十分な信号伝播遅延時間が得られる信号配線の接続方法、該信号配線の接続システムを提供することができる。
【０１１３】
また、該信号配線を用いた半導体集積回路装置の製造方法によれば、高い信頼性を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる信号配線の接続方法を示すフローチャート。
【図２】本発明の第１の実施形態に係わる論理設計の要部を示す図。
【図３】本発明の第１の実施形態に係わるレイアウト図で、図３（ａ）は論理素子の配置、配線経路を示す図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿って切断し、展開して矢印方向に眺めた断面図。
【図４】本発明の第１の実施形態に係わるレイアウト図で、図４（ａ）は論理素子の配置、配線経路を示す図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿って切断し、展開して矢印方向に眺めた断面図。
【図５】本発明の第１の実施形態の変形例１を示すフローチャート。
【図６】本発明の第１の実施形態の変形例２を示すフローチャート。
【図７】本発明の第２の実施の形態に係わる信号配線の接続システムを示すブロック図。
【図８】本発明の第３の実施の形態に係わる半導体集積回路装置の製造方法を示すフローチャート。
【図９】本発明の第４の実施の形態に係わる信号配線の接続方法を示すフローチャート。
【図１０】本発明の第４の実施の形態の変形例を示すフローチャート。
【図１１】従来の信号配線の接続を示す図。
【符号の説明】
１１ 第１論理素子
１２ 第２論理素子
１３ 第３論理素子
１４ 第４論理素子
１５ａ、１５ｂ、１５ｃ 信号配線
１５ａ１、１５ｂ１、１５ｃ１ 第１配線層の信号配線
１５ａ２、１５ｂ２、１５ｃ２ 第２配線層の信号配線
１６ クロック信号配線
１７、１９、３２、３４ 入力端子
１８、２０ クロック信号入力端子
２１、２２、２３、２４、２５、２６、５１、５２、５３ ビアカット
３１、３３、３５、３６ 出力端子
６１ 信号配線の接続システム
６２ 論理設計データ記憶部
６３ プログラム格納部
６４ 配置配線情報記憶部
６５ タイミング情報記憶部
６６ ビア情報データ記憶部
６７ 処理制御部
６８ 入出力制御部
６９ 出力装置
７０ 入力装置
７１ 信号配線抽出部
７２ タイミング解析部
７３ タイミング判定部
７４ ビア変更部
７５ 信号配線部

Claims (15)

1. 半導体集積回路装置に配置される第１論理素子と第２論理素子を互いに接続する際に、異なる配線層にそれぞれ形成され、且つビア接続部を通して互いに接続する信号配線に対して、前記第１論理素子と前記第２論理素子間の信号伝播遅延時間を求める第１の工程と、
   前記求められた信号伝播遅延時間が設定された時間内か否かを判定する第２の工程と、
   前記求められた信号伝播遅延時間が設定された時間内でない場合に、前記設定された時間内となるように前記ビア接続部のビアカット数を増加させて前記第１論理素子と第２論理素子を接続する第３の工程と、
   を有することを特徴とする半導体集積回路装置の信号配線接続方法。
2. 前記第１の工程では、シミュレーションにより信号伝播遅延時間を求めることを特徴とする請求項１に記載の半導体集積回路装置の信号配線接続方法。
3. 半導体集積回路装置に配置される第１論理素子と第２論理素子を互いに接続する際に、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する概略信号配線に対して、前記第１論理素子と前記第２論理素子間の信号伝播遅延時間を求める第１の工程と、
   前記信号伝播遅延時間が設定された時間内か否かを判定する第２の工程と、
   前記求められた信号伝播遅延時間が設定された時間内である場合に、実配線をおこなう第３の工程と、
   前記求められた信号伝播遅延時間が設定された時間内でない場合に、前記ビア接続部のビアカット数を１増加して実配線をおこなう第４の工程と、
   前記実配線に対して、タイミング解析をおこなう第５の工程と、
   前記実配線のタイミング解析による信号伝播遅延時間が、設定された時間内か否かを判定する第６の工程と、
   前記求められた信号伝播遅延時間が設定された時間内でない場合に、設定された時間内となるまで前記ビア接続部のビアカット数を増加させて配置する第７の工程と、
   を具備したことを特徴とする半導体集積回路装置の信号配線接続方法。
4. 前記第４の工程において、基準値を満たさない場合に、前記信号伝播遅延時間から必要なビアカット数を算出して、前記ビアをシングルカットビアとするものとダブルカットビアとするものに分配して実配線をおこなうことを特徴とする請求項３に記載の半導体集積回路装置の信号配線接続方法。
5. 前記第１論理素子と第２論理素子を接続する信号配線が、その配線経路の途中に他の論理素子を有することを特徴とする請求項１、３、または４に記載の信号配線の接続方法。
6. 前記信号伝播遅延時間は、前記第１論理素子の入力端子と前記第２論理素子の入力端子間、または前記第１論理素子の出力端子と前記第２論理素子の出力端子間の信号伝播遅延時間であることを特徴とする請求項１、３、または４に記載の信号配線の接続方法。
7. 前記設定された時間とは、セットアップ時間であることを特徴とする請求項１、３、または４に記載の信号配線の接続方法。
8. 前記設定された時間に、ホールド時間を更に含むことを特徴とする請求項７に記載の信号配線の接続方法。
9. 半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビア接続部を通して互いに接続する信号配線を抽出する信号配線抽出部と、
   前記第１論理素子と前記第２論理素子間の信号伝播遅延時間を求めるタイミング解析部と、
   前記信号伝播遅延時間が設定された時間内か否かを判定するタイミング判定部と、
   前記信号伝播遅延時間が設定された時間内でない場合に、設定された時間となるように、前記ビア接続部のビアカット数を増加させて前記第１論理素子と前記第２論理素子を接続するビア変更部と、
   前記ビア変更情報に基づいて信号配線をおこなう信号配線部と、
   を有することを特徴とする半導体集積回路装置の信号配線接続システム。
10. 半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビア接続部を通して互いに接続する信号配線に対して、前記第１論理素子と前記第２論理素子間の信号伝播遅延時間を求めるタイミング解析をおこなう第１の工程と、
    前記信号伝播遅延時間が設定された時間内か否かを判定する第２の工程と、
    前記設定された時間内でない場合に、前記設定された時間内となるように前記ビア接続部のビアカット数を増加させた信号配線パターンを作成する第３の工程と、
    前記信号配線パターンに基づいて露光マスクを製作し、露光工程を含む所定の半導体集積回路製造工程により半導体集積回路装置を製造する第４の工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。
11. 半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、前記信号配線のエレクトロマイグレーション解析をおこなう第１の工程と、
    前記エレクトロマイグレーションが所定の基準値を満たすか否かを判定する第２の工程と、
    前記基準値を満たさない場合に、前記基準値を満たすように前記ビアのビアカット数を増加させて配置する第３の工程と、
    を有することを特徴とする信号配線の接続方法。
12. 半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する概略信号配線に対して、前記信号配線のエレクトロマイグレーション解析をおこなう第１の工程と、
    前記エレクトロマイグレーションが所定の基準値を満たすか否かを判定する第２の工程と、
    前記基準値を満たす場合に、前記ビアをシングルカットビアとして実配線をおこなう第３の工程と、
    前記基準値を満たさない場合に、前記ビアをダブルカットビアとして実配線をおこなう第４の工程と、
    前記実配線に対してエレクトロマイグレーション解析をおこなう第５の工程と、前記エレクトロマイグレーションが所定の基準値を満たすか否かを判定する第６の工程と、
    前記基準値を満たさない場合に、前記ビア接続部のビアカット数を１増加させて配置する第７の工程と、
    を具備し、
    前記基準値を満たすまで前記第４の工程から前記第７の工程を繰り返すことを特徴とする信号配線の接続方法。
13. 前記信号配線は、クロック信号配線であることを特徴とする請求項１１または請求項１２に記載の信号配線の接続方法。
14. 半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する概略信号配線を抽出する信号配線抽出部と、
    前記信号配線のエレクトロマイグレーション解析をおこなうエレクトロマイグレーション解析部と、
    前記基準値を満たさない場合に、前記ビアのビアカット数を増加させて配置するビア変更部と、
    を有することを特徴とする信号配線の接続システム。
15. 半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する概略信号配線に対して、前記信号配線のエレクトロマイグレーション解析をおこなう第１の工程と、
    前記エレクトロマイグレーションが所定の基準値を満たすか否かを判定する第２の工程と、
    前記基準値を満たさない場合に、前記ビアのビアカット数を増加させた信号配線パターンを作成する第３の工程と、
    前記信号配線パターンに基づいて露光マスクを製作し、露光工程を含む所定の半導体集積回路製造工程により半導体集積回路装置を製造する第４の工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。

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