JP2005025893A - 不揮発性記憶装置 - Google Patents
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Abstract
【課題】磁性体記憶装置において、メモリセルへのデータ書込時に過剰書込電流が流れるのを防止する。
【解決手段】書込電流を伝達する電流供給線(10)のプリチャージ電圧レベルを、ビット線(BL<0>−BL<N>)のプリチャージ電圧と同一レベルに設定する。データ書込時、電流供給線の寄生容量(Cp)の蓄積電荷が少なくともビット線へ流れるのを防止することができ、応じて、少なくともビット線へ過剰書込電流が流れるのを防止することができる。
【選択図】 図2
【解決手段】書込電流を伝達する電流供給線(10)のプリチャージ電圧レベルを、ビット線(BL<0>−BL<N>)のプリチャージ電圧と同一レベルに設定する。データ書込時、電流供給線の寄生容量(Cp)の蓄積電荷が少なくともビット線へ流れるのを防止することができ、応じて、少なくともビット線へ過剰書込電流が流れるのを防止することができる。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
この発明は、データを不揮発的に記憶する不揮発性記憶装置に関し、特に、記憶媒体の物理的状態をデータに応じて変化させることにより、データを記憶する不揮発性記憶装置に関する。より特定的には、この発明は、記憶媒体として磁性体膜を利用する磁性体記憶装置に関する。
【0002】
【従来の技術】
不揮発的にデータを記憶する集積化された記憶装置として、MRAM(マグネティック・ランダム・アクセス・メモリ)が知られている。このMRAMにおいては、データを記憶するために、磁性体薄膜が利用される。メモリセル構造としては、MTJ(マグネティック・トンネル・ジャンクション;磁気トンネル接合)を利用するMTJセルと、TMR(トンネル・マグネット・レジスタンス;トンネル磁気抵抗)効果を利用するTMRセルがある。
【0003】
MTJセルにおいては、データ記憶部に、一定方向の固定磁化方向を有する固定磁気層と、トンネルバリア絶縁膜を介して固定磁気層と対向して配置され、その磁化方向が書込データに応じて設定される自由磁気層とが設けられる。この磁気トンネル接合部の電気抵抗値が、固定磁気層と自由磁気層との間の磁化方向の相対関係に応じて変化する。固定磁気層の磁化方向と自由磁気層の磁化方向とが同一の場合には、両者の磁化方向が異なる場合に比べてその電気的抵抗が小さくなる。
【0004】
したがって、データ読出時、MTJメモリセルを流れる電流の大きさを検知することにより、記憶データを読出すことができる。
【0005】
データ書込時においては、MTJセルにおいて、通常、書込ワード線に一定方向の電流を流し、またビット線に書込データに応じた方向に電流を流す。これらの書込みワード線電流およびビット線電流が誘起する磁界により、自由磁気層の磁化方向が設定される。通常、書込ワード線およびビット線は直交する方向に配置され、これらの直交磁界の合成磁界により、自由磁気層の磁化方向が決定される。
【0006】
TMRセルのデータ記憶部においては、反強磁性体層により形成される一定の固定磁界を有する固定磁気層と、書込データに応じてその磁化方向が設定される自由磁気層と、これらの固定磁気層および自由磁気層の間に形成されるトンネルバリア絶縁膜とが設けられる。このTMRセルにおいても、データ記憶部の抵抗値が、MTJセルの場合と同様、自由磁気層および固定磁気層の磁化方向の相対関係に従って設定される。したがって、このTMRセルにおいても、データ読出時、TMRセルを介して流れる電流の大きさを検知することにより、データの読出を行なうことができる。データ書込時においては、ビット線および書込ワード線を流れる電流が誘起する磁界により、自由磁気層の磁化方向を設定する。
【0007】
このような磁気抵抗効果を利用するメモリセルの構成は、たとえば、特許文献1(特開2002−343077号公報)に示されている。
【0008】
【特許文献1】
特開2002−343077号公報
【0009】
【発明が解決しようとする課題】
MRAMセルにデータを書込むためには、ビット線および書込ワード線に電流を流す。ビット線は、メモリセル列に対応して配置され、各々に対応の列のMRAMセルの磁気抵抗素子(TMR素子またはMTJ素子)が金属配線を介して接続する。書込ワード線は、通常、メモリセル行に対応して配置され、選択時、一定方向の電流を流し、一定方向の磁界を誘起する。
【0010】
これらのビット線および書込ワード線電流の誘起磁界の合成磁界により、選択MRAMセルの磁気抵抗素子の磁化方向が設定される。誘起磁界が小さければ、MRAMセルの磁化方向を変更することができず、正確なデータの書込を行なうことができない。一方、誘起磁界が大きすぎる場合には、隣接セルなどの近傍セルに、リーク磁界によりデータの書換が行なわれるという磁気ディスターバンスが発生する。
【0011】
したがって、データ書込時、ビット線および書込ワード線には、定電流回路からの定電流が供給され、一定の大きさの磁界を誘起させることが行なわれる。上述の特許文献1の構成においては、共通データ線の一端に定電流回路を含むデータ書込回路が配置され、共通データ線が、相補データ線対で構成される。選択列のビット線へ、このデータ書込回路の定電流回路からの電流が供給される。選択列のビット線へ供給される電流の方向は、書込データに応じて設定される。選択列のビット線について一方端から他方端に書込データに応じた電流が流れるように、相補データ線が選択ビット線両端にそれぞれ結合され、これらの相補データ線の電位が書込みデータに応じて設定される構成が一例として示される。この接続制御により、選択ビット線には、書込データに応じて右から左または左から右方向に電流が流れる。
【0012】
特許文献1においては、書込電流を低減するために、書込ワード線とアクセストランジスタが接続するソース線とを2次元的に重なり合うように配置し、書込ワード線およびソース線をデータ書込時接続する。書込ワード線およびソース線の両者からの磁界を利用して誘起磁界を大きくし、応じて書込電流を低減する。また、別の構成として、ビット線およびソース線を重なり合うように配置して、MRAMセルの磁気抵抗素子に対する誘起磁界を強くすることなどが行なわれている。
【0013】
この特許文献1の構成において、ビット線は、接地電圧または電源電圧にプリチャージされる。しかしながら、この特許文献1においては、データ書込時の電流を低減する点については考慮されているものの、プリチャージビット線に対するデータバスを介してのデータ書込回路からのリーク電流の問題およびデータバス線の寄生容量の蓄積電荷によるデータ書込時の過剰電流(ピーク電流)による誤書込などの交流的な問題については検討されていない。
【0014】
また、上述の特許文献1の構成の他に、ビット線両側に書込ドライバを配置する構成が用いられる場合もある。この構成においては、通常、一定電流をビット線に供給するためには、ビット線は、接地電圧レベルにプリチャージされる。書込ドライバに対し共通に定電流回路からの電流伝達線が電流源として配置される。選択ビット線に対して配置される両端の書込ドライバが、書込データに従ってビット線を電源電圧レベルおよび接地電圧レベルに駆動する。電流伝達線は、複数の書込ドライバに共通に設けられており、したがって、その寄生容量は大きい。ビット線をこの書込ドライバを介して駆動する場合、寄生容量からの電荷と定電流回路からの電流がともに書込ドライバを介してビット線に供給され、過剰電流がビット線駆動初期時に流れる。この寄生容量の電荷が消費された後は、定電流回路からの定電流が供給される。しかしながら、このような過剰電流が流れた場合大きな磁界が誘起され、通常ビット線が誘起する磁界は、MRAMセルの磁気抵抗素子の磁化容易軸方向の磁界であり、常に短時間で、データの書換が行なわれ、隣接セルなどの近傍のメモリセルの誤書込が生じる。
【0015】
すなわち、データ書込初期時の過剰電流により、過大磁界が誘起されると、隣接セルなどの近傍の非選択メモリセルへのリーク磁界によるデータ書込が生じるという磁気ディスターバンスの問題が生じる。
【0016】
書込ワード線についても、同一の定電流回路からの定電流が、書込ワード線ドライバに供給されており、同様の過剰電流に起因する問題が生じる。
【0017】
それゆえ、この発明の目的は、正確にデータを書込むことのできる不揮発性記憶装置を提供することである。
【0018】
この発明の他の目的は、磁気ディスターバンスを生じさせることなく正確にデータを書込むことのできる磁性体記憶装置を提供することである。
【0019】
【課題を解決するための手段】
この発明に従う不揮発性記憶装置は、行列状に配列され、各々が記憶データに従って物理的状態が変化する素子を含む複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、非選択状態のビット線を所定の電圧レベルのプリチャージ電圧に維持するビット線プリチャージ回路と、複数のビット線に共通に配置され、データ書込時、選択ビット線に流れる電流を伝達する電流伝達線と、データ書込時少なくともアドレス信号に従って選択列のビット線と電流伝達線とを結合するビット線選択回路と、電流伝達線に結合され、データ書込時、電流伝達線と選択ビット線との間で電流を流し、かつデータ書込以外時には、電流伝達線をビット線プリチャージ電圧と同一電位にプリチャージする電流供給回路を含む。
【0020】
ビット線プリチャージ電位と電流伝達線を、同一電位にプリチャージすることにより、電流伝達線の寄生容量が大きい場合においても、選択列のビット線は、この寄生容量の充電電位と同一方向にその電圧レベルが変化するため、寄生容量からの電荷がビット線に流れるのを防止することができ、応じて、過剰電流がビット線に流れるのを防止することができる。
【0021】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従う不揮発性記憶装置のデータ書込に関連する部分の構成を概略的に示す図である。図1において、不揮発性記憶装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイ1と、外部からの行アドレス信号RAをデコードし、メモリセルアレイ1の行を指定する行選択信号を生成する行デコーダ2と、外部からの列アドレス信号CAをデコードし、メモリセルアレイ1の列を選択する列選択信号CSLを生成する列デコーダ3と、行デコーダ2からの行選択信号に従ってメモリセルアレイ1の選択行に対応する書込ワード線または読出ワード線を選択状態へ駆動するワード線ドライブ回路4と、データ書込時、外部からの書込データDINに従って相補内部書込データDATAおよび/DATAを生成する書込バッファ6と、データ書込時、列デコーダ3からの列選択信号CSLと内部書込データDATAおよび/DATAに従って選択列に対応して配置されるビット線へ書込電流を供給するビット線書込ドライブ回路7aおよび7bを含む。
【0022】
ビット線書込ドライブ回路7aおよび7bは、ビット線の両側に対向して配置され、データ書込時に、内部書込データDATA、/DATAに応じた方向に、選択列のビット線に電流を供給する。
【0023】
ビット線書込ドライブ回路7aおよび7bと、ワード線ドライブ回路4に含まれる書込ワード線ドライブ回路へは、定電流回路5からの定電流が電流伝達線10を介して供給される。この電流伝達線10上の電圧を、制御回路8からのタイミング信号TMに従ってダイナミックに変更し、電流伝達線10の寄生容量の蓄積電荷による過剰電流が生じるのを防止する。電流伝達線10上の電圧は、ビット線書込みドライブ回路7aおよび7bのハイ側電源電圧であっても良く、また、ロー側電源電圧であっても良い。
【0024】
制御回路8は、外部からのコマンドCMDに従って内部動作タイミング信号を生成し、図1においては、定電流回路5へ与えられるタイミング制御信号TMと、書込バッファ6へ与えられる書込イネーブル信号WEを代表的に示す。書込バッファ6は、この書込イネーブル信号WEの活性化時、外部からの書込データDINに従って相補内部書込データDATAおよび/DATAを生成する。
【0025】
図2は、図1に示す不揮発性記憶装置のメモリセルアレイ1、ビット線書込ドライブ回路7aおよび7b、および定電流回路5の構成を概略的に示す図である。図2を参照して、メモリセルアレイ1において、メモリセルMCが行列状に配列され、メモリセルMCの各列に対応してビット線BLが配置され、また、メモリセルMCの各行に対応して書込ワード線および読出ワード線が配置される。図2においては、1行のメモリセルMCに対応して配置される書込ワード線WWLおよび読出ワード線RWLを代表的に示す。書込ワード線WWLは、データ書込時、ワード線書込ドライバWWDにより電源電圧レベルへ駆動されて書込電流を供給する。読出ワード線RWLは、データ読出時、選択状態(電源電圧レベル)へ駆動される。
【0026】
メモリセルMCは、磁性体薄膜で構成され、記憶データに従ってその抵抗値が設定される可変抵抗素子VREと、読出ワード線RWLが選択状態のとき導通し、可変抵抗素子VREをソース線SLに結合するアクセストランジスタATRを含む。このソース線SLは、接地電圧に固定されてもよく、またデータ読出時、接地電位に列選択信号に従って結合されてもよい。メモリセルMCの構成は、データ書込時に、ビット線書込電流およびワード線書込電流による誘起磁界により、可変抵抗素子VREの抵抗値を変更する構成であれば、任意である。
【0027】
メモリセルMCの各列に対応してビット線BL<n:0>(BL<0>−BL<n>)が配置される。ビット線BL<0>−BL<n>それぞれに対して、ビット線プリチャージ回路BPCが設けられる。ビット線プリチャージ回路BPCは、それぞれ、対応の列選択信号CSL(CSL<0>−CSL<n>)をインバータIVを介してゲートに受けて導通するnチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)QN2を含む。ビット線プリチャージ回路BPCにおけるNチャネルMOSトランジスタQN2は、導通時、対応のビット線を接地電圧GNDに結合する。
【0028】
ビット線書込ドライブ回路7aおよび7bは、ビット線BL<0>−BL<n>それぞれに対応して設けられるビット線書込ドライバBWDを含む。このビット線書込ドライバBWDは、それぞれ、内部書込データDATAまたは/DATAと対応の列選択信号CSL(CSL<0>−CSL<n>)に従って定電流回路5から供給される電流を、対応のビット線へ流す。ビット線ドライブ回路7aおよび7bに対して接地電圧GNDが、常時、他方動作電源電圧として供給される。
【0029】
電流伝達線10は、これらのビット線書込ドライブ回路7aおよび7bに含まれるビット線書込ドライバBWDに共通に結合され、これらのビット線書込ドライバBWDに対して共通にハイ側電源電圧V_vddを供給し、応じて、選択列のビット線に定電流を供給する。
【0030】
定電流回路5は、定電流源CCR1と、電源ノードと定電流源CCR1の間に結合されかつそのゲートが定電流源CCR1に結合されるPチャネルMOSトランジスタQC1と、電源ノードに結合され、MOSトランジスタQC1とカレントミラー回路を構成するPチャネルMOSトランジスタQC2と、MOSトランジスタQC2と電流伝達線10の間に結合されかつそのゲートにタイミング制御信号TMを受けるPチャネルMOSトランジスタQP1と、電流伝達線10と接地ノードの間に接続されかつそのゲートにタイミング制御信号TMを受けるNチャネルMOSトランジスタQN1を含む。
【0031】
タイミング制御信号TMは、データ書込時、Lレベルに設定され、それ以外のときには、Hレベルに設定される。したがって、データ書込以外の動作モードのプリチャージ時においては、電流伝達線10は、MOSトランジスタQN1により放電され、この電流伝達線10上の電圧V_vddは、接地電圧レベルとなり、電流伝達線10に存在する寄生容量Cpに対しては電荷は蓄積されない。この寄生容量Cpは、配線容量および電流伝達線10に接続されるビット線ドライブ回路のMOSトランジスタの接合容量などにより形成される。
【0032】
データ書込時においては、タイミング制御信号TMがLレベルとなり、MOSトランジスタQP1およびQC2を介して電流伝達線10に定電流が供給され、電流伝達線10上の電圧V_vddが、そのプリチャージ電圧(接地電圧レベル)から徐々に上昇する。この電流伝達線10上の電圧V_vddのレベル上昇時、応じて寄生容量Cpも充電される。選択列のビット線の電位変化方向と電流伝達線10の電圧変化方向は同じであり、応じて、選択ビット線への寄生容量Cpからの蓄積電荷の流入が防止され、過剰電流がデータ書込初期時に選択ビット線において発生するのを防止することができる。
【0033】
図3は、図2に示すビット線書込ドライバBWDの構成の一例を示す図である。図3において、ビット線書込ドライバBWDは、対応の列選択信号CSL<i>を受けるインバータG1と、列選択信号CSL<i>と内部書込データDATA(または/DATA)を受けるNANDゲートG2と、インバータG1の出力信号と内部書込データDATA(または/DATA)を受けるNORゲートG3と、NANDゲートG2の出力信号がLレベルのとき導通し、電流伝達線10から対応のビット線BLに電流を供給するPチャネルMOSトランジスタQP3と、NORゲートG3の出力信号がHレベルのとき導通し、導通時、ビット線BLから接地ノードへ電流を放電するNチャネルMOSトランジスタQN3を含む。
【0034】
このビット線書込ドライバBWDは、図1に示すビット線書込ドライブ回路7aに含まれる場合には、内部書込データDATAを受け、図2に示すビット線書込ドライブ回路7bに含まれる場合には、補の内部書込データ/DATAを受ける。
【0035】
列選択信号CSL<i>は、図1に示す列デコーダ3により、選択時、Hレベルへ駆動される。寄生容量Cpは、ビット線ドライバBWDのMOSトランジスタQP3のソースの接合容量などにより形成される。電流伝達線10が、ビット線書込ドライバBWDに共通に結合されるため、寄生容量Cpの容量値も大きくなる。
【0036】
図3には、ビット線BLに対して設けられるビット線プリチャージ回路BPCを合わせて示す。このビット線プリチャージ回路BPCは、列選択信号CSL<i>をインバータIVを介してゲートに受けるNチャネルMOSトランジスタQN2を含む。したがって、ビット線BLが非選択状態のときには、インバータIVの出力信号はHレベルであり、MOSトランジスタQN2により、非選択ビット線は、接地電圧レベルに維持される。
【0037】
図4は、図2および図3に示す構成の動作を示す信号波形図である。以下、図4を参照して、この発明の実施の形態1における不揮発性記憶装置のデータ書込時の動作について説明する。
【0038】
時刻t1以前においては、図1に示す制御回路8からのタイミング制御信号TMはHレベルであり、図2に示す定電流回路5において、MOSトランジスタQN1がオン状態、MOSトランジスタQP1がオフ状態である。したがって、電流伝達線10上の電圧V_vddが、接地電圧GNDレベルである。また、列選択信号CSL<0>−CSL<n>は、すべてLレベルである。したがって、図3に示すビット線書込みドライバBWDにおいて、NANDゲートG2の出力信号はHレベル、NORゲートG3の出力信号はLレベルであり、MOSトランジスタQP3およびQN3はともにオフ状態にある。この状態において、インバータIVの出力信号はHレベルであり、ビット線プリチャージ回路BPCにおいて、MOSトランジスタQN2がオン状態であり、ビット線BLは、接地電圧GNDレベルに維持される。
【0039】
時刻t1においてデータ書込サイクルが始まると、図1に示す制御回路8が、外部からのコマンドCMDに従って、タイミング制御信号TMをLレベルに立下げる。また、図1に示す行デコーダ2および列デコーダ3がそれぞれアドレス信号RAおよびCAに従ってデコード動作を行なう。列アドレス信号CAに従って、図1に示す列デコーダ3からの列選択信号CSLのうち、選択列に対応する列選択信号CSL<i>がHレベルに立上がる。また、図1に示す書込バッファ6が、書込データDINに従って内部書込データDATAおよび/DATAを生成する。
【0040】
タイミング制御信号TMがHレベルからLレベルに立下がると、図2に示す定電流回路5において、MOSトランジスタQP1がオン状態、MOSトランジスタQN1がオフ状態となる。したがって、電流伝達線10へ、MOSトランジスタQC2およびQP1を介して電流が供給され、電流伝達線10上の電圧V_vddの電圧レベルが接地電圧レベルGNDから徐々に上昇する。一方、列選択信号CSL<i>がHレベルとなると、インバータIVの出力信号がLレベルとなり、ビット線プリチャージ回路BPCにおいて、MOSトランジスタQN2がオフ状態となり、ビット線BLのプリチャージが完了する。内部書込データDATA(または/DATA)がHレベルのとき、ビット線書込ドライバBWDにおいてNANDゲートG2の出力信号がLレベル、NORゲートG3の出力信号がLレベルとなり、ビット線BLへ、MOSトランジスタQP3を介して電流伝達線10からの電流が供給され、ビット線電流iBLが流れる。内部書込データDATA(または/DATA)がLレベルのときには、NANDゲートG2の出力信号がHレベル、NORゲートG3の出力信号がHレベルとなり、ビット線BLがMOSトランジスタQN3を介して接地ノードに結合される。したがって、ビット線BL両側に設けられたビット線書込ドライバBWDに従って、書込データに応じた方向にビット線電流iBLが流れる。
【0041】
ビット線BLへの電流伝達線10からの電流供給時、ビット線BLの電圧レベルも、そのプリチャージ電圧レベルから中間電圧Vmレベルに上昇する。ビット線電流iBLが流れるときには、図2に示す寄生容量Cpの充電が並行して行なわれており、寄生容量Cpの蓄積電荷がビット線BLに対して流入するのを防止することができ、応じて、ビット線BLに対する書込電流iBLの過剰電流(ピーク電流)の発生を防止することができる。
【0042】
ビット線BL上の書込電流iBLが一定レベルとなると、安定に一定の書込磁界を発生することができ、正確にデータの書込を、磁気ディスターバンスを生じさせることなく行なうことができる。
【0043】
時刻t2においてデータ書込動作が完了すると、列選択信号CSL<i>がLレベルへ立下がり、またタイミング制御信号TMがHレベルとなる。応じて、再び定電流回路5がプリチャージ状態へ復帰し、MOSトランジスタQN1により電流伝達線10が接地電圧レベルに駆動され、また、ビット線書込ドライバBWDにおいてはMOSトランジスタQP3およびQN3がともにオフ状態となり、ビット線電流iBLの供給は停止される。ビット線BLは、列選択信号CSL<i>の非選択状態への移行に応答して、ビット線プリチャージ回路BPCにより接地電圧GNDレベルにプリチャージされる。
【0044】
このプリチャージ状態において、電流伝達線10上の電圧V_vddは、接地電圧GNDレベルであり、ビット線BLのプリチャージ電圧と同じ電圧レベルである。したがって、ビット線書込ドライバBWDにおいて、MOSトランジスタQP3を介して電流伝達線10からビット線BLへリーク電流(サブスレショルド電流;オフリーク電流)が流れることはなく、定電流回路5における消費電流を低減することができる。特に、電流伝達線10は、図2に示すようにビット線書込ドライブ回路7aおよび7bに各ビット線に対して設けられるビット線書込ドライバBWDに共通に結合されており、プリチャージ状態時におけるビット線書込ドライバBWDのオフリーク電流を低減することにより、スタンバイサイクル時の消費電流を低減することができる。
【0045】
[変更例]
図5は、この発明の実施の形態1の変更例の構成を示す図である。この図5に示す構成においては、定電流回路5は、電流伝達線20上の電圧V_gndを、スタンバイサイクル時電源電圧VDDレベルにプリチャージし、データ書込時、この電流伝達線20を接地電圧方向に向かって放電する。したがって、ビット線書込ドライブ回路7aおよび7bは、この電流伝達線20上の電圧V_gndを、ロー側電源電圧として供給され、ハイ側電源電圧VDDは、常時、これらのビット線書込ドライブ回路7aおよび7bへ供給される。
【0046】
定電流回路5は、電源ノードに結合されて一定の電流を供給する定電流源CCR2と、定電流源CCR2と接地ノードとの間に接続されかつそのゲートが定電流源CCR2に結合されるNチャネルMOSトランジスタQC3と、電源ノードと電流伝達線20の間に接続されかつそのゲートにタイミング制御信号/TMを受けるPチャネルMOSトランジスタQP4と、電流伝達線20に結合されかつそのゲートにタイミング制御信号/TMを受けるNチャネルMOSトランジスタQN4と、MOSトランジスタQN4と接地ノードの間に接続されかつそのゲートがMOSトランジスタQC3のゲートに接続されるNチャネルMOSトランジスタQC4を含む。
【0047】
MOSトランジスタQC3およびQC4がカレントミラー回路を構成し、タイミング制御信号TMZがHレベルのときに、定電流源CCR2が駆動する定電流に対応する電流を、電流伝達線20から放電する。この電流伝達線20には、寄生容量Cpgが存在する。
【0048】
ビット線書込ドライバBWDのロー側電源電圧V_gndを、スタンバイサイクル時、電源電圧VDDにプリチャージするため、応じて、ビット線プリチャージ電圧を、ハイ側電源電圧VDDに設定する。このため、ビット線プリチャージ回路BPCは、対応の列選択信号CSL<i>の非選択時導通し、対応のビット線BL<i>へ電源電圧VDDを供給するPチャネルMOSトランジスタQP5で構成される。
【0049】
メモリセルMCの構成およびアレイ構成は、先の実施の形態1と同様である。
図6は、図5に示すビット線書込ドライバBWDの構成を示す図である。図6に示すビット線書込ドライバBWDは、以下の点が、図3に示すビット線書込ドライバBWDと、その構成が異なる。すなわち、ビット線BLを接地電圧方向へ放電するNチャネルMOSトランジスタQN6のソースが、電流伝達線20に結合され、ロー側電源電圧V_gndを受ける。ビット線BLを充電するPチャネルMOSトランジスタQP6は、そのソースが電源電圧VDDを供給する電源ノードに結合され、常時、電源電圧VDDを受ける。MOSトランジスタQP6のゲートにNANDゲートG2の出力信号が与えられ、MOSトランジスタQN6のゲートにNORゲートG3の出力信号が与えられる。図6に示すビット線書込ドライバBWDの他の構成は、図3に示すビット線書込ドライバBWDの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0050】
スタンバイサイクル時においては、列選択信号CSL<i>がLレベルであるため、MOSトランジスタQP6およびQN6は、ともにオフ状態である。電流伝達線20上のロー側電源電圧V_gndは、電源電圧VDDレベルにプリチャージされる。また、ビット線プリチャージ回路BPCにおいては、MOSトランジスタQP5により、ビット線BLが、電源電圧VDDレベルにプリチャージされる。したがって、MOSトランジスタQP6およびQN6がともにオフ状態の時に、これらのソースおよびドレインの電圧は同じ電圧レベルであり、MOSトランジスタQP6およびQN6のオフリーク電流を低減でき、スタンバイ電流を低減することができる。
【0051】
図7は、この図5および図6に示す回路の動作を示す信号波形図である。以下、図7を参照して、図5および図6に示す構成のデータ書込時の動作について説明する。
【0052】
時刻t1以前においては、スタンバイサイクル時であり、タイミング制御信号TMZはLレベルであり、また列選択信号CSL<i>も非選択状態のLレベルである。図5に示す定電流回路5においては、MOSトランジスタQP4かオン状態、MOSトランジスタQN4がオフ状態であり、電流伝達線20が、電源電圧VDDレベルにプリチャージされ、また寄生容量Cpgも、電源電圧VDDレベルにプリチャージされる。ビット線書込ドライバBWDにおいては、MOSトランジスタQP6およびQN6がともにオフ状態にある。ビット線プリチャージ回路BPCにおいては、列選択信号CSL<i>がLレベルであるため、PチャネルMOSトランジスタQP5がオン状態にあり、ビット線BLは、電源電圧VDDレベルにプリチャージされる。
【0053】
時刻t1においてデータ書込サイクルが始まる。タイミング制御信号TMZがHレベルへ立上がり、また選択列に対応する列選択信号CSL<i>がHレベルへ駆動される。図5に示す定電流回路5において、MOSトランジスタQP4がオフ状態、MOSトランジスタQN4がオン状態となり、MOSトランジスタQN4およびQC4が、電流伝達線20を定電流源CCR2が決定する電流量で放電し、電流伝達線20上の電圧V_gndの電圧レベルが低下する。
【0054】
ビット線プリチャージ回路BPCにおいては、選択列の列選択信号CSL<i>がHレベルに立上がるため、MOSトランジスタQP5がオフ状態となり、ビット線BLに対するプリチャージ動作が停止する。ビット線書込ドライバBWDが、内部書込データDATA(または/DATA)に従って、MOSトランジスタQP6およびQN6の一方をオン状態へ駆動する。内部書込データDATAがLレベルのときには、NORゲートG3の出力信号がHレベル、NANDゲートG2の出力信号がHレベルとなり、ビット線BLがMOSトランジスタQN6を介して電流伝達線20に結合され、ビット線BLから電流伝達線20へ電流が放電される。このビット線BLの放電電流量は、図5に示す定電流回路5の駆動電流量によって決定される。
【0055】
したがって、時刻t1からのデータ書込サイクル開始直後においては、ビット線BLは、その電圧レベルが、プリチャージレベルの電源電圧VDDから電流伝達線20上の電圧V_gndの電圧レベルの低下とともに一定の放電量で低下し、ビット線BL上の書込電流iBLのピーク電流は十分に抑制される。このビット線BLのビット線書込ドライバBWDによる充放電は内部書込データDATAおよび/DATAに従って行なわれると、ビット線BLの電圧レベルが、中間電圧Vmgレベルに到達する。中間電圧Vmgの電圧レベルは、ビット線書込ドライバBWDのMOSトランジスタQP6の電流供給能力と定電流回路5のMOSトランジスタQN4およびQC4の放電電流量により決定される。
【0056】
時刻t2において、データ書込が完了すると、選択状態の列選択信号CSL<i>がLレベルに立下がり、またタイミング制御信号TMZがLレベルに立下がる。これにより、再び、電流伝達線20が、中間電圧Vmgから電源電圧VDDレベルに、MOSトランジスタQP4により駆動され、電流伝達線20の寄生容量Cpgが、したがって、電源電圧VDDレベルにプリチャージされる。また、ビット線書込ドライバBWDにおいて、MOSトランジスタQP6およびQN6がともにオフ状態となり、ビット線書込電流iBLが停止する。ビット線BLは、再びビット線プリチャージ回路BPCにより、電源電圧VDDレベルにプリチャージされる。
【0057】
従って、ビット線書込ドライバBWDのロー側電源電圧を、プリチャージ時にハイ側電源電圧レベルに設定し、データ書込時に、このロー側電源電圧V_gndを一定の電流量で駆動することにより、ハイ側電源電圧VDDを供給する電源線に大きな寄生容量が存在しても、定電流回路5が規定する電流量でビット線を駆動することができ、ビット線に過剰電流がデータ書込初期時に流れるのを防止することができる。
【0058】
[変更例2]
図8は、この発明の実施の形態1の変更例2の構成を概略的に示す図である。図8においては、メモリセル行に対応して書込ワード線WWL0−WWLmが配置される。これらの書込ワード線WWL0−WWLmそれぞれに対応して、書込ワード線ドライバWWD0−WWDmが設けられる。これらの書込ワード線ドライバWWD0−WWDmは、それぞれ電流伝達線30に共通に結合され、データ書込時、この電流伝達線30から電流を供給され、対応の書込ワード線へ電流を供給する。書込ワード線WWL0−WWLmは、それぞれ、接地電圧レベルに維持される。
【0059】
この電流伝達線30へは、定電流回路50からの定電流がデータ書込時供給される。この定電流回路50は、図2に示す定電流回路5と同様の構成を有し、タイミング制御信号TMに従って、この電流伝達線30上の電圧を、接地電圧レベルにプリチャージし、かつデータ書込時、内部にこれら定電流源により定電流を供給する。したがって、この図8に示す構成においても、書込ワード線ドライバWWD0−WWDmは、電流伝達線30からデータ書込時電流を供給されて、選択時、対応の書込ワード線へ電流を供給するため、データ書込開始時、その電流伝達線30の大きな寄生容量Cpa(書込みワードドライバのトランジスタの接合容量などにより形成される)からの電荷が定電流回路50からの定電流と合わせて供給され、書込ワード線に過剰電流が流れ、大きな書込磁界が誘起される可能性がある。この場合、定電流回路50が、タイミング制御信号TMに従って電流伝達線30を接地電圧レベルにプリチャージし、その後、電流伝達線30へ定電流を供給する構成とすることにより、選択書込ワード線への書込ワード線ドライバを介しての過剰電流供給は防止される。
【0060】
なお、書込ワード線WWL0−WWLmは、接地電圧レベルに固定されているとしている。しかしながら、この書込ワード線WWL0−WWLmの構成は、種々の構成、たとえば特許文献1に示される構成が利用されてもよい。いずれの場合においても、書込行に対応する書込ワード線に、データ書込時、定電流回路50からの定電流が供給される。
【0061】
この定電流回路50は、その一部(定電流源およびカレントミラー回路)は、図2に示す定電流回路5と共用されてもよい。
【0062】
以上のように、この発明の実施の形態1に従えば、ビット線書込ドライバを介してビット線書込電流を選択ビット線へ供給する電流伝達線のプリチャージ電圧レベルを、ビット線のプリチャージ電圧レベルと同じ電圧レベルに設定しており、データ書込サイクル開始直後に、この電流伝達線の寄生容量の蓄積電荷がビット線へ流入するのを防止することができ、応じて、ピーク電流を低減でき、正確に、ビット線BLに一定の大きさの書込電流を供給して、データの書込を行なうことができる。
【0063】
また、ビット線プリチャージ電圧と、電流伝達線のプリチャージ電圧を同じ電圧レベルに設定することにより、ビット線書込ドライバにおけるドライブMOSトランジスタにおけるオフリーク電流を、そのソースおよびドレイン電圧と同じとすることにより防止でき、スタンバイサイクル時の消費電流を低減することができる。
【0064】
[実施の形態2]
図9は、この発明の実施の形態2に従う不揮発性記憶装置の全体の構成を概略的に示す図である。この図9に示す構成において、メモリセルアレイ1の列方向(ビット線)の両側に、列デコーダ3からの列選択信号群CSLに従ってメモリセルアレイ1の選択列のビット線を書込データバスIOWおよびZIOWにそれぞれ結合する書込列選択回路60aおよび60bが設けられる。書込み列選択回路60aおよび60bは、メモリセルアレイ1の列方向の両側に対向して配置される。書込データバスIOWおよびZIOWは、内部書込データDATAおよび/DATAに応答するプリチャージ回路62aおよび62bにより、ビット線プリチャージ電位と同じ電圧レベルにプリチャージされる。
【0065】
この書込データバスIOWおよびZIOWは、電流スイッチ回路64aおよび64bを介して定電流回路68に結合される。定電流回路68は、その構成は、後に説明するが、カレントミラー回路で構成され、常時、その出力部の定電流出力線66に一定の大きさの電流を供給する。
【0066】
図9に示す不揮発性記憶装置の他の構成は、図1に示す不揮発性記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0067】
内部書込データDATAおよび/DATAは、書込バッファ6により、スタンバイサイクル時、Hレベルに設定され、データ書込時、外部からの書込データDINに応じた論理レベルに設定される。データDINおよびDATA、/DATAは、多ビットデータであっても良い。書込みデータバスIOW/IOWが、書込みデータビット数に応じたビット幅に設定される。
【0068】
プリチャージ回路62aおよび62bは、相補内部書込データDATAおよび/DATAに従って、書込データバスIOWおよびZIOWを、メモリセルアレイ1のビット線のプリチャージ電位と同一電位にプリチャージする。スタンバイサイクル時、電流スイッチ回路64aおよび64bは非導通状態であり、定電流回路68の出力電流線66と書込データバスIOWおよびZIOWは分離される。データ書込時、プリチャージ回路62aおよび62bの一方が、プリチャージ電位状態を維持し、他方が、プリチャージ電圧源から対応の書込データバスを分離する。この場合、電流スイッチ回路64aおよび64bにより、定電流回路68からの定電流が供給される(充電および放電両者を含む)。したがって、内部書込データバスは、ビット線プリチャージ電位と同じ電圧レベルから変化するために、選択ビット線へのデータ書込時の過剰電流を抑制することができる。
【0069】
図10は、図9に示す不揮発性記憶装置の1ビットのデータ書込に関連する部分の構成を示す図である。図10において、メモリセルアレイ1が、書込みデータビットに対応してサブアレイSUBに分割される。このサブアレイSUBにおいて、ビット線BL<0>−BL<n>が、図示しないメモリセルの各列に対応して配置される。ビット線BL<0>−BL<n>それぞれに対応して、ビット線プリチャージ回路BPCが配置される。このビット線プリチャージ回路BPCとしては、図10においては、ビット線BL<2>に対して設けられるビット線プリチャージ回路の構成を具体的に示す。このビット線プリチャージ回路BPCは、対応の列選択信号CSL<i>の反転信号に従って対応のビット線BL<i>を接地ノードに結合するNチャネルMOSトランジスタQN5を含む。すなわち、非選択状態(プリチャージ状態)のビット線BL<i>は、接地電圧レベルにプリチャージされる。
【0070】
書込列選択回路60aは、ビット線BL<0>−BL<n>それぞれに対応して設けられ、対応の列選択信号CSL<0>−CSL<n>の選択時、対応のビット線BL<0>−BL<n>をローカル書込データ線LIOWに結合するNチャネルMOSトランジスタQN0−QNnを含む。このローカル書込データ線LIOWは、図9に示す書込データバスIOWに含まれる。ローカル書込データ線LIOWには、MOSトランジスタQN0−QNnの接合容量などによる寄生容量Cpwaが接続する。
【0071】
書込列選択回路60bは、ビット線BL<0>−BL<n>それぞれに対応して設けられ、対応の列選択信号CSL<0>−CSL<n>の選択時、対応のビット線BL<0>‐BL<n>を補のローカル書込データ線ZLIOWに結合するNチャネルMOSトランジスタZQN0−ZQNnを含む。補の書込データ線ZLIOWは、図9に示す書込データバスZIOWに含まれる。補のローカル書込データ線ZLIOWに対して、MOSトランジスタZQN0−ZQNnの接合容量などによる寄生容量Cpwbが接続する。
【0072】
プリチャージ回路62aは、内部書込データDATAに従ってローカル書込データ線LIOWを接地ノードに結合するNチャネルMOSトランジスタQNDを含む。プリチャージ回路62bは、補の内部書込データ/DATAに従って補のローカル書込データ線ZLIOWを接地ノードに結合するNチャネルMOSトランジスタZQNDを含む。
【0073】
電流スイッチ回路64aは、内部書込データDATAに従って選択的にローカル書込データ線LIOWを定電流出力線66に結合するPチャネルMOSトランジスタQPDを含む。電流スイッチ回路64bは、補の内部書込データ/DATAに従って補のローカル書込データ線ZLIOWを定電流出力線66に結合するPチャネルMOSトランジスタZQPDを含む。
【0074】
定電流回路68は、接地ノードに結合される定電流源CCR3と、定電流源CCR3と電源ノードとの間に結合されかつそのゲートが定電流源CCR3に結合されるPチャネルMOSトランジスタQC5と、電源ノードと定電流出力線66の間に接続されかつそのゲートがMOSトランジスタQC5のゲートに接続されるPチャネルMOSトランジスタQC6を含む。MOSトランジスタQC5およびQC6はカレントミラー回路を構成し、定電流出力線66に電流を供給し、その電圧レベルを電源電圧VDDレベルに維持する。
【0075】
図11は、図10に示す構成の動作を示す信号波形図である。以下、図11を参照して、図10に示す構成の1ビットのデータ書込時の動作について説明する。
【0076】
時刻t1以前はスタンバイ状態であり、内部書込データDATAおよび/DATAはともにHレベルである。プリチャージ回路62aおよび62bにおいて、MOSトランジスタQNDおよびZQNDがともにオン状態となり、一方、電流スイッチ回路64aおよび64bにおいては、MOSトランジスタQPDおよびZQPDがオフ状態となる。したがって、ローカル書込データ線LIOWおよびZLIOWは、プリチャージ用のMOSトランジスタQNDおよびZQNDにより、接地電圧GNDレベルにプリチャージされる。また、ビット線BL<0>−BL<n>においては、ビット線プリチャージ回路BPCにおいてMOSトランジスタQN5がオン状態となり、それぞれ、接地電圧レベルにプリチャージされる。
【0077】
時刻t1において書込サイクルが始まり、内部書込データDTATおよび/DATAが、書込データDIN(図9参照)に従って相補データ信号となり、データの書込が開始される。今、内部書込データDATAがHレベル、補の内部書込データ/DATAがLレベルの場合には、プリチャージ回路62bにおいてMOSトランジスタZQNDがオフ状態となり、一方、電流スイッチ回路64bにおいてMOSトランジスタZQPDがオン状態となる。電流スイッチ回路64aにおいては、MOSトランジスタQPDはオフ状態となり、プリチャージ回路62aのMOSトランジスタQNDがオン状態である。したがって、ローカル書込データ線LIOWは、接地電圧レベルに維持され、補のローカル書込データ線ZLIOWには、MOSトランジスタZQPDを介して定電流回路68から定電流が供給され、その電圧レベルが上昇する。
【0078】
列選択動作により、列選択信号CSL<i>が選択状態へ駆動されると、書込み列選択回路において、対応のMOSトランジスタQNiおよびZQNiがオン状態となり、ビット線BLiに電流が流れる。上述のように、内部書込データDATAがHレベルのときには、補のローカル書込データ線ZLIOWからローカル書込データ線LIOWに向かって電流が流れる。この電流供給時、寄生容量Cpwbを充電しつつビット線へ電流が供給されるため、書込開始直後のピーク電流を十分に抑制することができる。書込データが逆の場合には、MOSトランジスタQNDおよびZQPDがオフ状態、MOSトランジスタQPDおよびZQNDがオン状態となり、ローカル書込データ線LIOWへ、定電流回路68からの定電流が供給され、補のローカル書込データ線ZLIOWが、接地電圧レベルに維持される。したがって、この場合には、ローカル書込データ線LIOWから補のローカル書込データ線ZLIOWに電流が流れる。この場合においても、寄生容量Cpwaの充電を行ないつつビット線への書込電流の供給が行なわれ、ピーク電流の発生は防止することができる。データ書込時においては、定電流出力線66に結合されるローカル書込みデータ線の電圧レベルが、安定化時、定電流回路68の駆動電流とビット線の放電経路の駆動電流トに従って決定される中間電圧Vmwに維持される。
【0079】
図12は、図10に示す書込バッファ6の構成の一例を示す図である。図12においては、1ビットの書込バッファの部分を代表的に示す。図12において、書込バッファ6は、データ書込を指示する書込イネーブル信号WEを受けるインバータ70と、外部からの書込データDINと書込イネーブル信号WEとを受けて補の内部書込データ/DATAを生成するNANDゲート71と、インバータ70の出力信号と外部からの書込データDINを受けるNORゲート72と、NORゲート72の出力信号を反転して内部書込データDATAを生成するインバータ73を含む。
【0080】
図13は、図12に示す書込バッファ6の動作を示す信号波形図である。以下、図13を参照して、図12に示す書込バッファ6の動作について説明する。
【0081】
時刻t3以前は、スタンバイサイクル時であり、書込イネーブル信号WEはLレベルである。したがって、NAND回路71からの補の内部書込データ/DATAはHレベルである。同様、インバータ70の出力信号がHレベルであり、NORゲート72の出力信号がLレベルとなる。したがって、インバータ73からの内部書込データDATAも同様、Hレベルである。
【0082】
時刻t3において書込サイクルが始まると、書込イネーブル信号WEがHレベルに立上がる。この書込イネーブル信号WEがHレベルに立上がると、NANDゲート71が、インバータとして動作し、外部からの書込データDINを反転して補の内部書込データ/DATAを生成する。一方、インバータ70の出力信号がLレベルとなり、同様NORゲート72が、インバータとして動作し、このNORゲート72およびインバータ73により、書込データDINと同じ論理レベルの内部書込データDATAが生成される。したがって、書込データDINがHレベルのときには、書込データDATAおよび/DATAが、それぞれHレベルおよびLレベルとなり、逆に、書込データDINがLレベルのときには、内部書込データDATAおよび/DATAが、それぞれLレベルおよびHレベルとなる。
【0083】
スタンバイサイクル時にHレベルに設定される内部書込データDATAおよび/DATAを、プリチャージ制御および電流経路設定用信号として利用することにより、余分の制御信号を用いることなく、ローカル書込データ線の電圧レベルを設定することができ、書込データに応じた方向にビット線に書込電流を流すことができる。また、内部書込データをメモリアレイ内を渡って伝達する必要がなく、配線レイアウトが簡略化される。また、内部書込データを伝達する配線に接続されるトランジスタの数が少なく、寄生容量を低減することができ、内部書込データを伝達する配線の充放電電流を低減することができる。
【0084】
なお、図10においては、1ビットの書込用経路が示されている。複数ビットのデータが書込まれる場合、サブアレイSUBが各書込データビットそれぞれに対応して配置され、各サブアレイSUBに対応してローカル書込データ線LIOWおよびZLIOWが配置される。このとき、定電流回路58は、複数の書込データビットに共通に配置されてもよく、またローカル書込データ線LIOWおよびZLIOW個々に、定電流回路68が設けられてもよい。
【0085】
以上のように、この発明の実施の形態2に従えば、ローカル書込データ線を接地電圧レベルにプリチャージし、データ書込開始後に、書込データに応じてローカル書込データ線を充電することにより、書込直後に、ビット線へ寄生容量からの蓄積電荷が流入すのを防止でき、ビット線ピーク電流が生じるのを防止することができる。また、ビット線をローカル書込データ線と同じ電圧レベルにプリチャージすることにより、書込列選択ゲートを介してリーク電流が流れるのを防止することができ、スタンバイサイクル時の消費電流を低減することができる。
【0086】
[実施の形態3]
図14は、この発明の実施の形態3に従う定電流回路5の構成を示す図である。この図14に示す定電流回路は、図2に示す定電流回路5の別の実施例である。
【0087】
図14において、定電流回路5は、活性化時、電流伝達線10に電流を供給し、ビット線書込ドライバ(BWD)に対する動作電源電圧V_vddを与える電流駆動段82と、この電流駆動段82の出力電流を調整する電流調整段80を含む。
【0088】
電流調整段80は、基準電圧VrefとフィードバックノードFB上の電圧とを比較する比較回路CMPと、比較回路CMPの出力信号GCTLに従って電源ノードから電流を供給するPチャネルMOSトランジスタQP10と、そのゲートが接地ノードに結合され、MOSトランジスタQP10が供給する電流をフィードバックノードFBへ伝達する抵抗モードで動作するPチャネルMOSトランジスタQP11と、フィードバックノードFBと接地ノードの間に接続される抵抗素子R10含む。
【0089】
この電流調整段80においては、MOSトランジスタQP10、QP11と抵抗素子R10に、基準電流Irefが流れる。したがって、フィードバックノードFBには、電圧R10・Irefが発生する。ここで、抵抗R10の抵抗値をR10で示す。MOSトランジスタQP11が抵抗素子として機能し、MOSトランジスタQP10のドレインノード電位をレベルシフトし、また、このMOSトランジスタQP10のドレインノードの電位変化(信号GCTL)により駆動電流量を調整して、フィードバックノードFBにおける電圧変動を抑制する。
【0090】
比較回路CMPは、フィードバックノードFBの電圧が基準電圧Vrefよりも高い場合にはハイレベルの信号を出力し、MOSトランジスタQP10の電流供給動作を停止させる。フィードバックノードFBの電圧が基準電圧Vrefよりも低い場合にはローレベルの信号を出力し、MOSトランジスタQP10のゲート電位を低下させて、その駆動電流量を増大させる。したがって、この比較回路CMPは、フィードバックノードFBの電圧と基準電圧Vrefが同じ電圧レベルとなるように、その出力制御信号GCTLの電圧レベルを制御する。たとえば、基準電圧Vrefが1Vのときには、フィードバックノードFBの電圧もほぼ1Vとなる。このとき、抵抗素子R10の抵抗値が10KΩであれば、基準電流Irefとして、100μAの大きさの電流が流れる。このMOSトランジスタQP11を流れる基準電流Irefが100μAの場合、MOSトランジスタQP10のドレイン電流Idsも100μAとなる。
【0091】
電流駆動段82は、電源ノードにそのソースが結合されかつそのゲートに比較回路CMPの出力制御信号GCTLを受けるPチャネルMOSトランジスタQPC10と、MOSトランジスタQPC10と電流伝達線10の間に接続されかつそのゲートにタイミング制御信号TMを受けるPチャネルMOSトランジスタQPD10と、電流伝達線10と接地ノード間に接続されかつそのゲートにタイミング制御信号TMを受けるNチャネルMOSトランジスタQND10を含む。
【0092】
MOSトランジスタQPC10とMOSトランジスタQP10が、サイズ(チャネル幅とチャネル長の比W/L)が同じであれば、MOSトランジスタQPC10が供給する電流Ibwは、基準電流Irefと同じ大きさとなる。
【0093】
MOSトランジスタQP11およびQPD10とは、導通時に同じチャネル抵抗を有する場合、電流伝達線10に対して、正確に基準電流Irefに対応する電流を供給することができる。MOSトランジスタQPC10のチャネル幅Wを、MOSトランジスタQP10のそれのK倍に設定することにより、MOSトランジスタQPC10は、MOSトランジスタPQ10の駆動する電流IrefのK倍の電流を、書込電流Ibwとして供給することができる。したがって、たとえば先の条件の場合、100・K・μAの電流IbwをMOSトランジスタQPC10が駆動することができる。この場合、MOSトランジスタQPD10も、MOSトランジスタQP11の駆動電流のK倍の電流を駆動することができる様にそのチャネル幅も調整される。
【0094】
比較回路CMPの出力制御信号GCTLを、MOSトランジスタQPC10のゲートへ与えている。したがって、タイミング制御信号TMに従ってMOSトランジスタQPD10をオン状態に設定して、電流伝達線10へ電流Ibwを供給しても、その電流伝達線10上の電圧変化がカップリングノイズとして、MOSトランジスタQPC10のゲートに与えられても、比較回路CMPの駆動能力が十分大きく、この出力制御信号GCTLの変動を十分に抑制することができ、正確に電流伝達線10に一定の書込み電流Ibwを供給することができる。また、このMOSトランジスタQPC10の出力制御信号GCTLは、電流調整段80において基準電流Irefが一定の大きさとなるようにその電圧レベルが制御されており、電流伝達線10がタイミング制御信号TMに従ってMOSトランジスタQPT10を介してMOSトランジスタQPC10に結合されても、高速で、電流伝達線10へ電流を供給して、その電圧V_vddの電圧レベルを上昇させることができる。
【0095】
なお、タイミング制御信号TMは、スタンバイサイクル時には、Hレベルであり、電流伝達線10上の電圧V_vddは、接地電圧レベルにプリチャージされ、データ書込時、タイミング制御信号TMがLレベルとなり、MOSトランジスタQPD10がオン状態となり、電流伝達線10が充電される。この場合、実施の形態1と同様、ビット線は、スタンバイサイクル時、接地電圧レベルにプリチャージされる。
【0096】
[変更例1]
図15は、この発明の実施の形態3の変更例1の構成を示す図である。この図15に示す変更例1においては、図10に示す定電流回路68に対する変更例が示される。定電流回路68は、電流調整段80と、この電流調整段80の出力制御信号GCTLに従って定電流出力線66に電流を供給するPチャネルMOSトランジスタQPC10を含む。電流調整段80の構成は、図14に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0097】
定電流出力線66は、それぞれ電流切換回路64aおよび64bに含まれるPチャネルMOSトランジスタQPDおよびZQPDを介してローカル書込データ線LIOWおよびZLIOWに結合される。MOSトランジスタQPDおよびZQPDのゲートには、内部書込データDATAおよび/DATAがそれぞれ与えられる。電流切換回路64aおよび64bの構成は、図10に示す構成と同じである。
【0098】
この図15に示す回路を、ローカル書込データ線へ電流を供給する定電流回路68として利用することにより、定電流出力線66からローカル書込みデータ線への充電時、カップリングノイズが、MOSトランジスタQPC10のゲートに伝達されても、電流調整段80に含まれる比較回路CMPの出力制御信号GCTLの大きな駆動力によりノイズの影響は相殺され、正確に、基準電流Irefが規定する大きさの電流を供給することができる。MOSトランジスタQP10およびQPC10のサイズの関係は、先の図14に示す構成の場合と同じである。
【0099】
[変更例2]
図16は、この発明の実施の形態3の変更例2の構成を示す図である。図16において、ビット線BL<n:0>に対し共通に、ローカル書込データ線LIOWおよびZLIOWが設けられる。これらのビット線BL<n:0>は、それぞれ、書込列選択回路60aおよび60bを介してローカル書込データ線LIOWおよびZLIOWに列選択信号CSL<n:0>に従って結合される。ビット線BL<n:0>は、スタンバイ時に、図示しないビット線プリチャージ回路により接地電圧レベルにプリチャージされる。
【0100】
これらのローカル書込データ線LIOWおよびZLIOWは、それぞれ書込ドライブ回路90Lおよび90Rにより駆動される。書込ドライブ回路90Lは、書込電流を調整する電流調整段80Lと、この電流調整段80Lの制御信号GCTLと内部書込データDATAに従ってローカル書込データ線LIOWを駆動する電流駆動段82Lを含む。
【0101】
電流調整段80Lは、図15に示す電流調整段80と同一構成を有し、対応する部分には同一参照番号を付し、その詳細説明は省略する。電流駆動段82Lは、図14に示す電流駆動段82の構成と、タイミング制御信号TMに代えて内部書込データDATAが与えられる点を除いて同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ローカル書込データ線LIOWは、スタンバイサイクル時、内部書込データDATAがHレベルであるため、ビット線と同様、接地電圧レベルにプリチャージされる。データ書込時、内部書込データDATAがLレベルのときに、この電流駆動段82LにおいてMOSトランジスタQPD10がオン状態、MOSトランジスタQND10がオフ状態となり、電流調整段80Lからの制御信号GCTLに従って、電流をローカル書込データ線LIOWに供給する。この場合、ビット線BL<n:0>は、スタンバイサイクル時、および非選択時、接地電圧レベルにプリチャージされる。
【0102】
書込ドライブ回路90Rは、電流調整段80Lと同一構成の電流調整段80Lと、電流調整段80Lの出力制御信号GCTLと内部書込データ/DATAに従ってローカル書込データ線ZLIOWへ電流を供給する電流駆動段82Rを含む。この電流駆動段82Rは、図14に示す電流駆動段82と、タイミング制御信号TMに代えて内部書込データ/DATAが与えられることを除いて同一構成を有し、したがって、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0103】
この書込ドライブ回路90Rにおいては、スタンバイサイクル時において、ローカル書込データ線ZLIOWは、内部書込データ/DATAがHレベルに維持されるため、接地電圧レベルにMOSトランジスタQND10によりプリチャージされる。データ書込時、内部書込データ/DATAがLレベルに設定される場合には、電流駆動段82RにおいてMOSトランジスタQPD10がオン状態、MOSトランジスタQND10がオフ状態となり、電流調整段80Rからの出力制御信号GCTLに従って決定される大きさの電流を、ローカル書込データ線ZLIOWに供給する。
【0104】
この図16に示す構成のように、ローカル書込データ線LIOWおよびZLIOWのプリチャージ電圧および供給電流を内部書込データDATAおよび/DATAにより設定する構成においても、電流調整段80Lおよび80Rを利用することにより、正確に基準電流Irefに対応する電流でローカル書込データ線LIOWまたはZLIOWを駆動することができる。また、ローカル書込データ線LIOWおよびZLIOWの電圧レベル変化時、カップリングノイズがMOSトランジスタQPC10のゲートに生じても、電流調整段80Lおよび80Rの出力制御信号GCTLの駆動力が大きく、ノイズの影響を抑制して、正確に、一定の大きさの電流を供給することができる。
【0105】
[変更例3]
図17は、この発明の実施の形態3の変更例3の構成を示す図である。図17において、定電流回路は、電流制御信号CNTLNを生成する電流調整段100と、電流調整段100からの電流制御信号CNTLNとタイミング制御信号/TMに従って電流伝達線20の充電放電を行なう電流駆動段102を含む。この電流伝達線20は、ビット線書込ドライバに対するロー側電源電圧V_gndを伝達する。ビット線がハイ側電源電圧VDDにプリチャージされる。
【0106】
電流調整段100は、電源ノードとフィードバックノードFBNの間に接続される抵抗素子R12と、フィードバックノードFBNにその一方導通端子(ドレイン)が接続されかつそのゲートが電源ノードに接続されるNチャネルMOSトランジスタTN1と、フィードバックノードFBN上の電圧と基準電圧Vrefとを比較する比較回路CMPNと、MOSトランジスタTN1と接地ノードとの間に接続されかつそのゲートに比較回路CMPNの出力する制御信号CNTLNを受けるNチャネルMOSトランジスタTN2を含む。
【0107】
比較回路CMPNは、正入力にフィードバックノードFBN上の電圧を受け、負入力に基準電圧VREFを受ける。MOSトランジスタTN1は、そのゲートに電源電圧を受け、抵抗モードで動作する。このMOSトランジスタTN1は、電流駆動段102に含まれる放電用NチャネルMOSトランジスタTN3の駆動電流に対する影響を模擬するために設けられる。
【0108】
電流駆動段102は、電源ノードと電流伝達線20の間に接続されかつそのゲートにタイミング制御信号/TMを受けるPチャネルMOSトランジスタTP1と、電流伝達線20にその一方導通端子(ドレイン)が接続されかつそのゲートにタイミング制御信号/TMを受けるNチャネルMOSトランジスタTN3と、MOSトランジスタTN3と接地ノードの間に接続されかつそのゲートに比較回路CMPNの出力する制御信号CNTLNを受けるNチャネルMOSトランジスタTN4を含む。
【0109】
電流調整段100においては、比較回路CMPNがフィードバックノードFPNの電圧と基準電圧BRFを比較し、その比較結果に従って電流制御信号CNTLNの電圧レベルを調整する。フィードバックノードFBNの電圧レベルが、基準電圧VRFよりも高い場合には、比較回路CMPNの出力する電流制御信号CNTLNの電圧レベルが高くなり、MOSトランジスタTN2のコンダクタンスが上昇する。応じて、この抵抗素子R12からMOSトランジスタTN1を介して流れる電流Irが大きくなり、フィードバックノードFBNの電圧が低下する。一方、フィードバックノードFBNの電圧レベルが、基準電圧VREFよりも低い場合には、比較回路CMPNの出力する電流制御信号CNTLNの電圧レベルが低下し、MOSトランジスタTN2のコンダクタンスが低下し、MOSトランジスタTN1を介して流れる電流Irが低下し、フィードバックノードFBNの電圧レベルが上昇する。したがって、この比較回路CMPNは、フィードバックノードFBNの電圧レベルが基準電圧Vrefレベルに等しくなるようにその出力電流制御信号CNTLNの電圧レベルを調整する。
【0110】
MOSトランジスタTN1およびTN2には同じ大きさの電流Irが流れる。このフィードバックノードFBNの電圧レベルは、VDD−Ir・R12の電圧レベルである。このフィードバックノードFBNの電圧レベルが、基準電圧VREFに等しくなるように、電流制御信号CNTLNの電圧レベルが調整される。したがって、基準電流Irは、次式で表わされる。
【0111】
Ir=(VDD−VREF)/R12
基準電圧VREFを、電源電圧VDD依存性を有するように発生することにより、この基準電流Irの電源電圧依存性をなくすことができ、一定の大きさの電流Irを生成することができる。たとえば、基準電圧VREFを、電源ノードに接続される抵抗素子Rconstと、この抵抗素子と接地ノードの間に接続される定電流源とを用いて生成する。定電流源の駆動電流がIconstの場合、基準電圧VREFが、VDD−Rconst・Iconstとなり、基準電流Irにおける電源電圧VDDの成分を相殺することができる。
【0112】
電流駆動段102は、スタンバイサイクル時にはタイミング制御信号/TMがLレベルであるため、電流伝達線20上の電圧V_gndは、電源電圧VDDレベルに維持される。データ書込サイクル時においては、タイミング制御信号/TMがHレベルとなり、MOSトランジスタTN3がオン状態、MOSトランジスタTP1がオフ状態となる。したがって、この電流伝達線20はMOSトランジスタTN3およびTN4により、電流制御信号CNTLNが規定する大きさの電流で、ビット線書込電流Ibwを放電する。この場合、MOSトランジスタTN3のオン抵抗値が、電流調整段100におけるMOSトランジスタTN1により考慮されており、基準電流Irに応じた大きさのビット線書込電流Ibwを駆動することができる。
【0113】
MOSトランジスタTN2およびTN4のサイズの関係は、図14に示す電流制御段のMOSトランジスタQP10およびQPC10の関係と同様に定められ、ビット線書込電流Ibwの大きさおよび電流伝達線20の負荷に応じて、これらのMOSトランジスタTN2およびTN4のサイズの関係が定められる。
【0114】
以上のように、この発明の実施の形態3に従えば、基準電圧との比較に基づく電流制御信号を用いて定電流回路の駆動電流量を調整しており、電流伝達線の電圧レベル変化時のノイズの影響を抑制して正確にビット線書込電流を生成することができる。
【0115】
[実施の形態4]
図18は、この発明の実施の形態4に従う定電流回路の構成を概略的に示す図である。この図18に示す定電流回路は、電圧V_vddを電流伝達線120上に生成する。この定電流回路の電流伝達線120上の電圧V_vddは、実施の形態1のように、各ビット線に対して設けられるビット線書込ドライバに共通に伝達されてもよく、またローカル書込データ線に書込データに応じて結合されてもよく、また、この定電流回路が図16に示す書込ドライブ回路90L、90Rであってもよい。したがって、図18においては、この定電流回路は、タイミング制御信号TMに従ってその発生する電圧V_vddの電圧レベルが調整されるように示すが、その適用箇所に応じて、動作制御信号として内部書込データDATAまたは/DATAが用いられる。以下で、説明を簡単にするために、タイミング制御信号TMに従って定電流回路の動作が制御される構成について説明する。
【0116】
図18において、定電流回路は、この記憶装置内において実際に流れるトランジスタを介して流れる電流量を測定する電流量測定回路110と、電流量測定回路110の測定結果指示信号COとタイミング制御信号TMとに従ってデコード信号DO0およびDO1を生成するデコード回路112と、デコード回路112からのデコード信号DO0およびDO1に従ってその駆動電流量が調整されかつ、タイミング制御信号およびデコード信号DO0およびDO1に従って電流伝達線120を駆動する電流駆動回路114を含む。
【0117】
電流量測定回路110は、その構成は後に説明するが、モニタ回路を流れる電流を測定し、回路の動作環境を示す信号COを生成する。デコード回路112は、タイミング制御信号TMがHレベルにありスタンバイ状態を示しているときには、デコード信号DO0およびDO1をともにHレベルに設定する。一方、タイミング制御信号TMがデータ書込を示すLレベルに設定されたときには、デコード回路112は、電流量測定回路110の出力信号COに従ってデコード信号DO0およびDO1の論理レベルを設定する。
【0118】
電流駆動回路114は、電源ノードと電流伝達線120の間に接続されかつそのゲートにデコード信号DO0を受けるPチャネルMOSトランジスタTP10と、電源ノードと電流伝達線120の間に接続されかつそのゲートにデコード信号DO1を受けるPチャネルMOSトランジスタTP11と、電流伝達線120と接地ノードの間に接続されかつそのゲートにタイミング制御信号TMを受けるNチャネルMOSトランジスタTN10を含む。
【0119】
スタンバイサイクル時においてはデコード信号DO0およびDO1はともにHレベルであり、MOSトランジスタTP10およびTP11はともにオフ状態である。この状態においては、タイミング制御信号TMに従ってMOSトランジスタTN10がオン状態にあり、電流伝達線120上の電圧V_vddは、接地電圧レベルに維持される。
【0120】
データ書込サイクルが始まると、タイミング制御信号TMがLレベルとなり、MOSトランジスタTN10がオフ状態となる。一方、デコード回路112がデコード動作を行ない、電流量測定回路110の出力信号COに従って、コード信号DO0およびDO1の両者または一方をLレベルに設定する。電流駆動回路114においては、この電流量測定回路110の測定結果に従って電流伝達線120へ電流を供給するトランジスタの数を調整し、応じて駆動電流量を調整する。したがって、トランジスタのドレイン電流が、動作温度および電源電圧などにより、動作環境が変化した場合に、変動しても、電流駆動回路114の電流駆動力をデジタル的に調整することにより、安定に、一定の大きさの書込電流を供給することができる。これにより、必要以上の大きな書込電流が流れ、書込対象セル以外のメモリセルにデータが書込まれる磁気ディスターバンスの発生を抑制でき、またビット線書込電流不足による書込不良が生じるのを防止することができる。
【0121】
また、高速動作時においても、適切な電流駆動力で電流伝達線120に電流を供給するため、電源ノイズの発生を抑制して、安定に、書込電流を供給することができる。
【0122】
図19は、図18に示す電流量測定回路110の構成の一例を示す図である。図19において、電流量測定回路110は、参照トランジスタを流れる電流量をモニタし、モニタ電流に応じた電圧VMOを生成するモニタ電圧発生回路122と、このモニタ電圧発生回路122の発生するモニタ電圧VMOと基準電圧VREFAとを比較し、該比較結果を示す電流量測定信号COを生成する比較回路123を含む。比較回路123は、基準電圧VREFAを正入力に受け、モニタ電圧VMOを負入力に受ける。
【0123】
モニタ電圧発生回路122は、電源ノードと出力ノード124の間に接続されかつそのゲートが接地ノードに接続されるPチャネルMOSトランジスタQFと、出力ノード124と接地ノードの間に接続される定電流源CCR10を含む。MOSトランジスタQFはそのゲートが接地ノードに接続されており、常時オン状態であり、オン抵抗に応じた電圧降下を生じさせる。このMOSトランジスタQFのオン抵抗は、動作温度に応じて変化し、温度上昇とともに、そのオン抵抗が大きくなる。定電流源CCR10が、定電流Ifを駆動する。したがって、出力ノード124には、電圧VDD−If・R(QF)の電圧が生じる。ここで、R(QF)は、MOSトランジスタQFのオン抵抗を示す。
【0124】
比較回路123は、基準電圧VREFAがモニタ電圧VMOよりも高い場合には、その出力信号COをHレベルに維持し、一方、モニタ電圧VMOが基準電圧VREFAよりも高いときには、その出力信号COをLレベルに設定する。MOSトランジスタQFのオン抵抗が小さくなったときには、このMOSトランジスタQFにおける電圧降下が小さくなり、応じて出力ノード124からのモニタ電圧VMOの電圧レベルが上昇する。したがって、この場合には、比較回路123の出力する電流量測定信号COがLレベルとなる。逆に、MOSトランジスタQFのオン抵抗が高くなった場合には、このMOSトランジスタQFにおける電圧降下が大きくなり、出力ノード124のモニタ電圧VMOの電圧レベルが基準電圧VREFAよりも低くなり、この電流量測定信号COがHレベルとなる。
【0125】
この電流モニタ回路122のモニタ電圧VMOのレベル設定は、また、以下の様にも考えられる。電流モニタ回路122において、MOSトランジスタQFのオン抵抗(チャネル抵抗)が小さくなった場合には、このMOSトランジスタQFを介して流れる電流が大きくなり、定電流源CCR10が駆動する電流Ifよりも大きな電流が出力ノード124上に供給され、モニタ電圧VMOの電圧レベルが上昇する。逆に、MOSトランジスタQFのオン抵抗が大きくなった場合には、このMOSトランジスタQFを介して流れる電流は、定電流源CCR10の駆動電流Ifよりも小さくなり、出力ノード124上の電圧が低下する。いずれの場合においても、MOSトランジスタQFを介して流れる電流と定電流源CCR10が駆動する電流Ifが釣合った時点でモニタ電圧VMOの電圧レベルが決定される。
【0126】
ビット線書込電流ドライバとしてPチャネルMOSトランジスタを利用する場合、その駆動電流量を、このMOSトランジスタQFの駆動電流によりモニタすることができ、電流量測定信号COがHレベルのときには、MOSトランジスタQFのオン抵抗が大きくなっているため(駆動電流が低減されているため)、ビット線書込電流用のドライバの電流駆動力を大きくする。逆に、電流量測定信号COがLレベルのときには、MOSトランジスタQFのオン抵抗は小さくなっており、駆動電流量は大きいため、ビット線書込電流供給用のドライバの電流駆動力を小さくする。これにより、動作条件(温度条件)に応じて、ビット線書込電流ドライバの駆動電流量を、デジタル的に調整することができ、安定に一定の大きさのビット線書込電流を供給することができる。
【0127】
図20は、図18に示すデコード回路112の構成の一例を示す図である。図20において、デコード回路112は、タイミング制御信号TMを受けるインバータG10と、インバータG10の出力信号と電流量測定回路100からの電流量測定信号COとを受けてデコード信号DO0を生成するNANDゲートG11と、電源電圧VDDとインバータG10の出力信号とを受けてデコード信号DO1を生成するNANDゲートG12を含む。
【0128】
タイミング制御信号TMがHレベルのときには、インバータ10の出力信号がLレベルであり、NANDゲートG11およびG12からのデコード信号DO0およびDO1はともにHレベルである。タイミング制御信号TMがLレベルとなり、データ書込サイクルが指定されたときには、インバータG10の出力信号がHレベルとなり、NANDゲートG11およびG12がインバータとして動作する。デコード信号DO1が、Lレベルに駆動され、一方、デコード信号DO0が、電流量測定信号COの論理レベルに応じて生成される。
【0129】
モニタMOSトランジスタQFのオン抵抗が大きいまたは駆動電流が小さい時には、電流伝達線120の供給電流を増大させる必要がある。この時には、電流測定信号COがHレベルであり、デコード信号DO0がLレベルとなり、MOSトランジスタTP10がオン状態となる。モニタMOSトランジスタQFのオン抵抗が小さいまたは駆動電流が大きい時には、電流伝達線120の供給電流を低減する必要がある。この時には、電流測定信号COがLレベルであり、デコード信号DO0がHレベルとなり、MOSトランジスタTP10がオフ状態となる。
【0130】
データ書込時においては、図18に示すMOSトランジスタTP11が導通し、一方、MOSトランジスタTP10が、デコード信号DO0に従って選択的に導通状態に設定される。これにより、電流伝達線120に対する電流駆動能力を、MOSトランジスタの電流供給状態に応じて調整する。
【0131】
図21は、図18から図20に示す定電流回路の動作を示す信号波形図である。以下、図21を参照して、図18から図20に示す回路の動作について説明する。
【0132】
時刻t11以前のスタンバイサイクル時において、電流量測定信号COがHレベルであり、またタイミング制御信号TMがHレベルである。したがって、デコード信号DO0およびDO1はともにHレベルであり、図18に示すMOSトランジスタTP10およびTP11はともにオフ状態であり、電流伝達線120は、図18に示すオン状態のMOSトランジスタTN10により、接地電圧レベルに維持される。
【0133】
時刻t11においてデータ書込サイクルが始まると、タイミング制御信号TMがLレベルに立下がる。このとき、まだ電流量測定信号COは、電圧および温度条件等でHレベルであり、例えば高温動作条件を示し、MOSトランジスタの駆動電流量が小さくなっていることが検出されている。この状態においては、図20に示すデコード回路からのデコード信号DO0およびDO1がともにLレベルとなる。応じて、図18に示すMOSトランジスタTP10およびTP11がともにオン状態となり、電流伝達線120へ電流を供給し、ビット線書込電流iBLか増大し、所定の電流レベルに到達する。すなわち、電流測定信号COがHレベルであり、図19に示すMOSトランジスタQFのオン抵抗が大きいまたは、駆動電流が小さい場合には、同様、図18に示すMOSトランジスタTP10およびTP11のオン抵抗も大きく駆動電流量が低減されているため、これらのMOSトランジスタTP10およびTP11両者をオン状態に設定して、電流伝達線120へ電流を供給する。
【0134】
時刻t12においてデータ書込サイクルが完了すると、タイミング制御信号TMがHレベルとなり、応じて、デコード信号DO0およびDO1がともにHレベルとなり、ビット線書込電流iBLの供給が停止される。
【0135】
時刻t13において、温度および/または電圧条件が変化し、電流測定信号COがLレベルになった状態を考える。この場合、図19に示すMOSトランジスタQFの駆動可能電流量が増大している(オン抵抗が小さくなっている)。
【0136】
時刻t14において、データ書込サイクルが始まり、タイミング制御信号TMがLレベルに低下すると、デコード信号DO1がLレベルに駆動される。一方、デコード信号DO0は、電流測定信号COがLレベルであるため、Hレベルを維持する。したがって、図18に示すMOSトランジスタTP10がオフ状態を維持し、電流伝達線120へは、MOSトランジスタTP11により、電流を供給する。したがって、この場合、電流測定信号COがLレベルであるため、MOSトランジスタTP11の駆動電流量は動作条件に応じて大きくなっており、所定の大きさの電流を電流伝達線120へ供給することができる。
【0137】
時刻t15においてデータ書込サイクルが完了し、再びタイミング制御信号TMがHレベルとなり、デコード信号DO1がHレベルへ復帰し、ビット線書込電流iBLへの供給が停止される。
【0138】
したがって、この電流測定信号COにより、電流駆動回路114の電流駆動力をデジタル的に調整することにより、動作条件に応じてビット線への書込電流を調整することができる。また、選択ビット線に対して過剰電流が流入するのを防止することが出来る。
【0139】
なお、タイミング制御信号TMに代えて内部書込データDATAまたは/DATAが用いられる構成の場合、図21に示すタイミング制御信号TMに代えて内部書込データDATAまたは/DATAが用いられる。
【0140】
以上のように、この発明の実施の形態4に従えば、動作条件に応じて、定電流回路の電流駆動力を調整しており、安定にビット線書込電流を供給することができる。
【0141】
また、デコード信号を用いて、定電流駆動段のMOSトランジスタのゲート電位を調節することにより、電流伝達線の電位変化時のカップリングノイズの影響を、デコード信号DO0およびDO1を駆動するゲートの駆動力により相殺することができ、安定に所定の大きさの電流を供給することができる。
【0142】
なお、上述の実施の形態2から5において、ビット線書込電流を生成する定電流の構成を説明している。しかしながら、この定電流回路が、書込ワード線を駆動する書込ワード線ドライバへ定電流を供給する場合においても、同様に、本発明を適用することができる。
【0143】
なお、また図18に示す構成において、電流伝達線120が接地電圧レベルにプリチャージされる構成に対しても、そのドライブトランジスタをNチャネルMOSトランジスタに設定することにより、同様、デジタル的に電流伝達線の電圧V_gndの駆動電流量を調整することができる。
【0144】
【発明の効果】
以上のように、この発明に従えば、書込電流を供給する電流伝達線をビット線と同一電位にプリチャージしており、この電流伝達線の寄生容量の蓄積電荷による過剰電流が書込電流として流れるのを防止することができ、磁気ディスターバンスの発生を防止して、正確にデータを書込むことができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う不揮発性記憶装置の全体の構成を概略的に示す図である。
【図2】この発明の実施の形態1に従う記憶装置の要部の構成を示す図である。
【図3】図2に示すビット線書込ドライバの構成およびビット線プリチャージ回路の構成を示す図である。
【図4】図2および図3に示す構成の動作を示す信号波形図である。
【図5】この発明の実施の形態1の変更例の記憶装置の要部の構成を示す図である。
【図6】図5に示すビット線書込ドライバの構成およびビット線プリチャージ回路の構成を示す図である。
【図7】図5および図6に示す構成の動作を示す信号波形図である。
【図8】この発明の実施の形態1の変更例2の構成を示す図である。
【図9】この発明の実施の形態2に従う不揮発性記憶装置の全体の構成を概略的に示す図である。
【図10】この発明の実施の形態2に従う記憶装置の要部の構成を示す図である。
【図11】図10に示す回路の動作を示す信号波形図である。
【図12】図9に示す書込バッファの構成の一例を示す図である。
【図13】図12に示す書込バッファの動作を示す信号波形図である。
【図14】この発明の実施の形態3に従う定電流回路の構成を示す図である。
【図15】この発明の実施の形態3に従う定電流回路の変更例1の構成を示す図である。
【図16】この発明の実施の形態3に従う定電流回路の変更例2の構成を示す図である。
【図17】この発明の実施の形態3に従う定電流回路の変更例3の構成を示す図である。
【図18】この発明の実施の形態4に従う定電流回路の構成を示す図である。
【図19】図18に示す電流量測定回路の構成を示す図である。
【図20】図18に示すデコード回路の構成を示す図である。
【図21】図18に示す定電流回路の動作を示す信号波形図である。
【符号の説明】
1 メモリセルアレイ、3 列デコーダ、4 ワード線ドライブ回路、5 定電流回路、6 書込バッファ、7a,7b ビット線書込ドライブ回路、BWDビット線書込ドライバ、BPC ビット線プリチャージ回路、MC メモリセル、QP1,QP3,QC1,QC2 PチャネルMOSトランジスタ、QN1NチャネルMOSトランジスタ、CCR1−CCR3 定電流源、QP4,QP5 PチャネルMOSトランジスタ、QC3,QC4,QN4 NチャネルMOSトランジスタ、10,20 電流伝達線、30 定電流回路、60a,60b 書込列選択回路、62a,62b プリチャージ回路、64a,64b 電流スイッチ回路、68 定電流回路、LIOW,ZLIOW ローカル書込データ線、80 電流調整段、82 電流駆動段、CMP 比較回路、QP10,QP11,QPC10,QPD,ZQPD PチャネルMOSトランジスタ、QND10 NチャネルMOSトランジスタ、CMPN 比較回路、TP1 PチャネルMOSトランジスタ、TN1−TN4 NチャネルMOSトランジスタ、110 電流量測定回路、112 デコード回路、114 電流駆動回路、120電流伝達線、QF MOSトランジスタ、123 比較回路。
【発明の属する技術分野】
この発明は、データを不揮発的に記憶する不揮発性記憶装置に関し、特に、記憶媒体の物理的状態をデータに応じて変化させることにより、データを記憶する不揮発性記憶装置に関する。より特定的には、この発明は、記憶媒体として磁性体膜を利用する磁性体記憶装置に関する。
【0002】
【従来の技術】
不揮発的にデータを記憶する集積化された記憶装置として、MRAM(マグネティック・ランダム・アクセス・メモリ)が知られている。このMRAMにおいては、データを記憶するために、磁性体薄膜が利用される。メモリセル構造としては、MTJ(マグネティック・トンネル・ジャンクション;磁気トンネル接合)を利用するMTJセルと、TMR(トンネル・マグネット・レジスタンス;トンネル磁気抵抗)効果を利用するTMRセルがある。
【0003】
MTJセルにおいては、データ記憶部に、一定方向の固定磁化方向を有する固定磁気層と、トンネルバリア絶縁膜を介して固定磁気層と対向して配置され、その磁化方向が書込データに応じて設定される自由磁気層とが設けられる。この磁気トンネル接合部の電気抵抗値が、固定磁気層と自由磁気層との間の磁化方向の相対関係に応じて変化する。固定磁気層の磁化方向と自由磁気層の磁化方向とが同一の場合には、両者の磁化方向が異なる場合に比べてその電気的抵抗が小さくなる。
【0004】
したがって、データ読出時、MTJメモリセルを流れる電流の大きさを検知することにより、記憶データを読出すことができる。
【0005】
データ書込時においては、MTJセルにおいて、通常、書込ワード線に一定方向の電流を流し、またビット線に書込データに応じた方向に電流を流す。これらの書込みワード線電流およびビット線電流が誘起する磁界により、自由磁気層の磁化方向が設定される。通常、書込ワード線およびビット線は直交する方向に配置され、これらの直交磁界の合成磁界により、自由磁気層の磁化方向が決定される。
【0006】
TMRセルのデータ記憶部においては、反強磁性体層により形成される一定の固定磁界を有する固定磁気層と、書込データに応じてその磁化方向が設定される自由磁気層と、これらの固定磁気層および自由磁気層の間に形成されるトンネルバリア絶縁膜とが設けられる。このTMRセルにおいても、データ記憶部の抵抗値が、MTJセルの場合と同様、自由磁気層および固定磁気層の磁化方向の相対関係に従って設定される。したがって、このTMRセルにおいても、データ読出時、TMRセルを介して流れる電流の大きさを検知することにより、データの読出を行なうことができる。データ書込時においては、ビット線および書込ワード線を流れる電流が誘起する磁界により、自由磁気層の磁化方向を設定する。
【0007】
このような磁気抵抗効果を利用するメモリセルの構成は、たとえば、特許文献1(特開2002−343077号公報)に示されている。
【0008】
【特許文献1】
特開2002−343077号公報
【0009】
【発明が解決しようとする課題】
MRAMセルにデータを書込むためには、ビット線および書込ワード線に電流を流す。ビット線は、メモリセル列に対応して配置され、各々に対応の列のMRAMセルの磁気抵抗素子(TMR素子またはMTJ素子)が金属配線を介して接続する。書込ワード線は、通常、メモリセル行に対応して配置され、選択時、一定方向の電流を流し、一定方向の磁界を誘起する。
【0010】
これらのビット線および書込ワード線電流の誘起磁界の合成磁界により、選択MRAMセルの磁気抵抗素子の磁化方向が設定される。誘起磁界が小さければ、MRAMセルの磁化方向を変更することができず、正確なデータの書込を行なうことができない。一方、誘起磁界が大きすぎる場合には、隣接セルなどの近傍セルに、リーク磁界によりデータの書換が行なわれるという磁気ディスターバンスが発生する。
【0011】
したがって、データ書込時、ビット線および書込ワード線には、定電流回路からの定電流が供給され、一定の大きさの磁界を誘起させることが行なわれる。上述の特許文献1の構成においては、共通データ線の一端に定電流回路を含むデータ書込回路が配置され、共通データ線が、相補データ線対で構成される。選択列のビット線へ、このデータ書込回路の定電流回路からの電流が供給される。選択列のビット線へ供給される電流の方向は、書込データに応じて設定される。選択列のビット線について一方端から他方端に書込データに応じた電流が流れるように、相補データ線が選択ビット線両端にそれぞれ結合され、これらの相補データ線の電位が書込みデータに応じて設定される構成が一例として示される。この接続制御により、選択ビット線には、書込データに応じて右から左または左から右方向に電流が流れる。
【0012】
特許文献1においては、書込電流を低減するために、書込ワード線とアクセストランジスタが接続するソース線とを2次元的に重なり合うように配置し、書込ワード線およびソース線をデータ書込時接続する。書込ワード線およびソース線の両者からの磁界を利用して誘起磁界を大きくし、応じて書込電流を低減する。また、別の構成として、ビット線およびソース線を重なり合うように配置して、MRAMセルの磁気抵抗素子に対する誘起磁界を強くすることなどが行なわれている。
【0013】
この特許文献1の構成において、ビット線は、接地電圧または電源電圧にプリチャージされる。しかしながら、この特許文献1においては、データ書込時の電流を低減する点については考慮されているものの、プリチャージビット線に対するデータバスを介してのデータ書込回路からのリーク電流の問題およびデータバス線の寄生容量の蓄積電荷によるデータ書込時の過剰電流(ピーク電流)による誤書込などの交流的な問題については検討されていない。
【0014】
また、上述の特許文献1の構成の他に、ビット線両側に書込ドライバを配置する構成が用いられる場合もある。この構成においては、通常、一定電流をビット線に供給するためには、ビット線は、接地電圧レベルにプリチャージされる。書込ドライバに対し共通に定電流回路からの電流伝達線が電流源として配置される。選択ビット線に対して配置される両端の書込ドライバが、書込データに従ってビット線を電源電圧レベルおよび接地電圧レベルに駆動する。電流伝達線は、複数の書込ドライバに共通に設けられており、したがって、その寄生容量は大きい。ビット線をこの書込ドライバを介して駆動する場合、寄生容量からの電荷と定電流回路からの電流がともに書込ドライバを介してビット線に供給され、過剰電流がビット線駆動初期時に流れる。この寄生容量の電荷が消費された後は、定電流回路からの定電流が供給される。しかしながら、このような過剰電流が流れた場合大きな磁界が誘起され、通常ビット線が誘起する磁界は、MRAMセルの磁気抵抗素子の磁化容易軸方向の磁界であり、常に短時間で、データの書換が行なわれ、隣接セルなどの近傍のメモリセルの誤書込が生じる。
【0015】
すなわち、データ書込初期時の過剰電流により、過大磁界が誘起されると、隣接セルなどの近傍の非選択メモリセルへのリーク磁界によるデータ書込が生じるという磁気ディスターバンスの問題が生じる。
【0016】
書込ワード線についても、同一の定電流回路からの定電流が、書込ワード線ドライバに供給されており、同様の過剰電流に起因する問題が生じる。
【0017】
それゆえ、この発明の目的は、正確にデータを書込むことのできる不揮発性記憶装置を提供することである。
【0018】
この発明の他の目的は、磁気ディスターバンスを生じさせることなく正確にデータを書込むことのできる磁性体記憶装置を提供することである。
【0019】
【課題を解決するための手段】
この発明に従う不揮発性記憶装置は、行列状に配列され、各々が記憶データに従って物理的状態が変化する素子を含む複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、非選択状態のビット線を所定の電圧レベルのプリチャージ電圧に維持するビット線プリチャージ回路と、複数のビット線に共通に配置され、データ書込時、選択ビット線に流れる電流を伝達する電流伝達線と、データ書込時少なくともアドレス信号に従って選択列のビット線と電流伝達線とを結合するビット線選択回路と、電流伝達線に結合され、データ書込時、電流伝達線と選択ビット線との間で電流を流し、かつデータ書込以外時には、電流伝達線をビット線プリチャージ電圧と同一電位にプリチャージする電流供給回路を含む。
【0020】
ビット線プリチャージ電位と電流伝達線を、同一電位にプリチャージすることにより、電流伝達線の寄生容量が大きい場合においても、選択列のビット線は、この寄生容量の充電電位と同一方向にその電圧レベルが変化するため、寄生容量からの電荷がビット線に流れるのを防止することができ、応じて、過剰電流がビット線に流れるのを防止することができる。
【0021】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従う不揮発性記憶装置のデータ書込に関連する部分の構成を概略的に示す図である。図1において、不揮発性記憶装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイ1と、外部からの行アドレス信号RAをデコードし、メモリセルアレイ1の行を指定する行選択信号を生成する行デコーダ2と、外部からの列アドレス信号CAをデコードし、メモリセルアレイ1の列を選択する列選択信号CSLを生成する列デコーダ3と、行デコーダ2からの行選択信号に従ってメモリセルアレイ1の選択行に対応する書込ワード線または読出ワード線を選択状態へ駆動するワード線ドライブ回路4と、データ書込時、外部からの書込データDINに従って相補内部書込データDATAおよび/DATAを生成する書込バッファ6と、データ書込時、列デコーダ3からの列選択信号CSLと内部書込データDATAおよび/DATAに従って選択列に対応して配置されるビット線へ書込電流を供給するビット線書込ドライブ回路7aおよび7bを含む。
【0022】
ビット線書込ドライブ回路7aおよび7bは、ビット線の両側に対向して配置され、データ書込時に、内部書込データDATA、/DATAに応じた方向に、選択列のビット線に電流を供給する。
【0023】
ビット線書込ドライブ回路7aおよび7bと、ワード線ドライブ回路4に含まれる書込ワード線ドライブ回路へは、定電流回路5からの定電流が電流伝達線10を介して供給される。この電流伝達線10上の電圧を、制御回路8からのタイミング信号TMに従ってダイナミックに変更し、電流伝達線10の寄生容量の蓄積電荷による過剰電流が生じるのを防止する。電流伝達線10上の電圧は、ビット線書込みドライブ回路7aおよび7bのハイ側電源電圧であっても良く、また、ロー側電源電圧であっても良い。
【0024】
制御回路8は、外部からのコマンドCMDに従って内部動作タイミング信号を生成し、図1においては、定電流回路5へ与えられるタイミング制御信号TMと、書込バッファ6へ与えられる書込イネーブル信号WEを代表的に示す。書込バッファ6は、この書込イネーブル信号WEの活性化時、外部からの書込データDINに従って相補内部書込データDATAおよび/DATAを生成する。
【0025】
図2は、図1に示す不揮発性記憶装置のメモリセルアレイ1、ビット線書込ドライブ回路7aおよび7b、および定電流回路5の構成を概略的に示す図である。図2を参照して、メモリセルアレイ1において、メモリセルMCが行列状に配列され、メモリセルMCの各列に対応してビット線BLが配置され、また、メモリセルMCの各行に対応して書込ワード線および読出ワード線が配置される。図2においては、1行のメモリセルMCに対応して配置される書込ワード線WWLおよび読出ワード線RWLを代表的に示す。書込ワード線WWLは、データ書込時、ワード線書込ドライバWWDにより電源電圧レベルへ駆動されて書込電流を供給する。読出ワード線RWLは、データ読出時、選択状態(電源電圧レベル)へ駆動される。
【0026】
メモリセルMCは、磁性体薄膜で構成され、記憶データに従ってその抵抗値が設定される可変抵抗素子VREと、読出ワード線RWLが選択状態のとき導通し、可変抵抗素子VREをソース線SLに結合するアクセストランジスタATRを含む。このソース線SLは、接地電圧に固定されてもよく、またデータ読出時、接地電位に列選択信号に従って結合されてもよい。メモリセルMCの構成は、データ書込時に、ビット線書込電流およびワード線書込電流による誘起磁界により、可変抵抗素子VREの抵抗値を変更する構成であれば、任意である。
【0027】
メモリセルMCの各列に対応してビット線BL<n:0>(BL<0>−BL<n>)が配置される。ビット線BL<0>−BL<n>それぞれに対して、ビット線プリチャージ回路BPCが設けられる。ビット線プリチャージ回路BPCは、それぞれ、対応の列選択信号CSL(CSL<0>−CSL<n>)をインバータIVを介してゲートに受けて導通するnチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)QN2を含む。ビット線プリチャージ回路BPCにおけるNチャネルMOSトランジスタQN2は、導通時、対応のビット線を接地電圧GNDに結合する。
【0028】
ビット線書込ドライブ回路7aおよび7bは、ビット線BL<0>−BL<n>それぞれに対応して設けられるビット線書込ドライバBWDを含む。このビット線書込ドライバBWDは、それぞれ、内部書込データDATAまたは/DATAと対応の列選択信号CSL(CSL<0>−CSL<n>)に従って定電流回路5から供給される電流を、対応のビット線へ流す。ビット線ドライブ回路7aおよび7bに対して接地電圧GNDが、常時、他方動作電源電圧として供給される。
【0029】
電流伝達線10は、これらのビット線書込ドライブ回路7aおよび7bに含まれるビット線書込ドライバBWDに共通に結合され、これらのビット線書込ドライバBWDに対して共通にハイ側電源電圧V_vddを供給し、応じて、選択列のビット線に定電流を供給する。
【0030】
定電流回路5は、定電流源CCR1と、電源ノードと定電流源CCR1の間に結合されかつそのゲートが定電流源CCR1に結合されるPチャネルMOSトランジスタQC1と、電源ノードに結合され、MOSトランジスタQC1とカレントミラー回路を構成するPチャネルMOSトランジスタQC2と、MOSトランジスタQC2と電流伝達線10の間に結合されかつそのゲートにタイミング制御信号TMを受けるPチャネルMOSトランジスタQP1と、電流伝達線10と接地ノードの間に接続されかつそのゲートにタイミング制御信号TMを受けるNチャネルMOSトランジスタQN1を含む。
【0031】
タイミング制御信号TMは、データ書込時、Lレベルに設定され、それ以外のときには、Hレベルに設定される。したがって、データ書込以外の動作モードのプリチャージ時においては、電流伝達線10は、MOSトランジスタQN1により放電され、この電流伝達線10上の電圧V_vddは、接地電圧レベルとなり、電流伝達線10に存在する寄生容量Cpに対しては電荷は蓄積されない。この寄生容量Cpは、配線容量および電流伝達線10に接続されるビット線ドライブ回路のMOSトランジスタの接合容量などにより形成される。
【0032】
データ書込時においては、タイミング制御信号TMがLレベルとなり、MOSトランジスタQP1およびQC2を介して電流伝達線10に定電流が供給され、電流伝達線10上の電圧V_vddが、そのプリチャージ電圧(接地電圧レベル)から徐々に上昇する。この電流伝達線10上の電圧V_vddのレベル上昇時、応じて寄生容量Cpも充電される。選択列のビット線の電位変化方向と電流伝達線10の電圧変化方向は同じであり、応じて、選択ビット線への寄生容量Cpからの蓄積電荷の流入が防止され、過剰電流がデータ書込初期時に選択ビット線において発生するのを防止することができる。
【0033】
図3は、図2に示すビット線書込ドライバBWDの構成の一例を示す図である。図3において、ビット線書込ドライバBWDは、対応の列選択信号CSL<i>を受けるインバータG1と、列選択信号CSL<i>と内部書込データDATA(または/DATA)を受けるNANDゲートG2と、インバータG1の出力信号と内部書込データDATA(または/DATA)を受けるNORゲートG3と、NANDゲートG2の出力信号がLレベルのとき導通し、電流伝達線10から対応のビット線BLに電流を供給するPチャネルMOSトランジスタQP3と、NORゲートG3の出力信号がHレベルのとき導通し、導通時、ビット線BLから接地ノードへ電流を放電するNチャネルMOSトランジスタQN3を含む。
【0034】
このビット線書込ドライバBWDは、図1に示すビット線書込ドライブ回路7aに含まれる場合には、内部書込データDATAを受け、図2に示すビット線書込ドライブ回路7bに含まれる場合には、補の内部書込データ/DATAを受ける。
【0035】
列選択信号CSL<i>は、図1に示す列デコーダ3により、選択時、Hレベルへ駆動される。寄生容量Cpは、ビット線ドライバBWDのMOSトランジスタQP3のソースの接合容量などにより形成される。電流伝達線10が、ビット線書込ドライバBWDに共通に結合されるため、寄生容量Cpの容量値も大きくなる。
【0036】
図3には、ビット線BLに対して設けられるビット線プリチャージ回路BPCを合わせて示す。このビット線プリチャージ回路BPCは、列選択信号CSL<i>をインバータIVを介してゲートに受けるNチャネルMOSトランジスタQN2を含む。したがって、ビット線BLが非選択状態のときには、インバータIVの出力信号はHレベルであり、MOSトランジスタQN2により、非選択ビット線は、接地電圧レベルに維持される。
【0037】
図4は、図2および図3に示す構成の動作を示す信号波形図である。以下、図4を参照して、この発明の実施の形態1における不揮発性記憶装置のデータ書込時の動作について説明する。
【0038】
時刻t1以前においては、図1に示す制御回路8からのタイミング制御信号TMはHレベルであり、図2に示す定電流回路5において、MOSトランジスタQN1がオン状態、MOSトランジスタQP1がオフ状態である。したがって、電流伝達線10上の電圧V_vddが、接地電圧GNDレベルである。また、列選択信号CSL<0>−CSL<n>は、すべてLレベルである。したがって、図3に示すビット線書込みドライバBWDにおいて、NANDゲートG2の出力信号はHレベル、NORゲートG3の出力信号はLレベルであり、MOSトランジスタQP3およびQN3はともにオフ状態にある。この状態において、インバータIVの出力信号はHレベルであり、ビット線プリチャージ回路BPCにおいて、MOSトランジスタQN2がオン状態であり、ビット線BLは、接地電圧GNDレベルに維持される。
【0039】
時刻t1においてデータ書込サイクルが始まると、図1に示す制御回路8が、外部からのコマンドCMDに従って、タイミング制御信号TMをLレベルに立下げる。また、図1に示す行デコーダ2および列デコーダ3がそれぞれアドレス信号RAおよびCAに従ってデコード動作を行なう。列アドレス信号CAに従って、図1に示す列デコーダ3からの列選択信号CSLのうち、選択列に対応する列選択信号CSL<i>がHレベルに立上がる。また、図1に示す書込バッファ6が、書込データDINに従って内部書込データDATAおよび/DATAを生成する。
【0040】
タイミング制御信号TMがHレベルからLレベルに立下がると、図2に示す定電流回路5において、MOSトランジスタQP1がオン状態、MOSトランジスタQN1がオフ状態となる。したがって、電流伝達線10へ、MOSトランジスタQC2およびQP1を介して電流が供給され、電流伝達線10上の電圧V_vddの電圧レベルが接地電圧レベルGNDから徐々に上昇する。一方、列選択信号CSL<i>がHレベルとなると、インバータIVの出力信号がLレベルとなり、ビット線プリチャージ回路BPCにおいて、MOSトランジスタQN2がオフ状態となり、ビット線BLのプリチャージが完了する。内部書込データDATA(または/DATA)がHレベルのとき、ビット線書込ドライバBWDにおいてNANDゲートG2の出力信号がLレベル、NORゲートG3の出力信号がLレベルとなり、ビット線BLへ、MOSトランジスタQP3を介して電流伝達線10からの電流が供給され、ビット線電流iBLが流れる。内部書込データDATA(または/DATA)がLレベルのときには、NANDゲートG2の出力信号がHレベル、NORゲートG3の出力信号がHレベルとなり、ビット線BLがMOSトランジスタQN3を介して接地ノードに結合される。したがって、ビット線BL両側に設けられたビット線書込ドライバBWDに従って、書込データに応じた方向にビット線電流iBLが流れる。
【0041】
ビット線BLへの電流伝達線10からの電流供給時、ビット線BLの電圧レベルも、そのプリチャージ電圧レベルから中間電圧Vmレベルに上昇する。ビット線電流iBLが流れるときには、図2に示す寄生容量Cpの充電が並行して行なわれており、寄生容量Cpの蓄積電荷がビット線BLに対して流入するのを防止することができ、応じて、ビット線BLに対する書込電流iBLの過剰電流(ピーク電流)の発生を防止することができる。
【0042】
ビット線BL上の書込電流iBLが一定レベルとなると、安定に一定の書込磁界を発生することができ、正確にデータの書込を、磁気ディスターバンスを生じさせることなく行なうことができる。
【0043】
時刻t2においてデータ書込動作が完了すると、列選択信号CSL<i>がLレベルへ立下がり、またタイミング制御信号TMがHレベルとなる。応じて、再び定電流回路5がプリチャージ状態へ復帰し、MOSトランジスタQN1により電流伝達線10が接地電圧レベルに駆動され、また、ビット線書込ドライバBWDにおいてはMOSトランジスタQP3およびQN3がともにオフ状態となり、ビット線電流iBLの供給は停止される。ビット線BLは、列選択信号CSL<i>の非選択状態への移行に応答して、ビット線プリチャージ回路BPCにより接地電圧GNDレベルにプリチャージされる。
【0044】
このプリチャージ状態において、電流伝達線10上の電圧V_vddは、接地電圧GNDレベルであり、ビット線BLのプリチャージ電圧と同じ電圧レベルである。したがって、ビット線書込ドライバBWDにおいて、MOSトランジスタQP3を介して電流伝達線10からビット線BLへリーク電流(サブスレショルド電流;オフリーク電流)が流れることはなく、定電流回路5における消費電流を低減することができる。特に、電流伝達線10は、図2に示すようにビット線書込ドライブ回路7aおよび7bに各ビット線に対して設けられるビット線書込ドライバBWDに共通に結合されており、プリチャージ状態時におけるビット線書込ドライバBWDのオフリーク電流を低減することにより、スタンバイサイクル時の消費電流を低減することができる。
【0045】
[変更例]
図5は、この発明の実施の形態1の変更例の構成を示す図である。この図5に示す構成においては、定電流回路5は、電流伝達線20上の電圧V_gndを、スタンバイサイクル時電源電圧VDDレベルにプリチャージし、データ書込時、この電流伝達線20を接地電圧方向に向かって放電する。したがって、ビット線書込ドライブ回路7aおよび7bは、この電流伝達線20上の電圧V_gndを、ロー側電源電圧として供給され、ハイ側電源電圧VDDは、常時、これらのビット線書込ドライブ回路7aおよび7bへ供給される。
【0046】
定電流回路5は、電源ノードに結合されて一定の電流を供給する定電流源CCR2と、定電流源CCR2と接地ノードとの間に接続されかつそのゲートが定電流源CCR2に結合されるNチャネルMOSトランジスタQC3と、電源ノードと電流伝達線20の間に接続されかつそのゲートにタイミング制御信号/TMを受けるPチャネルMOSトランジスタQP4と、電流伝達線20に結合されかつそのゲートにタイミング制御信号/TMを受けるNチャネルMOSトランジスタQN4と、MOSトランジスタQN4と接地ノードの間に接続されかつそのゲートがMOSトランジスタQC3のゲートに接続されるNチャネルMOSトランジスタQC4を含む。
【0047】
MOSトランジスタQC3およびQC4がカレントミラー回路を構成し、タイミング制御信号TMZがHレベルのときに、定電流源CCR2が駆動する定電流に対応する電流を、電流伝達線20から放電する。この電流伝達線20には、寄生容量Cpgが存在する。
【0048】
ビット線書込ドライバBWDのロー側電源電圧V_gndを、スタンバイサイクル時、電源電圧VDDにプリチャージするため、応じて、ビット線プリチャージ電圧を、ハイ側電源電圧VDDに設定する。このため、ビット線プリチャージ回路BPCは、対応の列選択信号CSL<i>の非選択時導通し、対応のビット線BL<i>へ電源電圧VDDを供給するPチャネルMOSトランジスタQP5で構成される。
【0049】
メモリセルMCの構成およびアレイ構成は、先の実施の形態1と同様である。
図6は、図5に示すビット線書込ドライバBWDの構成を示す図である。図6に示すビット線書込ドライバBWDは、以下の点が、図3に示すビット線書込ドライバBWDと、その構成が異なる。すなわち、ビット線BLを接地電圧方向へ放電するNチャネルMOSトランジスタQN6のソースが、電流伝達線20に結合され、ロー側電源電圧V_gndを受ける。ビット線BLを充電するPチャネルMOSトランジスタQP6は、そのソースが電源電圧VDDを供給する電源ノードに結合され、常時、電源電圧VDDを受ける。MOSトランジスタQP6のゲートにNANDゲートG2の出力信号が与えられ、MOSトランジスタQN6のゲートにNORゲートG3の出力信号が与えられる。図6に示すビット線書込ドライバBWDの他の構成は、図3に示すビット線書込ドライバBWDの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0050】
スタンバイサイクル時においては、列選択信号CSL<i>がLレベルであるため、MOSトランジスタQP6およびQN6は、ともにオフ状態である。電流伝達線20上のロー側電源電圧V_gndは、電源電圧VDDレベルにプリチャージされる。また、ビット線プリチャージ回路BPCにおいては、MOSトランジスタQP5により、ビット線BLが、電源電圧VDDレベルにプリチャージされる。したがって、MOSトランジスタQP6およびQN6がともにオフ状態の時に、これらのソースおよびドレインの電圧は同じ電圧レベルであり、MOSトランジスタQP6およびQN6のオフリーク電流を低減でき、スタンバイ電流を低減することができる。
【0051】
図7は、この図5および図6に示す回路の動作を示す信号波形図である。以下、図7を参照して、図5および図6に示す構成のデータ書込時の動作について説明する。
【0052】
時刻t1以前においては、スタンバイサイクル時であり、タイミング制御信号TMZはLレベルであり、また列選択信号CSL<i>も非選択状態のLレベルである。図5に示す定電流回路5においては、MOSトランジスタQP4かオン状態、MOSトランジスタQN4がオフ状態であり、電流伝達線20が、電源電圧VDDレベルにプリチャージされ、また寄生容量Cpgも、電源電圧VDDレベルにプリチャージされる。ビット線書込ドライバBWDにおいては、MOSトランジスタQP6およびQN6がともにオフ状態にある。ビット線プリチャージ回路BPCにおいては、列選択信号CSL<i>がLレベルであるため、PチャネルMOSトランジスタQP5がオン状態にあり、ビット線BLは、電源電圧VDDレベルにプリチャージされる。
【0053】
時刻t1においてデータ書込サイクルが始まる。タイミング制御信号TMZがHレベルへ立上がり、また選択列に対応する列選択信号CSL<i>がHレベルへ駆動される。図5に示す定電流回路5において、MOSトランジスタQP4がオフ状態、MOSトランジスタQN4がオン状態となり、MOSトランジスタQN4およびQC4が、電流伝達線20を定電流源CCR2が決定する電流量で放電し、電流伝達線20上の電圧V_gndの電圧レベルが低下する。
【0054】
ビット線プリチャージ回路BPCにおいては、選択列の列選択信号CSL<i>がHレベルに立上がるため、MOSトランジスタQP5がオフ状態となり、ビット線BLに対するプリチャージ動作が停止する。ビット線書込ドライバBWDが、内部書込データDATA(または/DATA)に従って、MOSトランジスタQP6およびQN6の一方をオン状態へ駆動する。内部書込データDATAがLレベルのときには、NORゲートG3の出力信号がHレベル、NANDゲートG2の出力信号がHレベルとなり、ビット線BLがMOSトランジスタQN6を介して電流伝達線20に結合され、ビット線BLから電流伝達線20へ電流が放電される。このビット線BLの放電電流量は、図5に示す定電流回路5の駆動電流量によって決定される。
【0055】
したがって、時刻t1からのデータ書込サイクル開始直後においては、ビット線BLは、その電圧レベルが、プリチャージレベルの電源電圧VDDから電流伝達線20上の電圧V_gndの電圧レベルの低下とともに一定の放電量で低下し、ビット線BL上の書込電流iBLのピーク電流は十分に抑制される。このビット線BLのビット線書込ドライバBWDによる充放電は内部書込データDATAおよび/DATAに従って行なわれると、ビット線BLの電圧レベルが、中間電圧Vmgレベルに到達する。中間電圧Vmgの電圧レベルは、ビット線書込ドライバBWDのMOSトランジスタQP6の電流供給能力と定電流回路5のMOSトランジスタQN4およびQC4の放電電流量により決定される。
【0056】
時刻t2において、データ書込が完了すると、選択状態の列選択信号CSL<i>がLレベルに立下がり、またタイミング制御信号TMZがLレベルに立下がる。これにより、再び、電流伝達線20が、中間電圧Vmgから電源電圧VDDレベルに、MOSトランジスタQP4により駆動され、電流伝達線20の寄生容量Cpgが、したがって、電源電圧VDDレベルにプリチャージされる。また、ビット線書込ドライバBWDにおいて、MOSトランジスタQP6およびQN6がともにオフ状態となり、ビット線書込電流iBLが停止する。ビット線BLは、再びビット線プリチャージ回路BPCにより、電源電圧VDDレベルにプリチャージされる。
【0057】
従って、ビット線書込ドライバBWDのロー側電源電圧を、プリチャージ時にハイ側電源電圧レベルに設定し、データ書込時に、このロー側電源電圧V_gndを一定の電流量で駆動することにより、ハイ側電源電圧VDDを供給する電源線に大きな寄生容量が存在しても、定電流回路5が規定する電流量でビット線を駆動することができ、ビット線に過剰電流がデータ書込初期時に流れるのを防止することができる。
【0058】
[変更例2]
図8は、この発明の実施の形態1の変更例2の構成を概略的に示す図である。図8においては、メモリセル行に対応して書込ワード線WWL0−WWLmが配置される。これらの書込ワード線WWL0−WWLmそれぞれに対応して、書込ワード線ドライバWWD0−WWDmが設けられる。これらの書込ワード線ドライバWWD0−WWDmは、それぞれ電流伝達線30に共通に結合され、データ書込時、この電流伝達線30から電流を供給され、対応の書込ワード線へ電流を供給する。書込ワード線WWL0−WWLmは、それぞれ、接地電圧レベルに維持される。
【0059】
この電流伝達線30へは、定電流回路50からの定電流がデータ書込時供給される。この定電流回路50は、図2に示す定電流回路5と同様の構成を有し、タイミング制御信号TMに従って、この電流伝達線30上の電圧を、接地電圧レベルにプリチャージし、かつデータ書込時、内部にこれら定電流源により定電流を供給する。したがって、この図8に示す構成においても、書込ワード線ドライバWWD0−WWDmは、電流伝達線30からデータ書込時電流を供給されて、選択時、対応の書込ワード線へ電流を供給するため、データ書込開始時、その電流伝達線30の大きな寄生容量Cpa(書込みワードドライバのトランジスタの接合容量などにより形成される)からの電荷が定電流回路50からの定電流と合わせて供給され、書込ワード線に過剰電流が流れ、大きな書込磁界が誘起される可能性がある。この場合、定電流回路50が、タイミング制御信号TMに従って電流伝達線30を接地電圧レベルにプリチャージし、その後、電流伝達線30へ定電流を供給する構成とすることにより、選択書込ワード線への書込ワード線ドライバを介しての過剰電流供給は防止される。
【0060】
なお、書込ワード線WWL0−WWLmは、接地電圧レベルに固定されているとしている。しかしながら、この書込ワード線WWL0−WWLmの構成は、種々の構成、たとえば特許文献1に示される構成が利用されてもよい。いずれの場合においても、書込行に対応する書込ワード線に、データ書込時、定電流回路50からの定電流が供給される。
【0061】
この定電流回路50は、その一部(定電流源およびカレントミラー回路)は、図2に示す定電流回路5と共用されてもよい。
【0062】
以上のように、この発明の実施の形態1に従えば、ビット線書込ドライバを介してビット線書込電流を選択ビット線へ供給する電流伝達線のプリチャージ電圧レベルを、ビット線のプリチャージ電圧レベルと同じ電圧レベルに設定しており、データ書込サイクル開始直後に、この電流伝達線の寄生容量の蓄積電荷がビット線へ流入するのを防止することができ、応じて、ピーク電流を低減でき、正確に、ビット線BLに一定の大きさの書込電流を供給して、データの書込を行なうことができる。
【0063】
また、ビット線プリチャージ電圧と、電流伝達線のプリチャージ電圧を同じ電圧レベルに設定することにより、ビット線書込ドライバにおけるドライブMOSトランジスタにおけるオフリーク電流を、そのソースおよびドレイン電圧と同じとすることにより防止でき、スタンバイサイクル時の消費電流を低減することができる。
【0064】
[実施の形態2]
図9は、この発明の実施の形態2に従う不揮発性記憶装置の全体の構成を概略的に示す図である。この図9に示す構成において、メモリセルアレイ1の列方向(ビット線)の両側に、列デコーダ3からの列選択信号群CSLに従ってメモリセルアレイ1の選択列のビット線を書込データバスIOWおよびZIOWにそれぞれ結合する書込列選択回路60aおよび60bが設けられる。書込み列選択回路60aおよび60bは、メモリセルアレイ1の列方向の両側に対向して配置される。書込データバスIOWおよびZIOWは、内部書込データDATAおよび/DATAに応答するプリチャージ回路62aおよび62bにより、ビット線プリチャージ電位と同じ電圧レベルにプリチャージされる。
【0065】
この書込データバスIOWおよびZIOWは、電流スイッチ回路64aおよび64bを介して定電流回路68に結合される。定電流回路68は、その構成は、後に説明するが、カレントミラー回路で構成され、常時、その出力部の定電流出力線66に一定の大きさの電流を供給する。
【0066】
図9に示す不揮発性記憶装置の他の構成は、図1に示す不揮発性記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0067】
内部書込データDATAおよび/DATAは、書込バッファ6により、スタンバイサイクル時、Hレベルに設定され、データ書込時、外部からの書込データDINに応じた論理レベルに設定される。データDINおよびDATA、/DATAは、多ビットデータであっても良い。書込みデータバスIOW/IOWが、書込みデータビット数に応じたビット幅に設定される。
【0068】
プリチャージ回路62aおよび62bは、相補内部書込データDATAおよび/DATAに従って、書込データバスIOWおよびZIOWを、メモリセルアレイ1のビット線のプリチャージ電位と同一電位にプリチャージする。スタンバイサイクル時、電流スイッチ回路64aおよび64bは非導通状態であり、定電流回路68の出力電流線66と書込データバスIOWおよびZIOWは分離される。データ書込時、プリチャージ回路62aおよび62bの一方が、プリチャージ電位状態を維持し、他方が、プリチャージ電圧源から対応の書込データバスを分離する。この場合、電流スイッチ回路64aおよび64bにより、定電流回路68からの定電流が供給される(充電および放電両者を含む)。したがって、内部書込データバスは、ビット線プリチャージ電位と同じ電圧レベルから変化するために、選択ビット線へのデータ書込時の過剰電流を抑制することができる。
【0069】
図10は、図9に示す不揮発性記憶装置の1ビットのデータ書込に関連する部分の構成を示す図である。図10において、メモリセルアレイ1が、書込みデータビットに対応してサブアレイSUBに分割される。このサブアレイSUBにおいて、ビット線BL<0>−BL<n>が、図示しないメモリセルの各列に対応して配置される。ビット線BL<0>−BL<n>それぞれに対応して、ビット線プリチャージ回路BPCが配置される。このビット線プリチャージ回路BPCとしては、図10においては、ビット線BL<2>に対して設けられるビット線プリチャージ回路の構成を具体的に示す。このビット線プリチャージ回路BPCは、対応の列選択信号CSL<i>の反転信号に従って対応のビット線BL<i>を接地ノードに結合するNチャネルMOSトランジスタQN5を含む。すなわち、非選択状態(プリチャージ状態)のビット線BL<i>は、接地電圧レベルにプリチャージされる。
【0070】
書込列選択回路60aは、ビット線BL<0>−BL<n>それぞれに対応して設けられ、対応の列選択信号CSL<0>−CSL<n>の選択時、対応のビット線BL<0>−BL<n>をローカル書込データ線LIOWに結合するNチャネルMOSトランジスタQN0−QNnを含む。このローカル書込データ線LIOWは、図9に示す書込データバスIOWに含まれる。ローカル書込データ線LIOWには、MOSトランジスタQN0−QNnの接合容量などによる寄生容量Cpwaが接続する。
【0071】
書込列選択回路60bは、ビット線BL<0>−BL<n>それぞれに対応して設けられ、対応の列選択信号CSL<0>−CSL<n>の選択時、対応のビット線BL<0>‐BL<n>を補のローカル書込データ線ZLIOWに結合するNチャネルMOSトランジスタZQN0−ZQNnを含む。補の書込データ線ZLIOWは、図9に示す書込データバスZIOWに含まれる。補のローカル書込データ線ZLIOWに対して、MOSトランジスタZQN0−ZQNnの接合容量などによる寄生容量Cpwbが接続する。
【0072】
プリチャージ回路62aは、内部書込データDATAに従ってローカル書込データ線LIOWを接地ノードに結合するNチャネルMOSトランジスタQNDを含む。プリチャージ回路62bは、補の内部書込データ/DATAに従って補のローカル書込データ線ZLIOWを接地ノードに結合するNチャネルMOSトランジスタZQNDを含む。
【0073】
電流スイッチ回路64aは、内部書込データDATAに従って選択的にローカル書込データ線LIOWを定電流出力線66に結合するPチャネルMOSトランジスタQPDを含む。電流スイッチ回路64bは、補の内部書込データ/DATAに従って補のローカル書込データ線ZLIOWを定電流出力線66に結合するPチャネルMOSトランジスタZQPDを含む。
【0074】
定電流回路68は、接地ノードに結合される定電流源CCR3と、定電流源CCR3と電源ノードとの間に結合されかつそのゲートが定電流源CCR3に結合されるPチャネルMOSトランジスタQC5と、電源ノードと定電流出力線66の間に接続されかつそのゲートがMOSトランジスタQC5のゲートに接続されるPチャネルMOSトランジスタQC6を含む。MOSトランジスタQC5およびQC6はカレントミラー回路を構成し、定電流出力線66に電流を供給し、その電圧レベルを電源電圧VDDレベルに維持する。
【0075】
図11は、図10に示す構成の動作を示す信号波形図である。以下、図11を参照して、図10に示す構成の1ビットのデータ書込時の動作について説明する。
【0076】
時刻t1以前はスタンバイ状態であり、内部書込データDATAおよび/DATAはともにHレベルである。プリチャージ回路62aおよび62bにおいて、MOSトランジスタQNDおよびZQNDがともにオン状態となり、一方、電流スイッチ回路64aおよび64bにおいては、MOSトランジスタQPDおよびZQPDがオフ状態となる。したがって、ローカル書込データ線LIOWおよびZLIOWは、プリチャージ用のMOSトランジスタQNDおよびZQNDにより、接地電圧GNDレベルにプリチャージされる。また、ビット線BL<0>−BL<n>においては、ビット線プリチャージ回路BPCにおいてMOSトランジスタQN5がオン状態となり、それぞれ、接地電圧レベルにプリチャージされる。
【0077】
時刻t1において書込サイクルが始まり、内部書込データDTATおよび/DATAが、書込データDIN(図9参照)に従って相補データ信号となり、データの書込が開始される。今、内部書込データDATAがHレベル、補の内部書込データ/DATAがLレベルの場合には、プリチャージ回路62bにおいてMOSトランジスタZQNDがオフ状態となり、一方、電流スイッチ回路64bにおいてMOSトランジスタZQPDがオン状態となる。電流スイッチ回路64aにおいては、MOSトランジスタQPDはオフ状態となり、プリチャージ回路62aのMOSトランジスタQNDがオン状態である。したがって、ローカル書込データ線LIOWは、接地電圧レベルに維持され、補のローカル書込データ線ZLIOWには、MOSトランジスタZQPDを介して定電流回路68から定電流が供給され、その電圧レベルが上昇する。
【0078】
列選択動作により、列選択信号CSL<i>が選択状態へ駆動されると、書込み列選択回路において、対応のMOSトランジスタQNiおよびZQNiがオン状態となり、ビット線BLiに電流が流れる。上述のように、内部書込データDATAがHレベルのときには、補のローカル書込データ線ZLIOWからローカル書込データ線LIOWに向かって電流が流れる。この電流供給時、寄生容量Cpwbを充電しつつビット線へ電流が供給されるため、書込開始直後のピーク電流を十分に抑制することができる。書込データが逆の場合には、MOSトランジスタQNDおよびZQPDがオフ状態、MOSトランジスタQPDおよびZQNDがオン状態となり、ローカル書込データ線LIOWへ、定電流回路68からの定電流が供給され、補のローカル書込データ線ZLIOWが、接地電圧レベルに維持される。したがって、この場合には、ローカル書込データ線LIOWから補のローカル書込データ線ZLIOWに電流が流れる。この場合においても、寄生容量Cpwaの充電を行ないつつビット線への書込電流の供給が行なわれ、ピーク電流の発生は防止することができる。データ書込時においては、定電流出力線66に結合されるローカル書込みデータ線の電圧レベルが、安定化時、定電流回路68の駆動電流とビット線の放電経路の駆動電流トに従って決定される中間電圧Vmwに維持される。
【0079】
図12は、図10に示す書込バッファ6の構成の一例を示す図である。図12においては、1ビットの書込バッファの部分を代表的に示す。図12において、書込バッファ6は、データ書込を指示する書込イネーブル信号WEを受けるインバータ70と、外部からの書込データDINと書込イネーブル信号WEとを受けて補の内部書込データ/DATAを生成するNANDゲート71と、インバータ70の出力信号と外部からの書込データDINを受けるNORゲート72と、NORゲート72の出力信号を反転して内部書込データDATAを生成するインバータ73を含む。
【0080】
図13は、図12に示す書込バッファ6の動作を示す信号波形図である。以下、図13を参照して、図12に示す書込バッファ6の動作について説明する。
【0081】
時刻t3以前は、スタンバイサイクル時であり、書込イネーブル信号WEはLレベルである。したがって、NAND回路71からの補の内部書込データ/DATAはHレベルである。同様、インバータ70の出力信号がHレベルであり、NORゲート72の出力信号がLレベルとなる。したがって、インバータ73からの内部書込データDATAも同様、Hレベルである。
【0082】
時刻t3において書込サイクルが始まると、書込イネーブル信号WEがHレベルに立上がる。この書込イネーブル信号WEがHレベルに立上がると、NANDゲート71が、インバータとして動作し、外部からの書込データDINを反転して補の内部書込データ/DATAを生成する。一方、インバータ70の出力信号がLレベルとなり、同様NORゲート72が、インバータとして動作し、このNORゲート72およびインバータ73により、書込データDINと同じ論理レベルの内部書込データDATAが生成される。したがって、書込データDINがHレベルのときには、書込データDATAおよび/DATAが、それぞれHレベルおよびLレベルとなり、逆に、書込データDINがLレベルのときには、内部書込データDATAおよび/DATAが、それぞれLレベルおよびHレベルとなる。
【0083】
スタンバイサイクル時にHレベルに設定される内部書込データDATAおよび/DATAを、プリチャージ制御および電流経路設定用信号として利用することにより、余分の制御信号を用いることなく、ローカル書込データ線の電圧レベルを設定することができ、書込データに応じた方向にビット線に書込電流を流すことができる。また、内部書込データをメモリアレイ内を渡って伝達する必要がなく、配線レイアウトが簡略化される。また、内部書込データを伝達する配線に接続されるトランジスタの数が少なく、寄生容量を低減することができ、内部書込データを伝達する配線の充放電電流を低減することができる。
【0084】
なお、図10においては、1ビットの書込用経路が示されている。複数ビットのデータが書込まれる場合、サブアレイSUBが各書込データビットそれぞれに対応して配置され、各サブアレイSUBに対応してローカル書込データ線LIOWおよびZLIOWが配置される。このとき、定電流回路58は、複数の書込データビットに共通に配置されてもよく、またローカル書込データ線LIOWおよびZLIOW個々に、定電流回路68が設けられてもよい。
【0085】
以上のように、この発明の実施の形態2に従えば、ローカル書込データ線を接地電圧レベルにプリチャージし、データ書込開始後に、書込データに応じてローカル書込データ線を充電することにより、書込直後に、ビット線へ寄生容量からの蓄積電荷が流入すのを防止でき、ビット線ピーク電流が生じるのを防止することができる。また、ビット線をローカル書込データ線と同じ電圧レベルにプリチャージすることにより、書込列選択ゲートを介してリーク電流が流れるのを防止することができ、スタンバイサイクル時の消費電流を低減することができる。
【0086】
[実施の形態3]
図14は、この発明の実施の形態3に従う定電流回路5の構成を示す図である。この図14に示す定電流回路は、図2に示す定電流回路5の別の実施例である。
【0087】
図14において、定電流回路5は、活性化時、電流伝達線10に電流を供給し、ビット線書込ドライバ(BWD)に対する動作電源電圧V_vddを与える電流駆動段82と、この電流駆動段82の出力電流を調整する電流調整段80を含む。
【0088】
電流調整段80は、基準電圧VrefとフィードバックノードFB上の電圧とを比較する比較回路CMPと、比較回路CMPの出力信号GCTLに従って電源ノードから電流を供給するPチャネルMOSトランジスタQP10と、そのゲートが接地ノードに結合され、MOSトランジスタQP10が供給する電流をフィードバックノードFBへ伝達する抵抗モードで動作するPチャネルMOSトランジスタQP11と、フィードバックノードFBと接地ノードの間に接続される抵抗素子R10含む。
【0089】
この電流調整段80においては、MOSトランジスタQP10、QP11と抵抗素子R10に、基準電流Irefが流れる。したがって、フィードバックノードFBには、電圧R10・Irefが発生する。ここで、抵抗R10の抵抗値をR10で示す。MOSトランジスタQP11が抵抗素子として機能し、MOSトランジスタQP10のドレインノード電位をレベルシフトし、また、このMOSトランジスタQP10のドレインノードの電位変化(信号GCTL)により駆動電流量を調整して、フィードバックノードFBにおける電圧変動を抑制する。
【0090】
比較回路CMPは、フィードバックノードFBの電圧が基準電圧Vrefよりも高い場合にはハイレベルの信号を出力し、MOSトランジスタQP10の電流供給動作を停止させる。フィードバックノードFBの電圧が基準電圧Vrefよりも低い場合にはローレベルの信号を出力し、MOSトランジスタQP10のゲート電位を低下させて、その駆動電流量を増大させる。したがって、この比較回路CMPは、フィードバックノードFBの電圧と基準電圧Vrefが同じ電圧レベルとなるように、その出力制御信号GCTLの電圧レベルを制御する。たとえば、基準電圧Vrefが1Vのときには、フィードバックノードFBの電圧もほぼ1Vとなる。このとき、抵抗素子R10の抵抗値が10KΩであれば、基準電流Irefとして、100μAの大きさの電流が流れる。このMOSトランジスタQP11を流れる基準電流Irefが100μAの場合、MOSトランジスタQP10のドレイン電流Idsも100μAとなる。
【0091】
電流駆動段82は、電源ノードにそのソースが結合されかつそのゲートに比較回路CMPの出力制御信号GCTLを受けるPチャネルMOSトランジスタQPC10と、MOSトランジスタQPC10と電流伝達線10の間に接続されかつそのゲートにタイミング制御信号TMを受けるPチャネルMOSトランジスタQPD10と、電流伝達線10と接地ノード間に接続されかつそのゲートにタイミング制御信号TMを受けるNチャネルMOSトランジスタQND10を含む。
【0092】
MOSトランジスタQPC10とMOSトランジスタQP10が、サイズ(チャネル幅とチャネル長の比W/L)が同じであれば、MOSトランジスタQPC10が供給する電流Ibwは、基準電流Irefと同じ大きさとなる。
【0093】
MOSトランジスタQP11およびQPD10とは、導通時に同じチャネル抵抗を有する場合、電流伝達線10に対して、正確に基準電流Irefに対応する電流を供給することができる。MOSトランジスタQPC10のチャネル幅Wを、MOSトランジスタQP10のそれのK倍に設定することにより、MOSトランジスタQPC10は、MOSトランジスタPQ10の駆動する電流IrefのK倍の電流を、書込電流Ibwとして供給することができる。したがって、たとえば先の条件の場合、100・K・μAの電流IbwをMOSトランジスタQPC10が駆動することができる。この場合、MOSトランジスタQPD10も、MOSトランジスタQP11の駆動電流のK倍の電流を駆動することができる様にそのチャネル幅も調整される。
【0094】
比較回路CMPの出力制御信号GCTLを、MOSトランジスタQPC10のゲートへ与えている。したがって、タイミング制御信号TMに従ってMOSトランジスタQPD10をオン状態に設定して、電流伝達線10へ電流Ibwを供給しても、その電流伝達線10上の電圧変化がカップリングノイズとして、MOSトランジスタQPC10のゲートに与えられても、比較回路CMPの駆動能力が十分大きく、この出力制御信号GCTLの変動を十分に抑制することができ、正確に電流伝達線10に一定の書込み電流Ibwを供給することができる。また、このMOSトランジスタQPC10の出力制御信号GCTLは、電流調整段80において基準電流Irefが一定の大きさとなるようにその電圧レベルが制御されており、電流伝達線10がタイミング制御信号TMに従ってMOSトランジスタQPT10を介してMOSトランジスタQPC10に結合されても、高速で、電流伝達線10へ電流を供給して、その電圧V_vddの電圧レベルを上昇させることができる。
【0095】
なお、タイミング制御信号TMは、スタンバイサイクル時には、Hレベルであり、電流伝達線10上の電圧V_vddは、接地電圧レベルにプリチャージされ、データ書込時、タイミング制御信号TMがLレベルとなり、MOSトランジスタQPD10がオン状態となり、電流伝達線10が充電される。この場合、実施の形態1と同様、ビット線は、スタンバイサイクル時、接地電圧レベルにプリチャージされる。
【0096】
[変更例1]
図15は、この発明の実施の形態3の変更例1の構成を示す図である。この図15に示す変更例1においては、図10に示す定電流回路68に対する変更例が示される。定電流回路68は、電流調整段80と、この電流調整段80の出力制御信号GCTLに従って定電流出力線66に電流を供給するPチャネルMOSトランジスタQPC10を含む。電流調整段80の構成は、図14に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0097】
定電流出力線66は、それぞれ電流切換回路64aおよび64bに含まれるPチャネルMOSトランジスタQPDおよびZQPDを介してローカル書込データ線LIOWおよびZLIOWに結合される。MOSトランジスタQPDおよびZQPDのゲートには、内部書込データDATAおよび/DATAがそれぞれ与えられる。電流切換回路64aおよび64bの構成は、図10に示す構成と同じである。
【0098】
この図15に示す回路を、ローカル書込データ線へ電流を供給する定電流回路68として利用することにより、定電流出力線66からローカル書込みデータ線への充電時、カップリングノイズが、MOSトランジスタQPC10のゲートに伝達されても、電流調整段80に含まれる比較回路CMPの出力制御信号GCTLの大きな駆動力によりノイズの影響は相殺され、正確に、基準電流Irefが規定する大きさの電流を供給することができる。MOSトランジスタQP10およびQPC10のサイズの関係は、先の図14に示す構成の場合と同じである。
【0099】
[変更例2]
図16は、この発明の実施の形態3の変更例2の構成を示す図である。図16において、ビット線BL<n:0>に対し共通に、ローカル書込データ線LIOWおよびZLIOWが設けられる。これらのビット線BL<n:0>は、それぞれ、書込列選択回路60aおよび60bを介してローカル書込データ線LIOWおよびZLIOWに列選択信号CSL<n:0>に従って結合される。ビット線BL<n:0>は、スタンバイ時に、図示しないビット線プリチャージ回路により接地電圧レベルにプリチャージされる。
【0100】
これらのローカル書込データ線LIOWおよびZLIOWは、それぞれ書込ドライブ回路90Lおよび90Rにより駆動される。書込ドライブ回路90Lは、書込電流を調整する電流調整段80Lと、この電流調整段80Lの制御信号GCTLと内部書込データDATAに従ってローカル書込データ線LIOWを駆動する電流駆動段82Lを含む。
【0101】
電流調整段80Lは、図15に示す電流調整段80と同一構成を有し、対応する部分には同一参照番号を付し、その詳細説明は省略する。電流駆動段82Lは、図14に示す電流駆動段82の構成と、タイミング制御信号TMに代えて内部書込データDATAが与えられる点を除いて同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ローカル書込データ線LIOWは、スタンバイサイクル時、内部書込データDATAがHレベルであるため、ビット線と同様、接地電圧レベルにプリチャージされる。データ書込時、内部書込データDATAがLレベルのときに、この電流駆動段82LにおいてMOSトランジスタQPD10がオン状態、MOSトランジスタQND10がオフ状態となり、電流調整段80Lからの制御信号GCTLに従って、電流をローカル書込データ線LIOWに供給する。この場合、ビット線BL<n:0>は、スタンバイサイクル時、および非選択時、接地電圧レベルにプリチャージされる。
【0102】
書込ドライブ回路90Rは、電流調整段80Lと同一構成の電流調整段80Lと、電流調整段80Lの出力制御信号GCTLと内部書込データ/DATAに従ってローカル書込データ線ZLIOWへ電流を供給する電流駆動段82Rを含む。この電流駆動段82Rは、図14に示す電流駆動段82と、タイミング制御信号TMに代えて内部書込データ/DATAが与えられることを除いて同一構成を有し、したがって、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0103】
この書込ドライブ回路90Rにおいては、スタンバイサイクル時において、ローカル書込データ線ZLIOWは、内部書込データ/DATAがHレベルに維持されるため、接地電圧レベルにMOSトランジスタQND10によりプリチャージされる。データ書込時、内部書込データ/DATAがLレベルに設定される場合には、電流駆動段82RにおいてMOSトランジスタQPD10がオン状態、MOSトランジスタQND10がオフ状態となり、電流調整段80Rからの出力制御信号GCTLに従って決定される大きさの電流を、ローカル書込データ線ZLIOWに供給する。
【0104】
この図16に示す構成のように、ローカル書込データ線LIOWおよびZLIOWのプリチャージ電圧および供給電流を内部書込データDATAおよび/DATAにより設定する構成においても、電流調整段80Lおよび80Rを利用することにより、正確に基準電流Irefに対応する電流でローカル書込データ線LIOWまたはZLIOWを駆動することができる。また、ローカル書込データ線LIOWおよびZLIOWの電圧レベル変化時、カップリングノイズがMOSトランジスタQPC10のゲートに生じても、電流調整段80Lおよび80Rの出力制御信号GCTLの駆動力が大きく、ノイズの影響を抑制して、正確に、一定の大きさの電流を供給することができる。
【0105】
[変更例3]
図17は、この発明の実施の形態3の変更例3の構成を示す図である。図17において、定電流回路は、電流制御信号CNTLNを生成する電流調整段100と、電流調整段100からの電流制御信号CNTLNとタイミング制御信号/TMに従って電流伝達線20の充電放電を行なう電流駆動段102を含む。この電流伝達線20は、ビット線書込ドライバに対するロー側電源電圧V_gndを伝達する。ビット線がハイ側電源電圧VDDにプリチャージされる。
【0106】
電流調整段100は、電源ノードとフィードバックノードFBNの間に接続される抵抗素子R12と、フィードバックノードFBNにその一方導通端子(ドレイン)が接続されかつそのゲートが電源ノードに接続されるNチャネルMOSトランジスタTN1と、フィードバックノードFBN上の電圧と基準電圧Vrefとを比較する比較回路CMPNと、MOSトランジスタTN1と接地ノードとの間に接続されかつそのゲートに比較回路CMPNの出力する制御信号CNTLNを受けるNチャネルMOSトランジスタTN2を含む。
【0107】
比較回路CMPNは、正入力にフィードバックノードFBN上の電圧を受け、負入力に基準電圧VREFを受ける。MOSトランジスタTN1は、そのゲートに電源電圧を受け、抵抗モードで動作する。このMOSトランジスタTN1は、電流駆動段102に含まれる放電用NチャネルMOSトランジスタTN3の駆動電流に対する影響を模擬するために設けられる。
【0108】
電流駆動段102は、電源ノードと電流伝達線20の間に接続されかつそのゲートにタイミング制御信号/TMを受けるPチャネルMOSトランジスタTP1と、電流伝達線20にその一方導通端子(ドレイン)が接続されかつそのゲートにタイミング制御信号/TMを受けるNチャネルMOSトランジスタTN3と、MOSトランジスタTN3と接地ノードの間に接続されかつそのゲートに比較回路CMPNの出力する制御信号CNTLNを受けるNチャネルMOSトランジスタTN4を含む。
【0109】
電流調整段100においては、比較回路CMPNがフィードバックノードFPNの電圧と基準電圧BRFを比較し、その比較結果に従って電流制御信号CNTLNの電圧レベルを調整する。フィードバックノードFBNの電圧レベルが、基準電圧VRFよりも高い場合には、比較回路CMPNの出力する電流制御信号CNTLNの電圧レベルが高くなり、MOSトランジスタTN2のコンダクタンスが上昇する。応じて、この抵抗素子R12からMOSトランジスタTN1を介して流れる電流Irが大きくなり、フィードバックノードFBNの電圧が低下する。一方、フィードバックノードFBNの電圧レベルが、基準電圧VREFよりも低い場合には、比較回路CMPNの出力する電流制御信号CNTLNの電圧レベルが低下し、MOSトランジスタTN2のコンダクタンスが低下し、MOSトランジスタTN1を介して流れる電流Irが低下し、フィードバックノードFBNの電圧レベルが上昇する。したがって、この比較回路CMPNは、フィードバックノードFBNの電圧レベルが基準電圧Vrefレベルに等しくなるようにその出力電流制御信号CNTLNの電圧レベルを調整する。
【0110】
MOSトランジスタTN1およびTN2には同じ大きさの電流Irが流れる。このフィードバックノードFBNの電圧レベルは、VDD−Ir・R12の電圧レベルである。このフィードバックノードFBNの電圧レベルが、基準電圧VREFに等しくなるように、電流制御信号CNTLNの電圧レベルが調整される。したがって、基準電流Irは、次式で表わされる。
【0111】
Ir=(VDD−VREF)/R12
基準電圧VREFを、電源電圧VDD依存性を有するように発生することにより、この基準電流Irの電源電圧依存性をなくすことができ、一定の大きさの電流Irを生成することができる。たとえば、基準電圧VREFを、電源ノードに接続される抵抗素子Rconstと、この抵抗素子と接地ノードの間に接続される定電流源とを用いて生成する。定電流源の駆動電流がIconstの場合、基準電圧VREFが、VDD−Rconst・Iconstとなり、基準電流Irにおける電源電圧VDDの成分を相殺することができる。
【0112】
電流駆動段102は、スタンバイサイクル時にはタイミング制御信号/TMがLレベルであるため、電流伝達線20上の電圧V_gndは、電源電圧VDDレベルに維持される。データ書込サイクル時においては、タイミング制御信号/TMがHレベルとなり、MOSトランジスタTN3がオン状態、MOSトランジスタTP1がオフ状態となる。したがって、この電流伝達線20はMOSトランジスタTN3およびTN4により、電流制御信号CNTLNが規定する大きさの電流で、ビット線書込電流Ibwを放電する。この場合、MOSトランジスタTN3のオン抵抗値が、電流調整段100におけるMOSトランジスタTN1により考慮されており、基準電流Irに応じた大きさのビット線書込電流Ibwを駆動することができる。
【0113】
MOSトランジスタTN2およびTN4のサイズの関係は、図14に示す電流制御段のMOSトランジスタQP10およびQPC10の関係と同様に定められ、ビット線書込電流Ibwの大きさおよび電流伝達線20の負荷に応じて、これらのMOSトランジスタTN2およびTN4のサイズの関係が定められる。
【0114】
以上のように、この発明の実施の形態3に従えば、基準電圧との比較に基づく電流制御信号を用いて定電流回路の駆動電流量を調整しており、電流伝達線の電圧レベル変化時のノイズの影響を抑制して正確にビット線書込電流を生成することができる。
【0115】
[実施の形態4]
図18は、この発明の実施の形態4に従う定電流回路の構成を概略的に示す図である。この図18に示す定電流回路は、電圧V_vddを電流伝達線120上に生成する。この定電流回路の電流伝達線120上の電圧V_vddは、実施の形態1のように、各ビット線に対して設けられるビット線書込ドライバに共通に伝達されてもよく、またローカル書込データ線に書込データに応じて結合されてもよく、また、この定電流回路が図16に示す書込ドライブ回路90L、90Rであってもよい。したがって、図18においては、この定電流回路は、タイミング制御信号TMに従ってその発生する電圧V_vddの電圧レベルが調整されるように示すが、その適用箇所に応じて、動作制御信号として内部書込データDATAまたは/DATAが用いられる。以下で、説明を簡単にするために、タイミング制御信号TMに従って定電流回路の動作が制御される構成について説明する。
【0116】
図18において、定電流回路は、この記憶装置内において実際に流れるトランジスタを介して流れる電流量を測定する電流量測定回路110と、電流量測定回路110の測定結果指示信号COとタイミング制御信号TMとに従ってデコード信号DO0およびDO1を生成するデコード回路112と、デコード回路112からのデコード信号DO0およびDO1に従ってその駆動電流量が調整されかつ、タイミング制御信号およびデコード信号DO0およびDO1に従って電流伝達線120を駆動する電流駆動回路114を含む。
【0117】
電流量測定回路110は、その構成は後に説明するが、モニタ回路を流れる電流を測定し、回路の動作環境を示す信号COを生成する。デコード回路112は、タイミング制御信号TMがHレベルにありスタンバイ状態を示しているときには、デコード信号DO0およびDO1をともにHレベルに設定する。一方、タイミング制御信号TMがデータ書込を示すLレベルに設定されたときには、デコード回路112は、電流量測定回路110の出力信号COに従ってデコード信号DO0およびDO1の論理レベルを設定する。
【0118】
電流駆動回路114は、電源ノードと電流伝達線120の間に接続されかつそのゲートにデコード信号DO0を受けるPチャネルMOSトランジスタTP10と、電源ノードと電流伝達線120の間に接続されかつそのゲートにデコード信号DO1を受けるPチャネルMOSトランジスタTP11と、電流伝達線120と接地ノードの間に接続されかつそのゲートにタイミング制御信号TMを受けるNチャネルMOSトランジスタTN10を含む。
【0119】
スタンバイサイクル時においてはデコード信号DO0およびDO1はともにHレベルであり、MOSトランジスタTP10およびTP11はともにオフ状態である。この状態においては、タイミング制御信号TMに従ってMOSトランジスタTN10がオン状態にあり、電流伝達線120上の電圧V_vddは、接地電圧レベルに維持される。
【0120】
データ書込サイクルが始まると、タイミング制御信号TMがLレベルとなり、MOSトランジスタTN10がオフ状態となる。一方、デコード回路112がデコード動作を行ない、電流量測定回路110の出力信号COに従って、コード信号DO0およびDO1の両者または一方をLレベルに設定する。電流駆動回路114においては、この電流量測定回路110の測定結果に従って電流伝達線120へ電流を供給するトランジスタの数を調整し、応じて駆動電流量を調整する。したがって、トランジスタのドレイン電流が、動作温度および電源電圧などにより、動作環境が変化した場合に、変動しても、電流駆動回路114の電流駆動力をデジタル的に調整することにより、安定に、一定の大きさの書込電流を供給することができる。これにより、必要以上の大きな書込電流が流れ、書込対象セル以外のメモリセルにデータが書込まれる磁気ディスターバンスの発生を抑制でき、またビット線書込電流不足による書込不良が生じるのを防止することができる。
【0121】
また、高速動作時においても、適切な電流駆動力で電流伝達線120に電流を供給するため、電源ノイズの発生を抑制して、安定に、書込電流を供給することができる。
【0122】
図19は、図18に示す電流量測定回路110の構成の一例を示す図である。図19において、電流量測定回路110は、参照トランジスタを流れる電流量をモニタし、モニタ電流に応じた電圧VMOを生成するモニタ電圧発生回路122と、このモニタ電圧発生回路122の発生するモニタ電圧VMOと基準電圧VREFAとを比較し、該比較結果を示す電流量測定信号COを生成する比較回路123を含む。比較回路123は、基準電圧VREFAを正入力に受け、モニタ電圧VMOを負入力に受ける。
【0123】
モニタ電圧発生回路122は、電源ノードと出力ノード124の間に接続されかつそのゲートが接地ノードに接続されるPチャネルMOSトランジスタQFと、出力ノード124と接地ノードの間に接続される定電流源CCR10を含む。MOSトランジスタQFはそのゲートが接地ノードに接続されており、常時オン状態であり、オン抵抗に応じた電圧降下を生じさせる。このMOSトランジスタQFのオン抵抗は、動作温度に応じて変化し、温度上昇とともに、そのオン抵抗が大きくなる。定電流源CCR10が、定電流Ifを駆動する。したがって、出力ノード124には、電圧VDD−If・R(QF)の電圧が生じる。ここで、R(QF)は、MOSトランジスタQFのオン抵抗を示す。
【0124】
比較回路123は、基準電圧VREFAがモニタ電圧VMOよりも高い場合には、その出力信号COをHレベルに維持し、一方、モニタ電圧VMOが基準電圧VREFAよりも高いときには、その出力信号COをLレベルに設定する。MOSトランジスタQFのオン抵抗が小さくなったときには、このMOSトランジスタQFにおける電圧降下が小さくなり、応じて出力ノード124からのモニタ電圧VMOの電圧レベルが上昇する。したがって、この場合には、比較回路123の出力する電流量測定信号COがLレベルとなる。逆に、MOSトランジスタQFのオン抵抗が高くなった場合には、このMOSトランジスタQFにおける電圧降下が大きくなり、出力ノード124のモニタ電圧VMOの電圧レベルが基準電圧VREFAよりも低くなり、この電流量測定信号COがHレベルとなる。
【0125】
この電流モニタ回路122のモニタ電圧VMOのレベル設定は、また、以下の様にも考えられる。電流モニタ回路122において、MOSトランジスタQFのオン抵抗(チャネル抵抗)が小さくなった場合には、このMOSトランジスタQFを介して流れる電流が大きくなり、定電流源CCR10が駆動する電流Ifよりも大きな電流が出力ノード124上に供給され、モニタ電圧VMOの電圧レベルが上昇する。逆に、MOSトランジスタQFのオン抵抗が大きくなった場合には、このMOSトランジスタQFを介して流れる電流は、定電流源CCR10の駆動電流Ifよりも小さくなり、出力ノード124上の電圧が低下する。いずれの場合においても、MOSトランジスタQFを介して流れる電流と定電流源CCR10が駆動する電流Ifが釣合った時点でモニタ電圧VMOの電圧レベルが決定される。
【0126】
ビット線書込電流ドライバとしてPチャネルMOSトランジスタを利用する場合、その駆動電流量を、このMOSトランジスタQFの駆動電流によりモニタすることができ、電流量測定信号COがHレベルのときには、MOSトランジスタQFのオン抵抗が大きくなっているため(駆動電流が低減されているため)、ビット線書込電流用のドライバの電流駆動力を大きくする。逆に、電流量測定信号COがLレベルのときには、MOSトランジスタQFのオン抵抗は小さくなっており、駆動電流量は大きいため、ビット線書込電流供給用のドライバの電流駆動力を小さくする。これにより、動作条件(温度条件)に応じて、ビット線書込電流ドライバの駆動電流量を、デジタル的に調整することができ、安定に一定の大きさのビット線書込電流を供給することができる。
【0127】
図20は、図18に示すデコード回路112の構成の一例を示す図である。図20において、デコード回路112は、タイミング制御信号TMを受けるインバータG10と、インバータG10の出力信号と電流量測定回路100からの電流量測定信号COとを受けてデコード信号DO0を生成するNANDゲートG11と、電源電圧VDDとインバータG10の出力信号とを受けてデコード信号DO1を生成するNANDゲートG12を含む。
【0128】
タイミング制御信号TMがHレベルのときには、インバータ10の出力信号がLレベルであり、NANDゲートG11およびG12からのデコード信号DO0およびDO1はともにHレベルである。タイミング制御信号TMがLレベルとなり、データ書込サイクルが指定されたときには、インバータG10の出力信号がHレベルとなり、NANDゲートG11およびG12がインバータとして動作する。デコード信号DO1が、Lレベルに駆動され、一方、デコード信号DO0が、電流量測定信号COの論理レベルに応じて生成される。
【0129】
モニタMOSトランジスタQFのオン抵抗が大きいまたは駆動電流が小さい時には、電流伝達線120の供給電流を増大させる必要がある。この時には、電流測定信号COがHレベルであり、デコード信号DO0がLレベルとなり、MOSトランジスタTP10がオン状態となる。モニタMOSトランジスタQFのオン抵抗が小さいまたは駆動電流が大きい時には、電流伝達線120の供給電流を低減する必要がある。この時には、電流測定信号COがLレベルであり、デコード信号DO0がHレベルとなり、MOSトランジスタTP10がオフ状態となる。
【0130】
データ書込時においては、図18に示すMOSトランジスタTP11が導通し、一方、MOSトランジスタTP10が、デコード信号DO0に従って選択的に導通状態に設定される。これにより、電流伝達線120に対する電流駆動能力を、MOSトランジスタの電流供給状態に応じて調整する。
【0131】
図21は、図18から図20に示す定電流回路の動作を示す信号波形図である。以下、図21を参照して、図18から図20に示す回路の動作について説明する。
【0132】
時刻t11以前のスタンバイサイクル時において、電流量測定信号COがHレベルであり、またタイミング制御信号TMがHレベルである。したがって、デコード信号DO0およびDO1はともにHレベルであり、図18に示すMOSトランジスタTP10およびTP11はともにオフ状態であり、電流伝達線120は、図18に示すオン状態のMOSトランジスタTN10により、接地電圧レベルに維持される。
【0133】
時刻t11においてデータ書込サイクルが始まると、タイミング制御信号TMがLレベルに立下がる。このとき、まだ電流量測定信号COは、電圧および温度条件等でHレベルであり、例えば高温動作条件を示し、MOSトランジスタの駆動電流量が小さくなっていることが検出されている。この状態においては、図20に示すデコード回路からのデコード信号DO0およびDO1がともにLレベルとなる。応じて、図18に示すMOSトランジスタTP10およびTP11がともにオン状態となり、電流伝達線120へ電流を供給し、ビット線書込電流iBLか増大し、所定の電流レベルに到達する。すなわち、電流測定信号COがHレベルであり、図19に示すMOSトランジスタQFのオン抵抗が大きいまたは、駆動電流が小さい場合には、同様、図18に示すMOSトランジスタTP10およびTP11のオン抵抗も大きく駆動電流量が低減されているため、これらのMOSトランジスタTP10およびTP11両者をオン状態に設定して、電流伝達線120へ電流を供給する。
【0134】
時刻t12においてデータ書込サイクルが完了すると、タイミング制御信号TMがHレベルとなり、応じて、デコード信号DO0およびDO1がともにHレベルとなり、ビット線書込電流iBLの供給が停止される。
【0135】
時刻t13において、温度および/または電圧条件が変化し、電流測定信号COがLレベルになった状態を考える。この場合、図19に示すMOSトランジスタQFの駆動可能電流量が増大している(オン抵抗が小さくなっている)。
【0136】
時刻t14において、データ書込サイクルが始まり、タイミング制御信号TMがLレベルに低下すると、デコード信号DO1がLレベルに駆動される。一方、デコード信号DO0は、電流測定信号COがLレベルであるため、Hレベルを維持する。したがって、図18に示すMOSトランジスタTP10がオフ状態を維持し、電流伝達線120へは、MOSトランジスタTP11により、電流を供給する。したがって、この場合、電流測定信号COがLレベルであるため、MOSトランジスタTP11の駆動電流量は動作条件に応じて大きくなっており、所定の大きさの電流を電流伝達線120へ供給することができる。
【0137】
時刻t15においてデータ書込サイクルが完了し、再びタイミング制御信号TMがHレベルとなり、デコード信号DO1がHレベルへ復帰し、ビット線書込電流iBLへの供給が停止される。
【0138】
したがって、この電流測定信号COにより、電流駆動回路114の電流駆動力をデジタル的に調整することにより、動作条件に応じてビット線への書込電流を調整することができる。また、選択ビット線に対して過剰電流が流入するのを防止することが出来る。
【0139】
なお、タイミング制御信号TMに代えて内部書込データDATAまたは/DATAが用いられる構成の場合、図21に示すタイミング制御信号TMに代えて内部書込データDATAまたは/DATAが用いられる。
【0140】
以上のように、この発明の実施の形態4に従えば、動作条件に応じて、定電流回路の電流駆動力を調整しており、安定にビット線書込電流を供給することができる。
【0141】
また、デコード信号を用いて、定電流駆動段のMOSトランジスタのゲート電位を調節することにより、電流伝達線の電位変化時のカップリングノイズの影響を、デコード信号DO0およびDO1を駆動するゲートの駆動力により相殺することができ、安定に所定の大きさの電流を供給することができる。
【0142】
なお、上述の実施の形態2から5において、ビット線書込電流を生成する定電流の構成を説明している。しかしながら、この定電流回路が、書込ワード線を駆動する書込ワード線ドライバへ定電流を供給する場合においても、同様に、本発明を適用することができる。
【0143】
なお、また図18に示す構成において、電流伝達線120が接地電圧レベルにプリチャージされる構成に対しても、そのドライブトランジスタをNチャネルMOSトランジスタに設定することにより、同様、デジタル的に電流伝達線の電圧V_gndの駆動電流量を調整することができる。
【0144】
【発明の効果】
以上のように、この発明に従えば、書込電流を供給する電流伝達線をビット線と同一電位にプリチャージしており、この電流伝達線の寄生容量の蓄積電荷による過剰電流が書込電流として流れるのを防止することができ、磁気ディスターバンスの発生を防止して、正確にデータを書込むことができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う不揮発性記憶装置の全体の構成を概略的に示す図である。
【図2】この発明の実施の形態1に従う記憶装置の要部の構成を示す図である。
【図3】図2に示すビット線書込ドライバの構成およびビット線プリチャージ回路の構成を示す図である。
【図4】図2および図3に示す構成の動作を示す信号波形図である。
【図5】この発明の実施の形態1の変更例の記憶装置の要部の構成を示す図である。
【図6】図5に示すビット線書込ドライバの構成およびビット線プリチャージ回路の構成を示す図である。
【図7】図5および図6に示す構成の動作を示す信号波形図である。
【図8】この発明の実施の形態1の変更例2の構成を示す図である。
【図9】この発明の実施の形態2に従う不揮発性記憶装置の全体の構成を概略的に示す図である。
【図10】この発明の実施の形態2に従う記憶装置の要部の構成を示す図である。
【図11】図10に示す回路の動作を示す信号波形図である。
【図12】図9に示す書込バッファの構成の一例を示す図である。
【図13】図12に示す書込バッファの動作を示す信号波形図である。
【図14】この発明の実施の形態3に従う定電流回路の構成を示す図である。
【図15】この発明の実施の形態3に従う定電流回路の変更例1の構成を示す図である。
【図16】この発明の実施の形態3に従う定電流回路の変更例2の構成を示す図である。
【図17】この発明の実施の形態3に従う定電流回路の変更例3の構成を示す図である。
【図18】この発明の実施の形態4に従う定電流回路の構成を示す図である。
【図19】図18に示す電流量測定回路の構成を示す図である。
【図20】図18に示すデコード回路の構成を示す図である。
【図21】図18に示す定電流回路の動作を示す信号波形図である。
【符号の説明】
1 メモリセルアレイ、3 列デコーダ、4 ワード線ドライブ回路、5 定電流回路、6 書込バッファ、7a,7b ビット線書込ドライブ回路、BWDビット線書込ドライバ、BPC ビット線プリチャージ回路、MC メモリセル、QP1,QP3,QC1,QC2 PチャネルMOSトランジスタ、QN1NチャネルMOSトランジスタ、CCR1−CCR3 定電流源、QP4,QP5 PチャネルMOSトランジスタ、QC3,QC4,QN4 NチャネルMOSトランジスタ、10,20 電流伝達線、30 定電流回路、60a,60b 書込列選択回路、62a,62b プリチャージ回路、64a,64b 電流スイッチ回路、68 定電流回路、LIOW,ZLIOW ローカル書込データ線、80 電流調整段、82 電流駆動段、CMP 比較回路、QP10,QP11,QPC10,QPD,ZQPD PチャネルMOSトランジスタ、QND10 NチャネルMOSトランジスタ、CMPN 比較回路、TP1 PチャネルMOSトランジスタ、TN1−TN4 NチャネルMOSトランジスタ、110 電流量測定回路、112 デコード回路、114 電流駆動回路、120電流伝達線、QF MOSトランジスタ、123 比較回路。
Claims (12)
- 行列状に配列され、各々が記憶データに従って物理的状態が変化する素子を含む複数のメモリセル、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線、
非選択状態のビット線を所定のプリチャージ電圧に維持するビット線プリチャージ回路、
前記複数のビット線に共通に配置され、データ書込時、選択ビット線に流れる電流を伝達する電流伝達線、
データ書込時、少なくともアドレス信号に従って、前記電流伝達線と選択列のビット線とを結合するビット線選択回路、および
前記電流伝達線に結合され、データ書込時、該選択ビット線と前記電流伝達線との間で電流を流し、かつ前記データ書込時以外のときに前記電流伝達線を前記ビット線プリチャージ電圧と同一電位にプリチャージする電流供給回路を備える、不揮発性記憶装置。 - 前記電流供給回路は、プリチャージ時においては第1の電源電圧レベルに前記電流伝達線をプリチャージし、かつ前記データ書込時においては、前記第1の電源電圧と異なる第2の電源電圧を供給する電源と前記電流伝達線の間で電流を流す、請求項1記載の不揮発性記憶装置。
- 前記電流供給回路は、少なくとも書込みデータに従ってPチャネル絶縁ゲート型電界効果トランジスタにより前記電流伝達線に電流を供給し、前記プリチャージ動作時においては、前記電流伝達線を接地電圧レベルにプリチャージする、請求項1記載の不揮発性記憶装置。
- 前記電流供給回路は、少なくとも書込みデータに従ってNチャネル絶縁ゲート型電界効果トランジスタにより前記電流伝達線から電流を接地ノードへ放電し、前記プリチャージ動作時においては、前記電流伝達線を電源電圧レベルにプリチャージする、請求項1記載の不揮発性記憶装置。
- 前記電流供給回路は、
定電流を発生する定電流発生回路と、
書込データに従って前記電流伝達線と前記定電流発生回路とを結合する第1の電流駆動素子と、
前記書込みデータに従って前記電流伝達線を前記ビット線プリチャージ電圧と同一電圧レベルにプリチャージする第2の電流駆動素子を備える、請求項1記載の不揮発性記憶装置。 - 前記ビット線選択回路は、列選択信号と書込みデータとに従って、指定された列に対応して配置されるビット線を前記電流伝達線に結合する、請求項1記載の不揮発性記憶装置。
- 前記ビット線選択回路は、前記ビット線に対応して配置され、それぞれが、書込データと列選択信号とに従って前記電流伝達線の電流を対応の列に対応して配置されるビット線に供給するビット線ドライブ回路を備える、請求項1記載の不揮発性記憶装置。
- 前記電流供給回路は、
第1の電流ドライブ素子と、
前記第1の電流ドライブ素子の駆動電流を電圧に変換する電流/電圧変換素子と、
基準電圧と前記電流/電圧変換素子の生成する電圧とを比較し、該比較結果に従って前記第1の電流ドライブ素子の駆動電流量を調整する比較回路と、
前記比較回路の出力信号に従って前記電流伝達線に対する駆動電流が設定される電流生成回路とを備える、請求項1記載の不揮発性記憶装置。 - 前記電流生成回路は、
前記比較回路の出力信号に従って駆動電流量が設定される第2の電流駆動素子と、
書込データに従って前記第2の電流駆動素子の駆動電流を前記電流伝達線に選択的に伝達する電流供給素子と、
前記書込データに従って前記電流供給素子と相補的に導通状態となり、導通時前記電流伝達線をプリチャージ電位に維持するプリチャージ素子を含む、請求項8記載の不揮発性記憶装置。 - 前記電流供給回路は、
基準電圧を発生する回路と、
前記電流伝達線に対する駆動電流を生成する電流駆動素子と、
前記基準電流を測定し、該測定結果に従って前記電流駆動素子の駆動電流量を設定する電流調整回路を備える、請求項1記載の不揮発性記憶装置。 - 前記電流駆動素子は、複数の並列に配列されるトランジスタを備え、
前記電流調整回路は、前記基準電圧と参照電圧とを比較する比較回路と、
前記比較回路の出力信号に従って前記複数のトランジスタを選択的に動作可能状態に設定するデコード回路を備える、請求項10記載の不揮発性記憶装置。 - 前記デコード回路は、書込データと前記比較回路の出力信号とに従って前記複数のトランジスタを選択的に導通状態に選択する、請求項11記載の不揮発性記憶装置。
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