JP2005020284A - 移相回路及び移相器 - Google Patents
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Abstract
【解決手段】オフ時に容量性を示すFET4と、このFET4に直列接続されたインダクタ8との直列回路を備え、当該直列回路の一方の端子を高周波信号入出力端子2に接続し、他方の端子をグランド9に接続して、移相回路を構成する。また、当該移相回路を、高周波信号入力端子と高周波信号出力端子とを有する90°ハイブリッドカプラに接続して移相器を構成する。
【選択図】 図2
Description
【発明の属する技術分野】
この発明は、小型で広帯域な移相量特性を有する移相回路及び移相器に関するものである。
【0002】
【従来の技術】
従来の移相回路として、高周波信号入出力端子とグランドとの間に、インダクタと電界効果トランジスタ(以下、FETと略す)との直列回路を設けると共に、当該直列回路にキャパシタを並列接続したものがある(例えば、非特許文献1参照)。
【0003】
従来の移相回路において、FETは、オン状態とオフ状態を切り換えるスイッチとして動作し、FETのドレイン電圧およびソース電圧と同電位のゲート電圧をバイアス端子に印加すると、FETはオン状態となり抵抗性(以下、オン抵抗という)を示す。一方、ピンチオフ電圧以下のゲート電圧をバイアス端子に印加すると、FETはオフ状態となり容量性(以下、オフ容量という)を示す。
【0004】
FETのオン抵抗が十分小さいとすると、従来の移相回路は、インダクタとキャパシタとから成る並列LC回路とみなすことができ、高周波信号入出力端子から入力された信号は、前記並列LC回路により位相回転が生じて反射され、高周波信号入出力端子から出力される。
【0005】
他方、FETをオフ状態としたときは、キャパシタが呈するアドミタンスが十分小さいとすると、従来の移相回路は、インダクタとオフ容量とから成る直列LC回路とみなすことができ、高周波信号入出力端子から入力された信号は、前記直列LC回路により位相回転が生じて反射され、高周波信号入出力端子から出力される。
【0006】
前記並列LC回路により生じる反射位相と、前記直列LC回路により生じる反射位相の差を所要移相量とすることにより、高周波信号入出力端子から入力された信号は、FETのオン/オフ状態を切り換えることによって、所望の移相量を得て反射され、高周波信号入出力端子から出力される。
【0007】
【非特許文献1】
信学技報,MW2002−56,pp.27−31,2002
【0008】
【発明が解決しようとする課題】
上述したように、従来の移相回路では、回路素子が3個必要となる構成であるため、回路が大型化するといった問題があった。また、キャパシタの製造ばらつきによって、製造した移相回路で得られる移相量が所望の値からずれ易いといった問題があった。
【0009】
この発明は前記のような問題を解決するためになされたもので、小型でかつ製造ばらつきの影響を受けにくい移相回路及び移相器を実現することを目的とする。
【0010】
【課題を解決するための手段】
この発明に係る移相回路は、オフ時に容量性を示すスイッチング素子と、このスイッチング素子に直列接続されたインダクタとの直列回路を備え、当該直列回路の一端は高周波信号入出力端子に接続され、他端はグランドに接続されたことを特徴とする。
【0011】
また、この発明に係る移相器は、前記移相回路を、高周波信号入力端子と高周波信号出力端子とを有する90°ハイブリッドカプラに接続したことを特徴とする。
【0012】
【発明の実施の形態】
実施の形態1.
図1は、この発明の実施の形態1に係る移相回路を示す構成図である。図1に示す移相回路は、半導体基板1上にモノリシックに構成されており、半導体基板1上に形成された高周波信号入出力端子2とスルーホール5との間に、スパイラルインダクタ3とFET4との直列回路が形成され、FET4のゲートは、抵抗6を介してバイアス端子7に接続されている。
【0013】
図2は、図1に示す移相回路の等価回路図である。図2に示す等価回路図において、図1と同一または相当する構成については、同一の符号を付して重複する説明を省略する。新たな符号として、8はスパイラルインダクタ3に相当するインダクタ、9はスルーホール5に相当するグランドである。
【0014】
ここで、FET4は、オン/オフ状態を切り換えるスイッチとして動作する。また、バイアス端子7はFET4のゲート電極に接続されている。FET4のドレイン電圧およびソース電圧と同電位のゲート電圧をバイアス端子7に印加すると、FET4は、オン状態となり、抵抗性(以下、オン抵抗という)を示す。一方、ピンチオフ電圧以下のゲート電圧をバイアス端子7に印加すると、FET4は、オフ状態となり、容量性(以下、オフ容量という)を示す。
【0015】
次に、図1の等価回路である図2を用いて、図1の動作について説明する。図3には、FET4がオン状態のときの図1の等価回路図を示す。なお、10はFET4のオン抵抗である。ここで、オン抵抗10が十分小さいとすると、図3に示す回路は、インダクタ8から成る回路とみなすことができる。したがって、高周波信号入出力端子2から入力された信号は、インダクタ8により位相回転が生じて反射され、高周波信号入出力端子2から出力される。
【0016】
また、図4には、FET4がオフ状態のときの図1の等価回路図を示す。なお、11はFET4のオフ容量である。図4に示す回路は、インダクタ8とオフ容量11から成る直列LC回路とみなすことができる。したがって、高周波信号入出力端子2から入力された信号は、前記直列LC回路により位相回転が生じて反射され、高周波信号入出力端子2から出力される。
【0017】
以上により、図1に示す実施の形態1の移相回路は、FET4のオン/オフ切換動作によりインダクタと直列LC回路とを切り換え、高周波信号入出力端子2から入力された信号が反射される際に生じる位相回転量を変化させる。
【0018】
従って、実施の形態1に係る移相回路によれば、インダクタ8のインダクタンスとオフ容量11のキャパシタンスを適切に設定すれば、位相回転量の差により所望の移相量を得ることができる。つまり、FET1つとインダクタ1つとで移相回路を構成できるため、従来例に比べてキャパシタを減らすことができ、小型化が図れる。
【0019】
また、キャパシタを使用しないので、キャパシタの製造ばらつきに起因する移相量の所望値からのずれをなくすことができる。
【0020】
なお、図1に示す実施の形態1に係る移相回路において、FET4はスイッチング素子として用いているが、オン/オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。
【0021】
また、図1に示す実施の形態1に係る移相回路は、半導体基板1上にモノリシックに構成されているが、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤ、または金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。
【0022】
実施の形態2.
図5は、この発明の実施の形態2に係る移相回路の構成を示す図である。図1、図2と同一または相当する構成については、同一の符号を付して重複する説明を省略する。新たな符号として、12は抵抗である。本実施の形態2に係る移相回路は、実施の形態1による移相回路の構成を示す図2において、インダクタ8とFET4とから成る直列回路に、抵抗12を並列接続したものである。
【0023】
次に、前記構成における本実施の形態2に係る移相回路の動作について説明する。FET4がオン状態のとき、前記実施の形態1と同様に、図5に示す回路は、インダクタ8から成る回路とみなすことができる。また、FET4がオフ状態のとき、前記実施の形態1と同様に、図5に示す回路は、インダクタ8とオフ容量11から成る直列LC回路とみなすことができる。その際、抵抗12により、インダクタ8として動作させた際の減衰量と、直列LC回路として動作させた際の減衰量との差が小さくなる。
【0024】
従って、実施の形態2に係る移相回路によれば、前記実施の形態1と同様の効果が得られるとともに、抵抗12を適切に設定することにより、FET4をオン状態にしてインダクタとして動作させた場合の減衰量と、FET4をオフ状態にして直列LC回路として動作させた場合の減衰量との差を小さくし、高周波出力信号のレベル補償を簡易に実現することができる。
【0025】
なお、図5に示す実施の形態2に係る移相回路において、FET4はスイッチとして用いているが、オン/オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。
【0026】
また、図5に示す実施の形態2に係る移相回路は、半導体基板1上にモノリシックに構成されているが、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤまたは金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。
【0027】
実施の形態3.
図2に示す実施の形態1に係る移相回路、図5に示す実施の形態2に係る移相回路において、インダクタ8のインダクタンスをL、オフ容量11のキャパシタンスをC1とおく。高周波信号入出力端子2の特性インピーダンスをZ0として、式(1)を満たす移相回路を構成する。
Z0=(L/C1)1/2 ・・・・(1)
【0028】
次に、本実施の形態3に係る移相回路の動作について説明する。インダクタの反射位相をφ1、直列LC回路の反射位相をφ2とすると、移相量Φは、両回路の反射位相の差で表され、Φ=φ1−φ2となる。そして、移相量の周波数に対する微分係数がゼロになれば、すべての周波数において、移相量は一定となる。すなわち、dΦ/dω=d(φ1−φ2)/dω=0をすべての周波数で満たせばよい。前記条件式を満たす解は、中間式を省略すれば、式(1)となる。その際、直列LC回路において、オフ容量11によるリアクタンスがインダクタ8によるリアクタンスより十分大きいとして、インダクタ8によるリアクタンスを無視している。
【0029】
DCにおいて、インダクタから成る回路はショート状態になるため、反射位相はゼロである。直列LC回路はオープン状態になるため、反射位相は180°遅れる。したがって、DCにおいて、両回路の反射位相の差、すなわち、移相量は180°になる。さらに、式(1)を満たせば、すべての周波数で移相量は180°で一定となる。
【0030】
従って、実施の形態3に係る移相回路によれば、前記実施の形態1または2と同様の効果が得られるとともに、式(1)を満たすことによって、広い周波数範囲で移相量180°が実現できる。
【0031】
実施の形態4.
図2に示す実施の形態1に係る移相回路、図5に示す実施の形態2に係る移相回路において、インダクタ8のインダクタンスをL、オフ容量11のキャパシタンスをC1とおく。高周波信号入出力端子2の特性インピーダンスをZ0として、式(2)を満たす移相回路を構成する。
Z0<(L/C1)1/2 ・・・・(2)
【0032】
次に、本実施の形態4に係る移相回路の動作について説明する。インダクタの反射位相をφ3、直列LC回路の反射位相をφ4とすると、移相量Φは、両回路の反射位相の差で表され、Φ=φ3−φ4となる。そして、移相量の周波数に対する微分係数がゼロになれば、すべての周波数において移相量は一定となる。すなわち、dΦ/dω=d(φ3−φ4)/dω=0をすべての周波数で満たせばよい。実施の形態3と同様に、前記条件式を満たす解は、中間式を省略すれば式(1)となる。その際、直列LC回路において、オフ容量11によるリアクタンスがインダクタ8によるリアクタンスより十分大きいとして、インダクタ8によるリアクタンスを無視している。
【0033】
DCにおいて、インダクタから成る回路はショート状態になるため、反射位相はゼロである。直列LC回路はオープン状態になるため、反射位相は180°遅れる。したがって、DCにおいて、両回路の反射位相の差、すなわち、移相量は180°になる。
【0034】
実際には、周波数が高くなると、インダクタ8によるリアクタンスは無視できなくなるため、移相量は180°からずれる。そのため、C1を小さくすることにより、高い周波数においてもインダクタ8によるリアクタンスがオフ容量11によるリアクタンスよりも十分小さくなるようにする。このとき、インダクタ8のインダクタンスL、オフ容量11のキャパシタンスC1は、式(2)を満たす。
【0035】
式(2)を満たすとき、周波数fu=((L/C1−Z0 2)/3L2)1/2/2πにおいてdΦ/dω=0となる。このとき、0<f<fuにおいてdΦ/dω>0、f=fuにおいてdΦ/dω=0、fu<fにおいてdΦ/dω<0となる。すなわち、f=0とfu2(fu2>f)において、移相量が180°となる。
【0036】
従って、実施の形態4に係る移相回路によれば、前記実施の形態3と同様の効果が得られるとともに、式(2)を満たすことによって、広い周波数範囲で移相量180°が実現できる。
【0037】
実施の形態5.
図6は、この発明の実施の形態5に係る移相器の構成を示す構成図である。図6に示す移相器は、反射性終端回路16(16a、16bを総称する)として、前記実施の形態1〜4のいずれかに記載の移相回路を適用し、当該反射性終端回路16を、高周波信号入力端子13と高周波信号出力端子14を有する90°ハイブリッドカプラ15に接続して構成されている。
【0038】
次に、本実施の形態5に係る移相器の動作について説明する。高周波信号入力端子13から高周波信号が90°ハイブリッドカプラ15に入力される。90°ハイブリッドカプラ15に入力された高周波信号と同相の信号が反射性終端回路16aに、90°位相が遅れた信号が反射性終端回路16bに入力される。位相が互いに90°異なる高周波信号が、それぞれ反射性終端回路16a、16bで所望の位相回転を生じて反射される。
【0039】
反射された高周波信号は、再び90°ハイブリッドカプラ15に入力される。高周波信号入力端子13においては、反射性終端回路16a、16bで反射された信号の位相が互いに180°異なるため、出力は現れず、高周波信号出力端子14においては、反射性終端回路16a、16bで反射された信号の位相が同相であるため、合成されて出力される。
【0040】
ここで、反射性終端回路16a、16bには、前記実施の形態1〜3のいずれかに記載の移相回路を適用しており、反射性終端回路16aおよび16bの状態を同時に切り換えることにより、各状態の反射位相の差から所望の移相量を得るものである。これにより、入力信号と出力信号を分離し、反射性終端回路16で反射された信号のみを出力信号として取り出すことができる。
【0041】
従って、実施の形態5に係る移相器によれば、反射性終端回路16で反射された信号のみを出力信号とする1ビット分の移相器を構成できる。
【0042】
なお、図6に示す実施の形態5に係る移相器は、半導体基板上にモノリシックに構成してもよい。また、受動素子および90°ハイブリッドカプラを誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤまたは金バンプ等で両基板を電気的に接続して移相器を構成してもよい。
【0043】
実施の形態6.
図7は、この発明の実施の形態6に係る移相器の構成を示す図である。図7に示す移相器は、1ビット分の移相器17として、実施の形態5に係る移相器を適用し、移相器17を複数個多段接続して構成している。図6と同一または相当する構成については、同一の符号を付して重複する説明を省略する。1ビットの移相器17を多段接続して移相器を構成することにより、多ビット動作する移相器を実現できる。
【0044】
なお、図7に示す実施の形態6に係る移相器は、半導体基板上にモノリシックに構成してもよい。また、受動素子および90°ハイブリッドカプラを誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤまたは金バンプ等で両基板を電気的に接続して移相器を構成してもよい。
【0045】
【発明の効果】
以上のように、この発明によれば、小型でかつ製造ばらつきの影響を受けにくい移相回路及び移相器を実現することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に係る移相回路の構成を示す回路図である。
【図2】この発明の実施の形態1に係る移相回路の構成を示す等価回路図である。
【図3】この発明の実施の形態1に係る移相回路のFET4をオン状態としたときの等価回路図である。
【図4】この発明の実施の形態1に係る移相回路のFET4をオフ状態としたときの等価回路図である。
【図5】この発明の実施の形態2に係る移相回路の構成を示す回路図である。
【図6】この発明の実施の形態5に係る移相器の構成を示す回路図である。
【図7】この発明の実施の形態6に係る移相器の構成を示す回路図である。
【符号の説明】
1 半導体基板、2 高周波信号入出力端子、3 スパイラルインダクタ、4FET、5 スルーホール、6 抵抗、7 バイアス端子、8 インダクタ、9 グランド、10 オン抵抗、11 オフ容量、12 キャパシタ、13 高周波信号入力端子、14 高周波信号出力端子、15 90°ハイブリッドカプラ、16 反射性終端回路、17 移相器。
Claims (6)
- オフ時に容量性を示すスイッチング素子と、このスイッチング素子に直列接続されたインダクタとの直列回路を備え、当該直列回路の一端は高周波信号入出力端子に接続され、他端はグランドに接続されたことを特徴とする移相回路。
- 請求項1に記載の移相回路において、
前記スイッチング素子と前記インダクタとの直列回路に抵抗を並列接続した
ことを特徴とする移相回路。 - 請求項1または2に記載の移相回路において、
前記インダクタのインダクタンスをL、前記スイッチング素子のオフ時の容量をC1としたとき、前記高周波信号入出力端子の特性インピーダンスZ0は、
Z0=(L/C1)1/2
を満たす
ことを特徴とする移相回路。 - 請求項1または2に記載の移相回路において、
前記インダクタのインダクタンスをL、前記スイッチング素子のオフ時の容量をC1としたとき、前記高周波信号入出力端子の特性インピーダンスZ0は、
Z0<(L/C1)1/2
を満たす
ことを特徴とする移相回路。 - 請求項1ないし4のいずれか1項に記載の移相回路を、高周波信号入力端子と高周波信号出力端子とを有する90°ハイブリッドカプラに接続した
ことを特徴とする移相器。 - 請求項5に記載の移相器における前記高周波信号入力端子と前記高周波信号出力端子を互いに多段接続して構成した
ことを特徴とする移相器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003181410A JP2005020284A (ja) | 2003-06-25 | 2003-06-25 | 移相回路及び移相器 |
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JP2003181410A JP2005020284A (ja) | 2003-06-25 | 2003-06-25 | 移相回路及び移相器 |
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Country Status (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015526002A (ja) * | 2012-06-29 | 2015-09-07 | ローデ ウント シュヴァルツ ゲーエムベーハー ウント コンパニ カーゲー | ドハティ方式による準広帯域増幅器 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5924196Y2 (ja) * | 1978-04-21 | 1984-07-18 | 横河・ヒユ−レツト・パツカ−ド株式会社 | Fetスイツチ回路 |
JPH0955633A (ja) * | 1995-08-16 | 1997-02-25 | Matsushita Electric Ind Co Ltd | 送信出力回路 |
-
2003
- 2003-06-25 JP JP2003181410A patent/JP2005020284A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5924196Y2 (ja) * | 1978-04-21 | 1984-07-18 | 横河・ヒユ−レツト・パツカ−ド株式会社 | Fetスイツチ回路 |
JPH0955633A (ja) * | 1995-08-16 | 1997-02-25 | Matsushita Electric Ind Co Ltd | 送信出力回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015526002A (ja) * | 2012-06-29 | 2015-09-07 | ローデ ウント シュヴァルツ ゲーエムベーハー ウント コンパニ カーゲー | ドハティ方式による準広帯域増幅器 |
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