JP2005020120A - 通信用半導体集積回路および無線通信システム - Google Patents

Abstract

【課題】ビット数の少ない制御コードで比較的自由度の高い利得配分が可能な高利得増幅回路を有する通信用半導体集積回路を実現する。
【解決手段】複数のロウパスフィルタ（ＬＰＦ１〜ＬＰＦ３）と可変利得アンプ（ＰＧＡ１〜ＰＧＡ３）とが交互に多段接続され不要波を除去しつつ受信信号を所定の振幅レベルの信号に増幅する高利得増幅回路（２４０ａ，２４０ｂ）を有する通信用半導体集積回路（高周波ＩＣ）において、各段の可変利得アンプの利得を外部から制御可能に構成するとともに、設定可能な利得配分のうち特性上あまり意味のない配分は設定不能に構成した。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、無線通信システムにおける受信系回路に設けられる可変利得増幅回路、さらには受信信号を多段接続された複数の増幅回路で順次増幅する高利得増幅回路における利得の配分方式に適用して有効な技術に関し、例えば無線ＬＡＮ（ローカルエリアネットワーク）システムとそれに使用される高周波ＩＣ（半導体集積回路）およびベースバンドＬＳＩ（大規模半導体集積回路）に利用して有効な技術に関する。
【０００２】
【従来の技術】
無線ＬＡＮシステムや携帯電話器には、一般に、ダウンコンバートと復調がなされた受信信号（基本波に対し同相成分のＩ信号および直交成分のＱ信号）を所定のレベルまで増幅してベースバンド回路に渡すため、複数のロウパスフィルタと可変利得アンプとが交互に多段接続され不要波を除去しつつＩ信号とＱ信号をそれぞれ所定の振幅レベルの信号に増幅する高利得増幅回路が設けられている。
【０００３】
かかる多段構成の増幅回路にあっては、同じ増幅率を実現するのにも、前段のアンプにより大きな利得を与えたり、後段のアンプにより大きな利得を与えるなど、複数の利得の配分が可能である。ただし、後段のアンプよりも前段のアンプにより大きな利得を与える方が、各アンプの有するＮＦ（ノイズフィギュア）により最終出力信号に含まれるノイズ成分を小さくすることができるため、一般的には、前段のアンプにより大きな利得を与えることが多い。しかし、使用環境によっては妨害波が強い場合があり、そのような場合には後段のアンプにより大きな利得を与えた方が、通信品質が良くなることがある。
【０００４】
そこで、各段のアンプへの利得の配分を自由に設定できるように構成することが考えられる。従来、このような自由な利得配分制御を可能にした可変利得増幅回路に関する発明として、特許文献１に記載されているものがある。
【０００５】
【特許文献１】
特開平１１−２５１８５０号公報
【０００６】
【発明が解決しようとする課題】
可変利得増幅回路における利得配分を完全に自由にすると、例えば３段の可変利得アンプからなる高利得増幅回路においてそれぞれのアンプがＮ段階に利得制御可能であるとすると、回路全体としてＮの３乗通り（Ｎ＝４のときは６４通り）の利得配分の仕方が生じるため、バイナリコードでそのうち一つを指定しようとすると、６ビットのコードが必要となる。１つのアンプの利得の可変段階が多くなるとさらに多くの利得配分が可能になり、制御コードのビット数も多くなる。
【０００７】
そのため、仮に、高利得増幅回路が半導体チップ上に形成されており、その利得配分をチップ外部の制御装置からの制御コードで制御しようとすると、利得配分の仕方が多くなればなるほど制御コードを入力する外部端子数が多くなりひいてはチップサイズの増大を招くという課題がある。
【０００８】
この発明の目的は、ビット数の少ない制御コードで比較的自由度の高い利得配分が可能な高利得増幅回路を有する通信用半導体集積回路を提供することにある。
この発明の他の目的は、使用環境に応じてＮＦによるノイズの抑制を優先させたり妨害波の抑制を優先させたりすることにより、通信品質を向上させることができる無線ＬＡＮのような無線通信システムを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、複数のロウパスフィルタと可変利得アンプとが交互に多段接続され不要波を除去しつつ受信信号を所定の振幅レベルの信号に増幅する高利得増幅回路を有する通信用半導体集積回路（高周波ＩＣ）において、各段の可変利得アンプの利得を外部から制御可能に構成するとともに、設定可能な利得配分のうち特性上あまり意味のない配分は設定不能に構成するようにしたものである。これにより、少ない制御コードで比較的自由度の高い利得配分が可能な高利得増幅回路を実現することができるようになる。
【００１０】
ここで、望ましくは、ＮＦによるノイズの抑制を優先させたい場合には後段のアンプよりも前段のアンプにより大きな利得を与え、妨害波の抑制を優先させたい場合には前段のアンプよりも後段のアンプにより大きな利得を与えるようにする。これにより、使用環境に応じて通信品質を向上させることができる。
【００１１】
さらに望ましくは、受信信号レベルが小さく高利得増幅回路における利得を大きくしなければならないような領域において、前段のアンプよりも後段のアンプにより大きな利得を与えるのか、後段のアンプよりも前段のアンプにより大きな利得を与えるのかを外部から選択制御できるようにする。一般に、受信信号レベルが大きくて高利得増幅回路における利得をあまり高くする必要がない場合には、妨害波の相対レベルが小さいことが多いので、ＮＦによるノイズの抑制を優先させる利得配分に固定することにより、特性上あまり意味のない利得配分を選択範囲から外すことができ、これにより制御コードのビット数を小さくして外部端子数を減らすことができる。
【００１２】
また、いずれか一つのアンプのみで得ることができる最大利得を高利得増幅回路全体で実現できれば良いような場合に、一つのアンプに所望の利得のすべてを持たせるのを回避して複数のアンプの利得の合計で所望の利得を得るように制御する。これにより、特性上あまり意味のない利得配分を選択範囲から外すことができ、制御コードのビット数をさらに小さくして外部端子数を減らすことができる。また、利得配分を設定する制御コードをメモリに記憶されているデータテーブルを用いて決定するようなシステムを構成する場合に、上記のように構成しておくことにより、データテーブルのサイズを小さくしてメモリの記憶容量を減らすことができる。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明を適用して好適な無線通信システムと、該システムを構成する高周波ＩＣおよびベースバンドＬＳＩの一実施例を示す。
本実施例の無線通信システムは、信号電波の送受信を行なうアンテナ１００と、送受信切替え用のスイッチ１１０と、受信信号から不要波を除去するバンドパスフィルタ１２０と、送信信号を電力増幅してアンテナ１００より送信するパワーアンプ１３０と、受信信号をダウンコンバートしたり送信信号をアップコンバートする高周波ＩＣ２００と、変復調およびベースバンド処理を行なうベースバンドＬＳＩ３００などから構成される。
【００１４】
図１では、高周波ＩＣ２００とベースバンドＬＳＩ３００以外は簡略されて示されており、実際のシステムでは、パワーアンプ１３０はインピーダンス整合回路や高調波を除去するフィルタなどとともにセラミック基板等の絶縁基板上にモジュール（パワーモジュール）として構成される。また、送受信切替えスイッチ１１０とバンドパスフィルタ１２０は、別個の絶縁基板上にモジュール（フロントエンドモジュール）として構成される。そして、これらのモジュールと上記高周波ＩＣ２００とベースバンドＬＳＩ３００とが１つのプリント配線基板上に実装されて無線通信システムが構成される。
【００１５】
高周波ＩＣ２００は、チップ外部からの基準信号φ０に基づいてこれよりも周波数の高い高周波信号φＲＦを発生するＶＣＯ（電圧制御発振器）を含むＰＬＬ回路２１１と、高周波信号φＲＦを分周し互いに位相が９０度異なる信号φＩＦ，φＩＦ’を生成する分周移相回路２１２と、バンドパスフィルタ１２０を通過した受信信号を増幅するロウノイズアンプ２２１と、ロウノイズアンプ２２１で増幅された受信信号と上記ＰＬＬ回路２１０で生成された高周波信号φＲＦとをミキシングして中間周波数（ＩＦ）の信号にダウンコンバートするミキサ２３１と、ダウンコンバートされた受信信号をさらに増幅するＩＦアンプ２２２と、増幅された受信信号と上記分周移相回路２１２からの位相が９０度異なる信号φＩＦ，φＩＦ’とをミキシングしてさらに周波数の低い信号にダウンコンバートしかつＩ，Ｑ信号に分離するミキサ２３２ａ，２３２ｂと、ロウパスフィルタ（ＬＰＦ）と可変利得アンプ（ＰＧＡ）とオフセットキャンセル回路を有し不要波を除去しつつＩ信号とＱ信号をそれぞれ所定の振幅レベルまで増幅する高利得増幅部２４０ａ，２４０ｂと、該高利得増幅部２４０ａ，２４０ｂや前記アンプ２２１，２２２のゲインを制御するゲイン制御回路２５１と、ミキサ２３２ａ，２３２ｂの出力を入力とし受信信号の大よその振幅レベルを検出する信号レベル測定回路２８０などを備える。
【００１６】
ゲイン制御回路２５１は、ベースバンドＬＳＩ３００のシステム制御回路３７０から供給されるオフセットキャンセル制御信号ＯＣＳ１、モード信号ＭＯＤＥおよびゲイン設定コードＧＳ０〜ＧＳ２，ＧＳ１０〜ＧＳ１３を含む制御データＷＤに基づいて、高利得増幅部２４０ａ，２４０ｂやアンプ２２１，２２２に対するオフセットキャンセル動作開始指令信号ＯＣＳ２やゲイン切替え制御信号ＳＣ１〜ＳＣ４を生成し供給する。特に制限されるものでないが、ゲイン制御回路２５１にはゲイン設定コードＧＳ０〜ＧＳ２，ＧＳ１０〜ＧＳ１３をデコードするデコーダＤＥＣが設けられている。
【００１７】
また、高周波ＩＣ２００は、送信側のＩ信号とＱ信号に含まれる高調波を除去するロウパスフィルタ２６１ａ，２６１ｂと、ロウパスフィルタ２６１ａ，２６１ｂを通過したＩ信号とＱ信号に分周移相回路２１２からの位相が９０度異なる信号φＩＦ，φＩＦ’とをミキシングして直交変調を行なうとともにより周波数の高い信号にアップコンバートするミキサ２３３ａ，２３３ｂと、ミキサ２３３ａ，２３３ｂにより変調および周波数変換された送信信号をさらにアップコンバートしてパワーアンプ１３０へ出力するミキサ２３４を備える。
【００１８】
さらに、この実施例の高周波ＩＣ２００には、ロウパスフィルタ２６１ａ，２６１ｂを通過した送信側のＩ信号とＱ信号を受信側へ伝達する信号パスＰＳ１，ＰＳ２と、該信号パスＰＳ１，ＰＳ２からのＩ，Ｑ信号またはミキサ２３２ａ，２３２ｂからのＩ，Ｑ信号のいずれかを選択して上記信号レベル測定回路２８０へ供給するセレクタ２７１ａ，２７１ｂと、信号パスＰＳ１，ＰＳ２からのＩ，Ｑ信号またはミキサ２３２ａ，２３２ｂからのＩ，Ｑ信号のいずれかを選択して上記高利得増幅部２４０ａ，２４０ｂへ供給するセレクタ２７２ａ，２７２ｂと、これらのセレクタの切替え制御信号などチップ内部の制御信号を生成する制御回路２５２が設けられている。
【００１９】
上記セレクタ２７２ａ，２７２ｂは、各々送信側のＩ信号とＱ信号のいずれの信号をも選択して高利得増幅部２４０ａ，２４０ｂへ供給することができるとともに、“無信号”を選択して高利得増幅部２４０ａ，２４０ｂへ供給することができるようにされている。ここで、“無信号”とは、入力をバイアス点すなわち交流信号の中心電位に固定することを意味する。また、セレクタは、アナログ信号をそのまま伝達したり遮断したりするスイッチ素子からなる切替え回路のような回路を意味する。
【００２０】
なお、この実施例では、セレクタ２７２ａ，２７２ｂはそれぞれ１つの回路で構成されているように示されているが、セレクタ２７２ａ，２７２ｂを２段構成あるいは３段構成のセレクタとしたり、１つのチャネル（この実施例の場合には信号線）を複数の装置（この実施例の場合にはミキサとロウパスフィルタ）で多重化して使用するマルチプレクサと呼ばれる回路を用いて構成することも可能である。
【００２１】
セレクタ２７１ａ，２７１ｂは通常の受信状態ではミキサ２３２ａ，２３２ｂの出力を測定回路２８０へ、またセレクタ２７２ａ，２７２ｂはミキサ２３２ａ，２３２ｂの出力を高利得増幅部２４０ａ，２４０ｂへ供給するように制御される。
【００２２】
制御回路２５２には、ベースバンドＬＳＩ３００のシステム制御回路３７０から同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてのロードイネーブル信号ＬＥＮとが供給されており、制御回路２５２は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、受信した制御コマンドや制御データに基づいて上記セレクタ２７１ａ，２７１ｂ，２７２ａ，２７２ｂの切替え制御信号など高周波ＩＣ２００内部の制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアル伝送される。
【００２３】
制御回路２５２と別個にパラレルデータ伝送を行なうゲイン制御回路２５１が設けられているのは、後述のようにゲイン設定は受信動作開始時の極めて短い時間内に行なわなくてはならず、その場合、制御回路２５２のようなシリアルデータ伝送によるゲイン制御データＷＤの伝送では間に合わないおそれがあるためである。一方、ゲイン設定以外の例えば高周波ＩＣ２００の内部状態の切替えや設定の際には時間的に充分に余裕があるので、実施例のようにベースバンドＬＳＩ３００から制御回路５２５へのコマンドの供給はシリアル伝送とすることができる。制御回路２５１と２５２は一体に構成することも可能であるが、別個に設けることにより回路設計が容易となる。
【００２４】
ベースバンドＬＳＩ３００は、上記高周波ＩＣ２００から出力される受信側のＩ信号とＱ信号をそれぞれディジタル信号に変換するＡＤ変換回路３１１ａおよび３１１ｂと、ディジタルＩ，Ｑ信号を復調して受信データを復元する復調回路３２０と、送信データを変調してディジタルＩ，Ｑ信号を生成する変調回路３３０と、ディジタルＩ，Ｑ信号をアナログＩ，Ｑ信号に変換するＤＡ変換回路３１２ａおよび３１２ｂなどから構成される。
【００２５】
また、ベースバンドＬＳＩ３００は、受信系回路の特性（ゲインおよびオフセット）を補正する補正回路３４１，３４２と、送信系回路の特性を補正する補正回路３４３，３４４と、高周波ＩＣ２００の信号レベル測定回路２８０から出力される検出信号をディジタル信号に変換するＡＤ変換回路３１１ｃと、測定系回路（信号レベル測定回路２８０とＡＤ変換回路３１１ｃ）の特性を補正する補正回路３４５と、ＡＤ変換回路３１２ａの出力の時間平均をとる平均フィルタ３５０と、上記ＡＤ変換回路３１１ａおよび３１１ｂの出力から受信信号の厳密な振幅レベルを測定する第２信号レベル測定回路３６０と、チップ内部の回路の制御信号を生成したり上記平均フィルタ３５０と第２信号レベル測定回路３６０の出力に基づいて高周波ＩＣ２００内の受信系回路のゲインを制御するゲイン制御データを生成して高周波ＩＣ２００へ送ったり、上記受信系回路と送信系回路と測定系回路の誤差を検出し上記補正回路３４１〜３４５により該誤差を補正させるための補正制御信号を生成したりするシステム制御回路３７０などを備える。
【００２６】
上記システム制御回路３７０は、プログラムによって動作する汎用のマイクロコンピュータもしくはマイクロプロセッサ（以下、マイコンと称する）と同様な構成を有する図９に示すような回路により構成することができる。また、ＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムは、変調方式としてＯＦＤＭ（直交周波数分割多重）方式を用いており、本実施例を無線ＬＡＮシステムに適用した場合、上記復調回路３２０と変調回路３３０がＯＦＤＭ方式に従った変復調を行なうように、ベースバンドＬＳＩ３００が構成される。
【００２７】
ここで、本実施例のシステムにおける受信系回路と送信系回路と測定系回路の誤差の補正の仕方を説明する。補正は、電源投入時あるいは送受信処理を行なっていない空き時間等に、ベースバンドＬＳＩ３００内のシステム制御回路３７０が補正プログラムを実行することにより行なわれる。この補正の大よその内容と順序は、▲１▼受信系回路のＤＣオフセットの補正、▲２▼送信系回路のＤＣオフセットの補正、▲３▼送信系回路のＩ側とＱ側のゲインバランス補正、▲４▼受信系回路のＩ側とＱ側のゲインバランス補正、▲５▼測定系回路のＤＣオフセット補正とゲイン補正である。▲３▼の送信系回路のＩ側とＱ側のゲインバランス補正と、▲４▼の受信系回路のＩ側とＱ側のゲインバランス補正は、順序を逆にしても良い。
【００２８】
▲１▼の受信系回路のＤＣオフセット補正では、先ずベースバンドＬＳＩ３００内のシステム制御回路３７０から高周波ＩＣ２００内の制御回路２５２へ制御コマンドを送って高利得増幅部２４０ａ，２４０ｂの前段のセレクタ２７２ａ，２７２ｂを制御して、無信号すなわちバイアス点の電位が高利得増幅部２４０ａ，２４０ｂに供給される状態に設定する。また、システム制御回路３７０から高周波ＩＣ２００内のゲイン制御回路２５１へ制御信号ＯＳＣ１およびゲイン設定コードＧＳ０〜ＧＳ２，ＧＳ１０〜ＧＳ１３を含む制御データＷＤ送って高利得増幅部２４０ａ，２４０ｂのゲインを０ｄＢに設定する。
【００２９】
次に、ゲイン制御回路２５１によって高利得増幅部２４０ａ，２４０ｂのオフセットキャンセル回路を起動させて可変利得アンプのＤＣオフセットの検出とそのオフセットを補正する補正データの生成を実行する。その後、オフセット補正された高利得増幅部２４０ａ，２４０ｂの出力をベースバンドＬＳＩ３００に入力して内部のＡＤ変換回路３１１ａ，３１１ｂでディジタル信号へ変換し、信号レベル測定回路３６０で振幅レベルを測定して残留オフセットを検出し、その検出値をシステム制御回路３７０に入力してシステム制御回路３７０からその残留オフセットをなくすような補正データを補正回路３４１および３４２に与える。これにより、受信系回路（高利得増幅部２４０ａとＡＤ変換回路３１１ａおよび高利得増幅部２４０ｂとＡＤ変換回路３１１ｂ）のＤＣオフセットが「０」にされる。
【００３０】
▲２▼の送信系回路のＤＣオフセット補正では、ベースバンドＬＳＩ３００内のシステム制御回路３７０から高周波ＩＣ２００内の制御回路２５２へ制御コマンドを送って高利得増幅部２４０ａの前段のセレクタ２７２ａ，２７２ｂを制御して、ロウパスフィルタ２６１ａ，２６１ｂを通過した送信側のＩ信号が高利得増幅部２４０ａに、またロウパスフィルタ２６１ｂを通過した送信側のＱ信号が高利得増幅部２４０ｂに供給される状態に設定する。また、システム制御回路３７０により補正回路３４３，３４４を制御して、変調回路３３０からの信号を遮断してＤＡ変換回路３１２ａ，３１２ｂの入力を無信号状態に設定する。
【００３１】
この状態で、高利得増幅部２４０ａ，２４０ｂの出力をベースバンドＬＳＩ３００に入力して内部のＡＤ変換回路３１１ａ，３１１ｂでディジタル信号へ変換し、信号レベル測定回路３６０で振幅レベルを測定してＤＣオフセットを検出する。このとき、受信系回路のＤＣオフセットは▲１▼の補正処理で既に補正されているので、検出されたＤＣオフセットは送信系回路のＤＣオフセットである。そこで、この検出値をシステム制御回路３７０に入力してシステム制御回路３７０からそのＤＣオフセットをなくすような補正データを補正回路３４３および３４４に与える。これにより、送信系回路（ＤＡ変換回路３１２ａとロウパスフィルタ２６１ａおよびＤＡ変換回路３１２ｂとロウパスフィルタ２６１ｂ）のＤＣオフセットが「０」にされる。
【００３２】
▲３▼の送信系回路のＩ側とＱ側のゲインバランス補正では、ベースバンドＬＳＩ３００内のシステム制御回路３７０から変調回路３３０へ制御信号を送ってＤＡ変換回路３１２ａ，３１２ｂの入力コードを固定値とし、ＤＡ変換回路３１２ａ，３１２ｂから所定のレベルのＤＣ信号が出力されるように設定する。また、ベースバンドＬＳＩ３００内のシステム制御回路３７０から高周波ＩＣ２００内の制御回路２５２へ制御コマンドを送って高利得増幅部２４０ａ，２４０ｂの前段のセレクタ２７２ａ，２７２ｂを制御して、ロウパスフィルタ２６１ａ，２６１ｂを通過した送信側のＩ信号とＱ信号が高利得増幅部２４０ａまたは２４０ｂのいずれか一方に交互に供給されるようにする。そして、信号レベル測定回路３６０により、Ｉ側の信号とＱ側の信号のレベル差を測定して、そのレベル差を「０」にするような補正値を補正回路３４３および３４４に与えて送信系回路のＩ信号側とＱ信号側のゲインの不一致を解消する。
【００３３】
▲４▼の受信系回路のＩ側とＱ側のゲインバランス補正では、ベースバンドＬＳＩ３００内のシステム制御回路３７０から変調回路３３０へ制御信号を送ってＤＡ変換回路３１２ａ，３１２ｂの入力コードを固定値とし、ＤＡ変換回路３１２ａ，３１２ｂから所定のレベルＤＣ信号が出力されるように設定する。また、ベースバンドＬＳＩ３００内のシステム制御回路３７０から高周波ＩＣ２００内の制御回路２５２へ制御コマンドを送って高利得増幅部２４０ａ，２４０ｂの前段のセレクタ２７２ａおよび２７２ｂを制御して、ロウパスフィルタ２６１ａ，２６１ｂを通過した送信側のＩ信号またはＱ信号のいずれか一方が高利得増幅部２４０ａおよび２４０ｂに供給されるようにする。そして、信号レベル測定回路３６０により、Ｉ側の信号とＱ側の信号のレベル差を測定して、そのレベル差を「０」にするような補正値を補正回路３４１および３４２に与えて受信系回路のＩ信号側とＱ信号側のゲインの不一致を解消する。
【００３４】
▲５▼の測定系回路のＤＣオフセット補正およびゲイン補正では、ベースバンドＬＳＩ３００内のシステム制御回路３７０から高周波ＩＣ２００内の制御回路２５２へ制御コマンドを送って信号レベル測定回路２８０の前段のセレクタ２７１ａおよび２７１ｂを制御して、ロウパスフィルタ２６１ａ，２６１ｂを通過した送信側のＩ信号またはＱ信号が信号レベル測定回路２８０に供給されるように設定する。また、システム制御回路３７０から変調回路３３０へ制御信号を送って、ＤＡ変換回路３１２ａ，３１２ｂから所定のレベルの交流信号がセレクタ２７１ａ，２７１ｂを介して信号レベル測定回路２８０に供給されるようにする。
【００３５】
そして、信号レベル測定回路２８０でそのレベル差を検出し、その検出出力をＡＤ変換回路３１１ｃでＡＤ変換して平均化ロウパスフィルタ３５０で時間平均したデータをシステム制御回路３７０へ送って、測定系回路の特性のずれを検出してそのずれを補正する値を補正回路３４５に与えて測定系回路の特性のずれを補正する。このときＤＡ変換回路３１２ａ，３１２ｂから出力する交流信号として、例えば無線ＬＡＮに関するＩＥＥＥ８０２．１１ａ規格で規定されている送信パケットの先頭に挿入されるプリアンブルパターンと呼ばれるパターンと同一の交流信号を用いることができる。
【００３６】
また、補正終了後、システム制御回路３７０から変調回路３３０へ制御信号を送って、ＤＡ変換回路３１２ａ，３１２ｂからレベルが異なる複数の交流信号を信号レベル測定回路２８０に順に供給させる。そして、そのときの測定系回路の出力をシステム制御回路３７０で時系列的に取り込んで、供給した交流信号のレベルと測定系回路の出力電圧の対応を示すテーブルデータを作成し、それをシステム制御回路３７０内のデータメモリ（図９参照）に格納する。このテーブルデータは、受信動作の際に測定系回路の出力電圧から実際の受信信号のレベルを推定するために使用される。なお、第２信号レベル測定回路３６０に関しても、予め供給した交流信号のレベルと測定系回路の出力電圧の対応を示すテーブルデータを作成し、それをシステム制御回路３７０内のデータメモリに格納するようにしてもよい。
【００３７】
以上のように、本実施例においては、▲３▼の送信系回路のＩ側とＱ側のゲインバランス補正の際に、ＤＡ変換回路３１２ａ，３１２ｂからＤＣ信号が出力されるように設定し、ロウパスフィルタ２６１ａ，２６１ｂを通過した送信側のＩ信号とＱ信号を高利得増幅部２４０ａまたは２４０ｂのいずれか一方に交互に供給して、信号レベル測定回路３６０によりＩ側の信号とＱ側の信号のレベル差を測定してゲイン補正するようにしているため、送信系回路のＩ信号側とＱ信号側のゲインの不一致を正確に解消することができる。
【００３８】
また、▲４▼の受信系回路のＩ側とＱ側のゲインバランス補正の際に、ＤＡ変換回路３１２ａ，３１２ｂからＤＣ信号が出力されるように設定し、ロウパスフィルタ２６１ａ，２６１ｂを通過した送信側のＩ信号またはＱ信号のいずれか一方を高利得増幅部２４０ａおよび２４０ｂに供給して、信号レベル測定回路３６０によりＩ側の信号とＱ側の信号のレベル差を測定してゲインをするようにしているため、受信系回路のＩ信号側とＱ信号側のゲインの不一致を正確に解消することができる。
【００３９】
さらに、本実施例においては、ロウパスフィルタ２６１ａと２６１ｂの出力を同じようにセレクタ２７１ａ，２７１ｂ；２７２ａ，２７２ｂを介して測定回路２８０や高利得増幅部２４０ａ，２４０ｂに供給しているため、送信系回路のＩ信号側とＱ信号側が回路的に対称となり、測定系回路の付加によってＩ信号側とＱ信号側のゲインが一致しなくなることがないという利点もある。
【００４０】
しかも、本実施例においては、ロウパスフィルタ２６１ａ，２６１ｂを通過した送信側のＩ信号とＱ信号を高利得増幅部２４０ａまたは２４０ｂに供給するようにしているため、ロウパスフィルタ２６１ａ，２６１ｂによってナイキスト周波数以上の信号成分をカットして高利得増幅部２４０ａまたは２４０ｂに与えることができる。これによって、ベースバンドＬＳＩ３００と高周波ＩＣ２００との間にアンチエリアシングフィルタを設ける必要がなくなり、部品点数が少なく小型な無線通信システムを構築することができる。さらに、システム構築後の実使用状態でゲイン補正を行なうことができるため、経年変化や温度など環境変化でＩ信号側とＱ信号側のゲインに不一致が生じたとしてもこれを補正することができるようになる。
【００４１】
次に、上記信号レベル測定系回路（２８０，３６０等）の具体的な構成例について説明する。本実施例において、測定系回路として、信号のレベルを大まかに検出する測定回路２８０とより厳密に検出する第２測定回路３６０とを設けているのは、以下の理由による。すなわち、例えば無線ＬＡＮシステムでは、高利得増幅部２４０ａ，２４０ｂに入力される受信信号として−８２ｄＢから−３０ｄＢまでの最大４００倍近くレベル差のある信号が許容されている。そのため、これを直接例えば１０ビットのＡＤ変換回路を用いてＡＤ変換したとしてもその精度を余り高くすることができない。そこで、この実施例では、先ず測定回路２８０によりＩ，Ｑ信号のレベルを大まかに検出し、その検出に基づいて高利得増幅部２４０ａ，２４０ｂのゲインを大まかに制御して信号のレベルの範囲を絞った後、第２測定回路３６０で厳密に信号レベルを測定して高利得増幅部２４０ａ，２４０ｂのゲインをより正確に設定するためである。
【００４２】
図２（Ａ）は、高周波ＩＣ２００に設けられている信号レベル測定回路２８０の構成例を示す。この実施例の信号レベル測定回路２８０は、Ｉ信号とＱ信号を加算する加算器２８１と、加算後の信号から不要波を除去するロウパスフィルタ２８２と、ロウパスフィルタ２８２を通過した信号（交流）を整流して直流信号に変換するための検波回路２８３と、変換された信号を対数圧縮した検出値ＤＴ１を出力するためのＬｏｇアンプ２８４とから構成されている。対数圧縮された検出値ＤＴ１はＡＤ変換回路３１１ｃでディジタル信号に変換されてシステム制御回路３７０へ供給される。出力検波回路２８３とＬｏｇアンプ２８４を別々に設ける代わりに、検波と対数圧縮を同時に行なうことができる回路を用いるようにして良い。
【００４３】
対数圧縮をするためのＬｏｇアンプ２８４を設けているのは、前述したように、高利得増幅部２４０ａ，２４０ｂに入力される受信信号は−８２ｄＢから−３０ｄＢまでの最大４００倍近くレベル差のある信号であるためである。対数圧縮をすることにより、その出力電圧が０．５〜１．５Ｖのような狭い範囲に限定されている場合に、信号のレベルが大きいところよりも信号レベルが小さいところでの出力電圧変化を大きくするつまり小レベルの信号に対する感度を高くすることができる。
【００４４】
図３は、信号レベル測定回路２８０の後段に設けられている補正回路３４５の構成例を示す。図示しないが、他の補正回路３４１〜３４４も同様な構成とされる。この実施例の補正回路３４５は、システム制御回路３７０から供給される制御データに基づいてゲインの補正値を発生するゲイン補正値発生回路４１１およびオフセット補正値を発生するオフセット補正値発生回路４１２と、ゲイン補正値発生回路４１１によって生成された補正値とＡＤ変換回路３１１ｃからの測定値とを掛け算する掛け算回路４１３と、該掛け算回路４１３の出力値とオフセット補正値発生回路４１２によって生成された補正値とを加算する加算回路４１４とにより構成されている。
【００４５】
図２（Ａ）に示されているような信号レベル測定回路２８０は、その出力ＤＴ１が入力信号レベルに対して図４に実線で示すようにほぼ直線的な関係になるように設計される。しかし、実際には素子の製造バラツキにより、信号レベル測定回路２８０の入力端から平均フィルタ３５０（図１参照）の出力端までの信号経路のゲインが、図４に破線で示すように変動したりひずんだりすることがある。そこで、この実施例では−８２ｄＢから−３０ｄＢの範囲の信号に対して測定回路２８０の出力ＤＴ１が所定の関係になるようにするため、補正回路３４５によりゲインを補正するように構成されている。
【００４６】
また、測定回路２８０の出力ＤＴ１は、図４に示すように−８２ｄＢの近傍で飽和してあるレベル以下の信号に対しては出力がリニアに変化しなくなるとともに、素子の製造バラツキでその飽和点が上下する。そこで、この実施例では−８２ｄＢから−３０ｄＢの範囲の信号に対して測定回路２８０の出力ＤＴ１がリニアに変化するのを保証するため、補正回路３４５によりオフセットを補正するように構成されている。なお、図４のグラフでは、横軸の信号レベルが対数メモリで表わされている。
【００４７】
図２（Ｂ）は、ベースバンドＬＳＩ３００に設けられている第２信号レベル測定回路３６０の構成例を示す。この実施例の第２信号レベル測定回路３６０は、Ｉ信号とＱ信号をそれぞれ２乗する２乗回路３６１，３６２と、２乗後の値を加算する加算器３６３と、加算後の値の時間平均をとる平均フィルタ３６４と、入力されたＩ信号とＱ信号を比較する比較回路３６５とから構成されており、平均フィルタ３６４からＩ信号とＱ信号の所定時間内におけるトータルの信号レベルに応じた検出値ＤＴ２を出力する。比較回路３６５はＩ信号とＱ信号のいずれのレベルが大きいか判定し、判定結果を示す信号ＣＭを出力する。
【００４８】
第２信号レベル測定回路３６０の検出値ＤＴ２および大小判定結果を示す信号ＣＭはシステム制御回路３７０へ供給される。なお、この実施例の第２信号レベル測定回路３６０は、図３の信号レベル測定回路２８０と異なりディジタル回路であり、入力Ｉ，Ｑもディジタル値である。大小判定結果を示す信号ＣＭは、前述した送信系回路のＩ側とＱ側のゲインバランス補正および受信系回路のＩ側とＱ側のゲインバランス補正を行なう際に利用され、ゲインの大小判定結果を容易に得ることができるようになる。
【００４９】
平均フィルタ３６４は、前記補正回路３４５の後段の平均フィルタ３５０と同様の構成を有する回路であり、図５に示すように、多段接続された複数の遅延回路ＤＬＹ１，ＤＬＹ２……ＤＬＹｎと、各遅延回路で遅延された信号を加算する加算器ＡＤＤとにより構成することができる。特に制限されるものでないが、各遅延回路ＤＬＹ１，ＤＬＹ２……ＤＬＹｎはそれぞれＡＤ変換回路３１１ａ〜３１１ｃのサンプリングクロックφｓの周期と同一の遅延時間Ｔｄを有するようにされる。
【００５０】
かかる遅延回路は、例えばクロックに同期して入力データを取り込むラッチ回路もしくはフリップフロップにより構成することができる。従って、遅延回路ＤＬＹ１，ＤＬＹ２……ＤＬＹｎはシフトレジスタと見ることができる。図５の平均フィルタにおいては、受信信号のレベルが一定であれば、最初の入力信号が遅延回路ＤＬＹ１に入ってから遅延回路ＤＬＹｎに到達する間は、各遅延回路の総和であるフィルタ出力は次第に上昇するが、その後はほぼ一定の値になる。
【００５１】
平均フィルタ３５０は、遅延回路ＤＬＹ１に入力された信号が、０．８μｓ（マイクロ秒）後に最終段の遅延回路ＤＬＹｎから出力されるように、遅延段の段数“ｎ”が設定されている。ここで、０．８μｓは、無線ＬＡＮの規格で規定されているパケットにおける先頭のプリアンブルパターンの１パターンの周期に相当する。特に制限されるものでないが、本実施例では、第２の信号レベル測定回路３６０内の平均フィルタ３６４の入力端から出力端までの信号伝達時間は１μｓに設定されている。なお、平均フィルタ３５０と３６４の入力は、それぞれ対応するＡＤ変換回路３１１ａ，３１１ｂと３１１ｃの分解能に応じたビット数とされる。具体的には、この実施例では、平均フィルタ３５０の入力は４ビット、平均フィルタ３６４の入力は１０ビットとされる。
【００５２】
図６および図７には、高利得増幅部２４０ａ，２４０ｂの具体的な構成例が示されている。
図６（Ａ）のように、高利得増幅部２４０ａ，２４０ｂは、ロウパスフィルタＬＰＦ１，ＬＰＦ２，ＬＰＦ３と、利得制御増幅回路ＰＧＡ１，ＰＧＡ２，ＰＧＡ３とが交互に直列に接続された構成を有する。利得制御増幅回路ＰＧＡ１，ＰＧＡ２，ＰＧＡ３は、それぞれゲイン制御信号ＧＣＳ１，ＧＣＳ２，ＧＣＳ３によってゲインが制御される。
【００５３】
図６（Ｂ）のように、ロウパスフィルタＬＰＦ１，ＬＰＦ２，ＬＰＦ３と、利得制御増幅回路ＰＧＡ１，ＰＧＡ２，ＰＧＡ３を交互に接続しているのは、以下の理由による。すなわち、ロウパスフィルタＬＰＦ１の入力の周波数成分を示す図６（Ｂ）の（ａ）のように、目的とする受信信号ＴＳのレベルに比べて隣接チャネルの妨害波ＤＷＶ１や非隣接チャネルの妨害波ＤＷＶ２のレベルが大きい場合に、目的とする受信信号ＴＳを一気に所望のレベルまで増幅すると妨害波も同じ割合で増幅されてしまうが、（ｂ）のようなロウパスフィルタの特性で、（ｃ）〜（ｇ）のように目的とする受信信号ＴＳをそれよりも周波数の高い妨害波を段階的に抑制しつつ増幅することで、（ｈ）のように目的とする受信信号のみを所望レベルまで増幅することができるからである。
【００５４】
１段目と２段目の利得制御増幅回路ＰＧＡ１，ＰＧＡ２は、図７に示すように、可変利得アンプＡＭＰと、その前段に設けられた加算器ＡＤＤと、可変利得アンプＡＭＰの出力をディジタル信号に変換するＡＤ変換器ＡＤＣと、オフセットキャンセル制御回路２４１と、オフセットキャンセル制御回路２４１により検出されたオフセットキャンセル値を記憶するＲＡＭもしくはレジスタからなる記憶回路２４２と、記憶回路２４２に記憶されているオフセットキャンセル値をアナログ信号に変換するＤＡ変換器ＤＡＣと、ゲイン切替え信号ＳＣ１〜ＳＣ４をラッチするラッチ回路２４３などから構成されている。３段目の利得制御増幅回路ＰＧＡ３は、図７の回路から記憶回路２４２を省略したような回路とされている。
【００５５】
１段目と２段目の利得制御増幅回路ＰＧＡ１，ＰＧＡ２では、オフセットキャンセル制御回路２４１が、制御回路２５２からオフセットキャンセル動作の開始指令信号ＯＣＳ２を受けるとＡＤ変換器ＡＤＣの出力から可変利得アンプＡＭＰのオフセットを検出し、そのオフセットを「０」にするような値（オフセットキャンセル値）を生成して記憶回路２４２に記憶する。かかるオフセットの検出方式は、特開平２００２−２１７７６２号公報などに開示されている。ＡＤ変換器ＡＤＣによる逐次比較動作でオフセットキャンセル値を決定することができるため、ＡＤ変換器ＡＤＣはコンパレータとその比較電圧を与える抵抗分圧回路のような簡単な回路で構成することができる。
【００５６】
本実施例の無線通信システムでは、上記オフセットキャンセル値の生成と記憶は、電源投入時や送信から受信への切替え時、待機時等の空いている時間に、ベースバンドＬＳＩ３００のシステム制御回路３７０から制御回路２５２へ所定のコマンドを送ることにより行なわれる。そして、受信動作開始時にゲイン制御データＷＤ１がゲイン制御回路２５１へ送られると、それに応じて記憶回路２４２に記憶されているオフセットキャンセル値を読み出してＤＡ変換器ＤＡＣへ供給することで加算器ＡＤＤでオフセットのキャンセルが行なわれる。
【００５７】
一方、３段目の利得制御増幅回路ＰＧＡ３では、オフセットキャンセル制御回路２４１が、ゲイン制御回路２５１からオフセットキャンセル動作の開始指令信号ＯＣＳ２を受けるとリアルタイムでオフセットの検出とキャンセル動作を行なうように構成されている。
【００５８】
受信系回路のオフセットキャンセルに関しては、１段目〜３段目のすべてのアンプで受信動作開始時にオフセットの検出とキャンセルをほぼ同時に行なう方式が考えられるが、本実施例のように、予めオフセットを検出してオフセットキャンセル値を記憶しておくことより、短時間にオフセットキャンセル動作を終了して受信動作を開始できるという利点がある。
【００５９】
また、本実施例の１段目と２段目の利得制御増幅回路ＰＧＡ１，ＰＧＡ２では、可変利得アンプＡＭＰとして、図８に示すように、互いに異なる利得を有する４個の固定利得アンプＡＭＰ１〜ＡＭＰ４と、各アンプに対応した加算器ＡＤＤ１〜ＡＤＤ４と、入力切替えスイッチＳＷ１および出力切替えスイッチＳＷ２とからなる回路が用いられている。オフセットキャンセル制御回路２４１は、予め各固定利得アンプＡＭＰ１〜ＡＭＰ４についてそれぞれオフセットを検出し、そのオフセットを「０」にするようなオフセットキャンセル値を生成して記憶回路２４２に記憶するように構成されている。
【００６０】
特に制限されるものでないが、この実施例では、アンプＡＭＰ１の利得は０ｄＢ、アンプＡＭＰ２の利得は＋６ｄＢ、アンプＡＭＰ３の利得は＋１２、アンプＡＭＰ４の利得は＋１８ｄＢとされている。利得制御増幅回路ＰＧＡ１では、各アンプＡＭＰ１〜ＡＭＰ４の利得に応じてオフセットキャンセル値が検出され記憶回路２４２に記憶される。一方、利得制御増幅回路ＰＧＡ２では、自己のアンプＡＭＰ１〜ＡＭＰ４と前段の利得制御増幅回路ＰＧＡ１の各アンプＡＭＰ１〜ＡＭＰ４の利得との組合せに応じてオフセットキャンセル値が検出され記憶回路２４２に記憶される。ただし、利得制御増幅回路ＰＧＡ２において、オフセットキャンセル値が検出され記憶回路２４２に記憶される利得の組合せの数は、理論的に可能なすべての組合せ（１６個）ではなく、後述のように設定可能な利得の組合せ（図１４参照）に応じた数（８個）とされる。
【００６１】
受信動作開始時に制御回路２５１から利得制御増幅回路ＰＧＡ１，ＰＧＡ２の可変利得アンプＡＭＰのゲインを指定するゲイン設定コードＧＳ０〜ＧＳ２が供給されると、それに応じて入力切替えスイッチＳＷ１および出力切替えスイッチＳＷ２が切り替えられるとともに、オフセットキャンセル制御回路２４１が当該ゲイン設定コードＧＳ０〜ＧＳ２に対応したオフセットキャンセル値を記憶回路２４２から読み出してＤＡ変換器ＤＡＣへ供給し、加算器ＡＤＤで入力にオフセットキャンセル値を加算させることによりアンプのＤＣオフセットのキャンセルを行なわせるように構成されている。
【００６２】
なお、図７に示されているように、利得制御増幅回路ＰＧＡ１，ＰＧＡ２の近傍に、ゲイン設定コードＧＳ０〜ＧＳ２をデコードしてスイッチＳＷ１，ＳＷ２の切替え制御信号ＳＣ１〜ＳＣ４を生成するデコーダＤＥＣを設けることも可能であるが、本実施例では、ゲイン設定コードＧＳ０〜ＧＳ２をデコードするデコーダＤＥＣは、図１のゲイン制御回路２５１の側に設けられている。
【００６３】
一方、３段目の利得制御増幅回路ＰＧＡ３は、各々ゲインが異なる例えば１３個のような複数の固定利得アンプと入力切替えスイッチおよび出力切替えスイッチとから構成されており、ゲイン設定信号ＧＳ１０〜ＧＳ１３によりスイッチの切替えが行なわれるとともに、スイッチ切替え後にリアルタイムでオフセットの検出とオフセットのキャンセル動作を行なわせるようにされている。特に制限されるものでないが、この実施例では、利得制御増幅回路ＰＧＡ３は、−６ｄＢ，−４ｄＢ，−２ｄＢ，０ｄＢ，＋２ｄＢ，＋４ｄＢ，＋６ｄＢ，＋８ｄＢ，＋１０ｄＢ，＋１２ｄＢ，＋１４ｄＢ，＋１６ｄＢ，＋１８ｄＢのいずれかの利得を選択できるように構成されている。
【００６４】
可変利得アンプには、利得を連続的に変化されることができる回路形式のものもあるが、そのようなアンプは利得が固定のアンプに比べて消費電力がかなり大きなものとなる。そのため、本実施例のように複数の固定利得アンプを設けていずれか一つを選択して動作させるようにすることにより、チップ全体の消費電力を小さくすることができる。なお、図８の実施例では、入力切替えスイッチＳＷ１とアンプＡＭＰ１〜ＡＭＰ４との間にそれぞれ加算器ＡＤＤ１〜ＡＤＤ４が設けられているが、加算器を入力切替えスイッチＳＷ１の前段に設けることにより、加算器の数を減らすような構成とすることも可能である。
【００６５】
次に、本実施例における上記高利得増幅部２４０ａ，２４０ｂを含む受信系回路のゲインの制御方法について説明する。
受信系回路のゲイン制御は、ベースバンドＬＳＩ３００内のシステム制御回路３７０によって行なわれる。システム制御回路３７０は、プログラムによって動作する汎用のマイコンと同様な構成を有しており、図９に示すように、プログラムの命令に従って各種演算処理や制御信号の生成などを行なうＣＰＵ（中央処理ユニット）３７１と、ＣＰＵが実行するプログラムやプログラムの実行に必要な固定データを記憶するＲＯＭ（リードオンリメモリ）からなるプログラムメモリ３７２、ＣＰＵの作業領域を提供したり演算結果等の一時的なデータを記憶したりするＲＡＭ（ランダムアクセスメモリ）からなるデータメモリ３７３、図１の平均フィルタ３５０や第２信号レベル測定回路３６０などからの信号が入力される入力ポート３７４、補正回路３４１〜３４５などチップ内部の回路に対する制御信号を出力したり高周波ＩＣ２００内のゲイン制御回路２５１および制御回路２５２に対する制御信号や制御データを出力したりする出力ポート３７５、これらの回路ブロック間を接続するバス３７６などから構成される。
【００６６】
システム制御回路３７０は、動作モードが受信モードになったと判定すると、図１０のフローチャートに従った制御を開始する。
受信動作制御では、システム制御回路３７０は先ず高周波ＩＣ２００に対してＤＣオフセットキャンセル制御信号ＯＣＳ１を送る（ステップＳ０）。すると、高周波ＩＣ２００では、ロウノイズアンプ２２１やＩＦアンプ２２２、高利得増幅部２４０ａ，２４０ｂ内の可変利得アンプＰＧＡ１〜ＰＧＡ３が任意の初期ゲインに設定される。また、システム制御回路３７０は高周波ＩＣ２００の制御回路２５２へコマンドを送って、セレクタ２７１ａ，２７１ｂを、ミキサ２３２ａ，２３２ｂの出力を信号レベル測定回路２８０へ供給させるように制御する。
【００６７】
その後、システム制御回路３７０は、平均フィルタ３５０からの検出値ＤＴ１を参照して、信号レベル測定回路２８０の出力が予め設定された規定値以上になったか否かを判定することで受信パケットの有無を検出する（ステップＳ１）。受信パケットが検出されるとシステム制御回路３７０は、平均フィルタ３５０の出力が安定するまで時間（０．８μｓ）だけ待ってから、平均フィルタ３５０からの出力を信号レベル測定回路２８０の検出値ＤＴ１として取り込む（ステップＳ２，Ｓ３）。
【００６８】
次に、システム制御回路３７０は、データメモリ３７３内のデータテーブルを参照して、信号レベル測定回路２８０の検出値ＤＴ１に応じてベースバンドＬＳＩ３００に入力される受信Ｉ，Ｑ信号のレベルがある所定の範囲内に入るように、ロウノイズアンプ２２１とＩＦアンプ２２２および高利得増幅部２４０ａ，２４０ｂ内の利得制御増幅回路ＰＧＡ１，ＰＧＡ２の大よそのゲインを決定し、ゲイン制御データＧＳ０〜ＧＳ２，ＧＳ１０〜ＧＳ１３およびオフセットキャンセル制御信号ＯＣＳ１を高周波ＩＣ２００のゲイン制御回路２５１へ出力する（ステップＳ４）。
【００６９】
これにより、高周波ＩＣ２００では、１段目と２段目の利得制御増幅回路ＰＧＡ１，ＰＧＡ２において、使用するアンプの切替え（ゲイン粗設定）が行なわれるとともに、使用アンプに応じたオフセットキャンセル値が記憶回路２４２（図７参照）から読み出されてＤＣオフセットのキャンセルが行なわれる。なお、この段階では、高利得増幅部２４０ａ，２４０ｂ内の３段目の利得制御増幅回路ＰＧＡ３のゲインは、ゲイン制御データＧＳ１０〜ＧＳ１３により例えば「０ｄＢ」に設定される。その理由については後に詳しく説明する。
【００７０】
ゲイン粗設定が終了するとシステム制御回路３７０は、高利得増幅部２４０ａ，２４０ｂから出力されるＩ，Ｑ信号が静定するのを待つ（ステップＳ５）。それから、システム制御回路３７０は、第２信号レベル測定回路３６０の出力値ＤＴ２を取り込む（ステップＳ６）。
【００７１】
次に、システム制御回路３７０は、データメモリ３７３内のデータテーブルを参照して、信号レベル測定回路３６０の検出値ＤＴ１に応じてベースバンドＬＳＩ３００に入力される受信Ｉ，Ｑ信号のレベルが所定のレベルになるように、ロウノイズアンプ２２１とＩＦアンプ２２２および高利得増幅部２４０ａ，２４０ｂ内の利得制御増幅回路ＰＧＡ１，ＰＧＡ２，ＰＧＡ３の利得を決定し、ゲイン制御データＧＳ０〜ＧＳ２，ＧＳ１０〜ＧＳ１３およびオフセットキャンセル制御信号ＯＣＳ１を高周波ＩＣ２００のゲイン制御回路２５１へ出力する（ステップＳ７）。
【００７２】
これにより、高周波ＩＣ２００では、利得制御増幅回路ＰＧＡ１，ＰＧＡ２，ＰＧＡ３において、使用するアンプの切替え（ゲイン精密設定）が行なわれるとともに、設定ゲインすなわち使用するアンプに応じたオフセットキャンセル値が記憶回路２４２から読み出されてオフセットのキャンセルが行なわれる。また、３段目の利得制御増幅回路ＰＧＡ３ではリアルタイムでＤＣオフセットの検出とそのオフセットをキャンセルする動作が実行される。ゲイン精密設定が終了するとシステム制御回路３７０は、高利得増幅部２４０ａ，２４０ｂから出力されるＩ，Ｑ信号が静定するのを待って受信処理へ移行する（ステップＳ８）。
【００７３】
図１１には、システム制御回路３７０が図１０のフローチャートに従った制御を実行した際の各種信号のタイミングが、また図１２にはＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムにおいて送受信されるパケットの先頭部分のパターン構成が示されている。
【００７４】
図１１に示されているように、モード信号が受信状態に切り替わるタイミングＴＭ１で、システム制御回路３７０は高周波ＩＣ２００に対してＤＣオフセットキャンセル制御信号ＯＣＳ１を送る。そして、任意の時間Ｔｄ１が経過すると、アンテナ端から高周波ＩＣ２００へ受信信号が入り始める（タイミングＴＭ２）。すると、Ｔｄ２時間後のタイミングＴＭ３で高周波ＩＣ２００からＩ，Ｑ信号が出力され始める。
【００７５】
図１２に示されているように、無線ＬＡＮの規格では、送受信パケットの先頭に０．８μｓを周期とするパターン（プリアンブルパターン）が１０回繰り返されるショートシンボル期間Ｔｆ１（８μｓ）を設けること、および最初の７回のパターン（ｔ１〜ｔ７）の繰返し期間Ｔｆ１１の間にパケットの検出およびゲインの制御を、また残りの３回のパターン（ｔ８〜ｔ１０）の繰返し期間Ｔｆ１２の間に図１のＰＬＬ回路２１１における周波数の引き込みやアンプのＤＣオフセット調整、タイミング同期を行なうことが規定されている。さらに、ショートシンボル期間Ｔｆ１の後に、１．６μｓのカードインターバルＧＩ２とデータ領域と同じ３．２μｓの周期を持つ２つのパターンＴ１，Ｔ２とからなるロングシンボル期間Ｔｆ２（８μｓ）を設けること、およびこのロングシンボル期間Ｔｆ２内に周波数およびＤＣオフセットの精密調整を行なうことが規定されている。
【００７６】
本実施例のベースバンドＬＳＩ３００においては、パケット先頭のプリアンブルパターンが増幅され始める図１１のタイミングＴＭ３からＴｄ３時間経過した後のタイミングＴＭ４より、測定回路２８０がミキサ２３２ａ，２３２ｂの出力を検出して平均フィルタ３５０の出力が徐々に立ち上がり始める。平均フィルタ３５０の出力は受信信号レベルの大きさによってその立上り速度（図１１のｔ１の期間における傾き）が受信信号のレベルによって異なり、受信信号ある所定のレベル以上であれば、最初のプリアンブルパターンの期間ｔ１内に平均フィルタ３５０の出力がある値以上になる。
【００７７】
制御回路３７０では、ワーストレベルの受信信号が入力された場合に０．８μｓで平均フィルタ３５０の出力が達するレベルをしきい値として受信パケットの有無を判定するように構成されている。また、システム制御回路３７０は、平均フィルタ３５０の出力がある値以上になると、タイミングＴＭ５で測定回路２８０による受信信号のレベルの測定を開始して、それよりも平均フィルタ３５０の時間長さである０．８μｓだけ遅いタイミングＴＭ６で測定値を確定してそれに基づいて大よそのゲインを決定し、高周波ＩＣ２００に対してＤＣオフセットキャンセル制御信号ＯＣＳ１とともにゲイン設定コードＧＳ０〜ＧＳ２を含む制御データＷＤ１とゲイン設定コードＧＳ１０〜ＧＳ１３を含む制御データＷＤ２を送る。
【００７８】
ただし、このとき制御データＷＤ２内の３段目のアンプＰＧＡ３のキャリブレーションを指示するビットＣＡＬは“０”（＝キャリブレーションなし）とされる。なお、図１１には、ワーストレベルの受信信号が入力された場合のタイミングが示されている。受信信号のレベルが大きい場合には、測定回路２８０による受信信号レベルの測定値が確定されるタイミングＴＭ６は、図１１よりも早くなる。
【００７９】
制御データＷＤ１により、ロウノイズアンプ２２１とＩＦアンプ２２２と高利得増幅部２４０ａ，２４０ｂの１段目と２段目のアンプＰＧＡ１，ＰＧＡ２の各ゲインが設定される。これが図１２のショートシンボル期間Ｔｆ１の信号を受信している間に行なわれる。ただし、この段階では３段目のアンプＰＧＡ３のゲインは予め決定された低めの値（例えば０ｄＢ）とされる。
【００８０】
その後、システム制御回路３７０は、測定回路３６０による受信信号のレベルの測定を開始して、タイミングＴＭ７で測定値を確定してそれに基づいて精密なゲインを決定し、高周波ＩＣ２００に対してＤＣオフセットキャンセル制御信号ＯＣＳ１とともにゲイン設定コードＧＳ０〜ＧＳ２，ＧＳ１０〜ＧＳ１４を含む制御データＷＤ１，ＷＤ２を送る。これにより、ロウノイズアンプ２２１とＩＦアンプ２２２と高利得増幅部２４０ａ，２４０ｂの各段のアンプＰＧＡ１，ＰＧＡ２，ＰＧＡ３のゲインが精密に設定される。これが図１２のロングシンボル期間Ｔｆ２の信号を受信している間に行なわれる。また、このとき第２制御データＷＤ２内の３段目のアンプＰＧＡ３のキャリブレーションを指示するビットＣＡＬが“１”（＝キャリブレーション実行）とされることにより、３段目のアンプＰＧＡ３のオフセットキャンセル動作がリアルタイムで実行される。
【００８１】
なお、図１２において、ショートシンボル期間Ｔｆ１（８μｓ）およびその後のロングシンボル期間Ｔｆ２（８μｓ）は共通のパケットヘッドの部分で、このヘッド部とその後のガードインターバル領域ＧＩ１とシグナル領域ＳＩＧＮＡＬとからなるシンボル期間Ｔｆ３（４μｓ）はどのパケットにも必ず存在する。一方、シンボル期間Ｔｆ３の後に続くガードインターバル領域ＧＩ１とデータ領域Ｄａｔａとからなるシンボル期間（４μｓ）Ｔｆ４，Ｔｆ５……はパケットの仕様により異なるデータ部である。
【００８２】
本実施例の高周波ＩＣ２００およびベースバンドＬＳＩ３００は、ゲイン設定を受信動作開始時の極めて短い時間内行なわなくてはならないため、システム制御回路３７０からゲイン制御回路２５１へのゲイン設定のための制御データＷＤの伝送をパラレルデータ伝送で行なうようにする一方、外部端子数を減らすためシステム制御回路３７０から高周波ＩＣ２００に対して供給するアンプの利得等を設定するための制御データＷＤを５ビットとしている。そのため、１つの制御データですべての回路の利得を指定するのは困難である。そこで、制御データをＷＤ１とＷＤ２の２つに分けて設定を行なうように構成されている。
【００８３】
図１３には、本実施例における制御データＷＤ１とＷＤ２の構成例が示されている。制御データＷＤ１は、ロウノイズアンプ２２１のゲインを指定するビットＧＬＮＡと、ＩＦアンプ２２２のゲインを指定するビットＧＩＦと、高利得増幅部２４０ａ，２４０ｂの１段目と２段目のアンプＰＧＡ１，ＰＧＡ２のゲインを指定するビットＧＳ０，ＧＳ１，ＧＳ２の５ビットからなる。
【００８４】
一方、制御データＷＤ２は、高利得増幅部２４０ａ，２４０ｂの３段目のアンプＰＧＡ３のＤＣオフセットキャンセル動作を実行するか否か指定するビットＣＡＬと、３段目のアンプＰＧＡ３のゲインを指定するビットＧＳ１０，ＧＳ１１，ＧＳ１２，ＧＳ１３の５ビットからなる。ロウノイズアンプ２２１のゲインを指定するビットＧＬＮＡと、ＩＦアンプ２２２のゲインを指定するビットＧＩＦは１ビットであるので、ロウノイズアンプ２２１とＩＦアンプ２２２はゲインの切替えが２段階で行なわれる。
【００８５】
図１１（Ａ）のゲイン粗設定の期間とゲイン精密設定の期間の部分を拡大して示す図１１（Ｂ），（Ｃ）のように、それぞれ２つの制御データＷＤ１とＷＤ２が供給される。ただし、ゲイン粗設定の期間（Ｂ）で送られる制御データＷＤ２はビットＣＡＬが“０”とされる。これにより、高周波ＩＣ２００の制御回路２５２は、高利得増幅部２４０ａ，２４０ｂの３段目のアンプＰＧＡ３のＤＣオフセットキャンセル動作を実行しないとともに、制御データＷＤ２内のビットＧＳ１０，ＧＳ１１，ＧＳ１２，ＧＳ１３によって、３段目のアンプＰＧＡ３のゲインを例えば０ｄＢとするようなゲイン制御信号をアンプＰＧＡ３へ与えるように動作する。制御回路２５２は、ビットＣＡＬが“０”とされた場合には、ゲイン設定ビットＧＳ１０〜ＧＳ１３の如何にかかわらず３段目のアンプＰＧＡ３のゲインを例えば０ｄＢとするようなゲイン制御信号をアンプＰＧＡ３へ与えるようにしても良い。
【００８６】
一方、ゲイン精密設定の期間（Ｃ）で送られる制御データＷＤ２はビットＣＡＬが“１”とされる。これにより、高周波ＩＣ２００の制御回路２５２は、高利得増幅部２４０ａ，２４０ｂの３段目のアンプＰＧＡ３のオフセットキャンセル動作をクロックＣＬＫに同期して実行する。そのため、ゲイン粗設定の期間（Ｂ）にベースバンドＬＳＩ３００のシステム制御回路３７０から高周波ＩＣ２００の制御回路２５２へ送られるクロックＣＬＫは図１１（Ｂ）のように２パルスであるのに対し、ゲイン精密設定の期間（Ｃ）に制御回路２５２へ送られるクロックＣＬＫのパルス数は、図１１（Ｃ）のようにゲイン粗設定の期間（Ｂ）のパルス数よりも多くされる。
【００８７】
次に、上記制御データＷＤ１とＷＤ２によるゲイン粗設定とゲイン精密設定の具体的なやり方について説明する。
本実施例の高周波ＩＣ２００においては、前述したように高利得増幅部２４０ａ，２４０ｂの１段目と２段目のアンプＰＧＡ１，ＰＧＡ２は４段階にゲインが切替え可能で、３段目のアンプＰＧＡ３は１３段階にゲインが切替え可能である。従って、トータルで２０８（＝４×４×１３）通りのゲイン設定が可能である。しかし、高利得増幅部２４０ａ，２４０ｂ全体でそれぞれあるゲインを実現する場合、設定可能な最大ゲインと最小ゲインを除くと３段の各アンプへの利得の配分の仕方は１通りではなく複数通りある。例えば、トータル２４ｄＢは、０＋１２＋１２、６＋６＋１２、６＋１２＋６、１２＋１２＋６などいずれの配分でも得られる。
【００８８】
従って、全ての利得配分のいずれをも選択できるように使用とすると選択コードのビット数が多くなるが、選択の自由度を下げてやれば選択コードのビット数を少なくすることができる。選択の自由度を下げ方としては、例えばいずれか一つのアンプのみで得ることができる最大利得を回路全体で実現できれば良いような場合に、一つのアンプに所望の利得のすべてを持たせるようにするのは特性上あまり有利でなく、消費電力が大きくなったり通信品質が下がったりするおそれがある。
【００８９】
また、図６に示されているように複数のロウパスフィルタＬＰＦと可変利得アンプＰＧＡとが交互に接続された回路においては、一般的には、同じ増幅率を実現する場合、後段のアンプへのゲイン配分を多くすると前段のアンプのＮＦ（ノイズ・フィギュア）によるノイズが出力信号に大きく現われるため、ＮＦの点からは前段のアンプへのゲイン配分を多くするのが望ましい。しかし、使用環境によっては妨害波が強い場合があり、そのような場合には後段のアンプにより大きな利得を与えた方が、通信品質が良くなることが多い。
【００９０】
また、一般に、受信信号レベルが大きくて高利得増幅回路における利得をあまり高くする必要がない場合には、妨害波の相対レベルが小さいことが多いので、ＮＦによるノイズの抑制を優先させる利得配分に固定するようにしても構わないと考えられる。そこで、本実施例のシステムでは、１段目と２段目のアンプＰＧＡ１，ＰＧＡ２および３段目のアンプＰＧＡ３に関して、次の図１４および図１５のような利得配分のみ選択されるように、制御コードＧＳ０〜ＧＳ２およびＧＳ１０〜ＧＳ１３とそれをデコードするデコーダＤＥＣ（図１の制御回路２５１内）で実現可能にした。
【００９１】
図１４より、アンプＰＧＡ１とＰＧＡ２で同一の利得になる利得配分が２つあるのは合計利得が＋３０ｄＢの場合（ｂ欄およびｃ欄）のみで、他は１通りのみとされている。つまり、同一の利得を実現する利得配分の数が少なくなり自由度が制限されている。４段階に利得可変な２つのアンプの利得の組み合わせは全部で１６通りであるので、すべての利得配分を選択できるようにするには制御コードは４ビット必要である。これに対し、本実施例では、上記のように選択可能な利得配分の数を制限することにより、制御コードのビット数が３ビットで済むようになる。これに応じて制御コードＧＳ０をデコードするデコーダＤＥＣも不要なゲイン選択信号ＳＣ１〜ＳＣ４を出力しないように構成することができる。
【００９２】
また、図１４に示されている利得配分のうち、ｂ欄とｅ欄とｇ欄は後段ＰＧＡ２よりも前段のＰＧＡ１の利得の方が大きくなっているので、ＮＦによるノイズの抑制つまりＮＦ確保を優先した利得配分であることが分かる。一方、図１４のｃ欄は前段ＰＧＡ１よりも後段のＰＧＡ２の利得の方が大きくなっているので、妨害波抑圧を優先した利得配分であることが分かる。このように、本実施例では、全体としてＮＦ確保を優先した利得配分の方が多くなっている。これは、使用環境によっては妨害波がないもしくは小さい場合があるのに対して、ＮＦによるノイズはいつでも問題になるためである。
【００９３】
さらに、本実施例では、図１４に示されているように、アンプＰＧＡ１とＰＧＡ２で同一の利得になる利得配分が２つあるのは合計利得を＋３０ｄＢのように高くしたい場合（受信信号レベルが小さい場合）のみとされていることが分かる。これは、一般に、受信信号レベルが大きくて高利得増幅回路における利得をあまり高くする必要がない場合には、妨害波の相対レベルが小さいことが多いので、＋２４ｄＢ以下ではＮＦ確保を優先させる利得配分に固定することにより、特性上あまり意味のない利得配分を選択範囲から外すことができ、これにより制御コードのビット数を減らすことができるためである。
【００９４】
受信信号のレベルを測定した結果、アンプＰＧＡ１とＰＧＡ２の合計利得を＋３０ｄＢに設定する場合にも先ずＮＦ確保を優先させる利得配分（ｂ欄）を選択し、その利得配分で受信信号を増幅した結果、ベースバンドＬＳＩのシステム制御回路３７０がＣＲＣコードのチェック結果等からデータエラーが多いと判定した場合に妨害波抑圧を優先させる利得配分（ｃ欄）を選択するように制御プログラムを構成しても良い。
【００９５】
図１６には、システム制御回路３７０による利得配分の設定の仕方の一例を示す。システム制御回路３７０は、ステップＳ１１でパケットを受信した後、データエラーが多いか否か判定する（ステップＳ１２）。そして、データエラーが少ないと判定した場合にはステップＳ１３へ移行して現在の利得配分設定を維持し、データエラーが多いと判定した場合にはステップＳ１４へ移行して現在の利得配分がＮＦ確保優先の時は妨害波抑圧優先の利得配分に、また現在の利得配分が妨害波抑圧優先の利得配分の時はＮＦ確保優先の利得配分にそれぞれ設定を変更する。図１６のような制御手順に従う場合には、エラーが多い時は直ちに利得配分が切り替わるので、必ずしも最初の設定でＮＦ確保優先の利得配分を選択する必要はなく、初期設定を妨害波抑圧優先の利得配分にしておくようにしてもよい。
【００９６】
高利得増幅部２４０ａ，２４０ｂの３段目のアンプＰＧＡ３は、図１５に示されているように４ビットの制御コードＧＳ１０〜ＧＳ１３で１３段階のゲインのいずれかを選択できるようにされている。４ビットのコードで選択可能な最大段階は１６であるので、この実施例では、特に制限されないが、余分なコードの組み合わせ（下の４つ）は−６ｄＢを選択するようにされている。１つのゲインには１つのコードのみ対応させ、それ以外のコードは無効コードとして扱うように構成することも可能である。
【００９７】
図１４に示されているＰＧＡ１とＰＧＡ２の利得配分と図１５に示されているＰＧＡ３の利得の組合せによって高利得増幅部２４０ａ，２４０ｂ全体としてのゲインが設定されることになるが、ＰＧＡ１とＰＧＡ２の利得配分とＰＧＡ３の利得の組合せもすべて実現可能にせずに、実現不能な組合せを設けるようにしても良い。
【００９８】
図１の補正回路３４１および３４２におけるゲイン補正とＤＣオフセット補正に使用される補正値はシステム制御回路３７０内のメモリ３７３にテーブルデータとして格納されるので、ＰＧＡ１とＰＧＡ２の利得配分とＰＧＡ３の利得との組合せの数が多いと、補正値の数もそれだけ多くなってより多くの記憶領域を必要とするので、実現不能な組合せを設けることによりメモリの記憶容量を減らすことができるという利点がある。
【００９９】
図１８には、ＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムを構成する高周波ＩＣ２００およびベースバンドＬＳＩ３００を機能ブロックで表わしたものが示されている。
【０１００】
高周波ＩＣ２００は、アンテナ１００より受信した信号を直交復調するとともに周波数の低いベースバンド信号に変換する復調器＆ダウンコンバート回路２３２と、ベースバンドＬＳＩ３００より供給される送信用ベースバンド信号を直交変調するとともに周波数の高いＲＦ信号に変換しアンテナ１００より送信させる変調器＆アップコンバート回路２３３を有する。
【０１０１】
ベースバンドＬＳＩ３００は、送信データに伝送誤りを訂正するためのＣＲＣコードを付加するＦＥＣエンコーダ３８１、連続する送信データのうち隣同士のデータを隣接する副搬送波（サブキャリア）に配置しないようにするインタリーブ処理や送信データを変調信号の各シンボルに対応付けるマッピング処理を行なうインタリーブ＆マッピング処理回路３８２、周波数軸情報を時間軸情報に変換するためのＩＦＦＴ（逆高速フーリエ変換）回路３８３、各シンボル間に時間的な緩衝領域（ガード・インターバル）を挿入するガード・インターバル挿入回路３８４、ディジタル信号をアナログベースバンド信号に変換するＤＡ変換回路３１２、復調された受信ベースバンド信号（アナログ信号）をディジタル信号に変換するＡＤ変換回路３１１、受信信号からガード・インターバルを除去するガード・インターバル除去回路３８５、時間軸情報を周波数軸情報に変換するためのＦＦＴ（高速フーリエ変換）回路３８６、インタリーブ＆マッピング処理回路３８２と逆の処理を行なうデマッピング＆デインタリーブ回路３８７、復元されたＣＲＣコードを用いて受信データの誤りを訂正するＦＥＣデコーダ回路３８８、チップ全体を制御するシステム制御回路３７０などを備える。
【０１０２】
ＯＦＤＭ変調では、多数の副搬送波を用い全搬送波に対して逆フーリエ変換で一括して変調処理を行なうが、伝送中、特定の周波数帯域に発生する雑音波は送信データにバースト誤りを生じさせるので、この特定周波数帯の雑音波によるバースト誤りを回避するため、上記インタリーブ＆マッピング処理回路３８２において、連続する送信データのうち隣同士のデータを隣接する副搬送波に配置しないようにするインタリーブ処理が行なわれる。
【０１０３】
また、高いビルなどの障害物が多い都会ではビル壁面の反射などによりマルチパスが発生し受信信号は遅延時間の異なる複数の信号（いわゆるゴースト）が加算された信号になるため、上記ガード・インターバル挿入回路３８４において、送信信号の各有効シンボル間に１シンボル信号の末尾の部分を緩衝領域として付け加える処理が行なわれる。
【０１０４】
本実施例のベースバンドＬＳＩ３００においては、ＦＥＣデコーダ回路３８８における受信データの誤り訂正処理により訂正が行なわれたビット数や訂正不能なデータであったことを示す信号がシステム制御回路３７０に供給されるようにされており、システム制御回路３７０はＦＥＣデコーダ回路３８８におけるエラー訂正処理結果に基づいて、前述した利得配分の設定の切替えを行なう否かの判定（図１６のステップＳ１２）を行なう。
【０１０５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、高周波ＩＣ２００に、受信系回路のゲインを制御するための制御回路２５１とチップ全体の制御を行なうための制御回路２５２とを別個に設けているが、これらの制御回路は一体の回路として構成することも可能である。その場合、制御回路２５２へ制御データ（コマンド）をシリアル伝送で与える代わりに制御回路２５１と同様に例えば５ビットのようなパラレルデータとして与えることも可能である。
【０１０６】
また、前記実施例では、利得制御増幅回路ＰＡＧ１〜ＰＧＡ３の可変利得アンプをそれぞれ互いにゲインが異なる複数の固定ゲインアンプにより構成しているが、ゲインを連続的に変化可能なアンプを用いるように構成しても良い。その場合、ゲイン設定コードＧＳ０〜ＧＳ２，ＧＳ１０〜ＧＳ１３をデコードするデコーダとしてアナログ電圧を出力するものあるいはデコーダの後段にＤＡ変換回路を設けるようにするのが良い。
【０１０７】
さらに、前記実施例では、利得制御増幅回路ＰＡＧ１，ＰＧＡ２のオフセットキャンセル値を記憶する記憶回路２４２を高周波ＩＣ２００に設けているが、ベースバンドＬＳＩ３００内のメモリ３７２や３７３に記憶するようにしても良い。また、その場合、利得制御増幅回路ＰＡＧ１，ＰＧＡ２には、ＤＡ変換器ＤＡＣと加算器ＡＤＤとオフセットキャンセル値を保持するラッチ回路を設け、アンプのＤＣオフセットを検出するためのＡＤ変換器ＡＤＣとオフセットキャンセル制御回路２４１と記憶回路２４２を省略するように構成することができる。さらに、ベースバンドＬＳＩ３００などチップ外部の装置から利得制御増幅回路ＰＡＧ１，ＰＧＡ２のオフセットキャンセル値を与える場合、利得制御増幅回路ＰＡＧ１，ＰＧＡ２のＤＣオフセットを測定せずに、見込み値として与えるように構成しても良い。
【０１０８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である無線ＬＡＮシステムとそれを構成する高周波ＩＣおよびベースバンドＬＳＩに適用した場合について説明したが、本発明はそれに限定されるものでなく例えばＷ−ＣＤＭＡ方式その他の携帯電話器のような無線通信システムとそれを構成する高周波ＩＣおよびベースバンドＬＳＩに適用することが可能である。
【０１０９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ビット数の少ない制御コードで比較的自由度の高い利得配分が可能な高利得増幅回路を有するとともに外部端子数の比較的少ない通信用半導体集積回路（高周波ＩＣ）を実現することができる。
【０１１０】
また、Ｉ信号とＱ信号を増幅する高利得増幅部の総和の利得と可変利得アンプの利得の組み合わせとの対応を示すテーブルデータを格納する記憶回路の記憶容量を小さくすることができる信号処理用半導体集積回路（ベースバンドＬＳＩ）を実現することができる。
【０１１１】
さらに、使用環境に応じてＮＦによるノイズの抑制を優先させたり妨害波の抑制を優先させたりすることにより、通信品質を向上させることができる無線通信システムを実現することができるようになるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適な無線通信システムを構成する高周波ＩＣとベースバンドＬＳＩの構成例を示すブロック図である。
【図２】（Ａ）は第１信号レベル測定回路２８０の構成例を示すブロック図、（Ｂ）は第２信号レベル測定回路３６０の構成例を示すブロック図である。
【図３】実施例のベースバンドＬＳＩに内蔵されるＤＣオフセットおよびゲインの補正回路の具体的な回路例を示す回路図である。
【図４】実施例の第１信号レベル測定回路の入力信号のレベルと出力電圧との関係を示す特性図である。
【図５】平均フィルタの構成例を示すブロック図である。
【図６】（Ａ）は高周波ＩＣに内蔵される高利得増幅部の構成を示すブロック構成図、（Ｂ）は高利得増幅部における各部の信号の周波数成分のレベル分布を示す説明図である。
【図７】実施例の高利得増幅部を構成する可変利得増幅回路の構成例を示すブロック図である。
【図８】可変利得増幅回路の構成例を示す回路構成図である。
【図９】ベースバンドＬＳＩに内蔵される制御回路の構成例を示すブロック図である。
【図１０】ベースバンドＬＳＩに内蔵される制御回路による受信動作処理の手順の一例を示すフローチャートである。
【図１１】（Ａ）は実施例の高周波ＩＣとベースバンドＬＳＩとを適用した無線通信システムにおける各種信号のタイミングを示すタイミングチャート、（Ｂ），（Ｃ）は（Ａ）における粗設定期間Ｂおよび精密設定期間Ｃを拡大して示すタイミングチャートである。
【図１２】ＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮのパケットの構成例を示す説明図である。
【図１３】実施例の高周波ＩＣとベースバンドＬＳＩとを適用した無線通信システムにおけるベースバンドＬＳＩから高周波ＩＣへ供給される制御データの構成例を示す説明図である。
【図１４】ベースバンドＬＳＩから高周波ＩＣへ供給される制御データのゲイン設定コードとＰＧＡ１，ＰＧＡ２のゲインおよびトータルのゲインとの関係を示すコード説明図である。
【図１５】ベースバンドＬＳＩから高周波ＩＣへ供給される制御データのゲイン設定コードとＰＧＡ３のゲインとの関係を示すコード説明図である。
【図１６】ベースバンドＬＳＩに内蔵される制御回路による利得配分設定の手順の一例を示すフローチャートである。
【図１７】ＤＡ変換回路の出力をＤＦＴ解析した結果を、横軸に正規化周端数をとって表わした周波数特性図である。
【図１８】本発明を適用して好適なＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムの構成例を示すブロック図である。
【符号の説明】
１００ アンテナ
１１０ 送受信切替え用スイッチ
１２０ バンドパスフィルタ
１３０ パワーアンプ
２００ 高周波ＩＣ
２２１ ロウノイズアンプ
２２２ ＩＦアンプ
２３１ アップコンバータ
２３２ 復調用ミキサ
２３３ 変調用ミキサ
２３４ アップコンバータ
２４１ 高利得増幅部
２５１ ゲイン制御回路
２５２ 制御回路
２６１ ロウパスフィルタ
２７１，２７２ セレクタ
２８０ 第１レベル測定回路
３００ ベースバンドＬＳＩ
３１１ ＡＤ変換回路
３１２ ＤＡ変換回路
３６０ 第２レベル測定回路
３７０ 制御回路

Claims (13)

1. 互いに位相が９０度異なる２つの直交信号と受信信号とを合成して基本波に対し同相成分のＩ信号および直交成分のＱ信号を復調する復調回路と、該復調回路により復調されたＩ信号を所望のレベルに増幅する利得制御可能な第１の増幅回路と、上記復調回路により復調されたＱ信号を所望のレベルに増幅する利得制御可能な第２の増幅回路とを備えた通信用半導体集積回路であって、
   上記第１および第２の増幅回路のそれぞれは、それぞれが交互に多段接続された複数のロウパスフィルタと複数の可変利得アンプを有し、上記複数の可変利得アンプの利得の総和により所望のレベルに増幅した信号を出力し、上記複数の可変利得アンプの取り得る利得配分組み合わせの数が、理論的に可能なすべての組み合わせ数よりも少ないようにされていることを特徴とする通信用半導体集積回路。
2. 前記第１および第２の増幅回路の取り得る利得配分の組み合わせは、総和の利得が所定の範囲では、後段の可変利得アンプの利得よりも前段の可変利得アンプの利得の方が大きいか等しいことを特徴とする請求項１に記載の通信用半導体集積回路。
3. 前記第１および第２の増幅回路の取り得る利得配分の組み合わせは、総和の利得が前記所定の範囲よりも大きい範囲では、同一の総和利得に対応して、後段の可変利得アンプの利得よりも前段の可変利得アンプの利得の方が大きい第１の設定状態と、前段の可変利得アンプの利得よりも後段の可変利得アンプの利得の方が大きい第２の設定状態があることを特徴とする請求項１または２に記載の通信用半導体集積回路。
4. 前記可変利得アンプは、それぞれ互いに利得が異なる複数の固定利得アンプとこれらの固定利得アンプの中から１つを選択して増幅すべきＩ信号またはＱ信号を供給する切替え手段とを有することを特徴とする請求項１〜３のいずれかに記載の通信用半導体集積回路。
5. 外部から供給される利得設定用の制御コードをデコードして前記可変利得アンプの利得の制御信号を生成するデコーダを備えることを特徴とする請求項１〜４のいずれかに記載の通信用半導体集積回路。
6. 前記可変利得アンプは、それぞれ互いに利得が異なる複数の固定利得アンプとこれらの固定利得アンプの中から１つを選択して増幅すべきＩ信号またはＱ信号を供給する切替え手段とを有し、外部から供給される利得設定用の制御コードをデコードして前記切替え手段を切り替えて使用する可変利得アンプを選択する制御信号を生成するデコーダを備え、該デコーダは上記複数の可変利得アンプの利得配分の理論的に可能なすべての組み合わせの数よりも少ない組み合わせの利得配分に従った制御信号を生成するように構成されていることを特徴とする請求項４に記載の通信用半導体集積回路。
7. 外部から複数ビット並列に供給される前記利得設定用制御コードを受ける複数の外部端子を備えることを特徴とする請求項５または６に記載の通信用半導体集積回路。
8. 請求項３に記載の通信用半導体集積回路で復調、増幅されたＩ信号およびＱ信号を受けて受信データを復元する処理を行なうとともに、前記第１および第２の増幅回路の取り得る利得配分の組み合わせを指定する利得設定用の制御コードを前記通信用半導体集積回路へ供給する信号処理用半導体集積回路であって、
   前記第１の設定状態または第２の設定状態を指定する制御コードを送って前記第１および第２の増幅回路の利得を設定し、この設定で増幅されたＩ信号およびＱ信号に基づいて受信状態を判定し、判定結果に応じて当該設定状態を維持する制御コードまたは設定を変更する制御コードを送ることを特徴とする信号処理用半導体集積回路。
9. 前記復元された受信データの誤りを検査するエラー検査回路を備え、該エラー検査回路から出力される信号に基づいて前記受信状態の判定を行なうように構成されていることを特徴とする請求項８に記載の信号処理用半導体集積回路。
10. 前記第１および第２の増幅回路に設定すべき総和の利得と、前記第１および第２の増幅回路を構成する複数の可変利得アンプの利得の組み合わせとの対応を示すテーブルデータが格納された記憶回路を備えることを特徴とする請求項８または９に記載の信号処理用半導体集積回路。
11. 互いに位相が９０度異なる２つの直交信号と受信信号とを合成して基本波に対し同相成分のＩ信号および直交成分のＱ信号を復調する復調回路と、該復調回路により復調されたＩ信号を所望のレベルに増幅する利得制御可能な第１の増幅回路と、上記復調回路により復調されたＱ信号を所望のレベルに増幅する利得制御可能な第２の増幅回路とを備え、上記第１および第２の増幅回路のそれぞれは、それぞれが交互に多段接続された複数のロウパスフィルタと複数の可変利得アンプを有し、上記複数の可変利得アンプの利得の総和により所望のレベルに増幅した信号を出力し、上記複数の可変利得アンプの利得の理論的に可能なすべての組み合わせよりも少ない組み合わせのみ取り得るように構成されてなる通信用半導体集積回路と、
    前記通信用半導体集積回路で復調、増幅されたＩ信号およびＱ信号を受けてベースバンド処理を行なうとともに、前記第１および第２の増幅回路の取り得る利得の組み合わせを指定する利得設定用の制御コードを前記通信用半導体集積回路へ供給する信号処理用半導体集積回路と、
    を有する無線通信システム。
12. 前記信号処理用半導体集積回路から前記通信用半導体集積回路へ供給される前記制御コードが、複数ビット並列に供給されるように構成されていることを特徴とする請求項１１に記載の無線通信システム。
13. 前記通信用半導体集積回路は前記信号処理用半導体集積回路から供給される前記制御コードをデコードして前記可変利得アンプの利得の制御信号を生成するデコーダを備え、
    前記信号処理用半導体集積回路は、前記第１および第２の増幅回路に設定すべき総和の利得と、前記第１および第２の増幅回路を構成する複数の可変利得アンプの利得の組み合わせとの対応を示すテーブルデータが格納された記憶回路を備えることを特徴とする請求項１１または１２に記載の無線通信システム。

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