JP2005012053A - Semiconductor device for electric power - Google Patents

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公一 杉山
Tomoki Inoue
智樹 井上
Hideaki Ninomiya
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device for electric power that prevents an oscillation phenomenon, unstable operation such as internal current concentration or the like, and the generation of noise accompaied with sharp voltage change or the like. <P>SOLUTION: In an IGBT module 10c, a sense emitter terminal 15 is connected to an emitter terminal 15 through a connecting conductor, resulting in a stable emitter potential. Thus, an oscillation phenomenon, unstable operation such as internal current concentration, and the generation of noise accompanied with sharp voltage change are prevented. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は電力用半導体装置に関する。
【０００２】
【従来の技術】
電力用として用いられる絶縁ゲート型半導体素子である絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の高電圧化、電流の大容量化が進められている。これらの電力用半導体装置で使用する電流は数百Ａ以上と大きく、このような大電流の制御を一つの素子及びそれに対応した３端子によって実現しようとすると、発熱量が大きくなる。そこで、発熱量を抑えるため、複数のＩＧＢＴチップとそれに対応した３端子の複数組を設けることによりモジュール化した半導体装置が用いられている。
【０００３】
この場合、ＩＧＢＴを主とする複数の半導体チップはセラミック等からなる絶縁基板上に搭載され、コレクタ電極、エミッタ電極及びゲート電極は絶縁基板上に形成された配線パターンに半田付け、あるいは、ワイヤボンディングなどにより接続されている。さらに、このような配線パターンには半導体装置の外部との接続のために、電極端子群としてコレクタ端子、エミッタ端子、ゲート端子、センスエミッタ端子がそれぞれ接続されている。特に、大容量のマルチチップモジュールにおいては、複数の電極端子群を備えている。このため、絶縁基板の上方に基板等を設け、制御端子であるゲート端子及びセンスエミッタ端子を絶縁基板上に搭載されたすべての半導体チップと接続する。（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１１−３５６０５８号公報（第８頁、図１）
【０００５】
【発明が解決しようとする課題】
上述のような電力用半導体装置では、ボンディングワイヤ、配線パターン、電極端子に浮遊インダクタンスが存在する。また、複数の電極端子を電力用半導体装置の外部においてブスバーなどで接続して使用する。このため、エミッタ側ブスバー、エミッタ端子、配線パターン、センスエミッタ端子で形成されるループ回路内に存在する浮遊インダクタンスが大きく、上記のループ回路で発振現象が生じやすいという問題があった。
【０００６】
また、外部との接続において、それぞれの電極端子間での浮遊インダクタンスが異なる場合、一部の素子や半導体チップに電流が集中し、素子破壊や、半導体チップでのクラック発生が生じるという問題があった。また、上記の発振や電流集中が発生した場合、ゲート基板上のセンスエミッタ配線にも電流が発生し、同一基板上に形成されているゲート配線に誘導を生じ、そのモジュール内の素子の動作が不安定になるという問題もあった。
【０００７】
本発明はこのような事情に鑑みてなされたもので、その目的は、安定したセンスエミッタ電位を得ることにより、発振現象、内部電流集中などの不安定動作や、急峻な電圧変化などに伴うノイズの発生を抑制した電力用半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の課題を解決するため、本発明は、電力用半導体装置として、ベース基板を有する外囲器と、前記ベース基板上に配置され、表面に配線パターンが形成された絶縁基板と、前記絶縁基板と距離をおいて対向するゲート基板と、
前記絶縁基板上に配置され、前記配線パターンに接続された複数の半導体素子と、前記配線パターンを介して前記半導体素子に接続され、かつ、外部接続端子となるゲート端子、複数のコレクタ端子、複数のエミッタ端子及びセンスエミッタ端子とを具備し、前記センスエミッタ端子と前記複数のエミッタ端子とを接続していることを特徴とする。
【０００９】
本発明によれば、半導体素子における安定したセンスエミッタ電位を得ることにより、発振現象、内部電流集中などの不安定動作や、急峻な電圧変化などに伴うノイズの発生を抑制した電力用半導体装置を提供できる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【００１１】
（第１の実施の形態）
本発明による電力用半導体装置の第１の実施の形態について図１乃至図６を用いて説明する。
【００１２】
本実施の形態における電力用半導体装置を構成する半導体素子であるＩＧＢＴを複数個並列に接続し、モジュール化した場合についての等価回路を図１に示す。ＩＧＢＴ１０はゲート電極１０ａによってコレクタ電流を制御されており、それぞれのゲート電極１０ａがゲート端子１１に接続され、ＩＧＢＴモジュール１０ｃとして構成されている。また、ゲート端子１１は外部に接続されている。
【００１３】
エミッタ端子１２とコレクタ端子１３との間には、コレクタ端子１３のインダクタンスＬ１、ＩＧＢＴ１０とコレクタ端子１３とを接続するコレクタ配線パターンのインダクタンスＬ２、ＩＧＢＴ１０のエミッタ電極１０ｂとエミッタ配線パターンを接続するボンディング用のワイヤのインダクタンスＬ３、エミッタ配線パターンのインダクタンスＬ２ａ、センスエミッタ端子とエミッタ端子とのインダクタンスＬ４ａ及び接続端子のインダクタンスＬ４等の浮遊インダクタンスが存在する。
【００１４】
ＩＧＢＴモジュール１０ｃの制御系を構成するために、ゲート端子１１と共に、センスエミッタ端子１４が設けられており、このセンスエミッタ端子１４はエミッタ端子１２に接続されている。従って、センスエミッタ端子１４とエミッタ端子１２との間の端子間のインダクタンスは小さい。ゲート端子１１及びセンスエミッタ端子１４はＩＧＢＴモジュール１０ｃに対して共通に、エミッタ端子１２及びコレクタ端子１３はＩＧＢＴ１０に対してそれぞれ個別に設けられている。
【００１５】
また、エミッタ端子１２を外部に接続したとき、センスエミッタ端子１４とエミッタ端子１２との間にループ回路が形成される。端子１２、１４間の浮遊インダクタンスＬ４ａが大きいと、発振現象が生じやすくなるが、本実施の形態においては、センスエミッタ端子１４をそれぞれのエミッタ端子１２に接続しており、ループ回路における浮遊インダクタンスＬ４ａはエミッタ端子１２の一部分だけであり、十分に小さいことを本実施の形態の特徴としている。
【００１６】
また、ＩＧＢＴ１０とセンスエミッタ端子１４間の浮遊インダクタンスはスイッチング時における急峻な電流変化、電圧変化を抑制する効果がある。本実施の形態においては、ワイヤのインダクタンス、配線パターンのインダクタンス及びエミッタ端子の一部のインダクタンスが存在するため、その効果も大きなものになっている。
【００１７】
図１に示したＩＧＢＴを搭載する電力用半導体装置３０の斜視図を図２に示す。この電力用半導体装置３０は、ベース基板３１を底部とする外囲器（図ではベース基板３１以外は図示しない）に囲まれている。ベース基板３１上にはセラミック基板３２が配置され、その上に、後で述べるＩＧＢＴ等の半導体素子が複数個及び配線パターンが形成されている。
【００１８】
ゲート基板３３にはゲート端子３４が接続されている。ゲート基板３３とセラミック基板３２との間には配線脚部３７が設けられ、配線脚部３７はゲート基板３３とセラミック基板３２上のゲート配線パターンに接続されている。エミッタ端子３５は接続導体３５ａによってそれぞれ接続されている。センスエミッタ端子３８は接続導体３５ａを介してエミッタ端子３５と接続されている。また、それぞれの端子３４，３５，３６，３８の先端部分は外部の端子と接続できるように、図示しない外囲器の外側に配置されている。
【００１９】
次に、図２に示した電力用半導体装置の各部分の詳細について、図３乃至図６を用いて説明する。図３はベース基板３１の上に配置されたセラミック基板３２の平面的な模式図である。セラミック基板３２上にはコレクタ配線パターン４０ｂ、４０ｂ´が形成されている。ＩＧＢＴ４１はチップとして形成されており、コレクタ配線パターン４０ｂ、４０ｂ´上にＩＧＢＴチップ４１等の半導体素子が複数個実装されている。
【００２０】
また、セラミック基板３２上には、エミッタ配線パターン４１ｂ、４１ｂ´とゲート配線パターン４１ｃ、４１ｃ´が形成されている。これらの配線パターンはＩＧＢＴチップ４１の電極と、それぞれワイヤ４１ａ、４１ａ´のボンディングによって接続されている。ゲート配線パターン上の電極４２、４２´には、図示しないゲート配線脚部が接続されている。一方、エミッタ配線パターン上の電極４３、４３´には、図示しないエミッタ端子が、また、コレクタ配線パターン上の電極４４、４４´には、図示しないコレクタ端子がそれぞれ接続されている。
【００２１】
図４はエミッタ端子３５及びコレクタ端子３６を示す斜視図である。各端子の脚部５１には応力緩和のため、屈曲部５１ａが設けられている。エミッタ端子３５とコレクタ端子３６においては、相互インダクタンスを利用して半導体装置全体のインダクタンスを低減するため、電流が近接して並列にそれぞれ逆方向に流れるように成形及び配置されている。
【００２２】
図５は接続導体３５ａが複数のエミッタ端子３５に接続している様子を示す斜視図である。接続導体３５ａを屈曲部５１ａよりも上部に設けことにより、エミッタ端子３５の屈曲部５１ａと図示しないコレクタ端子の屈曲部において、等しい値の電流が逆方向に流れるようにできる。
【００２３】
以上の斜視図及び模式図で示した本実施の形態での電力用半導体装置における各部分の接続状態を示す断面の模式図を図６に示す。ベース基板３１の上にセラミック基板３２が配置され、図示しないＩＧＢＴチップ及び配線パターン等が形成されている。エミッタ端子３５は低抵抗でかつ低インダクタンスの接続導体３５ａによって接続されており、更に、その脚部はそれぞれセラミック基板３２における図示しないエミッタ配線パターンに接続されている。
【００２４】
ゲート端子３４はゲート基板３３から配線脚部３７を介してセラミック基板３２の上の図示しないゲート配線パターンに接続している。センスエミッタ端子３８は接続導体３５ａに接続している。特に大型の電力用半導体装置では、接続導体３５ａに電位分布が生じる可能性があり、センスエミッタ端子３８は接続導体３５の中央付近に接続することが好ましい。全体は外囲器７１によって保護され、外囲器７１の上部からそれぞれの端子が外部にでている。
【００２５】
本実施の形態によれば、エミッタ端子３５と接続導体３５ａとを接続することにより、エミッタ配線パターン上の電極の接続によらず、一部の半導体チップに電流が集中することを防止することができる。
【００２６】
また、センスエミッタ端子３８とエミッタ端子３５との間に形成されている閉ループ回路の浮遊インダクタンスを低減でき、閉ループ回路における発振現象を抑えることが可能になる。これらのことにより、安定したエミッタ電位を得ることができる。
【００２７】
また、ゲート基板３３にセンスエミッタ配線を積層する必要がなくなるため、上述の発振によって、ゲート基板上のエミッタ配線に電流が発生し、同一基板上に形成されているゲート配線に誘導を生じ、そのモジュール内の素子の動作が不安定になることを防ぐことも可能である。
【００２８】
更に、ＩＧＢＴのエミッタ電極とセンスエミッタ端子間の浮遊インダクタンスが増加することにより、スイッチング動作時の急峻な電流変化及び電圧変化を抑制することができる。
【００２９】
（第２の実施の形態）
図７は本発明による第２の実施の形態における電力用半導体装置を構成する素子であるＩＧＢＴモジュールの等価回路図である。本実施の形態が第１の実施の形態と異なる部分は、第１の実施の形態に加え、コレクタ端子を低抵抗、低インダクタンスのコレクタ接続導体と接続している点である。コレクタ接続導体からセンスコレクタ端子８５を取り出し、コレクタ端子８３と接続している。
【００３０】
ＩＧＢＴモジュール８０ａのそれぞれのＩＧＢＴ８０はゲート電極８０ｂによって電流を制御されており、そのゲート端子８１が外部と接続している。エミッタ端子８２とコレクタ端子８３との間には、コレクタ端子８３のインダクタンスＬ１ａ、配線パターンのインダクタンスＬ２ｃ、ＩＧＢＴのエミッタ電極８０ｃに接続されるボンディング用のワイヤのインダクタンスＬ３ａ、接続端子のインダクタンスＬ４ｂ、センスエミッタ端子とエミッタ端子間のインダクタンスＬ４ｃ等の浮遊インダクタンスが存在する。
【００３１】
ＩＧＢＴモジュール８０ｃの制御系を構成するために、ゲート端子８１と共に、センスエミッタ端子８４が設けられており、このセンスエミッタ端子８４はエミッタ端子８２に接続されている。従って、センスエミッタ端子８４とエミッタ端子８２との間の端子間のインダクタンスは小さい。更に、コレクタ電位を出力するためのセンスコレクタ端子８５は低抵抗、低インダクタンスのコレクタ接続導体を介してコレクタ端子８３と接続している。
【００３２】
本実施の形態によれば、コレクタ端子８３も接続導体を用いて接続したことにより、コレクタ電極の外部接続によらず、一部の半導体チップに電流が集中することを防止できる。
【００３３】
センスコレクタ端子８５を更に設けることにより、制御回路用の入力信号とすると共に、センスコレクタ端子８５をコレクタ端子８３に接続することにより、コレクタ端子８３を外部接続したときに、センスコレクタ端子８５とコレクタ端子８３との間に形成されるループ回路の浮遊インダクタンスを小さくすることが可能になる。
【００３４】
（第３の実施の形態）
図８は本発明による第３の実施の形態における電力用半導体装置の各部分の接続状態を示す断面の模式図である。ベース基板９１の上にセラミック基板９２が配置され、図示しないＩＧＢＴチップ及び配線パターン等が形成されている。エミッタ端子９６は接続導体９４によって接続されており、それぞれセラミック基板９２における図示しない配線パターンに接続している。ゲート端子９５はゲート基板９３から配線脚部９５ａを介してセラミック基板９２の上の図示しない配線パターンと接続している。センスエミッタ端子９７はゲート基板上に形成された図示しないセンスエミッタ配線に接続している。更に、センスエミッタ配線はセンスエミッタ接続導体９７ａによって接続導体９４に接続している。全体は外囲器９８によって保護され、外囲器９８の上部からそれぞれの端子が外部にでている。
【００３５】
図９にゲート基板の平面的な模式図を示す。エミッタ端子９６及びコレクタ端子１０２と重なる部分には開口部１０１が存在する。ゲート基板９３には図示しないゲート配線と共に、センスエミッタ配線９７ｂが形成されている。センスエミッタ配線９７ｂはセンスエミッタ端子９７と接続している。更に、センスエミッタ配線９７ｂはセンスエミッタ接続導体９７ａによって、接続導体９４と接続している。
【００３６】
本実施の形態によれば、センスエミッタ端子９７と接続導体９４とをゲート基板９３上で接続するため、接続に対する柔軟性に富む配線が更に可能になる。即ち、センスエミッタ配線９７ｂを延長することにより、センスエミッタ端子９７の形状を複雑化することなく、その電位を接続導体９４の中央付近から取り出し、また、端子の取り出しも任意の場所に設置ができる。また、ゲート基板９３上において、ゲート配線とセンスエミッタ配線との間に、コンデンサ、電圧検出器等の部品を集積化することが可能になる。
【００３７】
また、センスエミッタ配線９７ｂはゲート基板９３の一部分を占めるにすぎず、第１の実施の形態と同様にゲート基板９３を単層の基板とすることができ、基板そのものを比較的安価に製作できる。
【００３８】
（第４の実施の形態）
図１０は本発明による電力用半導体装置の第４の実施の形態におけるＩＧＢＴを複数個並列に接続し、モジュール化した場合についての等価回路図である。本実施の形態は第２のセンスエミッタ端子１１５を取り付けていることが特徴である。
【００３９】
図１０に示すように、第１のセンスエミッタ端子１１４がエミッタ端子１１２と接続しているのに対し、第２のセンスエミッタ端子１１５はＩＧＢＴモジュール１１０ａにおける一つのＩＧＢＴ１１０と接続している。第２のセンスエミッタ端子１１５はＩＧＢＴ電流が瞬間変化する場合においても正確な半導体チップ自体のエミッタ電位を取り出すことができる。このため、保護回路の入力信号として利用することができる。
【００４０】
また、ワイヤのインダクタンスＬ３ｂ、配線パターンのインダクタンスＬ２ｅ、及び接続端子のインダクタンスＬ４ｄは第２のセンスエミッタ端子１１５と第１のセンスエミッタ端子１１４との間に存在する。第２のセンスエミッタ端子１１５と第１のセンスエミッタ端子１１４との間の電圧を測定することによって、過大な電流変化率、或いは過大な電流を検出する。この検出結果の信号を図示しない保護回路に入力することによって、放射ノイズの発生及びＩＧＢＴの破壊等を抑制する。
【００４１】
図１１は本実施の形態の電力用半導体装置の平面的な模式図である。外囲器１３０の外に複数のエミッタ端子１１２及び複数のコレクタ端子１１３が設置されている。ゲート端子１１１、第１のセンスエミッタ端子１１４及び第２のセンスエミッタ端子１１５はそれぞれ単独で端子が出ている。
【００４２】
図１２は本実施の形態の電力用半導体装置における各部分の接続状態を示す断面の模式図である。ベース基板１４１の上にセラミック基板１４２が配置され、図示しないＩＧＢＴチップ及び配線パターン等が形成されている。エミッタ端子１１２は接続導体１４４によって接続されており、それぞれセラミック基板１４２における図示しない配線パターンに接続している。
【００４３】
ゲート端子１１１はゲート基板１４３からゲート配線脚部１４５ａを介してセラミック基板１４２の上の図示しないゲート配線パターンと接続している。第１のセンスエミッタ端子１１４は接続導体１４４と接続しており、第２のセンスエミッタ端子１１５はゲート基板１４３上からセラミック基板１４２に向けて、配線脚部と並行して図示しない脚部で配線され、セラミック基板１４２上においてＩＧＢＴのエミッタ電極と接続する。回路全体は外囲器１４８によって保護され、外囲器１４８の上部からそれぞれの端子が外部にでている。
【００４４】
本実施の形態によれば、センスエミッタ端子を二つにすることにより、その端子間の電流変化率を測定できる。従って、センスエミッタ端子が一つだけの場合と比較し、更に過大電流を検出し、図示しない保護回路に信号を入力でき、放射ノイズの発生及びＩＧＢＴの破壊等を抑制する。
【００４５】
（変形例）
図１３は本発明による電力用半導体装置の第４の実施の形態の変形例を示すＩＧＢＴを複数個並列に接続し、モジュール化した場合についての等価回路図である。本実施の形態は第２のセンスエミッタ端子が配線パターンと接続していることが特徴である。
【００４６】
図１３において、第２のセンスエミッタ端子１５５は１箇所でＩＧＢＴモジュール１６０と接続しており、第２のセンスエミッタ端子１５５と第１のセンスエミッタ端子１５４との間の電流変化率を測定することによって、過大電流を検出し、図示しない保護回路に信号を入力する。このため、放射ノイズの発生及びＩＧＢＴの破壊等を抑制する。
【００４７】
（第５の実施の形態）
図１４は本発明の第５の実施の形態におけるエミッタ端子部の斜視図である。エミッタ端子１７１、接続導体１７２、センスエミッタ端子１７３、及びエミッタ配線脚部１７４が一体となって構成されており、それぞれの部品を個々に製作し、それらを接続するよりも接触抵抗等が低減される。また、製造工程も短くなることは勿論である。
【００４８】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００４９】
【発明の効果】
以上、詳述したように、本発明によれば、エミッタ端子を接続導体によって短絡することにより、安定したエミッタ電位を得ることができる。これにより、発振現象、内部電流集中などの不安定動作や、急峻な電圧変化などに伴うノイズの発生を抑制した電力用半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明による電力用半導体装置の第１の実施の形態におけるＩＧＢＴモジュールの等価回路図。
【図２】本発明による電力用半導体装置の第１の実施の形態における主要部分の斜視図。
【図３】本発明による電力用半導体装置の第１の実施の形態におけるセラミック基板の平面的な模式図。
【図４】本発明による電力用半導体装置の第１の実施の形態における端子接続部の斜視図。
【図５】本発明による電力用半導体装置の第１の実施の形態におけるエミッタ端子の接続を示す斜視図。
【図６】本発明による電力用半導体装置の第１の実施の形態における各部分の接続状態を示す断面の模式図。
【図７】本発明による電力用半導体装置の第２の実施の形態におけるＩＧＢＴモジュールの等価回路図。
【図８】本発明による電力用半導体装置の第３の実施の形態における各部分の接続状態を示す断面の模式図。
【図９】本発明による電力用半導体装置の第３の実施の形態におけるゲート基板の平面的な模式図。
【図１０】本発明による電力用半導体装置の第４の実施の形態におけるＩＧＢＴモジュールの等価回路図。
【図１１】本発明による電力用半導体装置の第４の実施の形態のゲート基板における平面的な模式図。
【図１２】本発明による電力用半導体装置の第４の実施の形態における各部分の接続状態を示す断面の模式図。
【図１３】本発明による電力用半導体装置の第４の実施の形態の変形例におけるＩＧＢＴモジュールの等価回路図。
【図１４】本発明による電力用半導体装置の第５の実施の形態におけるエミッタ端子の斜視図。
【符号の説明】
１０、８０、１１０、１５０ ＩＧＢＴ
１０ａ、８０ｂ ゲート電極
１０ｂ、８０ｃ エミッタ電極
１０ｃ、８０ａ、１１０ａ、１５０ａ ＩＧＢＴモジュール
１１、３４、８１、９５、１１１、１５１ ゲート端子
１２、３５、８２、９６、１１２、１５２、１７１ エミッタ端子
１３、３６、８３、１０２、１１３、１５３ コレクタ端子
１４、３８、８４、９７、１７３ センスエミッタ端子
Ｌ１、Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ コレクタ端子のインダクタンス
Ｌ２、Ｌ２ａ、Ｌ２ｃ、Ｌ２ｄ、Ｌ２ｅ 配線パターンのインダクタンス
Ｌ２ｆ、Ｌ２ｇ 配線パターンのインダクタンス
Ｌ３、Ｌ３ａ、Ｌ３ｂ、Ｌ３ｃ ワイヤのインダクタンス
Ｌ４ａ、Ｌ４ｃ センスエミッタ端子とエミッタ端子間のインダクタンス
Ｌ４ｅ、Ｌ４ｇ センスエミッタ端子とエミッタ端子間のインダクタンス
Ｌ４、Ｌ４ｂ、Ｌ４ｄ、Ｌ４ｆ 端子間のインダクタンス
３０ 電力用半導体装置
３１、９１、１４１ ベース基板
３２、９２、１４２ セラミック基板
３３、９３、１４３ ゲート基板
３５ａ、９４、１４４、１７２ 接続導体
３７、９５ａ、１４５ａ ゲート配線脚部
３８ センスエミッタ端子
４０ｂ、４０ｂ´ コレクタ配線パターン
４１ ＩＧＢＴチップ
４１ａ、４１ａ´ ワイヤ
４１ｂ、４０ｂ´ エミッタ配線パターン
４１ｃ、４０ｃ´ ゲート配線パターン
４２、４２´ ゲート配線パターン上の電極
４３、４３´ エミッタ配線パターン上の電極
４４、４４´ コレクタ配線パターン上の電極
５１ 脚部
５１ａ 屈曲部
７０、９０、１４０ 電力用半導体装置
７１、９８、１３０、１４８ 外囲器
８５ センスコレクタ端子
９７ａ センスエミッタ接続導体
９７ｂ センスエミッタ配線
１０１ 開口部
１１４、１５４ 第１のセンスエミッタ端子
１１５、１５５ 第２のセンスエミッタ端子
１７４ エミッタ配線脚部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power semiconductor device.
[0002]
[Prior art]
Insulated gate bipolar transistors (IGBTs), which are insulated gate semiconductor elements used for electric power, are being increased in voltage and current capacity. The current used in these power semiconductor devices is as large as several hundreds A or more. If such a large current is controlled by one element and three terminals corresponding thereto, the amount of heat generation becomes large. Therefore, in order to suppress the heat generation amount, a semiconductor device that is modularized by providing a plurality of sets of IGBT chips and a plurality of three terminals corresponding to the IGBT chips is used.
[0003]
In this case, a plurality of semiconductor chips, mainly IGBTs, are mounted on an insulating substrate made of ceramic or the like, and a collector electrode, an emitter electrode, and a gate electrode are soldered to a wiring pattern formed on the insulating substrate, or wire bonding is performed. It is connected by such as. Furthermore, a collector terminal, an emitter terminal, a gate terminal, and a sense emitter terminal are connected to such a wiring pattern as an electrode terminal group for connection to the outside of the semiconductor device. Particularly, a large-capacity multichip module includes a plurality of electrode terminal groups. For this reason, a substrate or the like is provided above the insulating substrate, and the gate terminal and the sense emitter terminal which are control terminals are connected to all the semiconductor chips mounted on the insulating substrate. (For example, refer to Patent Document 1).
[0004]
[Patent Document 1]
Japanese Patent Laid-Open No. 11-356058 (page 8, FIG. 1)
[0005]
[Problems to be solved by the invention]
In the power semiconductor device as described above, stray inductance exists in the bonding wire, the wiring pattern, and the electrode terminal. Further, a plurality of electrode terminals are connected and used outside the power semiconductor device with a bus bar or the like. For this reason, there is a problem that the floating inductance existing in the loop circuit formed by the emitter-side bus bar, the emitter terminal, the wiring pattern, and the sense emitter terminal is large, and an oscillation phenomenon is likely to occur in the loop circuit.
[0006]
In addition, when the stray inductance between the respective electrode terminals is different in connection with the outside, current concentrates on some elements and semiconductor chips, and there is a problem that element destruction and generation of cracks in the semiconductor chips occur. It was. When the above oscillation or current concentration occurs, current is also generated in the sense emitter wiring on the gate substrate, leading to induction in the gate wiring formed on the same substrate, and the operation of the elements in the module There was also the problem of becoming unstable.
[0007]
The present invention has been made in view of such circumstances, and an object of the present invention is to obtain a stable sense emitter potential, thereby causing an unstable operation such as an oscillation phenomenon and an internal current concentration and a noise caused by a steep voltage change. An object of the present invention is to provide a power semiconductor device in which the occurrence of the above is suppressed.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides, as a power semiconductor device, an envelope having a base substrate, an insulating substrate disposed on the base substrate and having a wiring pattern formed on the surface, and the insulating substrate. And a gate substrate opposite to each other at a distance,
A plurality of semiconductor elements arranged on the insulating substrate and connected to the wiring pattern, a gate terminal connected to the semiconductor element through the wiring pattern and serving as an external connection terminal, a plurality of collector terminals, a plurality The emitter terminal and the sense emitter terminal are connected, and the sense emitter terminal and the plurality of emitter terminals are connected.
[0009]
According to the present invention, there is provided a power semiconductor device in which a stable sense emitter potential in a semiconductor element is obtained, thereby suppressing an unstable operation such as an oscillation phenomenon, internal current concentration, and a noise generated due to a steep voltage change. Can be provided.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0011]
(First embodiment)
A power semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS.
[0012]
FIG. 1 shows an equivalent circuit when a plurality of IGBTs which are semiconductor elements constituting the power semiconductor device in the present embodiment are connected in parallel and modularized. The collector current of the IGBT 10 is controlled by the gate electrode 10a, and each gate electrode 10a is connected to the gate terminal 11 to constitute the IGBT module 10c. The gate terminal 11 is connected to the outside.
[0013]
Between the emitter terminal 12 and the collector terminal 13, the inductance L1 of the collector terminal 13, the inductance L2 of the collector wiring pattern for connecting the IGBT 10 and the collector terminal 13, and the bonding for connecting the emitter electrode 10b of the IGBT 10 and the emitter wiring pattern. There are floating inductances such as an inductance L3 of the wire, an inductance L2a of the emitter wiring pattern, an inductance L4a of the sense emitter terminal and the emitter terminal, and an inductance L4 of the connection terminal.
[0014]
In order to constitute a control system of the IGBT module 10 c, a sense emitter terminal 14 is provided together with the gate terminal 11, and the sense emitter terminal 14 is connected to the emitter terminal 12. Therefore, the inductance between the terminals between the sense emitter terminal 14 and the emitter terminal 12 is small. The gate terminal 11 and the sense emitter terminal 14 are provided in common to the IGBT module 10c, and the emitter terminal 12 and the collector terminal 13 are provided individually for the IGBT 10, respectively.
[0015]
Further, when the emitter terminal 12 is connected to the outside, a loop circuit is formed between the sense emitter terminal 14 and the emitter terminal 12. When the floating inductance L4a between the terminals 12 and 14 is large, an oscillation phenomenon is likely to occur. However, in this embodiment, the sense emitter terminal 14 is connected to each emitter terminal 12, and the floating inductance L4a in the loop circuit is obtained. Is only a part of the emitter terminal 12 and is characterized by being sufficiently small.
[0016]
Further, the stray inductance between the IGBT 10 and the sense emitter terminal 14 has an effect of suppressing steep current changes and voltage changes during switching. In the present embodiment, since the inductance of the wire, the inductance of the wiring pattern, and the inductance of a part of the emitter terminal exist, the effect is also great.
[0017]
FIG. 2 shows a perspective view of the power semiconductor device 30 on which the IGBT shown in FIG. 1 is mounted. The power semiconductor device 30 is surrounded by an envelope (not shown except for the base substrate 31 in the figure) having the base substrate 31 as a bottom. A ceramic substrate 32 is disposed on the base substrate 31, and a plurality of semiconductor elements such as IGBTs and wiring patterns to be described later are formed thereon.
[0018]
A gate terminal 34 is connected to the gate substrate 33. A wiring leg 37 is provided between the gate substrate 33 and the ceramic substrate 32, and the wiring leg 37 is connected to the gate wiring pattern on the gate substrate 33 and the ceramic substrate 32. The emitter terminals 35 are connected to each other by a connection conductor 35a. The sense emitter terminal 38 is connected to the emitter terminal 35 via a connection conductor 35a. Moreover, the front-end | tip part of each terminal 34,35,36,38 is arrange | positioned on the outer side of the envelope which is not illustrated so that it can connect with an external terminal.
[0019]
Next, details of each portion of the power semiconductor device shown in FIG. 2 will be described with reference to FIGS. FIG. 3 is a schematic plan view of the ceramic substrate 32 disposed on the base substrate 31. Collector wiring patterns 40b and 40b 'are formed on the ceramic substrate 32. The IGBT 41 is formed as a chip, and a plurality of semiconductor elements such as the IGBT chip 41 are mounted on the collector wiring patterns 40b and 40b ′.
[0020]
On the ceramic substrate 32, emitter wiring patterns 41b and 41b ′ and gate wiring patterns 41c and 41c ′ are formed. These wiring patterns are connected to the electrodes of the IGBT chip 41 by bonding wires 41a and 41a ′, respectively. A gate wiring leg (not shown) is connected to the electrodes 42 and 42 'on the gate wiring pattern. On the other hand, an emitter terminal (not shown) is connected to the electrodes 43 and 43 'on the emitter wiring pattern, and a collector terminal (not shown) is connected to the electrodes 44 and 44' on the collector wiring pattern.
[0021]
FIG. 4 is a perspective view showing the emitter terminal 35 and the collector terminal 36. The leg portion 51 of each terminal is provided with a bent portion 51a for stress relaxation. The emitter terminal 35 and the collector terminal 36 are shaped and arranged so that currents are close to each other and flow in opposite directions in parallel in order to reduce the inductance of the entire semiconductor device using mutual inductance.
[0022]
FIG. 5 is a perspective view showing a state in which the connection conductor 35 a is connected to the plurality of emitter terminals 35. By providing the connection conductor 35a above the bent portion 51a, an equal value of current can flow in the opposite direction at the bent portion 51a of the emitter terminal 35 and the bent portion of the collector terminal (not shown).
[0023]
FIG. 6 is a schematic cross-sectional view showing a connection state of each part in the power semiconductor device in the present embodiment shown in the above perspective view and schematic view. A ceramic substrate 32 is disposed on the base substrate 31, and an IGBT chip, a wiring pattern, and the like (not shown) are formed. The emitter terminals 35 are connected by low-resistance and low-inductance connection conductors 35a, and the leg portions thereof are connected to emitter wiring patterns (not shown) on the ceramic substrate 32, respectively.
[0024]
The gate terminal 34 is connected to a gate wiring pattern (not shown) on the ceramic substrate 32 from the gate substrate 33 through the wiring leg portion 37. The sense emitter terminal 38 is connected to the connection conductor 35a. In particular, in a large-sized power semiconductor device, potential distribution may occur in the connection conductor 35a, and the sense emitter terminal 38 is preferably connected near the center of the connection conductor 35. The whole is protected by the envelope 71, and the respective terminals are exposed to the outside from the upper part of the envelope 71.
[0025]
According to the present embodiment, by connecting the emitter terminal 35 and the connection conductor 35a, it is possible to prevent current from being concentrated on a part of the semiconductor chips regardless of the connection of the electrodes on the emitter wiring pattern. it can.
[0026]
Further, the stray inductance of the closed loop circuit formed between the sense emitter terminal 38 and the emitter terminal 35 can be reduced, and the oscillation phenomenon in the closed loop circuit can be suppressed. As a result, a stable emitter potential can be obtained.
[0027]
In addition, since it is not necessary to stack the sense emitter wiring on the gate substrate 33, current is generated in the emitter wiring on the gate substrate due to the above-described oscillation, and induction is generated in the gate wiring formed on the same substrate. It is also possible to prevent the operation of elements in the module from becoming unstable.
[0028]
Further, since the stray inductance between the emitter electrode and the sense emitter terminal of the IGBT increases, a steep current change and voltage change during the switching operation can be suppressed.
[0029]
(Second Embodiment)
FIG. 7 is an equivalent circuit diagram of an IGBT module which is an element constituting the power semiconductor device according to the second embodiment of the present invention. This embodiment differs from the first embodiment in that, in addition to the first embodiment, the collector terminal is connected to a collector connection conductor having a low resistance and a low inductance. The sense collector terminal 85 is taken out from the collector connection conductor and connected to the collector terminal 83.
[0030]
Each IGBT 80 of the IGBT module 80a has its current controlled by the gate electrode 80b, and its gate terminal 81 is connected to the outside. Between the emitter terminal 82 and the collector terminal 83, the inductance L1a of the collector terminal 83, the inductance L2c of the wiring pattern, the inductance L3a of the bonding wire connected to the emitter electrode 80c of the IGBT, the inductance L4b of the connection terminal, and the sense There is a stray inductance such as an inductance L4c between the emitter terminal and the emitter terminal.
[0031]
In order to constitute the control system of the IGBT module 80 c, a sense emitter terminal 84 is provided together with the gate terminal 81, and the sense emitter terminal 84 is connected to the emitter terminal 82. Therefore, the inductance between the terminals between the sense emitter terminal 84 and the emitter terminal 82 is small. Further, the sense collector terminal 85 for outputting the collector potential is connected to the collector terminal 83 via a collector connection conductor having a low resistance and a low inductance.
[0032]
According to the present embodiment, since the collector terminal 83 is also connected using the connection conductor, it is possible to prevent current from being concentrated on some of the semiconductor chips regardless of the external connection of the collector electrode.
[0033]
By providing the sense collector terminal 85 further, it becomes an input signal for the control circuit, and by connecting the sense collector terminal 85 to the collector terminal 83, when the collector terminal 83 is externally connected, the sense collector terminal 85 and the collector are connected. It becomes possible to reduce the floating inductance of the loop circuit formed between the terminals 83.
[0034]
(Third embodiment)
FIG. 8 is a schematic sectional view showing the connection state of each part of the power semiconductor device according to the third embodiment of the present invention. A ceramic substrate 92 is disposed on the base substrate 91, and an IGBT chip and a wiring pattern (not shown) are formed. The emitter terminals 96 are connected by connecting conductors 94 and are connected to wiring patterns (not shown) on the ceramic substrate 92, respectively. The gate terminal 95 is connected to a wiring pattern (not shown) on the ceramic substrate 92 from the gate substrate 93 through the wiring leg portion 95a. The sense emitter terminal 97 is connected to a sense emitter wiring (not shown) formed on the gate substrate. Further, the sense emitter wiring is connected to the connection conductor 94 by a sense emitter connection conductor 97a. The whole is protected by the envelope 98, and the respective terminals are exposed to the outside from the upper portion of the envelope 98.
[0035]
FIG. 9 shows a schematic plan view of the gate substrate. An opening 101 exists in a portion overlapping the emitter terminal 96 and the collector terminal 102. On the gate substrate 93, a sense emitter wiring 97b is formed together with a gate wiring (not shown). The sense emitter wiring 97 b is connected to the sense emitter terminal 97. Further, the sense emitter wiring 97b is connected to the connection conductor 94 by the sense emitter connection conductor 97a.
[0036]
According to the present embodiment, the sense emitter terminal 97 and the connection conductor 94 are connected on the gate substrate 93, so that wiring with high flexibility in connection can be achieved. That is, by extending the sense emitter wiring 97b, the potential of the sense emitter terminal 97 can be taken out from the vicinity of the center of the connection conductor 94 without complicating the shape of the sense emitter terminal 97, and the terminal can be taken out at an arbitrary place. . Further, on the gate substrate 93, components such as a capacitor and a voltage detector can be integrated between the gate wiring and the sense emitter wiring.
[0037]
Further, the sense emitter wiring 97b only occupies a part of the gate substrate 93, and the gate substrate 93 can be a single layer substrate as in the first embodiment, and the substrate itself can be manufactured at a relatively low cost. .
[0038]
(Fourth embodiment)
FIG. 10 is an equivalent circuit diagram when a plurality of IGBTs in a fourth embodiment of the power semiconductor device according to the present invention are connected in parallel and modularized. The present embodiment is characterized in that a second sense emitter terminal 115 is attached.
[0039]
As shown in FIG. 10, the first sense emitter terminal 114 is connected to the emitter terminal 112, while the second sense emitter terminal 115 is connected to one IGBT 110 in the IGBT module 110a. The second sense emitter terminal 115 can take out an accurate emitter potential of the semiconductor chip itself even when the IGBT current changes instantaneously. For this reason, it can utilize as an input signal of a protection circuit.
[0040]
In addition, the inductance L3b of the wire, the inductance L2e of the wiring pattern, and the inductance L4d of the connection terminal exist between the second sense emitter terminal 115 and the first sense emitter terminal 114. By measuring the voltage between the second sense emitter terminal 115 and the first sense emitter terminal 114, an excessive current change rate or an excessive current is detected. By inputting this detection result signal to a protection circuit (not shown), the generation of radiation noise and the destruction of the IGBT are suppressed.
[0041]
FIG. 11 is a schematic plan view of the power semiconductor device according to the present embodiment. A plurality of emitter terminals 112 and a plurality of collector terminals 113 are installed outside the envelope 130. Each of the gate terminal 111, the first sense emitter terminal 114, and the second sense emitter terminal 115 is independent.
[0042]
FIG. 12 is a schematic cross-sectional view showing the connection state of each part in the power semiconductor device of the present embodiment. A ceramic substrate 142 is disposed on the base substrate 141, and an IGBT chip and a wiring pattern (not shown) are formed. The emitter terminals 112 are connected by connection conductors 144 and are connected to wiring patterns (not shown) on the ceramic substrate 142, respectively.
[0043]
The gate terminal 111 is connected to the gate wiring pattern (not shown) on the ceramic substrate 142 from the gate substrate 143 through the gate wiring leg portion 145a. The first sense emitter terminal 114 is connected to the connection conductor 144, and the second sense emitter terminal 115 is wired from the gate substrate 143 toward the ceramic substrate 142 by a leg portion (not shown) in parallel with the wiring leg portion. And connected to the emitter electrode of the IGBT on the ceramic substrate 142. The entire circuit is protected by the envelope 148, and the respective terminals are exposed to the outside from the top of the envelope 148.
[0044]
According to the present embodiment, by using two sense emitter terminals, the current change rate between the terminals can be measured. Therefore, compared with the case where there is only one sense emitter terminal, it is possible to detect an excessive current and input a signal to a protection circuit (not shown), thereby suppressing radiation noise and IGBT breakdown.
[0045]
(Modification)
FIG. 13 is an equivalent circuit diagram in the case where a plurality of IGBTs showing a modification of the fourth embodiment of the power semiconductor device according to the present invention are connected in parallel and modularized. The present embodiment is characterized in that the second sense emitter terminal is connected to the wiring pattern.
[0046]
In FIG. 13, the second sense emitter terminal 155 is connected to the IGBT module 160 at one location, and the current change rate between the second sense emitter terminal 155 and the first sense emitter terminal 154 is measured. Thus, an excessive current is detected and a signal is input to a protection circuit (not shown). For this reason, generation | occurrence | production of radiation noise, destruction of IGBT, etc. are suppressed.
[0047]
(Fifth embodiment)
FIG. 14 is a perspective view of an emitter terminal portion according to the fifth embodiment of the present invention. The emitter terminal 171, the connection conductor 172, the sense emitter terminal 173, and the emitter wiring leg 174 are integrally formed, and the contact resistance and the like are reduced compared to the case where each part is individually manufactured and connected. The Of course, the manufacturing process is shortened.
[0048]
Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
[0049]
【The invention's effect】
As described above in detail, according to the present invention, a stable emitter potential can be obtained by short-circuiting the emitter terminal with the connecting conductor. As a result, it is possible to provide a power semiconductor device in which unstable operation such as an oscillation phenomenon and internal current concentration, and noise generated due to a steep voltage change are suppressed.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram of an IGBT module in a first embodiment of a power semiconductor device according to the present invention.
FIG. 2 is a perspective view of a main part of the first embodiment of the power semiconductor device according to the present invention.
FIG. 3 is a schematic plan view of a ceramic substrate in the first embodiment of the power semiconductor device according to the present invention.
FIG. 4 is a perspective view of a terminal connection portion in the first embodiment of the power semiconductor device according to the present invention.
FIG. 5 is a perspective view showing connection of emitter terminals in the first embodiment of the power semiconductor device according to the present invention;
FIG. 6 is a schematic cross-sectional view showing a connection state of each part in the first embodiment of the power semiconductor device according to the present invention.
FIG. 7 is an equivalent circuit diagram of an IGBT module in the second embodiment of the power semiconductor device according to the present invention.
FIG. 8 is a schematic cross-sectional view showing a connection state of each part in the third embodiment of the power semiconductor device according to the present invention.
FIG. 9 is a schematic plan view of a gate substrate in a power semiconductor device according to a third embodiment of the present invention.
FIG. 10 is an equivalent circuit diagram of an IGBT module in the fourth embodiment of the power semiconductor device according to the present invention.
FIG. 11 is a schematic plan view of a gate substrate of a power semiconductor device according to a fourth embodiment of the present invention.
FIG. 12 is a schematic cross-sectional view showing a connection state of each part in the fourth embodiment of the power semiconductor device according to the present invention.
FIG. 13 is an equivalent circuit diagram of an IGBT module in a modification of the fourth embodiment of the power semiconductor device according to the present invention.
FIG. 14 is a perspective view of an emitter terminal in a fifth embodiment of a power semiconductor device according to the present invention.
[Explanation of symbols]
10, 80, 110, 150 IGBT
10a, 80b Gate electrodes 10b, 80c Emitter electrodes 10c, 80a, 110a, 150a IGBT modules 11, 34, 81, 95, 111, 151 Gate terminals 12, 35, 82, 96, 112, 152, 171 Emitter terminals 13, 36 83, 102, 113, 153 Collector terminals 14, 38, 84, 97, 173 Sense emitter terminals L1, L1a, L1b, L1c Collector terminal inductances L2, L2a, L2c, L2d, L2e Wiring pattern inductances L2f, L2g Pattern inductance L3, L3a, L3b, L3c Wire inductance L4a, L4c Inductance L4e, L4g between sense emitter terminal and emitter terminal Inductance L4, L4 between sense emitter terminal and emitter terminal b, L4d, L4f Inductance between terminals 30 Power semiconductor devices 31, 91, 141 Base substrates 32, 92, 142 Ceramic substrates 33, 93, 143 Gate substrates 35a, 94, 144, 172 Connection conductors 37, 95a, 145a Gate Wiring legs 38 Sense emitter terminals 40b, 40b 'Collector wiring pattern 41 IGBT chips 41a, 41a' Wires 41b, 40b 'Emitter wiring patterns 41c, 40c' Gate wiring patterns 42, 42 'Electrodes 43, 43' on the gate wiring pattern Electrodes 44, 44 'on the emitter wiring pattern 51 on the collector wiring pattern 51 Leg 51a Bending part 70, 90, 140 Power semiconductor device 71, 98, 130, 148 Envelope 85 Sense collector terminal 97a Sense emitter connection conductor 97b sensee Mitter wiring 101 Opening 114, 154 First sense emitter terminal 115, 155 Second sense emitter terminal 174 Emitter wiring leg

Claims (8)

ベース基板を有する外囲器と、
前記ベース基板上に配置され、表面に配線パターンが形成された絶縁基板と、
前記絶縁基板と距離をおいて対向するゲート基板と、
前記絶縁基板上に配置され、前記配線パターンに接続された複数の半導体素子と、
前記配線パターンを介して前記半導体素子に接続され、かつ、外部接続端子となるゲート端子、複数のコレクタ端子、複数のエミッタ端子及びセンスエミッタ端子とを具備し、
前記センスエミッタ端子と前記複数のエミッタ端子とを接続していることを特徴とする電力用半導体装置。An envelope having a base substrate;
An insulating substrate disposed on the base substrate and having a wiring pattern formed on the surface;
A gate substrate facing the insulating substrate at a distance;
A plurality of semiconductor elements disposed on the insulating substrate and connected to the wiring pattern;
A gate terminal connected to the semiconductor element via the wiring pattern and serving as an external connection terminal, a plurality of collector terminals, a plurality of emitter terminals, and a sense emitter terminal;
A power semiconductor device, wherein the sense emitter terminal and the plurality of emitter terminals are connected. 前記複数のエミッタ端子が接続導体を介して相互に接続されていることを特徴とする請求項１に記載の電力用半導体装置。The power semiconductor device according to claim 1, wherein the plurality of emitter terminals are connected to each other through a connection conductor. 前記センスエミッタ端子が、前記接続導体に接続されていることを特徴とする請求項１又は請求項２に記載の電力用半導体装置。The power semiconductor device according to claim 1, wherein the sense emitter terminal is connected to the connection conductor. 前記センスエミッタ端子が、前記ゲート基板を介して前記接続導体と接続されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電力用半導体装置。4. The power semiconductor device according to claim 1, wherein the sense emitter terminal is connected to the connection conductor via the gate substrate. 5. 前記複数のエミッタ端子と前記接続導体が、一体の導体で形成されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の電力用半導体装置。5. The power semiconductor device according to claim 1, wherein the plurality of emitter terminals and the connection conductor are formed as an integral conductor. 6. 前記センスエミッタ端子が第１の端子と第２の端子からなることを特徴とする請求項１乃至請求項５のいずれか１項に記載の電力用半導体装置。The power semiconductor device according to claim 1, wherein the sense emitter terminal includes a first terminal and a second terminal. 前記センスエミッタ端子における第１の端子が前記接続導体に接続され、第２の端子が前記半導体素子に接続されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の電力用半導体装置。7. The device according to claim 1, wherein a first terminal of the sense emitter terminal is connected to the connection conductor, and a second terminal is connected to the semiconductor element. Power semiconductor device. 前記センスエミッタ端子における第１の端子が前記接続導体に接続され、第２の端子が前記配線パターンに接続されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の電力用半導体装置。The first terminal of the sense emitter terminal is connected to the connection conductor, and the second terminal is connected to the wiring pattern. Power semiconductor device.
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