JP2005011932A - Ｃｍｐ用スラリー、研磨方法、および半導体装置の製造方法 - Google Patents
Ｃｍｐ用スラリー、研磨方法、および半導体装置の製造方法 Download PDFInfo
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Abstract
【課題】エロージョンやスクラッチを抑えることができるとともに、硬さの異なる２種類以上の材料からなる被研磨面も、同等の実用的な速度で研磨可能なＣＭＰ用スラリーを提供する。
【解決手段】一次粒子径が５ｎｍ以上３０ｎｍ以下の第１コロイダル粒子と、一次粒子径が第１コロイダル粒子を越える大きさで、前記第１のコロイダル粒子と同一材料の第２コロイダル粒子とを含み、下記数式で表わされる関係を満たすことを特徴とする。
３≦ｄ２／ｄ１≦８ （１）
０．９＜ｗ１／（ｗ１＋ｗ２）≦０．９７ （２）
（上記数式中、ｄ１及びｄ２は、夫々第１及び第２のコロイダル粒子の平均粒子径であり、ｗ１及びｗ２は、夫々スラリー中に含有されている第１及び第２のコロイダル粒子の重量である。）
【選択図】 なし
【解決手段】一次粒子径が５ｎｍ以上３０ｎｍ以下の第１コロイダル粒子と、一次粒子径が第１コロイダル粒子を越える大きさで、前記第１のコロイダル粒子と同一材料の第２コロイダル粒子とを含み、下記数式で表わされる関係を満たすことを特徴とする。
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（上記数式中、ｄ１及びｄ２は、夫々第１及び第２のコロイダル粒子の平均粒子径であり、ｗ１及びｗ２は、夫々スラリー中に含有されている第１及び第２のコロイダル粒子の重量である。）
【選択図】 なし
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）に用いられるスラリー、これを用いた研磨方法および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
次世代の高性能ＬＳＩは、素子の高集積化が必須であり、ＣＭＰにより形成されるダマシン配線のデザインルールは、配線幅が０．０７〜３０μｍ、膜厚は１００ｎｍと厳しい設計となりつつある。
【０００３】
ＣＭＰ用スラリーを設計する場合には、この点を考慮して、配線幅に対し十分小さな研磨粒子を用いて、きめ細かい研磨を行なう必要がある。例えば、１次粒子径が制御された２種類以上のコロイダルシリカを含有するスラリーが提案されている（例えば、特許文献１および特許文献２参照）。これらは、被研磨面が軟らかい材料や単独の材質からなる場合には、エロージョンやスクラッチの発生を抑えながら研磨することができ、優れたＣＭＰ特性を示す。しかしながら、ＴａやＳｉＯ２のような硬い材料は、十分な速度で研磨することができない。また、２種類以上の材料が混在した場合には、２種類を同等の研磨速度で削るような研磨バランスに調整することが難しいという問題があった。
【０００４】
【特許文献１】
特開２００２−１４１３１４号公報
【０００５】
【特許文献２】
特開２００１−３２３２５４号公報
【０００６】
【発明が解決しようとする課題】
本発明は、エロージョンやスクラッチを抑えることができるとともに、硬さの異なる２種類以上の材料からなる被研磨面も、同等の実用的な速度で研磨可能なＣＭＰ用スラリーを提供することを目的とする。
【０００７】
また本発明は、エロージョンやスクラッチを抑えるとともに、実用的な研磨速度で被研磨面を研磨する方法を提供することを目的とする。
【０００８】
さらに本発明は、高い信頼性を有する半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の一態様にかかるＣＭＰ用スラリーは、一次粒子径が５ｎｍ以上３０ｎｍ以下の第１コロイダル粒子と、一次粒子径が第１コロイダル粒子を越える大きさで、前記第１のコロイダル粒子と同一材料の第２コロイダル粒子とを含み、下記数式で表わされる関係を満たすことを特徴とする。
【００１０】
３≦ｄ２／ｄ１≦８ （１）
０．９＜ｗ１／（ｗ１＋ｗ２）≦０．９７ （２）
（上記数式中、ｄ１およびｄ２は、それぞれ第１および第２のコロイダル粒子の平均粒子径であり、ｗ１およびｗ２は、それぞれスラリー中に含有されている第１および第２のコロイダル粒子の重量である。）
本発明の他の態様にかかるＣＭＰ用スラリーは、一次粒子径が５ｎｍ以上３０ｎｍ以下の第１コロイダル粒子と、一次粒子径が第１コロイダル粒子を越える大きさで、前記第１のコロイダル粒子と同一材料の第２コロイダル粒子とを含み、下記数式で表わされる関係を満たすことを特徴とする。
【００１１】
５＜ｄ２／ｄ１≦８ （３）
０．７≦ｗ１／（ｗ１＋ｗ２）≦０．９７ （４）
（上記数式中、ｄ１およびｄ２は、それぞれ第１および第２のコロイダル粒子の平均粒子径であり、ｗ１およびｗ２は、それぞれスラリー中に含有されている第１および第２のコロイダル粒子の重量である。）
本発明の一態様にかかる研磨方法は、ターンテーブル上に貼付された研磨布に、被研磨面を有する半導体基板を回転させつつ当接させる工程、および、前記研磨布上に、前述のＣＭＰ用スラリーを滴下して、前記被研磨面を研磨する工程を具備することを特徴とする。
【００１２】
本発明の一態様にかかる半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に凹部を形成する工程と、前記凹部の内部および前記絶縁膜の上にバリア膜を介して配線材料を堆積して、導電性層を形成する工程と、前記絶縁膜の上に堆積された前記導電性層を除去して前記絶縁膜の表面を露出させることにより、前記導電性層を前記凹部内部に残置する工程とを具備し、前記絶縁膜上に堆積された前記導電性層の除去は、前述のスラリーを用いたＣＭＰにより行なわれることを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を説明する。
【００１４】
本発明の実施形態のＣＭＰ用スラリーにおいて、コロイダル粒子としては、例えば、コロイダルシリカ粒子を用いることができる。このコロイダルシリカ粒子は、例えばＳｉ（ＯＣ２Ｈ５）４、Ｓｉ（ｓｅｃ−ＯＣ４Ｈ９）４、Ｓｉ（ＯＣＨ３）４、およびＳｉ（ＯＣ４Ｈ９）４のようなシリコンアルコキシド化合物をゾルゲル法により加水分解することにより得ることができる。また、コロイダル粒子として、コロイダルアルミナを用いてもよい。
【００１５】
こうしたコロイダル粒子のうち、一次粒子径が５ｎｍ以上３０ｎｍ以下のものが第１のコロイダル粒子として用いられる。一次粒子径が５ｎｍ未満の場合には、このコロイダル粒子を研磨粒子として含むスラリーの研磨特性が低下する。一方、３０ｎｍを越えると、このコロイダル粒子を研磨粒子として含むスラリーによる研磨時において、エロージョンおよびスクラッチが発生する。第１のコロイダル粒子の一次粒子径は、好ましくは１０ｎｍ以上２０ｎｍ以下である。
【００１６】
第１のコロイダル粒子より一次粒子径が大きく、同一材料からなる粒子が、第２のコロイダル粒子として用いられる。ただし、第２のコロイダル粒子の平均粒子径および配合量は、特定の関係を満たさすように選択される。
【００１７】
本発明の実施形態において、一次粒子径の異なる第１および第２のコロイダル粒子は、互いに交わることのない非常に急峻な粒度分布を有する。図１のグラフには、第１のコロイダルシリカの平均粒子径（ｄ１）１５ｎｍ、第２のコロイダルシリカの平均粒子径（ｄ２）７５ｎｍ、粒径比（ｄ２／ｄ１）５の粒度分布を、一例として示す。
【００１８】
コロイダル粒子の一次粒子径は、ＳＥＭもしくはＴＥＭ観察により求めることができる。例えば、スラリーを希釈して試料台に均一に付着させ、加熱することにより液体成分を蒸発させる。その後、金などを蒸着してＳＥＭ観察により、１０〜５０万倍の倍率で写真を撮影して、ノギスなどで最長粒子径を計測する。この最長粒子径に対して垂直二等分線をひいたときの径を求め、それらの加算平均を一次粒子径とする。このような一次粒子径を１００個以上算出して粒度累積曲線を求め、５０％の一次粒子径を平均粒子径とする。
【００１９】
本発明の実施形態にかかるＣＭＰ用スラリーは、第１および第２のコロイダル粒子を含む研磨粒子を、純水等の水に分散させることにより調製することができる。第１のコロイダル粒子と第２のコロイダル粒子とを含む研磨粒子は、１重量％以上２０重量％以下の割合でスラリー中に含有されることが好ましい。研磨粒子の含有量が１重量％未満の場合には、この研磨粒子を含むスラリーの研磨特性が低下するおそれがある。一方、２０重量％を越えると、この研磨粒子を含むスラリーによる研磨時において、エロージョンおよびスクラッチが発生するおそれがある。より好ましい研磨粒子の含有量は、０．５重量％以上１０重量％以下である。
【００２０】
必要に応じて、酸化剤、酸化抑制剤、界面活性剤などの成分を添加して、本発明の実施形態にかかるＣＭＰ用スラリーを調製することができる。
【００２１】
酸化剤としては、例えば過硫酸アンモニウム、過硫酸カリウム、過酸化水素、硝酸第二鉄、および硝酸アンモニウムセリウム等が挙げられる。こうした酸化剤は、スラリー中に０．１〜５重量％配合することが好ましい。
【００２２】
酸化抑制剤としては、キナルジン酸、キノリン酸、ＢＴＡ、マロン酸、シュウ酸、およびコハク酸などの有機酸、グリシン、アラニン、およびトリプトファンなどのアミノ酸などを挙げることができる。この中で、取り扱いの点からキナルジン酸、キノリン酸、およびグリシンが好ましい。酸化抑制剤は、スラリー中に０．０１〜３重量％配合することが好ましい。
【００２３】
界面活性剤としては、例えばアニオン界面活性剤、カチオン界面活性剤、およびノニオン界面活性剤等を挙げることができ、これらは研磨時のエロージョンおよびスクラッチをさらに低減させる作用を有する。好適な界面活性剤としては、ドデシルベンゼンスルホン酸、ポリオキシエチレンアルキルアミン、およびポリオキシエチレンラウリルエーテル、アセチレンジオール系ノニオンなどが挙げられる。界面活性剤は、スラリー中に０．０１〜１重量％配合することが好ましい。
【００２４】
本発明の実施形態にかかるＣＭＰ用スラリーのｐＨは特に限定されず、０．５〜１２の領域で使用すればよい。例えば、ｐＨ調整剤としてのＫＯＨを添加することによって、ｐＨを１１近傍に調整することができる。
【００２５】
２種類のコロイダル粒子の粒径比および配合比を特定の範囲に規定しているので、本発明の実施形態にかかるＣＭＰ用スラリーを用いることによって、エロージョンやスクラッチの発生を抑えて被研磨面を研磨することができる。しかも、硬い材質も、軟らかい材質と実質的に同等の高い速度で研磨することが可能となった。
【００２６】
（実施形態１）
まず、平均粒子径（ｄ１）が１５ｎｍの第１のコロイダルシリカと、第１のコロイダルシリカより平均粒子径（ｄ２）が大きな第２のコロイダルシリカとを組み合わせて、種々のスラリーを調製した。
【００２７】
第２のコロイダルシリカの平均粒子径（ｄ２）は、１５〜１３５ｎｍの範囲で変化させることにより、粒経比（ｄ２／ｄ１）を１〜９とした。さらに、コロイダルシリカ全重量（ｗ１＋ｗ２）に対する第１のコロイダルシリカの重量（ｗ１）を、０．６５〜１．０の範囲内で変化させて種々のコロイダルシリカ混合物を準備した。
【００２８】
コロイダルシリカ混合物２ｗｔ％、酸化剤としての過硫酸アンモニウム２．０ｗｔ％、酸化抑制剤としての、キナルジン酸０．２ｗｔ％、キノリン酸０．３ｗｔ％、グリシン０．３ｗｔ％および添加剤などを純水に加えて、ＫＯＨにてｐＨを９に調整し、種々のスラリーを調製した。
【００２９】
得られたスラリーを用いて、Ｃｕダマシン配線を形成した。図２は、Ｃｕダマシン配線の形成方法を示す工程断面図である。
【００３０】
まず、図２（ａ）に示すように、素子（図示せず）が形成された半導体基板１０上に絶縁膜１１を堆積し、幅０．１μｍ、深さ０．１μｍの凹部Ａを形成しておく。凹部が形成された絶縁膜（ＳｉＯ２膜）１１の全面には、バリア膜としてのＴａ膜１２（１０ｎｍ）を介して、配線材料としてのＣｕ膜１３（１５０ｎｍ）をスパッタリング法およびメッキ法により堆積した。
【００３１】
次に、Ｔａ膜１２およびＣｕ膜１３の不要部分をＣＭＰにより除去して、図２（ｂ）に示すように絶縁膜１１表面を露出させ、Ｔａ膜１２およびＣｕ膜１３を凹部Ａ内に選択的に埋め込んだ。
【００３２】
ＣＭＰに当たっては、研磨布としてＩＣ１０００（ロデール・ニッタ社製）を用い、上述したように調製されたスラリーにより以下のように行なった。すなわち、図３に示すように、研磨布２１が貼付されたターンテーブル２０を１００ｒｐｍで回転させつつ、半導体基板２２を保持したトップリング２３を３００ｇｆ／ｃｍ２の研磨荷重で当接させた。トップリング２３の回転数は１０２ｒｐｍとし、研磨布２１上には、スラリー供給ノズル２５から２００ｃｃ／ｍｉｎの流量でスラリー２７を供給した。なお、図３には、水供給ノズル２４およびドレッサー２６も併せて示してある。
【００３３】
各スラリーを用いてＴａ膜１２、Ｃｕ膜１３およびＳｉＯ２膜１１を研磨して、各膜の研磨速度、ディッシングおよびスクラッチを調べた。Ｃｕ膜１３、Ｔａ膜１２およびＳｉＯ２膜１１の研磨速度がいずれも３０ｎｍ／ｍｉｎ以上、エロージョンは２０ｎｍ未満、さらに、Ｃｕ膜１３上およびＳｉＯ２膜１１上におけるスクラッチ数は１０個／ｃｍ２未満という条件を全て満たした場合を“◎”として評価した。
【００３４】
スクラッチ数が１０個／ｃｍ２以上２０個／ｃｍ２未満となる場合を“○”とし、スクラッチ数が２０個／ｃｍ２以上４０個／ｃｍ２未満の場合を“△”とした。また、Ｔａ膜１２およびＳｉＯ２膜１１のいずれか一方の研磨速度が３０ｎｍ／ｍｉｎ未満の場合も“△”とし、これら両方の研磨速度が３０ｎｍ／ｍｉｎ未満の場合は“×”とした。スクラッチ数が４０個／ｃｍ２以上の場合も“×”とした。
【００３５】
得られた結果を、下記表１にまとめる。
【００３６】
【表１】
【００３７】
“◎”領域では、Ｃｕ膜１３、Ｔａ膜１２およびＳｉＯ２膜１１を、いずれも３０ｎｍ／ｍｉｎ以上の速度で研磨することができるので、Ｃｕ多層配線を形成するために特に優れている。Ｃｕ残りに起因した配線ショートがなく、しかも、ＳｉＯ２の研磨力が十分であることから、１層目のＣｕＣＭＰ時に下地（ＳＴＩ、Ｗプラグ）段差をなくすような研磨が可能となる。
【００３８】
“○”領域においても、ほとんどのスクラッチが浅いものなので、半導体装置においては致命的ではない。“◎”領域および“○”領域が、本発明の実施形態における第１および第２のコロイダル粒子の条件に該当する。
【００３９】
Ｔａ膜１２およびＳｉＯ２膜１１のいずれか一方の研磨速度が３０ｎｍ／ｍｉｎ未満の場合には、Ｃｕ膜のような軟らかい材質と、こうした硬い材質とを実質的に同等の速度で研磨することができない。このため、図２（ｂ）に示したようにＴａ膜１２およびＣｕ膜１３を選択的に凹部Ａ内に埋め込むには、図５に示すように、予めＴａ膜１２上の余分なＣｕ膜１３を除去した後、Ｔａ膜１２のＣＭＰ（タッチアップ工程）を別途行なって絶縁膜１１の表面を露出しなければならない。
【００４０】
“△”領域においては、発生したスクラッチの総数が少ない場合でも、半導体装置に致命的となる深いスクラッチが１０個／ｃｍ２以上存在していた。
【００４１】
本発明の実施形態にかかるＣＭＰ用スラリーを用いることによって、１回の研磨でＣｕ膜およびＴａ膜の不要部分を除去して、ダマシン配線を形成することが可能となる。このため、工程を省略することができ、製造コストが低減される点でも有利である。
【００４２】
なお、バリア膜の材質を、Ｔｉ，Ｎｂ，Ｖ，ＷあるいはＭｏなどに変更した場合も、前述と同様の効果が得られた。すなわち、バリア膜の材質によらず、本発明の実施形態にかかるＣＭＰ用スラリーを用いることによって、配線材料とともにバリア膜を研磨することが可能となった。
【００４３】
（実施形態２）
本発明の実施形態にかかるＣＭＰ用スラリーは、ＳＴＩ（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）の形成に適用することも可能である。図４は、ＳＴＩの形成プロセスを示す工程断面図である。
【００４４】
まず、図４（ａ）に示すように、ＣＭＰストッパー膜３１が設けられた半導体基板３０に溝を形成し、その上に絶縁膜３２を堆積する。ここで、ＣＭＰストッパー膜３１としてはＳｉＮが用いられ、絶縁膜３２としては、例えば、有機ＳＯＧなどの塗布型絶縁膜を用いることができる。
【００４５】
次いで、絶縁膜３２の不要部分を、本発明の実施形態にかかるスラリーを用いたＣＭＰにより除去して、図４（ｂ）に示すようにＣＭＰストッパー膜３１表面を露出した。
【００４６】
本実施形態においては、第１のコロイダルシリカ（平均粒子径ｄ１：１０ｎｍ）と、第２のコロイダルシリカ（平均粒子径ｄ２：６０ｎｍ）とを用いて、ＣＭＰ用スラリーを調製した。この場合、粒径比（ｄ２／ｄ１）は６であり、第１のコロイダルシリカの重量比（ｗ１／（ｗ１＋ｗ２））が０．９となるよう、２種類のコロイダルシリカを混合して研磨粒子とした。これを、１０重量％の濃度で純水に分散させ、さらに、ｐＨ調整剤としてのＫＯＨによりｐＨを１１に調整した。
【００４７】
得られたスラリーを用いて、以下の条件で絶縁膜３２を研磨した。
【００４８】
スラリー流量：３００ｃｃ／ｍｉｎ
研磨布：ＩＣ１０００（ロデール・ニッタ社製）
研磨荷重：３００ｇｆ／ｃｍ２
トップリングおよびテーブルの回転数はいずれも１００ｒｐｍとして、３分間の研磨を行なった。用いたスラリーにおける粒子濃度が高いため、スクラッチを生じやすい環境にある。
【００４９】
本実施形態にかかるスラリーを用いることによって、研磨後のウェハー表面におけるスクラッチは２個にとどまり、エロージョンは３０ｎｍ以下に抑制された。こうして、スクラッチを生じ易いＣＭＰストッパー膜上の絶縁膜をＣＭＰする際にも効果を確認することができた。
【００５０】
また、図４（ａ）に示した段差Ｂを効率よく平坦化できることも、本発明の実施形態にかかるＣＭＰ用スラリーの特徴のひとつである。本実施形態においては、ＣＭＰストッパー３１まで削り込みを行なっているが、段差Ｂのみを平坦化して、絶縁膜３２の途中で研磨ストップするような工程にも適用することができる。
【００５１】
比較のために、粒径比（ｄ２／ｄ１）が３になるように第２のコロイダルシリカを選択した以外は、前述と同様の処方により第１のコロイダルシリカの重量比（ｗ１／（ｗ１＋ｗ２））が０．９となるようスラリーを調製した。
【００５２】
得られたスラリーを用い、前述と同様の条件で絶縁膜の研磨を行なった。その結果、研磨後のウェハー表面におけるスクラッチは３２０個であり、エロージョンは３５ｎｍ程度であった。
【００５３】
このように、第１および第２のコロイダル粒子の条件が、本発明の実施形態の範囲から外れると、研磨後の表面状態が劣化することが確認された。
【００５４】
【発明の効果】
上述したように、本発明の態様によれば、エロージョンやスクラッチを抑えることができるとともに、硬さの異なる２種類以上の材料からなる被研磨面も、同等の実用的な速度で研磨可能なＣＭＰ用スラリーが提供される。本発明の他の態様によれば、エロージョンやスクラッチを抑えるとともに、実用的な研磨速度で被研磨面を研磨する方法が提供される。本発明の他の態様によれば、高い信頼性を有する半導体装置の製造方法が提供される。
【００５５】
本発明によれば、例えば、次世代で要求されるデザインルール０．１μｍ以下の配線を有する高性能・高速な半導体装置を製造することが可能となり、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】コロイダル粒子の粒径分布を示すグラフ図。
【図２】本発明の一実施形態にかかる半導体装置の製造方法を表わす工程断面図。
【図３】ＣＭＰの状態を示す概略図。
【図４】本発明の他の実施形態にかかる半導体装置の製造方法を表わす工程断面図。
【図５】従来のＣＭＰ用スラリーを用いた場合の半導体装置の製造方法における一工程を示す断面図。
【符号の説明】
１０…半導体基板，１１…絶縁膜，１２…Ｔａ膜，１３…Ｃｕ膜，Ａ…凹部，２０…ターンテーブル，２１…研磨布，２２…半導体基板，２３…トップリング，２４…水供給ノズル，２５…スラリー供給ノズル，２６…ドレッサー，２７…スラリー，３０…半導体基板，３１…ＣＭＰストッパー膜，３２…絶縁膜，Ｂ…段差。
【発明の属する技術分野】
本発明は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）に用いられるスラリー、これを用いた研磨方法および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
次世代の高性能ＬＳＩは、素子の高集積化が必須であり、ＣＭＰにより形成されるダマシン配線のデザインルールは、配線幅が０．０７〜３０μｍ、膜厚は１００ｎｍと厳しい設計となりつつある。
【０００３】
ＣＭＰ用スラリーを設計する場合には、この点を考慮して、配線幅に対し十分小さな研磨粒子を用いて、きめ細かい研磨を行なう必要がある。例えば、１次粒子径が制御された２種類以上のコロイダルシリカを含有するスラリーが提案されている（例えば、特許文献１および特許文献２参照）。これらは、被研磨面が軟らかい材料や単独の材質からなる場合には、エロージョンやスクラッチの発生を抑えながら研磨することができ、優れたＣＭＰ特性を示す。しかしながら、ＴａやＳｉＯ２のような硬い材料は、十分な速度で研磨することができない。また、２種類以上の材料が混在した場合には、２種類を同等の研磨速度で削るような研磨バランスに調整することが難しいという問題があった。
【０００４】
【特許文献１】
特開２００２−１４１３１４号公報
【０００５】
【特許文献２】
特開２００１−３２３２５４号公報
【０００６】
【発明が解決しようとする課題】
本発明は、エロージョンやスクラッチを抑えることができるとともに、硬さの異なる２種類以上の材料からなる被研磨面も、同等の実用的な速度で研磨可能なＣＭＰ用スラリーを提供することを目的とする。
【０００７】
また本発明は、エロージョンやスクラッチを抑えるとともに、実用的な研磨速度で被研磨面を研磨する方法を提供することを目的とする。
【０００８】
さらに本発明は、高い信頼性を有する半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の一態様にかかるＣＭＰ用スラリーは、一次粒子径が５ｎｍ以上３０ｎｍ以下の第１コロイダル粒子と、一次粒子径が第１コロイダル粒子を越える大きさで、前記第１のコロイダル粒子と同一材料の第２コロイダル粒子とを含み、下記数式で表わされる関係を満たすことを特徴とする。
【００１０】
３≦ｄ２／ｄ１≦８ （１）
０．９＜ｗ１／（ｗ１＋ｗ２）≦０．９７ （２）
（上記数式中、ｄ１およびｄ２は、それぞれ第１および第２のコロイダル粒子の平均粒子径であり、ｗ１およびｗ２は、それぞれスラリー中に含有されている第１および第２のコロイダル粒子の重量である。）
本発明の他の態様にかかるＣＭＰ用スラリーは、一次粒子径が５ｎｍ以上３０ｎｍ以下の第１コロイダル粒子と、一次粒子径が第１コロイダル粒子を越える大きさで、前記第１のコロイダル粒子と同一材料の第２コロイダル粒子とを含み、下記数式で表わされる関係を満たすことを特徴とする。
【００１１】
５＜ｄ２／ｄ１≦８ （３）
０．７≦ｗ１／（ｗ１＋ｗ２）≦０．９７ （４）
（上記数式中、ｄ１およびｄ２は、それぞれ第１および第２のコロイダル粒子の平均粒子径であり、ｗ１およびｗ２は、それぞれスラリー中に含有されている第１および第２のコロイダル粒子の重量である。）
本発明の一態様にかかる研磨方法は、ターンテーブル上に貼付された研磨布に、被研磨面を有する半導体基板を回転させつつ当接させる工程、および、前記研磨布上に、前述のＣＭＰ用スラリーを滴下して、前記被研磨面を研磨する工程を具備することを特徴とする。
【００１２】
本発明の一態様にかかる半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に凹部を形成する工程と、前記凹部の内部および前記絶縁膜の上にバリア膜を介して配線材料を堆積して、導電性層を形成する工程と、前記絶縁膜の上に堆積された前記導電性層を除去して前記絶縁膜の表面を露出させることにより、前記導電性層を前記凹部内部に残置する工程とを具備し、前記絶縁膜上に堆積された前記導電性層の除去は、前述のスラリーを用いたＣＭＰにより行なわれることを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を説明する。
【００１４】
本発明の実施形態のＣＭＰ用スラリーにおいて、コロイダル粒子としては、例えば、コロイダルシリカ粒子を用いることができる。このコロイダルシリカ粒子は、例えばＳｉ（ＯＣ２Ｈ５）４、Ｓｉ（ｓｅｃ−ＯＣ４Ｈ９）４、Ｓｉ（ＯＣＨ３）４、およびＳｉ（ＯＣ４Ｈ９）４のようなシリコンアルコキシド化合物をゾルゲル法により加水分解することにより得ることができる。また、コロイダル粒子として、コロイダルアルミナを用いてもよい。
【００１５】
こうしたコロイダル粒子のうち、一次粒子径が５ｎｍ以上３０ｎｍ以下のものが第１のコロイダル粒子として用いられる。一次粒子径が５ｎｍ未満の場合には、このコロイダル粒子を研磨粒子として含むスラリーの研磨特性が低下する。一方、３０ｎｍを越えると、このコロイダル粒子を研磨粒子として含むスラリーによる研磨時において、エロージョンおよびスクラッチが発生する。第１のコロイダル粒子の一次粒子径は、好ましくは１０ｎｍ以上２０ｎｍ以下である。
【００１６】
第１のコロイダル粒子より一次粒子径が大きく、同一材料からなる粒子が、第２のコロイダル粒子として用いられる。ただし、第２のコロイダル粒子の平均粒子径および配合量は、特定の関係を満たさすように選択される。
【００１７】
本発明の実施形態において、一次粒子径の異なる第１および第２のコロイダル粒子は、互いに交わることのない非常に急峻な粒度分布を有する。図１のグラフには、第１のコロイダルシリカの平均粒子径（ｄ１）１５ｎｍ、第２のコロイダルシリカの平均粒子径（ｄ２）７５ｎｍ、粒径比（ｄ２／ｄ１）５の粒度分布を、一例として示す。
【００１８】
コロイダル粒子の一次粒子径は、ＳＥＭもしくはＴＥＭ観察により求めることができる。例えば、スラリーを希釈して試料台に均一に付着させ、加熱することにより液体成分を蒸発させる。その後、金などを蒸着してＳＥＭ観察により、１０〜５０万倍の倍率で写真を撮影して、ノギスなどで最長粒子径を計測する。この最長粒子径に対して垂直二等分線をひいたときの径を求め、それらの加算平均を一次粒子径とする。このような一次粒子径を１００個以上算出して粒度累積曲線を求め、５０％の一次粒子径を平均粒子径とする。
【００１９】
本発明の実施形態にかかるＣＭＰ用スラリーは、第１および第２のコロイダル粒子を含む研磨粒子を、純水等の水に分散させることにより調製することができる。第１のコロイダル粒子と第２のコロイダル粒子とを含む研磨粒子は、１重量％以上２０重量％以下の割合でスラリー中に含有されることが好ましい。研磨粒子の含有量が１重量％未満の場合には、この研磨粒子を含むスラリーの研磨特性が低下するおそれがある。一方、２０重量％を越えると、この研磨粒子を含むスラリーによる研磨時において、エロージョンおよびスクラッチが発生するおそれがある。より好ましい研磨粒子の含有量は、０．５重量％以上１０重量％以下である。
【００２０】
必要に応じて、酸化剤、酸化抑制剤、界面活性剤などの成分を添加して、本発明の実施形態にかかるＣＭＰ用スラリーを調製することができる。
【００２１】
酸化剤としては、例えば過硫酸アンモニウム、過硫酸カリウム、過酸化水素、硝酸第二鉄、および硝酸アンモニウムセリウム等が挙げられる。こうした酸化剤は、スラリー中に０．１〜５重量％配合することが好ましい。
【００２２】
酸化抑制剤としては、キナルジン酸、キノリン酸、ＢＴＡ、マロン酸、シュウ酸、およびコハク酸などの有機酸、グリシン、アラニン、およびトリプトファンなどのアミノ酸などを挙げることができる。この中で、取り扱いの点からキナルジン酸、キノリン酸、およびグリシンが好ましい。酸化抑制剤は、スラリー中に０．０１〜３重量％配合することが好ましい。
【００２３】
界面活性剤としては、例えばアニオン界面活性剤、カチオン界面活性剤、およびノニオン界面活性剤等を挙げることができ、これらは研磨時のエロージョンおよびスクラッチをさらに低減させる作用を有する。好適な界面活性剤としては、ドデシルベンゼンスルホン酸、ポリオキシエチレンアルキルアミン、およびポリオキシエチレンラウリルエーテル、アセチレンジオール系ノニオンなどが挙げられる。界面活性剤は、スラリー中に０．０１〜１重量％配合することが好ましい。
【００２４】
本発明の実施形態にかかるＣＭＰ用スラリーのｐＨは特に限定されず、０．５〜１２の領域で使用すればよい。例えば、ｐＨ調整剤としてのＫＯＨを添加することによって、ｐＨを１１近傍に調整することができる。
【００２５】
２種類のコロイダル粒子の粒径比および配合比を特定の範囲に規定しているので、本発明の実施形態にかかるＣＭＰ用スラリーを用いることによって、エロージョンやスクラッチの発生を抑えて被研磨面を研磨することができる。しかも、硬い材質も、軟らかい材質と実質的に同等の高い速度で研磨することが可能となった。
【００２６】
（実施形態１）
まず、平均粒子径（ｄ１）が１５ｎｍの第１のコロイダルシリカと、第１のコロイダルシリカより平均粒子径（ｄ２）が大きな第２のコロイダルシリカとを組み合わせて、種々のスラリーを調製した。
【００２７】
第２のコロイダルシリカの平均粒子径（ｄ２）は、１５〜１３５ｎｍの範囲で変化させることにより、粒経比（ｄ２／ｄ１）を１〜９とした。さらに、コロイダルシリカ全重量（ｗ１＋ｗ２）に対する第１のコロイダルシリカの重量（ｗ１）を、０．６５〜１．０の範囲内で変化させて種々のコロイダルシリカ混合物を準備した。
【００２８】
コロイダルシリカ混合物２ｗｔ％、酸化剤としての過硫酸アンモニウム２．０ｗｔ％、酸化抑制剤としての、キナルジン酸０．２ｗｔ％、キノリン酸０．３ｗｔ％、グリシン０．３ｗｔ％および添加剤などを純水に加えて、ＫＯＨにてｐＨを９に調整し、種々のスラリーを調製した。
【００２９】
得られたスラリーを用いて、Ｃｕダマシン配線を形成した。図２は、Ｃｕダマシン配線の形成方法を示す工程断面図である。
【００３０】
まず、図２（ａ）に示すように、素子（図示せず）が形成された半導体基板１０上に絶縁膜１１を堆積し、幅０．１μｍ、深さ０．１μｍの凹部Ａを形成しておく。凹部が形成された絶縁膜（ＳｉＯ２膜）１１の全面には、バリア膜としてのＴａ膜１２（１０ｎｍ）を介して、配線材料としてのＣｕ膜１３（１５０ｎｍ）をスパッタリング法およびメッキ法により堆積した。
【００３１】
次に、Ｔａ膜１２およびＣｕ膜１３の不要部分をＣＭＰにより除去して、図２（ｂ）に示すように絶縁膜１１表面を露出させ、Ｔａ膜１２およびＣｕ膜１３を凹部Ａ内に選択的に埋め込んだ。
【００３２】
ＣＭＰに当たっては、研磨布としてＩＣ１０００（ロデール・ニッタ社製）を用い、上述したように調製されたスラリーにより以下のように行なった。すなわち、図３に示すように、研磨布２１が貼付されたターンテーブル２０を１００ｒｐｍで回転させつつ、半導体基板２２を保持したトップリング２３を３００ｇｆ／ｃｍ２の研磨荷重で当接させた。トップリング２３の回転数は１０２ｒｐｍとし、研磨布２１上には、スラリー供給ノズル２５から２００ｃｃ／ｍｉｎの流量でスラリー２７を供給した。なお、図３には、水供給ノズル２４およびドレッサー２６も併せて示してある。
【００３３】
各スラリーを用いてＴａ膜１２、Ｃｕ膜１３およびＳｉＯ２膜１１を研磨して、各膜の研磨速度、ディッシングおよびスクラッチを調べた。Ｃｕ膜１３、Ｔａ膜１２およびＳｉＯ２膜１１の研磨速度がいずれも３０ｎｍ／ｍｉｎ以上、エロージョンは２０ｎｍ未満、さらに、Ｃｕ膜１３上およびＳｉＯ２膜１１上におけるスクラッチ数は１０個／ｃｍ２未満という条件を全て満たした場合を“◎”として評価した。
【００３４】
スクラッチ数が１０個／ｃｍ２以上２０個／ｃｍ２未満となる場合を“○”とし、スクラッチ数が２０個／ｃｍ２以上４０個／ｃｍ２未満の場合を“△”とした。また、Ｔａ膜１２およびＳｉＯ２膜１１のいずれか一方の研磨速度が３０ｎｍ／ｍｉｎ未満の場合も“△”とし、これら両方の研磨速度が３０ｎｍ／ｍｉｎ未満の場合は“×”とした。スクラッチ数が４０個／ｃｍ２以上の場合も“×”とした。
【００３５】
得られた結果を、下記表１にまとめる。
【００３６】
【表１】
“◎”領域では、Ｃｕ膜１３、Ｔａ膜１２およびＳｉＯ２膜１１を、いずれも３０ｎｍ／ｍｉｎ以上の速度で研磨することができるので、Ｃｕ多層配線を形成するために特に優れている。Ｃｕ残りに起因した配線ショートがなく、しかも、ＳｉＯ２の研磨力が十分であることから、１層目のＣｕＣＭＰ時に下地（ＳＴＩ、Ｗプラグ）段差をなくすような研磨が可能となる。
【００３８】
“○”領域においても、ほとんどのスクラッチが浅いものなので、半導体装置においては致命的ではない。“◎”領域および“○”領域が、本発明の実施形態における第１および第２のコロイダル粒子の条件に該当する。
【００３９】
Ｔａ膜１２およびＳｉＯ２膜１１のいずれか一方の研磨速度が３０ｎｍ／ｍｉｎ未満の場合には、Ｃｕ膜のような軟らかい材質と、こうした硬い材質とを実質的に同等の速度で研磨することができない。このため、図２（ｂ）に示したようにＴａ膜１２およびＣｕ膜１３を選択的に凹部Ａ内に埋め込むには、図５に示すように、予めＴａ膜１２上の余分なＣｕ膜１３を除去した後、Ｔａ膜１２のＣＭＰ（タッチアップ工程）を別途行なって絶縁膜１１の表面を露出しなければならない。
【００４０】
“△”領域においては、発生したスクラッチの総数が少ない場合でも、半導体装置に致命的となる深いスクラッチが１０個／ｃｍ２以上存在していた。
【００４１】
本発明の実施形態にかかるＣＭＰ用スラリーを用いることによって、１回の研磨でＣｕ膜およびＴａ膜の不要部分を除去して、ダマシン配線を形成することが可能となる。このため、工程を省略することができ、製造コストが低減される点でも有利である。
【００４２】
なお、バリア膜の材質を、Ｔｉ，Ｎｂ，Ｖ，ＷあるいはＭｏなどに変更した場合も、前述と同様の効果が得られた。すなわち、バリア膜の材質によらず、本発明の実施形態にかかるＣＭＰ用スラリーを用いることによって、配線材料とともにバリア膜を研磨することが可能となった。
【００４３】
（実施形態２）
本発明の実施形態にかかるＣＭＰ用スラリーは、ＳＴＩ（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）の形成に適用することも可能である。図４は、ＳＴＩの形成プロセスを示す工程断面図である。
【００４４】
まず、図４（ａ）に示すように、ＣＭＰストッパー膜３１が設けられた半導体基板３０に溝を形成し、その上に絶縁膜３２を堆積する。ここで、ＣＭＰストッパー膜３１としてはＳｉＮが用いられ、絶縁膜３２としては、例えば、有機ＳＯＧなどの塗布型絶縁膜を用いることができる。
【００４５】
次いで、絶縁膜３２の不要部分を、本発明の実施形態にかかるスラリーを用いたＣＭＰにより除去して、図４（ｂ）に示すようにＣＭＰストッパー膜３１表面を露出した。
【００４６】
本実施形態においては、第１のコロイダルシリカ（平均粒子径ｄ１：１０ｎｍ）と、第２のコロイダルシリカ（平均粒子径ｄ２：６０ｎｍ）とを用いて、ＣＭＰ用スラリーを調製した。この場合、粒径比（ｄ２／ｄ１）は６であり、第１のコロイダルシリカの重量比（ｗ１／（ｗ１＋ｗ２））が０．９となるよう、２種類のコロイダルシリカを混合して研磨粒子とした。これを、１０重量％の濃度で純水に分散させ、さらに、ｐＨ調整剤としてのＫＯＨによりｐＨを１１に調整した。
【００４７】
得られたスラリーを用いて、以下の条件で絶縁膜３２を研磨した。
【００４８】
スラリー流量：３００ｃｃ／ｍｉｎ
研磨布：ＩＣ１０００（ロデール・ニッタ社製）
研磨荷重：３００ｇｆ／ｃｍ２
トップリングおよびテーブルの回転数はいずれも１００ｒｐｍとして、３分間の研磨を行なった。用いたスラリーにおける粒子濃度が高いため、スクラッチを生じやすい環境にある。
【００４９】
本実施形態にかかるスラリーを用いることによって、研磨後のウェハー表面におけるスクラッチは２個にとどまり、エロージョンは３０ｎｍ以下に抑制された。こうして、スクラッチを生じ易いＣＭＰストッパー膜上の絶縁膜をＣＭＰする際にも効果を確認することができた。
【００５０】
また、図４（ａ）に示した段差Ｂを効率よく平坦化できることも、本発明の実施形態にかかるＣＭＰ用スラリーの特徴のひとつである。本実施形態においては、ＣＭＰストッパー３１まで削り込みを行なっているが、段差Ｂのみを平坦化して、絶縁膜３２の途中で研磨ストップするような工程にも適用することができる。
【００５１】
比較のために、粒径比（ｄ２／ｄ１）が３になるように第２のコロイダルシリカを選択した以外は、前述と同様の処方により第１のコロイダルシリカの重量比（ｗ１／（ｗ１＋ｗ２））が０．９となるようスラリーを調製した。
【００５２】
得られたスラリーを用い、前述と同様の条件で絶縁膜の研磨を行なった。その結果、研磨後のウェハー表面におけるスクラッチは３２０個であり、エロージョンは３５ｎｍ程度であった。
【００５３】
このように、第１および第２のコロイダル粒子の条件が、本発明の実施形態の範囲から外れると、研磨後の表面状態が劣化することが確認された。
【００５４】
【発明の効果】
上述したように、本発明の態様によれば、エロージョンやスクラッチを抑えることができるとともに、硬さの異なる２種類以上の材料からなる被研磨面も、同等の実用的な速度で研磨可能なＣＭＰ用スラリーが提供される。本発明の他の態様によれば、エロージョンやスクラッチを抑えるとともに、実用的な研磨速度で被研磨面を研磨する方法が提供される。本発明の他の態様によれば、高い信頼性を有する半導体装置の製造方法が提供される。
【００５５】
本発明によれば、例えば、次世代で要求されるデザインルール０．１μｍ以下の配線を有する高性能・高速な半導体装置を製造することが可能となり、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】コロイダル粒子の粒径分布を示すグラフ図。
【図２】本発明の一実施形態にかかる半導体装置の製造方法を表わす工程断面図。
【図３】ＣＭＰの状態を示す概略図。
【図４】本発明の他の実施形態にかかる半導体装置の製造方法を表わす工程断面図。
【図５】従来のＣＭＰ用スラリーを用いた場合の半導体装置の製造方法における一工程を示す断面図。
【符号の説明】
１０…半導体基板，１１…絶縁膜，１２…Ｔａ膜，１３…Ｃｕ膜，Ａ…凹部，２０…ターンテーブル，２１…研磨布，２２…半導体基板，２３…トップリング，２４…水供給ノズル，２５…スラリー供給ノズル，２６…ドレッサー，２７…スラリー，３０…半導体基板，３１…ＣＭＰストッパー膜，３２…絶縁膜，Ｂ…段差。
Claims (6)
- 一次粒子径が５ｎｍ以上３０ｎｍ以下の第１コロイダル粒子と、一次粒子径が第１コロイダル粒子を越える大きさで、前記第１のコロイダル粒子と同一材料の第２コロイダル粒子とを含み、下記数式で表わされる関係を満たすことを特徴とするＣＭＰ用スラリー。
３≦ｄ２／ｄ１≦８ （１）
０．９＜ｗ１／（ｗ１＋ｗ２）≦０．９７ （２）
（上記数式中、ｄ１およびｄ２は、それぞれ第１および第２のコロイダル粒子の平均粒子径であり、ｗ１およびｗ２は、それぞれスラリー中に含有されている第１のおよび第２のコロイダル粒子の重量である。） - 一次粒子径が５ｎｍ以上３０ｎｍ以下の第１コロイダル粒子と、一次粒子径が第１コロイダル粒子を越える大きさで、前記第１のコロイダル粒子と同一材料の第２コロイダル粒子とを含み、下記数式で表わされる関係を満たすことを特徴とするＣＭＰ用スラリー。
５＜ｄ２／ｄ１≦８ （３）
０．７≦ｗ１／（ｗ１＋ｗ２）≦０．９７ （４）
（上記数式中、ｄ１およびｄ２は、それぞれ第１および第２のコロイダル粒子の平均粒子径であり、ｗ１およびｗ２は、それぞれスラリー中に含有されている第１および第２のコロイダル粒子の重量である。） - 前記第１および第２のコロイダル粒子は、コロイダルシリカ粒子であることを特徴とする請求項１または２に記載のＣＭＰ用スラリー。
- 前記第１および第２のコロイダル粒子の総含有量は、前記スラリー中０．１重量％以上２０重量％以下であることを特徴とする請求項１乃至３のいずれか１項に記載のＣＭＰ用スラリー。
- ターンテーブル上に貼付された研磨布に、被研磨面を有する半導体基板を回転させつつ当接させる工程、および
前記研磨布上に、請求項１乃至４のいずれか１項に記載のＣＭＰ用スラリーを滴下して、前記被研磨面を研磨する工程を具備することを特徴とする研磨方法。 - 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に凹部を形成する工程と、
前記凹部の内部および前記絶縁膜の上にバリア膜を介して配線材料を堆積して、導電性層を形成する工程と、
前記絶縁膜の上に堆積された前記導電性層を除去して前記絶縁膜の表面を露出させることにより、前記導電性層を前記凹部内部に残置する工程とを具備し、
前記絶縁膜上に堆積された前記導電性層の除去は、請求項１乃至４のいずれか１項に記載のスラリーを用いたＣＭＰにより行なわれることを特徴とする半導体装置の製造方法。
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