JP2005005363A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】回路集積度の増加に伴って微細形成される電極端子の形状不良やショートや破断等の機能不良を防止することができる電極端子を備えた半導体装置を提供することである。
【解決手段】素子基板２２と、この素子基板２２の上面に形成される集積回路部２３と、この集積回路部２３から前記素子基板２２の端部に向けて延びる外部接続用の電極端子２４とを備えた半導体チップ２１において、前記電極端子２４を素子基板２２の端部の表面に狭いピッチ幅で平面形成した。
【選択図】 図１
【解決手段】素子基板２２と、この素子基板２２の上面に形成される集積回路部２３と、この集積回路部２３から前記素子基板２２の端部に向けて延びる外部接続用の電極端子２４とを備えた半導体チップ２１において、前記電極端子２４を素子基板２２の端部の表面に狭いピッチ幅で平面形成した。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に複数の半導体素子を集積した半導体装置に関するものであり、特に外部接続用の電極端子を基板の表面に狭いピッチ幅で配列形成した小型の半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、図９に示すように、表面実装型の半導体装置（半導体チップ１）における外部接続用の電極端子４は、素子基板２の側面に沿ってスルーホール状に形成されているものが多い。このようなスルーホール状の電極端子４は、特許文献１に示されるように、素子基板２の上面と下面が導通する構造になっているため、半導体チップ１をマザーボード等の外部基板に表面実装した場合に、素子基板２の上面に形成されている回路部３の端子部と外部基板の端子部との導通を容易に図ることができる。
【０００３】
前記電極端子４は、図１０に示すように、複数の半導体チップ１を一括形成するための集合基板１１の所定箇所に貫通孔（スルーホール１２）を設け、このスルーホール１２の縁部から内壁面にかけて銅や金等の導電部材をエッチングあるいは蒸着によって形成する。そして、前記集合基板１１上に回路部３を実装形成し、ワイヤボンディング、樹脂封止工程を経た後、配列形成されているスルーホール１２を二分するＹ軸と、このＹ軸と直交するＸ軸上に沿ってダイシングして単一の半導体チップ１が形成される。
【０００４】
【特許文献１】
特開平１０−１２６０２４号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、前記製造方法によって形成された電極端子４にあっては、配列形成されたスルーホール１２の中心を通るＹ軸上に沿ってプレス機で押圧切断するため、その切断時の衝撃によってスルーホール１２の端部がつぶれたり、このスルーホール１２の内壁に沿って形成された銅や金の導電めっき層が剥離する場合がある。このようなスルーホール１２の形成不良によって、回路部３から延びる配線パターンと電極端子４との接触不良が発生すると共に、前記プレス加工時においては、スルーホール１２を切断する際にバリが発生するおそれがある。このようなバリが生じた場合は、隣接形成されたスルーホール１２に形成された電極端子４間がショートするおそれがあるため、電極端子４間のピッチ幅を狭くして集積度を上げることが困難であった。
【０００６】
そこで、本発明の目的は、回路集積度の増加に伴って微細形成される電極端子の形状不良やショートや破断等の機能不良を防止することができる電極端子を備えた半導体装置及びその製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る半導体装置は、基板と、この基板の上面に形成される回路部と、この回路部から前記基板の端部に向けて延びる外部接続用の電極端子とを備えた半導体装置において、前記電極端子が基板の端部の表面に沿って平面形成されたことを特徴とする。
【０００８】
この発明によれば、従来のスルーホールを切断することによって形成されていた電極端子を切断によらず基板の表面に平面形成したことで、所定形状に精度よく仕上げることができる。このため、電極端子の形状をより微細に、また、隣接する電極端子の間隔を狭めて配列形成できるため、回路部の高機能化や高集積化に伴って電極端子数が増加した場合にも半導体装置のサイズを小さく抑えることが可能である。
【０００９】
また、前記電極端子を基板の上面のみ、あるいは、基板の上面から側面及び下面に亘って形成するといった形態をとることができる。電極端子を基板の上面のみに形成した場合は、マザーボード等の外部基板に予め形成された窓孔に樹脂体部を下方から挿入した実装が可能となり、上面から側面及び下面に亘って形成した場合は、従来のスルーホール状の電極端子と同様に、外部基板の上面に直接実装して導通を図ることができる。
【００１０】
また、前記電極端子は基板の表面に直接エッチング等によってパターン形成できるため、任意の形状に微細加工ができると共に、隣接形成される電極端子の間隔を狭めて密集形成することが可能である。
【００１１】
本発明の半導体装置の製造方法は、集合基板に直線状のスリットを所定間隔ごとに形成するスリット形成工程と、前記スリットによって挟まれた領域に電極端子及びダイボンドパターンを形成する電極パターン形成工程と、前記ダイボンドパターン上に回路部を実装し、この回路部と前記電極パターンとをワイヤボンディングする回路部実装配線工程と、前記回路部を樹脂封止する封止工程と、前記スリットが延びる方向と直交する方向に集合基板を分断するダイシング工程とを備え、前記電極端子がスリット近傍の上面若しくは集合基板の上面から下面にスリットの側面を介して一体形成した。
【００１２】
この発明によれば、電極端子が集合基板に予め開設されたスリットの近傍上面若しくはこのスリットの側面に沿って形成されているので、単一の半導体装置に分断するためのダイシングを前記スリットに直交する方向だけで行うことができる。このため、形成された電極端子に損傷を与えることがなく、電極端子の形状やピッチ幅に精度よく加工することができる。
【００１３】
【発明の実施の形態】
以下、添付図面に基づいて本発明に係る半導体装置及びその製造方法の実施形態を詳細に説明する。
【００１４】
図１乃至図３は本発明の第１実施形態の半導体装置（半導体チップ２１）を示したものである。この半導体チップ２１は、素子基板２２と、この素子基板２２上に実装形成される集積回路部２３と、前記素子基板２２の端部に形成される複数の電極端子２４とからなっている。
【００１５】
前記素子基板２２は、ガラスエポキシやＢＴレジン（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ Ｒｅｓｉｎ）等で四角形状に形成される。また、素子基板２２には、上面中央部にダイボンドパターン２６が形成され、このダイボンドパターン２６から素子基板２２の端部に向かってリードパターン２７が延び、その先に外部基板との接続用の電極端子２４が形成されている。前記ダイボンドパターン２６上に形成される集積回路部２３は、フォトトランジスタ、フォトダイオード又はＣＭＯＳイメージセンサ等の半導体受光素子やこれらを駆動する電子部品類で構成され、透明あるいは半透明の樹脂体２５で封止されている。
【００１６】
電極端子２４は、ダイボンドパターン２６やリードパターン２７と同様に銅や金等の薄い導電部材をエッチングや蒸着によって、素子基板２２の上面に平面形成される。この電極端子２４は、前記集積回路部２３の集積度や入出力数あるいは半導体チップ２１のサイズに応じてその個数や形成間隔（ピッチ幅）が設定される。本実施形態のように、エッチングや蒸着等によって平面形成する場合は、スルーホールピッチに制約されないため、０．４ｍｍピッチ程度の高密度配列形成が可能となる。これによって、素子基板２２及びこの素子基板２２が実装される外部基板の小型化が可能となる。
【００１７】
前記半導体チップ２１をマザーボード等の外部基板２０に実装する場合は、図３に示されるように、外部基板２０に予め樹脂体２５が挿入可能な大きさの窓孔３０を設け、この窓孔３０の下方から前記樹脂体２５の部分を挿入して固定した後、半導体チップ２１の電極２４と外部基板２０の電極端子２８とをリフロー半田で接続する。このような窓孔３０によって樹脂体２５がガイド挿入されるので、位置決めが容易であると共に、安定した状態で実装することができる。また、樹脂体２５の厚み分の薄型化が図られる。
【００１８】
次に、前記半導体チップ２１を量産する場合の製造工程を図４に示す。最初に一枚の集合基板３１に細長いスリット３２を等間隔に形成する（工程ａ）。次に、前記スリット３２によって分離された集合基板３１の上面スペースの中央部にダイボンドパターン２６及びこのダイボンドパターン２６を挟んだ両側に電極端子２４をエッチング形成する（工程ｂ）。続いて、前記形成されたダイボンドパターン２６上に集積回路部２３を実装し（工程ｃ）、ボンディングワイヤ２９で各電極端子２４と接合する（工程ｄ）。そして、集合基板３１の上面に樹脂を充填するための金型３４を装着し（工程ｅ）、ガラスエポキシ等の樹脂３５を充填して固化させる（工程ｆ）。その後、金型３４を取り外し（工程ｇ）、スリット３２と直交する切断ライン（Ｘ軸）に沿ってダイシングする（工程ｈ）。このような一連の工程を経ることによって、一枚の集合基板３１から単一の半導体チップ２１を量産することができる。
【００１９】
次に、図５乃至図７に本発明の第２実施形態の半導体チップ４１を示す。この半導体チップ４１は、上記第１実施形態の半導体チップ２１と同様に、素子基板４２の上面中央部にダイボンドパターン４６が形成され、このダイボンドパターン４６上に集積回路部４３が実装形成される。そして、前記集積回路部４３からボンディングワイヤ４９を介して素子基板４２の端部に向かって延びるリードパターン４７及び電極端子４４に接続される。本実施形態の半導体チップ４１では、前記電極端子４４が素子基板４２の上面部４４ａ、側面部４４ｂ及び下面部４４ｃに亘って形成される。このような電極端子４４を備える半導体チップ４１を外部基板２０に実装する場合は、素子基板４２の下面部４４ｃに回り込んだ電極端子４４を直接外部基板２０の所定の電極端子上に載置して半田接合される。また、前記第１実施形態の半導体チップ２１の実装方法と同様に、外部基板２０に設けた窓孔３０に樹脂体４５を下方から挿入し、電極端子の上面部４４ａ又は側面部４４ｂで接続するといった実装形態もとることが可能である。
【００２０】
図８は前記構造の半導体チップ４１の製造方法を示したものである。最初に一枚の集合基板５１に細長いスリット５２を等間隔に形成する（工程ａ）。次に、前記スリット５２によって分離されたスペースの中央部にダイボンドパターン４６と、前記スリット５２の上面部４４ａ，側面部４４ｂ、下面部４４ｃに亘る電極端子４４をエッチングによってパターン形成する（工程ｂ）。その後、集積回路部４３の実装（工程ｃ）、集積回路部４３と電極端子４４とをボンディングワイヤ４９で接続し、（工程ｄ）、金型３４の装着及び樹脂３５を充填して成形する樹脂封止工程（工程ｅ〜工程ｇ）を経てスリット５２と直交するＸ軸方向にダイシングして単一の半導体チップ４１が形成される（工程ｈ）。なお、前記集積回路部４３の実装からダイシングに至る工程は、前述した第１実施形態の半導体チップ２１の製造工程と同一である。このようにして形成される電極端子４４は、厚みが０．１ｍｍの集合基板５１を使用した場合に、ピッチ幅を０．４ｍｍ程度にまで狭くして加工することが可能となる。
【００２１】
前記第１実施形態及び第２実施形態の半導体チップ２１，４１のように、電極端子２４，４４を素子基板２２，４２の上面あるいは上面から側面及び下面にかけてエッチング形成するため、前記電極端子２２，４２の形状やピッチ幅を予め設定サイズに精度よく形成することができる。また、集合基板３１，５１から一括して量産する場合において、単一の半導体チップにダイシングするラインと前記電極端子が重ならないため、形状不良によるショートや破断といった機能不良を引き起こすおそれがない。
【００２２】
【発明の効果】
以上説明したように、本発明に係る半導体装置によれば、電極端子を素子基板の上面あるいは上面から側面、下面にかけて素子基板の外表面に形成することで、電極形状の型崩れを起こすことなく、微細化が可能となった。また、従来のスルーホールを分断することによって電極端子を形成する製造方法のように、分断時におけるバリ等が発生しないことから、隣接する電極端子間でショート等による機能不良の発生を抑えることができる。このため、多端子構造の半導体装置にあっても、電極端子及びそのピッチ幅の微細化が可能となるため、全体の小型化が図られる。
【００２３】
また、前記電極端子を素子基板の上面，側面，下面の任意の箇所に微細幅で精度よく平面形成することができる。このため、前記電極端子を備えた半導体装置をマザーボード等の外部基板の上面に設けられた電極部上に直接接続させるといった実装形態をとることが可能である。また、前記外部基板に窓孔を設け、この窓孔の下方から半導体チップの樹脂体部を挿入して接続するような薄型化を図った実装形態をとることもできる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１実施形態の斜視図である。
【図２】上記第１実施形態の半導体装置の平面図である。
【図３】上記第１実施形態の半導体装置を外部基板に実装したときの断面図である。
【図４】上記第１実施形態の半導体装置の製造方法を示す工程図である。
【図５】本発明に係る半導体装置の第２実施形態の斜視図である。
【図６】上記第２実施形態の半導体装置の平面図である。
【図７】上記第２実施形態の半導体装置を外部基板に実装したときの断面図である。
【図８】上記第２実施形態の半導体装置の製造方法を示す工程図である。
【図９】従来のスルーホールによって形成された半導体装置の斜視図である。
【図１０】前記従来のスルーホールによる電極端子を形成する集合基板の平面図である。
【符号の説明】
２１，４１ 半導体チップ
２２，４２ 素子基板
２３，４３ 集積回路部
２４，４４ 電極端子
３１，５１ 集合基板
３２，５２ スリット
【発明の属する技術分野】
本発明は、基板上に複数の半導体素子を集積した半導体装置に関するものであり、特に外部接続用の電極端子を基板の表面に狭いピッチ幅で配列形成した小型の半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、図９に示すように、表面実装型の半導体装置（半導体チップ１）における外部接続用の電極端子４は、素子基板２の側面に沿ってスルーホール状に形成されているものが多い。このようなスルーホール状の電極端子４は、特許文献１に示されるように、素子基板２の上面と下面が導通する構造になっているため、半導体チップ１をマザーボード等の外部基板に表面実装した場合に、素子基板２の上面に形成されている回路部３の端子部と外部基板の端子部との導通を容易に図ることができる。
【０００３】
前記電極端子４は、図１０に示すように、複数の半導体チップ１を一括形成するための集合基板１１の所定箇所に貫通孔（スルーホール１２）を設け、このスルーホール１２の縁部から内壁面にかけて銅や金等の導電部材をエッチングあるいは蒸着によって形成する。そして、前記集合基板１１上に回路部３を実装形成し、ワイヤボンディング、樹脂封止工程を経た後、配列形成されているスルーホール１２を二分するＹ軸と、このＹ軸と直交するＸ軸上に沿ってダイシングして単一の半導体チップ１が形成される。
【０００４】
【特許文献１】
特開平１０−１２６０２４号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、前記製造方法によって形成された電極端子４にあっては、配列形成されたスルーホール１２の中心を通るＹ軸上に沿ってプレス機で押圧切断するため、その切断時の衝撃によってスルーホール１２の端部がつぶれたり、このスルーホール１２の内壁に沿って形成された銅や金の導電めっき層が剥離する場合がある。このようなスルーホール１２の形成不良によって、回路部３から延びる配線パターンと電極端子４との接触不良が発生すると共に、前記プレス加工時においては、スルーホール１２を切断する際にバリが発生するおそれがある。このようなバリが生じた場合は、隣接形成されたスルーホール１２に形成された電極端子４間がショートするおそれがあるため、電極端子４間のピッチ幅を狭くして集積度を上げることが困難であった。
【０００６】
そこで、本発明の目的は、回路集積度の増加に伴って微細形成される電極端子の形状不良やショートや破断等の機能不良を防止することができる電極端子を備えた半導体装置及びその製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る半導体装置は、基板と、この基板の上面に形成される回路部と、この回路部から前記基板の端部に向けて延びる外部接続用の電極端子とを備えた半導体装置において、前記電極端子が基板の端部の表面に沿って平面形成されたことを特徴とする。
【０００８】
この発明によれば、従来のスルーホールを切断することによって形成されていた電極端子を切断によらず基板の表面に平面形成したことで、所定形状に精度よく仕上げることができる。このため、電極端子の形状をより微細に、また、隣接する電極端子の間隔を狭めて配列形成できるため、回路部の高機能化や高集積化に伴って電極端子数が増加した場合にも半導体装置のサイズを小さく抑えることが可能である。
【０００９】
また、前記電極端子を基板の上面のみ、あるいは、基板の上面から側面及び下面に亘って形成するといった形態をとることができる。電極端子を基板の上面のみに形成した場合は、マザーボード等の外部基板に予め形成された窓孔に樹脂体部を下方から挿入した実装が可能となり、上面から側面及び下面に亘って形成した場合は、従来のスルーホール状の電極端子と同様に、外部基板の上面に直接実装して導通を図ることができる。
【００１０】
また、前記電極端子は基板の表面に直接エッチング等によってパターン形成できるため、任意の形状に微細加工ができると共に、隣接形成される電極端子の間隔を狭めて密集形成することが可能である。
【００１１】
本発明の半導体装置の製造方法は、集合基板に直線状のスリットを所定間隔ごとに形成するスリット形成工程と、前記スリットによって挟まれた領域に電極端子及びダイボンドパターンを形成する電極パターン形成工程と、前記ダイボンドパターン上に回路部を実装し、この回路部と前記電極パターンとをワイヤボンディングする回路部実装配線工程と、前記回路部を樹脂封止する封止工程と、前記スリットが延びる方向と直交する方向に集合基板を分断するダイシング工程とを備え、前記電極端子がスリット近傍の上面若しくは集合基板の上面から下面にスリットの側面を介して一体形成した。
【００１２】
この発明によれば、電極端子が集合基板に予め開設されたスリットの近傍上面若しくはこのスリットの側面に沿って形成されているので、単一の半導体装置に分断するためのダイシングを前記スリットに直交する方向だけで行うことができる。このため、形成された電極端子に損傷を与えることがなく、電極端子の形状やピッチ幅に精度よく加工することができる。
【００１３】
【発明の実施の形態】
以下、添付図面に基づいて本発明に係る半導体装置及びその製造方法の実施形態を詳細に説明する。
【００１４】
図１乃至図３は本発明の第１実施形態の半導体装置（半導体チップ２１）を示したものである。この半導体チップ２１は、素子基板２２と、この素子基板２２上に実装形成される集積回路部２３と、前記素子基板２２の端部に形成される複数の電極端子２４とからなっている。
【００１５】
前記素子基板２２は、ガラスエポキシやＢＴレジン（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ Ｒｅｓｉｎ）等で四角形状に形成される。また、素子基板２２には、上面中央部にダイボンドパターン２６が形成され、このダイボンドパターン２６から素子基板２２の端部に向かってリードパターン２７が延び、その先に外部基板との接続用の電極端子２４が形成されている。前記ダイボンドパターン２６上に形成される集積回路部２３は、フォトトランジスタ、フォトダイオード又はＣＭＯＳイメージセンサ等の半導体受光素子やこれらを駆動する電子部品類で構成され、透明あるいは半透明の樹脂体２５で封止されている。
【００１６】
電極端子２４は、ダイボンドパターン２６やリードパターン２７と同様に銅や金等の薄い導電部材をエッチングや蒸着によって、素子基板２２の上面に平面形成される。この電極端子２４は、前記集積回路部２３の集積度や入出力数あるいは半導体チップ２１のサイズに応じてその個数や形成間隔（ピッチ幅）が設定される。本実施形態のように、エッチングや蒸着等によって平面形成する場合は、スルーホールピッチに制約されないため、０．４ｍｍピッチ程度の高密度配列形成が可能となる。これによって、素子基板２２及びこの素子基板２２が実装される外部基板の小型化が可能となる。
【００１７】
前記半導体チップ２１をマザーボード等の外部基板２０に実装する場合は、図３に示されるように、外部基板２０に予め樹脂体２５が挿入可能な大きさの窓孔３０を設け、この窓孔３０の下方から前記樹脂体２５の部分を挿入して固定した後、半導体チップ２１の電極２４と外部基板２０の電極端子２８とをリフロー半田で接続する。このような窓孔３０によって樹脂体２５がガイド挿入されるので、位置決めが容易であると共に、安定した状態で実装することができる。また、樹脂体２５の厚み分の薄型化が図られる。
【００１８】
次に、前記半導体チップ２１を量産する場合の製造工程を図４に示す。最初に一枚の集合基板３１に細長いスリット３２を等間隔に形成する（工程ａ）。次に、前記スリット３２によって分離された集合基板３１の上面スペースの中央部にダイボンドパターン２６及びこのダイボンドパターン２６を挟んだ両側に電極端子２４をエッチング形成する（工程ｂ）。続いて、前記形成されたダイボンドパターン２６上に集積回路部２３を実装し（工程ｃ）、ボンディングワイヤ２９で各電極端子２４と接合する（工程ｄ）。そして、集合基板３１の上面に樹脂を充填するための金型３４を装着し（工程ｅ）、ガラスエポキシ等の樹脂３５を充填して固化させる（工程ｆ）。その後、金型３４を取り外し（工程ｇ）、スリット３２と直交する切断ライン（Ｘ軸）に沿ってダイシングする（工程ｈ）。このような一連の工程を経ることによって、一枚の集合基板３１から単一の半導体チップ２１を量産することができる。
【００１９】
次に、図５乃至図７に本発明の第２実施形態の半導体チップ４１を示す。この半導体チップ４１は、上記第１実施形態の半導体チップ２１と同様に、素子基板４２の上面中央部にダイボンドパターン４６が形成され、このダイボンドパターン４６上に集積回路部４３が実装形成される。そして、前記集積回路部４３からボンディングワイヤ４９を介して素子基板４２の端部に向かって延びるリードパターン４７及び電極端子４４に接続される。本実施形態の半導体チップ４１では、前記電極端子４４が素子基板４２の上面部４４ａ、側面部４４ｂ及び下面部４４ｃに亘って形成される。このような電極端子４４を備える半導体チップ４１を外部基板２０に実装する場合は、素子基板４２の下面部４４ｃに回り込んだ電極端子４４を直接外部基板２０の所定の電極端子上に載置して半田接合される。また、前記第１実施形態の半導体チップ２１の実装方法と同様に、外部基板２０に設けた窓孔３０に樹脂体４５を下方から挿入し、電極端子の上面部４４ａ又は側面部４４ｂで接続するといった実装形態もとることが可能である。
【００２０】
図８は前記構造の半導体チップ４１の製造方法を示したものである。最初に一枚の集合基板５１に細長いスリット５２を等間隔に形成する（工程ａ）。次に、前記スリット５２によって分離されたスペースの中央部にダイボンドパターン４６と、前記スリット５２の上面部４４ａ，側面部４４ｂ、下面部４４ｃに亘る電極端子４４をエッチングによってパターン形成する（工程ｂ）。その後、集積回路部４３の実装（工程ｃ）、集積回路部４３と電極端子４４とをボンディングワイヤ４９で接続し、（工程ｄ）、金型３４の装着及び樹脂３５を充填して成形する樹脂封止工程（工程ｅ〜工程ｇ）を経てスリット５２と直交するＸ軸方向にダイシングして単一の半導体チップ４１が形成される（工程ｈ）。なお、前記集積回路部４３の実装からダイシングに至る工程は、前述した第１実施形態の半導体チップ２１の製造工程と同一である。このようにして形成される電極端子４４は、厚みが０．１ｍｍの集合基板５１を使用した場合に、ピッチ幅を０．４ｍｍ程度にまで狭くして加工することが可能となる。
【００２１】
前記第１実施形態及び第２実施形態の半導体チップ２１，４１のように、電極端子２４，４４を素子基板２２，４２の上面あるいは上面から側面及び下面にかけてエッチング形成するため、前記電極端子２２，４２の形状やピッチ幅を予め設定サイズに精度よく形成することができる。また、集合基板３１，５１から一括して量産する場合において、単一の半導体チップにダイシングするラインと前記電極端子が重ならないため、形状不良によるショートや破断といった機能不良を引き起こすおそれがない。
【００２２】
【発明の効果】
以上説明したように、本発明に係る半導体装置によれば、電極端子を素子基板の上面あるいは上面から側面、下面にかけて素子基板の外表面に形成することで、電極形状の型崩れを起こすことなく、微細化が可能となった。また、従来のスルーホールを分断することによって電極端子を形成する製造方法のように、分断時におけるバリ等が発生しないことから、隣接する電極端子間でショート等による機能不良の発生を抑えることができる。このため、多端子構造の半導体装置にあっても、電極端子及びそのピッチ幅の微細化が可能となるため、全体の小型化が図られる。
【００２３】
また、前記電極端子を素子基板の上面，側面，下面の任意の箇所に微細幅で精度よく平面形成することができる。このため、前記電極端子を備えた半導体装置をマザーボード等の外部基板の上面に設けられた電極部上に直接接続させるといった実装形態をとることが可能である。また、前記外部基板に窓孔を設け、この窓孔の下方から半導体チップの樹脂体部を挿入して接続するような薄型化を図った実装形態をとることもできる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１実施形態の斜視図である。
【図２】上記第１実施形態の半導体装置の平面図である。
【図３】上記第１実施形態の半導体装置を外部基板に実装したときの断面図である。
【図４】上記第１実施形態の半導体装置の製造方法を示す工程図である。
【図５】本発明に係る半導体装置の第２実施形態の斜視図である。
【図６】上記第２実施形態の半導体装置の平面図である。
【図７】上記第２実施形態の半導体装置を外部基板に実装したときの断面図である。
【図８】上記第２実施形態の半導体装置の製造方法を示す工程図である。
【図９】従来のスルーホールによって形成された半導体装置の斜視図である。
【図１０】前記従来のスルーホールによる電極端子を形成する集合基板の平面図である。
【符号の説明】
２１，４１ 半導体チップ
２２，４２ 素子基板
２３，４３ 集積回路部
２４，４４ 電極端子
３１，５１ 集合基板
３２，５２ スリット
Claims (6)
- 基板と、この基板の上面に形成される回路部と、この回路部から前記基板の端部に向けて延びる外部接続用の電極端子とを備えた半導体装置において、
前記電極端子が基板の端部の表面に沿って平面形成されたことを特徴とする半導体装置。 - 前記電極端子が基板の上面に形成された請求項１記載の半導体装置。
- 前記電極端子が基板の端部の上面から側面及び下面に亘って形成された請求項１記載の半導体装置。
- 前記回路部が半導体受光素子及びこれを駆動制御する電子素子を集積した請求項１記載の半導体装置。
- 集合基板に直線状のスリットを所定間隔ごとに形成するスリット形成工程と、前記スリットによって挟まれた領域に電極端子及びダイボンドパターンを形成する電極パターン形成工程と、前記ダイボンドパターン上に回路部を実装し、この回路部と前記電極パターンとをワイヤボンディングする回路部実装配線工程と、前記回路部を樹脂封止する封止工程と、前記スリットが延びる方向と直交する方向に集合基板を分断するダイシング工程とを備え、前記電極端子がスリット近傍の上面に形成される半導体装置の製造方法。
- 集合基板に直線状のスリットを所定間隔ごとに形成するスリット形成工程と、前記スリットによって挟まれた領域に電極端子及びダイボンドパターンを形成する電極パターン形成工程と、前記ダイボンドパターン上に回路部を実装し、この回路部と前記電極パターンとをワイヤボンディングする回路部実装配線工程と、前記回路部を樹脂封止する封止工程と、前記スリットが延びる方向と直交する方向に集合基板を分断するダイシング工程とを備え、前記電極端子がスリット近傍の上面から下面にスリットの側面を介して一体形成される半導体装置の製造方法。
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-
2003
- 2003-06-10 JP JP2003164896A patent/JP2005005363A/ja active Pending
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