JP2005005363A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】回路集積度の増加に伴って微細形成される電極端子の形状不良やショートや破断等の機能不良を防止することができる電極端子を備えた半導体装置を提供することである。
【解決手段】素子基板22と、この素子基板22の上面に形成される集積回路部23と、この集積回路部23から前記素子基板22の端部に向けて延びる外部接続用の電極端子24とを備えた半導体チップ21において、前記電極端子24を素子基板22の端部の表面に狭いピッチ幅で平面形成した。
【選択図】 図1
【解決手段】素子基板22と、この素子基板22の上面に形成される集積回路部23と、この集積回路部23から前記素子基板22の端部に向けて延びる外部接続用の電極端子24とを備えた半導体チップ21において、前記電極端子24を素子基板22の端部の表面に狭いピッチ幅で平面形成した。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、基板上に複数の半導体素子を集積した半導体装置に関するものであり、特に外部接続用の電極端子を基板の表面に狭いピッチ幅で配列形成した小型の半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
従来、図9に示すように、表面実装型の半導体装置(半導体チップ1)における外部接続用の電極端子4は、素子基板2の側面に沿ってスルーホール状に形成されているものが多い。このようなスルーホール状の電極端子4は、特許文献1に示されるように、素子基板2の上面と下面が導通する構造になっているため、半導体チップ1をマザーボード等の外部基板に表面実装した場合に、素子基板2の上面に形成されている回路部3の端子部と外部基板の端子部との導通を容易に図ることができる。
【0003】
前記電極端子4は、図10に示すように、複数の半導体チップ1を一括形成するための集合基板11の所定箇所に貫通孔(スルーホール12)を設け、このスルーホール12の縁部から内壁面にかけて銅や金等の導電部材をエッチングあるいは蒸着によって形成する。そして、前記集合基板11上に回路部3を実装形成し、ワイヤボンディング、樹脂封止工程を経た後、配列形成されているスルーホール12を二分するY軸と、このY軸と直交するX軸上に沿ってダイシングして単一の半導体チップ1が形成される。
【0004】
【特許文献1】
特開平10−126024号公報
【0005】
【発明が解決しようとする課題】
しかしながら、前記製造方法によって形成された電極端子4にあっては、配列形成されたスルーホール12の中心を通るY軸上に沿ってプレス機で押圧切断するため、その切断時の衝撃によってスルーホール12の端部がつぶれたり、このスルーホール12の内壁に沿って形成された銅や金の導電めっき層が剥離する場合がある。このようなスルーホール12の形成不良によって、回路部3から延びる配線パターンと電極端子4との接触不良が発生すると共に、前記プレス加工時においては、スルーホール12を切断する際にバリが発生するおそれがある。このようなバリが生じた場合は、隣接形成されたスルーホール12に形成された電極端子4間がショートするおそれがあるため、電極端子4間のピッチ幅を狭くして集積度を上げることが困難であった。
【0006】
そこで、本発明の目的は、回路集積度の増加に伴って微細形成される電極端子の形状不良やショートや破断等の機能不良を防止することができる電極端子を備えた半導体装置及びその製造方法を提供することである。
【0007】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項1に係る半導体装置は、基板と、この基板の上面に形成される回路部と、この回路部から前記基板の端部に向けて延びる外部接続用の電極端子とを備えた半導体装置において、前記電極端子が基板の端部の表面に沿って平面形成されたことを特徴とする。
【0008】
この発明によれば、従来のスルーホールを切断することによって形成されていた電極端子を切断によらず基板の表面に平面形成したことで、所定形状に精度よく仕上げることができる。このため、電極端子の形状をより微細に、また、隣接する電極端子の間隔を狭めて配列形成できるため、回路部の高機能化や高集積化に伴って電極端子数が増加した場合にも半導体装置のサイズを小さく抑えることが可能である。
【0009】
また、前記電極端子を基板の上面のみ、あるいは、基板の上面から側面及び下面に亘って形成するといった形態をとることができる。電極端子を基板の上面のみに形成した場合は、マザーボード等の外部基板に予め形成された窓孔に樹脂体部を下方から挿入した実装が可能となり、上面から側面及び下面に亘って形成した場合は、従来のスルーホール状の電極端子と同様に、外部基板の上面に直接実装して導通を図ることができる。
【0010】
また、前記電極端子は基板の表面に直接エッチング等によってパターン形成できるため、任意の形状に微細加工ができると共に、隣接形成される電極端子の間隔を狭めて密集形成することが可能である。
【0011】
本発明の半導体装置の製造方法は、集合基板に直線状のスリットを所定間隔ごとに形成するスリット形成工程と、前記スリットによって挟まれた領域に電極端子及びダイボンドパターンを形成する電極パターン形成工程と、前記ダイボンドパターン上に回路部を実装し、この回路部と前記電極パターンとをワイヤボンディングする回路部実装配線工程と、前記回路部を樹脂封止する封止工程と、前記スリットが延びる方向と直交する方向に集合基板を分断するダイシング工程とを備え、前記電極端子がスリット近傍の上面若しくは集合基板の上面から下面にスリットの側面を介して一体形成した。
【0012】
この発明によれば、電極端子が集合基板に予め開設されたスリットの近傍上面若しくはこのスリットの側面に沿って形成されているので、単一の半導体装置に分断するためのダイシングを前記スリットに直交する方向だけで行うことができる。このため、形成された電極端子に損傷を与えることがなく、電極端子の形状やピッチ幅に精度よく加工することができる。
【0013】
【発明の実施の形態】
以下、添付図面に基づいて本発明に係る半導体装置及びその製造方法の実施形態を詳細に説明する。
【0014】
図1乃至図3は本発明の第1実施形態の半導体装置(半導体チップ21)を示したものである。この半導体チップ21は、素子基板22と、この素子基板22上に実装形成される集積回路部23と、前記素子基板22の端部に形成される複数の電極端子24とからなっている。
【0015】
前記素子基板22は、ガラスエポキシやBTレジン(Bismaleimide Triazine Resin)等で四角形状に形成される。また、素子基板22には、上面中央部にダイボンドパターン26が形成され、このダイボンドパターン26から素子基板22の端部に向かってリードパターン27が延び、その先に外部基板との接続用の電極端子24が形成されている。前記ダイボンドパターン26上に形成される集積回路部23は、フォトトランジスタ、フォトダイオード又はCMOSイメージセンサ等の半導体受光素子やこれらを駆動する電子部品類で構成され、透明あるいは半透明の樹脂体25で封止されている。
【0016】
電極端子24は、ダイボンドパターン26やリードパターン27と同様に銅や金等の薄い導電部材をエッチングや蒸着によって、素子基板22の上面に平面形成される。この電極端子24は、前記集積回路部23の集積度や入出力数あるいは半導体チップ21のサイズに応じてその個数や形成間隔(ピッチ幅)が設定される。本実施形態のように、エッチングや蒸着等によって平面形成する場合は、スルーホールピッチに制約されないため、0.4mmピッチ程度の高密度配列形成が可能となる。これによって、素子基板22及びこの素子基板22が実装される外部基板の小型化が可能となる。
【0017】
前記半導体チップ21をマザーボード等の外部基板20に実装する場合は、図3に示されるように、外部基板20に予め樹脂体25が挿入可能な大きさの窓孔30を設け、この窓孔30の下方から前記樹脂体25の部分を挿入して固定した後、半導体チップ21の電極24と外部基板20の電極端子28とをリフロー半田で接続する。このような窓孔30によって樹脂体25がガイド挿入されるので、位置決めが容易であると共に、安定した状態で実装することができる。また、樹脂体25の厚み分の薄型化が図られる。
【0018】
次に、前記半導体チップ21を量産する場合の製造工程を図4に示す。最初に一枚の集合基板31に細長いスリット32を等間隔に形成する(工程a)。次に、前記スリット32によって分離された集合基板31の上面スペースの中央部にダイボンドパターン26及びこのダイボンドパターン26を挟んだ両側に電極端子24をエッチング形成する(工程b)。続いて、前記形成されたダイボンドパターン26上に集積回路部23を実装し(工程c)、ボンディングワイヤ29で各電極端子24と接合する(工程d)。そして、集合基板31の上面に樹脂を充填するための金型34を装着し(工程e)、ガラスエポキシ等の樹脂35を充填して固化させる(工程f)。その後、金型34を取り外し(工程g)、スリット32と直交する切断ライン(X軸)に沿ってダイシングする(工程h)。このような一連の工程を経ることによって、一枚の集合基板31から単一の半導体チップ21を量産することができる。
【0019】
次に、図5乃至図7に本発明の第2実施形態の半導体チップ41を示す。この半導体チップ41は、上記第1実施形態の半導体チップ21と同様に、素子基板42の上面中央部にダイボンドパターン46が形成され、このダイボンドパターン46上に集積回路部43が実装形成される。そして、前記集積回路部43からボンディングワイヤ49を介して素子基板42の端部に向かって延びるリードパターン47及び電極端子44に接続される。本実施形態の半導体チップ41では、前記電極端子44が素子基板42の上面部44a、側面部44b及び下面部44cに亘って形成される。このような電極端子44を備える半導体チップ41を外部基板20に実装する場合は、素子基板42の下面部44cに回り込んだ電極端子44を直接外部基板20の所定の電極端子上に載置して半田接合される。また、前記第1実施形態の半導体チップ21の実装方法と同様に、外部基板20に設けた窓孔30に樹脂体45を下方から挿入し、電極端子の上面部44a又は側面部44bで接続するといった実装形態もとることが可能である。
【0020】
図8は前記構造の半導体チップ41の製造方法を示したものである。最初に一枚の集合基板51に細長いスリット52を等間隔に形成する(工程a)。次に、前記スリット52によって分離されたスペースの中央部にダイボンドパターン46と、前記スリット52の上面部44a,側面部44b、下面部44cに亘る電極端子44をエッチングによってパターン形成する(工程b)。その後、集積回路部43の実装(工程c)、集積回路部43と電極端子44とをボンディングワイヤ49で接続し、(工程d)、金型34の装着及び樹脂35を充填して成形する樹脂封止工程(工程e〜工程g)を経てスリット52と直交するX軸方向にダイシングして単一の半導体チップ41が形成される(工程h)。なお、前記集積回路部43の実装からダイシングに至る工程は、前述した第1実施形態の半導体チップ21の製造工程と同一である。このようにして形成される電極端子44は、厚みが0.1mmの集合基板51を使用した場合に、ピッチ幅を0.4mm程度にまで狭くして加工することが可能となる。
【0021】
前記第1実施形態及び第2実施形態の半導体チップ21,41のように、電極端子24,44を素子基板22,42の上面あるいは上面から側面及び下面にかけてエッチング形成するため、前記電極端子22,42の形状やピッチ幅を予め設定サイズに精度よく形成することができる。また、集合基板31,51から一括して量産する場合において、単一の半導体チップにダイシングするラインと前記電極端子が重ならないため、形状不良によるショートや破断といった機能不良を引き起こすおそれがない。
【0022】
【発明の効果】
以上説明したように、本発明に係る半導体装置によれば、電極端子を素子基板の上面あるいは上面から側面、下面にかけて素子基板の外表面に形成することで、電極形状の型崩れを起こすことなく、微細化が可能となった。また、従来のスルーホールを分断することによって電極端子を形成する製造方法のように、分断時におけるバリ等が発生しないことから、隣接する電極端子間でショート等による機能不良の発生を抑えることができる。このため、多端子構造の半導体装置にあっても、電極端子及びそのピッチ幅の微細化が可能となるため、全体の小型化が図られる。
【0023】
また、前記電極端子を素子基板の上面,側面,下面の任意の箇所に微細幅で精度よく平面形成することができる。このため、前記電極端子を備えた半導体装置をマザーボード等の外部基板の上面に設けられた電極部上に直接接続させるといった実装形態をとることが可能である。また、前記外部基板に窓孔を設け、この窓孔の下方から半導体チップの樹脂体部を挿入して接続するような薄型化を図った実装形態をとることもできる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の第1実施形態の斜視図である。
【図2】上記第1実施形態の半導体装置の平面図である。
【図3】上記第1実施形態の半導体装置を外部基板に実装したときの断面図である。
【図4】上記第1実施形態の半導体装置の製造方法を示す工程図である。
【図5】本発明に係る半導体装置の第2実施形態の斜視図である。
【図6】上記第2実施形態の半導体装置の平面図である。
【図7】上記第2実施形態の半導体装置を外部基板に実装したときの断面図である。
【図8】上記第2実施形態の半導体装置の製造方法を示す工程図である。
【図9】従来のスルーホールによって形成された半導体装置の斜視図である。
【図10】前記従来のスルーホールによる電極端子を形成する集合基板の平面図である。
【符号の説明】
21,41 半導体チップ
22,42 素子基板
23,43 集積回路部
24,44 電極端子
31,51 集合基板
32,52 スリット
【発明の属する技術分野】
本発明は、基板上に複数の半導体素子を集積した半導体装置に関するものであり、特に外部接続用の電極端子を基板の表面に狭いピッチ幅で配列形成した小型の半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
従来、図9に示すように、表面実装型の半導体装置(半導体チップ1)における外部接続用の電極端子4は、素子基板2の側面に沿ってスルーホール状に形成されているものが多い。このようなスルーホール状の電極端子4は、特許文献1に示されるように、素子基板2の上面と下面が導通する構造になっているため、半導体チップ1をマザーボード等の外部基板に表面実装した場合に、素子基板2の上面に形成されている回路部3の端子部と外部基板の端子部との導通を容易に図ることができる。
【0003】
前記電極端子4は、図10に示すように、複数の半導体チップ1を一括形成するための集合基板11の所定箇所に貫通孔(スルーホール12)を設け、このスルーホール12の縁部から内壁面にかけて銅や金等の導電部材をエッチングあるいは蒸着によって形成する。そして、前記集合基板11上に回路部3を実装形成し、ワイヤボンディング、樹脂封止工程を経た後、配列形成されているスルーホール12を二分するY軸と、このY軸と直交するX軸上に沿ってダイシングして単一の半導体チップ1が形成される。
【0004】
【特許文献1】
特開平10−126024号公報
【0005】
【発明が解決しようとする課題】
しかしながら、前記製造方法によって形成された電極端子4にあっては、配列形成されたスルーホール12の中心を通るY軸上に沿ってプレス機で押圧切断するため、その切断時の衝撃によってスルーホール12の端部がつぶれたり、このスルーホール12の内壁に沿って形成された銅や金の導電めっき層が剥離する場合がある。このようなスルーホール12の形成不良によって、回路部3から延びる配線パターンと電極端子4との接触不良が発生すると共に、前記プレス加工時においては、スルーホール12を切断する際にバリが発生するおそれがある。このようなバリが生じた場合は、隣接形成されたスルーホール12に形成された電極端子4間がショートするおそれがあるため、電極端子4間のピッチ幅を狭くして集積度を上げることが困難であった。
【0006】
そこで、本発明の目的は、回路集積度の増加に伴って微細形成される電極端子の形状不良やショートや破断等の機能不良を防止することができる電極端子を備えた半導体装置及びその製造方法を提供することである。
【0007】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項1に係る半導体装置は、基板と、この基板の上面に形成される回路部と、この回路部から前記基板の端部に向けて延びる外部接続用の電極端子とを備えた半導体装置において、前記電極端子が基板の端部の表面に沿って平面形成されたことを特徴とする。
【0008】
この発明によれば、従来のスルーホールを切断することによって形成されていた電極端子を切断によらず基板の表面に平面形成したことで、所定形状に精度よく仕上げることができる。このため、電極端子の形状をより微細に、また、隣接する電極端子の間隔を狭めて配列形成できるため、回路部の高機能化や高集積化に伴って電極端子数が増加した場合にも半導体装置のサイズを小さく抑えることが可能である。
【0009】
また、前記電極端子を基板の上面のみ、あるいは、基板の上面から側面及び下面に亘って形成するといった形態をとることができる。電極端子を基板の上面のみに形成した場合は、マザーボード等の外部基板に予め形成された窓孔に樹脂体部を下方から挿入した実装が可能となり、上面から側面及び下面に亘って形成した場合は、従来のスルーホール状の電極端子と同様に、外部基板の上面に直接実装して導通を図ることができる。
【0010】
また、前記電極端子は基板の表面に直接エッチング等によってパターン形成できるため、任意の形状に微細加工ができると共に、隣接形成される電極端子の間隔を狭めて密集形成することが可能である。
【0011】
本発明の半導体装置の製造方法は、集合基板に直線状のスリットを所定間隔ごとに形成するスリット形成工程と、前記スリットによって挟まれた領域に電極端子及びダイボンドパターンを形成する電極パターン形成工程と、前記ダイボンドパターン上に回路部を実装し、この回路部と前記電極パターンとをワイヤボンディングする回路部実装配線工程と、前記回路部を樹脂封止する封止工程と、前記スリットが延びる方向と直交する方向に集合基板を分断するダイシング工程とを備え、前記電極端子がスリット近傍の上面若しくは集合基板の上面から下面にスリットの側面を介して一体形成した。
【0012】
この発明によれば、電極端子が集合基板に予め開設されたスリットの近傍上面若しくはこのスリットの側面に沿って形成されているので、単一の半導体装置に分断するためのダイシングを前記スリットに直交する方向だけで行うことができる。このため、形成された電極端子に損傷を与えることがなく、電極端子の形状やピッチ幅に精度よく加工することができる。
【0013】
【発明の実施の形態】
以下、添付図面に基づいて本発明に係る半導体装置及びその製造方法の実施形態を詳細に説明する。
【0014】
図1乃至図3は本発明の第1実施形態の半導体装置(半導体チップ21)を示したものである。この半導体チップ21は、素子基板22と、この素子基板22上に実装形成される集積回路部23と、前記素子基板22の端部に形成される複数の電極端子24とからなっている。
【0015】
前記素子基板22は、ガラスエポキシやBTレジン(Bismaleimide Triazine Resin)等で四角形状に形成される。また、素子基板22には、上面中央部にダイボンドパターン26が形成され、このダイボンドパターン26から素子基板22の端部に向かってリードパターン27が延び、その先に外部基板との接続用の電極端子24が形成されている。前記ダイボンドパターン26上に形成される集積回路部23は、フォトトランジスタ、フォトダイオード又はCMOSイメージセンサ等の半導体受光素子やこれらを駆動する電子部品類で構成され、透明あるいは半透明の樹脂体25で封止されている。
【0016】
電極端子24は、ダイボンドパターン26やリードパターン27と同様に銅や金等の薄い導電部材をエッチングや蒸着によって、素子基板22の上面に平面形成される。この電極端子24は、前記集積回路部23の集積度や入出力数あるいは半導体チップ21のサイズに応じてその個数や形成間隔(ピッチ幅)が設定される。本実施形態のように、エッチングや蒸着等によって平面形成する場合は、スルーホールピッチに制約されないため、0.4mmピッチ程度の高密度配列形成が可能となる。これによって、素子基板22及びこの素子基板22が実装される外部基板の小型化が可能となる。
【0017】
前記半導体チップ21をマザーボード等の外部基板20に実装する場合は、図3に示されるように、外部基板20に予め樹脂体25が挿入可能な大きさの窓孔30を設け、この窓孔30の下方から前記樹脂体25の部分を挿入して固定した後、半導体チップ21の電極24と外部基板20の電極端子28とをリフロー半田で接続する。このような窓孔30によって樹脂体25がガイド挿入されるので、位置決めが容易であると共に、安定した状態で実装することができる。また、樹脂体25の厚み分の薄型化が図られる。
【0018】
次に、前記半導体チップ21を量産する場合の製造工程を図4に示す。最初に一枚の集合基板31に細長いスリット32を等間隔に形成する(工程a)。次に、前記スリット32によって分離された集合基板31の上面スペースの中央部にダイボンドパターン26及びこのダイボンドパターン26を挟んだ両側に電極端子24をエッチング形成する(工程b)。続いて、前記形成されたダイボンドパターン26上に集積回路部23を実装し(工程c)、ボンディングワイヤ29で各電極端子24と接合する(工程d)。そして、集合基板31の上面に樹脂を充填するための金型34を装着し(工程e)、ガラスエポキシ等の樹脂35を充填して固化させる(工程f)。その後、金型34を取り外し(工程g)、スリット32と直交する切断ライン(X軸)に沿ってダイシングする(工程h)。このような一連の工程を経ることによって、一枚の集合基板31から単一の半導体チップ21を量産することができる。
【0019】
次に、図5乃至図7に本発明の第2実施形態の半導体チップ41を示す。この半導体チップ41は、上記第1実施形態の半導体チップ21と同様に、素子基板42の上面中央部にダイボンドパターン46が形成され、このダイボンドパターン46上に集積回路部43が実装形成される。そして、前記集積回路部43からボンディングワイヤ49を介して素子基板42の端部に向かって延びるリードパターン47及び電極端子44に接続される。本実施形態の半導体チップ41では、前記電極端子44が素子基板42の上面部44a、側面部44b及び下面部44cに亘って形成される。このような電極端子44を備える半導体チップ41を外部基板20に実装する場合は、素子基板42の下面部44cに回り込んだ電極端子44を直接外部基板20の所定の電極端子上に載置して半田接合される。また、前記第1実施形態の半導体チップ21の実装方法と同様に、外部基板20に設けた窓孔30に樹脂体45を下方から挿入し、電極端子の上面部44a又は側面部44bで接続するといった実装形態もとることが可能である。
【0020】
図8は前記構造の半導体チップ41の製造方法を示したものである。最初に一枚の集合基板51に細長いスリット52を等間隔に形成する(工程a)。次に、前記スリット52によって分離されたスペースの中央部にダイボンドパターン46と、前記スリット52の上面部44a,側面部44b、下面部44cに亘る電極端子44をエッチングによってパターン形成する(工程b)。その後、集積回路部43の実装(工程c)、集積回路部43と電極端子44とをボンディングワイヤ49で接続し、(工程d)、金型34の装着及び樹脂35を充填して成形する樹脂封止工程(工程e〜工程g)を経てスリット52と直交するX軸方向にダイシングして単一の半導体チップ41が形成される(工程h)。なお、前記集積回路部43の実装からダイシングに至る工程は、前述した第1実施形態の半導体チップ21の製造工程と同一である。このようにして形成される電極端子44は、厚みが0.1mmの集合基板51を使用した場合に、ピッチ幅を0.4mm程度にまで狭くして加工することが可能となる。
【0021】
前記第1実施形態及び第2実施形態の半導体チップ21,41のように、電極端子24,44を素子基板22,42の上面あるいは上面から側面及び下面にかけてエッチング形成するため、前記電極端子22,42の形状やピッチ幅を予め設定サイズに精度よく形成することができる。また、集合基板31,51から一括して量産する場合において、単一の半導体チップにダイシングするラインと前記電極端子が重ならないため、形状不良によるショートや破断といった機能不良を引き起こすおそれがない。
【0022】
【発明の効果】
以上説明したように、本発明に係る半導体装置によれば、電極端子を素子基板の上面あるいは上面から側面、下面にかけて素子基板の外表面に形成することで、電極形状の型崩れを起こすことなく、微細化が可能となった。また、従来のスルーホールを分断することによって電極端子を形成する製造方法のように、分断時におけるバリ等が発生しないことから、隣接する電極端子間でショート等による機能不良の発生を抑えることができる。このため、多端子構造の半導体装置にあっても、電極端子及びそのピッチ幅の微細化が可能となるため、全体の小型化が図られる。
【0023】
また、前記電極端子を素子基板の上面,側面,下面の任意の箇所に微細幅で精度よく平面形成することができる。このため、前記電極端子を備えた半導体装置をマザーボード等の外部基板の上面に設けられた電極部上に直接接続させるといった実装形態をとることが可能である。また、前記外部基板に窓孔を設け、この窓孔の下方から半導体チップの樹脂体部を挿入して接続するような薄型化を図った実装形態をとることもできる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の第1実施形態の斜視図である。
【図2】上記第1実施形態の半導体装置の平面図である。
【図3】上記第1実施形態の半導体装置を外部基板に実装したときの断面図である。
【図4】上記第1実施形態の半導体装置の製造方法を示す工程図である。
【図5】本発明に係る半導体装置の第2実施形態の斜視図である。
【図6】上記第2実施形態の半導体装置の平面図である。
【図7】上記第2実施形態の半導体装置を外部基板に実装したときの断面図である。
【図8】上記第2実施形態の半導体装置の製造方法を示す工程図である。
【図9】従来のスルーホールによって形成された半導体装置の斜視図である。
【図10】前記従来のスルーホールによる電極端子を形成する集合基板の平面図である。
【符号の説明】
21,41 半導体チップ
22,42 素子基板
23,43 集積回路部
24,44 電極端子
31,51 集合基板
32,52 スリット
Claims (6)
- 基板と、この基板の上面に形成される回路部と、この回路部から前記基板の端部に向けて延びる外部接続用の電極端子とを備えた半導体装置において、
前記電極端子が基板の端部の表面に沿って平面形成されたことを特徴とする半導体装置。 - 前記電極端子が基板の上面に形成された請求項1記載の半導体装置。
- 前記電極端子が基板の端部の上面から側面及び下面に亘って形成された請求項1記載の半導体装置。
- 前記回路部が半導体受光素子及びこれを駆動制御する電子素子を集積した請求項1記載の半導体装置。
- 集合基板に直線状のスリットを所定間隔ごとに形成するスリット形成工程と、前記スリットによって挟まれた領域に電極端子及びダイボンドパターンを形成する電極パターン形成工程と、前記ダイボンドパターン上に回路部を実装し、この回路部と前記電極パターンとをワイヤボンディングする回路部実装配線工程と、前記回路部を樹脂封止する封止工程と、前記スリットが延びる方向と直交する方向に集合基板を分断するダイシング工程とを備え、前記電極端子がスリット近傍の上面に形成される半導体装置の製造方法。
- 集合基板に直線状のスリットを所定間隔ごとに形成するスリット形成工程と、前記スリットによって挟まれた領域に電極端子及びダイボンドパターンを形成する電極パターン形成工程と、前記ダイボンドパターン上に回路部を実装し、この回路部と前記電極パターンとをワイヤボンディングする回路部実装配線工程と、前記回路部を樹脂封止する封止工程と、前記スリットが延びる方向と直交する方向に集合基板を分断するダイシング工程とを備え、前記電極端子がスリット近傍の上面から下面にスリットの側面を介して一体形成される半導体装置の製造方法。
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-
2003
- 2003-06-10 JP JP2003164896A patent/JP2005005363A/ja active Pending
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