JP2004530203A - 同期バス・インターフェースのための自動遅延検出およびレシーバ調節の方法およびシステム - Google Patents
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Abstract
【解決手段】同期通信バス・システム用の自動遅延検出および受信者調整方法は、検出段階の間に当該システムのレシーバに対してあるテスト・パターン送信し、当該テスト・パターンを各バス・ラインにおける最も長い遅延時間を確定するのに用い、そして、到来する信号を当該確定された最も長い遅延時間に基づく時間にて受信できるよう各ビット・ライン用のレシーバを調整する。
【選択図】図3
Description
【0001】
本発明は一般にデジタル・システムにおける同期バス・トランザクションに関するものであり、また、より詳しくはインターフェースの遅延がシステムのサイクル・タイムより大きいようなシステムに関するものである。
【背景技術】
【0002】
同期デジタル・システム、特にコンピュータ・システムにおいては、これらのシステムに必要とされる高いバンド幅を達成するために、同期バスが好まれ、また、サブシステム間でインターフェース・バスとして(普通はチップ−チップ間インターフェースとして)共通に用いられる。 同期バス・トランザクションが正しく機能するために、送信者側(2値線の複数ビット)および受信者側は両者とも、共通クロック発振器からの、また、ことによると、高周波数システム用に両方の側にて位相ロック・ループを介して与えられる、同期クロックのもとに動作しなければならない。 今一つの要件は、同期を維持するために、受信者側はバスのすべての信号ビットを同一クロック・サイクルで捉えなければならないということである。
【0003】
送信者のフリップフロップまたはラッチから受信者のフリップフロップ(FF)に至る最悪時の遅延が、(FFのセットアップ時間を考慮に入れないとして)1サイクル・タイム(クロック周期)より小さく、かつ、最善時の遅延がFFのホールド・タイムよりも大きい場合、インターフェースをまたがる同期バス・トランザクションは1サイクルの遅延を持つ。 これは最も単純な同期バス・インターフェースである。 しかしながら、最悪時の遅延が1サイクル以上であり、また、バスのビット/ライン間の遅延の差が当該サイクル・タイム以上であるような、高周波同期システムにおいては、同期バス・トランザクションはより一層困難となる。
【0004】
この同期バス・トランザクション遅延問題は、主に2つのアプローチで対処されてきた。 第1のアプローチは、より小さい遅延を持ったビット・ラインに追加遅延(延長された配線長)を加えることによって同期バスの全ビットに微調整を施すものである。 このアプローチは、インターフェースの物理的な設計要件を厳しくし、システム設計を複雑にする。 即ち、高周波では、このアプローチをもってしても、どのサイクルにおいてデータを捉えるのかを判断するのが依然として困難である。
【0005】
第2の既知のアプローチは、(「Dynamic Wave-pipelined Interface Apparatus and Methods Therefor」、1999年10月、IBM特許ドケットAT998212 などの) 信号ビットとクロックとの位置揃えをするために各種のソース同期手法を用いるものや、また、(「An Elastic Interface Apparatus and Method Therefor」、1999年10月、IBM特許ドケットAT998208 などの) 受信者側で信号をバッファリングしたり入れ替えたりするものである。
【特許文献1】
「Dynamic Wave-pipelined Interface Apparatus and Methods Therefor」、1999年10月、IBM特許ドケットAT998212
【特許文献2】
「An Elastic Interface Apparatus and Method Therefor」、1999年10月、IBM特許ドケットAT998208
【発明の開示】
【発明が解決しようとする課題】
【0006】
これらのソース同期インターフェースおよびバッファリングの手法のいくつかは非常に洗練されたものであるが、これらの手法はまた複雑であり、その実現には、本発明の方法およびシステムによるものよりも大規模な回路を要する。
【課題を解決するための手段】
【0007】
本発明は、複数サイクルの遅延を持つ同期バスのための自動的な遅延検出とレシーバ調整の方法についてのものである。 本発明の主要な応用例は、同期システムにおける集積回路チップ間の信号とデータの転送であるが、本発明の応用例はチップ・インターフェースだけに限定されるものではない。
【0008】
本方法にて実現されるシステムは、各信号(またはデータ)ビットについての送信者から受信者への遅延が、予測される捕捉サイクル・タイム(必ずしも1サイクルとは限らない)より大きいかどうかを、検出および校正期間の間に判断し、この遅延情報をレシーバ回路に記憶させることができる。 その後、当該遅延情報に基づいた適切なサイクル・タイムで信号を受信するように、当該レシーバは個々に調整される。 故に、本発明において実現される同期インターフェースにより、その特定のバス・インターフェースの遅延限界に基づいて最適化された、当該インターフェースをまたがる最小のサイクル数にて、データを転送することができることになり、これにより可能な最良のバンド幅を達成する。
【0009】
各レシーバの受信時間(各レシーバ・フリップフロップまたはラッチの捕捉時間)はその送信者から受信者への遅延に基づいて調整されるので、受信するチップの内部ロジックに対し信号の転送を行うレシーバ・フリップフロップの捕捉クロック・エッジの前1サイクル以内に、すべてのデータ・ビットがレシーバのところに到達していなければならないという必要は無い。
【0010】
同期バス・トランザクション用の自動的遅延検出およびレシーバ調整という本方法は、より高周波での転送を可能とし、また、従来型の同期バス・トランザクションに比べて、バス・ビットの不揃いに対するより大きな許容度を実現している。
【発明を実施するための最良の形態】
【0011】
図1に示すような、同期バス・インターフェースを持つデジタル・システム100においては、送信者サブシステム102には、チップAといった1つまたは複数の集積回路チップが含まれ、チップBといった1つまたは複数のチップを含んだ受信者サブシステム104は、共通クロック基準106によってクロック同期を維持している。 この共通クロック・ソース106は、通常、クロック/水晶発振子の回路またはチップによって提供される。 サブシステム102と104の両者とも、いくつかのクロック分配手法を使って、また、高周波システムにおいてはほとんどの場合位相ロック・ループ(PLL: Phase-Locked Loops)108Aおよび108Bを用いて、クロック・スキュー(ゆがみ)を最小限に抑えている。 図1ではチップA 102を送信者として、また、チップB 104を受信者として表している。 しかしながら、双方向バス・インターフェースにおいては、図1のチップAまたはチップBといったサブシステムは送信者でもあり、受信者でもある。 図1は、チップA 102内の送信者フリップフロップ(FF)104−1から104−N、または、レベル・センシティブ・スキャン・デザイン(LSSD)におけるマスタースレーブ・ラッチ対が、チップB 104内の受信者フリップフロップ(FF)106−1から106−Nまたはラッチに対して信号を転送する、単方向Nビットのバス・インターフェースを表したものである。
【0012】
送信者から受信者への遅延を確定するには、本発明の原理に従って準備されたシステムは、最初に遅延検出および校正段階を通過する。 この段階において、図2に示すように送信者202は一連のテスト・パターンを2〜3千サイクルの間送出する。 最も単純なテスト・パターンは「10101...」、即ち図2の校正パターン発生器ロジック204にて生成されるトグル(切り替わり)・パターンである。 「110110...」パターンといった他の種々のテスト・パターンは、当該システム用の遅延検出と校正との精度と信頼性とを改善するために用いることができる。 校正パターン生成器204のFF 208に対するSET(SYNCH)信号206は、当該テスト・パターンを図3内の最悪遅延検出ロジック306のSELECT信号350に同期させる必要があることを表すためのものである。 2〜3千テスト・サイクル内で最悪時(最長)遅延を決定するために、当該テスト・パターンが受信者側304(図3)によって使用される。
【0013】
図3は、最悪遅延検出ロジック306を備えた本発明のレシーバ回路を表したものである。 遅延検出および校正段階の間、バスの各ビット用の最悪遅延検出ロジックからの出力信号WC_OK 308が確定される。 もし仮に、遅延検出段階の間に、あるレシーバ・ビットで受信されたテスト・パターンの遅延が目標の捕捉クロック・エッジを越えていた場合は、そのビット用の信号WC_OK 308は論理値0にクリアされる。 そうでない場合は、論理値1に留まる。 すべての最悪遅延検出ロジック回路305からの出力信号(各WC_OK)は、図3に示すようにクロックおよび信号選択制御ロジック310にて用いられ、マルチプレクサ(MUX)312−1から312−Nと、レシーバFF2 314−1から314−N用のクロックとの選択を行う。
【0014】
すべてのWC_OKが論理値1である場合には、図3のクロックおよび信号選択制御ロジック310のNANDゲート316の出力318は論理値0となる。 FF1 320−1から320−Nの出力の代りに、到来してくるバス信号 BIT[0:N] がFF2 314−1から314−Nの入力として選択される。 最悪遅延検出ロジック306−1から306−N用に使われたのと同一のクロックが、FF2がバス信号 NIT[0:N] を捉えるためのクロックとして選択される。
【0015】
もしも最悪遅延検出ロジック306の1つまたは複数の出力信号が論理値0であるならば、図3のNANDゲート316の出力は論理値1にセットされる。 最悪遅延検出ロジックの出力 WC_OK 308が論理値1であるバス・ビットは、先行のビットを早く捉えるためにFF1の出力をFF2の入力として選択することになる。 最悪遅延検出ロジックの出力 WC_OK 308が論理値0であるバス・ビットは、後のビットを後で捉えるために当該バス・ビットを直接FF2の入力として選択することになる。 位相反転クロック341は、チップ304の内部ロジック360用だけでなくFF2用のクロックとしても選択される。 これでシステムは通常動作の準備ができる。
【0016】
システムの遅延検出および校正段階は、当該システムのバス転送のための準備ができる前に一番最初に行われなければならない。 通常、この段階はシステムが最初に電源投入された時に2〜3千サイクル内で遂行される。 システムの通常の動作中はこの遅延検出および校正の処理過程を実行させる必要は無い。
【0017】
チップ202の送信者およびチップ304の受信者の両サブシステムを、180°位相がずれたクロック(最悪遅延検出ロジック306の1つまたは複数の出力信号が論理値0である時の、図3のチップB 360のFF2および内部ロジックのための位相反転クロック)で動作させることは1つの典型的な実施であるということをここで強調する必要がある。 送信者および受信者の中のチップ内部ロジック・ブロック用に位相のずれたクロックを持つのが不都合かまたは困難であるような複数のサブシステムをもったシステムでは、本発明を実現するのに、図2にある送信者のFF 210−1から210−Nと図3にある受信者のFF 320−1から320−Nとに、最悪遅延検出ロジックの1つまたは複数の出力信号が論理値0である時の図3のFF2 314−1から314−Nと送信者および受信者の内部ロジック212および360とを参照して、180°位相のずれたクロックに切り替えさせることを必要とする。 このような代替の実施例においては、送信者に非反転クロック340または反転クロック341をそのドライバFF 314−1から314−N用に選択させるために、受信者から送信者への1ビットの指示信号またはそれらの間の他の通信方法が必要である。 送信者のFFが180°位相のずれたクロックで動作している場合には、送信者の内部ロジック212からドライバFFへの組合わせロジックの経路がドライバFFのセットアップ時間に違反していないことを確認することもまた必要である。 このようなタイミングの問題に対処するための多くの既知の方法が存在する。
【0018】
本システムの最も一般的な応用は、1.5クロック周期より小さい最悪時遅延のためのものである。 すべてのバス・ビット間のスキューは、従来の同期バス・インターフェースで必要とされる1クロック周期未満ではなく、ほとんど1.5クロック周期であることがあり得る。 必要条件は、最善時遅延が最悪遅延検出ロジックのクロック捕捉エッジ前の1サイクル以内でなければならないこと、および、最悪時遅延が同じクロック・エッジ後0.5サイクルを越えてはならないことである。 本発明のシステム用の今1つの必要条件は、特定の環境(温度、電圧、その他)下におけるあらゆるビット・パターンに対するバス・ビットの最善および最悪時遅延(ある環境条件は最善時の下で、別の環境条件は最悪時の下での遅延)が0.5クロック周期未満でなければならないということである。
【0019】
最善および最悪時遅延が1/2クロック周期と2クロック周期の間であるようなバス・インターフェースについては、最悪遅延検出ロジックのクロックは、送信者チップのクロックに関して位相が異なっている必要がある。 本発明はまた、バスが前段落に記述されたようなタイミング要件を満足する限り、最悪時遅延が2クロック周期/サイクルであるような場合にも用いることができる。 送信者または受信者サブシステムのクロック周波数はまた、バス・トランザクションの周波数の整数倍または半分とすることもでき、その場合システムは実現に際して若干の修正を必要とする。
【0020】
本発明およびシステムの1つの変形は、図3における受信者の最悪遅延検出ロジックとFF1 320−1から320−Nとのためのクロックとして、ドライバ・クロックをバス・ビットと供に送信するというものである。 これを行う利点は、FF1 320−1から320−Nがソース同期であり、高周波におけるPLLのジッター(位相のゆらぎ)の問題が少ないということである。 受信されたドライバ・クロックはレシーバ・クロックと既知の位相関係を持っている必要がある。
【0021】
レシーバFF捕捉時の、より正確な遅延検出とより細かいステップのために、各ビット毎に複数の最悪遅延検出ロジック回路を異なったクロック位相で動作させることもまた可能である。
【0022】
図4は、図3の最悪遅延検出ロジック306の典型的な実施例を表したものである。 「10101...」テスト・パターンとテスト・パターンよりは普通は劣悪な実際の信号との間の最悪時遅延の差異を補償するために、クロック周期の何分の1かの単位でバス・ビットを遅延させるための任意選択の遅延素子402が付加されている。 図4でFF4 408(スキャン初期化が代替となる)に入るSET信号406は、遅延検出および校正段階に先立って出力WC_OK 308を論理値1にセットするのに用いられる。 図5が示すように、図4のSELECT信号410は、遅延検出のためのFF3 412が交互のサイクルでテスト・パターンをサンプリングできるように「10101...」に同期したトグル・パターンである。 図4のCALIBRATE信号414は、レシーバ入力が「10101...」テスト・パターンである場合にのみ(論理値1に)有効化することができる。 図5が示すように、図4のCALIBRATE信号414が論理値1である遅延検出段階の間は、最悪遅延検出ロジックの出力 WC_OK[0]は、最悪時の到来時間がクロックの立ち上がりエッジよりも早いBIT[0]に対して論理値1に留まり、最悪遅延検出ロジックの出力 WC_OK[N]は、最悪時の到来時間がクロックの立ち上がりエッジよりも遅いBIT[N]に対して論理値0に切り替えられる。
【0023】
図5に示したように、遅延検出段階の間、送信者チップA 202は「10101...」テスト・パターンをすべてのバス・ビットにおいて送信する。 受信者チップB 304における、BIT[0]用の破線501とBIT[N]用の破線502の両波形は、可能な最も早いビット到来時間を指し示しており、実線501A、502Aは可能な最も遅いビット到来時間を指し示している。 図5は、すべてのバス・ビットの間での最悪時遅延が1.5クロック周期よりも小さい場合を示している。
【0024】
遅延検出段階における校正の後、早く到来したBIT[0]が(FF1の出力であるBIT[0].FF1.Qとして示すように)図3のFF1 320−1によって捉えられ、その後、遅く到来したバスのBIT[N]と同期をとるためにFF2 314−1に転送される。 バス・ビットは、図5に示したトグル・パターンに代ってどんなパターンであることも可能である。
【0025】
当該発明の実施の形態が記述されてきたが、当業者であれば、現在および将来のいずれにおいても、記載された請求項の範囲内に入る各種改良や拡張を行うかもしれないということは理解されることであろう。
【図面の簡単な説明】
【0026】
【図1】図1は、典型的な同期バス・インターフェースのブロック図を示したものである。
【図2】図2は、本発明の原理に従って配置されたバス・インターフェースの送信者側における遅延検出のための回路を表したものである。
【図3】図3は、当該バス・インターフェースの受信者側における、遅延検出、校正、および通常の動作のための回路を表したものである。
【図4】図4は、本発明に従った、1つのレシーバ・バス・ビット用の、システムの最悪遅延検出ロジックの実施を表したものである。
【図5】図5は、最悪時の遅延が1.5クロック周期より小さい場合の、図2および3のシステムのロジック・タイミングを表したものである。
【符号の説明】
【0027】
100 ・・・ デジタル・システム
102 ・・・ 送信者サブシステム
104 ・・・ 受信者サブシステム
104−1 ・・・ 送信者フリップフロップ(FF)
104−2 ・・・ 送信者フリップフロップ(FF)
104−N ・・・ 送信者フリップフロップ(FF)
106 ・・・ 共通クロック・ソース
106−1 ・・・ 受信者フリップフロップ(FF)
106−2 ・・・ 受信者フリップフロップ(FF)
106−N ・・・ 受信者フリップフロップ(FF)
108A ・・・ 位相ロック・ループ(PLL: Phase-Locked Loops)
108B ・・・ 位相ロック・ループ(PLL: Phase-Locked Loops)
202 ・・・ 送信者チップA
204 ・・・ 校正パターン発生器ロジック
206 ・・・ SET(SYNCH)信号
208 ・・・ フリップフロップ(FF)
210−1 ・・・ 送信者フリップフロップ(FF)
210−2 ・・・ 送信者フリップフロップ(FF)
210−N ・・・ 送信者フリップフロップ(FF)
212 ・・・ 送信者内部ロジック
304 ・・・ 受信者チップB
306 ・・・ 最悪遅延検出ロジック
306−1 ・・・ 最悪遅延検出ロジック
306−N ・・・ 最悪遅延検出ロジック
308 ・・・ WC_OK信号
308−1 ・・・ WC_OK信号
308−N ・・・ WC_OK信号
310 ・・・ クロックおよび信号選択制御ロジック
312−1 ・・・ マルチプレクサ(MUX)
312−N ・・・ マルチプレクサ(MUX)
314−1 ・・・ レシーバFF2
314−N ・・・ レシーバFF2
316 ・・・ NANDゲート
318 ・・・ NANDゲート出力
320−1 ・・・ FF1
320−N ・・・ FF1
340 ・・・ 非反転クロック
341 ・・・ 反転クロック
350−1 ・・・ SELECT信号
350−N ・・・ SELECT信号
360 ・・・ 受信者内部ロジック
402 ・・・ 遅延素子
406 ・・・ SET信号
408 ・・・ FF4
410 ・・・ SELECT信号
412 ・・・ FF3
414 ・・・ CALIBRATE信号
501 ・・・ BIT[0]用の破線
501A ・・・ BIT[0]用の実線
502 ・・・ BIT[N]用の破線
502A ・・・ BIT[0]用の実線
Claims (3)
- 複数サイクルの遅延を持った同期通信バス・システムのための自動的な遅延検出およびレシーバ調整の方法であって、
(a) 遅延検出および校正段階を規定するステップと、
(b) 前記遅延検出および校正段階の間に、各バス・ラインについての予め規定されたバス信号テスト・パターンを送信するステップと、
(c) 前記遅延検出および校正段階の間に、各バス・ラインについての最も長い遅延時間を確定するために、前記予め規定されたバス信号テスト・パターンを用いるステップと、
(d) 到来する信号をステップ(c)での確定に基づく時間にて受信するために、各ビット・ラインについてのレシーバを調整するステップと、
(e) 前記バス・システムを標準の通信モードに置くステップと、
を有する方法。 - 送信者サブシステムと受信者サブシステムとを持つ同期通信バス・システムにおいて、遅延を検出し、また、前記受信者サブシステムにおけるすべてのレシーバを調整するための装置であって、
前記バス・システムの各ビットについての最悪時遅延検出回路と、
各ビットの遅延検出回路の出力と各ビットのレシーバ・ラッチに関連したクロック信号との関数として、各ビットにおいて2つのレシーバ経路から1つを選択するように動作する、各ビット用の最悪時遅延検出回路につながる制御回路と、
を有する装置。 - 少なくとも2つのビットが、前記同期バス・システムにおける異なったクロック位相を用いるように適合化された最悪時遅延検出回路持つ、請求項2に記載の装置。
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