JP2004519032A - プロセッサの介入あり又はなしでのハードウェアの初期化 - Google Patents
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Abstract
Description
技術分野
本発明はハードウェアの初期化に関し、より詳しく述べるとハードウェアの初期化を延長可能にすることに関する。
【0002】
背景
特定用途向集積回路(Application Specific Integrated Circuit)(エイシック(ASIC))の作動は、ASIC内の制御レジスタに記憶されているデータによって制御することができる。ASICに電源が投入されると、リセット信号がASICに伝送される。このリセット信号は、前記制御レジスタの内容をデフォルト値に設定するレジスタの初期化をトリガすることができる。レジスタの初期化が完了すると、ASICは、作動モードに入ることができる。
【0003】
制御レジスタのデフォルト値は、ASICが前記作動モードで実行できる単一又は複数の作動に対して適切でない場合がある。プロセッサは、制御レジスタに対して読み取りと書き込みの作動を実行して、作動モード用に制御レジスタを設定(配置構成、configure)することができる。制御レジスタの数に応じて、その設定には数秒間かかる。しかし、プロセッサは、制御レジスタの初期化中、制御レジスタに対して読み取り又は書き込みのアクセスをすることができない。ASICが作動モードに入ったとき、特定の制御レジスタは、そのASICが実行している作動に対して適切ではないデフォルト値をまだ含んでいることがある。したがって、ASICは、作動モード用に適切に設定される前に、作動を開始することがある。その結果、ASICの性能が予測できない「グレイ(gray)」の作動期間がもたらされることがある。
【0004】
要約
一実施態様によれば、初期化延長装置が、初期化期間を延長して、プロセッサが、例えば特定用途向集積回路(ASIC)などの装置を、その装置が作動モードに入る前に設定することができるようにする。この装置は、リセット信号に応答して始まるレジスタ初期化期間にデフォルト値を設定するように設定されるいくつもの制御レジスタを備えていてもよい。また、このリセット信号は、延長タイマをトリガして、タイマにより延長される初期化期間をカウントダウンすることができる。タイマにより延長される初期化期間中、プロセッサは、延長制御信号、例えば延長ビットを、レジスタに書き込むことができる。初期化延長ユニットが、前記装置を、タイマにより延長される初期化期間中及び/又はレジスタが延長制御信号を保有している間、初期化モードに維持することができる。前記プロセッサは、前記装置が作動モードに入ったとき実行できる単一又は複数の作動用に制御レジスタを設定することができる。
【0005】
1以上の実施態様の詳細を、添付図面と以下の記述によって説明する。各実施態様のその他の特徴、目的及び利点は、図面と以下の説明及び請求項によって明らかになるであろう。
【0006】
詳細な説明
図1は、プロセッサ104を、特定用途向集積回路(ASIC)106の初期化期間を延長できるようにする初期化延長ユニット102を備えたシステム100を示す。プロセッサ104は、ASICが作動モードにて実行できる単一又は複数の作動用にASIC制御レジスタ108を設定してしまうまで、初期化期間を延長することができる。こうしてASIC106は、適切に設定された作動モードに入ることができ、その結果、ASIC106が、電力投入リセット(パワーオンリセット)の後に予期できないように作動する可能性を減らすことができる。
【0007】
ASIC106は、初期化延長ユニット102、制御レジスタ108、及びプロセッサインタフェース110を備えている。制御レジスタ108のデータを使用して、ASIC106の作動を制御することができる。プロセッサ104は、制御レジスタ108を含むASICリソースに、プロセッサインタフェース110を通じてアクセスすることができる。
【0008】
ASICに電源が投入されると、システムリセット回路112はリセット信号を発することができる。そのリセット信号は、レジスタ初期化制御器114をトリガして、制御レジスタ108の内容をデフォルト値に設定することができる。レジスタの初期化中、プロセッサ104は、データを読み取ったり又は制御レジスタ108にデータを書き込むことができない。
【0009】
前記リセット信号は、初期化延長ユニット102に伝送することもできる。図2は、本発明の一実施態様の初期化延長ユニット102の要素を示す。この初期化延長ユニット102は、同期(synch)論理ユニット202、延長タイマ204、延長ビットレジスタ206及び延長信号発生器208を備えている。
【0010】
延長信号発生器208は、論理的初期化信号(logic_init)300(図3A)を出力することができる。この信号が高レベルである間、初期化延長ユニット102は、ASICを初期化モードに維持して、ASICが作動モードに入るのを遅らせることができる。延長信号発生器は、Synch論理ユニット202、延長タイマ204及び延長ビットレジスタ206それぞれからの信号を受信することができる三つの入力212〜214を有するORゲート210でもよい。
【0011】
前記Synch論理ユニット202は、システムリセット回路112(図1)に連結することができる。レジスタ初期化が実行されている間、Synch論理ユニット202は、レジスタ初期化信号(reg_init)302(図3A)をORゲート210に出力し、入力212を、レジスタ初期化の期間中、高レベル値に設定することができる。これによって、ORゲート210から出力される論理初期化信号は高レベルの値になる。
【0012】
また、Synch論理ユニット202は、レジスタ初期化信号を、延長タイマ204、延長ビットレジスタ206及びプロセッサインタフェース110を通じてプロセッサ104の各々に、伝送することもできる。
【0013】
高レベルのレジスタ初期化信号に応答して、延長タイマ204は、タイマによって延長される初期化期間のカウントダウンを開始することができる。そのタイマによって延長される初期化期間は、前記レジスタ初期化期間より長い。延長タイマ204は、タイマによって延長される初期化の信号(timer_ext_init)304(図3A)をORゲート210に伝送して、入力213を、タイマによって延長される初期化期間の間、高レベルの値に設定することができる。これによって、ORゲート210の出力が高レベル値になり、初期化延長ユニット102がASIC106を初期化モードに維持し、それにより、ASIC106が作動モードに入ることを遅延させる。
【0014】
前述したように、レジスタ初期化信号302は、リセットに電源が投入されると、プロセッサに伝送することができる。プロセッサ104は、初期化期間を、延長タイマ204が延長した初期化期間を超えて、任意に延長することができる。レジスタの初期化中に制御レジスタ108に書き込まれたデフォルト値がASICが作動するのに適しているならば、プロセッサ104は、タイマにより延長される初期化期間を満了することができ、その満了時点で、ASIC106は作動モードに入ることができる。あるいは、プロセッサ104は、高レベル値を有する延長ビットを、レジスタ初期化期間の終了時点とタイマにより延長される初期化期間の終了時点の間の期間に、延長ビットレジスタ206に、書き込むことによって、初期化期間を延長することができる。その延長ビットレジスタ206は、プロセッサにより延長される初期化信号(proc_ext_init)306(図3A)を、ORゲート210に出力し、延長ビットを含んでいる間、入力214を高レベル値に設定することができる。これによって、ORゲート210の出力が高レベル値になり、初期化延長ユニット102に、ASICを初期化モードに維持させて、ASIC106が作動モードに入るのを遅らせる。この延長される初期化期間中、プロセッサ104は、制御レジスタ108に対する読み取り及び書き込みアクセスを有することができる。プロセッサ104は、ASICが作動モードに入ったとき実行できる一つ又は複数の作動用に制御レジスタ108を設定してしまうまでASICを初期化モードに維持することができる。一旦、制御レジスタが設定されたならば、プロセッサ104は、低レベル値を有する延長終了ビットを延長ビットレジスタ206に書き込んで初期化期間を終了し、次いでASIC106を作動モードに移行することができる。こうして、本発明の一実施態様によれば、ASIC106は適切に設定された作動モードに入ることができる。
【0015】
図3Aは、プロセッサ104が初期化期間を延長する場合におけるASICパワーオンリセットを行うためのORゲート210に入力する信号及びORゲート210から出力する信号を示すタイミング図である。システムリセット回路112(図1)は、システムリセット信号をSynch論理ユニット202(図2)に伝送して、ユニット202に、t1の時点において、延長タイマ204、プロセッサインタフェース110及びORゲート210の入力212に対して、高レベルのレジスタ初期化信号302を出力させることができる。そのレジスタ初期化信号302は、入力212を高レベル値に設定して、ORゲート210から出力される論理初期化信号300を、t2の時点において高レベル値にすることができる。その高レベルのレジスタ初期化信号302は、延長タイマ204をトリガしてタイマにより延長される初期化期間をカウントダウンさせて、t3の時点において、高レベルのタイマにより延長された初期化信号304をORゲート210の入力213に出力することができる。
【0016】
レジスタ初期化期間が満了すると、前記レジスタ初期化信号は、t4の時点において低レベル値に低下し、一方、タイマにより延長される初期化信号304は高レベルのままであり、その結果、論理初期化信号300が高レベルのままである。t5の時点において、プロセッサ104は、高レベル値を有する延長ビットを、延長ビットレジスタ206に書き込んで、そのレジスタ206に、高レベルのプロセッサにより延長される初期化信号306を出力させる。延長タイマにより延長される初期化期間が満了すると、t6の時点において、タイマにより延長される初期化信号304は低レベル値に低下する。しかし、前記プロセッサにより延長される初期化の信号306は高レベル値のままであり、したがって前記論理初期化信号300は高レベル値のままである。次にプロセッサ104は、制御レジスタ108を設定し、ASIC106を調整して、適切に設定された作動モードに入れることができる。プロセッサ104が一旦、制御レジスタ108を設定したならば、プロセッサ104は、t7の時点において、低レベル値を有する延長終了ビットを、延長ビットレジスタ206に書き込むことができる。低レベル値の三つの入力212〜214全部によって、ORゲートから出力される論理初期化信号300は、t8の時点で低レベル値に低下することができる。次に、ASIC106は初期化モードから出て作動モードに入ることができる。
【0017】
図3Bは、プロセッサ104が初期化期間を、延長タイマ204が行う延長を超えて延長しない場合におけるASICパワーオンリセットを行うためのORゲート210に入力する信号及びORゲート210から出力する信号を示すタイミング図である。この場合、プロセッサ104は、延長ビットを、延長ビットレジスタ206に書き込まない。例えば、制御レジスタ108が初期化を行っている間、そのレジスタに書き込まれたデフォルト値が、ASIC106が作動モードで実行できる一つ又は複数の作動に対して適切なことがある。タイマにより延長される初期化期間が、t6の時点で満了したとき、ORゲートの入力212〜214はすべて、低レベル値になり、出力される論理初期化信号300を、t9の時点で例レベル値に低下させ、その結果、ASIC106が作動モードに入る。
【0018】
本発明のいくつもの実施態様を記述してきた。しかしながら、本発明の精神と範囲から逸脱することなく各種の変形を行うことができることは分かるであろう。したがって、他の実施態様は、本願の請求項の範囲内にある。
【図面の簡単な説明】
【図1】本発明の一実施態様の初期化延長ユニットを含むシステムのブロック図である。
【図2】図1に示す初期化延長ユニットのブロック図である。
【図3A】図1に示す初期化延長ユニットを使用して延長される代表的な初期化期間を示すタイミング図である。
【図3B】図1に示す初期化延長ユニットを使用して延長される代表的な初期化期間を示すタイミング図である。
Claims (23)
- 第一初期化期間中に、第一設定作動を実行し、次いで
第二設定作動を実行できるように第二初期化期間を提供することを含んでなり、その第二初期化期間が、前記第一初期化期間の後に終了する、
装置を初期化する方法。 - 前記装置が特定用途向集積回路(ASIC)を含んでいる請求項1に記載の方法。
- 前記装置が複数の制御レジスタを含んでいる請求項1に記載の方法。
- 前記の第一設定作動が、複数のデフォルト値を、前記複数の制御レジスタに格納することを含んでいる請求項3に記載の方法。
- 第一信号を伝送することをさらに含み、前記第一設定作動が、その第一信号に応答して実行される請求項1に記載の方法。
- 前記第二初期化期間を、前記第一信号に応答して開始することをさらに含む請求項5に記載の方法。
- 前記第一信号がリセット信号である請求項5に記載の方法。
- 延長信号に応答して第三初期化期間を開始することをさらに含み、その第三初期化期間が前記第二初期化期間の後、終了する請求項1に記載の方法。
- 前記第二設定作動を、前記第三初期化期間中に実行することをさらに含む請求項8に記載の方法。
- 前記第三初期化期間を、終了信号に応答して終了することを含む請求項8に記載の方法。
- タイマにより延長される初期化期間をカウントダウンするとともに、第一延長信号を、同タイマにより延長される初期化期間中に出力するように作動する延長タイマ、
延長制御信号に応答して第二延長信号を出力するように作動するレジスタ、及び
前記延長タイマと延長レジスタの各々に連結された延長信号発生器であって、前記第一延長信号及び前記第二延長信号のうち少なくとも一方を受信しそれに応答して初期化延長信号を発生するように作動する延長信号発生器、
を含んでなる装置。 - 前記延長信号発生器がORゲートを含んでいる請求項11に記載の装置。
- 前記延長信号発生器に連結された初期化制御器をさらに含み、その初期化制御器が、前記初期化延長信号に応答して、装置を、初期化モードに維持するように作動する請求項11に記載の装置。
- 前記装置が、特定用途向集積回路(ASIC)を含んでいる請求項13に記載の装置。
- さらに、複数の制御レジスタを含んでいる請求項11に記載の装置。
- 前記延長レジスタ及び前記複数の制御レジスタに連結されたプロセッサをさらに含み、そのプロセッサが、前記複数の制御レジスタの設定を行っている間、前記延長制御信号を前記延長レジスタに伝送するように作動し、そしてさらに、複数の制御レジスタを作動モード用に設定するように作動する請求項15に記載の装置。
- レジスタ初期化期間中、複数の制御レジスタを複数のデフォルト値に設定するように作動するデフォルト初期化制御器、及び
前記レジスタ初期化期間中、初期化信号を、前記延長信号発生器に伝送する信号発生器、
をさらに含んでなり、
前記延長信号発生器がさらに、前記初期化信号及び前記第一と第二の延長信号のうちの少なくとも一つに応答して、前記初期化延長信号を発生するように作動する、
請求項15に記載の装置。 - プロセッサ、
リセット信号を発生する信号発生器、及び
前記プロセッサと前記信号発生器に連結された装置、
を含んでなるシステムであって、
前記装置が、
複数の制御レジスタ、
レジスタ初期化期間中、前記リセット信号に応答して複数の制御レジスタの設定を行うレジスタ初期化制御器、及び
前記レジスタ初期化期間の後に終了する延長される初期化期間中に、前記プロセッサが、複数の制御レジスタを設定することができるようにする初期化延長ユニット、
を備えてなるシステム。 - 前記延長される初期化期間を、前記リセット信号に応答してカウントダウンするとともに、第一延長信号を、前記延長される初期化期間中に出力する延長タイマ、及び
第二延長信号を、前記プロセッサからの延長制御信号に応答して出力する延長レジスタ、
をさらに含み、
前記初期化延長ユニットが、前記第一延長信号と前記第二延長信号のうち少なくとも一つに応答して、前記装置を初期化モードに維持するように作動する、
請求項18に記載のシステム。 - 前記装置が特定用途向け集積回路(ASIC)を含んでいる請求項18に記載のシステム。
- 装置を初期化するための機械可読媒体上にある命令を含む装置であって、その命令が、機械に、
第一設定作動を、第一初期化期間に実行させ、次いで第二設定作動を行えるように第二初期化期間を提供させ、前記第二初期化期間が前記第一初期化期間の後に終了する装置。 - 前記機械に、第一信号を伝送させる命令をさらに有し、前記第一設定作動がその第一信号に応答して実行される請求項21に記載の装置。
- 前記機械に前記第一信号に応答して第二初期化期間を開始させる命令をさらにもっている請求項22に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/779,195 US6772360B2 (en) | 2001-02-07 | 2001-02-07 | Extension signal generator coupled to an extension timer and an extension register to generate an initialization extension signal |
PCT/US2002/003759 WO2002063443A1 (en) | 2001-02-07 | 2002-02-06 | Hardware initialization with or without processor intervention |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006351656A Division JP4481295B2 (ja) | 2001-02-07 | 2006-12-27 | プロセッサの介入あり又はなしでのハードウェアの初期化 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004519032A true JP2004519032A (ja) | 2004-06-24 |
JP4527941B2 JP4527941B2 (ja) | 2010-08-18 |
Family
ID=25115634
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002563123A Expired - Fee Related JP4527941B2 (ja) | 2001-02-07 | 2002-02-06 | プロセッサの介入あり又はなしでのハードウェアの初期化 |
JP2006351656A Expired - Lifetime JP4481295B2 (ja) | 2001-02-07 | 2006-12-27 | プロセッサの介入あり又はなしでのハードウェアの初期化 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006351656A Expired - Lifetime JP4481295B2 (ja) | 2001-02-07 | 2006-12-27 | プロセッサの介入あり又はなしでのハードウェアの初期化 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6772360B2 (ja) |
EP (1) | EP1358535A1 (ja) |
JP (2) | JP4527941B2 (ja) |
KR (1) | KR100552311B1 (ja) |
CA (1) | CA2435665A1 (ja) |
WO (1) | WO2002063443A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6772360B2 (en) * | 2001-02-07 | 2004-08-03 | Emulex Design & Manufacturing Corporation | Extension signal generator coupled to an extension timer and an extension register to generate an initialization extension signal |
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US9229729B2 (en) | 2012-11-26 | 2016-01-05 | International Business Machines Corporation | Initializing processor cores in a multiprocessor system |
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-
2001
- 2001-02-07 US US09/779,195 patent/US6772360B2/en not_active Expired - Fee Related
-
2002
- 2002-02-06 KR KR1020037010415A patent/KR100552311B1/ko not_active IP Right Cessation
- 2002-02-06 CA CA002435665A patent/CA2435665A1/en not_active Abandoned
- 2002-02-06 EP EP02704401A patent/EP1358535A1/en not_active Withdrawn
- 2002-02-06 WO PCT/US2002/003759 patent/WO2002063443A1/en active IP Right Grant
- 2002-02-06 JP JP2002563123A patent/JP4527941B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-27 US US10/856,162 patent/US7328334B2/en not_active Expired - Lifetime
-
2006
- 2006-12-27 JP JP2006351656A patent/JP4481295B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US7328334B2 (en) | 2008-02-05 |
US6772360B2 (en) | 2004-08-03 |
EP1358535A1 (en) | 2003-11-05 |
US20020108032A1 (en) | 2002-08-08 |
US20040221148A1 (en) | 2004-11-04 |
WO2002063443A1 (en) | 2002-08-15 |
CA2435665A1 (en) | 2002-08-15 |
JP4481295B2 (ja) | 2010-06-16 |
JP2007141255A (ja) | 2007-06-07 |
KR20040015056A (ko) | 2004-02-18 |
JP4527941B2 (ja) | 2010-08-18 |
KR100552311B1 (ko) | 2006-02-20 |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060411 |
|
A02 | Decision of refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100319 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100414 |
|
A602 | Written permission of extension of time |
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|
A521 | Written amendment |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100604 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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RD02 | Notification of acceptance of power of attorney |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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R350 | Written notification of registration of transfer |
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