JP2004342846A - 積層セラミックコンデンサ - Google Patents

Abstract

【課題】回路基板に実装された状態でのＥＳＬを低減し得る積層セラミックコンデンサを提供する。
【解決手段】端子電極３１、３２は、セラミック基体１の長さ方向Ｘの両端面１１、１２に備えられている。電極膜２１〜２８は、セラミック基体１に埋設され、セラミック層を挟んでセラミック基体１の厚み方向Ｚに積層されており、隣り合う電極膜の一方は、一端が端子電極３１、３２の一方に接続され、隣り合う電極膜の他方は、一端が端子電極３１、３２の他方に接続されている。セラミック基体１の厚み方向Ｚでみた底面１４から最上層の電極膜２１までの距離をｅとし、底面１４から最下層の電極膜２８までの距離をｄ１としたとき、
ｄ１＜ｅ≦４００μｍ、かつ、０＜ｄ１≦８０μｍ
を満たす。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、積層セラミックコンデンサに関する。
【０００２】
【従来の技術】
近年、高周波化が著しい半導体集積回路のための電源回路において、電源安定化を目的として、デカップリングと呼ばれるコンデンサが用いられる。デカップリングコンデンサは、上述したように、高周波領域で用いられるものであるため、デカップリングコンデンサには、回路基板に実装された状態での等価直列インダクタンス（ＥＳＬ）を低減することが求められる。
【０００３】
近年、積層セラミックコンデンサにおいて、低ＥＳＬを特徴とした製品が多数製品化されている。これらの製品の多くは、内部電極膜のインダクタンスの低減を図った構造である。例えば、端子電極を多数設けて、磁界の相互作用により内部電極膜のインダクタンスの低減を図った構造が挙げられる。
【０００４】
しかし、内部電極膜のインダクタンスを低減しても、回路基板の接続パターンから内部電極膜に至る経路上のインダクタンスを低減しなければ、充分なＥＳＬの低減効果を得ることができない。
【０００５】
特許文献としては、下記の文献が挙げられる。
【特許文献１】
特開２００１−１４３９５４号公報
【特許文献２】
特開２００２−２０３７３４号公報
【特許文献３】
特開２００２−２０３７３５号公報
【０００６】
【発明が解決しようとする課題】
本発明の課題は、回路基板に実装された状態でのＥＳＬを低減し得る積層セラミックコンデンサを提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するため、本発明に係る積層セラミックコンデンサは、セラミック基体と、２つの端子電極と、複数の電極膜とを含む。
【０００８】
前記２つの端子電極は、前記セラミック基体の長さ方向の両端面に備えられる。前記複数の電極膜は、前記セラミック基体に埋設され、セラミック層を挟んで前記セラミック基体の厚み方向に積層される。前記複数の電極膜のうち、隣り合う電極膜の一方は、一端が前記端子電極の一方に接続され、隣り合う電極膜の他方は、一端が前記端子電極の他方に接続される。
【０００９】
かかる構造の積層セラミックコンデンサについて、回路基板に実装された状態でのＥＳＬの値は、前記セラミック基体の厚み方向でみた底面から最上層の電極膜までの距離ｅ、及び、前記底面から最下層の電極膜までの距離ｄ１に大きく依存している。発明者らの実験によれば、距離ｅ、ｄ１について
ｄ１＜ｅ≦４００μｍ、かつ、０＜ｄ１≦８０μｍ
を満たすと、回路基板に実装された状態でのＥＳＬを低減できることが解った。このＥＳＬの低減は、主に、回路基板の接続パターンから電極膜に至る経路上のインダクタンスが低減されるためと推測される。
【００１０】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、更に詳しく説明する。添付図面は単なる一例を示すに過ぎない。
【００１１】
【発明の実施の形態】
図１は本発明に係る積層セラミックコンデンサを示す断面図である。図示された積層セラミックコンデンサは、セラミック基体１と、２つの端子電極３１、３２と、複数の電極膜２１〜２９とを含む。
【００１２】
セラミック基体１は、長さ方向Ｘに相対する両端面１１、１２、並びに、厚み方向Ｚに相対する上面１３及び底面１４を有する。具体的には、セラミック基体１の形状は、略長方体状もしくは略正方体状である。
【００１３】
端子電極３１、３２は、セラミック基体１の長さ方向Ｘの両端面１１、１２に備えられている。詳しくは、端子電極３１は端面１１に付着され、端子電極３１の垂れ部分３１１が上面１３及び底面１４に付着されている。同様に、端子電極３２も端面１２に付着され、端子電極３２の垂れ部分３２１が上面１３及び底面１４に付着されている。
【００１４】
電極膜２１〜２８は、セラミック基体１に埋設され、セラミック層を挟んでセラミック基体１の厚み方向Ｚに積層されている。これらの電極膜２１〜２８は、隣り合う電極膜が上述の端子電極３１、３２に交互に接続されている。例えば、隣り合う電極膜２３、２４について説明すると、電極膜２３の一端が端子電極３１に接続され、電極膜２４の一端が端子電極３２に接続されている。詳しくは、電極膜２３は、長さ方向Ｘに延び、その一端がセラミック基体１の端面１１に導出されて端子電極３１に接続されており、他端が開放端となっている。同様に、電極膜２４は、長さ方向Ｘに延び、その一端が端面１２に導出されて端子電極３２に接続されており、他端が開放端となっている。図示の簡略化のため、図示の積層セラミックコンデンサでは、電極膜が８層しか示されていないが、積層セラミックコンデンサの実際の製品では、例えば層数が３００層以上となる。セラミック基体１、電極膜２１〜２８及び端子電極３１、３２の構成材料や、その製造方法等は周知である。
【００１５】
図２は図１に示した積層セラミックコンデンサを回路基板に実装した状態を示す断面図である。図２を参照すると、積層セラミックコンデンサ４は、その電極膜２１〜２８が回路基板５の面に対して平行となるように回路基板５に実装されている。積層セラミックコンデンサ４の端子電極３１、３２は、それぞれ、はんだ７１、７２を介して回路基板５上の接続パターン６１、６２に接続されている。
【００１６】
図３は図２に示した状態における積層セラミックコンデンサの等価回路図である。積層セラミックコンデンサ４が回路基板５に実装された状態では、静電容量Ｃ１のほかに等価直列インダクタンスＥＳＬが存在する。１ＧＨｚ以上で動作する半導体集積回路の電源回路でデカップリングするための積層セラミックコンデンサについて、現行品のＥＳＬは、例えば１００ｐＨとなっている。電源回路のデカップリング上、ＥＳＬは低いことが望ましい。
【００１７】
図１に示した構造の積層セラミックコンデンサの場合、ＥＳＬの値は、セラミック基体１の厚み方向Ｚでみた底面１４から最上層の電極膜２１までの距離ｅ、及び、底面１４から最下層の電極膜２８までの距離ｄ１に大きく依存している。発明者らの実験によれば、距離ｅ、ｄ１について
ｄ１＜ｅ≦４００μｍ 式（１）
及び
０＜ｄ１≦８０μｍ 式（２）
を満たすと、回路基板５に実装された状態でのＥＳＬを低減できることが解った。このＥＳＬの低減は、主に、回路基板５の接続パターン６１、６２から電極膜２１〜２８に至る経路上のインダクタンスが低減されるためと推測される。以下、実験データを挙げて説明する。
【００１８】
図１に示した構成の積層セラミックコンデンサについて、底面１４から最下層の電極膜２８までの距離ｄ１、及び、上面１３から最上層の電極膜２１までの距離ｄ２を８０μｍとし、底面１４から最上層の電極膜２１までの距離ｅを変化させて距離ｅとＥＳＬとの関係を求めた。ＥＳＬは、ネットワークアナライザを用いて自己共振周波数と静電容量とを測定し、測定された自己共振周波数と静電容量とから算出することによって求めた。距離ｅとＥＳＬとの関係を図４に示す。
【００１９】
図４を参照すると、距離ｅが４００μｍ以下の領域では、ＥＳＬは８４．５ｐＨよりも小さくなり、現行品のＥＳＬの値１００ｐＨよりも１５％以上低減されることとなる。そこで、本発明では
ｅ≦４００μｍ 式（３）
とした。
【００２０】
更に、距離ｅは、セラミック基体１の底面１４から最上層の電極膜２１までの距離であり、底面１４から最下層の電極膜２８までの距離ｄ１よりも大きい。すなわち、
ｅ＞ｄ１ 式（４）
である。これらの式（３）、（４）をまとめると、上述の式（１）となる。
【００２１】
次に、底面１４から最上層の電極膜２１までの距離ｅを４００μｍとし、底面１４から最下層の電極膜２８までの距離ｄ１を変化させて距離ｄ１とＥＳＬとの関係を求めた。但し、上面１３から最上層の電極膜２１までの距離ｄ２は、距離ｄ１に等しくした。距離ｄ１（ｄ２）とＥＳＬとの関係を図５に示す。
【００２２】
図５を参照すると、距離ｄ１が８０μｍ以下の領域では、距離ｄ１に対するＥＳＬの増大率（傾き）は小さく（直線Ｕ１を参照）、ＥＳＬはあまり増大しない。
【００２３】
これに対し、距離ｄ１が８０μｍを超えると、距離ｄ１に対するＥＳＬの増大率（傾き）は大きくなり（直線Ｕ２を参照）、ＥＳＬは急激に増大するようになる。そこで、本発明では
ｄ１≦８０μｍ 式（５）
とした。
【００２４】
更に、積層セラミックコンデンサに必要な機械的強度、電気絶縁性や、はんだ付け強度等を確保するため、保護層として働くセラミック層が、セラミック基体１の底面１４と最下層の電極膜２８との間に備えられる必要がある。そこで、距離ｄ１について
ｄ１＞０ 式（６）
とした。これらの式（５）、（６）をまとめると、上述の式（２）となる。
【００２５】
更に、底面１４と最下層の電極膜２８との間のセラミック層について、保護層としての機能を充分に発揮させるためには、当該セラミック層の厚みに相当する距離ｄ１が
ｄ１＞２０μｍ 式（７）
であることが好ましい。
【００２６】
更に、積層セラミックコンデンサの実装工程における上面１３及び底面１４間の方向性を解消するためには、セラミック基体１の厚み方向Ｚでみた上面１３から最上層の電極膜２１までの距離ｄ２についても、
０＜ｄ２≦８０μｍ 式（８）
を満たすことが好ましい。
【００２７】
更に、上面１３と最上層の電極膜２１との間のセラミック層について、保護層としての機能を充分に発揮させるためには、距離ｄ２も
ｄ２＞２０μｍ 式（９）
であることが好ましい。
【００２８】
距離ｄ１、ｄ２は、それらの条件式（２）、（８）を共に満たす限り、異なっていてもよい。条件式（２）、（８）とが共に満たされていれば、実装工程において底面１４側または上面１３側のどちらが回路基板５に実装された場合でも、ＥＳＬの低減効果が得られるからである。
【００２９】
現在、１ＧＨｚ以上で動作する半導体回路のためのデカップリングコンデンサでは、回路基板に実装された状態でのＥＳＬを１０ｐＨ以下とすることが求められている。例えば、積層セラミックコンデンサのＥＳＬが１００ｐＨである場合、ＥＳＬを１０ｐＨに低減するには、これらの積層セラミックコンデンサを１０個並列に接続しなければならない。
【００３０】
本発明の積層セラミックコンデンサでは、ＥＳＬを１０％以上低減できるから、デカップリングコンデンサに必要な部品員数が１０個から９個以下に削減される。よって、デカップリングコンデンサのコストを低下させることができる。
【００３１】
【発明の効果】
以上述べたように、本発明によれば、回路基板に実装された状態でのＥＳＬを低減し得る積層セラミックコンデンサを提供することができる。
【図面の簡単な説明】
【図１】本発明に係る積層セラミックコンデンサを示す断面図である。
【図２】図１に示した積層セラミックコンデンサを回路基板に実装した状態を示す断面図である。
【図３】図２に示した状態における積層セラミックコンデンサの等価回路図である。
【図４】距離ｅとＥＳＬとの関係を示すグラフである。
【図５】距離ｄ１（ｄ２）とＥＳＬとの関係を示すグラフである。
【符号の説明】
１ セラミック基体
２１〜２８ 電極膜
３１、３２ 端子電極

Claims (1)

1. セラミック基体と、２つの端子電極と、複数の電極膜とを含む積層セラミックコンデンサであって、
   前記２つの端子電極は、前記セラミック基体の長さ方向の両端面に備えられ、
   前記複数の電極膜は、前記セラミック基体に埋設され、セラミック層を挟んで前記セラミック基体の厚み方向に積層され、
   前記複数の電極膜のうち、隣り合う電極膜の一方は、一端が前記端子電極の一方に接続され、隣り合う電極膜の他方は、一端が前記端子電極の他方に接続され、
   前記セラミック基体の厚み方向でみた底面から最上層の電極膜までの距離をｅとし、前記底面から最下層の電極膜までの距離をｄ１としたとき、
   ｄ１＜ｅ≦４００μｍ、かつ、０＜ｄ１≦８０μｍ
   を満たす
   積層セラミックコンデンサ。

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