JP2004342846A - 積層セラミックコンデンサ - Google Patents
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Abstract
【課題】回路基板に実装された状態でのESLを低減し得る積層セラミックコンデンサを提供する。
【解決手段】端子電極31、32は、セラミック基体1の長さ方向Xの両端面11、12に備えられている。電極膜21〜28は、セラミック基体1に埋設され、セラミック層を挟んでセラミック基体1の厚み方向Zに積層されており、隣り合う電極膜の一方は、一端が端子電極31、32の一方に接続され、隣り合う電極膜の他方は、一端が端子電極31、32の他方に接続されている。セラミック基体1の厚み方向Zでみた底面14から最上層の電極膜21までの距離をeとし、底面14から最下層の電極膜28までの距離をd1としたとき、
d1<e≦400μm、かつ、0<d1≦80μm
を満たす。
【選択図】 図1
【解決手段】端子電極31、32は、セラミック基体1の長さ方向Xの両端面11、12に備えられている。電極膜21〜28は、セラミック基体1に埋設され、セラミック層を挟んでセラミック基体1の厚み方向Zに積層されており、隣り合う電極膜の一方は、一端が端子電極31、32の一方に接続され、隣り合う電極膜の他方は、一端が端子電極31、32の他方に接続されている。セラミック基体1の厚み方向Zでみた底面14から最上層の電極膜21までの距離をeとし、底面14から最下層の電極膜28までの距離をd1としたとき、
d1<e≦400μm、かつ、0<d1≦80μm
を満たす。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、積層セラミックコンデンサに関する。
【0002】
【従来の技術】
近年、高周波化が著しい半導体集積回路のための電源回路において、電源安定化を目的として、デカップリングと呼ばれるコンデンサが用いられる。デカップリングコンデンサは、上述したように、高周波領域で用いられるものであるため、デカップリングコンデンサには、回路基板に実装された状態での等価直列インダクタンス(ESL)を低減することが求められる。
【0003】
近年、積層セラミックコンデンサにおいて、低ESLを特徴とした製品が多数製品化されている。これらの製品の多くは、内部電極膜のインダクタンスの低減を図った構造である。例えば、端子電極を多数設けて、磁界の相互作用により内部電極膜のインダクタンスの低減を図った構造が挙げられる。
【0004】
しかし、内部電極膜のインダクタンスを低減しても、回路基板の接続パターンから内部電極膜に至る経路上のインダクタンスを低減しなければ、充分なESLの低減効果を得ることができない。
【0005】
特許文献としては、下記の文献が挙げられる。
【特許文献1】
特開2001−143954号公報
【特許文献2】
特開2002−203734号公報
【特許文献3】
特開2002−203735号公報
【0006】
【発明が解決しようとする課題】
本発明の課題は、回路基板に実装された状態でのESLを低減し得る積層セラミックコンデンサを提供することである。
【0007】
【課題を解決するための手段】
上述した課題を解決するため、本発明に係る積層セラミックコンデンサは、セラミック基体と、2つの端子電極と、複数の電極膜とを含む。
【0008】
前記2つの端子電極は、前記セラミック基体の長さ方向の両端面に備えられる。前記複数の電極膜は、前記セラミック基体に埋設され、セラミック層を挟んで前記セラミック基体の厚み方向に積層される。前記複数の電極膜のうち、隣り合う電極膜の一方は、一端が前記端子電極の一方に接続され、隣り合う電極膜の他方は、一端が前記端子電極の他方に接続される。
【0009】
かかる構造の積層セラミックコンデンサについて、回路基板に実装された状態でのESLの値は、前記セラミック基体の厚み方向でみた底面から最上層の電極膜までの距離e、及び、前記底面から最下層の電極膜までの距離d1に大きく依存している。発明者らの実験によれば、距離e、d1について
d1<e≦400μm、かつ、0<d1≦80μm
を満たすと、回路基板に実装された状態でのESLを低減できることが解った。このESLの低減は、主に、回路基板の接続パターンから電極膜に至る経路上のインダクタンスが低減されるためと推測される。
【0010】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、更に詳しく説明する。添付図面は単なる一例を示すに過ぎない。
【0011】
【発明の実施の形態】
図1は本発明に係る積層セラミックコンデンサを示す断面図である。図示された積層セラミックコンデンサは、セラミック基体1と、2つの端子電極31、32と、複数の電極膜21〜29とを含む。
【0012】
セラミック基体1は、長さ方向Xに相対する両端面11、12、並びに、厚み方向Zに相対する上面13及び底面14を有する。具体的には、セラミック基体1の形状は、略長方体状もしくは略正方体状である。
【0013】
端子電極31、32は、セラミック基体1の長さ方向Xの両端面11、12に備えられている。詳しくは、端子電極31は端面11に付着され、端子電極31の垂れ部分311が上面13及び底面14に付着されている。同様に、端子電極32も端面12に付着され、端子電極32の垂れ部分321が上面13及び底面14に付着されている。
【0014】
電極膜21〜28は、セラミック基体1に埋設され、セラミック層を挟んでセラミック基体1の厚み方向Zに積層されている。これらの電極膜21〜28は、隣り合う電極膜が上述の端子電極31、32に交互に接続されている。例えば、隣り合う電極膜23、24について説明すると、電極膜23の一端が端子電極31に接続され、電極膜24の一端が端子電極32に接続されている。詳しくは、電極膜23は、長さ方向Xに延び、その一端がセラミック基体1の端面11に導出されて端子電極31に接続されており、他端が開放端となっている。同様に、電極膜24は、長さ方向Xに延び、その一端が端面12に導出されて端子電極32に接続されており、他端が開放端となっている。図示の簡略化のため、図示の積層セラミックコンデンサでは、電極膜が8層しか示されていないが、積層セラミックコンデンサの実際の製品では、例えば層数が300層以上となる。セラミック基体1、電極膜21〜28及び端子電極31、32の構成材料や、その製造方法等は周知である。
【0015】
図2は図1に示した積層セラミックコンデンサを回路基板に実装した状態を示す断面図である。図2を参照すると、積層セラミックコンデンサ4は、その電極膜21〜28が回路基板5の面に対して平行となるように回路基板5に実装されている。積層セラミックコンデンサ4の端子電極31、32は、それぞれ、はんだ71、72を介して回路基板5上の接続パターン61、62に接続されている。
【0016】
図3は図2に示した状態における積層セラミックコンデンサの等価回路図である。積層セラミックコンデンサ4が回路基板5に実装された状態では、静電容量C1のほかに等価直列インダクタンスESLが存在する。1GHz以上で動作する半導体集積回路の電源回路でデカップリングするための積層セラミックコンデンサについて、現行品のESLは、例えば100pHとなっている。電源回路のデカップリング上、ESLは低いことが望ましい。
【0017】
図1に示した構造の積層セラミックコンデンサの場合、ESLの値は、セラミック基体1の厚み方向Zでみた底面14から最上層の電極膜21までの距離e、及び、底面14から最下層の電極膜28までの距離d1に大きく依存している。発明者らの実験によれば、距離e、d1について
d1<e≦400μm 式(1)
及び
0<d1≦80μm 式(2)
を満たすと、回路基板5に実装された状態でのESLを低減できることが解った。このESLの低減は、主に、回路基板5の接続パターン61、62から電極膜21〜28に至る経路上のインダクタンスが低減されるためと推測される。以下、実験データを挙げて説明する。
【0018】
図1に示した構成の積層セラミックコンデンサについて、底面14から最下層の電極膜28までの距離d1、及び、上面13から最上層の電極膜21までの距離d2を80μmとし、底面14から最上層の電極膜21までの距離eを変化させて距離eとESLとの関係を求めた。ESLは、ネットワークアナライザを用いて自己共振周波数と静電容量とを測定し、測定された自己共振周波数と静電容量とから算出することによって求めた。距離eとESLとの関係を図4に示す。
【0019】
図4を参照すると、距離eが400μm以下の領域では、ESLは84.5pHよりも小さくなり、現行品のESLの値100pHよりも15%以上低減されることとなる。そこで、本発明では
e≦400μm 式(3)
とした。
【0020】
更に、距離eは、セラミック基体1の底面14から最上層の電極膜21までの距離であり、底面14から最下層の電極膜28までの距離d1よりも大きい。すなわち、
e>d1 式(4)
である。これらの式(3)、(4)をまとめると、上述の式(1)となる。
【0021】
次に、底面14から最上層の電極膜21までの距離eを400μmとし、底面14から最下層の電極膜28までの距離d1を変化させて距離d1とESLとの関係を求めた。但し、上面13から最上層の電極膜21までの距離d2は、距離d1に等しくした。距離d1(d2)とESLとの関係を図5に示す。
【0022】
図5を参照すると、距離d1が80μm以下の領域では、距離d1に対するESLの増大率(傾き)は小さく(直線U1を参照)、ESLはあまり増大しない。
【0023】
これに対し、距離d1が80μmを超えると、距離d1に対するESLの増大率(傾き)は大きくなり(直線U2を参照)、ESLは急激に増大するようになる。そこで、本発明では
d1≦80μm 式(5)
とした。
【0024】
更に、積層セラミックコンデンサに必要な機械的強度、電気絶縁性や、はんだ付け強度等を確保するため、保護層として働くセラミック層が、セラミック基体1の底面14と最下層の電極膜28との間に備えられる必要がある。そこで、距離d1について
d1>0 式(6)
とした。これらの式(5)、(6)をまとめると、上述の式(2)となる。
【0025】
更に、底面14と最下層の電極膜28との間のセラミック層について、保護層としての機能を充分に発揮させるためには、当該セラミック層の厚みに相当する距離d1が
d1>20μm 式(7)
であることが好ましい。
【0026】
更に、積層セラミックコンデンサの実装工程における上面13及び底面14間の方向性を解消するためには、セラミック基体1の厚み方向Zでみた上面13から最上層の電極膜21までの距離d2についても、
0<d2≦80μm 式(8)
を満たすことが好ましい。
【0027】
更に、上面13と最上層の電極膜21との間のセラミック層について、保護層としての機能を充分に発揮させるためには、距離d2も
d2>20μm 式(9)
であることが好ましい。
【0028】
距離d1、d2は、それらの条件式(2)、(8)を共に満たす限り、異なっていてもよい。条件式(2)、(8)とが共に満たされていれば、実装工程において底面14側または上面13側のどちらが回路基板5に実装された場合でも、ESLの低減効果が得られるからである。
【0029】
現在、1GHz以上で動作する半導体回路のためのデカップリングコンデンサでは、回路基板に実装された状態でのESLを10pH以下とすることが求められている。例えば、積層セラミックコンデンサのESLが100pHである場合、ESLを10pHに低減するには、これらの積層セラミックコンデンサを10個並列に接続しなければならない。
【0030】
本発明の積層セラミックコンデンサでは、ESLを10%以上低減できるから、デカップリングコンデンサに必要な部品員数が10個から9個以下に削減される。よって、デカップリングコンデンサのコストを低下させることができる。
【0031】
【発明の効果】
以上述べたように、本発明によれば、回路基板に実装された状態でのESLを低減し得る積層セラミックコンデンサを提供することができる。
【図面の簡単な説明】
【図1】本発明に係る積層セラミックコンデンサを示す断面図である。
【図2】図1に示した積層セラミックコンデンサを回路基板に実装した状態を示す断面図である。
【図3】図2に示した状態における積層セラミックコンデンサの等価回路図である。
【図4】距離eとESLとの関係を示すグラフである。
【図5】距離d1(d2)とESLとの関係を示すグラフである。
【符号の説明】
1 セラミック基体
21〜28 電極膜
31、32 端子電極
【発明の属する技術分野】
本発明は、積層セラミックコンデンサに関する。
【0002】
【従来の技術】
近年、高周波化が著しい半導体集積回路のための電源回路において、電源安定化を目的として、デカップリングと呼ばれるコンデンサが用いられる。デカップリングコンデンサは、上述したように、高周波領域で用いられるものであるため、デカップリングコンデンサには、回路基板に実装された状態での等価直列インダクタンス(ESL)を低減することが求められる。
【0003】
近年、積層セラミックコンデンサにおいて、低ESLを特徴とした製品が多数製品化されている。これらの製品の多くは、内部電極膜のインダクタンスの低減を図った構造である。例えば、端子電極を多数設けて、磁界の相互作用により内部電極膜のインダクタンスの低減を図った構造が挙げられる。
【0004】
しかし、内部電極膜のインダクタンスを低減しても、回路基板の接続パターンから内部電極膜に至る経路上のインダクタンスを低減しなければ、充分なESLの低減効果を得ることができない。
【0005】
特許文献としては、下記の文献が挙げられる。
【特許文献1】
特開2001−143954号公報
【特許文献2】
特開2002−203734号公報
【特許文献3】
特開2002−203735号公報
【0006】
【発明が解決しようとする課題】
本発明の課題は、回路基板に実装された状態でのESLを低減し得る積層セラミックコンデンサを提供することである。
【0007】
【課題を解決するための手段】
上述した課題を解決するため、本発明に係る積層セラミックコンデンサは、セラミック基体と、2つの端子電極と、複数の電極膜とを含む。
【0008】
前記2つの端子電極は、前記セラミック基体の長さ方向の両端面に備えられる。前記複数の電極膜は、前記セラミック基体に埋設され、セラミック層を挟んで前記セラミック基体の厚み方向に積層される。前記複数の電極膜のうち、隣り合う電極膜の一方は、一端が前記端子電極の一方に接続され、隣り合う電極膜の他方は、一端が前記端子電極の他方に接続される。
【0009】
かかる構造の積層セラミックコンデンサについて、回路基板に実装された状態でのESLの値は、前記セラミック基体の厚み方向でみた底面から最上層の電極膜までの距離e、及び、前記底面から最下層の電極膜までの距離d1に大きく依存している。発明者らの実験によれば、距離e、d1について
d1<e≦400μm、かつ、0<d1≦80μm
を満たすと、回路基板に実装された状態でのESLを低減できることが解った。このESLの低減は、主に、回路基板の接続パターンから電極膜に至る経路上のインダクタンスが低減されるためと推測される。
【0010】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、更に詳しく説明する。添付図面は単なる一例を示すに過ぎない。
【0011】
【発明の実施の形態】
図1は本発明に係る積層セラミックコンデンサを示す断面図である。図示された積層セラミックコンデンサは、セラミック基体1と、2つの端子電極31、32と、複数の電極膜21〜29とを含む。
【0012】
セラミック基体1は、長さ方向Xに相対する両端面11、12、並びに、厚み方向Zに相対する上面13及び底面14を有する。具体的には、セラミック基体1の形状は、略長方体状もしくは略正方体状である。
【0013】
端子電極31、32は、セラミック基体1の長さ方向Xの両端面11、12に備えられている。詳しくは、端子電極31は端面11に付着され、端子電極31の垂れ部分311が上面13及び底面14に付着されている。同様に、端子電極32も端面12に付着され、端子電極32の垂れ部分321が上面13及び底面14に付着されている。
【0014】
電極膜21〜28は、セラミック基体1に埋設され、セラミック層を挟んでセラミック基体1の厚み方向Zに積層されている。これらの電極膜21〜28は、隣り合う電極膜が上述の端子電極31、32に交互に接続されている。例えば、隣り合う電極膜23、24について説明すると、電極膜23の一端が端子電極31に接続され、電極膜24の一端が端子電極32に接続されている。詳しくは、電極膜23は、長さ方向Xに延び、その一端がセラミック基体1の端面11に導出されて端子電極31に接続されており、他端が開放端となっている。同様に、電極膜24は、長さ方向Xに延び、その一端が端面12に導出されて端子電極32に接続されており、他端が開放端となっている。図示の簡略化のため、図示の積層セラミックコンデンサでは、電極膜が8層しか示されていないが、積層セラミックコンデンサの実際の製品では、例えば層数が300層以上となる。セラミック基体1、電極膜21〜28及び端子電極31、32の構成材料や、その製造方法等は周知である。
【0015】
図2は図1に示した積層セラミックコンデンサを回路基板に実装した状態を示す断面図である。図2を参照すると、積層セラミックコンデンサ4は、その電極膜21〜28が回路基板5の面に対して平行となるように回路基板5に実装されている。積層セラミックコンデンサ4の端子電極31、32は、それぞれ、はんだ71、72を介して回路基板5上の接続パターン61、62に接続されている。
【0016】
図3は図2に示した状態における積層セラミックコンデンサの等価回路図である。積層セラミックコンデンサ4が回路基板5に実装された状態では、静電容量C1のほかに等価直列インダクタンスESLが存在する。1GHz以上で動作する半導体集積回路の電源回路でデカップリングするための積層セラミックコンデンサについて、現行品のESLは、例えば100pHとなっている。電源回路のデカップリング上、ESLは低いことが望ましい。
【0017】
図1に示した構造の積層セラミックコンデンサの場合、ESLの値は、セラミック基体1の厚み方向Zでみた底面14から最上層の電極膜21までの距離e、及び、底面14から最下層の電極膜28までの距離d1に大きく依存している。発明者らの実験によれば、距離e、d1について
d1<e≦400μm 式(1)
及び
0<d1≦80μm 式(2)
を満たすと、回路基板5に実装された状態でのESLを低減できることが解った。このESLの低減は、主に、回路基板5の接続パターン61、62から電極膜21〜28に至る経路上のインダクタンスが低減されるためと推測される。以下、実験データを挙げて説明する。
【0018】
図1に示した構成の積層セラミックコンデンサについて、底面14から最下層の電極膜28までの距離d1、及び、上面13から最上層の電極膜21までの距離d2を80μmとし、底面14から最上層の電極膜21までの距離eを変化させて距離eとESLとの関係を求めた。ESLは、ネットワークアナライザを用いて自己共振周波数と静電容量とを測定し、測定された自己共振周波数と静電容量とから算出することによって求めた。距離eとESLとの関係を図4に示す。
【0019】
図4を参照すると、距離eが400μm以下の領域では、ESLは84.5pHよりも小さくなり、現行品のESLの値100pHよりも15%以上低減されることとなる。そこで、本発明では
e≦400μm 式(3)
とした。
【0020】
更に、距離eは、セラミック基体1の底面14から最上層の電極膜21までの距離であり、底面14から最下層の電極膜28までの距離d1よりも大きい。すなわち、
e>d1 式(4)
である。これらの式(3)、(4)をまとめると、上述の式(1)となる。
【0021】
次に、底面14から最上層の電極膜21までの距離eを400μmとし、底面14から最下層の電極膜28までの距離d1を変化させて距離d1とESLとの関係を求めた。但し、上面13から最上層の電極膜21までの距離d2は、距離d1に等しくした。距離d1(d2)とESLとの関係を図5に示す。
【0022】
図5を参照すると、距離d1が80μm以下の領域では、距離d1に対するESLの増大率(傾き)は小さく(直線U1を参照)、ESLはあまり増大しない。
【0023】
これに対し、距離d1が80μmを超えると、距離d1に対するESLの増大率(傾き)は大きくなり(直線U2を参照)、ESLは急激に増大するようになる。そこで、本発明では
d1≦80μm 式(5)
とした。
【0024】
更に、積層セラミックコンデンサに必要な機械的強度、電気絶縁性や、はんだ付け強度等を確保するため、保護層として働くセラミック層が、セラミック基体1の底面14と最下層の電極膜28との間に備えられる必要がある。そこで、距離d1について
d1>0 式(6)
とした。これらの式(5)、(6)をまとめると、上述の式(2)となる。
【0025】
更に、底面14と最下層の電極膜28との間のセラミック層について、保護層としての機能を充分に発揮させるためには、当該セラミック層の厚みに相当する距離d1が
d1>20μm 式(7)
であることが好ましい。
【0026】
更に、積層セラミックコンデンサの実装工程における上面13及び底面14間の方向性を解消するためには、セラミック基体1の厚み方向Zでみた上面13から最上層の電極膜21までの距離d2についても、
0<d2≦80μm 式(8)
を満たすことが好ましい。
【0027】
更に、上面13と最上層の電極膜21との間のセラミック層について、保護層としての機能を充分に発揮させるためには、距離d2も
d2>20μm 式(9)
であることが好ましい。
【0028】
距離d1、d2は、それらの条件式(2)、(8)を共に満たす限り、異なっていてもよい。条件式(2)、(8)とが共に満たされていれば、実装工程において底面14側または上面13側のどちらが回路基板5に実装された場合でも、ESLの低減効果が得られるからである。
【0029】
現在、1GHz以上で動作する半導体回路のためのデカップリングコンデンサでは、回路基板に実装された状態でのESLを10pH以下とすることが求められている。例えば、積層セラミックコンデンサのESLが100pHである場合、ESLを10pHに低減するには、これらの積層セラミックコンデンサを10個並列に接続しなければならない。
【0030】
本発明の積層セラミックコンデンサでは、ESLを10%以上低減できるから、デカップリングコンデンサに必要な部品員数が10個から9個以下に削減される。よって、デカップリングコンデンサのコストを低下させることができる。
【0031】
【発明の効果】
以上述べたように、本発明によれば、回路基板に実装された状態でのESLを低減し得る積層セラミックコンデンサを提供することができる。
【図面の簡単な説明】
【図1】本発明に係る積層セラミックコンデンサを示す断面図である。
【図2】図1に示した積層セラミックコンデンサを回路基板に実装した状態を示す断面図である。
【図3】図2に示した状態における積層セラミックコンデンサの等価回路図である。
【図4】距離eとESLとの関係を示すグラフである。
【図5】距離d1(d2)とESLとの関係を示すグラフである。
【符号の説明】
1 セラミック基体
21〜28 電極膜
31、32 端子電極
Claims (1)
- セラミック基体と、2つの端子電極と、複数の電極膜とを含む積層セラミックコンデンサであって、
前記2つの端子電極は、前記セラミック基体の長さ方向の両端面に備えられ、
前記複数の電極膜は、前記セラミック基体に埋設され、セラミック層を挟んで前記セラミック基体の厚み方向に積層され、
前記複数の電極膜のうち、隣り合う電極膜の一方は、一端が前記端子電極の一方に接続され、隣り合う電極膜の他方は、一端が前記端子電極の他方に接続され、
前記セラミック基体の厚み方向でみた底面から最上層の電極膜までの距離をeとし、前記底面から最下層の電極膜までの距離をd1としたとき、
d1<e≦400μm、かつ、0<d1≦80μm
を満たす
積層セラミックコンデンサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003137692A JP2004342846A (ja) | 2003-05-15 | 2003-05-15 | 積層セラミックコンデンサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003137692A JP2004342846A (ja) | 2003-05-15 | 2003-05-15 | 積層セラミックコンデンサ |
Publications (1)
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