JP2004342718A - 半導体装置及びコンバータ - Google Patents
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Abstract
【課題】双方向型で且つ高い耐圧を有する電流スイッチングが可能な半導体装置及びこれを用いたコンバータを提供することを目的とする。
【解決手段】第１導電型の第１の半導体層（１２）と、その上に設けられた第２導電型の第２の半導体層（１６）と、その表面に選択的に設けられた第１導電型の第１及び第２の半導体領域（１８）と、前記第１の半導体領域に接続された第１の主電極（２８Ａ）と、前記第２の半導体領域に接続された第２の主電極（２８Ｂ）と、前記第１の半導体領域に隣接して前記第２の半導体層の上に設けられた第１のゲート絶縁膜（２４）と、その上に設けられた第１のゲート電極（２６Ａ）と、を備えた半導体装置を提供する。
【選択図】図１
【解決手段】第１導電型の第１の半導体層（１２）と、その上に設けられた第２導電型の第２の半導体層（１６）と、その表面に選択的に設けられた第１導電型の第１及び第２の半導体領域（１８）と、前記第１の半導体領域に接続された第１の主電極（２８Ａ）と、前記第２の半導体領域に接続された第２の主電極（２８Ｂ）と、前記第１の半導体領域に隣接して前記第２の半導体層の上に設けられた第１のゲート絶縁膜（２４）と、その上に設けられた第１のゲート電極（２６Ａ）と、を備えた半導体装置を提供する。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びコンバータに関し、より詳細には双方向電流特性と高い耐圧とを有するスイッチング素子としての半導体装置及びそれを用いたコンバータに関する。
【０００２】
【従来の技術】
比較的高い電力のスイッチングが可能なパワー（電力）半導体装置は、交流モータの駆動回路や、無停電電源装置をはじめとする各種の電源装置、あるいは高周波発振出力装置や広帯域電力増幅装置などの各種の用途に用いられる。このようなパワー半導体装置の代表例のひとつとして、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を挙げることができる。
【０００３】
図２９は、ＩＧＢＴの構造を模式的に表す断面図である。また、図３０は、その回路記号を表す。
【０００４】
この構造を概説すると、ｐ＋型エミッタ層１０２とｎ−型ベース層１０４とが積層された半導体基板の表面にｐ型ベース領域１０６がプレーナ状に形成され、さらにその中にｎ型ソース領域１０８がプレーナ状に形成されている。そして、このソース領域１０８には、エミッタ電極Ｅが接続されている。
【０００５】
また、これらプレーナ領域を跨ぐようにゲート絶縁膜１１０が設けられ、ゲート電極Ｇによりゲート電圧が印加可能とされている。一方、基板の裏面側においては、エミッタ層１０２にコレクタ電極Ｃが接続されている。
【０００６】
その動作について説明すると、ゲート・エミッタ間に電圧を印加（正バイアス）した場合、ＦＥＴがオンしてｐｎｐトランジスタのベース電流が供給されるため、ＩＧＢＴとして「オン状態」となり、電流Ｉが流れる。一方、ゲート・エミッタ間電圧をゼロバイアスあるいは負バイアス状態とすると、ＩＧＢＴは「オフ状態」となり、電流Ｉは遮断される。
【０００７】
以上説明したＩＧＢＴは、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が有する高い入力インピーダンス特性と、バイポーラ・トランジスタの低飽和電圧特性とを併せ持った半導体装置である。
【０００８】
【発明が解決しようとする課題】
しかし、このようなＩＧＢＴは、スイッチング可能な電流の方向が単方向に限定されているため、用途によっては回路構成が複雑化し搭載素子数も増えるという点で改善の余地があった。例えば、ＩＧＢＴを用いて交流モータ駆動用コンバータを構成すると、回路規模や電力損失などの点で、さらなる改善の余地がある。
【０００９】
この点に関してまず、直流電源を用いた交流モータの駆動回路を説明する。
【００１０】
図３１は、ＩＧＢＴを用いた交流モータの駆動回路の要部を表す模式図である。すなわち、直流電源＋Ｖ、−Ｖに対して、入力コンデンサＣ１が並列に接続されている。そして、電源＋Ｖ側に３組のスイッチング・エレメント、電源−Ｖ側に３組のスイッチング・エレメントが接続されている。それぞれのスイッチング・エレメントは、ＩＧＢＴ（ＢＴ１）とダイオードＤ１とが並列接続されて構成されている。そして、これら正負３対のスイッチング・エレメントの間の接続ノードから３相モータＭに電源が供給される。
【００１１】
このような構成において、６組のスイッチング・エレメントのそれぞれのスイッチングのタイミングを調節することにより、３相モータＭを駆動することができる。
【００１２】
これに対して、交流電源を用いて３相の回生モータを駆動させる要求がある。
【００１３】
図３２は、交流電源を用いた回生モータ駆動用のコンバータを表す模式図である。同図については、図３１に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００１４】
このコンバータの場合、３相の交流電源ＡＣは、第１のスイッチング・エレメント群ＳＥ１によって、一旦、直流変換される。そして、この直流電圧が第２のスイッチング・エレメント群ＳＥ２によって再び交流変換され、回生モータＭのそれぞれの相線を駆動する。また、モータＭからの回生電力も逆方向に同様の過程を介して電源側に回収される。
【００１５】
しかし、この交流コンバータの場合、以下に説明する改善点がある。
【００１６】
まず第１に、電力損失が大きいという問題がある。すなわち、交流電源ＡＣとモータＭの各相線との間において、必ず２つのＩＧＢＴ（ＢＴ１）を介して電力が伝送される。ここで、通常のＩＧＢＴの場合、オン状態において素子内部に形成されたｐｎ接合を介して電流が流れるために、０．６ボルト乃至０．８ボルト程度の電圧が必要とされる。従って、２つのＩＧＢＴを介した場合の電圧損失は、１．２ボルト乃至１．６ボルトとなり、伝達変換効率が低下する。
【００１７】
第２に、コンバータの回路構成が複雑で規模が大きく、搭載素子数も多いという問題がある。すなわち、第１及び第２のスイッチング・エレメント群を合わせると合計で１２個のＩＧＢＴ（ＢＴ１）及びダイオード（Ｄ１）が必要である。従って、コンバーターが大型化し、コストも高くなる。
【００１８】
また、入力コンデンサＣ１についても、容量の点からいわゆるケミカル・コンデンサなどの大型のコンデンサが必要とされる場合が多く、サイズ、コスト、信頼性などの点でさらなる改善の余地がある。
【００１９】
以上説明した種々の問題点は、ＩＧＢＴの電流スイッチング特性が単方向であることに起因している。つまり、双方向型の電力スイッチング半導体装置があれば、コンパクトで高速のコンバータを実現することが可能となる。
【００２０】
本発明は、かかる課題の認識に基づいてなされたのであり、その目的は、双方向型で且つ高い耐圧を有する電流スイッチングが可能な半導体装置及びこれを用いたコンバータを提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層の表面において、互いに離間して設けられた第１導電型の第１の半導体領域及び第１導電型の第２の半導体領域と、前記第１の半導体領域の表面に選択的に設けられた第２導電型の第３の半導体領域と、前記第１の半導体領域及び前記第３の半導体領域に接続された第１の主電極と、前記第２の半導体領域に接続された第２の主電極と、前記第１の半導体領域の一部とそれに隣接した前記第２の半導体層の上に設けられた第１のゲート絶縁膜と、前記ゲート絶縁膜の上に設けられた第１のゲート電極と、を備えた半導体装置であって、前記第１のゲート絶縁膜の下の前記第１の半導体領域の表面に反転層が形成されない状態においては、前記第１及び第２の主電極の間で電流が実質的に流れず、前記第１のゲート絶縁膜の下の前記第１の半導体領域の表面に反転層が形成されるように前記第１のゲート電極に電圧が印加された状態においては、前記第２の主電極から前記第１の主電極に向けて電流が実質的に流れうる状態となることを特徴とする半導体装置が提供される。
【００２２】
また、本発明の第２の態様によれば、複数の相を有する交流電源と、複数の入力端を有する交流モータと、を接続するコンバータであって、前記複数の相のそれぞれと、前記複数の入力端のそれぞれと、の間に上記第１の態様の半導体装置がマトリクス状に接続されスイッチング動作可能とされたことを特徴とするコンバータが提供される。
【００２３】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００２４】
図１は、本発明の実施の形態にかかる半導体装置の構造を模式的に表す断面図である。すなわち、ｐ型半導体層（ｐ型エミッタ層）１２の上に、ｎ型半導体層（ｎ型バッファ層）１４とｎ型ベース層１６がこの順に積層され、ｎ型ベース層１６の表面には、複数のｐ型ベース領域１８がプレーナ状に形成されている。そして、このｐ型ベース領域１８の中には、ｎ型ソース領域２０がやはりプレーナ状に形成されている。
【００２５】
そして、隣接するベース領域１８同士を跨ぐようにして、ゲート絶縁膜２４が設けられ、その上に設けられたゲート電極２６Ａ、２６Ｂによりゲート電圧が印加可能とされている。また、ｎ型ソース領域２０には、エミッタ（コレクタ）電極２８Ａ、２８Ｂが接続されている。さらに、これらエミッタ（コレクタ）領域の間には、ｐ型のガードリング２２が形成されている。
【００２６】
各部の典型的なキャリア濃度は、例えば、ｐ型半導体層１２は、１０１８〜１０１９ｃｍ−３、ｎ型半導体層１４は、１０１８〜１０１９ｃｍ−３、ｎ型ベース層１６は、４×１０１３〜３×１０１４ｃｍ−３、ｐ型ベース領域１８は、１×１０１７ｃｍ−３、ｎ型ソース領域２０は、１０１９〜１０２０ｃｍ−３程度とすることができる。
【００２７】
以上説明した本具体例の半導体装置においては、ゲート電極２６Ａ、２６Ｂのいずれかに適宜バイアスを印加することにより、エミッタ（コレクタ）電極２８Ａと２８Ｂとの間でいずれの方向にも電流を流すことができる。つまり、電極２８Ａ及び２８Ｂのいずれもが、エミッタ電極としてもコレクタ電極としても機能する双方向型のスイッチングが可能である。
【００２８】
以下、本発明の半導体装置の動作について説明する。
【００２９】
図２及び図３は、本発明の半導体装置の動作を説明する模式図である。
【００３０】
本実施形態の半導体装置は、これらの図面に表したように、ｎ型ベース層１６の表面にエミッタ（コレクタ）領域を３つ以上配列し、ゲート電極２６Ａ、２６Ｂをこれら隣接する領域に交互に配線した構造とすることができる。また、半導体装置の端部においては、空乏化領域Ｄのチップ端への到達を防ぐために、図示した如くｎ型のフィールド・ストッパ４０を設けてもよい。
【００３１】
その動作について説明すると、まず、図２（ａ）は、主電極２８Ｂに正の電圧が印加された状態の、阻止（オフ）状態である。このときゲート２６Ａには、主電極２８Ａに対して０（ゼロ）ボルトないし負バイアス（「オフバイアス」と呼ぶ）が印加されている。ゲート２６Ｂには（主電極２６Ｂに対して）オフバイアスでも、正バイアス（「オンバイアス」とよぶ）がかかっていても良い。
【００３２】
このとき、空乏層Ｄは、図示した如く主電極２８Ａ側のｐ型ベース領域１８から広がる。そして、ｐ型ベース領域の端での電界を緩和するため、横方向にも空乏層を伸ばす必要がある。このために、ガードリング２２を両主電極側のｐ型ベース領域１８の間の領域に配置する。
【００３３】
後に具体例を挙げて説明するように、ガードリング２２の代わりに、「リサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ） 構造」や、「フィールドプレート構造」を設けても良く、または、絶縁物を埋め込んだ１本ないし複数本のトレンチ溝（ただし埋め込みｎ層を完全に切断しない深さまでのもので、Ｎベース層の半分以上の深さを有するもの）を設けてもよい。トレンチ溝の場合は、その内部の絶縁物により耐圧を確保するため、ガードリングなどのように大きな領域を与える必要はない。
【００３４】
さて、図２（ａ）に表した状態から素子をオンするには、ゲート２６Ａにオンバイアスを印加する。すると、図２（ｂ）あるいは図１に表したように、電子がＭＯＳ構造（１８、２０、１６、２４、２６）中のチャンネル（ゲートのバイアス電圧によりｐ型ベース領域１８の表面に形成される反転層のことであり、このチャネルを電子が流れる。）を通ってｎ型ベース層１６に注入され、埋め込みｎ型層１４を通って（一部は、ｎ型ベース層１６を直接通って）、主電極２８Ｂ側のｐ型ベース領域１８に至る。
【００３５】
この電子電流により、主電極２８Ｂ側のｐ型ベース領域１８とｎ型ベース層１６との接合が正バイアスされ、主電極２６Ｂに接続されたｐ型ベース領域１８からホール（正孔）が注入され、このホールは電子とプラズマ状態を作りながらｐ型半導体層１２を（一部はｎ型ベース層１６中のプラズマを）通って主電極２８Ａ側のｐ型ベース領域１８へと流れる。
【００３６】
これにより、ＩＧＢＴの動作状態と類似した電導度変調がおこり、導通の抵抗が低くなる。なお、埋め込みｎ型層１４は、ホールが流れるパスを作るために、ｐ型ベース領域１８やゲート２６Ｂが形成されている付近に、「穴」や「スリット」を設けた構造であることが望ましい。これについては、後に具体例を挙げて詳述する。
【００３７】
図２とは逆に、主電極２８Ａに正の電圧がかかっている場合は、図３（ａ）に表したように空乏層Ｄが広がり、図２に関して前述したものとは逆の動作となる。すなわち、図３（ａ）は、空乏層Ｄが拡がった阻止（オフ）状態を表し、図３（ｂ）は、オン状態を表す。図２に説明した状態と比較すると、エミッタとコレクタとが逆転した動作をする。
【００３８】
以上のように、この素子は、主電極２８Ａ、２８Ｂのどちらに正電圧がかかっても、オン、オフのスイッチング動作ができる。つまり、本実施形態の素子は、いわゆる「ＡＣスイッチ」として動作し、さらに２つの主電極と２つのゲート電極がチップ表面に出ているため、従来から広く用いられている実装方法をそのまま使えるという利点も有する。
【００３９】
また、この素子構造は、空乏層の広がりをｎ型バッファ層１４で停止させるため、ターンオフ時に、空乏層の広がりによって蓄積キャリアを余計に吐き出す必要が無く、高速なターンオフを提供することができる。
【００４０】
さらに、ｐ型ベース領域１８からのホールの注入量を、ゲート電極（２６Ｂ）への電圧印加により制御できるため、スイッチングスピードを早くしたり、あるいはオン電圧を低くするなどといった、動作状態での特性の制御が、ダイナミックに出来るといった利点もある。
【００４１】
具体的には、ターンオフ時あるいはその直前（１〜１０マイクロ秒）にゲート電極（２６Ｂ）への印加電圧を、ｎチャンネルが形成されるバイアス（正のゲートバイアス）に印加することにより、ターンオフのスピードを早くできる。また、ゲート電極をチャンネルができない電圧にバイアス（０または負のゲートバイアス）にしておくとオン電圧が下がる。また、ターンオン時あるいはその直前（１〜１０マイクロ秒）に負のゲートバイアスを与えるとターンオンが早くなる。さらに、オフ時にゲートを正にバイアスしておくとリーク電流を低減できる。これらの特徴をくみあわせて、ダイナミックに制御することにより、素子が発生する損失をさらに低減することができる。
【００４２】
さらに、本実施形態の素子は、ダイオードも内蔵している。すなわち、ゲート２６Ａがオフバイアス、２６Ｂがオンバイアスになっていると、主電極２８Ｂが正電圧の場合はＩＧＢＴとして働き、逆に主電極２８Ａが正電圧の場合は、２６Ｂ側のＭＯＳ構造により、ｎ型ベースと主電極２６Ｂが接続されており、ｎ型ベースと２６Ａ側のｐエミッタとの間でｐｎダイオードとして働く。その結果として、本実施形態の素子を用いて実際にマトリクス・コンバータを構成した場合には、ＩＧＢＴの場合と異なり、ダイオードを直列接続する必要がなくなる。このため、マトリクス・コンバータにおける素子数を減らすことができ、さらに、損失も減らせる。その結果として、後に詳述するように、モータの制御をはじめとする各種の電力制御の用途において、コンパクトで信頼性の高い電力制御用半導体装置を提供できる。
【００４３】
ここで再び図１に戻って説明すると、矢印で例示した如く、ｐ型半導体層１２は正孔を流す主な経路として作用し、これに対して、ｎ型半導体層１４は電子が流れる主な経路として作用する。ｎ型ベース層１６は、ゲートからの空乏化領域Ｄを拡張させるためにキャリア濃度をあまり高くできない。このため、キャリア濃度を１０１８〜１０１９ｃｍ−３（イオン注入の場合のドーズ量１０１４〜１０１６ｃｍ−２に対応する）程度まで高くしたｎ型半導体層１４を設けて電子の流れる経路を確保する。このｎ型半導体層１４は、ｐ型半導体層１２の上にエピタキシャル成長により形成してもよいし、または、イオン注入や拡散法により形成してもよい。
【００４４】
つまり、本発明の半導体装置の場合、これらｐ型半導体層１２とｎ型半導体層１４のキャリア濃度や層厚を適宜調節することにより、半導体装置のオン抵抗を下げることができる。
【００４５】
また、ｐ型ガードリング２２は、前述したように、ゲート電極２６Ａまたは２６Ｂにバイアスを印加して空乏化領域Ｄを拡張させた時に、ｎ型ベース層１６の表面において電界の集中によりブレイクダウンが生ずることを抑制する役割を有する。
【００４６】
図４は、本実施形態の半導体装置の動作を説明する別の模式図である。すなわち、同図（ａ）は、本発明の半導体装置を便宜上２分割して上下に表した概念図である。また、同図（ｂ）は、そのゲート電極２６Ａにバイアスを印加した時の電界分布を表し、同図（ｃ）は、ゲート電極２６Ｂにバイアスを印加した時に電界分布を表す。
【００４７】
図４（ｂ）に表したように、オフ状態で主電極２８Ｂに正電圧が印加されると主電極２８Ａ側のｐ型ベース領域１８とそれに接するｎ型ベース層１６との接合から空乏化領域Ｄが半導体層中に拡がる。そして、この空乏化領域Ｄによって印加された電圧が保持される。
【００４８】
一方、主電極２８Ａに正電圧が加わると、図４（ｃ）に表したように逆に電界は反対側のｐ型ベース領域１８とｎ型ベース層１６との接合から空乏層が広がる。
【００４９】
図４（ａ）には、ゲート２６Ａにオンバイアスが印加されたときの、主電極２８Ｂからもう一方の主電極２８Ａに流れる電流について、この時の正孔及び電子の流れをそれぞれ矢印で表した。下側のｐ型ベース領域１８から流れ出した正孔は、上下の素子のｐ型エミッタ１２を介して、上側の素子のｎ型ベース層１６に流れる。また、上側の素子のＭＯＳチャンネルから流れ出した電子は、ｎ型バッファ１４を介してｐ型ベース領域１８に流れる。
【００５０】
このように、本実施形態の素子においては、直列に接続された構成になっていながら、直列接続している部分で、電子の流れと正孔の流れとが電位的に独立している。つまり、正孔と電子の擬フェルミ電位が、それぞれ別の電位をとりうる接続形態であり、接続部分でｐ型層（この場合、ｐ型エミッタ１２）とｎ型層（この場合、ｎ型バッファ層１４）とが同じ電極につながれていない構造となっている。正孔と電子とがそれぞれ別のポテンシャルを持って流れるため、これら主電極２８Ａ、２８Ｂの間のビルトインポテンシャルは単一のｐｎジャンクション分しか発生しない。このため、直列接続しているように見えながら、ビルトインポテンシャルによる電圧降下の増大はない。特に、正孔と電子の流れるパスを接続部分で分離することにより、ｐ型エミッタ層１２とｎ型バッファ層１４の濃度を上げているため、さらに電圧降下の増大を抑えることができる
以上説明したように、本発明の半導体装置の場合、ゲート電極２６Ａと２６Ｂのいずれかに選択的にバイアスを印加することにより、電極２８Ａと２８Ｂとの間で電流をいずれの方向にも流すことが可能である。しかも、これら両方向のオン状態を、全く等価にすることができる。
【００５１】
またさらに、ゲート電極２６Ａと２６Ｂのいずれかにバイアスを印加して所定の方向に電流を流す状態において、逆方向の耐圧を高くすることができる。
【００５２】
同時に、ゲート電極２６Ａと２６Ｂのいずれにもバイアスを印加しないオフ状態における耐圧も高く維持できる。
【００５３】
次に、本発明の半導体装置の変型例について説明する。
【００５４】
図５は、本発明の半導体装置の第１の変型例を表す模式図である。同図については、図１乃至図４に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００５５】
本変型例の場合、ｎ型半導体層１４が、隣接するエミッタ（コレクタ）領域の間にのみ選択的に設けられている。このようにすると、同図に矢印で表した如く、正孔が流れやすくなり、オン抵抗を下げることができるという効果が得られる。
【００５６】
さらにこの場合、電子の流れやすさを確保するために、破線に表したように、ｎ型半導体層１４を、部分的あるいは選択的に（例えば、ストライプ状やホール抜け穴のあるパターンで）設けても良い。
【００５７】
図６は、本変形例の半導体装置の動作を説明する模式図である。すなわち、同図（ａ）はゲート電極２６Ａにオンバイアスを印加した状態を表し、同図（ｂ）はゲート電極２６Ｂにオンバイアスを印加した状態を表す。これに対して、図６に表したように、その経路上のｎ型半導体層１４を排除すると、逆方向のｐｎ接合が無くなるため、オン抵抗を下げることができるという効果が得られる。
【００５８】
図７は、本変型例の作用効果を説明する別の模式図である。すなわち、同図（ａ）及び（ｂ）は、いずれもゲート電極２６Ａにバイアスを印加した状態を表す。ｎ型半導体層１４が連続的に設けられている場合、正孔の流れる経路に逆方向のｐｎ接合が形成されるため、オン抵抗がその分だけ高くなる。また、電流電圧特性がスナップバック特性を有し、電流の不均一が生ずる場合もある。
【００５９】
これに対して、図７（ｂ）に表したように、ｎ型半導体層１４に開口ＯＰを設けると、ここが正孔が流れるホール・パス（ｈｏｌｅ ｐａｔｈ）となり、オン抵抗を下げることができる。このように連続的でないｎ型半導体層１４の形成方法としては、例えば、ｎ型半導体層１４をピタキシャル成長させた後にパターニングする方法や、ｎ型半導体層１４を選択的に埋め込み成長する方法、あるいはｎ型半導体層１４に対してイオン注入や拡散などにより選択的にｐ型不純物を導入する方法などを挙げることができる。
【００６０】
図８は、本発明の半導体装置の第２の変型例を表す模式図である。本変形例も、オン抵抗を下げるために好適な構造を有する。
【００６１】
すなわち、本変型例の場合、エミッタ（コレクタ）領域の下方においてｎ型半導体層１４に複数の開口ＯＰが設けられている。これら開口ＯＰはホール・パスとして作用し、正孔電流のオン抵抗を下げる役割を果たす。
【００６２】
一方、電子は、これら開口ＯＰの部分では低濃度のｎ型ベース層１６を流れることとなるが、この部分もｎ型であるので、電子電流のオン抵抗の増加は、相対的に低い。
【００６３】
つまり、ｎ型半導体層１４に設ける開口ＯＰの大きさや数を適宜調節することにより、電子電流のオン抵抗が増大する損失よりも正孔電流が低下する利益のほうを相対的に大きくすることができる。
【００６４】
図９は、本発明の半導体装置の第３の変型例を表す模式図である。本変型例も、オン抵抗を下げるために好適な構造を有する。
【００６５】
すなわち、本変型例の場合、エミッタ（コレクタ）領域の下において、ｎ型半導体層１４の不純物濃度を下げた低濃度領域１４Ａを設ける。この低濃度領域１４Ａの不純物濃度は、高濃度のｎ型半導体層１４と、低濃度のｎ型ベース層１６の間の濃度とされている。
【００６６】
例えば、低濃度領域１４Ａの不純物濃度は、ドーズ量として１０の１２乗から１０の１３乗台の濃度で十分である。これは、電界がｐ型エミッタに至るのを防ぐため、低濃度部分の領域は広く取ることができ、よりホールを流しやすくなるからである。
【００６７】
このように、エミッタ（コレクタ）領域の下に低濃度領域１４Ａを設けることにより、正孔がｐ型半導体層１２に流れやすくなる。つまり、この低濃度領域１４Ａは、ホール・パスとして作用する。
【００６８】
従って、半導体装置の設計パラメータや要求される特性に応じて、電子電流の損失を防ぎつつ全体のオン抵抗を低下させたいような場合には、本変形例を採用するとよい。
【００６９】
図１０は、本発明の半導体装置の第４の変形例を表す模式図である。本変型例も、オン抵抗を下げるために好適な構造を有する。
【００７０】
すなわち、同図（ａ）はその要部断面図、同図（ｂ）及び（ｃ）は、同図（ａ）のＡ−Ａ線断面の一部拡大図である。
【００７１】
本変形例においては、ｐ型半導体層１２とｎ型ベース層１６との間にｐ／ｎ埋め込み層４４が設けられている。図１０（ｂ）及び（ｃ）は、このｐ／ｎ埋め込み層４４の断面構造の２つの具体例を表す模式図である。
【００７２】
図１０（ｂ）に表した構造の場合、ストライプ状のｎ＋型埋め込み領域４４Ａとｐ＋型埋め込み領域４４Ｂとが交互に設けられている。これら埋め込み領域４４Ａ及び４４Ｂのそれぞれは、隣接するエミッタ（コレクタ）領域の下までストライプ状に延在している。また、そのキャリア濃度は、いずれも、例えば、１０１８〜１０１９ｃｍ−３程度とすることができる。
【００７３】
図１０（ｂ）の構造の場合、電子はｎ＋型埋め込み領域４４Ａを流れ、正孔は主にｐ＋型埋め込み領域４４Ｂを流れる。また、正孔の一部は、埋め込み領域４４Ｂから漏出してその下のｐ型半導体層１２を流れる場合もあり得る。
【００７４】
このように、ストライプ状のｎ＋型及びｐ＋型埋め込み領域４４Ａ及び４４Ｂを設けることより、電子電流も正孔電流も低損失で流すことが可能となり、半導体装置のオン抵抗を効果的に下げることができる。
【００７５】
一方、図１０（ｃ）に表した構造の場合、埋め込み領域４４Ａ、４４Ｂの下にｎ型半導体領域４４Ｃが設けられている。このようにすると、電子のパスが充分確保できる上、ｐ型層とｎ型層（４４Ａ、４４Ｂ）との間に、動作中電圧がかかった場合でもアバランシェ破壊に至らない。これは、４４Ｃに空乏層が広がるからである。ｎ型層とｐ型層の間は若干（すなわち、４４Ｃの厚さ以下の程度に）隙間を空けるほうが、ｐ型層とｎ型層の間の空乏層が伸びやすく、破壊に対して強くなる。
【００７６】
以上、本発明の第１乃至第４の変型例として、半導体装置のオン抵抗を下げるために有効な構造について説明した。
【００７７】
次に、空乏化領域Ｄの拡がりを制御するために好適な構造について説明する。
【００７８】
図１１は、本発明の半導体装置の第５の変型例を表す模式断面図である。同図についても、図１乃至図１０に関して前述したものと同様の要素には同一の符号を付して、詳細な説明は省略する。
【００７９】
図１に関して前述した構造の場合、隣接するエミッタ（コレクタ）領域の間には、ｐ型ガードリング２２を設けることにより、ｎ型ベース層１６の表面でのブレイクダウンを抑制する。
【００８０】
ただしこの場合、空乏層が逆に広がりすぎて、反対側のｐ型ベース領域１８に至ってしまい、破壊することが懸念される。特に、ｎ型ベース層１６の濃度が低い場合は、第１、第２の主電極に接するそれぞれのｐ型ベース領域１８の間を広く空ける必要がある。しかし、間隔を広げることにより、チップ面積も増えてしまううえ、電流のパスも長くなり、コストと電流の導通損失の面で不利である。
【００８１】
これに対して、図１１に表した本変型例の場合、ｎ型ベース層１６の表面に、ｎ＋型フィールド・ストッパ４０を設けることにより、空乏化領域Ｄの拡がりをより確実に制御することができる。
【００８２】
すなわち、ゲート電極２６Ａにバイアスを印加した時に、空乏化領域Ｄが隣接するゲート電極２６Ｂの下方まで拡がってしまうと、隣接するエミッタ領域とコレクタ領域との間で電界の差が十分に確保できなくなる。
【００８３】
これに対して、本変型例においては、ｎ＋型フィールド・ストッパ４０を設けることにより、空乏化領域Ｄの拡がりを確実に阻止して、電界分布を適正に維持できる。
【００８４】
また、本変型例の場合、ｎ＋型フィールド・ストッパ４０にフローティング電極（図示せず）を接続すれば、空乏化領域Ｄの拡がりをさらに確実に阻止できる。このようにして、ガードリング２２の形成領域を縮小することも可能となる。
【００８５】
図１２は、本発明の半導体装置の第６の変型例を表す模式断面図である。本変型例も、空乏化領域Ｄの拡がりを抑制するために好適な構造を有する。
【００８６】
本変型例の場合、隣接するエミッタ（コレクタ）領域の間に、断面がＶ字状（Ｕ字状などでもよい）の溝Ｇが形成され、絶縁体５０により埋め込まれている。また、この溝Ｇは、ｐ型ベース層１６を貫通してｎ型半導体層１４に達し、その開口端でｐ型ベース領域１８に亘って形成され、さらに、溝Ｇの壁面はｐ型領域５２により覆われていてもよい。このようにすると、溝Ｇの内壁面での電流リークによる耐圧の低下などの問題を抑制しつつ、空乏化領域Ｄの拡がりを確実に阻止できる。ただし、酸化膜界面が良質であれば、ｐ型領域５２は必ずしも必要ない。
【００８７】
なお、本変型例における溝Ｇは、ウエット・エッチングでもドライ・エッチングでも形成可能であり、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により断面が略Ｕ字状に近いような溝を形成してもよい。
【００８８】
また、溝Ｇを埋め込む絶縁膜５０の材料としては、例えば、酸化シリコンなどの酸化物、あるいは窒化物などを用いることができる。
【００８９】
図１３は、本発明の半導体装置の第７の変型例を表す模式断面図である。本変型例も、空乏化領域Ｄの拡がりを抑制するために好適な構造を有する。
【００９０】
すなわち、本変型例の場合、隣接するエミッタ（コレクタ）領域の間に、ｎ型半導体層１４にまで達する略垂直断面のトレンチＴが形成され、この内部が絶縁体５０により埋め込まれている。
【００９１】
このようにしても空乏化領域Ｄの拡がりを確実に阻止できる。また、このトレンチＴの側壁面にｐ型あるいはｎ型の不純物を導入すれば、側壁面における電流リークを低減することもできる。
【００９２】
なお、トレンチを挟んで左右のｐ型ベース領域１８を近づけ、ｐ型ベース領域の延長部分が絶縁膜５０に接していても良い。このようにすると、チップサイズを小さくできる上、電流パスも短く導通損失を減らすことができる。
【００９３】
本変型例においても、トレンチＴを埋め込む絶縁膜５０の材料としては、例えば、酸化シリコンなどの酸化物、あるいは窒化物などを用いることができる。
【００９４】
図１４は、本発明の半導体装置の第８の変型例を表す模式図である。本変型例も、空乏化領域Ｄの拡がりを制御するために好適な構造を有する。
【００９５】
すなわち、本変型例の場合、隣接するエミッタ（コレクタ）領域の間に、これらのｐ型ベース領域１８から延在するように、ｐ型リサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）領域４６が設けられ、これらリサーフ領域４６同士の間には、ｎ＋型フィールド・ストッパ４０が設けられている。
【００９６】
ｐ型リサーフ領域４６は、ｐ型ガードリング２２と同様に、空乏化領域Ｄがｐ型ベース層１６の中を拡がる際に、表面付近でのブレイクダウンを抑制する役割を有する。ｐ型リサーフ領域４６の濃度は、ｐ型ベース領域１８よりも低くすることが望ましい。
【００９７】
また、ｎ＋型フィールド・ストッパ４０は、図１１に関して前述したように、空乏化領域Ｄの拡がりをより確実に阻止する役割を有する。本変型例においても、ｎ＋型フィールド・ストッパ４０にフローティング電極（図示せず）を設けてもよい。
【００９８】
また、エミッタ（コレクタ）領域の電極２６Ａ及び２６Ｂに、フィールド・プレート２６Ｃを付加することにより終端構造を形成し、耐圧を保持することが可能となる。
【００９９】
図１５は、本発明の半導体装置の第９の変型例を表す模式断面図である。本変型例は、電極の接続関係に関する好適な具体例である。
【０１００】
すなわち、本発明の半導体装置において、ｐ型半導体層１２及びその裏面側に設けられた電極３２をフローティング状態にしておくと、チャージアップなどの原因により、誤動作が生ずる場合もあり得る。そこで、本変型例の場合、裏面側の電極３２と電極２８Ａ及び２８Ｂとをダイオード６０により接続する。このダイオード６０は、外部接続回路への電流の漏出を抑止する役割を有する。
【０１０１】
このため、ダイオード６０として複数のダイオード６０Ａ、６０Ｂ、６０Ｃ・・・を直列に接続したものを用いると、接続回路への漏出電流が低下し、好適である。
【０１０２】
図１６は、本発明の半導体装置の第１０の変型例を表す模式断面図である。本変型例は、端子電極をエミッタ電極とコレクタ電極とに分けて設けた具体例である。
【０１０３】
すなわち、図１６に表した構造の場合、ｎ型ベース層１６の一端にはｐ型ベース領域１８とｎ型ソース領域２０とがプレーナ状に形成され、これらを跨ぐようにゲートが設けられ、ゲート電極２６Ａが接続されている。そして、ｎ型ソース領域２０にはエミッタ電極２８Ａが接続されている。
【０１０４】
一方、ｎ型ベース層１６の他端には、ｐ型エミッタ領域６２が形成され、これにコレクタ電極２８Ｂが接続されている。
【０１０５】
この構造の場合、コレクタ電極２８Ｂに正バイアスを印加すると、エミッタ側に空乏化領域Ｄが拡がる。この状態でゲート電極２６Ａにゲート電圧を印加すると、半導体装置の内部においては、矢印で表したように、エミッタ電極２８Ａからコレクタ電極２８Ｂに向けて電子が流れ、正孔はこれとは反対向きに流れる。つまり、この構造は、単方向性のスイッチング素子として機能する。
【０１０６】
また、この半導体装置の場合も、図１に関して前述したものと同様に、阻止（オフ）状態においては、エミッタ電極とコレクタ電極のいずれを正とした方向に電圧を印加した場合においても、高い耐圧を得ることができる。つまり、双方向について、高耐圧が得られる。
【０１０７】
正逆両方向の電流をスイッチングする場合には、この半導体装置を逆方向に並列接続すればよい。
【０１０８】
図１７は、本変型例の半導体装置を互いに逆方向に並列接続した構造の半導体装置を表す模式図である。すなわち、同図において、素子１０Ａ及び１０Ｂは、それぞれ図１６に表した構造を有する。これら素子１０Ａ及び１０Ｂは、別体の素子として形成され、配線により接続されるようにしてもよいが、同一の半導体チップとしてモノリシックに形成してもよい。
【０１０９】
図１８は、図１７に表した半導体装置の等価回路図である。
【０１１０】
すなわち、素子１０Ａと１０Ｂは、それぞれのエミッタ電極２８Ａ及びコレクタ電極２８Ｂが互いに逆向きに接続されている。そして、ゲート電極２６Ａにバイアスを印加した時には素子１０Ａがオン状態となり電流Ｉａが流れ、ゲート電極２６Ｂにバイアスを印加した時には素子１０Ｂがオン状態となり電流Ｉｂが流れる。
【０１１１】
本変型例の場合、半導体装置のエミッタ電極とコレクタ電極とを分離して設けることにより、電流容量をさらに大きくすることが容易となる。
【０１１２】
図１９は、本発明の第１１の変型例を表す模式図である。これらの図面は、本発明の半導体装置の平面構造の一例を表す説明図である。
【０１１３】
すなわち、図１９（ａ）は、本変形例の半導体装置の断面図、同図（ｂ）はその電極表面の平面図、同図（ｃ）はその半導体部分の平面図である。またここで、図１９（ａ）は、同図（ｂ）及び（ｃ）のＡ−Ａ線断面を表す。
【０１１４】
まず、図１９（ａ）及び（ｃ）を参照しつつ半導体表面の構造から説明すると、ｎ型ベース層１６の両端のエミッタ（コレクタ）領域においては、表面にｐ型ベース領域１８が図中左右方向にストライプ状に形成されている。そして、このｐ型ベース領域１８の中に、ｎ型ソース領域２０が左右方向にストライプ状に形成されている。
そして、これらエミッタ（コレクタ）領域の間には、ｐ型ガードリング２２が図中上下方向に形成され、さらに中央付近には、ｎ型フィールド・ストッパ４０が図中上下方向に形成されている。
【０１１５】
次に、図１９（ａ）及び（ｂ）を参照しつつ電極の構造について説明すると、まず、エミッタ（コレクタ）領域においては、ストライプ状に形成されたｐ型ベース領域１８を跨ぐようにゲート絶縁膜２４が形成され、その上にポリシリコンなどからなるゲート電極２６Ａ、２６Ｂが形成されている。このゲート電極２６Ａ、２６Ｂは、それぞれゲート配線Ｇに接続されて外部に引き出される。
【０１１６】
一方、エミッタ（コレクタ）領域においては、ストライプ状に形成されたゲート電極２６Ａ、２６Ｂの隙間を介して、ｎ型ソース領域２０にエミッタ（コレクタ）電極２８Ａ、２８Ｂが接続されている。これら電極２８Ａ、２８Ｂとゲート電極２６Ａ、２６Ｂとは、図示しない層間絶縁膜により絶縁されている。また、図１９（ｂ）においては、エミッタ（コレクタ）電極の一部は省略した。
【０１１７】
また一方、フィールド・ストッパ４０には、ポリシリコン電極２５を介してフローティング電極７０が接続されている。
【０１１８】
以上説明したような平面構成とすれば、ゲート電極２６Ａ、２６Ｂからエミッタ（コレクタ）領域の広い範囲にバイアスを印加して空乏化領域Ｄをまんべんなく拡げることが容易となる。また、エミッタ（コレクタ）電極２８Ａ、２８Ｂの接続面積も確保して素子抵抗を低減することも容易となる。
【０１１９】
図２０は、本発明の第１２の変型例を表す模式図である。すなわち、本変型例は、ｎ型半導体層１４の平面構造の一例を具体化したものである。
【０１２０】
すなわち、図２０（ａ）は、本変型例の半導体装置の断面図、同図（ｂ）はそのｎ型半導体層１４の平面構造を表す模式図、同図（ｃ）はｎ型半導体層１４の平面構造の他の具体例を表す模式図である。
【０１２１】
まず、図２０（ａ）及び（ｂ）に表した構造について説明すると、埋め込み型のｎ型半導体層１４は、隣接するエミッタ（コレクタ）領域の間の部分においては連続的に形成され、エミッタ（コレクタ）領域の下においては、図中左右方向に伸びるストライプ状に形成されている。つまり、エミッタ（コレクタ）領域の下においては、ｎ型半導体層１４に開口ＯＰが形成されている。この開口ＯＰは、図５乃至図７に関して前述したように、正孔を流れやすくするためのホール・パスとしての役割を有する。
【０１２２】
次に、図２０（ｃ）に表した構造について説明すると、埋め込み型のｎ型半導体層１４は、図中左右方向に連続的に伸びる複数のストライプ状に形成されている。つまり、隣接するエミッタ（コレクタ）領域の間においても、複数のストライプ状に形成されている。このような構造とすると、電子が流れる経路の幅が若干狭められるが、製造工程において、マスク合わせの手間が省けるという利点が得られる。
【０１２３】
すなわち、図２０（ｂ）に表したように、隣接するエミッタ（コレクタ）領域の間においてｎ型半導体層１４を連続的に形成する場合には、そのパターニングに際して、図中の左右方向に沿った「ずれ」が生じないようにマスク合わせを調節する必要がある。
【０１２４】
これに対して、図２０（ｃ）に表したようにｎ型半導体層１４を一様なストライプ状に形成する場合には、このようなマスク合わせの手間は不要となる。従って、製造が容易となり、得られる半導体装置の特性のばらつきも解消できる。
【０１２５】
図２１は、本発明の第１３の変型例を表す模式図である。すなわち、同図は、半導体装置の平面パターンの一例を表す概念図である。
【０１２６】
本具体例の場合、略矩形のチップに、略コ一対のエミッタ（コレクタ）領域ＥＣとコレクタ（エミッタ）領域ＣＥとが櫛歯状に組み合わされて設けられている。そして、これらの間に、フィールド・ストッパ（図示せず）が設けられ、フローティング電極７０が接続されている。また、ゲート電極２６Ａ、２６Ｂは、それぞれ層間絶縁膜を介してゲートパッドＧＰ１、ＧＰ２から引き出されている。
【０１２７】
このように、エミッタ（コレクタ）領域を櫛歯状あるいは入れ子状に組み合わせると、小さいサイズで大きな電流容量を実現することが容易となる。
【０１２８】
図２２は、本発明の第１４の変形例を表す模式図である。すなわち、同図も、半導体装置の平面パターンの一例を表す概念図である。
【０１２９】
本具体例の半導体装置は、図２１に表したパターンを有し、さらにゲート電極を駆動するための回路系が集積されている。すなわち、ゲート電極２６Ａ（図示せず）はゲート駆動回路ＧＤ１により駆動され、ゲート電極２６Ｂ（図示せず）はゲート駆動回路ＧＤ２により駆動される。
【０１３０】
これらゲート駆動回路ＧＤ１及びＧＤ２は、レベルシフタＬＳ１、ＬＳ２を介してロジック回路ＬＧにより制御される。なお、図２２においては、レベルシフタＬＳ１、ＬＳ２は、フローティング電極７０の下層に設けられた状態を表した。
【０１３１】
このようにロジック回路ＬＧ、レベルシフタＬＳ１、ＬＳ２、及びゲート駆動回路ＧＤ１、ＧＤ２を同一チップに集積することにより、交流制御、特に周波数可変のインバータに用いて好適な半導体装置を実現できる。
【０１３２】
以上、図１乃至図２２を参照しつつ、本発明の半導体装置について説明した。
【０１３３】
次に、本発明の半導体装置を用いたマトリクス・コンバータについて説明する。
【０１３４】
図２３は、本発明のマトリクス・コンバータを表す概念図である。すなわち、このマトリクス・コンバータＭＣは、図１乃至図２２に関して前述した本発明の半導体装置１０をマトリクス状に並列接続した構造を有する。本具体例の場合、３相交流ＡＣと回生モータＭの３相線との間に、（１、１）から（３、３）までの合計９個の半導体装置１０が並列接続されている。なお、同図においては、それぞれの半導体装置１０を単純なスイッチとして表現したが、これらは実際には、図１乃至図２２に関して前述したように２つのゲートを有し、流す電流の方向に応じてこれら２つのゲートのうちのいずれかを選択的にオンにする構造を有する。
【０１３５】
これらの半導体装置１０は、図示しない制御手段により所定のタイミングでスイッチングされ、３相交流ＡＣからモータＭへの電力の供給と、モータＭから３相交流ＡＣへの電力の回生とを行うことができる。ここで、図２９乃至図３２に関して前述した従来の駆動回路の場合には、交流ＡＣとモータＭとの間を２つの半導体装置が介するため、電圧降下による損失が大きいという問題があった。
【０１３６】
これに対して、本発明のマトリクス・コンバータの場合には、交流ＡＣとモータＭとの間は一つの半導体装置によりスイッチングされ、電圧降下による損失を低減することができる。特に、本発明の第１乃至第４の変型例などを採用することにより、半導体装置のオン抵抗をさらに低下させることができるので、電力損失をさらに効果的に低減することが可能である。
【０１３７】
さらに、本発明のマトリクス・コンバータの場合、図３２に表した従来の駆動回路と比較して、半導体装置の数も半分で済み、大容量のコンデンサＣも不要となる。その結果として、従来よりもコンパクトで軽量且つ信頼性も高いコンバータを実現できる。
【０１３８】
図２４は、本発明のマトリクス・コンバータにおける半導体装置１０のゲート駆動システムの要部構成の一例を表すブロック図である。
【０１３９】
すなわち、本具体例のゲート駆動システム２００は、パルス幅変調（ｐｕｌｓｅ−ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）信号発生器２１０と、ゲートパターン整合性チェック回路２１２と、半導体装置１０のそれぞれについて設けられたゲート機能ユニット２２０と、を有する。ＰＷＭ信号発生器２１０から出力されたＰＷＭ信号は、ゲートパターン整合性チェック回路２１２を介してゲート機能ユニット２２０のそれぞれに供給される。
【０１４０】
図２５は、ゲート機能ユニット２２０の構成を例示するブロック図である。すなわち、ゲート機能ユニット２２０は、電流方向検知・予測回路２２１とゲート遅延時間演算回路（ゲートパターン演算回路）２２２と、遅延回路（ゲートパターン発生回路）２２３と、第１及び第２のレベルシフタ２２４及び２２６（図２２におけるＬＳ１、ＬＳ２に対応する）と、第１及び第２のゲート駆動回路２２５及び２２７と、を有する。
【０１４１】
電流方向検知・予測回路２２１には、半導体装置の端子電極Ｔ１、Ｔ２（エミッタ・コレクタ電極２８Ａ、２８Ｂに対応する）からの信号が入力され、半導体装置のそれぞれに流れる電流の方向が検出され、予測される。遅延時間演算回路２２２は、この検出・予測結果とＰＷＭ信号とに基づいて、半導体装置のゲートＧ１、Ｇ２（ゲート電極２６Ａ、２６Ｂに対応する）のオンの遅延タイミングを演算する。
【０１４２】
遅延回路２２３は、この演算結果及びＰＷＭ信号のトリガによりゲートの駆動パターンを発生する。この駆動パターンは、整合性チェック回路２１２においてロジックレベルで検査され、レベルシフタ２２４、２２６を介して、ゲート駆動回路２２５、２２７のそれぞれに供給される。
【０１４３】
そして、ゲート駆動回路２２５、２２７のそれぞれが、半導体装置の一対のゲートＧ１、Ｇ２（ゲート電極２６Ａ、２６Ｂに対応する）のそれぞれを駆動する。
【０１４４】
図２６は、本発明のマトリクス・コンバータにおける過電圧保護手段を表した一覧図である。すなわち、半導体装置１０に対する過電圧の負荷を防ぐ手段としては、Ｔ１、Ｔ２間電圧センス手段３１０、すなわち半導体装置１０の端子電極Ｔ１、Ｔ２間の電圧を検出する手段や、主電流検出手段３２０、すなわち半導体装置１０を流れる主電流を検出する手段、Ｔ１、Ｔ２間ｄＶ／ｄｔ検出手段３３０、すなわち半導体装置１０の端子電極Ｔ１、Ｔ２の間における電圧の変化速度を検出する手段、主電流ｄＩ／ｄｔ検出手段３４０、すなわち半導体装置１０を流れる主電流の時間変化を検出する手段、Ｇ１電圧制御手段３５０、すなわちゲートＧ１に印加される電圧を制御する手段、Ｇ２電圧制御手段３６０、すなわちゲートＧ２に印加される電圧を制御する手段などを挙げることができる。
【０１４５】
半導体装置１０に対するオーバーロードを防ぐためには、これら保護手段３１０〜３６０のいずれかを用いてもよいし、複数を組み合わせてもよい。
【０１４６】
図２７（ａ）〜（ｃ）は、半導体装置１０に対する過電圧保護回路の具体例を表す回路図である。すなわち、これらの具体例においては、ダイオードＤ、ツェナー・ダイオードＺＤ、保護抵抗Ｒ、保護トランジスタＴＲなどを適宜組み合わせることにより、半導体装置１０に対する過電圧を防止する。
【０１４７】
図２８は、本発明のマトリクス・コンバータの外観を例示する斜視図である。
【０１４８】
すなわち、ヒートシンクＨＳの上にパッケージＰＧが設けられ、このパッケージＰＧの上には、３相ＡＣへの入出力端子ＡＣ１〜ＡＣ３と、モータＭへの入出力端子Ｍ１〜Ｍ３と、ゲート制御基板ＧＣが設けられている。
【０１４９】
ゲート制御基板ＧＣには、図２４及び図２５に関して前述した半導体装置１０及びそのゲート駆動システム２００が設けられている。
【０１５０】
本発明によれば、このように極めてコンパクトに大電力の両方向コンバータを実現できる。
【０１５１】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【０１５２】
例えば、本発明の半導体装置における各半導体層あるいは各半導体領域の配置関係や寸法、形状、導電型、不純物濃度、材料などについては、当業者が公知の範囲から適宜選択して本発明と同様の作用効果が得られるものも本発明の範囲に包含される。
【０１５３】
【発明の効果】
以上詳述したように、本発明によれば、双方向性の高耐圧の電力スイッチングが可能な半導体装置を提供でき、これを応用したコンバータなどを従来よりも大幅にコンパクト且つ高信頼性とすることができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の構造を模式的に表す断面図である。
【図２】本発明の半導体装置の動作を説明する模式図である。
【図３】本発明の半導体装置の動作を説明する模式図である。
【図４】本発明の半導体装置の動作を説明する別の模式図である。
【図５】本発明の半導体装置の第１の変型例を表す模式図である。
【図６】本発明の第１変形例の半導体装置の動作を説明する模式図である。
【図７】本発明の第１変型例の作用効果を説明する別の模式図である。
【図８】本発明の第２の変型例を表す模式図である。
【図９】本発明の第３の変型例を表す模式図である。
【図１０】本発明の第４の変形例を表す模式図である。
【図１１】本発明の第５の変型例を表す模式図である。
【図１２】本発明の第６の変型例を表す模式図である。
【図１３】本発明の第７の変型例を表す模式図である。
【図１４】本発明の第８の変型例を表す模式図である。
【図１５】本発明の第９の変型例を表す模式図である。
【図１６】本発明の第１０の変型例を表す模式図である。
【図１７】本発明の第１０変型例の半導体装置を逆方向に並列接続した構造の半導体装置を表す模式図である。
【図１８】図１７に表した半導体装置の等価回路図である。
【図１９】本発明の第１１の変型例を表す模式図である。
【図２０】本発明の第１２の変型例を表す模式図である。
【図２１】本発明の第１３の変型例を表す模式図である。
【図２２】本発明の第１４の変形例を表す模式図である。
【図２３】本発明のマトリクス・コンバータを表す概念図である。
【図２４】本発明のマトリクス・コンバータにおける半導体装置１０のゲート駆動システムの要部構成の一例を表すブロック図である。
【図２５】ゲート機能ユニット２２０の構成を例示するブロック図である。
【図２６】本発明のマトリクス・コンバータにおける過電圧保護手段を表した一覧図である。
【図２７】半導体装置１０に対する過電圧保護回路の具体例を表す回路図である。
【図２８】本発明のマトリクス・コンバータの外観を例示する斜視図である。
【図２９】ＩＧＢＴの構造を模式的に表す断面図である。
【図３０】ＩＧＢＴの回路記号を表す。
【図３１】ＩＧＢＴを用いた交流モータの駆動回路の要部を表す模式図である。
【図３２】交流電源を用いた回生モータ駆動用のコンバータを表す模式図である。
【符号の説明】
１０、１０Ａ、１０Ｂ 半導体装置
１２ ｐ型半導体層（基板）
１４ ｎ型半導体層
１４Ａ 低濃度領域
１６ ｎ型ベース層
１８ ｐ型ベース領域
２０ ｎ型ソース領域
２２ ガードリング
２４ ゲート絶縁膜
２５ ポリシリコン電極
２６、２６Ａ、２６Ｂ ゲート電極
２８Ａ、２８Ｂ エミッタ電極（コレクタ電極）
２６Ｃ フィールド・プレート
３２ 裏面電極
４０ フィールド・ストッパ
４４ ｎ型半導体層
４４Ａ ｎ＋型埋め込み領域
４４Ｂ ｐ＋型埋め込み領域
４４Ｃ ｎ型半導体領域
４６ リサーフ領域
５０ 絶縁膜
５２ ｐ型領域
６０、６０Ａ〜６０Ｄ ダイオード
６２ ｐ型エミッタ領域
７０ フローティング電極
１０２ エミッタ層
１０６ ｐ型ベース領域
１０８ ソース領域
１１０ ゲート絶縁膜
２００ ゲート駆動システム
２１０ 信号発生器
２１２ ゲートパターン整合性チェック回路
２１２ 整合性チェック回路
２２０ ゲート機能ユニット
２２１ 予測回路
２２２ 遅延時間演算回路
２２３ 遅延回路
２２４，２２６ レベルシフタ
２２５，２２７ ゲート駆動回路
ＡＣ１〜ＡＣ３ 入出力端子
Ｃ１ 入力コンデンサ
Ｄ 空乏化領域
ＯＰ 開口
ＳＥ１、ＳＥ２ スイッチング・エレメント群
Ｔ トレンチ
ＺＤ ダイオード
【発明の属する技術分野】
本発明は、半導体装置及びコンバータに関し、より詳細には双方向電流特性と高い耐圧とを有するスイッチング素子としての半導体装置及びそれを用いたコンバータに関する。
【０００２】
【従来の技術】
比較的高い電力のスイッチングが可能なパワー（電力）半導体装置は、交流モータの駆動回路や、無停電電源装置をはじめとする各種の電源装置、あるいは高周波発振出力装置や広帯域電力増幅装置などの各種の用途に用いられる。このようなパワー半導体装置の代表例のひとつとして、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を挙げることができる。
【０００３】
図２９は、ＩＧＢＴの構造を模式的に表す断面図である。また、図３０は、その回路記号を表す。
【０００４】
この構造を概説すると、ｐ＋型エミッタ層１０２とｎ−型ベース層１０４とが積層された半導体基板の表面にｐ型ベース領域１０６がプレーナ状に形成され、さらにその中にｎ型ソース領域１０８がプレーナ状に形成されている。そして、このソース領域１０８には、エミッタ電極Ｅが接続されている。
【０００５】
また、これらプレーナ領域を跨ぐようにゲート絶縁膜１１０が設けられ、ゲート電極Ｇによりゲート電圧が印加可能とされている。一方、基板の裏面側においては、エミッタ層１０２にコレクタ電極Ｃが接続されている。
【０００６】
その動作について説明すると、ゲート・エミッタ間に電圧を印加（正バイアス）した場合、ＦＥＴがオンしてｐｎｐトランジスタのベース電流が供給されるため、ＩＧＢＴとして「オン状態」となり、電流Ｉが流れる。一方、ゲート・エミッタ間電圧をゼロバイアスあるいは負バイアス状態とすると、ＩＧＢＴは「オフ状態」となり、電流Ｉは遮断される。
【０００７】
以上説明したＩＧＢＴは、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が有する高い入力インピーダンス特性と、バイポーラ・トランジスタの低飽和電圧特性とを併せ持った半導体装置である。
【０００８】
【発明が解決しようとする課題】
しかし、このようなＩＧＢＴは、スイッチング可能な電流の方向が単方向に限定されているため、用途によっては回路構成が複雑化し搭載素子数も増えるという点で改善の余地があった。例えば、ＩＧＢＴを用いて交流モータ駆動用コンバータを構成すると、回路規模や電力損失などの点で、さらなる改善の余地がある。
【０００９】
この点に関してまず、直流電源を用いた交流モータの駆動回路を説明する。
【００１０】
図３１は、ＩＧＢＴを用いた交流モータの駆動回路の要部を表す模式図である。すなわち、直流電源＋Ｖ、−Ｖに対して、入力コンデンサＣ１が並列に接続されている。そして、電源＋Ｖ側に３組のスイッチング・エレメント、電源−Ｖ側に３組のスイッチング・エレメントが接続されている。それぞれのスイッチング・エレメントは、ＩＧＢＴ（ＢＴ１）とダイオードＤ１とが並列接続されて構成されている。そして、これら正負３対のスイッチング・エレメントの間の接続ノードから３相モータＭに電源が供給される。
【００１１】
このような構成において、６組のスイッチング・エレメントのそれぞれのスイッチングのタイミングを調節することにより、３相モータＭを駆動することができる。
【００１２】
これに対して、交流電源を用いて３相の回生モータを駆動させる要求がある。
【００１３】
図３２は、交流電源を用いた回生モータ駆動用のコンバータを表す模式図である。同図については、図３１に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００１４】
このコンバータの場合、３相の交流電源ＡＣは、第１のスイッチング・エレメント群ＳＥ１によって、一旦、直流変換される。そして、この直流電圧が第２のスイッチング・エレメント群ＳＥ２によって再び交流変換され、回生モータＭのそれぞれの相線を駆動する。また、モータＭからの回生電力も逆方向に同様の過程を介して電源側に回収される。
【００１５】
しかし、この交流コンバータの場合、以下に説明する改善点がある。
【００１６】
まず第１に、電力損失が大きいという問題がある。すなわち、交流電源ＡＣとモータＭの各相線との間において、必ず２つのＩＧＢＴ（ＢＴ１）を介して電力が伝送される。ここで、通常のＩＧＢＴの場合、オン状態において素子内部に形成されたｐｎ接合を介して電流が流れるために、０．６ボルト乃至０．８ボルト程度の電圧が必要とされる。従って、２つのＩＧＢＴを介した場合の電圧損失は、１．２ボルト乃至１．６ボルトとなり、伝達変換効率が低下する。
【００１７】
第２に、コンバータの回路構成が複雑で規模が大きく、搭載素子数も多いという問題がある。すなわち、第１及び第２のスイッチング・エレメント群を合わせると合計で１２個のＩＧＢＴ（ＢＴ１）及びダイオード（Ｄ１）が必要である。従って、コンバーターが大型化し、コストも高くなる。
【００１８】
また、入力コンデンサＣ１についても、容量の点からいわゆるケミカル・コンデンサなどの大型のコンデンサが必要とされる場合が多く、サイズ、コスト、信頼性などの点でさらなる改善の余地がある。
【００１９】
以上説明した種々の問題点は、ＩＧＢＴの電流スイッチング特性が単方向であることに起因している。つまり、双方向型の電力スイッチング半導体装置があれば、コンパクトで高速のコンバータを実現することが可能となる。
【００２０】
本発明は、かかる課題の認識に基づいてなされたのであり、その目的は、双方向型で且つ高い耐圧を有する電流スイッチングが可能な半導体装置及びこれを用いたコンバータを提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層の表面において、互いに離間して設けられた第１導電型の第１の半導体領域及び第１導電型の第２の半導体領域と、前記第１の半導体領域の表面に選択的に設けられた第２導電型の第３の半導体領域と、前記第１の半導体領域及び前記第３の半導体領域に接続された第１の主電極と、前記第２の半導体領域に接続された第２の主電極と、前記第１の半導体領域の一部とそれに隣接した前記第２の半導体層の上に設けられた第１のゲート絶縁膜と、前記ゲート絶縁膜の上に設けられた第１のゲート電極と、を備えた半導体装置であって、前記第１のゲート絶縁膜の下の前記第１の半導体領域の表面に反転層が形成されない状態においては、前記第１及び第２の主電極の間で電流が実質的に流れず、前記第１のゲート絶縁膜の下の前記第１の半導体領域の表面に反転層が形成されるように前記第１のゲート電極に電圧が印加された状態においては、前記第２の主電極から前記第１の主電極に向けて電流が実質的に流れうる状態となることを特徴とする半導体装置が提供される。
【００２２】
また、本発明の第２の態様によれば、複数の相を有する交流電源と、複数の入力端を有する交流モータと、を接続するコンバータであって、前記複数の相のそれぞれと、前記複数の入力端のそれぞれと、の間に上記第１の態様の半導体装置がマトリクス状に接続されスイッチング動作可能とされたことを特徴とするコンバータが提供される。
【００２３】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００２４】
図１は、本発明の実施の形態にかかる半導体装置の構造を模式的に表す断面図である。すなわち、ｐ型半導体層（ｐ型エミッタ層）１２の上に、ｎ型半導体層（ｎ型バッファ層）１４とｎ型ベース層１６がこの順に積層され、ｎ型ベース層１６の表面には、複数のｐ型ベース領域１８がプレーナ状に形成されている。そして、このｐ型ベース領域１８の中には、ｎ型ソース領域２０がやはりプレーナ状に形成されている。
【００２５】
そして、隣接するベース領域１８同士を跨ぐようにして、ゲート絶縁膜２４が設けられ、その上に設けられたゲート電極２６Ａ、２６Ｂによりゲート電圧が印加可能とされている。また、ｎ型ソース領域２０には、エミッタ（コレクタ）電極２８Ａ、２８Ｂが接続されている。さらに、これらエミッタ（コレクタ）領域の間には、ｐ型のガードリング２２が形成されている。
【００２６】
各部の典型的なキャリア濃度は、例えば、ｐ型半導体層１２は、１０１８〜１０１９ｃｍ−３、ｎ型半導体層１４は、１０１８〜１０１９ｃｍ−３、ｎ型ベース層１６は、４×１０１３〜３×１０１４ｃｍ−３、ｐ型ベース領域１８は、１×１０１７ｃｍ−３、ｎ型ソース領域２０は、１０１９〜１０２０ｃｍ−３程度とすることができる。
【００２７】
以上説明した本具体例の半導体装置においては、ゲート電極２６Ａ、２６Ｂのいずれかに適宜バイアスを印加することにより、エミッタ（コレクタ）電極２８Ａと２８Ｂとの間でいずれの方向にも電流を流すことができる。つまり、電極２８Ａ及び２８Ｂのいずれもが、エミッタ電極としてもコレクタ電極としても機能する双方向型のスイッチングが可能である。
【００２８】
以下、本発明の半導体装置の動作について説明する。
【００２９】
図２及び図３は、本発明の半導体装置の動作を説明する模式図である。
【００３０】
本実施形態の半導体装置は、これらの図面に表したように、ｎ型ベース層１６の表面にエミッタ（コレクタ）領域を３つ以上配列し、ゲート電極２６Ａ、２６Ｂをこれら隣接する領域に交互に配線した構造とすることができる。また、半導体装置の端部においては、空乏化領域Ｄのチップ端への到達を防ぐために、図示した如くｎ型のフィールド・ストッパ４０を設けてもよい。
【００３１】
その動作について説明すると、まず、図２（ａ）は、主電極２８Ｂに正の電圧が印加された状態の、阻止（オフ）状態である。このときゲート２６Ａには、主電極２８Ａに対して０（ゼロ）ボルトないし負バイアス（「オフバイアス」と呼ぶ）が印加されている。ゲート２６Ｂには（主電極２６Ｂに対して）オフバイアスでも、正バイアス（「オンバイアス」とよぶ）がかかっていても良い。
【００３２】
このとき、空乏層Ｄは、図示した如く主電極２８Ａ側のｐ型ベース領域１８から広がる。そして、ｐ型ベース領域の端での電界を緩和するため、横方向にも空乏層を伸ばす必要がある。このために、ガードリング２２を両主電極側のｐ型ベース領域１８の間の領域に配置する。
【００３３】
後に具体例を挙げて説明するように、ガードリング２２の代わりに、「リサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ） 構造」や、「フィールドプレート構造」を設けても良く、または、絶縁物を埋め込んだ１本ないし複数本のトレンチ溝（ただし埋め込みｎ層を完全に切断しない深さまでのもので、Ｎベース層の半分以上の深さを有するもの）を設けてもよい。トレンチ溝の場合は、その内部の絶縁物により耐圧を確保するため、ガードリングなどのように大きな領域を与える必要はない。
【００３４】
さて、図２（ａ）に表した状態から素子をオンするには、ゲート２６Ａにオンバイアスを印加する。すると、図２（ｂ）あるいは図１に表したように、電子がＭＯＳ構造（１８、２０、１６、２４、２６）中のチャンネル（ゲートのバイアス電圧によりｐ型ベース領域１８の表面に形成される反転層のことであり、このチャネルを電子が流れる。）を通ってｎ型ベース層１６に注入され、埋め込みｎ型層１４を通って（一部は、ｎ型ベース層１６を直接通って）、主電極２８Ｂ側のｐ型ベース領域１８に至る。
【００３５】
この電子電流により、主電極２８Ｂ側のｐ型ベース領域１８とｎ型ベース層１６との接合が正バイアスされ、主電極２６Ｂに接続されたｐ型ベース領域１８からホール（正孔）が注入され、このホールは電子とプラズマ状態を作りながらｐ型半導体層１２を（一部はｎ型ベース層１６中のプラズマを）通って主電極２８Ａ側のｐ型ベース領域１８へと流れる。
【００３６】
これにより、ＩＧＢＴの動作状態と類似した電導度変調がおこり、導通の抵抗が低くなる。なお、埋め込みｎ型層１４は、ホールが流れるパスを作るために、ｐ型ベース領域１８やゲート２６Ｂが形成されている付近に、「穴」や「スリット」を設けた構造であることが望ましい。これについては、後に具体例を挙げて詳述する。
【００３７】
図２とは逆に、主電極２８Ａに正の電圧がかかっている場合は、図３（ａ）に表したように空乏層Ｄが広がり、図２に関して前述したものとは逆の動作となる。すなわち、図３（ａ）は、空乏層Ｄが拡がった阻止（オフ）状態を表し、図３（ｂ）は、オン状態を表す。図２に説明した状態と比較すると、エミッタとコレクタとが逆転した動作をする。
【００３８】
以上のように、この素子は、主電極２８Ａ、２８Ｂのどちらに正電圧がかかっても、オン、オフのスイッチング動作ができる。つまり、本実施形態の素子は、いわゆる「ＡＣスイッチ」として動作し、さらに２つの主電極と２つのゲート電極がチップ表面に出ているため、従来から広く用いられている実装方法をそのまま使えるという利点も有する。
【００３９】
また、この素子構造は、空乏層の広がりをｎ型バッファ層１４で停止させるため、ターンオフ時に、空乏層の広がりによって蓄積キャリアを余計に吐き出す必要が無く、高速なターンオフを提供することができる。
【００４０】
さらに、ｐ型ベース領域１８からのホールの注入量を、ゲート電極（２６Ｂ）への電圧印加により制御できるため、スイッチングスピードを早くしたり、あるいはオン電圧を低くするなどといった、動作状態での特性の制御が、ダイナミックに出来るといった利点もある。
【００４１】
具体的には、ターンオフ時あるいはその直前（１〜１０マイクロ秒）にゲート電極（２６Ｂ）への印加電圧を、ｎチャンネルが形成されるバイアス（正のゲートバイアス）に印加することにより、ターンオフのスピードを早くできる。また、ゲート電極をチャンネルができない電圧にバイアス（０または負のゲートバイアス）にしておくとオン電圧が下がる。また、ターンオン時あるいはその直前（１〜１０マイクロ秒）に負のゲートバイアスを与えるとターンオンが早くなる。さらに、オフ時にゲートを正にバイアスしておくとリーク電流を低減できる。これらの特徴をくみあわせて、ダイナミックに制御することにより、素子が発生する損失をさらに低減することができる。
【００４２】
さらに、本実施形態の素子は、ダイオードも内蔵している。すなわち、ゲート２６Ａがオフバイアス、２６Ｂがオンバイアスになっていると、主電極２８Ｂが正電圧の場合はＩＧＢＴとして働き、逆に主電極２８Ａが正電圧の場合は、２６Ｂ側のＭＯＳ構造により、ｎ型ベースと主電極２６Ｂが接続されており、ｎ型ベースと２６Ａ側のｐエミッタとの間でｐｎダイオードとして働く。その結果として、本実施形態の素子を用いて実際にマトリクス・コンバータを構成した場合には、ＩＧＢＴの場合と異なり、ダイオードを直列接続する必要がなくなる。このため、マトリクス・コンバータにおける素子数を減らすことができ、さらに、損失も減らせる。その結果として、後に詳述するように、モータの制御をはじめとする各種の電力制御の用途において、コンパクトで信頼性の高い電力制御用半導体装置を提供できる。
【００４３】
ここで再び図１に戻って説明すると、矢印で例示した如く、ｐ型半導体層１２は正孔を流す主な経路として作用し、これに対して、ｎ型半導体層１４は電子が流れる主な経路として作用する。ｎ型ベース層１６は、ゲートからの空乏化領域Ｄを拡張させるためにキャリア濃度をあまり高くできない。このため、キャリア濃度を１０１８〜１０１９ｃｍ−３（イオン注入の場合のドーズ量１０１４〜１０１６ｃｍ−２に対応する）程度まで高くしたｎ型半導体層１４を設けて電子の流れる経路を確保する。このｎ型半導体層１４は、ｐ型半導体層１２の上にエピタキシャル成長により形成してもよいし、または、イオン注入や拡散法により形成してもよい。
【００４４】
つまり、本発明の半導体装置の場合、これらｐ型半導体層１２とｎ型半導体層１４のキャリア濃度や層厚を適宜調節することにより、半導体装置のオン抵抗を下げることができる。
【００４５】
また、ｐ型ガードリング２２は、前述したように、ゲート電極２６Ａまたは２６Ｂにバイアスを印加して空乏化領域Ｄを拡張させた時に、ｎ型ベース層１６の表面において電界の集中によりブレイクダウンが生ずることを抑制する役割を有する。
【００４６】
図４は、本実施形態の半導体装置の動作を説明する別の模式図である。すなわち、同図（ａ）は、本発明の半導体装置を便宜上２分割して上下に表した概念図である。また、同図（ｂ）は、そのゲート電極２６Ａにバイアスを印加した時の電界分布を表し、同図（ｃ）は、ゲート電極２６Ｂにバイアスを印加した時に電界分布を表す。
【００４７】
図４（ｂ）に表したように、オフ状態で主電極２８Ｂに正電圧が印加されると主電極２８Ａ側のｐ型ベース領域１８とそれに接するｎ型ベース層１６との接合から空乏化領域Ｄが半導体層中に拡がる。そして、この空乏化領域Ｄによって印加された電圧が保持される。
【００４８】
一方、主電極２８Ａに正電圧が加わると、図４（ｃ）に表したように逆に電界は反対側のｐ型ベース領域１８とｎ型ベース層１６との接合から空乏層が広がる。
【００４９】
図４（ａ）には、ゲート２６Ａにオンバイアスが印加されたときの、主電極２８Ｂからもう一方の主電極２８Ａに流れる電流について、この時の正孔及び電子の流れをそれぞれ矢印で表した。下側のｐ型ベース領域１８から流れ出した正孔は、上下の素子のｐ型エミッタ１２を介して、上側の素子のｎ型ベース層１６に流れる。また、上側の素子のＭＯＳチャンネルから流れ出した電子は、ｎ型バッファ１４を介してｐ型ベース領域１８に流れる。
【００５０】
このように、本実施形態の素子においては、直列に接続された構成になっていながら、直列接続している部分で、電子の流れと正孔の流れとが電位的に独立している。つまり、正孔と電子の擬フェルミ電位が、それぞれ別の電位をとりうる接続形態であり、接続部分でｐ型層（この場合、ｐ型エミッタ１２）とｎ型層（この場合、ｎ型バッファ層１４）とが同じ電極につながれていない構造となっている。正孔と電子とがそれぞれ別のポテンシャルを持って流れるため、これら主電極２８Ａ、２８Ｂの間のビルトインポテンシャルは単一のｐｎジャンクション分しか発生しない。このため、直列接続しているように見えながら、ビルトインポテンシャルによる電圧降下の増大はない。特に、正孔と電子の流れるパスを接続部分で分離することにより、ｐ型エミッタ層１２とｎ型バッファ層１４の濃度を上げているため、さらに電圧降下の増大を抑えることができる
以上説明したように、本発明の半導体装置の場合、ゲート電極２６Ａと２６Ｂのいずれかに選択的にバイアスを印加することにより、電極２８Ａと２８Ｂとの間で電流をいずれの方向にも流すことが可能である。しかも、これら両方向のオン状態を、全く等価にすることができる。
【００５１】
またさらに、ゲート電極２６Ａと２６Ｂのいずれかにバイアスを印加して所定の方向に電流を流す状態において、逆方向の耐圧を高くすることができる。
【００５２】
同時に、ゲート電極２６Ａと２６Ｂのいずれにもバイアスを印加しないオフ状態における耐圧も高く維持できる。
【００５３】
次に、本発明の半導体装置の変型例について説明する。
【００５４】
図５は、本発明の半導体装置の第１の変型例を表す模式図である。同図については、図１乃至図４に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００５５】
本変型例の場合、ｎ型半導体層１４が、隣接するエミッタ（コレクタ）領域の間にのみ選択的に設けられている。このようにすると、同図に矢印で表した如く、正孔が流れやすくなり、オン抵抗を下げることができるという効果が得られる。
【００５６】
さらにこの場合、電子の流れやすさを確保するために、破線に表したように、ｎ型半導体層１４を、部分的あるいは選択的に（例えば、ストライプ状やホール抜け穴のあるパターンで）設けても良い。
【００５７】
図６は、本変形例の半導体装置の動作を説明する模式図である。すなわち、同図（ａ）はゲート電極２６Ａにオンバイアスを印加した状態を表し、同図（ｂ）はゲート電極２６Ｂにオンバイアスを印加した状態を表す。これに対して、図６に表したように、その経路上のｎ型半導体層１４を排除すると、逆方向のｐｎ接合が無くなるため、オン抵抗を下げることができるという効果が得られる。
【００５８】
図７は、本変型例の作用効果を説明する別の模式図である。すなわち、同図（ａ）及び（ｂ）は、いずれもゲート電極２６Ａにバイアスを印加した状態を表す。ｎ型半導体層１４が連続的に設けられている場合、正孔の流れる経路に逆方向のｐｎ接合が形成されるため、オン抵抗がその分だけ高くなる。また、電流電圧特性がスナップバック特性を有し、電流の不均一が生ずる場合もある。
【００５９】
これに対して、図７（ｂ）に表したように、ｎ型半導体層１４に開口ＯＰを設けると、ここが正孔が流れるホール・パス（ｈｏｌｅ ｐａｔｈ）となり、オン抵抗を下げることができる。このように連続的でないｎ型半導体層１４の形成方法としては、例えば、ｎ型半導体層１４をピタキシャル成長させた後にパターニングする方法や、ｎ型半導体層１４を選択的に埋め込み成長する方法、あるいはｎ型半導体層１４に対してイオン注入や拡散などにより選択的にｐ型不純物を導入する方法などを挙げることができる。
【００６０】
図８は、本発明の半導体装置の第２の変型例を表す模式図である。本変形例も、オン抵抗を下げるために好適な構造を有する。
【００６１】
すなわち、本変型例の場合、エミッタ（コレクタ）領域の下方においてｎ型半導体層１４に複数の開口ＯＰが設けられている。これら開口ＯＰはホール・パスとして作用し、正孔電流のオン抵抗を下げる役割を果たす。
【００６２】
一方、電子は、これら開口ＯＰの部分では低濃度のｎ型ベース層１６を流れることとなるが、この部分もｎ型であるので、電子電流のオン抵抗の増加は、相対的に低い。
【００６３】
つまり、ｎ型半導体層１４に設ける開口ＯＰの大きさや数を適宜調節することにより、電子電流のオン抵抗が増大する損失よりも正孔電流が低下する利益のほうを相対的に大きくすることができる。
【００６４】
図９は、本発明の半導体装置の第３の変型例を表す模式図である。本変型例も、オン抵抗を下げるために好適な構造を有する。
【００６５】
すなわち、本変型例の場合、エミッタ（コレクタ）領域の下において、ｎ型半導体層１４の不純物濃度を下げた低濃度領域１４Ａを設ける。この低濃度領域１４Ａの不純物濃度は、高濃度のｎ型半導体層１４と、低濃度のｎ型ベース層１６の間の濃度とされている。
【００６６】
例えば、低濃度領域１４Ａの不純物濃度は、ドーズ量として１０の１２乗から１０の１３乗台の濃度で十分である。これは、電界がｐ型エミッタに至るのを防ぐため、低濃度部分の領域は広く取ることができ、よりホールを流しやすくなるからである。
【００６７】
このように、エミッタ（コレクタ）領域の下に低濃度領域１４Ａを設けることにより、正孔がｐ型半導体層１２に流れやすくなる。つまり、この低濃度領域１４Ａは、ホール・パスとして作用する。
【００６８】
従って、半導体装置の設計パラメータや要求される特性に応じて、電子電流の損失を防ぎつつ全体のオン抵抗を低下させたいような場合には、本変形例を採用するとよい。
【００６９】
図１０は、本発明の半導体装置の第４の変形例を表す模式図である。本変型例も、オン抵抗を下げるために好適な構造を有する。
【００７０】
すなわち、同図（ａ）はその要部断面図、同図（ｂ）及び（ｃ）は、同図（ａ）のＡ−Ａ線断面の一部拡大図である。
【００７１】
本変形例においては、ｐ型半導体層１２とｎ型ベース層１６との間にｐ／ｎ埋め込み層４４が設けられている。図１０（ｂ）及び（ｃ）は、このｐ／ｎ埋め込み層４４の断面構造の２つの具体例を表す模式図である。
【００７２】
図１０（ｂ）に表した構造の場合、ストライプ状のｎ＋型埋め込み領域４４Ａとｐ＋型埋め込み領域４４Ｂとが交互に設けられている。これら埋め込み領域４４Ａ及び４４Ｂのそれぞれは、隣接するエミッタ（コレクタ）領域の下までストライプ状に延在している。また、そのキャリア濃度は、いずれも、例えば、１０１８〜１０１９ｃｍ−３程度とすることができる。
【００７３】
図１０（ｂ）の構造の場合、電子はｎ＋型埋め込み領域４４Ａを流れ、正孔は主にｐ＋型埋め込み領域４４Ｂを流れる。また、正孔の一部は、埋め込み領域４４Ｂから漏出してその下のｐ型半導体層１２を流れる場合もあり得る。
【００７４】
このように、ストライプ状のｎ＋型及びｐ＋型埋め込み領域４４Ａ及び４４Ｂを設けることより、電子電流も正孔電流も低損失で流すことが可能となり、半導体装置のオン抵抗を効果的に下げることができる。
【００７５】
一方、図１０（ｃ）に表した構造の場合、埋め込み領域４４Ａ、４４Ｂの下にｎ型半導体領域４４Ｃが設けられている。このようにすると、電子のパスが充分確保できる上、ｐ型層とｎ型層（４４Ａ、４４Ｂ）との間に、動作中電圧がかかった場合でもアバランシェ破壊に至らない。これは、４４Ｃに空乏層が広がるからである。ｎ型層とｐ型層の間は若干（すなわち、４４Ｃの厚さ以下の程度に）隙間を空けるほうが、ｐ型層とｎ型層の間の空乏層が伸びやすく、破壊に対して強くなる。
【００７６】
以上、本発明の第１乃至第４の変型例として、半導体装置のオン抵抗を下げるために有効な構造について説明した。
【００７７】
次に、空乏化領域Ｄの拡がりを制御するために好適な構造について説明する。
【００７８】
図１１は、本発明の半導体装置の第５の変型例を表す模式断面図である。同図についても、図１乃至図１０に関して前述したものと同様の要素には同一の符号を付して、詳細な説明は省略する。
【００７９】
図１に関して前述した構造の場合、隣接するエミッタ（コレクタ）領域の間には、ｐ型ガードリング２２を設けることにより、ｎ型ベース層１６の表面でのブレイクダウンを抑制する。
【００８０】
ただしこの場合、空乏層が逆に広がりすぎて、反対側のｐ型ベース領域１８に至ってしまい、破壊することが懸念される。特に、ｎ型ベース層１６の濃度が低い場合は、第１、第２の主電極に接するそれぞれのｐ型ベース領域１８の間を広く空ける必要がある。しかし、間隔を広げることにより、チップ面積も増えてしまううえ、電流のパスも長くなり、コストと電流の導通損失の面で不利である。
【００８１】
これに対して、図１１に表した本変型例の場合、ｎ型ベース層１６の表面に、ｎ＋型フィールド・ストッパ４０を設けることにより、空乏化領域Ｄの拡がりをより確実に制御することができる。
【００８２】
すなわち、ゲート電極２６Ａにバイアスを印加した時に、空乏化領域Ｄが隣接するゲート電極２６Ｂの下方まで拡がってしまうと、隣接するエミッタ領域とコレクタ領域との間で電界の差が十分に確保できなくなる。
【００８３】
これに対して、本変型例においては、ｎ＋型フィールド・ストッパ４０を設けることにより、空乏化領域Ｄの拡がりを確実に阻止して、電界分布を適正に維持できる。
【００８４】
また、本変型例の場合、ｎ＋型フィールド・ストッパ４０にフローティング電極（図示せず）を接続すれば、空乏化領域Ｄの拡がりをさらに確実に阻止できる。このようにして、ガードリング２２の形成領域を縮小することも可能となる。
【００８５】
図１２は、本発明の半導体装置の第６の変型例を表す模式断面図である。本変型例も、空乏化領域Ｄの拡がりを抑制するために好適な構造を有する。
【００８６】
本変型例の場合、隣接するエミッタ（コレクタ）領域の間に、断面がＶ字状（Ｕ字状などでもよい）の溝Ｇが形成され、絶縁体５０により埋め込まれている。また、この溝Ｇは、ｐ型ベース層１６を貫通してｎ型半導体層１４に達し、その開口端でｐ型ベース領域１８に亘って形成され、さらに、溝Ｇの壁面はｐ型領域５２により覆われていてもよい。このようにすると、溝Ｇの内壁面での電流リークによる耐圧の低下などの問題を抑制しつつ、空乏化領域Ｄの拡がりを確実に阻止できる。ただし、酸化膜界面が良質であれば、ｐ型領域５２は必ずしも必要ない。
【００８７】
なお、本変型例における溝Ｇは、ウエット・エッチングでもドライ・エッチングでも形成可能であり、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により断面が略Ｕ字状に近いような溝を形成してもよい。
【００８８】
また、溝Ｇを埋め込む絶縁膜５０の材料としては、例えば、酸化シリコンなどの酸化物、あるいは窒化物などを用いることができる。
【００８９】
図１３は、本発明の半導体装置の第７の変型例を表す模式断面図である。本変型例も、空乏化領域Ｄの拡がりを抑制するために好適な構造を有する。
【００９０】
すなわち、本変型例の場合、隣接するエミッタ（コレクタ）領域の間に、ｎ型半導体層１４にまで達する略垂直断面のトレンチＴが形成され、この内部が絶縁体５０により埋め込まれている。
【００９１】
このようにしても空乏化領域Ｄの拡がりを確実に阻止できる。また、このトレンチＴの側壁面にｐ型あるいはｎ型の不純物を導入すれば、側壁面における電流リークを低減することもできる。
【００９２】
なお、トレンチを挟んで左右のｐ型ベース領域１８を近づけ、ｐ型ベース領域の延長部分が絶縁膜５０に接していても良い。このようにすると、チップサイズを小さくできる上、電流パスも短く導通損失を減らすことができる。
【００９３】
本変型例においても、トレンチＴを埋め込む絶縁膜５０の材料としては、例えば、酸化シリコンなどの酸化物、あるいは窒化物などを用いることができる。
【００９４】
図１４は、本発明の半導体装置の第８の変型例を表す模式図である。本変型例も、空乏化領域Ｄの拡がりを制御するために好適な構造を有する。
【００９５】
すなわち、本変型例の場合、隣接するエミッタ（コレクタ）領域の間に、これらのｐ型ベース領域１８から延在するように、ｐ型リサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）領域４６が設けられ、これらリサーフ領域４６同士の間には、ｎ＋型フィールド・ストッパ４０が設けられている。
【００９６】
ｐ型リサーフ領域４６は、ｐ型ガードリング２２と同様に、空乏化領域Ｄがｐ型ベース層１６の中を拡がる際に、表面付近でのブレイクダウンを抑制する役割を有する。ｐ型リサーフ領域４６の濃度は、ｐ型ベース領域１８よりも低くすることが望ましい。
【００９７】
また、ｎ＋型フィールド・ストッパ４０は、図１１に関して前述したように、空乏化領域Ｄの拡がりをより確実に阻止する役割を有する。本変型例においても、ｎ＋型フィールド・ストッパ４０にフローティング電極（図示せず）を設けてもよい。
【００９８】
また、エミッタ（コレクタ）領域の電極２６Ａ及び２６Ｂに、フィールド・プレート２６Ｃを付加することにより終端構造を形成し、耐圧を保持することが可能となる。
【００９９】
図１５は、本発明の半導体装置の第９の変型例を表す模式断面図である。本変型例は、電極の接続関係に関する好適な具体例である。
【０１００】
すなわち、本発明の半導体装置において、ｐ型半導体層１２及びその裏面側に設けられた電極３２をフローティング状態にしておくと、チャージアップなどの原因により、誤動作が生ずる場合もあり得る。そこで、本変型例の場合、裏面側の電極３２と電極２８Ａ及び２８Ｂとをダイオード６０により接続する。このダイオード６０は、外部接続回路への電流の漏出を抑止する役割を有する。
【０１０１】
このため、ダイオード６０として複数のダイオード６０Ａ、６０Ｂ、６０Ｃ・・・を直列に接続したものを用いると、接続回路への漏出電流が低下し、好適である。
【０１０２】
図１６は、本発明の半導体装置の第１０の変型例を表す模式断面図である。本変型例は、端子電極をエミッタ電極とコレクタ電極とに分けて設けた具体例である。
【０１０３】
すなわち、図１６に表した構造の場合、ｎ型ベース層１６の一端にはｐ型ベース領域１８とｎ型ソース領域２０とがプレーナ状に形成され、これらを跨ぐようにゲートが設けられ、ゲート電極２６Ａが接続されている。そして、ｎ型ソース領域２０にはエミッタ電極２８Ａが接続されている。
【０１０４】
一方、ｎ型ベース層１６の他端には、ｐ型エミッタ領域６２が形成され、これにコレクタ電極２８Ｂが接続されている。
【０１０５】
この構造の場合、コレクタ電極２８Ｂに正バイアスを印加すると、エミッタ側に空乏化領域Ｄが拡がる。この状態でゲート電極２６Ａにゲート電圧を印加すると、半導体装置の内部においては、矢印で表したように、エミッタ電極２８Ａからコレクタ電極２８Ｂに向けて電子が流れ、正孔はこれとは反対向きに流れる。つまり、この構造は、単方向性のスイッチング素子として機能する。
【０１０６】
また、この半導体装置の場合も、図１に関して前述したものと同様に、阻止（オフ）状態においては、エミッタ電極とコレクタ電極のいずれを正とした方向に電圧を印加した場合においても、高い耐圧を得ることができる。つまり、双方向について、高耐圧が得られる。
【０１０７】
正逆両方向の電流をスイッチングする場合には、この半導体装置を逆方向に並列接続すればよい。
【０１０８】
図１７は、本変型例の半導体装置を互いに逆方向に並列接続した構造の半導体装置を表す模式図である。すなわち、同図において、素子１０Ａ及び１０Ｂは、それぞれ図１６に表した構造を有する。これら素子１０Ａ及び１０Ｂは、別体の素子として形成され、配線により接続されるようにしてもよいが、同一の半導体チップとしてモノリシックに形成してもよい。
【０１０９】
図１８は、図１７に表した半導体装置の等価回路図である。
【０１１０】
すなわち、素子１０Ａと１０Ｂは、それぞれのエミッタ電極２８Ａ及びコレクタ電極２８Ｂが互いに逆向きに接続されている。そして、ゲート電極２６Ａにバイアスを印加した時には素子１０Ａがオン状態となり電流Ｉａが流れ、ゲート電極２６Ｂにバイアスを印加した時には素子１０Ｂがオン状態となり電流Ｉｂが流れる。
【０１１１】
本変型例の場合、半導体装置のエミッタ電極とコレクタ電極とを分離して設けることにより、電流容量をさらに大きくすることが容易となる。
【０１１２】
図１９は、本発明の第１１の変型例を表す模式図である。これらの図面は、本発明の半導体装置の平面構造の一例を表す説明図である。
【０１１３】
すなわち、図１９（ａ）は、本変形例の半導体装置の断面図、同図（ｂ）はその電極表面の平面図、同図（ｃ）はその半導体部分の平面図である。またここで、図１９（ａ）は、同図（ｂ）及び（ｃ）のＡ−Ａ線断面を表す。
【０１１４】
まず、図１９（ａ）及び（ｃ）を参照しつつ半導体表面の構造から説明すると、ｎ型ベース層１６の両端のエミッタ（コレクタ）領域においては、表面にｐ型ベース領域１８が図中左右方向にストライプ状に形成されている。そして、このｐ型ベース領域１８の中に、ｎ型ソース領域２０が左右方向にストライプ状に形成されている。
そして、これらエミッタ（コレクタ）領域の間には、ｐ型ガードリング２２が図中上下方向に形成され、さらに中央付近には、ｎ型フィールド・ストッパ４０が図中上下方向に形成されている。
【０１１５】
次に、図１９（ａ）及び（ｂ）を参照しつつ電極の構造について説明すると、まず、エミッタ（コレクタ）領域においては、ストライプ状に形成されたｐ型ベース領域１８を跨ぐようにゲート絶縁膜２４が形成され、その上にポリシリコンなどからなるゲート電極２６Ａ、２６Ｂが形成されている。このゲート電極２６Ａ、２６Ｂは、それぞれゲート配線Ｇに接続されて外部に引き出される。
【０１１６】
一方、エミッタ（コレクタ）領域においては、ストライプ状に形成されたゲート電極２６Ａ、２６Ｂの隙間を介して、ｎ型ソース領域２０にエミッタ（コレクタ）電極２８Ａ、２８Ｂが接続されている。これら電極２８Ａ、２８Ｂとゲート電極２６Ａ、２６Ｂとは、図示しない層間絶縁膜により絶縁されている。また、図１９（ｂ）においては、エミッタ（コレクタ）電極の一部は省略した。
【０１１７】
また一方、フィールド・ストッパ４０には、ポリシリコン電極２５を介してフローティング電極７０が接続されている。
【０１１８】
以上説明したような平面構成とすれば、ゲート電極２６Ａ、２６Ｂからエミッタ（コレクタ）領域の広い範囲にバイアスを印加して空乏化領域Ｄをまんべんなく拡げることが容易となる。また、エミッタ（コレクタ）電極２８Ａ、２８Ｂの接続面積も確保して素子抵抗を低減することも容易となる。
【０１１９】
図２０は、本発明の第１２の変型例を表す模式図である。すなわち、本変型例は、ｎ型半導体層１４の平面構造の一例を具体化したものである。
【０１２０】
すなわち、図２０（ａ）は、本変型例の半導体装置の断面図、同図（ｂ）はそのｎ型半導体層１４の平面構造を表す模式図、同図（ｃ）はｎ型半導体層１４の平面構造の他の具体例を表す模式図である。
【０１２１】
まず、図２０（ａ）及び（ｂ）に表した構造について説明すると、埋め込み型のｎ型半導体層１４は、隣接するエミッタ（コレクタ）領域の間の部分においては連続的に形成され、エミッタ（コレクタ）領域の下においては、図中左右方向に伸びるストライプ状に形成されている。つまり、エミッタ（コレクタ）領域の下においては、ｎ型半導体層１４に開口ＯＰが形成されている。この開口ＯＰは、図５乃至図７に関して前述したように、正孔を流れやすくするためのホール・パスとしての役割を有する。
【０１２２】
次に、図２０（ｃ）に表した構造について説明すると、埋め込み型のｎ型半導体層１４は、図中左右方向に連続的に伸びる複数のストライプ状に形成されている。つまり、隣接するエミッタ（コレクタ）領域の間においても、複数のストライプ状に形成されている。このような構造とすると、電子が流れる経路の幅が若干狭められるが、製造工程において、マスク合わせの手間が省けるという利点が得られる。
【０１２３】
すなわち、図２０（ｂ）に表したように、隣接するエミッタ（コレクタ）領域の間においてｎ型半導体層１４を連続的に形成する場合には、そのパターニングに際して、図中の左右方向に沿った「ずれ」が生じないようにマスク合わせを調節する必要がある。
【０１２４】
これに対して、図２０（ｃ）に表したようにｎ型半導体層１４を一様なストライプ状に形成する場合には、このようなマスク合わせの手間は不要となる。従って、製造が容易となり、得られる半導体装置の特性のばらつきも解消できる。
【０１２５】
図２１は、本発明の第１３の変型例を表す模式図である。すなわち、同図は、半導体装置の平面パターンの一例を表す概念図である。
【０１２６】
本具体例の場合、略矩形のチップに、略コ一対のエミッタ（コレクタ）領域ＥＣとコレクタ（エミッタ）領域ＣＥとが櫛歯状に組み合わされて設けられている。そして、これらの間に、フィールド・ストッパ（図示せず）が設けられ、フローティング電極７０が接続されている。また、ゲート電極２６Ａ、２６Ｂは、それぞれ層間絶縁膜を介してゲートパッドＧＰ１、ＧＰ２から引き出されている。
【０１２７】
このように、エミッタ（コレクタ）領域を櫛歯状あるいは入れ子状に組み合わせると、小さいサイズで大きな電流容量を実現することが容易となる。
【０１２８】
図２２は、本発明の第１４の変形例を表す模式図である。すなわち、同図も、半導体装置の平面パターンの一例を表す概念図である。
【０１２９】
本具体例の半導体装置は、図２１に表したパターンを有し、さらにゲート電極を駆動するための回路系が集積されている。すなわち、ゲート電極２６Ａ（図示せず）はゲート駆動回路ＧＤ１により駆動され、ゲート電極２６Ｂ（図示せず）はゲート駆動回路ＧＤ２により駆動される。
【０１３０】
これらゲート駆動回路ＧＤ１及びＧＤ２は、レベルシフタＬＳ１、ＬＳ２を介してロジック回路ＬＧにより制御される。なお、図２２においては、レベルシフタＬＳ１、ＬＳ２は、フローティング電極７０の下層に設けられた状態を表した。
【０１３１】
このようにロジック回路ＬＧ、レベルシフタＬＳ１、ＬＳ２、及びゲート駆動回路ＧＤ１、ＧＤ２を同一チップに集積することにより、交流制御、特に周波数可変のインバータに用いて好適な半導体装置を実現できる。
【０１３２】
以上、図１乃至図２２を参照しつつ、本発明の半導体装置について説明した。
【０１３３】
次に、本発明の半導体装置を用いたマトリクス・コンバータについて説明する。
【０１３４】
図２３は、本発明のマトリクス・コンバータを表す概念図である。すなわち、このマトリクス・コンバータＭＣは、図１乃至図２２に関して前述した本発明の半導体装置１０をマトリクス状に並列接続した構造を有する。本具体例の場合、３相交流ＡＣと回生モータＭの３相線との間に、（１、１）から（３、３）までの合計９個の半導体装置１０が並列接続されている。なお、同図においては、それぞれの半導体装置１０を単純なスイッチとして表現したが、これらは実際には、図１乃至図２２に関して前述したように２つのゲートを有し、流す電流の方向に応じてこれら２つのゲートのうちのいずれかを選択的にオンにする構造を有する。
【０１３５】
これらの半導体装置１０は、図示しない制御手段により所定のタイミングでスイッチングされ、３相交流ＡＣからモータＭへの電力の供給と、モータＭから３相交流ＡＣへの電力の回生とを行うことができる。ここで、図２９乃至図３２に関して前述した従来の駆動回路の場合には、交流ＡＣとモータＭとの間を２つの半導体装置が介するため、電圧降下による損失が大きいという問題があった。
【０１３６】
これに対して、本発明のマトリクス・コンバータの場合には、交流ＡＣとモータＭとの間は一つの半導体装置によりスイッチングされ、電圧降下による損失を低減することができる。特に、本発明の第１乃至第４の変型例などを採用することにより、半導体装置のオン抵抗をさらに低下させることができるので、電力損失をさらに効果的に低減することが可能である。
【０１３７】
さらに、本発明のマトリクス・コンバータの場合、図３２に表した従来の駆動回路と比較して、半導体装置の数も半分で済み、大容量のコンデンサＣも不要となる。その結果として、従来よりもコンパクトで軽量且つ信頼性も高いコンバータを実現できる。
【０１３８】
図２４は、本発明のマトリクス・コンバータにおける半導体装置１０のゲート駆動システムの要部構成の一例を表すブロック図である。
【０１３９】
すなわち、本具体例のゲート駆動システム２００は、パルス幅変調（ｐｕｌｓｅ−ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）信号発生器２１０と、ゲートパターン整合性チェック回路２１２と、半導体装置１０のそれぞれについて設けられたゲート機能ユニット２２０と、を有する。ＰＷＭ信号発生器２１０から出力されたＰＷＭ信号は、ゲートパターン整合性チェック回路２１２を介してゲート機能ユニット２２０のそれぞれに供給される。
【０１４０】
図２５は、ゲート機能ユニット２２０の構成を例示するブロック図である。すなわち、ゲート機能ユニット２２０は、電流方向検知・予測回路２２１とゲート遅延時間演算回路（ゲートパターン演算回路）２２２と、遅延回路（ゲートパターン発生回路）２２３と、第１及び第２のレベルシフタ２２４及び２２６（図２２におけるＬＳ１、ＬＳ２に対応する）と、第１及び第２のゲート駆動回路２２５及び２２７と、を有する。
【０１４１】
電流方向検知・予測回路２２１には、半導体装置の端子電極Ｔ１、Ｔ２（エミッタ・コレクタ電極２８Ａ、２８Ｂに対応する）からの信号が入力され、半導体装置のそれぞれに流れる電流の方向が検出され、予測される。遅延時間演算回路２２２は、この検出・予測結果とＰＷＭ信号とに基づいて、半導体装置のゲートＧ１、Ｇ２（ゲート電極２６Ａ、２６Ｂに対応する）のオンの遅延タイミングを演算する。
【０１４２】
遅延回路２２３は、この演算結果及びＰＷＭ信号のトリガによりゲートの駆動パターンを発生する。この駆動パターンは、整合性チェック回路２１２においてロジックレベルで検査され、レベルシフタ２２４、２２６を介して、ゲート駆動回路２２５、２２７のそれぞれに供給される。
【０１４３】
そして、ゲート駆動回路２２５、２２７のそれぞれが、半導体装置の一対のゲートＧ１、Ｇ２（ゲート電極２６Ａ、２６Ｂに対応する）のそれぞれを駆動する。
【０１４４】
図２６は、本発明のマトリクス・コンバータにおける過電圧保護手段を表した一覧図である。すなわち、半導体装置１０に対する過電圧の負荷を防ぐ手段としては、Ｔ１、Ｔ２間電圧センス手段３１０、すなわち半導体装置１０の端子電極Ｔ１、Ｔ２間の電圧を検出する手段や、主電流検出手段３２０、すなわち半導体装置１０を流れる主電流を検出する手段、Ｔ１、Ｔ２間ｄＶ／ｄｔ検出手段３３０、すなわち半導体装置１０の端子電極Ｔ１、Ｔ２の間における電圧の変化速度を検出する手段、主電流ｄＩ／ｄｔ検出手段３４０、すなわち半導体装置１０を流れる主電流の時間変化を検出する手段、Ｇ１電圧制御手段３５０、すなわちゲートＧ１に印加される電圧を制御する手段、Ｇ２電圧制御手段３６０、すなわちゲートＧ２に印加される電圧を制御する手段などを挙げることができる。
【０１４５】
半導体装置１０に対するオーバーロードを防ぐためには、これら保護手段３１０〜３６０のいずれかを用いてもよいし、複数を組み合わせてもよい。
【０１４６】
図２７（ａ）〜（ｃ）は、半導体装置１０に対する過電圧保護回路の具体例を表す回路図である。すなわち、これらの具体例においては、ダイオードＤ、ツェナー・ダイオードＺＤ、保護抵抗Ｒ、保護トランジスタＴＲなどを適宜組み合わせることにより、半導体装置１０に対する過電圧を防止する。
【０１４７】
図２８は、本発明のマトリクス・コンバータの外観を例示する斜視図である。
【０１４８】
すなわち、ヒートシンクＨＳの上にパッケージＰＧが設けられ、このパッケージＰＧの上には、３相ＡＣへの入出力端子ＡＣ１〜ＡＣ３と、モータＭへの入出力端子Ｍ１〜Ｍ３と、ゲート制御基板ＧＣが設けられている。
【０１４９】
ゲート制御基板ＧＣには、図２４及び図２５に関して前述した半導体装置１０及びそのゲート駆動システム２００が設けられている。
【０１５０】
本発明によれば、このように極めてコンパクトに大電力の両方向コンバータを実現できる。
【０１５１】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【０１５２】
例えば、本発明の半導体装置における各半導体層あるいは各半導体領域の配置関係や寸法、形状、導電型、不純物濃度、材料などについては、当業者が公知の範囲から適宜選択して本発明と同様の作用効果が得られるものも本発明の範囲に包含される。
【０１５３】
【発明の効果】
以上詳述したように、本発明によれば、双方向性の高耐圧の電力スイッチングが可能な半導体装置を提供でき、これを応用したコンバータなどを従来よりも大幅にコンパクト且つ高信頼性とすることができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の構造を模式的に表す断面図である。
【図２】本発明の半導体装置の動作を説明する模式図である。
【図３】本発明の半導体装置の動作を説明する模式図である。
【図４】本発明の半導体装置の動作を説明する別の模式図である。
【図５】本発明の半導体装置の第１の変型例を表す模式図である。
【図６】本発明の第１変形例の半導体装置の動作を説明する模式図である。
【図７】本発明の第１変型例の作用効果を説明する別の模式図である。
【図８】本発明の第２の変型例を表す模式図である。
【図９】本発明の第３の変型例を表す模式図である。
【図１０】本発明の第４の変形例を表す模式図である。
【図１１】本発明の第５の変型例を表す模式図である。
【図１２】本発明の第６の変型例を表す模式図である。
【図１３】本発明の第７の変型例を表す模式図である。
【図１４】本発明の第８の変型例を表す模式図である。
【図１５】本発明の第９の変型例を表す模式図である。
【図１６】本発明の第１０の変型例を表す模式図である。
【図１７】本発明の第１０変型例の半導体装置を逆方向に並列接続した構造の半導体装置を表す模式図である。
【図１８】図１７に表した半導体装置の等価回路図である。
【図１９】本発明の第１１の変型例を表す模式図である。
【図２０】本発明の第１２の変型例を表す模式図である。
【図２１】本発明の第１３の変型例を表す模式図である。
【図２２】本発明の第１４の変形例を表す模式図である。
【図２３】本発明のマトリクス・コンバータを表す概念図である。
【図２４】本発明のマトリクス・コンバータにおける半導体装置１０のゲート駆動システムの要部構成の一例を表すブロック図である。
【図２５】ゲート機能ユニット２２０の構成を例示するブロック図である。
【図２６】本発明のマトリクス・コンバータにおける過電圧保護手段を表した一覧図である。
【図２７】半導体装置１０に対する過電圧保護回路の具体例を表す回路図である。
【図２８】本発明のマトリクス・コンバータの外観を例示する斜視図である。
【図２９】ＩＧＢＴの構造を模式的に表す断面図である。
【図３０】ＩＧＢＴの回路記号を表す。
【図３１】ＩＧＢＴを用いた交流モータの駆動回路の要部を表す模式図である。
【図３２】交流電源を用いた回生モータ駆動用のコンバータを表す模式図である。
【符号の説明】
１０、１０Ａ、１０Ｂ 半導体装置
１２ ｐ型半導体層（基板）
１４ ｎ型半導体層
１４Ａ 低濃度領域
１６ ｎ型ベース層
１８ ｐ型ベース領域
２０ ｎ型ソース領域
２２ ガードリング
２４ ゲート絶縁膜
２５ ポリシリコン電極
２６、２６Ａ、２６Ｂ ゲート電極
２８Ａ、２８Ｂ エミッタ電極（コレクタ電極）
２６Ｃ フィールド・プレート
３２ 裏面電極
４０ フィールド・ストッパ
４４ ｎ型半導体層
４４Ａ ｎ＋型埋め込み領域
４４Ｂ ｐ＋型埋め込み領域
４４Ｃ ｎ型半導体領域
４６ リサーフ領域
５０ 絶縁膜
５２ ｐ型領域
６０、６０Ａ〜６０Ｄ ダイオード
６２ ｐ型エミッタ領域
７０ フローティング電極
１０２ エミッタ層
１０６ ｐ型ベース領域
１０８ ソース領域
１１０ ゲート絶縁膜
２００ ゲート駆動システム
２１０ 信号発生器
２１２ ゲートパターン整合性チェック回路
２１２ 整合性チェック回路
２２０ ゲート機能ユニット
２２１ 予測回路
２２２ 遅延時間演算回路
２２３ 遅延回路
２２４，２２６ レベルシフタ
２２５，２２７ ゲート駆動回路
ＡＣ１〜ＡＣ３ 入出力端子
Ｃ１ 入力コンデンサ
Ｄ 空乏化領域
ＯＰ 開口
ＳＥ１、ＳＥ２ スイッチング・エレメント群
Ｔ トレンチ
ＺＤ ダイオード
Claims (11)
- 第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層の表面において、互いに離間して設けられた第１導電型の第１の半導体領域及び第１導電型の第２の半導体領域と、
前記第１の半導体領域の表面に選択的に設けられた第２導電型の第３の半導体領域と、
前記第１の半導体領域及び前記第３の半導体領域に接続された第１の主電極と、
前記第２の半導体領域に接続された第２の主電極と、
前記第１の半導体領域の一部とそれに隣接した前記第２の半導体層の上に設けられた第１のゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた第１のゲート電極と、
を備えた半導体装置であって、
前記第１のゲート絶縁膜の下の前記第１の半導体領域の表面に反転層が形成されない状態においては、前記第１及び第２の主電極の間で電流が実質的に流れず、
前記第１のゲート絶縁膜の下の前記第１の半導体領域の表面に反転層が形成されるように前記第１のゲート電極に電圧が印加された状態においては、前記第２の主電極から前記第１の主電極に向けて電流が実質的に流れうる状態となることを特徴とする半導体装置。 - 前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記電流が流れやすい状態は、前記第１の主電極から前記第２の半導体層を介して前記第２の主電極に電子が流れ、前記第２の主電極から前記第１の半導体領域を介して前記第１の主電極に正孔が流れる状態であることを特徴とする請求項１記載の半導体装置。 - 前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第１のゲート電圧に前記ゲート電圧を印加すると、前記第１の主電極から、前記第１の半導体領域に形成されたチャネルを介して前記第２の半導体層に電子が注入され、この電子が前記第２の半導体領域と前記第２の半導体層との間のｐｎ接合を順方向にバイアスすることにより、前記第２の半導体領域から正孔が前記第１の半導体領域に注入されて、前記電流が流れやすい状態が形成されることを特徴とする請求項１記載の半導体装置。 - 前記第２の半導体領域の一部とそれに隣接した前記第２の半導体層の上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に設けられた第２のゲート電極と、
前記第２の半導体領域の表面に選択的に設けられた第２導電型の第４の半導体領域と、
をさらに備え、
前記第２の主電極は、前記第２の半導体領域及び前記第４の半導体領域に接続され、
前記第２のゲート絶縁膜の下の前記第２の半導体領域の表面に反転層が形成されない状態においては、前記第１及び第２の主電極の間で電流が実質的に流れず、
前記第２のゲート絶縁膜の下の前記第２の半導体領域の表面に反転層が形成されるように前記第２のゲート電極に電圧が印加された状態においては、前記第１の主電極から前記第２の主電極に向けて電流が実質的に流れうる状態となることを特徴とする請求項１〜３のいずれか１つに半導体装置。 - 前記第１の半導体層と前記第２の半導体層との間に、前記第２の半導体層よりも比抵抗が低い第２導電型の第３の半導体層が設けられたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
- 前記第３の半導体層は、前記第１及び第２の半導体領域の下方において開口が設けられてなることを特徴とする請求項５記載の半導体装置。
- 前記第２の半導体層の表面において、前記第１の半導体領域から前記第２の半導体領域に向けて延在して設けられた第１導電型の第５の半導体領域と、
前記第２の半導体領域から前記第１の半導体領域に向けて延在して設けられた第１導電型の第６の半導体領域と、
をさらに備えたことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。 - 前記第５の半導体領域に含有される前記第１導電型の不純物の濃度は、前記第１の半導体領域に含有される前記第１導電型の不純物の濃度よりも低く、
前記第６の半導体領域に含有される前記第１導電型の不純物の濃度は、前記第２の半導体領域に含有される前記第１導電型の不純物の濃度よりも低いことを特徴とする請求項７記載の半導体装置。 - 前記第１の半導体領域と前記第２の半導体領域との間において、前記第２の半導体層を分離する絶縁体が挿入されてなることを特徴とする請求項１〜８のいずれか１つに記載の半導体装置。
- 前記第２の半導体層の表面において、前記第１の半導体領域と前記第２の半導体領域との間に選択的に設けられた第２導電型の第７の半導体領域をさらに備えたことを特徴とする請求項１〜８のいずれか１つに記載の半導体装置。
- 複数の相を有する交流電源と、複数の入力端を有する交流モータと、を接続するコンバータであって、
前記複数の相のそれぞれと、前記複数の入力端のそれぞれと、の間に請求項１〜１０のいずれか１つに記載の半導体装置がマトリクス状に接続されスイッチング動作可能とされたことを特徴とするコンバータ。
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