JP2004328010A - 半導体装置 - Google Patents

Abstract

【課題】 ２つの半導体チップを積層して樹脂封止を薄型化し、かつ半導体チップの間において生じる浮遊容量を低減させ、電気的特性を向上させる。
【解決手段】 ＴＳＯＰ形の半導体装置１は、２つの半導体チップ２，３の裏面がそれぞれ重ね合わされて積層されており、各々の半導体チップ２，３には、クロックイネーブル信号、チップセレクト信号が個別に入力されるクロックイネーブル用アウタリードが設けられ、一方の半導体チップにアクセスする場合に、クロックイネーブル信号、チップセレクト信号を非アクティブ状態とすることによって他方の半導体チップを低消費電力モードに設定する。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、２つの半導体チップを積層して樹脂封止した積層構造の半導体装置に適用して有効な技術に関するものである。

近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置においてはメモリの大容量化が進んでおり、その大容量化に対応するために半導体チップのサイズが大型化している。

この大型化した半導体チップを搭載する技術として、たとえば、半導体チップ上方にリードフレーム先端が位置するＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）がある。

ところで、ＬＯＣにおいては、大容量化を図る目的として、同じ容量のＤＲＡＭが構成された２つの半導体チップを積層し、これら半導体チップを同一の樹脂封止体で封止した構造を採用する半導体装置がある。

この半導体装置は、２つの半導体チップにおける回路形成面を互いに対向させた状態で積層されており、リードは、樹脂封止体の内部において上下に分岐された２つの分岐リードを有する構成となっている。

２つの分岐リードのうち、一方の分岐リードは、一方の半導体チップにおける回路形成面に絶縁性フィルムを介在して接着固定され、その回路形成面の外部端子にボンディングワイヤを介して接続されている。

また、２つの分岐リードのそれぞれは別々の部材によって構成されており、一方の分岐リードが樹脂封止体の外部に導出され、所定の形状に形成された外部リードと一体化されている。他方の分岐リードは、樹脂封止体の内部において一方の分岐リードに接合され、電気的にかつ機械的に接続されている。

すなわち、樹脂封止体の内外に延在するリードは、樹脂封止体の外部に導入された外部リードと、この外部リードに一体化された一方の分岐リードと、この一方の分岐リードに接合された他方の分岐リードとで構成されている。

なお、この半導体装置について詳しく述べてある例としては、特開平０７−５８２８１号公報（特許文献１）がある。
特開０７−５８２８１号公報

ところが、上記のような半導体装置では、次のような問題点があることが本発明者により見い出された。

すなわち、前述した２つの分岐リードは、積層された２つの半導体チップの間に存在しており、分岐リードが対向する半導体チップのボンディング面にそれぞれボンディングワイヤが接続されているので、２つの分岐リードの間隔に相当する分、２つの半導体チップの間隔も広がってしまい、樹脂封止体の厚さが増加し、半導体装置の厚さが厚くなる。

また、２つの分岐リードが２つの半導体チップの間に存在することにより、それぞれの半導体チップにおいて生じる浮遊容量（チップ／リード間容量）が、２つの分岐リードそれぞれに付加されてしまい、それぞれの分岐リードにおける信号の伝搬速度が低下し、半導体装置の電気的特性が低下する。

本発明の目的は、樹脂封止体を薄型化し、かつ電気的特性を大幅に向上させることのできる半導体装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明の半導体装置は、樹脂封止体と、該樹脂封止体の内部に位置し、回路形成面に外部端子が形成された２つの半導体チップと、樹脂封止体の内外に延在するリードとを有し、該リードが少なくとも樹脂封止体内部において２つに分岐され、分岐された一方のリードが一方の半導体チップの回路形成面に固定されて、その回路形成面の外部端子に接続され、他方のリードが他方の半導体チップにおける回路形成面に固定され、その表面の外部端子に接続されており、該２つの半導体チップが、それぞれ裏面同士を向かい合わせた状態で積層され、２つの半導体チップがそれぞれ低消費電力モードとなるチップ制御信号が個別に入力されるチップ制御リードを設けたものである。

また、本発明の半導体装置は、樹脂封止体と、該樹脂封止体の内部に位置し、回路形成面に外部端子が形成された２つの半導体チップと、樹脂封止体の内外に延在するリードとを有し、リードが少なくとも樹脂封止体内部において２つに分岐され、分岐された一方のリードが一方の半導体チップの回路形成面に固定されて、その回路形成面の外部端子に導電性のワイヤを介して接続され、他方のリードが他方の半導体チップにおける回路形成面に固定され、その回路形成面の外部端子に導電性のワイヤを介して接続されており、該２つの半導体チップが、それぞれ裏面同士を向かい合わせた状態で積層され、２つの半導体チップがそれぞれ低消費電力モードとなるチップ制御信号が個別に入力されるチップ制御リードを設けたものである。

さらに、本発明の半導体装置は、前記チップ制御リードに入力されるチップ制御信号が、半導体チップを選択するチップセレクト信号よりなるものである。

また、本発明の半導体装置は、前記チップ制御リードに入力されるチップ制御信号が、クロック入力を許可するクロックイネーブル信号よりなるものである。

さらに、本発明の半導体装置は、前記チップ制御リードに入力されるチップ制御信号が、半導体チップを選択するチップセレクト信号およびクロック入力を許可するクロックイネーブル信号よりなるものである。

以上のことにより、２つの半導体チップ裏面を向かい合わせて積層するので、２つの半導体チップの間隔を狭くでき、半導体装置の厚さを薄くすることができる。

また、リードのそれぞれを半導体チップの間に形成しなくてよいので、リードの浮遊容量を大幅に低減でき、半導体装置の電気的特性を向上することができる。

さらに、一方の半導体チップにアクセスしている間、他方の半導体チップを低消費電力モードに設定できるので、半導体装置の消費電力を大幅に低減することができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）樹脂封止体の厚さを薄くできるので、半導体装置を薄型化することができる。

（２）また、リードの浮遊容量を大幅に低減できるので、半導体装置の電気的特性を向上することができる。

（３）さらに、それぞれの半導体チップに独立してチップ制御信号を入力することができるのでアクセスしない一方の半導体チップのみを低消費電力モードに設定することができ、半導体装置の消費電力を大幅に低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体装置の断面図、図２は、本発明の一実施の形態による半導体装置の樹脂封止体を除去した状態の概念斜視図、図３は、本発明の一実施の形態による半導体装置の内部結線状態を示すブロックダイアグラムならびに可能動作の説明図、図４は、本発明の一実施の形態による半導体装置の上部に積層された半導体チップ側における内部構造のレイアウトを示す説明図、図５は、図４の半導体装置の下部に積層された半導体チップ側における内部構造のレイアウトを示す説明図、図６は、ＪＥＤＥＣによって取り決められたビット構成が１６ビットにおけるＳＤＲＡＭの標準ピン配置の説明図である。

本実施の形態において、表面実装パッケージの１種であるＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔ−ｌｉｎｅ Ｐａｃｋａｇｅ）形の半導体装置１は、Ｓ（Ｓｙｎｃｒｏｎｏｕｓ）ＤＲＡＭからなり、ワード×ビット構成が、たとえば、８Ｍ×１６ビットとなっている。

半導体装置１は、図１、図２に示すように、ワード×ビット構成が４Ｍ×１６ビットのワード×ビット構成からなる２つの半導体チップ２，３が積層された構造となっている。

半導体チップ２，３は、回路形成されていない面である裏面全面がそれぞれ重ね合わされて、たとえば、ポリイミドなどの接着材によって接着されており、これら半導体チップ２，３は、チップ向きが上下方向が同じ向きに積層されている。

また、半導体チップ２，３の回路形成面の中央部には、該半導体チップ２，３の長辺方向に電極であるボンディングパッド（外部端子）４，５がそれぞれ配置されている。

半導体チップ２の回路形成面には、インナリード（リード）６が絶縁フィルム８を介して接着されており、半導体チップ２のボンディングパッド４近傍には、インナリード６の先端部が位置する構成となっている。

同様に、半導体チップ３における回路形成面にもインナリード（リード）７が絶縁フィルム９を介して接着されており、半導体チップ３のボンディングパッド５近傍には、インナリード６の先端部が位置している。

さらに、ボンディングパッド４，５とインナリード６，７との間には、同じく半導体チップ２，３の長辺方向に半導体装置１の動作電圧となる電源電圧を供給するリードおよび基準電位を供給するリードであるバスバーＢＢがそれぞれ設けられている。

インナリード６には、ボンディングワイヤ（ワイヤ）１０を介して半導体チップ２に形成されたボンディングパッド４がそれぞれ接続されており、インナリード７には、ボンディングワイヤ（ワイヤ）１１を介して半導体チップ３に形成されたボンディングパッド５がそれぞれ接続されている。また、電源電圧または基準電位が供給されるボンディングパッド４，５には、同じくボンディングワイヤ１０，１１を介してバスバーＢＢが接続されている。

インナリード６，７は、それぞれは別々の部材によって構成されており、インナリード７が樹脂封止体１２の内部においてインナリード６と、たとえば、レーザ溶接などによって接合されて電気的にかつ機械的に接続されている。そして、インナリード７が接合されたインナリード６が樹脂封止体１２の外部に導出され、所定の形状に形成されたアウタリード（リード）１３となる。

ここで、半導体装置１の半導体チップ２，３における結線状態を図３のブロックダイアグラムに示す。図３に示すように、半導体装置１においては、データである入出力信号ＤＱ０〜ＤＱ１５、アドレス信号Ａ０〜Ａ１３、クロック信号ＣＬＫ、ならびにコントロール系信号であるローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、マスク信号ＤＱＭＵ，ＤＱＭＬは、どちらの半導体チップ２，３においても共通に入力されており、同じくコントロール系信号であるクロックイネーブル信号（チップ制御信号）ＣＫＥ、チップセレクト信号（チップ制御信号）／ＣＳは半導体チップ２，３にそれぞれ独立して入力される。

次に、本実施の形態の作用について説明する。

まず、半導体装置１においては、入出力信号ＤＱ０〜ＤＱ１５, アドレス信号Ａ０〜Ａ１３、クロック信号ＣＬＫ、ならびにコントロール系信号であるローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、マスク信号ＤＱＭＵ，ＤＱＭＬは、アウタリード１３を介して半導体チップ２，３の所定のボンディングパッド４，５とインナリード６，７とにそれぞれ共通に入力されるようにボンディングワイヤ１０，１１によって接続されている。

一方、２つのコントロール系信号であるクロックイネーブル信号ＣＫＥ、およびチップセレクト信号／ＣＳが入力されるアウタリード１３は、それぞれ個別に専用のアウタリード１３が設けられている。

たとえば、クロックイネーブル信号ＣＫＥは、半導体チップ２に入力されるクロックイネーブル信号ＵＣＫＥと、半導体チップ３に入力されるクロックイネーブル信号ＬＣＫＥがあり、半導体装置１のアウタリード１３には、クロックイネーブル信号ＵＣＫＥが入力されるクロックイネーブル用アウタリード（チップ制御リード）１３_UCKEと、クロックイネーブル信号ＬＣＫＥが入力されるクロックイネーブル用アウタリード（チップ制御リード）１３_LCKEとが設けられている。

クロックイネーブル用アウタリード１３_UCKEは、図４に示すように、半導体装置１の３８ピンに設けられ、クロックイネーブル用アウタリード１３_LCKEは、図５に示すように、半導体装置の３７ピンに位置するように設けられている。

また、チップセレクト信号／ＣＳには、半導体チップ２に入力されるチップセレクト信号ＵＣＳと、半導体チップ３に入力されるチップセレクト信号ＬＣＳとがあり、半導体装置１のアウタリード１３には、チップセレクト信号ＵＣＳが入力されるチップセレクト用アウタリード（チップ制御リード）１３_UCS と、チップセレクト信号ＬＣＳが入力されるチップセレクト用アウタリード（チップ制御リード）１３_LCS とが設けられている。

チップセレクト用アウタリード１３_UCS は、図４に示すように、半導体装置１の３６ピンに設けられ、チップセレクト用アウタリード１３_LCS は、図５に示すように、半導体装置１の１９ピンに位置するように設けられている。

ここで、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）によって取り決められた総ピン数が５４ピンの半導体装置における標準ピン配置を図６に示す。

ＪＥＤＥＣでは、図６において、３８ピンはクロック信号ＣＬＫが入力されるピンであるが、前述したように半導体装置１にはクロックイネーブル用アウタリード１３_UCKEが割り付けられているので、その隣のピンである３９ピンにクロック信号ＣＬＫが入力されるピンが割り付けられている。

また、この３９ピンには、ＪＥＤＥＣにおいて、マスク信号ＤＱＭＵが入力されるピンであるが、半導体装置１ではクロック信号ＣＬＫが入力されるピンが割り付けられているので、マスク信号ＤＱＭＵが入力されるピンは、ＪＥＤＥＣにおける４０ピンのＮＣ（Ｎｏ Ｃｏｎｎｅｃｔｉｏｎ）ピンの位置に割り付けを行っている。

さらに、ＪＥＤＥＣでは、３７ピンはクロックイネーブルロック信号ＣＫＥが入力されるピンであるが、半導体装置１には、クロックイネーブル信号ＬＣＫＥが入力されるクロックイネーブル用アウタリード１３_LCKEが割り付けられている。

ＪＥＤＥＣにおいて、３６ピンはＮＣピンとなっているが、半導体装置１には、チップセレクト信号ＵＣＳが入力されるチップセレクト用アウタリード１３_UCS が割り付けられている。

ＪＥＤＥＣにおいて、１９ピンはチップセレクト信号／ＣＳが入力されるピンであるが、半導体装置１にはチップセレクト信号ＬＣＳが割り付けられている。よって、３６ピン、３８ピンのチップセレクト用アウタリード１３_UCS 、クロックイネーブル用アウタリード１３_UCKEは、インナリード６からボンディングワイヤ１０介して半導体チップ２の所定のボンディングパッド４だけに接続されており、３７ピン、１９ピンのチップセレクト用アウタリード１３_LCS 、クロックイネーブル用アウタリード１３_LCKEは、インナリード７からボンディングワイヤ１１介して半導体チップ３の所定のボンディングパッド５だけに接続されている。

そして、半導体チップ２とアクセスする場合には、該半導体チップ２に入力されるチップセレクト信号／ＣＳであるチップセレクト信号ＵＣＳをローレベル、クロックイネーブル信号ＣＫＥであるクロックイネーブル信号ＵＣＫＥをハイレベルとする。

一方、アクセスしない半導体チップ３には、チップセレクト信号ＬＣＳをハイレベル、クロックイネーブル信号ＬＣＫＥをローレベルをそれぞれ入力することによって図３の右側に示すように、低消費電力モードの１つであるパワーダウンモードにすることができる。

また、半導体チップ３をアクセスする場合には、該半導体チップ３に入力されるチップセレクト信号ＬＣＳをローレベル、クロックイネーブル信号ＬＣＫＥをハイレベルとする。

アクセスしない半導体チップ２には、チップセレクト信号ＵＣＳをハイレベル、クロックイネーブル信号ＵＣＫＥをローレベルをそれぞれ入力することによってパワーダウンモードにすることができる。

それにより、本実施の形態では、半導体チップ２，３の裏面を向かい合わせて積層するので、２つの半導体チップ２，３の間隔を狭くでき、半導体装置１の厚さを薄くすることができる。

また、インナリード６，７のそれぞれを半導体チップ２，３の間に形成しなくてよいので、インナリード６，７の浮遊容量を大幅に低減でき、半導体装置１の電気的特性を向上することができる。

さらに、それぞれの半導体チップ２，３に独立してチップセレクト信号、クロックイネーブル信号を入力することができるのでアクセスしない一方の半導体チップのみをパワーダウンモードにすることができるので、半導体装置１の消費電力を大幅に低減することができる。

また、本実施の形態においては、チップセレクト信号／ＣＳおよびクロックイネーブル信号ＣＫＥの２つの制御系信号を半導体チップ２，３にそれぞれ個別に入力していたが、２つの制御系信号のうち、いずれか一方の信号だけをそれぞれの半導体チップ２，３に個別に入力し、他方の信号を共通に入力するようにしてもよい。

たとえば、図７のブロックダイヤグラムに示すように、クロックイネーブル信号ＣＫＥを共通入力とし、チップセレクト信号／ＣＳを、半導体チップ２に入力するチップセレクト信号ＵＣＳと、半導体チップ３に入力するチップセレクト信号ＬＣＳとに独立させて個別に入力させる。

半導体チップ２がアクセスされ、半導体チップ３がアクセスされない場合、半導体チップ２には、ローレベルのチップセレクト信号ＵＣＳ、ハイレベルのクロックイネーブル信号ＣＫＥが入力され、半導体チップ３には、ハイレベルのチップセレクト信号ＬＣＳ、同じくハイレベルのクロックイネーブル信号ＣＫＥが入力される。

よって、半導体チップ３は、ハイレベルのチップセレクト信号ＬＣＳが入力されるので、図７の右側に示すように、低消費電力モードに１つであるスタンバイモードが設定され、消費電流が低減される。

また、図８のブロックダイヤグラムに示すように、クロックイネーブル信号ＣＫＥを半導体チップ２に入力するクロックイネーブル信号ＵＣＫＥと、半導体チップ３に入力するクロックイネーブル信号ＬＣＫＥとに独立させて個別に入力し、チップセレクト信号／ＣＳを共通入力とする。

半導体チップ２がアクセスされ、半導体チップ３がアクセスされない場合、半導体チップ２には、ローレベルのチップセレクト信号／ＣＳ、ハイレベルのクロックイネーブル信号ＵＣＫＥが入力され、半導体チップ３には、ローレベルのチップセレクト信号／ＣＳ、ローレベルのクロックイネーブル信号ＬＣＫＥが入力される。

よって、半導体チップ３は、ローレベルのクロックイネーブル信号ＬＣＫＥが入力されるので、図８に右側に示すように、低消費電力モードに１つであるパワーダウンモードが設定され、消費電流が低減される。

これら２つの制御系信号のうち、いずれか一方の信号だけをそれぞれの半導体チップ２，３に個別に入力し、他方の信号を共通に入力する場合には、個別に入力する一方の信号の１つをＮＣピンに割り付けるだけでよいので、ＪＥＤＥＣ（図６）の標準ピン配置をかえることなくピン割付を行うことができる。

また、本実施の形態のように、２つの制御系信号を半導体チップ２，３にそれぞれ個別に入力する場合において、半導体チップ１のピン配置をＪＥＤＥＣの標準ピン配置とするには、半導体チップ２，３のボンディングパッド４，５の形成位置を変更し、増加する２ピン分をＪＥＤＥＣのＮＣピンに割り付けるようにしてもよい。

たとえば、半導体チップ２においては、図９に示すように、ＪＥＤＥＣの４０ピンのＮＣピンにクロックイネーブル信号ＵＣＫＥを割り付け、ＪＥＤＥＣの３６ピンのＮＣピンにチップセレクト信号ＵＣＳが割り付けられるようにボンディングパッド４を形成する。

また、半導体チップ３においては、図１０に示すように、ＪＥＤＥＣの３７ピンのクロックイネーブル信号ＣＫＥが割り付けられたピンにクロックイネーブル信号ＬＣＫＥを割り付け、ＪＥＤＥＣの１９ピンのチップセレクト信号／ＣＳが割り付けられたピンにチップセレクト信号ＬＣＳが割り付けられるようにボンディングパッド５を形成する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

また、前記実施の形態によれば、ＴＳＯＰの半導体装置について記載したが、半導体装置のパッケージ形状はＴＳＯＰ以外でもよく、一方向リード配列であるＳＩＰ（Ｓｉｎｇｌｅ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ）、ＺＩＰ（Ｚｉｇｚａｇ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ）、２方向リード配列であるＳＯＪ（Ｓｍａｌｌ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ）、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ならびに４方向リード配列であるＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）などの半導体装置に適用することができる。

本発明は、２つの半導体チップを積層して樹脂封止した積層構造の半導体装置における薄型化、および電気的特性の向上の技術に適している。

本発明の一実施の形態による半導体装置の断面図である。 本発明の一実施の形態による半導体装置の樹脂封止体を除去した状態の概念斜視図である。 本発明の一実施の形態による半導体装置の内部結線状態を示すブロックダイアグラムならびに可能動作の説明図である。 本発明の一実施の形態による半導体装置の上部に積層された半導体チップ側における内部構造のレイアウトを示す説明図である。 図４の半導体装置の下部に積層された半導体チップ側における内部構造のレイアウトを示す説明図である。 ＪＥＤＥＣによって取り決められたビット構成が１６ビットにおけるＳＤＲＡＭの標準ピン配置の説明図である。 本発明の他の実施の形態による半導体装置の内部結線状態を示すブロックダイアグラムならびに可能動作の説明図である。 本発明の他の実施の形態による半導体装置の内部結線状態を示すブロックダイアグラムならびに可能動作の説明図である。 本発明の他の実施の形態による半導体装置の上部に積層された半導体チップ側における内部構造のレイアウトを示す説明図である。 本発明の他の実施の形態による下部に積層された半導体チップ側における内部構造のレイアウトを示す説明図である。

符号の説明

１ 半導体装置
２，３ 半導体チップ
４，５ ボンディングパッド（外部端子）
６，７ インナリード（リード）
８，９ 絶縁フィルム
１０，１１ ボンディングワイヤ（ワイヤ）
１２ 樹脂封止体
１３ アウタリード（リード）
１３_UCKE クロックイネーブル用アウタリード（チップ制御リード）
１３_LCKE クロックイネーブル用アウタリード（チップ制御リード）
１３_UCS チップセレクト用アウタリード（チップ制御リード）
１３_LCS チップセレクト用アウタリード（チップ制御リード）
ＢＢ バスバー
ＣＫＥ クロックイネーブル信号（チップ制御信号）
／ＣＳ チップセレクト信号（チップ制御信号）
ＵＣＫＥ クロックイネーブル信号
ＬＣＫＥ クロックイネーブル信号
ＵＣＳ チップセレクト信号
ＬＣＳ チップセレクト信号
ＤＱ０〜ＤＱ１５ 入出力信号
Ａ０〜Ａ１３ アドレス信号
ＣＬＫ クロック信号
／ＲＡＳ ローアドレスストローブ信号
／ＣＡＳ カラムアドレスストローブ信号
／ＷＥ ライトイネーブル信号
ＤＱＭＵ，ＤＱＭＬ マスク信号

Claims (15)

1. 第１半導体チップの裏面と第２半導体チップの裏面と向かい合わせた状態で樹脂封止され、前記第１の半導体チップおよび第２半導体チップには、共通のクロック信号が供給され、個別にクロックイネーブル信号またはチップセレクト信号が供給されてることを特徴とする半導体装置。
2. 樹脂封止体と、
   前記樹脂封止体の内部に位置し、回路形成面に第１および第２外部端子が形成された第１半導体チップと、
   前記樹脂封止体の内部に位置し、回路形成面に第３および第４外部端子が形成された第２半導体チップと、
   前記樹脂封止体の内外に延在する第１、第２および第３のリードとをを具備し、
   前記第１リードは、少なくとも前記樹脂封止体内部において２つに分岐され、分岐された前記一方の第１リードが前記第１半導体チップの回路形成面に固定されて、前記第１外部端子に接続され、前記他方の第２リードが前記第２半導体チップにおける回路形成面に固定され、前記第３リードに接続され、
   前記第２リードは、前記第１半導体チップの回路形成面に固定され、前記第２外部端子に接続され、前記第３リードは、前記第２半導体チップの回路形成面に固定され、前記第４外部端子に接続され、
   前記第１および第２半導体チップは、それぞれ裏面同士を向かい合わせた状態で積層され、前記第１リードの供給されるクロック信号に基づいて動作し、
   前記第２リードは、前記樹脂封止体の外部から前記第１半導体チップを低消費電力モードとするための第１チップ制御信号が入力され、
   前記第３リードは、前記樹脂封止体の外部から前記第２半導体チップを低消費電力モードとするための第２チップ制御信号が入力されることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記第１および第２チップ制御信号は、クロックイネーブル信号であることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記半導体装置は、第４および第５リードをさらに具備し、
   前記第１半導体チップは、回路形成面に第５外部端子が形成され、
   前記第２半導体チップは、回路形成面に第６外部端子が形成され、
   前記第４リードは、前記第１半導体チップの回路形成面に固定され、前記第５外部端子に接続されると共に、外部より第１チップセレクト信号が供給され、
   前記第５リードは、前記第２半導体チップの回路形成面に固定され、前記第６外部端子に接続されると共に、外部より第２チップセレクト信号が供給されることを特徴とする半導体装置。
5. 請求項２から４のいずれか１項に記載の半導体装置において、
   前記第２リードは、少なくとも前記樹脂封止体内部において２つに分岐され、分岐された前記一方の第２リードが前記第１半導体チップの回路形成面に固定されて、前記第２外部端子に接続され、前記他方の第２リードが前記第２半導体チップにおける回路形成面に固定されるが、前記第２の半導体チップの回路形成面に形成された外部端子のいずれにも接続されないことを特徴とする半導体装置。
6. 請求項２から５のいずれか１項に記載の半導体装置において、
   分岐された前記一方の第１リードと分岐された前記他方の第１リードとは、個別の部材で構成され、前記樹脂封止体の内部で電気的に接続されることで１つのリードとされ、
   前記一方の第１リードを構成する部材は、前記樹脂封止体の外部で前記一方の第１リードを構成する部材の切断点より前記樹脂封止体の外部方向にある所定点で、前記一方の第１リードを構成する部材の方向に折り曲げられることを特徴とする半導体装置。
7. 請求項２から６のいずれか１項に記載の半導体装置において、
   前記第１および第２外部端子は、前記第１半導体チップの回路形成面の短手方向の中央部に配置されることを特徴とする半導体装置。
8. 請求項２から７のいずれか１項に記載の半導体装置において、
   前記半導体装置は、前記第１および第２半導体チップに共通にアドレス信号、データ信号、およびコントロール系の信号が入力される複数のリードをさらに具備することを特徴とする半導体装置。
9. 請求項２から８のいずれか１項に記載の半導体装置において、
   前記第１および第２半導体チップは、ＳＤＲＡＭであることを特徴とする半導体装置。
10. 樹脂封止体と、
    前記樹脂封止体の内部に位置し、回路形成面に第１および第２外部端子が形成された第１半導体チップと、
    前記樹脂封止体の内部に位置し、回路形成面に第３および第４外部端子が形成された第２半導体チップと、
    前記第１外部端子に接続される第１リードと、
    前記第２外部端子に接続される第２リードと、
    前記第３外部端子に接続される第３リードと、
    前記第４外部端子に接続される第４リードとを具備し、
    前記第１および第２半導体チップは、それぞれ表面に回路形成面を有し、それぞれ裏面同士を向かい合わせた状態で積層され、
    前記第１リードと前記第３リードは、前記樹脂封止体の内部で電気的に接続され、
    前記第１、第２および第４のリードは、電気的に絶縁され、
    前記第１リードには、樹脂封止体の外部からクロックイネーブル信号が供給され、
    前記第２リードには、樹脂封止体の外部から第１クロックイネーブル信号が供給され、
    前記第４リードには、樹脂封止体の外部から第２クロックイネーブル信号が入力されることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記第２リードは、前記樹脂封止体の外部で前記第１リードより短く切断されることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記第１リードは、前記樹脂封止体の外部で、前記第２リードの切断点より前記樹脂封止体の外部方向の所定点で前記第２リードの方向に折り曲げられることを特徴とする半導体装置。
13. 請求項１０から１２のいずれか１項に記載の半導体装置において、
    前記第１半導体チップは、その回路形成面に第５外部端子をさらに有し、
    前記第２半導体チップは、その回路形成面に第６外部端子をさらに有し、
    前記半導体装置は、前記第５外部端子に接続される第５リードと、前記第６外部端子に接続される第６リードとをさらに具備し、
    前記第５リードには、前記半導体装置の外部から第１チップイネーブル信号が供給され、
    前記第６リードには、前記半導体装置の外部から第２チップイネーブル信号が供給されることを特徴とする半導体装置。
14. 請求項１０から１３のいずれか１項に記載の半導体装置において、
    前記第１半導体チップは、その回路形成面に第７外部端子および第８外部端子をさらに有し、
    前記第２半導体チップは、その回路形成面に第９外部端子および第１０外部端子をさらに有し、
    前記半導体装置は、前記第７外部端子に接続される第７リードと、前記第８外部端子に接続される第８リードと、前記第９外部端子に接続される第９リードと、前記第１０外部端子に接続される第１０リードとをさらに具備し、
    前記第７リードは、前記樹脂封止体の内部において前記第９リードと電気的に接続され、
    前記第８リードは、前記樹脂封止体の内部において前記第１０リードと電気的に接続され、
    前記第７リードには、前記半導体装置の外部からアドレス信号が供給され、
    前記第９リードには、前記半導体装置の外部からデータ信号が供給されることを特徴とする半導体装置。
15. 請求項１０から１４のいずれか１項に記載の半導体装置において、
    前記第１および第２半導体チップは、ＳＤＲＡＭであることを特徴とする半導体装置。

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