JP2004319554A

JP2004319554A - Optical semiconductor element and method of manufacturing the same

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Publication number: JP2004319554A
Application number: JP2003107328A
Authority: JP
Inventors: Koji Nakamura; 幸治中村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-04-11
Filing date: 2003-04-11
Publication date: 2004-11-11

Abstract

<P>PROBLEM TO BE SOLVED: To provide an optical semiconductor element in which the electrostatic capacitance between upper and lower electrode films can be suppressed to a small value, and to provide a method of manufacturing optical semiconductor element. <P>SOLUTION: In a semiconductor laser 100, an i-type InP layer 11 is disposed below a pad section 18-1. The InP layer 11 has a small dielectric constant and reduces the electrostatic capacitance between the pad section 18-1 and a third electrode film 19. In addition, when the InP layer 11 is interposed between the pad section 18-1 and the third electrode film 19, the interval between the section 18-1 and the film 19 is expanded, and the electrostatic capacitance between the section 18-1 and film 19 is further reduced. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は，光半導体素子および光半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
近年，音声・文字・映像等様々な情報をより速く大量に伝送するための大容量光通信に対する需要が高まっている。この大容量光通信の光源として，高速変調可能な半導体レーザの研究開発が進められている。
【０００３】
下記の特許文献１には，いわゆる「埋め込み構造」を有する半導体レーザが開示されている。
【０００４】
【特許文献１】
特開平５−１２１７２２号公報
【０００５】
活性層をＩｎＰ層に埋め込むことによって，半導体レーザにおける発振しきい値電流の低減や横単一モードの安定化が実現する。
【０００６】
半導体レーザに対して電気信号を入力し，半導体レーザを変調動作させる場合，この入力電気信号の周波数帯域は，ｆ_３ｄＢ＝１／（２πＣＲ）によって制限されてしまう。ここで，ＣとＲはそれぞれ，半導体レーザのｐ側電極とｎ側電極との間の静電容量と抵抗である。この式から明らかなように，半導体レーザの変調動作を高速化するためには，静電容量Ｃと抵抗Ｒを小さくしなければならない。
【０００７】
特許文献１には，活性層を囲むＩｎＰ層を深くエッチングし，そこにポリイミドを埋め込む半導体レーザの製造プロセスが記載されている。このポリイミドによって，半導体レーザの静電容量Ｃの低減が図られる。
【０００８】
【発明が解決しようとする課題】
一般的に，半導体レーザにおいて，電気信号を入力するためのパッド電極は，活性層が形成される領域（以下，「活性領域」という）を基準として，ポリイミドが充填される領域（以下，「素子分離領域」という）よりも外側の領域に形成される。ポリイミドの誘電率はＩｎＰの誘電率よりも小さく，パッド電極の下にポリイミド層を配置することは，半導体レーザの静電容量Ｃの低減のためには有効な方策と考えられる。しかしながら，ポリイミドは粘性が高く，パッド電極を活性層から例えば数百μｍ離れた位置に形成する場合には，そのパッド電極の下にまでポリイミドから成る素子分離領域を拡大することは困難である。ゆえに，パッド電極と基板の裏側の下部電極との間に生じる静電容量を低減させることが難しい。
【０００９】
また，高速変調動作を目的として，半導体レーザの抵抗Ｒを小さくしようとした場合，パッド電極と半導体の接触面積を大きく取り，これらの間に生じる接触抵抗をより低く抑える必要がある。しかし，パッド電極の面積が拡大すると，必然的に半導体レーザの静電容量Ｃが増加してしまう。しかも，この場合，パッド電極下の領域も広がるため，パッド電極の下全域にポリイミドを行き渡らせて半導体レーザの静電容量Ｃを低減させることがより困難になる。
【００１０】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，電極の位置および大きさに関わらず，静電容量および抵抗を小さく抑えることが可能な新規かつ改良された光半導体素子および光半導体素子の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，第１領域，第３領域，第１領域と第３領域に挟まれた第２領域をそれぞれ有する光半導体素子が提供される。そして，この光半導体素子は，第１領域，第２領域，および第３領域に延在する下部電極と，第１領域に属する下部電極上の活性層と，第１領域に属する活性層上の上部電極と，第２領域に属する分離部と，第３領域に属する下部電極上の真性半導体層と，第３領域に属し，上部電極と電気的に接続された真性半導体層上の電極パッドとを備えたことを特徴としている。真性半導体は，誘電率が小さいため，電極パッドと下部電極との間の静電容量が低減することになる。しかも，真性半導体層が介在することによって，電極パッドと下部電極との間隔が拡がるため，電極パッドと下部電極との間の静電容量がより低減することになる。
【００１２】
真性半導体層を構成する真性半導体としてＩｎＰが採用される。ただし，これ以外にも，一般的な光半導体素子の製造プロセスに適用可能な材料であって，誘電率が小さい材料を選択することが可能である。
【００１３】
本発明の第２の観点によれば，第１領域，第３領域，第１領域と第３領域に挟まれた第２領域をそれぞれ有する半導体基板上に活性層を形成する工程と，第１領域，第２領域，および第３領域に延在する真性半導体層を形成する工程と，第３領域のみに残存するように，真性半導体層を選択的に除去する工程と，第２領域に分離部を形成する工程と，第１領域に上部電極を形成する工程と，第３領域に，上部電極と電気的に接続された電極パッドを形成する工程とを有することを特徴とする光半導体素子の製造方法が提供される。
【００１４】
かかる製造方法によれば，第３領域において，電極パッドと下部電極との間に誘電率の小さい真性半導体層が位置することになる。この結果，電極パッドと下部電極との間の静電容量が低減する。
【００１５】
光半導体素子をモジュール化したときその形態によっては，真性半導体層を含む第３領域が，活性層を含む第１領域を支持する役割を果たす場合がある。本発明によれば，第３領域に属する真性半導体層が，基板を基準として底面が上面よりも広い台形状を有する。これによって，第３領域は，第１領域を安定して支持することが可能となる。また，真性半導体層が台形状であれば，その側壁面は半導体基板に対して垂直ではなく所定の傾きを有することになる。例えば，真性半導体層の上面と側壁面を覆う膜を形成する場合，上面と側壁面との間でその膜が不連続になることが防止される。また，側壁面に確実に膜を成長させることが可能となる。
【００１６】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる光半導体素子および光半導体素子の製造方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００１７】
本発明の実施の形態にかかる半導体レーザ１００の構造を図１に示す。この半導体レーザ１００は，第１領域，第３領域，および第１領域と第３領域に挟まれた第２領域を有する。
【００１８】
第１領域には，ｎ型ＩｎＰ基板（半導体基板）１，活性層２，およびｐ型ＩｎＰ層（クラッド層）３によって構成され，縦断面がメサ形状（台形状）であって奥行き方向に長いストライプ部（以下，「メサストライプ部」という）が形成されている。活性層２は，メサストライプ部において，ｎ型ＩｎＰ基板１とｐ型ＩｎＰ層３によって上下から挟まれている。
【００１９】
メサストライプ部の両側には，ｐ型ＩｎＰ層６，ｎ型ＩｎＰ層７，およびｐ型ＩｎＰ層８から成る電流ブロック部が形成されており，メサストライプ部は，電流ブロック部に埋め込まれた状態となる。この電流ブロック部によって，活性層２に電流が閉じ込められることになる。
【００２０】
メサストライプ部およびこの両側の電流ブロック部の上には，ｐ型ＩｎＰ層（クラッド層）９が形成されている。さらに，ｐ型ＩｎＰ層９の上には，ｐ型ＩｎＧａＡｓ層（コンタクト層）１０，および第１電極膜１７（Ａｕ／Ｚｎ膜）１７が形成されている。
【００２１】
第１領域の両側に位置する第２領域にはそれぞれ，半導体レーザ１００の上部からｎ型ＩｎＰ基板１に達する溝が備えられている。各溝の内壁は，第１絶縁膜（ＳｉＯ_２膜）１４によって覆われており，さらにその内側にはポリイミド１５が充填されている。これら第１絶縁膜１４およびポリイミド１５は，第１領域と第３領域を電気的に分離する分離部として機能する。
【００２２】
第２領域の外側に位置する第３領域においては，第１領域と同様に，ｎ型ＩｎＰ基板１の上にｐ型ＩｎＰ層６，ｎ型ＩｎＰ層７，ｐ型ＩｎＰ層８，ｐ型ＩｎＰ層９，およびｐ型ＩｎＧａＡｓ層１０が順に積上されている。ただし，これらの層は，第１領域を製造する際に付随して堆積したものである。この点については，後述する半導体レーザ１００の製造方法の説明によって明らかになる。第３領域におけるｐ型ＩｎＰ層６，ｎ型ＩｎＰ層７，ｐ型ＩｎＰ層８，ｐ型ＩｎＰ層９，およびｐ型ＩｎＧａＡｓ層１０は，半導体レーザ１００の動作上必須の構成要素ではなく，他の層に置き換えることも可能である。
【００２３】
第３領域において，ｐ型ＩｎＧａＡｓ層１０の上には，ｉ型ＩｎＰ層１１が形成されている。このｉ型ＩｎＰ層１１を構成するＩｎＰ結晶は，不純物をドープせずに成長させて得られるものであり，電気的特性上，真性半導体に分類される。ｉ型ＩｎＰ層１１の厚さは，０．０５〜３μｍの範囲が好ましい。
【００２４】
ｉ型ＩｎＰ層１１の上面およびｉ型ＩｎＰ層１１の第２領域側の側壁は，第２領域に備えられた溝の内壁から連続する第１絶縁膜１４によって覆われている。
【００２５】
第２領域および第３領域の上面，すなわち第１絶縁膜１４およびポリイミド１５の上面は，第２絶縁膜（ＳｉＮ_２）１６によって覆われている。
【００２６】
第１領域における第１電極膜１７の上面および第２，３領域における第２絶縁膜１６の上面には，第２電極膜（Ａｕ膜）１８が形成されている。この第２電極膜１８は，図１に示すように，ワイヤがボンディングされるパッド部（電極パッド）１８−１，活性領域を覆う活性領域電極部１８−２，および両者を電気的に接続するライン部１８−３から構成されている。
【００２７】
ｎ型ＩｎＰ基板１の裏面には，第１領域，第２領域，および第３領域に亘る第３電極膜（下部電極，Ａｕ／Ｇｅ／Ｎｉ膜）１９が形成されている。
【００２８】
半導体レーザ１００を変調動作させる場合，ｎ側電極（下部電極，第３電極膜１９）は接地され，ｐ側電極（上部電極，第２電極膜１８）の一部であるパッド部１８−１に対して変調信号が入力される。所定の光強度比を得るために，変調信号の電流値は，例えば０〜１００ｍＡの間で調整される。
【００２９】
上述のように，半導体レーザ１００を高速変調動作させるためには，ｎ側電極（第３電極膜１９）とｐ側電極（第１電極膜１７および第２電極膜１８）との間の静電容量Ｃと抵抗Ｒをより小さくする必要がある。このうち，抵抗Ｒの低減については，ｐ側電極を構成する第２電極膜１８のパッド部１８−１およびライン部１８−３をそれぞれ，第２絶縁膜１６との接触面積が広くなるように形成することが好ましい。
【００３０】
ところが，第２絶縁膜１６と接するパッド部１８−１の底面が広くなると，静電容量Ｃが大きくなってしまう。第２絶縁膜１６と接するライン部１８−３の底面が広くなった場合も同様である。ただし，ライン部１８−３に関しては，その下方に誘電率が小さいポリイミド１５が存在するため，その底面積が拡大しても，静電容量Ｃの増加は抑制される。
【００３１】
一方，パッド部１８−１は，ワイヤボンディングの作業性や素子の電気的特性を考慮して，ポリイミド１５が位置する第２領域よりも外側の第３領域に配置されている。したがって，従来の構造であれば，抵抗Ｒの低減を目的としてパッド部１８−１の底面積を拡大させた場合，静電容量Ｃの増加は避けられなかった。
【００３２】
この点，本実施の形態にかかる半導体レーザ１００においては，パッド部１８−１の下方にｉ型ＩｎＰ層１１が配されている。このｉ型ＩｎＰ層１１は，誘電率が小さく，パッド部１８−１と第３電極膜１９との間の静電容量の低減に寄与する。しかも，ｉ型ＩｎＰ層１１が介在することによって，パッド部１８−１と第３電極膜１９の間隔が拡がり，パッド部１８−１と第３電極膜１９との間の静電容量がより一層低減する。以上のように，半導体レーザ１００によれば，抵抗Ｒの低減と静電容量Ｃの低減が両立し，結果的に高速変調動作が可能となる。
【００３３】
次に半導体レーザ１００の製造方法を図２〜図１６を用いて詳細に説明する。
【００３４】
［工程１（図２）］ｎ型ＩｎＰ基板１の上に，活性層２およびｐ型ＩｎＰ層３を，結晶成長法を用いて順次形成する。活性層２は，例えば，ＩｎＧａＡｓとＩｎＧａＡｓＰから成る多重量子井戸（ＭＱＷ）構造を有している。図２に示したように，ｎ型ＩｎＰ基板１の上に直接活性層２を形成した場合には，半導体レーザ１００は，ファブリ・ペロー（ＦＰ：Ｆａｂｒｙ−Ｐｅｒｏｔ）型となる。これに対して，活性層２の下方または上方に回折格子（図示せず）を備えると，半導体レーザ１００は，分布帰還（ＤＦＢ：ＤｉｓｔｒｉｂｕｔｅｄＦｅｅｄＢａｃｋ）型となる。
【００３５】
［工程２（図３）］
ｐ型ＩｎＰ層３の上に絶縁膜（ＳｉＯ_２膜）を形成する。この絶縁膜に対してフォトリソグラフィおよびエッチングを施し，マスク４を形成する。マスク４の幅は，２〜５μｍとする。
【００３６】
［工程３（図４）］
マスク４に覆われていない範囲のｐ型ＩｎＰ層３および活性層２をエッチング除去し，さらにｎ型ＩｎＰ基板１を所定の深さまでエッチング除去する。これによって，ｎ型ＩｎＰ基板１，活性層２，およびｐ型ＩｎＰ層３から成るメサストライプ部が形成される。図４には，３つのメサストライプ部が示されている。各メサストライプ部が形成される範囲が「活性領域」（第１領域）となる。
【００３７】
［工程４（図５）］
各メサストライプ部の側壁をエッチングする。この結果，マスク４の下にひさし部Ａが現れる。
【００３８】
［工程５（図６）］
ｐ型ＩｎＰ層６，ｎ型ＩｎＰ層７，およびｐ型ＩｎＰ層８を順次成長させる。これら３つの層は，活性層２に電流を閉じ込める電流ブロック部として機能する。
【００３９】
［工程６（図７）］
マスク４をエッチング除去する。
【００４０】
［工程７（図８）］
ｐ型ＩｎＰ層（クラッド層）９，ｐ型ＩｎＧａＡｓ層（コンタクト層）１０，およびｉ型ＩｎＰ層１１を順次，結晶成長させる。
【００４１】
ｉ型ＩｎＰ層１１を構成するＩｎＰ結晶は，不純物をドープせずに成長させて得られるものであり，電気的特性上，真性半導体に分類される。ｉ型ＩｎＰ層１１の厚さは，０．０５〜３μｍの範囲で調整される。
【００４２】
［工程８（図９）］
ｉ型ＩｎＰ層１１の上に絶縁膜（ＳｉＯ_２膜）を形成する。この絶縁膜に対してフォトリソグラフィおよびエッチングを施し，マスク１２を形成する。なお，説明の簡略化のため，図９以降には一のメサストライプ部とその周辺部のみを示す。
【００４３】
［工程９（図１０）］
マスク１２に覆われていない範囲のｉ型ＩｎＰ層１１をエッチング除去する。これによって，ｐ型ＩｎＰ層１０の上面が一部露出する。
【００４４】
［工程１０（図１１）］
マスク１２をエッチング除去する。ｉ型ＩｎＰ層１１の上面および工程９において露出したｐ型ＩｎＰ層１０の表面に絶縁膜（ＳｉＯ_２膜）を形成する。この絶縁膜に対してフォトリソグラフィおよびエッチングを施し，マスク１３を形成する。なお，ここではマスク１２を除去せずに，マスク１２の上にマスク１３を形成し，後の工程でマスク１２とマスク１３を一括して除去してもよい。
【００４５】
マスク１３に覆われていない範囲のｐ型ＩｎＧａＡｓ層１０，ｐ型ＩｎＰ層９，ｐ型ＩｎＰ層８，ｎ型ＩｎＰ層７，およびｐ型ＩｎＰ層６を選択的にエッチング除去し，さらにｎ型ＩｎＰ基板１を所定の深さまでエッチング除去する。これによって，活性領域の両側に二つの溝Ｂ１，Ｂ２が形成される。なお，二つの溝Ｂ１，Ｂ２を有する半導体レーザ１００の構造は，ダブルチャネルと称される。
【００４６】
［工程１１（図１２）］
マスク１３をエッチング除去し，溝Ｂ１，Ｂ２の内壁を含む全面に第１絶縁膜（ＳｉＯ_２膜）１４を形成する。
【００４７】
［工程１２（図１３）］
溝Ｂ１，Ｂ２に対してポリイミド１５を充填する。ポリイミド１５によって埋められた溝Ｂ１，Ｂ２は，一の活性領域（第１領域）を，周辺領域（第３領域）および他の活性領域から電気的に分離する役割を果たす。すなわち，溝Ｂ１および溝Ｂ２が形成される範囲が「素子分離領域」（第２領域）となる。
【００４８】
［工程１３（図１４）］
活性領域からポリイミド１５および第１絶縁膜１４をエッチング除去する。
【００４９】
［工程１４（図１５）］
全面に第２絶縁膜１６を形成する。この第２絶縁膜１６の材料として，ポリイミド１５との密着性が良好なＳｉＮ_２を採用する。
【００５０】
［工程１５（図１６，図１）］
活性領域に位置する第２絶縁膜１６をエッチング除去する。これによって，第２絶縁膜１６にストライプ状の窓が開き，ｐ型ＩｎＧａＡｓ層１０の上面が一部露出する。
【００５１】
第２絶縁膜１６を除去することによってできた窓部に第１電極膜（Ａｕ／Ｚｎ膜）１７を蒸着法を用いて形成する。さらに，第２電極膜（Ａｕ膜）１８を蒸着法を用いて形成する。この第２電極膜１８は，図１に示すように，ワイヤがボンディングされるパッド部１８−１，活性領域を覆う活性領域電極部１８−２，および両者を電気的に接続するライン部１８−３から構成されている。パッド部１８−１は，周辺領域（第３領域）に属している。
【００５２】
ｎ型ＩｎＰ基板１の裏面に第３電極膜（Ａｕ／Ｇｅ／Ｎｉ膜）１９を蒸着法を用いて形成する。
【００５３】
以上の工程を経て形成された素子を，高速変調動作に適した形態でモジュール化する。この結果，半導体レーザ１００が完成する。
【００５４】
本実施の形態にかかる半導体レーザ１００の製造方法によれば，第３領域において，パッド部１８−１と第３電極膜１９との間に誘電率の小さい真性半導体から成るｉ型ＩｎＰ層１１が形成される。また，このｉ型ＩｎＰ層１１の存在によってパッド部１８−１と第３電極膜１９の間隔が拡がる。この結果，パッド部１８−１と第３電極膜１９との間の静電容量が小さい半導体レーザ１００が製造されることになる。この半導体レーザ１００によれば，抵抗Ｒの低減と静電容量Ｃの低減が両立し，結果的に高速変調動作が可能となる。
【００５５】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５６】
工程９（図１０）において，マスク１２に覆われていない範囲のｉ型ＩｎＰ層１１をエッチング除去する際，エッチング液としてＨＢｒ（臭化水素）を用いると，残ったｉ型ＩｎＰ層１１は，図１７に示すように，順メサ形状となる。ｉ型ＩｎＰ層１１が順メサ形状を有することによって，以下の効果が得られる。
【００５７】
工程１１（図１２）において，ｉ型ＩｎＰ層１１の側壁へ第１絶縁膜１４が確実に蒸着される。第１絶縁膜１４が付着していない箇所が発生するいわゆる「段切れ」が防止され，半導体レーザ１００の製造歩留まりの向上が図られる。
【００５８】
半導体レーザ１００を，パッド部１８−１を下側になるように（ジャンクションダウンで）モジュール化する場合には，ｉ型ＩｎＰ層１１は，活性領域を支持する役割をも果たすことになる。ｉ型ＩｎＰ層１１が順メサ状に形成されると，活性領域を支持する力が向上する。この結果，例えばレーザ光の光軸調整が容易となる。
【００５９】
なお，ＨＢｒ（臭化水素）に代えて，塩酸と燐酸の混合液（ＨＣＬ：Ｈ_３ＰＯ_４＝３：１）をエッチング液として採用した場合も，ｉ型ＩｎＰ層１１は，順メサ形状にエッチングされる。
【００６０】
ｎ型ＩｎＰ基板１を有する半導体レーザ１００を例に，本発明の実施の形態を説明したが，ｎ型ＩｎＰ基板１に代えて，ｐ型半導体基板またはＧａＡｓ基板を採用しても同様の効果が得られる。
【００６１】
本発明の実施の形態にかかる半導体レーザ１００は，ＢＨ構造（ＢｕｒｉｅｄＨｅｔｅｒｏ−ｓｔｒｕｃｔｕｒｅ）を有しているが，リッジ導波路構造に対しても，本発明は適用可能である。
【００６２】
【発明の効果】
以上説明したように，本発明にかかる光半導体素子および光半導体素子の製造方法によれば，上部電極膜と下部電極膜との間の静電容量を低減させることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体レーザの構造を示す断面斜視図である。
【図２】図１の半導体レーザの製造工程（１）を示す断面図である。
【図３】図１の半導体レーザの製造工程（２）を示す断面図である。
【図４】図１の半導体レーザの製造工程（３）を示す断面図である。
【図５】図１の半導体レーザの製造工程（４）を示す断面図である。
【図６】図１の半導体レーザの製造工程（５）を示す断面図である。
【図７】図１の半導体レーザの製造工程（６）を示す断面図である。
【図８】図１の半導体レーザの製造工程（７）を示す断面図である。
【図９】図１の半導体レーザの製造工程（８）を示す断面図である。
【図１０】図１の半導体レーザの製造工程（９）を示す断面図である。
【図１１】図１の半導体レーザの製造工程（１０）を示す断面図である。
【図１２】図１の半導体レーザの製造工程（１１）を示す断面図である。
【図１３】図１の半導体レーザの製造工程（１２）を示す断面図である。
【図１４】図１の半導体レーザの製造工程（１３）を示す断面図である。
【図１５】図１の半導体レーザの製造工程（１４）を示す断面図である。
【図１６】図１の半導体レーザの製造工程（１５）を示す断面図である。
【図１７】図１の半導体レーザの製造工程（９）において，他の方法を適用した場合の半導体レーザの断面図である。
【符号の説明】
１：ｎ型ＩｎＰ基板
２：活性層
３：ｐ型ＩｎＰ層
６：ｐ型ＩｎＰ層
７：ｎ型ＩｎＰ層
８：ｐ型ＩｎＰ層
９：ｐ型ＩｎＰ層
１０：ｐ型ＩｎＧａＡｓ層
１１：ｉ型ＩｎＰ層
１４：第１絶縁膜
１５：ポリイミド
１６：第２絶縁膜
１７：第１電極膜
１８：第２電極膜
１８−１：パッド部
１９：第３電極膜
１００：半導体レーザ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an optical semiconductor device and a method for manufacturing an optical semiconductor device.
[0002]
[Prior art]
In recent years, there has been an increasing demand for large-capacity optical communication for transmitting various kinds of information such as voice, text, and video faster and in large amounts. Research and development of a semiconductor laser capable of high-speed modulation has been promoted as a light source for this large-capacity optical communication.
[0003]
Patent Document 1 listed below discloses a semiconductor laser having a so-called “buried structure”.
[0004]
[Patent Document 1]
JP-A-5-121722
By embedding the active layer in the InP layer, the oscillation threshold current of the semiconductor laser can be reduced and the transverse single mode can be stabilized.
[0006]
When an electric signal is input to the semiconductor laser and the semiconductor laser is modulated, the frequency band of the input electric signal is limited by f _{3 dB} = 1 / (2πCR). Here, C and R are the capacitance and resistance between the p-side electrode and the n-side electrode of the semiconductor laser, respectively. As is apparent from this equation, the capacitance C and the resistance R must be reduced in order to speed up the modulation operation of the semiconductor laser.
[0007]
Patent Document 1 describes a semiconductor laser manufacturing process in which an InP layer surrounding an active layer is deeply etched and polyimide is embedded therein. With this polyimide, the capacitance C of the semiconductor laser can be reduced.
[0008]
[Problems to be solved by the invention]
In general, in a semiconductor laser, a pad electrode for inputting an electric signal is formed based on a region where an active layer is formed (hereinafter referred to as an “active region”) and a region filled with polyimide (hereinafter referred to as an “element”). (Referred to as “separation region”). The dielectric constant of polyimide is smaller than the dielectric constant of InP, and arranging the polyimide layer under the pad electrode is considered to be an effective measure for reducing the capacitance C of the semiconductor laser. However, polyimide has a high viscosity, and when a pad electrode is formed at a position separated from the active layer by, for example, several hundreds of μm, it is difficult to expand an element isolation region made of polyimide below the pad electrode. Therefore, it is difficult to reduce the capacitance generated between the pad electrode and the lower electrode on the back side of the substrate.
[0009]
When the resistance R of the semiconductor laser is reduced for the purpose of a high-speed modulation operation, it is necessary to increase the contact area between the pad electrode and the semiconductor and to reduce the contact resistance generated between them. However, when the area of the pad electrode increases, the capacitance C of the semiconductor laser necessarily increases. Moreover, in this case, the area under the pad electrode is also widened, so that it becomes more difficult to reduce the capacitance C of the semiconductor laser by spreading polyimide all over the area under the pad electrode.
[0010]
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide a new and improved capacitor and resistance that can be reduced regardless of the position and size of an electrode. An object of the present invention is to provide an optical semiconductor device and a method for manufacturing the optical semiconductor device.
[0011]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided an optical semiconductor device having a first region, a third region, and a second region sandwiched between the first region and the third region. You. The optical semiconductor device includes a lower electrode extending to the first, second, and third regions, an active layer on the lower electrode belonging to the first region, and an active layer on the active layer belonging to the first region. An upper electrode, an isolation portion belonging to the second region, an intrinsic semiconductor layer on the lower electrode belonging to the third region, and an electrode pad on the intrinsic semiconductor layer belonging to the third region and electrically connected to the upper electrode. It is characterized by having. Since the intrinsic semiconductor has a small dielectric constant, the capacitance between the electrode pad and the lower electrode is reduced. In addition, the interposition of the intrinsic semiconductor layer increases the distance between the electrode pad and the lower electrode, so that the capacitance between the electrode pad and the lower electrode is further reduced.
[0012]
InP is employed as an intrinsic semiconductor constituting the intrinsic semiconductor layer. However, other than this, it is possible to select a material having a small dielectric constant that is applicable to a general optical semiconductor device manufacturing process.
[0013]
According to a second aspect of the present invention, a step of forming an active layer on a semiconductor substrate having a first region, a third region, and a second region sandwiched between the first region and the third region; Forming an intrinsic semiconductor layer extending to the region, the second region, and the third region; selectively removing the intrinsic semiconductor layer so as to remain only in the third region; Forming a portion, forming an upper electrode in a first region, and forming an electrode pad electrically connected to the upper electrode in a third region. Is provided.
[0014]
According to this manufacturing method, the intrinsic semiconductor layer having a small dielectric constant is located between the electrode pad and the lower electrode in the third region. As a result, the capacitance between the electrode pad and the lower electrode is reduced.
[0015]
When the optical semiconductor device is modularized, the third region including the intrinsic semiconductor layer may play a role of supporting the first region including the active layer, depending on the form. According to the present invention, the intrinsic semiconductor layer belonging to the third region has a trapezoid shape whose bottom surface is wider than the top surface with respect to the substrate. Thus, the third region can stably support the first region. If the intrinsic semiconductor layer is trapezoidal, the side wall surface is not perpendicular to the semiconductor substrate but has a predetermined inclination. For example, when a film covering the upper surface and the side wall surface of the intrinsic semiconductor layer is formed, the film is prevented from being discontinuous between the upper surface and the side wall surface. Further, the film can be surely grown on the side wall surface.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of an optical semiconductor device and a method for manufacturing the optical semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. In the following description and the accompanying drawings, elements having substantially the same functions and configurations are denoted by the same reference numerals, and redundant description is omitted.
[0017]
FIG. 1 shows a structure of a semiconductor laser 100 according to an embodiment of the present invention. The semiconductor laser 100 has a first region, a third region, and a second region sandwiched between the first region and the third region.
[0018]
The first region is composed of an n-type InP substrate (semiconductor substrate) 1, an active layer 2, and a p-type InP layer (cladding layer) 3, and has a mesa-shaped (trapezoidal) longitudinal section and is long in the depth direction. A stripe portion (hereinafter, referred to as a “mesa stripe portion”) is formed. The active layer 2 is sandwiched between the n-type InP substrate 1 and the p-type InP layer 3 from above and below in the mesa stripe portion.
[0019]
On both sides of the mesa stripe portion, a current block portion including a p-type InP layer 6, an n-type InP layer 7, and a p-type InP layer 8 is formed, and the mesa stripe portion is embedded in the current block portion. It becomes. The current is confined in the active layer 2 by the current block.
[0020]
A p-type InP layer (cladding layer) 9 is formed on the mesa stripe portion and the current block portions on both sides thereof. Further, a p-type InGaAs layer (contact layer) 10 and a first electrode film 17 (Au / Zn film) 17 are formed on the p-type InP layer 9.
[0021]
In each of the second regions located on both sides of the first region, a groove reaching the n-type InP substrate 1 from above the semiconductor laser 100 is provided. The inner wall of each groove is covered with a first insulating film (SiO ₂ film) 14, and the inside thereof is filled with polyimide 15. The first insulating film 14 and the polyimide 15 function as a separating portion for electrically separating the first region and the third region.
[0022]
In the third region located outside the second region, similarly to the first region, the p-type InP layer 6, the n-type InP layer 7, the p-type InP layer 8, the p-type InP layer The layer 9 and the p-type InGaAs layer 10 are sequentially stacked. However, these layers were deposited when manufacturing the first region. This point will become clear from the description of the method of manufacturing the semiconductor laser 100 described later. The p-type InP layer 6, the n-type InP layer 7, the p-type InP layer 8, the p-type InP layer 9, and the p-type InGaAs layer 10 in the third region are not indispensable components for the operation of the semiconductor laser 100. It is also possible to replace with a layer of.
[0023]
In the third region, an i-type InP layer 11 is formed on the p-type InGaAs layer 10. The InP crystal constituting the i-type InP layer 11 is obtained by growing without doping impurities, and is classified as an intrinsic semiconductor in terms of electrical characteristics. The thickness of the i-type InP layer 11 is preferably in the range of 0.05 to 3 μm.
[0024]
The upper surface of the i-type InP layer 11 and the side wall on the second region side of the i-type InP layer 11 are covered with a first insulating film 14 that continues from the inner wall of the groove provided in the second region.
[0025]
The upper surfaces of the second region and the third region, that is, the upper surfaces of the first insulating film 14 and the polyimide 15 are covered with the second insulating film (SiN ₂ ) 16.
[0026]
A second electrode film (Au film) 18 is formed on the upper surface of the first electrode film 17 in the first region and on the upper surface of the second insulating film 16 in the second and third regions. As shown in FIG. 1, the second electrode film 18 electrically connects the pad portion (electrode pad) 18-1 to which a wire is bonded, the active region electrode portion 18-2 covering the active region, and both. It comprises a line section 18-3.
[0027]
On the back surface of the n-type InP substrate 1, a third electrode film (lower electrode, Au / Ge / Ni film) 19 covering the first region, the second region, and the third region is formed.
[0028]
When modulating the semiconductor laser 100, the n-side electrode (lower electrode, third electrode film 19) is grounded, and the n-side electrode (upper electrode, second electrode film 18) is connected to the pad 18-1 which is a part of the p-side electrode (upper electrode, second electrode film 18). On the other hand, a modulation signal is input. In order to obtain a predetermined light intensity ratio, the current value of the modulation signal is adjusted, for example, between 0 and 100 mA.
[0029]
As described above, in order to perform the high-speed modulation operation of the semiconductor laser 100, the electrostatic force between the n-side electrode (the third electrode film 19) and the p-side electrode (the first electrode film 17 and the second electrode film 18) is required. It is necessary to make the capacitance C and the resistance R smaller. Among them, the resistance R is reduced so that the pad area 18-1 and the line area 18-3 of the second electrode film 18 constituting the p-side electrode are each made to have a large contact area with the second insulating film 16. Preferably, it is formed.
[0030]
However, when the bottom surface of the pad portion 18-1 in contact with the second insulating film 16 is widened, the capacitance C increases. The same applies to the case where the bottom surface of the line portion 18-3 in contact with the second insulating film 16 is widened. However, regarding the line portion 18-3, since the polyimide 15 having a small dielectric constant exists below the line portion 18-3, the increase in the capacitance C is suppressed even if the bottom area is increased.
[0031]
On the other hand, the pad portion 18-1 is disposed in a third region outside the second region where the polyimide 15 is located in consideration of workability of wire bonding and electrical characteristics of the element. Therefore, in the conventional structure, when the bottom area of the pad portion 18-1 is increased for the purpose of reducing the resistance R, an increase in the capacitance C cannot be avoided.
[0032]
In this regard, in the semiconductor laser 100 according to the present embodiment, the i-type InP layer 11 is provided below the pad portion 18-1. The i-type InP layer 11 has a small dielectric constant and contributes to a reduction in capacitance between the pad portion 18-1 and the third electrode film 19. In addition, the interposition of the i-type InP layer 11 increases the distance between the pad portion 18-1 and the third electrode film 19, and further increases the capacitance between the pad portion 18-1 and the third electrode film 19. Reduce. As described above, according to the semiconductor laser 100, the reduction of the resistance R and the reduction of the capacitance C are compatible, and as a result, a high-speed modulation operation can be performed.
[0033]
Next, a method for manufacturing the semiconductor laser 100 will be described in detail with reference to FIGS.
[0034]
[Step 1 (FIG. 2)] An active layer 2 and a p-type InP layer 3 are sequentially formed on an n-type InP substrate 1 by using a crystal growth method. The active layer 2 has, for example, a multiple quantum well (MQW) structure made of InGaAs and InGaAsP. As shown in FIG. 2, when the active layer 2 is formed directly on the n-type InP substrate 1, the semiconductor laser 100 is of a Fabry-Perot (FP) type. On the other hand, when a diffraction grating (not shown) is provided below or above the active layer 2, the semiconductor laser 100 is of a distributed feedback (DFB) type.
[0035]
[Step 2 (FIG. 3)]
An insulating film (SiO ₂ film) is formed on the p-type InP layer 3. Photolithography and etching are performed on this insulating film to form a mask 4. The width of the mask 4 is 2 to 5 μm.
[0036]
[Step 3 (FIG. 4)]
The p-type InP layer 3 and the active layer 2 that are not covered by the mask 4 are removed by etching, and the n-type InP substrate 1 is further removed by etching to a predetermined depth. Thus, a mesa stripe portion including the n-type InP substrate 1, the active layer 2, and the p-type InP layer 3 is formed. FIG. 4 shows three mesa stripe portions. The range in which each mesa stripe portion is formed is an “active region” (first region).
[0037]
[Step 4 (FIG. 5)]
The sidewall of each mesa stripe is etched. As a result, an eaves portion A appears under the mask 4.
[0038]
[Step 5 (FIG. 6)]
A p-type InP layer 6, an n-type InP layer 7, and a p-type InP layer 8 are sequentially grown. These three layers function as a current block unit for confining current in the active layer 2.
[0039]
[Step 6 (FIG. 7)]
The mask 4 is removed by etching.
[0040]
[Step 7 (FIG. 8)]
A p-type InP layer (cladding layer) 9, a p-type InGaAs layer (contact layer) 10, and an i-type InP layer 11 are sequentially grown in crystal.
[0041]
The InP crystal constituting the i-type InP layer 11 is obtained by growing without doping impurities, and is classified as an intrinsic semiconductor in terms of electrical characteristics. The thickness of the i-type InP layer 11 is adjusted in the range of 0.05 to 3 μm.
[0042]
[Step 8 (FIG. 9)]
An insulating film (SiO ₂ film) is formed on the i-type InP layer 11. Photolithography and etching are performed on the insulating film to form a mask 12. For simplification of description, only one mesa stripe portion and its peripheral portion are shown in FIG.
[0043]
[Step 9 (FIG. 10)]
The i-type InP layer 11 that is not covered by the mask 12 is removed by etching. As a result, the upper surface of the p-type InP layer 10 is partially exposed.
[0044]
[Step 10 (FIG. 11)]
The mask 12 is removed by etching. An insulating film (SiO ₂ film) is formed on the upper surface of the i-type InP layer 11 and the surface of the p-type InP layer 10 exposed in the step 9. Photolithography and etching are performed on the insulating film to form a mask 13. Here, the mask 13 may be formed on the mask 12 without removing the mask 12, and the mask 12 and the mask 13 may be collectively removed in a later step.
[0045]
The p-type InGaAs layer 10, the p-type InP layer 9, the p-type InP layer 8, the n-type InP layer 7, and the p-type InP layer 6, which are not covered by the mask 13, are selectively etched away, and the n-type The InP substrate 1 is removed by etching to a predetermined depth. As a result, two grooves B1 and B2 are formed on both sides of the active region. The structure of the semiconductor laser 100 having the two grooves B1 and B2 is called a double channel.
[0046]
[Step 11 (FIG. 12)]
The mask 13 is removed by etching, and a first insulating film (SiO ₂ film) 14 is formed on the entire surface including the inner walls of the grooves B1 and B2.
[0047]
[Step 12 (FIG. 13)]
The grooves B1 and B2 are filled with polyimide 15. The grooves B1 and B2 filled with the polyimide 15 serve to electrically isolate one active region (first region) from the peripheral region (third region) and other active regions. That is, the range in which the groove B1 and the groove B2 are formed is the “element isolation region” (second region).
[0048]
[Step 13 (FIG. 14)]
The polyimide 15 and the first insulating film 14 are removed by etching from the active region.
[0049]
[Step 14 (FIG. 15)]
A second insulating film 16 is formed on the entire surface. As the material of the second insulating film 16, SiN ₂ having good adhesion to the polyimide 15 is employed.
[0050]
[Step 15 (FIGS. 16 and 1)]
The second insulating film 16 located in the active region is removed by etching. As a result, a striped window is opened in the second insulating film 16, and the upper surface of the p-type InGaAs layer 10 is partially exposed.
[0051]
A first electrode film (Au / Zn film) 17 is formed on the window formed by removing the second insulating film 16 by using an evaporation method. Further, a second electrode film (Au film) 18 is formed using an evaporation method. As shown in FIG. 1, the second electrode film 18 includes a pad portion 18-1 to which a wire is bonded, an active region electrode portion 18-2 covering an active region, and a line portion 18- electrically connecting the two. 3 is comprised. The pad section 18-1 belongs to the peripheral area (third area).
[0052]
A third electrode film (Au / Ge / Ni film) 19 is formed on the back surface of the n-type InP substrate 1 by using an evaporation method.
[0053]
The element formed through the above steps is modularized in a form suitable for a high-speed modulation operation. As a result, the semiconductor laser 100 is completed.
[0054]
According to the method of manufacturing the semiconductor laser 100 according to the present embodiment, in the third region, the i-type InP layer 11 made of an intrinsic semiconductor having a low dielectric constant is provided between the pad portion 18-1 and the third electrode film 19. It is formed. Further, the interval between the pad portion 18-1 and the third electrode film 19 is increased by the presence of the i-type InP layer 11. As a result, the semiconductor laser 100 having a small capacitance between the pad portion 18-1 and the third electrode film 19 is manufactured. According to the semiconductor laser 100, the reduction of the resistance R and the reduction of the capacitance C are compatible, and as a result, a high-speed modulation operation becomes possible.
[0055]
Although the preferred embodiments of the present invention have been described with reference to the accompanying drawings, the present invention is not limited to such embodiments. It is obvious that a person skilled in the art can conceive various changes or modifications within the scope of the technical idea described in the claims, and those changes naturally fall within the technical scope of the present invention. It is understood to belong.
[0056]
In step 9 (FIG. 10), when HBr (hydrogen bromide) is used as an etchant when the i-type InP layer 11 in the area not covered by the mask 12 is removed by etching, the remaining i-type InP layer 11 becomes As shown in FIG. 17, it has a regular mesa shape. When the i-type InP layer 11 has a forward mesa shape, the following effects can be obtained.
[0057]
In step 11 (FIG. 12), the first insulating film 14 is securely deposited on the side wall of the i-type InP layer 11. A so-called “step break” in which a portion where the first insulating film 14 is not attached is prevented, and the manufacturing yield of the semiconductor laser 100 is improved.
[0058]
When the semiconductor laser 100 is modularized (junction down) so that the pad portion 18-1 is on the lower side, the i-type InP layer 11 also plays a role of supporting the active region. When the i-type InP layer 11 is formed in a normal mesa shape, the force for supporting the active region is improved. As a result, for example, the optical axis of the laser beam can be easily adjusted.
[0059]
Note that the i-type InP layer 11 also has a regular mesa shape when a mixture of hydrochloric acid and phosphoric acid (HCL: H ₃ PO ₄ = 3: 1) is used as an etching solution instead of HBr (hydrogen bromide). Etched.
[0060]
Although the embodiment of the present invention has been described by taking the semiconductor laser 100 having the n-type InP substrate 1 as an example, the same effect can be obtained by employing a p-type semiconductor substrate or a GaAs substrate instead of the n-type InP substrate 1. can get.
[0061]
Although the semiconductor laser 100 according to the embodiment of the present invention has a BH structure (Buried Hetero-structure), the present invention is also applicable to a ridge waveguide structure.
[0062]
【The invention's effect】
As described above, according to the optical semiconductor device and the method for manufacturing the optical semiconductor device according to the present invention, it is possible to reduce the capacitance between the upper electrode film and the lower electrode film.
[Brief description of the drawings]
FIG. 1 is a sectional perspective view showing a structure of a semiconductor laser according to an embodiment of the present invention.
FIG. 2 is a sectional view showing a manufacturing step (1) of the semiconductor laser of FIG. 1;
FIG. 3 is a sectional view showing a manufacturing step (2) of the semiconductor laser of FIG. 1;
FIG. 4 is a sectional view showing a step (3) of manufacturing the semiconductor laser of FIG. 1;
FIG. 5 is a sectional view showing a manufacturing step (4) of the semiconductor laser of FIG. 1;
FIG. 6 is a sectional view showing a manufacturing step (5) of the semiconductor laser of FIG. 1;
FIG. 7 is a sectional view showing a manufacturing step (6) of the semiconductor laser of FIG. 1;
FIG. 8 is a sectional view showing a manufacturing step (7) of the semiconductor laser of FIG. 1;
FIG. 9 is a sectional view showing a manufacturing step (8) of the semiconductor laser of FIG. 1;
FIG. 10 is a sectional view showing a manufacturing step (9) of the semiconductor laser of FIG. 1;
FIG. 11 is a sectional view showing a manufacturing step (10) of the semiconductor laser of FIG. 1;
FIG. 12 is a sectional view showing a manufacturing step (11) of the semiconductor laser of FIG. 1;
FIG. 13 is a cross-sectional view showing a manufacturing step (12) of the semiconductor laser of FIG. 1;
FIG. 14 is a cross-sectional view showing a manufacturing step (13) of the semiconductor laser of FIG. 1;
FIG. 15 is a sectional view showing a step (14) for manufacturing the semiconductor laser of FIG. 1;
FIG. 16 is a cross-sectional view showing a manufacturing step (15) of the semiconductor laser of FIG. 1;
FIG. 17 is a cross-sectional view of the semiconductor laser in a case where another method is applied in the manufacturing process (9) of the semiconductor laser of FIG. 1;
[Explanation of symbols]
1: n-type InP substrate 2: active layer 3: p-type InP layer 6: p-type InP layer 7: n-type InP layer 8: p-type InP layer 9: p-type InP layer 10: p-type InGaAs layer 11: i-type InP layer 14: first insulating film 15: polyimide 16: second insulating film 17: first electrode film 18: second electrode film 18-1: pad portion 19: third electrode film 100: semiconductor laser

Claims

第１領域，第３領域，前記第１領域と前記第３領域に挟まれた第２領域をそれぞれ有する光半導体素子であって，
前記第１領域，前記第２領域，前記第３領域に延在する下部電極と，
前記第１領域に属する，前記下部電極上の活性層と，
前記第１領域に属する，前記活性層上の上部電極と，
前記第２領域に属する分離部と，
前記第３領域に属する，前記下部電極上の真性半導体層と，
前記第３領域に属し，前記上部電極と電気的に接続された，前記真性半導体層上の電極パッドと，
を備えたことを特徴とする，光半導体素子。An optical semiconductor device having a first region, a third region, and a second region sandwiched between the first region and the third region,
A lower electrode extending to the first region, the second region, and the third region;
An active layer on the lower electrode belonging to the first region;
An upper electrode on the active layer belonging to the first region;
A separation unit belonging to the second area;
An intrinsic semiconductor layer on the lower electrode belonging to the third region;
An electrode pad on the intrinsic semiconductor layer that belongs to the third region and is electrically connected to the upper electrode;
An optical semiconductor device, comprising:

前記真性半導体層を構成する真性半導体は，ＩｎＰであることを特徴とする，請求項１に記載の光半導体素子。The optical semiconductor device according to claim 1, wherein the intrinsic semiconductor forming the intrinsic semiconductor layer is InP.

前記真性半導体層は，前記半導体基板を基準として底面が上面よりも広い台形状を有することを特徴とする，請求項１に記載の光半導体素子。The optical semiconductor device according to claim 1, wherein the intrinsic semiconductor layer has a trapezoidal shape having a bottom surface wider than an upper surface with respect to the semiconductor substrate.

前記分離部は，前記第１領域と前記第３領域を電気的に分離することを特徴とする，請求項１に記載の光半導体素子。The optical semiconductor device according to claim 1, wherein the separating unit electrically separates the first region and the third region.

前記活性層の上方または下方に回折格子を備えることを特徴とする，請求項１に記載の光半導体素子。2. The optical semiconductor device according to claim 1, wherein a diffraction grating is provided above or below the active layer.

第１領域，第３領域，前記第１領域と前記第３領域に挟まれた第２領域をそれぞれ有する半導体基板上に，活性層を形成する工程と，
前記第１領域，前記第２領域，前記第３領域に延在する真性半導体層を形成する工程と，
前記第３領域のみに残存するように，前記真性半導体層を選択的に除去する工程と，
前記第２領域に分離部を形成する工程と，
前記第１領域に上部電極を形成する工程と，
前記第３領域に，前記上部電極と電気的に接続された電極パッドを形成する工程と，
を有することを特徴とする，光半導体素子の製造方法。Forming an active layer on a semiconductor substrate having a first region, a third region, and a second region sandwiched between the first region and the third region;
Forming an intrinsic semiconductor layer extending to the first region, the second region, and the third region;
Selectively removing the intrinsic semiconductor layer so as to remain only in the third region;
Forming a separation portion in the second region;
Forming an upper electrode in the first region;
Forming an electrode pad electrically connected to the upper electrode in the third region;
A method for manufacturing an optical semiconductor device, comprising:

前記真性半導体層を構成する真性半導体は，ＩｎＰであることを特徴とする，請求項６に記載の光半導体素子の製造方法。7. The method of claim 6, wherein the intrinsic semiconductor forming the intrinsic semiconductor layer is InP.

前記第３領域のみに残存する前記真性半導体層は，前記半導体基板を基準として底面が上面よりも広い台形状を有することを特徴とする，請求項６に記載の光半導体素子の製造方法。7. The method according to claim 6, wherein the intrinsic semiconductor layer remaining only in the third region has a trapezoidal shape whose bottom surface is wider than its top surface with respect to the semiconductor substrate.

前記分離部は，前記第１領域と前記第３領域を電気的に分離することを特徴とする，請求項６に記載の光半導体素子の製造方法。7. The method according to claim 6, wherein the separating unit electrically separates the first region and the third region.

さらに，前記活性層の上方または下方に回折格子を形成する工程を有することを特徴とする，請求項６に記載の光半導体素子の製造方法。7. The method according to claim 6, further comprising the step of forming a diffraction grating above or below the active layer.

前記第３領域のみに残存するように，前記真性半導体層を選択的に除去する工程において，前記真性半導体層は，臭化水素によって選択的に除去されることを特徴とする，請求項６に記載の光半導体素子の製造方法。7. The method according to claim 6, wherein in the step of selectively removing the intrinsic semiconductor layer so as to remain only in the third region, the intrinsic semiconductor layer is selectively removed by hydrogen bromide. The manufacturing method of the optical semiconductor device described in the above.

前記第３領域のみに残存するように，前記真性半導体層を選択的に除去する工程において，前記真性半導体層は，塩酸と燐酸の混合液によって選択的に除去されることを特徴とする，請求項６に記載の光半導体素子の製造方法。In the step of selectively removing the intrinsic semiconductor layer so as to remain only in the third region, the intrinsic semiconductor layer is selectively removed with a mixed solution of hydrochloric acid and phosphoric acid. Item 7. The method for manufacturing an optical semiconductor device according to Item 6.