JP2004317928A - 液晶表示装置 - Google Patents
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Abstract
【課題】動画表示時に生じる動画像の動きボケ改善回路を追加して、簡単な回路構成で動画像の動きボケを軽減出来る液晶表示装置を提供する。
【解決手段】入力各フレームを4倍のレートで4回ずつ出力する周波数変換回路11と、前記2N回ずつ出力される各フレームを表示する液晶表示素子15とを有する液晶表示装置において、前記各変換フレームのうち一つ置きの各変換フレームの輝度レベルを、輝度制御回路14により一つ置きの残りの各変換フレームの輝度レベルよりも低いレベルに変換して液晶表示素子15に供給し、前記元の各フレーム切り替わり時に生じる動画像の動きボケを低減した。
【選択図】 図1
【解決手段】入力各フレームを4倍のレートで4回ずつ出力する周波数変換回路11と、前記2N回ずつ出力される各フレームを表示する液晶表示素子15とを有する液晶表示装置において、前記各変換フレームのうち一つ置きの各変換フレームの輝度レベルを、輝度制御回路14により一つ置きの残りの各変換フレームの輝度レベルよりも低いレベルに変換して液晶表示素子15に供給し、前記元の各フレーム切り替わり時に生じる動画像の動きボケを低減した。
【選択図】 図1
Description
【0001】
【産業上の利用分野】
本発明は、動画像を表示する液晶表示装置に係り、特に表示する動画像の動きボケを低減抑制した液晶表示装置に関する。
【0002】
【従来の技術】
画像表示装置としては、蛍光体の残光時間のみ発光し続けるCRT等により画像表示を行うインパルス型表示装置と、新たな書き込みがなされるまで前フレームの表示を保持し続ける液晶等により画像表示を行うホールド型表示装置とがある。
近年、後者のホールド型表示装置である液晶表示装置の低価格化が進み、コンピュータディスプレイや家庭用TVなどの表示デバイスとして一般的に利用されるようになってきた。
また、液晶プロジェクタを中心に高解像度化が進み、HDテレビジョンの数倍の解像度を有する超高精細液晶プロジェクタが出現している。
このような状況のもと、従来からのフィルムによる映写システムを超高精細液晶プロジェクタで実現しようとする動きがある。
この超高精細液晶プロジェクタにおいては24P(プログレッシブ)の入力映像データ(信号)を例えば4逓倍の96Pの出力映像データに変換し、これにより液晶表示素子を駆動することにより表示される映像のフリッカーを低減させている。
【0003】
図7にこの第1従来例の液晶表示装置70を示す。
同図に示すように液晶表示装置70は周波数変換回路71と液晶表示素子72とより構成される。
24P入力映像データは周波数変換回路71に入力されて例えば4逓倍され、96P出力映像データとして出力される。この96P出力映像データを液晶表示素子72に供給して映像を表示している。
この液晶表示装置70の動作を図8により説明する。
図7に示した第1従来例の液晶表示装置70において、入力映像データを周波数変換回路71で例えば4逓倍して、図8に示した24P入力映像データ(A,B,C,...)から96P出力映像データ(A0,A1,A2,A3,B0,B1,...)に変換して、液晶表示素子72に供給して表示する。
ここで、24P映像データAを、4逓倍したクロックで4回読み出して96P映像データA0,A1,A2,A3が表示される。A0,A1,A2,A3は同一の内容で、時間軸が数字の大きい方が遅いことを示す。
【0004】
なお、図8においては24P入力映像(A,B,C)フレームを図示しないメモリに書き込んで次のフレームで読み出しているので、4逓倍した96P出力映像の読み出しフレームは24P入力映像に対し1フレーム分遅れて表示される。
この場合、この液晶表示装置70で表示される動画像は、入力映像データの24P映像(A,B,C)フレームのAからBの切り替わりで前フレーム(A3)の残像と現フレーム(B0)とが干渉し合い、表示される動画像の動き部分がボケた動きボケとして観察され、表示品質が悪いと評価される。
【0005】
この動画像の動きボケを改善する液晶表示装置として、例えば特許文献1に記載のものがあり、これを第2従来例の液晶表示装置100として、図9乃至図11と共に以下に説明する。
図9に示す液晶パネル2分割表示の第2従来例の液晶表示装置100は、2分割表示の液晶パネルを構成する画素アレイ101a,101b、ゲート線駆動回路102、画像信号処理回路103、データ線駆動回路104a,104b、及びクロック生成回路105より構成される。
【0006】
液晶パネルの表示部分は、パネル中央で2つの画素アレイ101a,101bに分割されている。画素アレイ101aは、図10の画素アレイの構成図に示すように、240本のゲート線Y1〜Y240と第1のデータ線グループを構成する640本のデータ線X1〜X640(図示しない)を有し、これらの交点にマトリックス状に画素セルが配置されている。
一方、画素アレイ101bは、残りの240本のゲート線Y241〜Y480と第2のデータ線グループを構成する640本のデータ線X1〜X640(図示しない)を有し、これらの交点に画素セルが配置されている。
【0007】
ここで、第1のデータ線グループは、画素アレイ101a中の画素セルにデータを書き込み、第2のデータ線グループは、画素アレイ101b中の画素セルにデータを書き込むもので、それぞれのグループが640本のデータ線で構成されている。
ゲート線駆動回路102は、480本のゲート線Y1〜Y480のうちの所定ゲート線を選択するもので、このゲート線Y1〜Y480のうちの2本のゲート線を同時に選択するようになっている。
画像信号処理回路103は、外部から供給された画像情報を、液晶パネルが表示可能な信号に変換し、データ線駆動回路104a,104bに夫々供給する回路である。
【0008】
データ線駆動回路104a,104bは、各画素アレイ101a,101b毎に夫々設けられている。一方のデータ線駆動回路104aは、画像信号処理回路103より入力される画像表示情報に基づいて、画素アレイ101a中において選択されたゲート線に接続されている各画素セルを所定状態にする信号を供給する。
他方のデータ線駆動回路104bは、画素アレイ101b中の選択された各画素セルを、所定状態にする信号を供給する。
【0009】
クロック生成回路105は、ゲート線駆動回路102及びデータ線駆動回路104a,104bに生成した制御信号を供給することにより、これらの回路を制御する。
具体的には、1画像を表示する周期中の一期間において、液晶パネル上に画像を表示するために、画素アレイ101a,101b毎に1本のゲート線を選択するような制御信号をゲート線駆動回路102に供給する。
そして、画像を表示する画像信号を第1のデータ線グループ及び第2のデータ線グループに同時に供給するような制御信号をデータ線駆動回路104a,104bに夫々供給する。
【0010】
さらに、同一の1フレーム周期中の別期間において、画素アレイ101a,101b毎に一旦選択されたゲート線を再度選択するような制御信号をゲート線駆動回路102に供給する。
そして、所定電位を有し、画像信号とは異なる非画像信号を第1及び第2のデータ線グループに同時に供給するような制御信号をデータ線駆動回路104a,104bに供給する。
【0011】
上記の液晶表示装置は、1フレーム周期において、通常の画像信号に応じた画素セルへの書き込みの他に、さらに非画像信号に応じた書き込みを行っている。この非画像信号はブランキング画像を表示する信号である。
ブランキング画像とは画面全てが同一階調からなる画像であり、通常のフレーム毎の書き換えの間に、黒レベルの電圧を1回書き込むようにしている。
【0012】
図11は、ゲート線に関するタイミングチャートを示した図である。ゲート線Y1〜Y480は、タイミングを少しずらし、1フレーム周期中において、画像信号を画素セルに書き込むために順次立ち上げられる。480本すべてのゲート線を立ち上げて、画像信号を画素セルに書き込むことで1フレーム周期が終了する。
【0013】
このとき、画像信号書き込みのための立ち上げから1/2フレーム周期遅れて、ゲート線Yを再度立ち上げて、各画素セルに、データ線Xを介して、黒を表示する電位を供給する。これにより各画素セルは黒表示状態となる。
すなわち、各ゲート線Yは、1フレーム周期において、異なる期間で2回高レベルとなり、1回目の選択で画素セルは一定時間画像データを表示し、2回目の選択で画素セルは強制的に黒表示することで、ブランキングが達成される。
このように1フレーム期間において、画像表示と黒表示を行うことによって液晶表示装置において、特有に発生するフレーム動画像間の動きボケを低減出来る。
【0014】
【特許文献1】
特開平11‐109921号公報(第1‐3図)
【0015】
【発明が解決しようとする課題】
ところで、フィルム画像を表示する高精細液晶表示装置である第1従来例に第2従来例を組み合わせることにより動きボケを抑制出来る液晶表示装置を構成出来るが、次の問題がある。
動画像の動きボケを低減抑制出来る、2分割液晶パネルで表示する第2従来例の液晶表示装置100を作製するには、2分割液晶パネルから設計して、液晶パネルを作製し、これに動画像ボケ改善の関連回路を組み込む必要があり、この為液晶表示装置の構成が大変複雑になり、かなりコストアップになるという問題がある。
【0016】
そこで本発明は上記の問題点に着目してなされたものであり、簡単な構成の動きボケ改善回路を後から液晶表示装置に追加して、ホールド型液晶表示装置に特有の動画像の動きボケを低減抑制出来る液晶表示装置を提供することを目的とする。
【0017】
【課題を解決するための手段】
上記の問題点を解決するために、
本発明は、
入力される動画像信号の各フレームを4倍のレートで変換して4回ずつ出力すると共に、前記動画像信号の各フレームと同期して入来する入力同期信号を前記と同様に変換して出力する周波数変換回路11と、
前記出力された各変換フレームの動画像信号に対応した画像を表示する液晶表示素子15と
を有する液晶表示装置において、
前記入力同期信号と前記変換して出力された出力同期信号とが供給されて、前記各変換フレームの動画像信号に対応した輝度レベルを示す輝度レベル係数を出力する輝度制御回路14と、
前記各変換フレームの動画像信号と前記対応した輝度レベル係数とが供給されて、前記各変換フレームの動画像信号を前記輝度レベル係数に対応した輝度レベルに変換して前記液晶表示素子に出力する演算回路13とを有し、
前記出力する輝度レベル係数は、各変換フレームのうち一つ置きの変換フレームに対し、残りの変換フレームよりも小さくして出力するようにしたことを特徴とする液晶表示装置を提供するものである。
【0018】
【発明の実施の形態】
本発明の液晶表示装置の実施の形態につき、好ましい実施例により、以下に図と共に説明する。
<実施例>
図1は本発明の液晶表示装置の実施例に係るブロック構成図である。
図2は本発明の液晶表示装置に適用される周波数変換回路のブロック構成図である。
図3は本発明の液晶表示装置に適用される輝度制御回路のブロック構成図である。
図4は本実施例の液晶表示装置の入出力信号のタイミングチャートを示した図である。
図5は本実施例の液晶表示装置の周波数変換回路の入出力信号のタイミングチャートを示した図である。
図6は本実施例の液晶表示装置の輝度制御回路のタイミングチャートを示した図である。
【0019】
まず、液晶表示装置の構成について、図1乃至図3と共に説明する。
図1に示す本実施例に係る液晶表示装置1は、周波数変換回路(タイミングジェネレータ)11、演算回路13、輝度制御回路14、液晶表示素子15、及びCPU16より構成される。
前記周波数変換回路11は、図2に示すように、フレームメモリ(デュアルポート型メモリ)31,32、PLL(Phase Lock Loop)回路33、及び同期信号発生回路34より構成され、また、前記輝度制御回路14は、図3に示すように、係数テーブル51、フレームカウンタ52、及びセレクター53より構成されている。
【0020】
次に、本実施例の液晶表示装置の動作について説明する。
本実施例の周波数変換回路11について説明する。
周波数変換回路11は、外部より入力される入力同期信号(H‐SYNC,V‐SYNC)と、24P(プログレッシブ)入力映像データとが供給されて、前記入力同期信号と同期して後述する同期信号発生回路34で生成される所定周波数の書き込みクロックを4逓倍して読み出しクロックを生成出力する。
この周波数変換回路11は、同時に前記入力同期信号を前記読み出しクロックにより4逓倍して出力同期信号(水平同期信号(HD)、垂直同期信号(VD))を生成出力すると共に、前記入力映像データをこの出力同期信号に同期させて前記入力映像データに対して4倍のレートの出力映像データを生成出力する。
【0021】
図2に示すフレームメモリ(デュアルポート型メモリ)31,32には、夫々前記入力映像データ、前記書き込みクロック、及び後述するPLL回路33よりの前記読み出しクロックが供給されて、前記入力映像データに対して4倍のレートの変換フレームを有する出力映像データを生成している。
【0022】
このフレームメモリ31には、入力映像データ(例えばA,B,C,...)のうち奇数フレームの入力データA,Cを、フレームメモリ32には偶数フレームの入力データBを交互に書き込む。
そして次のフレームで4倍のレートで4回読み出すので、出力映像データ(例えばA0,A1,A2,A3,B0,B1,...)は図4に示すように入力映像データ(A,B,C,...)の各フレームに対して夫々1フレーム分遅れて表示される。
【0023】
また、PLL回路33は、入力同期信号に同期して前記同期信号発生回路34で生成される所定周波数の書き込みクロックが供給されて、その書き込みクロックを4逓倍した読み出しクロックを生成出力する。
更に、同期信号発生回路34は、入力同期信号(H‐SYNC,V‐SYNC)、及び読み出しクロックが供給されて、その入力同期信号に対して4倍のレートの出力同期信号(HD,VD)を生成する。
【0024】
この同期信号発生回路34は、供給される前記読み出しクロックに同期してカウントする図示せぬ同期カウンタを有し、図5のタイミングチャートに示すように入力同期信号(V−SYNC)の同期部分終了を検出するか、カウント値が出力映像データの4変換フレーム分に達すると図示せぬ同期カウンタのカウント値をクリアする。
【0025】
こうすることにより、同期信号発生回路34は、PLL回路33で書き込みクロックを4逓倍した場合、図5に示したように、前記入力同期信号(H‐SYNC,V‐SYNC)の4倍のレートの前記出力同期信号(HD,VD)を生成出力する。
【0026】
次に、本実施例の輝度制御回路14について説明する。
輝度制御回路14は、入力同期信号(V‐SYNC)と周波数変換回路11で入力同期信号の4倍のレートで変換された出力同期信号(VD)と前記読み出しクロックとが供給されて、演算回路13へ周波数変換回路11出力の4個の出力映像データの各輝度レベルを制御する、その輝度レベル値を示す4個分の輝度レベル係数データ(輝度レベル係数100%,50%,100%,50%を示す係数データ)を送出するものである。
【0027】
この輝度レベル係数は、各フレーム毎に異なり、一つ置きのフレームの動画像信号の輝度レベル係数はそのまま100%とし、残りのフレームの動画像信号の輝度レベル係数は、観察者によりその残りのフレームの動画像の動きの視認度が輝度レベル100%のフレームに対して下がり、動きボケが低減されるようにするために、その輝度レベル係数は例えば50%とする。
【0028】
図3に示す係数テーブル51は、上記周波数変換回路11により4倍される出力フレーム4個分に対応した各輝度レベル係数データ(輝度レベル係数100%,50%,100%,50%)を、CPU16より供給される制御信号に基づいて生成して記憶しておく。
【0029】
また、フレームカウンタ52は、上記周波数変換回路11内のPLL回路33により4逓倍された読み出しクロック、出力同期信号(VD)、及び入力同期信号(V‐SYNC)が供給されて、入力同期信号及び4倍レートで変換された各出力同期信号(VD)に同期したカウント値(0,1,2,3)を後述するセレクター53に夫々出力する。
【0030】
このフレームカウンタ52は、前記PLL回路33で4逓倍された読み出しクロックに同期してカウントする同期カウンタである。
このフレームカウンタ52は、図6のタイミングチャートに示したように、周波数変換回路11でフレームレート変換された後の出力同期信号(VD)により、フレームカウント値が0〜3とカウントアップされ、そしてフレームレート変換前の入力同期信号(V‐SYNC)によってカウント値が0にリセットされる。出力同期信号(VD)を直接にカウントする回路形式にすれば、読み出しクロックはなくてもよい。
【0031】
また、セレクター53は、前記係数テーブル51の4個分の輝度レベル係数が夫々供給されて、前記フレームカウンタ52のカウント値(0〜3)を元に、係数テーブル51の4個の輝度レベル係数データ(係数1〜4)をカウント値に対応して、カウント値0に対応し係数データの係数1(輝度レベル係数100%)を、カウント値1に対応し係数データの係数2(輝度レベル係数50%)を、・・・というように各輝度レベル係数データを夫々選択し出力する。
【0032】
なお、前記係数テーブル51は、逓倍される出力フレーム4個分の輝度レベル係数データを記憶しておけるように図示せぬレジスタにより構成され、逓倍数に等しい4個分の記憶領域を有している。
このレジスタは、外部に設けたCPU16からの読み書き制御信号により読み書きが可能であり、必要に応じ輝度レベル係数データを書き込み設定出来るよう構成されている。
【0033】
次に、本実施例の演算回路13について説明する。
演算回路13には、前記周波数変換回路11より出力される変換された各変換フレームの出力映像データと、前記輝度制御回路14より出力される前記変換された各変換フレームの輝度レベル係数(係数データ)とが供給される。
【0034】
これらの2信号を受けて、この演算回路13は、前記各変換フレームの動画像信号の輝度レベルを、前記輝度レベル係数に対応して一つ置きに異なる輝度レベルを有するフレームに変換して出力する。
そして、変換された輝度レベルを有する前記各変換フレームの動画像信号は、液晶表示素子15に供給されて、対応する動画像として表示される。
【0035】
次に、本実施例のホールド型の液晶表示装置において、出力映像データのフレームが前のA3フレームから次の新しいB0フレームに切り替わる場合に、動きボケが低減される仕組について説明する。
まず、フレームの輝度レベル値に対して何も制御しない場合は、図8に示したように前のA3フレームの動画像と切り替わった次の新しいB0フレームの動画像との両フレームの動画像を観察者は同時に視認してしまい、この両方の視認により動画像の動いている部分は動画像の動きボケとして観察者に視認される。
【0036】
これに対して図4に示した前のA3フレームの動画像の輝度レベルを例えば50%、次のB0フレームの輝度レベルを100%とすると、前のA3フレームの動画像と切り替わった次のB0フレームの動画像との両方のフレームを観察者は視認してしまう。
その結果、前のA3フレームは輝度レベル50%と低くしてあるので、前のA3フレームの動画像の動きは観察者には視認しにくく、輝度レベルが100%と高い次のB0フレームの動画像の動きを観察者は視認し、よって動いているA3フレームの動画像部分の動きは視認しにくくなり、次のB0フレームの動画像の動きを視認し、動きの重なりは視認し難くなり、動画像の動きボケは低減される。
【0037】
これに対して輝度レベルの関係を上記と反対にして前のA3フレームの動画像輝度レベルを100%、次のB0フレームを50%としても前と同様にして動画像の動きボケは低減される。
しかしこの場合は、前のA3フレームの動画像と切り替わった次のB0フレームとの両フレームを観察者は視認するが、後のB0フレームの動画像の輝度レベルは50%と低いので、後のB0フレームの動きは観察者には視認しにくく、前のA3フレームの動画像の動きを観察者はより視認し、動いているB0フレームの動画像部分の動きは輝度レベルが低く視認し難くなり、前のA3フレームの動画像の動きを観察者は視認し、動きの重なりはなくなり、動画像の動きボケは低減される。
【0038】
よって、本実施例は、入力動画像信号の各フレームを4倍のレートで4回ずつ出力表示することによりフリッカーを抑え、且つ、フレームの切り替わりにおける前フレームとの動きの重なりを目立たなくし、動画像の動きボケを改善することが出来るものである。
【0039】
なお、本実施例においては、4回ずつ出力表示される各フレームのうち一つ置きのフレームの輝度レベルを、動きボケの低減と光の利用率を考えて、前記出力表示される一つ置きの残りのフレームの輝度レベルよりも低い50%のレベルに変換しているが、必ずしもこれに限定されるものではない。
輝度レベルをより低くして25%のレベルにすれば、光の利用率は悪くなるが、動きボケの方は、25%のレベルのフレームは50%のレベルより更に低くより視認し難くなるので、より低減抑制される。当然に液晶素子の応答速度も関係する。
なお、出力映像データA1のフレームの輝度レベルはA3のフレームに関係なく設定することも出来るが、A1のフレームの輝度レベル50%としてA3のフレームの輝度レベルに揃えるとフリッカー周波数を高くなり、フリッカー低減化の点で有利である。
【0040】
以上のように、本実施例の液晶表示装置においては、動画像の動きボケ改善装置を有していない液晶表示装置に後から簡単なフレームレートの信号処理回路(演算回路及び輝度制御回路)を追加することにより動画像の動きボケを余りコストアップせずに低減することが出来る。
また、動きボケ改善回路はフレーム単位で処理されるもので、液晶表示素子の構成には関係なく出来るので、本実施例の液晶表示装置を構成する液晶表示素子はどんなタイプの液晶パネルでもよく、適用範囲を広く出来る。
【0041】
【発明の効果】
以上に説明したように本発明の液晶表示装置によれば、出力表示される各変換フレームのうちの一つ置きの変換フレームの輝度レベルを、輝度制御回路により残りの各変換フレームの輝度レベルよりも低いレベルに変換して液晶表示素子に供給することにより、各入力フレームの切り替わり時に生じる動画像の動きボケを簡単な回路で余りコストアップせずに低減出来る。
【0042】
また、本発明の液晶表示装置によれば、動画像の動きボケ改善装置のない液晶表示装置に後から簡単なフレームレートの信号処理回路(演算回路及び輝度制御回路)を追加して動画像の動きボケを低減出来る。
【図面の簡単な説明】
【図1】本発明の液晶表示装置の実施例のブロック構成を示した図である。
【図2】本発明の液晶表示装置の実施例の周波数変換回路のブロック構成を示した図である。
【図3】本発明の液晶表示装置の実施例の輝度制御回路のブロック構成を示した図である。
【図4】本発明の液晶表示装置の実施例の入出力信号のタイミングチャートを示した図である。
【図5】本発明の液晶表示装置の実施例の周波数変換回路の入出力信号のタイミングチャートを示した図である。
【図6】本発明の液晶表示装置の実施例の輝度制御回路のタイミングチャートを示した図である。
【図7】第1従来例の液晶表示装置のブロック構成を示した図である。
【図8】第1従来例の液晶表示装置の動作説明図である。
【図9】2分割液晶パネルで表示する第2従来例の液晶表示装置のブロック構成を示した図である。
【図10】図9に示した液晶パネル2分割表示の第2従来例の液晶表示装置の画素アレイの構成を示した図である。
【図11】図9に示した第2従来例の液晶表示装置のゲート線に関するタイミングチャートを示した図である。
【符号の説明】
1 本発明の液晶表示装置
11 周波数変換回路(タイミングジェネレータ)
13 演算回路
14 輝度制御回路
15 液晶表示素子(液晶表示デバイス)
31 フレームメモリA(デュアルポート型メモリ)
32 フレームメモリB(デュアルポート型メモリ)
33 PLL回路
34 同期信号発生回路
51 係数テーブル(レジスタ)
52 フレームカウンタ(同期カウンタ)
53 セレクター
A,B,C 24P入力映像
A0〜A3,B0〜B3,C0〜C3 96P出力映像
【産業上の利用分野】
本発明は、動画像を表示する液晶表示装置に係り、特に表示する動画像の動きボケを低減抑制した液晶表示装置に関する。
【0002】
【従来の技術】
画像表示装置としては、蛍光体の残光時間のみ発光し続けるCRT等により画像表示を行うインパルス型表示装置と、新たな書き込みがなされるまで前フレームの表示を保持し続ける液晶等により画像表示を行うホールド型表示装置とがある。
近年、後者のホールド型表示装置である液晶表示装置の低価格化が進み、コンピュータディスプレイや家庭用TVなどの表示デバイスとして一般的に利用されるようになってきた。
また、液晶プロジェクタを中心に高解像度化が進み、HDテレビジョンの数倍の解像度を有する超高精細液晶プロジェクタが出現している。
このような状況のもと、従来からのフィルムによる映写システムを超高精細液晶プロジェクタで実現しようとする動きがある。
この超高精細液晶プロジェクタにおいては24P(プログレッシブ)の入力映像データ(信号)を例えば4逓倍の96Pの出力映像データに変換し、これにより液晶表示素子を駆動することにより表示される映像のフリッカーを低減させている。
【0003】
図7にこの第1従来例の液晶表示装置70を示す。
同図に示すように液晶表示装置70は周波数変換回路71と液晶表示素子72とより構成される。
24P入力映像データは周波数変換回路71に入力されて例えば4逓倍され、96P出力映像データとして出力される。この96P出力映像データを液晶表示素子72に供給して映像を表示している。
この液晶表示装置70の動作を図8により説明する。
図7に示した第1従来例の液晶表示装置70において、入力映像データを周波数変換回路71で例えば4逓倍して、図8に示した24P入力映像データ(A,B,C,...)から96P出力映像データ(A0,A1,A2,A3,B0,B1,...)に変換して、液晶表示素子72に供給して表示する。
ここで、24P映像データAを、4逓倍したクロックで4回読み出して96P映像データA0,A1,A2,A3が表示される。A0,A1,A2,A3は同一の内容で、時間軸が数字の大きい方が遅いことを示す。
【0004】
なお、図8においては24P入力映像(A,B,C)フレームを図示しないメモリに書き込んで次のフレームで読み出しているので、4逓倍した96P出力映像の読み出しフレームは24P入力映像に対し1フレーム分遅れて表示される。
この場合、この液晶表示装置70で表示される動画像は、入力映像データの24P映像(A,B,C)フレームのAからBの切り替わりで前フレーム(A3)の残像と現フレーム(B0)とが干渉し合い、表示される動画像の動き部分がボケた動きボケとして観察され、表示品質が悪いと評価される。
【0005】
この動画像の動きボケを改善する液晶表示装置として、例えば特許文献1に記載のものがあり、これを第2従来例の液晶表示装置100として、図9乃至図11と共に以下に説明する。
図9に示す液晶パネル2分割表示の第2従来例の液晶表示装置100は、2分割表示の液晶パネルを構成する画素アレイ101a,101b、ゲート線駆動回路102、画像信号処理回路103、データ線駆動回路104a,104b、及びクロック生成回路105より構成される。
【0006】
液晶パネルの表示部分は、パネル中央で2つの画素アレイ101a,101bに分割されている。画素アレイ101aは、図10の画素アレイの構成図に示すように、240本のゲート線Y1〜Y240と第1のデータ線グループを構成する640本のデータ線X1〜X640(図示しない)を有し、これらの交点にマトリックス状に画素セルが配置されている。
一方、画素アレイ101bは、残りの240本のゲート線Y241〜Y480と第2のデータ線グループを構成する640本のデータ線X1〜X640(図示しない)を有し、これらの交点に画素セルが配置されている。
【0007】
ここで、第1のデータ線グループは、画素アレイ101a中の画素セルにデータを書き込み、第2のデータ線グループは、画素アレイ101b中の画素セルにデータを書き込むもので、それぞれのグループが640本のデータ線で構成されている。
ゲート線駆動回路102は、480本のゲート線Y1〜Y480のうちの所定ゲート線を選択するもので、このゲート線Y1〜Y480のうちの2本のゲート線を同時に選択するようになっている。
画像信号処理回路103は、外部から供給された画像情報を、液晶パネルが表示可能な信号に変換し、データ線駆動回路104a,104bに夫々供給する回路である。
【0008】
データ線駆動回路104a,104bは、各画素アレイ101a,101b毎に夫々設けられている。一方のデータ線駆動回路104aは、画像信号処理回路103より入力される画像表示情報に基づいて、画素アレイ101a中において選択されたゲート線に接続されている各画素セルを所定状態にする信号を供給する。
他方のデータ線駆動回路104bは、画素アレイ101b中の選択された各画素セルを、所定状態にする信号を供給する。
【0009】
クロック生成回路105は、ゲート線駆動回路102及びデータ線駆動回路104a,104bに生成した制御信号を供給することにより、これらの回路を制御する。
具体的には、1画像を表示する周期中の一期間において、液晶パネル上に画像を表示するために、画素アレイ101a,101b毎に1本のゲート線を選択するような制御信号をゲート線駆動回路102に供給する。
そして、画像を表示する画像信号を第1のデータ線グループ及び第2のデータ線グループに同時に供給するような制御信号をデータ線駆動回路104a,104bに夫々供給する。
【0010】
さらに、同一の1フレーム周期中の別期間において、画素アレイ101a,101b毎に一旦選択されたゲート線を再度選択するような制御信号をゲート線駆動回路102に供給する。
そして、所定電位を有し、画像信号とは異なる非画像信号を第1及び第2のデータ線グループに同時に供給するような制御信号をデータ線駆動回路104a,104bに供給する。
【0011】
上記の液晶表示装置は、1フレーム周期において、通常の画像信号に応じた画素セルへの書き込みの他に、さらに非画像信号に応じた書き込みを行っている。この非画像信号はブランキング画像を表示する信号である。
ブランキング画像とは画面全てが同一階調からなる画像であり、通常のフレーム毎の書き換えの間に、黒レベルの電圧を1回書き込むようにしている。
【0012】
図11は、ゲート線に関するタイミングチャートを示した図である。ゲート線Y1〜Y480は、タイミングを少しずらし、1フレーム周期中において、画像信号を画素セルに書き込むために順次立ち上げられる。480本すべてのゲート線を立ち上げて、画像信号を画素セルに書き込むことで1フレーム周期が終了する。
【0013】
このとき、画像信号書き込みのための立ち上げから1/2フレーム周期遅れて、ゲート線Yを再度立ち上げて、各画素セルに、データ線Xを介して、黒を表示する電位を供給する。これにより各画素セルは黒表示状態となる。
すなわち、各ゲート線Yは、1フレーム周期において、異なる期間で2回高レベルとなり、1回目の選択で画素セルは一定時間画像データを表示し、2回目の選択で画素セルは強制的に黒表示することで、ブランキングが達成される。
このように1フレーム期間において、画像表示と黒表示を行うことによって液晶表示装置において、特有に発生するフレーム動画像間の動きボケを低減出来る。
【0014】
【特許文献1】
特開平11‐109921号公報(第1‐3図)
【0015】
【発明が解決しようとする課題】
ところで、フィルム画像を表示する高精細液晶表示装置である第1従来例に第2従来例を組み合わせることにより動きボケを抑制出来る液晶表示装置を構成出来るが、次の問題がある。
動画像の動きボケを低減抑制出来る、2分割液晶パネルで表示する第2従来例の液晶表示装置100を作製するには、2分割液晶パネルから設計して、液晶パネルを作製し、これに動画像ボケ改善の関連回路を組み込む必要があり、この為液晶表示装置の構成が大変複雑になり、かなりコストアップになるという問題がある。
【0016】
そこで本発明は上記の問題点に着目してなされたものであり、簡単な構成の動きボケ改善回路を後から液晶表示装置に追加して、ホールド型液晶表示装置に特有の動画像の動きボケを低減抑制出来る液晶表示装置を提供することを目的とする。
【0017】
【課題を解決するための手段】
上記の問題点を解決するために、
本発明は、
入力される動画像信号の各フレームを4倍のレートで変換して4回ずつ出力すると共に、前記動画像信号の各フレームと同期して入来する入力同期信号を前記と同様に変換して出力する周波数変換回路11と、
前記出力された各変換フレームの動画像信号に対応した画像を表示する液晶表示素子15と
を有する液晶表示装置において、
前記入力同期信号と前記変換して出力された出力同期信号とが供給されて、前記各変換フレームの動画像信号に対応した輝度レベルを示す輝度レベル係数を出力する輝度制御回路14と、
前記各変換フレームの動画像信号と前記対応した輝度レベル係数とが供給されて、前記各変換フレームの動画像信号を前記輝度レベル係数に対応した輝度レベルに変換して前記液晶表示素子に出力する演算回路13とを有し、
前記出力する輝度レベル係数は、各変換フレームのうち一つ置きの変換フレームに対し、残りの変換フレームよりも小さくして出力するようにしたことを特徴とする液晶表示装置を提供するものである。
【0018】
【発明の実施の形態】
本発明の液晶表示装置の実施の形態につき、好ましい実施例により、以下に図と共に説明する。
<実施例>
図1は本発明の液晶表示装置の実施例に係るブロック構成図である。
図2は本発明の液晶表示装置に適用される周波数変換回路のブロック構成図である。
図3は本発明の液晶表示装置に適用される輝度制御回路のブロック構成図である。
図4は本実施例の液晶表示装置の入出力信号のタイミングチャートを示した図である。
図5は本実施例の液晶表示装置の周波数変換回路の入出力信号のタイミングチャートを示した図である。
図6は本実施例の液晶表示装置の輝度制御回路のタイミングチャートを示した図である。
【0019】
まず、液晶表示装置の構成について、図1乃至図3と共に説明する。
図1に示す本実施例に係る液晶表示装置1は、周波数変換回路(タイミングジェネレータ)11、演算回路13、輝度制御回路14、液晶表示素子15、及びCPU16より構成される。
前記周波数変換回路11は、図2に示すように、フレームメモリ(デュアルポート型メモリ)31,32、PLL(Phase Lock Loop)回路33、及び同期信号発生回路34より構成され、また、前記輝度制御回路14は、図3に示すように、係数テーブル51、フレームカウンタ52、及びセレクター53より構成されている。
【0020】
次に、本実施例の液晶表示装置の動作について説明する。
本実施例の周波数変換回路11について説明する。
周波数変換回路11は、外部より入力される入力同期信号(H‐SYNC,V‐SYNC)と、24P(プログレッシブ)入力映像データとが供給されて、前記入力同期信号と同期して後述する同期信号発生回路34で生成される所定周波数の書き込みクロックを4逓倍して読み出しクロックを生成出力する。
この周波数変換回路11は、同時に前記入力同期信号を前記読み出しクロックにより4逓倍して出力同期信号(水平同期信号(HD)、垂直同期信号(VD))を生成出力すると共に、前記入力映像データをこの出力同期信号に同期させて前記入力映像データに対して4倍のレートの出力映像データを生成出力する。
【0021】
図2に示すフレームメモリ(デュアルポート型メモリ)31,32には、夫々前記入力映像データ、前記書き込みクロック、及び後述するPLL回路33よりの前記読み出しクロックが供給されて、前記入力映像データに対して4倍のレートの変換フレームを有する出力映像データを生成している。
【0022】
このフレームメモリ31には、入力映像データ(例えばA,B,C,...)のうち奇数フレームの入力データA,Cを、フレームメモリ32には偶数フレームの入力データBを交互に書き込む。
そして次のフレームで4倍のレートで4回読み出すので、出力映像データ(例えばA0,A1,A2,A3,B0,B1,...)は図4に示すように入力映像データ(A,B,C,...)の各フレームに対して夫々1フレーム分遅れて表示される。
【0023】
また、PLL回路33は、入力同期信号に同期して前記同期信号発生回路34で生成される所定周波数の書き込みクロックが供給されて、その書き込みクロックを4逓倍した読み出しクロックを生成出力する。
更に、同期信号発生回路34は、入力同期信号(H‐SYNC,V‐SYNC)、及び読み出しクロックが供給されて、その入力同期信号に対して4倍のレートの出力同期信号(HD,VD)を生成する。
【0024】
この同期信号発生回路34は、供給される前記読み出しクロックに同期してカウントする図示せぬ同期カウンタを有し、図5のタイミングチャートに示すように入力同期信号(V−SYNC)の同期部分終了を検出するか、カウント値が出力映像データの4変換フレーム分に達すると図示せぬ同期カウンタのカウント値をクリアする。
【0025】
こうすることにより、同期信号発生回路34は、PLL回路33で書き込みクロックを4逓倍した場合、図5に示したように、前記入力同期信号(H‐SYNC,V‐SYNC)の4倍のレートの前記出力同期信号(HD,VD)を生成出力する。
【0026】
次に、本実施例の輝度制御回路14について説明する。
輝度制御回路14は、入力同期信号(V‐SYNC)と周波数変換回路11で入力同期信号の4倍のレートで変換された出力同期信号(VD)と前記読み出しクロックとが供給されて、演算回路13へ周波数変換回路11出力の4個の出力映像データの各輝度レベルを制御する、その輝度レベル値を示す4個分の輝度レベル係数データ(輝度レベル係数100%,50%,100%,50%を示す係数データ)を送出するものである。
【0027】
この輝度レベル係数は、各フレーム毎に異なり、一つ置きのフレームの動画像信号の輝度レベル係数はそのまま100%とし、残りのフレームの動画像信号の輝度レベル係数は、観察者によりその残りのフレームの動画像の動きの視認度が輝度レベル100%のフレームに対して下がり、動きボケが低減されるようにするために、その輝度レベル係数は例えば50%とする。
【0028】
図3に示す係数テーブル51は、上記周波数変換回路11により4倍される出力フレーム4個分に対応した各輝度レベル係数データ(輝度レベル係数100%,50%,100%,50%)を、CPU16より供給される制御信号に基づいて生成して記憶しておく。
【0029】
また、フレームカウンタ52は、上記周波数変換回路11内のPLL回路33により4逓倍された読み出しクロック、出力同期信号(VD)、及び入力同期信号(V‐SYNC)が供給されて、入力同期信号及び4倍レートで変換された各出力同期信号(VD)に同期したカウント値(0,1,2,3)を後述するセレクター53に夫々出力する。
【0030】
このフレームカウンタ52は、前記PLL回路33で4逓倍された読み出しクロックに同期してカウントする同期カウンタである。
このフレームカウンタ52は、図6のタイミングチャートに示したように、周波数変換回路11でフレームレート変換された後の出力同期信号(VD)により、フレームカウント値が0〜3とカウントアップされ、そしてフレームレート変換前の入力同期信号(V‐SYNC)によってカウント値が0にリセットされる。出力同期信号(VD)を直接にカウントする回路形式にすれば、読み出しクロックはなくてもよい。
【0031】
また、セレクター53は、前記係数テーブル51の4個分の輝度レベル係数が夫々供給されて、前記フレームカウンタ52のカウント値(0〜3)を元に、係数テーブル51の4個の輝度レベル係数データ(係数1〜4)をカウント値に対応して、カウント値0に対応し係数データの係数1(輝度レベル係数100%)を、カウント値1に対応し係数データの係数2(輝度レベル係数50%)を、・・・というように各輝度レベル係数データを夫々選択し出力する。
【0032】
なお、前記係数テーブル51は、逓倍される出力フレーム4個分の輝度レベル係数データを記憶しておけるように図示せぬレジスタにより構成され、逓倍数に等しい4個分の記憶領域を有している。
このレジスタは、外部に設けたCPU16からの読み書き制御信号により読み書きが可能であり、必要に応じ輝度レベル係数データを書き込み設定出来るよう構成されている。
【0033】
次に、本実施例の演算回路13について説明する。
演算回路13には、前記周波数変換回路11より出力される変換された各変換フレームの出力映像データと、前記輝度制御回路14より出力される前記変換された各変換フレームの輝度レベル係数(係数データ)とが供給される。
【0034】
これらの2信号を受けて、この演算回路13は、前記各変換フレームの動画像信号の輝度レベルを、前記輝度レベル係数に対応して一つ置きに異なる輝度レベルを有するフレームに変換して出力する。
そして、変換された輝度レベルを有する前記各変換フレームの動画像信号は、液晶表示素子15に供給されて、対応する動画像として表示される。
【0035】
次に、本実施例のホールド型の液晶表示装置において、出力映像データのフレームが前のA3フレームから次の新しいB0フレームに切り替わる場合に、動きボケが低減される仕組について説明する。
まず、フレームの輝度レベル値に対して何も制御しない場合は、図8に示したように前のA3フレームの動画像と切り替わった次の新しいB0フレームの動画像との両フレームの動画像を観察者は同時に視認してしまい、この両方の視認により動画像の動いている部分は動画像の動きボケとして観察者に視認される。
【0036】
これに対して図4に示した前のA3フレームの動画像の輝度レベルを例えば50%、次のB0フレームの輝度レベルを100%とすると、前のA3フレームの動画像と切り替わった次のB0フレームの動画像との両方のフレームを観察者は視認してしまう。
その結果、前のA3フレームは輝度レベル50%と低くしてあるので、前のA3フレームの動画像の動きは観察者には視認しにくく、輝度レベルが100%と高い次のB0フレームの動画像の動きを観察者は視認し、よって動いているA3フレームの動画像部分の動きは視認しにくくなり、次のB0フレームの動画像の動きを視認し、動きの重なりは視認し難くなり、動画像の動きボケは低減される。
【0037】
これに対して輝度レベルの関係を上記と反対にして前のA3フレームの動画像輝度レベルを100%、次のB0フレームを50%としても前と同様にして動画像の動きボケは低減される。
しかしこの場合は、前のA3フレームの動画像と切り替わった次のB0フレームとの両フレームを観察者は視認するが、後のB0フレームの動画像の輝度レベルは50%と低いので、後のB0フレームの動きは観察者には視認しにくく、前のA3フレームの動画像の動きを観察者はより視認し、動いているB0フレームの動画像部分の動きは輝度レベルが低く視認し難くなり、前のA3フレームの動画像の動きを観察者は視認し、動きの重なりはなくなり、動画像の動きボケは低減される。
【0038】
よって、本実施例は、入力動画像信号の各フレームを4倍のレートで4回ずつ出力表示することによりフリッカーを抑え、且つ、フレームの切り替わりにおける前フレームとの動きの重なりを目立たなくし、動画像の動きボケを改善することが出来るものである。
【0039】
なお、本実施例においては、4回ずつ出力表示される各フレームのうち一つ置きのフレームの輝度レベルを、動きボケの低減と光の利用率を考えて、前記出力表示される一つ置きの残りのフレームの輝度レベルよりも低い50%のレベルに変換しているが、必ずしもこれに限定されるものではない。
輝度レベルをより低くして25%のレベルにすれば、光の利用率は悪くなるが、動きボケの方は、25%のレベルのフレームは50%のレベルより更に低くより視認し難くなるので、より低減抑制される。当然に液晶素子の応答速度も関係する。
なお、出力映像データA1のフレームの輝度レベルはA3のフレームに関係なく設定することも出来るが、A1のフレームの輝度レベル50%としてA3のフレームの輝度レベルに揃えるとフリッカー周波数を高くなり、フリッカー低減化の点で有利である。
【0040】
以上のように、本実施例の液晶表示装置においては、動画像の動きボケ改善装置を有していない液晶表示装置に後から簡単なフレームレートの信号処理回路(演算回路及び輝度制御回路)を追加することにより動画像の動きボケを余りコストアップせずに低減することが出来る。
また、動きボケ改善回路はフレーム単位で処理されるもので、液晶表示素子の構成には関係なく出来るので、本実施例の液晶表示装置を構成する液晶表示素子はどんなタイプの液晶パネルでもよく、適用範囲を広く出来る。
【0041】
【発明の効果】
以上に説明したように本発明の液晶表示装置によれば、出力表示される各変換フレームのうちの一つ置きの変換フレームの輝度レベルを、輝度制御回路により残りの各変換フレームの輝度レベルよりも低いレベルに変換して液晶表示素子に供給することにより、各入力フレームの切り替わり時に生じる動画像の動きボケを簡単な回路で余りコストアップせずに低減出来る。
【0042】
また、本発明の液晶表示装置によれば、動画像の動きボケ改善装置のない液晶表示装置に後から簡単なフレームレートの信号処理回路(演算回路及び輝度制御回路)を追加して動画像の動きボケを低減出来る。
【図面の簡単な説明】
【図1】本発明の液晶表示装置の実施例のブロック構成を示した図である。
【図2】本発明の液晶表示装置の実施例の周波数変換回路のブロック構成を示した図である。
【図3】本発明の液晶表示装置の実施例の輝度制御回路のブロック構成を示した図である。
【図4】本発明の液晶表示装置の実施例の入出力信号のタイミングチャートを示した図である。
【図5】本発明の液晶表示装置の実施例の周波数変換回路の入出力信号のタイミングチャートを示した図である。
【図6】本発明の液晶表示装置の実施例の輝度制御回路のタイミングチャートを示した図である。
【図7】第1従来例の液晶表示装置のブロック構成を示した図である。
【図8】第1従来例の液晶表示装置の動作説明図である。
【図9】2分割液晶パネルで表示する第2従来例の液晶表示装置のブロック構成を示した図である。
【図10】図9に示した液晶パネル2分割表示の第2従来例の液晶表示装置の画素アレイの構成を示した図である。
【図11】図9に示した第2従来例の液晶表示装置のゲート線に関するタイミングチャートを示した図である。
【符号の説明】
1 本発明の液晶表示装置
11 周波数変換回路(タイミングジェネレータ)
13 演算回路
14 輝度制御回路
15 液晶表示素子(液晶表示デバイス)
31 フレームメモリA(デュアルポート型メモリ)
32 フレームメモリB(デュアルポート型メモリ)
33 PLL回路
34 同期信号発生回路
51 係数テーブル(レジスタ)
52 フレームカウンタ(同期カウンタ)
53 セレクター
A,B,C 24P入力映像
A0〜A3,B0〜B3,C0〜C3 96P出力映像
Claims (1)
- 入力される動画像信号の各フレームを4倍のレートで変換して4回ずつ出力すると共に、前記動画像信号の各フレームと同期して入来する入力同期信号を前記と同様に変換して出力する周波数変換回路と、
前記出力された各変換フレームの動画像信号に対応した画像を表示する液晶表示素子と
を有する液晶表示装置において、
前記入力同期信号と前記変換して出力された出力同期信号とが供給されて、前記各変換フレームの動画像信号に対応した輝度レベルを示す輝度レベル係数を出力する輝度制御回路と、
前記各変換フレームの動画像信号と前記対応した輝度レベル係数とが供給されて、前記各変換フレームの動画像信号を前記輝度レベル係数に対応した輝度レベルに変換して前記液晶表示素子に出力する演算回路とを有し、
前記出力する輝度レベル係数は、各変換フレームのうち一つ置きの変換フレームに対し、残りの変換フレームよりも小さくして出力するようにしたことを特徴とする液晶表示装置。
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