JP2004312785A - Photographing device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a photographing device capable of solving the problem that an image has a black spot when a strong light is incident more reliably than a conventional technique, and reliably preventing an adverse effect by the voltage change at the time of resetting. <P>SOLUTION: In the photographing device outputting the brightness information according to the amount of incident light, unit cells (pixel circuits 110) for each outputting a reset voltage corresponding to the output voltage of a photoelectric conversion section at the time of initialization, and a read voltage corresponding to an output voltage of the photoelectric conversion section according to the amount of the incident light are each provided with a plurality of imaging means (not shown) arranged one-dimensionally or two-dimensionally; and an output means (signal processing circuit 120 to specifically solve the problem by a bypass transistor 125), for outputting the brightness information indicating the differential between the reset voltage and the read voltage for each unit cell when the read voltage is a voltage within a predetermined range, and for outputting the brightness information indicating high brightness for each unit cell when the read voltage is not a voltage within a predetermined range. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、光を入射して光電変換する単位セルが、半導体基板上に１次元又は２次元に配置してなる撮像装置に関し、特に、強い光を入射したときに画像が黒つぶれする現象を防止するための技術に関する。   The present invention relates to an image pickup apparatus in which unit cells that perform photoelectric conversion upon incidence of light are arranged one-dimensionally or two-dimensionally on a semiconductor substrate, and in particular, a phenomenon in which an image is blackened when strong light is incident. Related to preventing technology.

近年、家庭用ビデオカメラやデジタルスチルカメラなどの、撮像装置を用いた撮像機器が一般に普及している。
これらの撮像機器には、撮像装置として増幅型のイメージセンサを備えるものがある。
増幅型のイメージセンサには、雑音が低い等の優れた特徴がある反面、強い光を入射したときに画像が黒つぶれするという問題がある。 2. Description of the Related Art In recent years, imaging devices using an imaging device, such as a home video camera and a digital still camera, have been widely used.
Some of these imaging devices include an amplification type image sensor as an imaging device.
The amplification type image sensor has excellent features such as low noise, but has a problem that an image is blackened when strong light is incident.

特開２０００−２８７１３１号公報には、増幅型のイメージセンサであるＣＭＯＳイメージセンサの概要、及び上記と同様の問題点、及び、画素センサ毎に、リセット時の出力電圧に基づいて強い光の入射を検出して、リセット時の電圧を他の電圧と置き換えるＣＭＯＳイメージセンサが開示されており、当該問題を防止することが可能であると記載されている。
特開２０００−２８７１３１号公報 Japanese Patent Application Laid-Open No. 2000-287131 discloses an outline of a CMOS image sensor which is an amplification type image sensor, the same problems as described above, and the incidence of strong light for each pixel sensor based on an output voltage at reset. , And a CMOS image sensor that replaces the reset voltage with another voltage is disclosed, and it is described that the problem can be prevented.
JP 2000-287131 A

特開２０００−２８７１３１号公報において、画像が黒つぶれする画素センサを検出する際の指標としているリセット時の出力電圧の変化は画像が黒つぶれする原因そものであり、たとえその変化量が僅かであっても、輝度情報に直接影響を及ぼすものである。
しかしながら、このリセット時の出力電圧の変化を検出するには、変化量が有る程度の大きさ以上にならなければ検出できないので、当該変化によって生じる悪影響を完全に除去することは困難である。 In Japanese Patent Application Laid-Open No. 2000-287131, a change in output voltage at the time of reset, which is used as an index when detecting a pixel sensor in which an image is blackened, is the cause of the image being blackened. Even if it does, it directly affects the luminance information.
However, the change in the output voltage at the time of resetting cannot be detected unless the amount of the change is greater than a certain level, so that it is difficult to completely remove the adverse effect caused by the change.

また、強い光を入射したときのリセット時の出力電圧の変化の特性は急峻であり精度良く検出することが難しいので、黒つぶれを確実に防止することは容易でない。
例えば、特開２０００−２８７１３１号公報に開示されたＣＭＯＳイメージセンサで、中心部が十分に明るくその周辺部が徐々に暗くなるような物体を撮影すると、中心部の十分に明るい領域では黒つぶれを防止できるものの、黒つぶれが防止された領域の周辺が、さらに周辺の暗いはずの部分よりも暗く撮影されてしまい、程度によってはリング状の黒つぶれが発生する。 In addition, the change characteristics of the output voltage at the time of resetting when strong light is incident are steep, and it is difficult to accurately detect the output voltage. Therefore, it is not easy to reliably prevent the blackout condition.
For example, with a CMOS image sensor disclosed in Japanese Patent Application Laid-Open No. 2000-287131, when an object whose central portion is sufficiently bright and its peripheral portion is gradually darkened is photographed, blackout occurs in a sufficiently bright region in the central portion. Although it can be prevented, the periphery of the area where the blackout is prevented is photographed darker than the darker part of the periphery, and depending on the degree, ring-like blackout occurs.

そこで、本発明は、強い光を入射したときに画像が黒つぶれするという問題点を従来よりも確実に解決し、またリセット時の電圧の変化による悪影響を確実に排除することができる撮像装置、及び、撮像方法を提供することを目的とする。   Therefore, the present invention provides an imaging device that can more reliably solve the problem that an image is blackened when intense light is incident than before, and can surely eliminate an adverse effect due to a voltage change at reset. It is another object of the present invention to provide an imaging method.

上記目的を達成するために、本発明に係る撮像装置は、受光量に応じた輝度情報を出力する撮像装置であって、初期化時の光電変換部の出力電圧に対応するリセット電圧と受光量に応じた光電変換部の出力電圧に対応するリード電圧とを出力する単位セルが１次元又は２次元状に複数個配列されている撮像手段と、前記単位セル毎に、前記リード電圧が所定の範囲の電圧である場合に前記リセット電圧と当該リード電圧との差分を示す輝度情報を出力し、当該リード電圧が前記所定の範囲の電圧でない場合に高輝度を示す輝度情報を出力する出力手段とを備えることを特徴とする。   In order to achieve the above object, an imaging device according to the present invention is an imaging device that outputs luminance information according to an amount of received light, and includes a reset voltage and an amount of received light corresponding to an output voltage of a photoelectric conversion unit at initialization. An imaging unit in which a plurality of unit cells for outputting a read voltage corresponding to the output voltage of the photoelectric conversion unit according to the above are arranged one-dimensionally or two-dimensionally; and for each of the unit cells, the read voltage is set to a predetermined value. Output means for outputting luminance information indicating a difference between the reset voltage and the read voltage when the voltage is in a range, and outputting luminance information indicating high luminance when the read voltage is not a voltage in the predetermined range; It is characterized by having.

上記目的を達成するために、本発明に係る撮像方法は、初期化時の光電変換部の出力電圧に対応するリセット電圧と受光量に応じた光電変換部の出力電圧に対応するリード電圧とを出力する単位セルを１次元又は２次元状に複数個配列した撮像領域を備え、受光量に応じた輝度情報を出力する撮像装置における撮像方法であって、前記単位セル毎に前記リード電圧が所定の範囲の電圧であるか否かを判断する判断ステップと、判断ステップにより所定の範囲の電圧であると判断された場合に前記リセット電圧と前記リード電圧との差分を示す輝度情報を出力する第１出力ステップと、判断ステップにより所定の範囲の電圧でないと判断された場合に高輝度を示す輝度情報を出力する第２出力ステップとを含むことを特徴とする。   In order to achieve the above object, an imaging method according to the present invention includes a reset voltage corresponding to an output voltage of a photoelectric conversion unit at the time of initialization and a read voltage corresponding to an output voltage of the photoelectric conversion unit according to a received light amount. An imaging method for an imaging apparatus comprising: an imaging region in which a plurality of unit cells to be output are arranged one-dimensionally or two-dimensionally and outputs luminance information according to a received light amount, wherein the read voltage is predetermined for each of the unit cells. A judgment step of judging whether or not the voltage is within a predetermined range, and outputting a luminance information indicating a difference between the reset voltage and the read voltage when the judgment step judges that the voltage is within a predetermined range. It is characterized by including one output step and a second output step of outputting luminance information indicating high luminance when it is determined by the determining step that the voltage is not within a predetermined range.

課題を解決するための手段に記載した構成により、リード時の電圧を画像が黒つぶれする画素センサを検出する際の指標としているので、黒つぶれ等の原因であるリセット時の電圧の変化が生じる程度の入射光よりも充分弱い入射光から余裕をもって対策を施すことができる。
従って、強い光を入射したときに画像が黒つぶれするという問題点を従来よりも確実に解決し、またリセット時の電圧の変化による悪影響を確実に排除することができる。 According to the configuration described in Means for Solving the Problems, since the voltage at the time of reading is used as an index when detecting a pixel sensor that causes the image to be blackened, a change in the voltage at the time of resetting that causes blackout occurs. Measures can be taken with a margin from incident light that is sufficiently weaker than incident light of a certain degree.
Therefore, it is possible to more reliably solve the problem of the image being blackened when strong light is incident than before, and it is possible to surely eliminate the adverse effect due to the voltage change at the time of resetting.

また、撮像装置において、前記出力手段は、前記撮像手段に接続され前記単位セルにより出力される前記リセット電圧及び前記リード電圧を受け付ける第１出力線と、後段の回路に接続され当該後段の回路へ前記輝度情報を出力する第２出力線と、第１出力線と第２出力線との間に直列に接続されているクランプ容量と、クランプ容量と並列に接続されクランプ容量の端子間にかかる電圧が前記所定の範囲の電圧であるときには当該端子間を非導通状態とし当該端子間にかかる電圧が前記所定の範囲の電圧でないときには当該端子間を導通状態とするバイパストランジスタとを含むことを特徴とすることもできる。   Further, in the imaging apparatus, the output unit is connected to the imaging unit and receives the reset voltage and the read voltage output from the unit cell and receives a reset voltage and the read voltage, and is connected to a subsequent circuit and connected to a subsequent circuit. A second output line for outputting the luminance information, a clamp capacitor connected in series between the first output line and the second output line, and a voltage applied between terminals of the clamp capacitor connected in parallel with the clamp capacitor When the voltage is within the predetermined range, a bypass transistor is provided that turns off the terminals, and that when the voltage applied between the terminals is not a voltage within the predetermined range, turns on the terminals. You can also.

これにより、クランプ容量の端子間にかかる電圧が所定の範囲の電圧でないときには、特別の操作なしに第２出力線の電圧が第１出力線の電圧に置き換えられ、これが輝度情報として出力されるので、バイパストランジスタを出力手段毎に１個追加するだけで、目的を達成できる。
また、撮像装置において、前記バイパストランジスタにおける所定の範囲の電圧である場合とは、前記第１出力線の電位が当該バイパストランジスタのポテンシャルを示す電位よりも高い場合であり、当該バイパストランジスタにおける所定の範囲の電圧でない場合とは、当該第１出力線の電位が当該バイパストランジスタのポテンシャルを示す電位以下の場合であることを特徴とすることもできる。 Thereby, when the voltage applied between the terminals of the clamp capacitor is not in the predetermined range, the voltage of the second output line is replaced by the voltage of the first output line without any special operation, and this is output as luminance information. The object can be achieved only by adding one bypass transistor for each output means.
In the imaging device, the case where the voltage of the bypass transistor is within a predetermined range refers to a case where the potential of the first output line is higher than the potential indicating the potential of the bypass transistor. The case where the voltage is not within the range may be characterized in that the potential of the first output line is equal to or lower than the potential indicating the potential of the bypass transistor.

これにより、第１出力線の電位がバイパストランジスタのポテンシャルを示す電位よりも高い場合に、特別の操作なしに第２出力線の電圧が第１出力線の電圧に置き換えられ、これが輝度情報として出力されるので、バイパストランジスタを出力手段毎に１個追加するだけで、目的を達成できる。
また、撮像装置において、前記出力手段は、さらに、前記第２出力線と所定の電圧端子との間に直列に接続されるサンプリング容量と、前記第２出力線と基準電圧端子との間に直列に接続されるクランプトランジスタと、クランプトランジスタをＯＮし前記第２出力線を基準電圧にした状態で前記第１出力線にリセット電圧を出力させ、その後、クランプトランジスタをＯＦＦにした状態で当該第１出力線にリード電圧を出力させる制御手段とを含み、クランプトランジスタをＯＮし前記第２出力線を基準電圧にした状態で前記所定の範囲の電圧であるリセット電圧が前記第１出力線に出力されたときには、前記基準電圧と当該リセット電圧との差分相当の電圧がクランプ容量に保持され、その後、クランプトランジスタをＯＦＦにした状態で前記所定の範囲の電圧であるリード電圧が前記第１出力線に出力されたときには、前記第２出力線の電圧が、当該クランプ容量に保持された電圧分だけ当該基準電圧から変化し、結果として当該リセット電圧と当該リード電圧との差分を示す輝度情報が出力され、クランプトランジスタをＯＦＦにした状態で前記所定の範囲の電圧でないリード電圧が前記第１出力線に出力されたときには、前記バイパストランジスタがクランプ容量の端子間を導通状態にすることによって、前記第２出力線の電圧が当該リード電圧に置き換えられ、結果として、前記リセット電圧が前記所定の範囲の電圧であるか否かにかかわらず高輝度を示す輝度情報が出力されることを特徴とすることもできる。 Thus, when the potential of the first output line is higher than the potential indicating the potential of the bypass transistor, the voltage of the second output line is replaced with the voltage of the first output line without any special operation, and this is output as luminance information. Therefore, the object can be achieved only by adding one bypass transistor for each output means.
In the imaging apparatus, the output unit further includes a sampling capacitor connected in series between the second output line and a predetermined voltage terminal, and a series connected between the second output line and a reference voltage terminal. And the reset transistor is output to the first output line in a state where the clamp transistor is turned on and the second output line is set to the reference voltage, and then the first voltage is output in a state where the clamp transistor is turned off. Control means for outputting a read voltage to an output line, wherein a reset voltage which is a voltage in the predetermined range is output to the first output line in a state where a clamp transistor is turned on and the second output line is set to a reference voltage. The voltage corresponding to the difference between the reference voltage and the reset voltage is held in the clamp capacitor, and then the clamp transistor is turned off. When the read voltage that is the voltage in the predetermined range is output to the first output line, the voltage of the second output line changes from the reference voltage by the voltage held in the clamp capacitor, and as a result, When luminance information indicating a difference between the reset voltage and the read voltage is output and a read voltage that is not within the predetermined range and is output to the first output line with the clamp transistor turned off, the bypass transistor Makes the terminals of the clamp capacitor conductive, the voltage of the second output line is replaced by the read voltage, and as a result, regardless of whether the reset voltage is within the predetermined range or not. It may be characterized in that luminance information indicating high luminance is output.

また、撮像装置において、前記出力手段は、さらに、前記第２出力線と所定の電圧端子との間に直列に接続されるサンプリング容量と、前記第２出力線と基準電圧端子との間に直列に接続されるクランプトランジスタと、前記第１出力線にリード電圧を出力させた状態でクランプトランジスタをＯＮし、その後、クランプトランジスタをＯＦＦにして、当該第１出力線にリセット電圧を出力させる制御手段ととを含み、前記所定の範囲の電圧であるリード電圧が前記第１出力線に出力された状態でクランプトランジスタをＯＮしたときには、前記基準電圧と当該リード電圧との差分相当の電圧がクランプ容量に保持され、その後、クランプトランジスタをＯＦＦにした状態で、前記所定の範囲の電圧であるリセット電圧が前記第１出力線に出力されたときには、前記第２出力線の電圧が、当該クランプ容量に保持された電圧分だけ当該リセット電圧から変化し、結果として当該リセット電圧と当該リード電圧との差分を示す輝度情報が出力され、前記所定の範囲の電圧でないリード電圧が前記第１出力線に出力された状態で、前記バイパストランジスタがクランプ容量の端子間を導通状態にすることによって、クランプ容量には何も電圧が保持されず、結果として、高輝度を示す輝度情報が出力されることを特徴とすることもできる。   In the imaging apparatus, the output unit further includes a sampling capacitor connected in series between the second output line and a predetermined voltage terminal, and a series connected between the second output line and a reference voltage terminal. And a control means for turning on the clamp transistor in a state where a read voltage is output to the first output line, and then turning off the clamp transistor to output a reset voltage to the first output line. And when the clamp transistor is turned on in a state where the read voltage that is the voltage in the predetermined range is output to the first output line, a voltage corresponding to a difference between the reference voltage and the read voltage is a clamp capacitance. After that, in a state where the clamp transistor is turned off, the reset voltage which is the voltage in the predetermined range is output to the first output line. When this is done, the voltage of the second output line changes from the reset voltage by the voltage held by the clamp capacitor, and as a result, luminance information indicating the difference between the reset voltage and the read voltage is output, In the state where the read voltage which is not the voltage in the predetermined range is output to the first output line, the bypass transistor makes the terminals of the clamp capacitor conductive so that no voltage is held in the clamp capacitor. As a result, luminance information indicating high luminance is output.

これらにより、リード電圧が前記所定の範囲の電圧でないときには、第２出力線の電圧がリード電圧に置き換えられ、これが輝度情報として出力されるので、バイパストランジスタを出力手段毎に１個追加するだけで、目的を達成できる。
また、撮像装置において、前記出力手段は、さらに、前記バイパストランジスタのゲートにバイアス電圧を供給する電圧供給手段を含むことを特徴とすることもできる。 As a result, when the read voltage is not in the predetermined range, the voltage of the second output line is replaced with the read voltage, which is output as luminance information. Therefore, only one bypass transistor is added for each output means. , Can achieve the purpose.
In the imaging device, the output unit may further include a voltage supply unit that supplies a bias voltage to a gate of the bypass transistor.

これにより、供給するバイアス電圧によって、バイパストランジスタの動特性を事後的、及び、その時々に定めることができるので、汎用性が高い。
また、撮像装置において、前記バイパストランジスタはデプレッション型トランジスタであることを特徴とすることもできる。
これにより、バイパストランジスタにバイアス電圧を供給しなくてもよいので、回路が簡素化できる。 Thereby, the dynamic characteristics of the bypass transistor can be determined posteriorly and at any time by the supplied bias voltage, so that the versatility is high.
In the imaging device, the bypass transistor may be a depression type transistor.
Thus, it is not necessary to supply a bias voltage to the bypass transistor, so that the circuit can be simplified.

また、撮像装置において、前記撮像手段における単位セルはそれぞれ、受光量に応じた電荷を発生する受光素子と、受光素子により発生した電荷を保持し電圧信号として出力する電荷検出部と、リセット用基準電圧端子と電荷検出部との間に接続されゲート電圧が印加されて導通状態であるときに当該電荷検出部が基準電圧にリセットされるリセットトランジスタと、増幅用基準電圧端子と第１出力線との間に接続され電荷検出部により変換された電圧信号がゲートに印加され当該電圧信号を増幅して第１出力線へ出力する増幅用トランジスタとを含み、前記バイパストランジスタのポテンシャルを示す電位はリセットトランジスタが非導通状態であるときのリセットトランジスタの電位に依存する当該単位セルに含まれる増幅用トランジスタの出力である飽和信号出力電位よりも所定の差分だけ高いことを特徴とすることもできる。   In the imaging apparatus, each of the unit cells in the imaging unit includes a light receiving element that generates a charge corresponding to a light receiving amount, a charge detecting unit that holds the charge generated by the light receiving element and outputs the voltage as a voltage signal, and a reset reference. A reset transistor connected between the voltage terminal and the charge detection unit and resetting the charge detection unit to the reference voltage when the gate voltage is applied and in a conductive state; a reference voltage terminal for amplification and a first output line; And an amplifying transistor that is connected between the gate and a voltage signal converted by the charge detection unit and applied to the gate to amplify the voltage signal and output the amplified voltage signal to the first output line. The potential indicating the potential of the bypass transistor is reset. Amplifying transistor included in the unit cell depending on the potential of the reset transistor when the transistor is off Can also be characterized by higher by a predetermined difference than the saturation signal output potential is output.

これにより、バイパストランジスタのポテンシャルを示す電位と飽和信号出力電位との差分がある程度以上大きければバイパストランジスタとして機能するのでその効果が期待できる。
また、撮像装置において、前記バイパストランジスタのポテンシャルを示す電位と前記飽和信号出力電位との差分は、略０．１Ｖであることを特徴とすることもできる。 Thus, if the difference between the potential indicating the potential of the bypass transistor and the saturation signal output potential is larger than a certain level, the transistor functions as a bypass transistor, and the effect can be expected.
In the imaging device, a difference between a potential indicating the potential of the bypass transistor and the saturation signal output potential may be approximately 0.1V.

これにより、バイパストランジスタのポテンシャルを示す電位と飽和信号出力電位との差分を略０．１Ｖとすることができる。
また、撮像装置において、前記出力手段は、さらに、前記バイパストランジスタのゲートにバイアス電圧を供給する電圧供給手段を含み、前記バイパストランジスタのポテンシャルを示す電位と前記飽和信号出力電位との差分は前記バイアス電圧によって与えられることを特徴とすることもできる。 Thereby, the difference between the potential indicating the potential of the bypass transistor and the saturation signal output potential can be set to approximately 0.1V.
In the imaging device, the output unit further includes a voltage supply unit that supplies a bias voltage to a gate of the bypass transistor, and a difference between a potential indicating the potential of the bypass transistor and the saturation signal output potential is determined by the bias signal. It can also be characterized by being provided by a voltage.

これにより、バイアス電圧を供給することによりバイパストランジスタのポテンシャルを示す電位と飽和信号出力電位との差分を設定することができる。
また、撮像装置において、前記バイパストランジスタと前記リセットトランジスタとは同一の工程で生産されることを特徴とすることもできる。
これにより、バイパストランジスタとリセットトランジスタとは同一の工程で生産されるので素子の電気特性が近似し、よって供給するバイアス電圧のばらつきが少なくなり設定が容易になる。 Thus, the difference between the potential indicating the potential of the bypass transistor and the saturation signal output potential can be set by supplying the bias voltage.
In the imaging device, the bypass transistor and the reset transistor may be manufactured in the same process.
Thus, since the bypass transistor and the reset transistor are produced in the same process, the electrical characteristics of the elements are approximated, and thus the variation in the supplied bias voltage is reduced, and the setting is facilitated.

また、撮像装置において、前記電圧供給手段は、撮像装置毎に異なる適切なバイアス電圧を外部より設定することができるバイアス電圧設定回路を含むことを特徴とすることもできる。
これにより、バイアス電圧を外部より設定することができるので、通常ばらつきが生じやすい撮像装置毎の個々の特性を揃えることができる。 In the imaging device, the voltage supply unit may include a bias voltage setting circuit that can externally set an appropriate bias voltage that differs for each imaging device.
Thus, the bias voltage can be set from the outside, so that it is possible to make the individual characteristics of the imaging devices that are likely to vary normally uniform.

また、撮像装置において、前記リセットトランジスタは所定の埋め込み注入によって生産され、前記バイパストランジスタは前記所定の埋め込み注入に加え追加注入を経て生産され、前記バイパストランジスタのポテンシャルを示す電位と前記飽和信号出力電位との差分は前記追加注入によって与えられることを特徴とすることもできる。
これにより、追加注入によりバイパストランジスタのポテンシャルを示す電位と飽和信号出力電位との差分を設定することができる。 In the imaging device, the reset transistor is produced by a predetermined implantation, and the bypass transistor is produced through an additional implantation in addition to the predetermined implantation. The potential indicating the potential of the bypass transistor and the saturation signal output potential are produced. Can be characterized by being provided by the additional injection.
Thereby, the difference between the potential indicating the potential of the bypass transistor and the saturation signal output potential can be set by the additional injection.

また、撮像装置において、前記バイパストランジスタには前記リセットトランジスタとは異なる電位の基板バイアス電圧が印加され、前記バイパストランジスタのポテンシャルを示す電位と前記飽和信号出力電位との差分は前記基板バイアス電圧の差分によって制御されることを特徴とすることもできる。
これにより、基板バイアス電圧の差分により、バイパストランジスタのポテンシャルを示す電位と飽和信号出力電位との差分を設定することができる。 In the imaging device, a substrate bias voltage having a potential different from that of the reset transistor is applied to the bypass transistor, and a difference between a potential indicating the potential of the bypass transistor and the saturation signal output potential is a difference between the substrate bias voltage. It can also be characterized by being controlled by.
Thus, the difference between the potential indicating the potential of the bypass transistor and the saturation signal output potential can be set based on the difference between the substrate bias voltages.

また、撮像装置において、前記出力手段は、さらに、前記第１出力線と前記第２出力線との間の電圧が前記所定の範囲の電圧でない場合に前記高輝度を示す輝度情報として後段のアナログ回路の入力ダイナミックレンジに一致する電圧を出力させるクリップ用トランジスタを含むことを特徴とすることもできる。
これにより、高輝度を示す輝度情報として、後段のアナログ回路の入力ダイナミックレンジに一致する電圧を出力させることができるので、アナログ回路の性能を効率よく活用することができる。 Further, in the imaging apparatus, the output unit may further include a downstream analog signal as luminance information indicating the high luminance when a voltage between the first output line and the second output line is not a voltage in the predetermined range. The circuit may include a clipping transistor that outputs a voltage that matches the input dynamic range of the circuit.
Thus, a voltage that matches the input dynamic range of the analog circuit at the subsequent stage can be output as luminance information indicating high luminance, so that the performance of the analog circuit can be used efficiently.

また、撮像装置において、前記クリップ用トランジスタは後段のアナログ回路の入力ダイナミックレンジの上限の電圧に相当する電圧端子と前記第２出力線との間に接続され、ゲートに所定の電圧が印加されて導通状態であるときに当該第２出力線から前記後段の回路へ後段のアナログ回路の入力ダイナミックレンジに一致する電圧が出力され、前記出力手段は、さらに、後段のアナログ回路が前記輝度情報を入力するときに前記クリップ用トランジスタのゲートにパルス電圧を印加して、前記クリップ用トランジスタを一時的に導通状態とするように当該クリップ用トランジスタをパルス駆動するクリップ用トランジスタ制御手段を含むことを特徴とすることもできる。   In the imaging device, the clipping transistor is connected between a voltage terminal corresponding to a voltage at an upper limit of an input dynamic range of a subsequent analog circuit and the second output line, and a predetermined voltage is applied to a gate. When the second output line is in the conductive state, a voltage that matches the input dynamic range of the subsequent analog circuit is output from the second output line to the subsequent circuit, and the output unit further inputs the luminance information to the subsequent analog circuit. A clipping transistor control means for applying a pulse voltage to the gate of the clipping transistor when driving the clipping transistor so as to temporarily turn on the clipping transistor. You can also.

これにより、クリップ用トランジスタをパルス駆動することができるので、消費電力が少ない。
また、撮像装置において、前記出力手段は、さらに、前記第１出力線と前記クランプ容量との間に直列に接続されているサンプリングトランジスタと、前記撮像手段から輝度情報が出力されない垂直ブランキング期間においてサンプリングトランジスタを非導通状態にするサンプリングトランジスタ制御手段とを含むことを特徴とすることもできる。 Thus, the clipping transistor can be pulse-driven, so that power consumption is low.
In the imaging device, the output unit may further include a sampling transistor connected in series between the first output line and the clamp capacitor, and a vertical blanking period in which luminance information is not output from the imaging unit. Sampling transistor control means for turning off the sampling transistor.

これにより、垂直ブランキング期間において、サンプリングトランジスタを非導通状態にすることができるので、第１出力線とクランプ容量との間が非導通状態となり、クランプ容量に電荷は一切保持されず、低輝度を示す輝度情報を出力することができる。
従って、垂直ブランキング期間において飽和出力信号は出ないので、後段の出力アンプの入力ダイナミックレンジが制約を受けない。 This allows the sampling transistor to be in a non-conductive state during the vertical blanking period, so that the first output line and the clamp capacitor are in a non-conductive state, no charge is held in the clamp capacitor, and low luminance Can be output.
Accordingly, since no saturated output signal is output during the vertical blanking period, the input dynamic range of the subsequent output amplifier is not restricted.

また、撮像装置において、前記撮像手段における単位セルはそれぞれ、増幅用基準電圧端子と前記第１出力線との間に接続され電荷検出部により変換された電圧信号がゲートに印加され当該電圧信号を増幅して第１出力線へ出力する増幅用トランジスタと、前記増幅用基準電圧端子と増幅用トランジスタとの間又は増幅用トランジスタと前記第１出力線との間に直列に接続されているセレクトトランジスタとを含み、前記出力手段は、さらに、導通状態において前記第１出力線に負荷をかけることにより増幅用トランジスタ及びセレクトトランジスタを介して前記出力電圧を読み出す負荷用トランジスタと、負荷用トランジスタを導通状態にする前には何れかの単位セルのセレクトトランジスタを導通状態にし、全ての単位セルのセレクトトランジスタを非導通状態にする前には負荷用トランジスタを非導通状態にし、何れの単位セルからも輝度情報が出力されない垂直ブランキング期間においては負荷用トランジスタを非導通状態にする制御手段とを含むことを特徴とすることもできる。   In the imaging device, each of the unit cells in the imaging unit is connected between an amplification reference voltage terminal and the first output line, and a voltage signal converted by a charge detection unit is applied to a gate, and the voltage signal is applied to the gate. An amplifying transistor for amplifying and outputting to the first output line; and a select transistor connected in series between the amplifying reference voltage terminal and the amplifying transistor or between the amplifying transistor and the first output line. Wherein the output means further comprises: a load transistor for reading the output voltage via an amplifying transistor and a select transistor by applying a load to the first output line in a conductive state; and a conductive state for the load transistor. Before turning on, the select transistors of any of the unit cells are turned on, and the select transistors of all the unit cells are turned off. Control means for turning off the load transistor before turning off the transistor and turning off the load transistor in a vertical blanking period in which no luminance information is output from any of the unit cells. It can also be characterized.

これにより、垂直ブランキング期間において、負荷用トランジスタを非導通状態にすることができるので、クランプ容量に電荷は一切保持されず、低輝度を示す輝度情報を出力することができる。
従って、垂直ブランキング期間において飽和出力信号は出ないので、後段の出力アンプの入力ダイナミックレンジが制約を受けない。 Accordingly, the load transistor can be turned off in the vertical blanking period, so that no charge is held in the clamp capacitor, and luminance information indicating low luminance can be output.
Accordingly, since no saturated output signal is output during the vertical blanking period, the input dynamic range of the subsequent output amplifier is not restricted.

（実施の形態１）
＜構成＞
図１は、本発明の実施の形態１における撮像装置の概略構成を示す図である。
図１に示すように、実施の形態１の撮像装置は、撮像部１、負荷回路２、行選択エンコーダ３、列選択エンコーダ４、信号処理部５、出力回路６から構成される。 (Embodiment 1)
<Structure>
FIG. 1 is a diagram illustrating a schematic configuration of an imaging device according to Embodiment 1 of the present invention.
As shown in FIG. 1, the imaging device according to the first embodiment includes an imaging unit 1, a load circuit 2, a row selection encoder 3, a column selection encoder 4, a signal processing unit 5, and an output circuit 6.

撮像部１は、単位セルが１次元又は２次元上に配列された撮像領域である。ここでは、３×３の２次元上に配列された９画素の場合を例に取って説明するが、実際の画素数は、１次元で数千個、２次元で数十万〜数百万個程度である。
負荷回路２は、縦１列毎に同一の回路が１個接続されており、出力電圧を読み出す為に、列単位で撮像部１の画素に負荷をかける回路である。 The imaging unit 1 is an imaging area in which unit cells are arranged one-dimensionally or two-dimensionally. Here, the case of nine pixels arranged in a three-dimensional three-dimensional manner will be described as an example, but the actual number of pixels is one-thousand thousands, two-dimensional hundreds of thousands to several millions. About one.
The load circuit 2 is a circuit to which one identical circuit is connected for each column and applies a load to the pixels of the imaging unit 1 in a column unit in order to read an output voltage.

行選択エンコーダ３は、横１行毎に、“ＲＥＳＥＴ”、“ＲＥＡＤ”、“ＬＳＥＬ”の３本の制御線を備え、撮像部１の画素に対して、行単位で、リセット（初期化）、リード（読み出し）、及び、ラインセレクト（行選択）を制御する。
列選択エンコーダ４は、制御線を備え、列を順次選択する。
信号処理部５は、縦１列毎に同一の回路が１個接続されており、撮像部１からの列単位の出力を処理して、順次出力する。 The row selection encoder 3 includes three control lines “RESET”, “READ”, and “LSEL” for each horizontal row, and resets (initializes) the pixels of the imaging unit 1 in row units. , Read (read), and line select (row select).
The column selection encoder 4 includes a control line and sequentially selects columns.
The signal processing unit 5 is connected to one identical circuit for each column, and processes the output from the imaging unit 1 in units of columns and sequentially outputs the processed signals.

出力回路６は、信号処理部５の出力に、外部に出力する為に必要な変換を施して出力する。
図２は、実施の形態１の撮像装置の回路の概略を示す図である。
図２に示すように、実施の形態１の撮像装置は、負荷回路１００、画素回路１１０、信号処理回路１２０を備える。 The output circuit 6 subjects the output of the signal processing unit 5 to conversion necessary for outputting to the outside and outputs the result.
FIG. 2 is a diagram schematically illustrating a circuit of the imaging device according to the first embodiment.
As shown in FIG. 2, the imaging device according to the first embodiment includes a load circuit 100, a pixel circuit 110, and a signal processing circuit 120.

負荷回路１００は、図１の負荷回路２中の１個の回路を記載したものであり、第１信号出力線とＧＮＤとの間に接続された負荷用トランジスタ１０１を含み、負荷電圧（ＬＧ）が供給される。
画素回路１１０は、図１の撮像部１中の１個の単位セルを記載したものであり、初期化時の電圧を増幅したリセット電圧と読み出し時の電圧を増幅したリード電圧とを第１信号出力線に出力することを特徴とし、入射した光を光電変換し電荷を出力するフォトダイオード等の受光素子１１１と、受光素子１１１により発生した電荷を蓄積し、蓄積した電荷を電圧信号として出力するコンデンサ１１２と、コンデンサ１１２の示す電圧が初期電圧（ここではＶＤＤ）になるようにリセットするリセットトランジスタ１１３と、受光素子１１１により出力される電荷をコンデンサ１１２に供給するリードトランジスタ１１４と、コンデンサ１１２の示す電圧に追従して変化する電圧を出力する増幅用トランジスタ１１５と、行選択エンコーダ３からラインセレクト信号を受けた時に増幅用トランジスタ１１５の出力を第１信号出力線に出力するラインセレクトトランジスタ１１６とを含む。ここで本明細書では、以後の説明を容易にする為に、コンデンサ１１２のうちの、蓄積された電荷に応じた電圧を示す、リセットトランジスタ１１３、リードトランジスタ１１４、及び増幅用トランジスタ１１５が接続している部分を特に電荷検出部１１７と呼称することとする。 The load circuit 100 describes one circuit in the load circuit 2 of FIG. 1, includes a load transistor 101 connected between the first signal output line and GND, and includes a load voltage (LG) Is supplied.
The pixel circuit 110 describes one unit cell in the imaging unit 1 in FIG. 1, and outputs a reset voltage obtained by amplifying a voltage at the time of initialization and a read voltage obtained by amplifying a voltage at the time of reading as a first signal. It is characterized in that the light is output to an output line, a light receiving element 111 such as a photodiode that photoelectrically converts incident light and outputs electric charge, accumulates electric charge generated by the light receiving element 111, and outputs the accumulated electric charge as a voltage signal. A capacitor 112; a reset transistor 113 for resetting the voltage indicated by the capacitor 112 to an initial voltage (here, VDD); a read transistor 114 for supplying the charge output from the light receiving element 111 to the capacitor 112; Amplifying transistor 115 that outputs a voltage that changes in accordance with the indicated voltage; And a line select transistor 116 that outputs an output of the amplifier transistor 115 to the first signal output line upon receipt of a line select signal. Here, in this specification, in order to facilitate the following description, a reset transistor 113, a read transistor 114, and an amplification transistor 115, which indicate a voltage corresponding to the accumulated charge, of the capacitor 112 are connected. This part is particularly referred to as a charge detection unit 117.

信号処理回路１２０は、図１の信号処理部５中の縦１列用の１個の回路を記載したものであり、リード電圧が所定の範囲の電圧である場合に、当該単位セルにより出力されるリセット電圧と当該リード電圧との差分を示す輝度情報を出力し、当該リード電圧が前記所定の範囲の電圧でない場合に、高輝度を示す輝度情報を出力することを特徴とし、第１信号出力線と第２信号出力線との間に直列に接続されたサンプリングトランジスタ１２１及びクランプ容量１２２と、第２信号出力線とＧＮＤとの間に直列に接続されたサンプリング容量１２３と、第２信号出力線と基準電圧端子ＶＤＤとの間に直列に接続されたクランプトランジスタ１２４と、クランプ容量１２２と並列に接続され、クランプ容量１２２の端子間にかかる電圧が前記所定の電圧を越えない場合には、この端子間を非導通状態とし、この端子間にかかる電圧が前記所定の電圧を越えた場合には、この端子間を導通状態にするバイパストランジスタ１２５とを含む。   The signal processing circuit 120 describes one circuit for one column in the signal processing unit 5 of FIG. 1, and is output by the unit cell when the read voltage is within a predetermined range. And outputting luminance information indicating a difference between the reset voltage and the read voltage, and outputting luminance information indicating high luminance when the read voltage is not a voltage in the predetermined range. A sampling transistor 121 and a clamp capacitor 122 connected in series between the second signal output line and the second signal output line; a sampling capacitor 123 connected in series between the second signal output line and GND; The clamp transistor 124 connected in series between the line and the reference voltage terminal VDD and the clamp capacitor 122 are connected in parallel, and the voltage applied between the terminals of the clamp capacitor 122 is the predetermined voltage. If not exceeding voltage between the terminals and a non-conductive state, when the voltage applied between the terminals exceeds the predetermined voltage includes a bypass transistor 125 between the terminal conductive.

ここで、画素回路１１０には、リセットパルス（初期化信号：ＲＥＳＥＴ）、リードパルス（読み出しパルス：ＲＥＡＤ）、及び、ラインセレクトパルス（行選択信号：ＬＳＥＬ）が、信号処理回路１２０には、サンプリングパルス（ＳＰ）、及び、クランプパルス（ＣＰ）が決められたタイミングで供給され、これら各制御パルスにそれぞれ対応するトランジスタが開閉（ＯＦＦ／ＯＮ）される。   Here, a reset pulse (initialization signal: RESET), a read pulse (read pulse: READ), and a line select pulse (row select signal: LSEL) are applied to the pixel circuit 110, and a sampling is applied to the signal processing circuit 120. A pulse (SP) and a clamp pulse (CP) are supplied at a predetermined timing, and transistors corresponding to these control pulses are opened / closed (OFF / ON).

図３は、実施の形態１の撮像装置における各制御パルスのタイミングを示す図である。
図３に示すようなタイミングで各制御パルスを与えることで、ラインセレクトトランジスタ１１６をＯＮにした状態で、クランプトランジスタ１２４をＯＮし第２信号出力線を基準電圧にした状態で第１信号出力線にリセット電圧を出力させ（図３のａ）、ここでリセット電圧が所定の範囲の電圧であるときには基準電圧とリセット電圧との差分相当がクランプ容量１２２に保持され（図３のｂ）、その後、クランプトランジスタ１２４をＯＦＦにした状態で第１信号出力線にリード電圧を出力させ（図３のｃ）、ここでリード電圧が所定の範囲の電圧であるときには第２信号出力線の電圧が、当該リセット電圧と当該リード電圧との差分相当だけ当該基準電圧から変化し（図３のｄ）、これを輝度情報として出力することができ、また、リード電圧が所定の範囲の電圧でないときには、バイパストランジスタ１２５が端子間を導通状態にすることにより、第２信号出力線の電圧がリード電圧に置き換えられ、これを輝度情報として出力することができる。 FIG. 3 is a diagram illustrating timing of each control pulse in the imaging device according to the first embodiment.
By giving each control pulse at the timing shown in FIG. 3, the clamp transistor 124 is turned on with the line select transistor 116 turned on, and the first signal output line is set with the second signal output line at the reference voltage. A reset voltage is output (FIG. 3A). When the reset voltage is within a predetermined range, the difference between the reference voltage and the reset voltage is held in the clamp capacitor 122 (FIG. 3B). In the state where the clamp transistor 124 is turned off, a read voltage is output to the first signal output line (c in FIG. 3). When the read voltage is within a predetermined range, the voltage of the second signal output line becomes: The reference voltage changes from the reference voltage by an amount corresponding to the difference between the reset voltage and the read voltage (d in FIG. 3), and this can be output as luminance information. When mode voltage is not the voltage of the predetermined range, by the bypass transistor 125 is between the terminals to the conductive state, the voltage of the second signal output line is replaced by the read voltage can be output as brightness information.

ここで、所定の範囲の電圧の設定方法は、例えばバイパストランジスタ１２５としてデプレッション型トランジスタを製造時に作り込んでもよいし、電圧供給手段によりバイパストランジスタ１２５のゲートにバイアス電圧を常時、又は必要なタイミングに（図３のｃ〜ｄ等）供給してもよい。
例えば、バイパストランジスタ１２５のゲートにバイアス電圧を、画素回路１１０からリード電圧を読み出す期間に、パルス状に出力してもよい。 Here, as a method of setting the voltage in the predetermined range, for example, a depletion type transistor may be built as the bypass transistor 125 at the time of manufacture, or a bias voltage may be constantly applied to the gate of the bypass transistor 125 by the voltage supply means or at a necessary timing. (C to d in FIG. 3) may be supplied.
For example, a bias voltage may be output to the gate of the bypass transistor 125 in a pulsed manner during a period in which a read voltage is read from the pixel circuit 110.

＜動作＞
図４（ａ）〜（ｄ）は、画像が暗くなったり画像が黒つぶれする程の強い光を入射していないとき（以下、「通常時」と記す）の各タイミングにおける画素回路１１０中の領域毎のポテンシャルの状態を示す図である。
ここで図４の各図（ａ）〜（ｄ）は、それぞれ図３（ａ）〜（ｄ）のタイミングに対応している。 <Operation>
FIGS. 4A to 4D show the states in the pixel circuit 110 at respective timings when the image is dark or the light is not so intense that the image is blackened (hereinafter, referred to as “normal time”). It is a figure showing the state of potential for every field.
Here, FIGS. 4A to 4D correspond to the timings of FIGS. 3A to 3D, respectively.

図５（ａ）は、通常時の、図３（ｂ）のタイミングにおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図５（ｂ）は、通常時の、図３（ｂ’）のタイミングにおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図５（ｃ）は、通常時の、図３（ｄ）のタイミングにおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。 FIG. 5A is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG.
FIG. 5B is a diagram illustrating the state of the potential in each region in the signal processing circuit 120 at the timing of FIG.
FIG. 5C is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG.

ここで、図４、及び、図５の各図は、上半分が回路の概略を示し、下半分が上半分の回路の各位置に対応する領域毎のポテンシャルの状態を示している。
以下に、通常時の、画素回路１１０中の領域毎のポテンシャルの遷移、及び、信号処理回路１２０中の領域毎のポテンシャルの遷移を、図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）に沿って説明する。 Here, in each of FIGS. 4 and 5, the upper half shows the outline of the circuit, and the lower half shows the state of the potential in each region corresponding to each position of the circuit of the upper half.
The transition of the potential of each region in the pixel circuit 110 and the transition of the potential of each region in the signal processing circuit 120 in the normal state are described below with reference to FIGS. A description will be given along (c).

（１）図３（ａ）のタイミングにおいて、リードトランジスタ１１４がＯＦＦ、リセットトランジスタ１１３がＯＮなので、図４（ａ）に示すように、受光素子１１１で生じた電荷は電荷検出部１１７には移動せず、電荷検出部１１７の電荷はＶＤＤ端子に移動する。
（２）図３（ｂ）のタイミングにおいて、リセットトランジスタ１１３がＯＮからＯＦＦになり、図４（ｂ）に示すように、電荷検出部１１７の電圧がＶＤＤにリセットされ、またクランプトランジスタ１２４がＯＮなので、図５（ａ）に示すように、第２信号出力線の電圧がＶＤＤにリセットされる。 (1) Since the read transistor 114 is OFF and the reset transistor 113 is ON at the timing shown in FIG. 3A, the charges generated in the light receiving element 111 move to the charge detection unit 117 as shown in FIG. Instead, the charge of the charge detection unit 117 moves to the VDD terminal.
(2) At the timing of FIG. 3B, the reset transistor 113 changes from ON to OFF, and as shown in FIG. 4B, the voltage of the charge detection unit 117 is reset to VDD, and the clamp transistor 124 is turned on. Therefore, as shown in FIG. 5A, the voltage of the second signal output line is reset to VDD.

（３）図３（ｂ’）のタイミングにおいて、クランプトランジスタ１２４がＯＮからＯＦＦになり、図５（ｂ）に示すように、リセット電圧とＶＤＤとの差分相当がクランプ容量１２２に保持される。
（４）図３（ｃ）のタイミングにおいて、リセットトランジスタ１１３がＯＦＦのまま、リードトランジスタ１１４がＯＮになるので、図４（ｃ）に示すように、受光素子１１１で生じた電荷が電荷検出部１１７に移動する。 (3) At the timing of FIG. 3B ′, the clamp transistor 124 is turned from ON to OFF, and the difference between the reset voltage and VDD is held in the clamp capacitor 122 as shown in FIG. 5B.
(4) At the timing shown in FIG. 3C, the read transistor 114 is turned on while the reset transistor 113 is turned off, so that the charge generated in the light receiving element 111 is transferred to the charge detection unit as shown in FIG. Move to 117.

（５）図３（ｄ）のタイミングにおいて、図４（ｄ）に示すように、リセットトランジスタ１１３がＯＦＦのままで、リードトランジスタ１１４がＯＦＦになるので、受光素子１１１で生じた電荷が電荷検出部１１７に読み出される。
ここで、電荷検出部１１７の電圧が変化し、この変化後の電圧が増幅用トランジスタ１１５により増幅されるので、第１信号出力線の電圧がリード電圧に変化し、またリセット電圧とＶＤＤとの差分相当がクランプ容量１２２に保持されているので、図５（ｃ）に示すように、第２信号出力線の電圧が「ＶＤＤ−第１信号出力線の電圧の変化分相当」となり、この電圧が輝度情報として出力される（第１信号出力線の電圧変化分をＳＩＧ、クランプ容量１２２をＣｃｐ、サンプリング容量１２３をＣｓｐとすると：第２信号出力線の電圧はＶＤＤ−ＳＩＧ×Ｃｃｐ／（Ｃｃｐ＋Ｃｓｐ）となる）。 (5) At the timing of FIG. 3D, as shown in FIG. 4D, the read transistor 114 is turned off while the reset transistor 113 is kept off, so that the charge generated in the light receiving element 111 is detected. The data is read by the unit 117.
Here, the voltage of the charge detection unit 117 changes, and the voltage after the change is amplified by the amplifying transistor 115. Therefore, the voltage of the first signal output line changes to the read voltage, and the reset voltage and the voltage of VDD change. Since the difference is held in the clamp capacitor 122, the voltage of the second signal output line becomes "VDD-equivalent to the change of the voltage of the first signal output line" as shown in FIG. Is output as luminance information (assuming that the voltage change of the first signal output line is SIG, the clamp capacitance 122 is Ccp, and the sampling capacitance 123 is Csp: the voltage of the second signal output line is VDD-SIG × Ccp / (Ccp + Csp). )).

図６（ａ）〜（ｄ）、及び図７は、画像が暗くなったり画像が黒つぶれする程の強い光を入射したとき（以下、「高輝度時」と記す）の、各タイミングにおける画素回路１１０中の領域毎のポテンシャルの状態を示す図である。
ここで、図６の各図（ａ）〜（ｄ）は、それぞれ図３（ａ）〜（ｄ）のタイミングに対応し、図７は図３（ｄ）において図６（ｄ）の場合よりも強い光を入射したとき、又は図３（ｄ）よりもさらに後のタイミングに対応し、何の対策も施さなければ黒つぶれが生じる状態を示している。 FIGS. 6A to 6D and FIG. 7 show the pixels at each timing when the image is dark or the light is strong enough to cause the image to be blackened (hereinafter, referred to as “high luminance”). FIG. 9 is a diagram illustrating a state of a potential for each region in the circuit 110.
Here, FIGS. 6 (a) to (d) correspond to the timings of FIGS. 3 (a) to 3 (d), respectively, and FIG. 7 is the same as FIG. 3 (d) than FIG. 6 (d). 3D corresponds to a timing when strong light is incident, or a timing further after FIG. 3D, and shows a state where blackout occurs when no measures are taken.

なお、本明細書においては、高輝度時の中でも、図３（ｂ）のタイミングにおいて、第１信号出力線の電荷がバイパストランジスタ１２５のポテンシャルを越えてしまう程ではない場合を第１高輝度時と記し、第１信号出力線の電荷がバイパストランジスタ１２５のポテンシャルを越えてしまう程である場合を第２高輝度時と記す。
図８（ａ）は、第１高輝度時の、図３（ｂ）のタイミングおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。 Note that, in the present specification, even when the luminance is high, the case where the electric charge of the first signal output line does not exceed the potential of the bypass transistor 125 at the timing of FIG. The case where the electric charge of the first signal output line exceeds the potential of the bypass transistor 125 is referred to as the second high luminance state.
FIG. 8A is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG. 3B at the time of the first high luminance.

図８（ｂ）は、第１高輝度時の、図３（ｂ’）のタイミングおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図８（ｃ）は、第１高輝度時の、図３（ｄ）のタイミングにおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図９（ａ）は、第２高輝度時の、図３（ｂ）のタイミングおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。 FIG. 8B is a diagram showing the state of the potential of each region in the signal processing circuit 120 at the timing of FIG. 3B at the time of the first high luminance.
FIG. 8C is a diagram showing the state of the potential of each region in the signal processing circuit 120 at the timing of FIG.
FIG. 9A is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG. 3B at the time of the second high luminance.

図９（ｂ）は、第２高輝度時の、図３（ｂ’）のタイミングおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図９（ｃ）は、第２高輝度時の、図３（ｄ）のタイミングにおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
ここで、図６、図７、図８、及び、図９の各図は、上半分が回路の概略を示し、下半分が上半分の回路の各位置に対応する領域毎のポテンシャルの状態を示している。 FIG. 9B is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG.
FIG. 9C is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG.
Here, in each of FIGS. 6, 7, 8 and 9, the upper half shows the outline of the circuit, and the lower half shows the state of the potential for each region corresponding to each position of the upper half circuit. Is shown.

以下に、高輝度時の、画素回路１１０中の領域毎のポテンシャルの遷移、及び、信号処理回路１２０中の領域毎のポテンシャルの遷移を、図６（ａ）〜（ｄ）、図７、図８（ａ）〜（ｃ）、及び図９（ａ）〜（ｃ）に沿って説明する。
（１）図３（ａ）のタイミングにおいて、リードトランジスタ１１４がＯＦＦ、リセットトランジスタ１１３がＯＮなので、通常時であれば受光素子１１１で生じた電荷は電荷検出部１１７には移動しないが、第１高輝度時及び第２高輝度時では、図６（ａ）に示すように、受光素子１１１で生じた電荷はリードトランジスタ１１４のポテンシャルを越えてしまい電荷検出部１１７に移動し、同時に電荷検出部１１７の電荷はＶＤＤ端子に移動する。 The transition of the potential for each region in the pixel circuit 110 and the transition of the potential for each region in the signal processing circuit 120 at the time of high luminance are described below with reference to FIGS. 8 (a) to 8 (c) and FIGS. 9 (a) to 9 (c).
(1) Since the read transistor 114 is OFF and the reset transistor 113 is ON at the timing shown in FIG. 3A, the charge generated in the light receiving element 111 does not move to the charge detection unit 117 in the normal state, but the first At the time of high luminance and the second high luminance, as shown in FIG. 6A, the charge generated in the light receiving element 111 exceeds the potential of the read transistor 114 and moves to the charge detection unit 117, and at the same time, the charge detection unit The charge of 117 moves to the VDD terminal.

（２）図３（ｂ）のタイミングにおいて、リセットトランジスタ１１３がＯＮからＯＦＦになるが、図６（ｂ）に示すように、引き続き受光素子１１１で生じた電荷はリードトランジスタ１１４のポテンシャルを越えて電荷検出部１１７に移動する為、電荷検出部１１７の電圧がＶＤＤより低い電圧になってしまう。また、この時クランプトランジスタ１２４がＯＮなので、第１高輝度時では、図８（ａ）に示すように、第２信号出力線の電圧がＶＤＤにリセットされ、第１信号出力線の電荷はバイパストランジスタ１２５のポテンシャルを越えず、第２高輝度時では、図９（ａ）に示すように、第２信号出力線の電圧がＶＤＤにリセットされるが、同時に、第１信号出力線の電荷がバイパストランジスタ１２５のポテンシャルを越えてしまい第２信号出力線に移動する。   (2) At the timing of FIG. 3B, the reset transistor 113 changes from ON to OFF. However, as shown in FIG. 6B, the charge generated in the light receiving element 111 continuously exceeds the potential of the read transistor 114. Since the charge detection unit 117 moves to the charge detection unit 117, the voltage of the charge detection unit 117 becomes lower than VDD. At this time, since the clamp transistor 124 is ON, at the time of the first high luminance, as shown in FIG. 8A, the voltage of the second signal output line is reset to VDD, and the charge of the first signal output line is bypassed. At the time of the second high luminance without exceeding the potential of the transistor 125, the voltage of the second signal output line is reset to VDD as shown in FIG. 9A, but at the same time, the electric charge of the first signal output line is reduced. The potential exceeds the potential of the bypass transistor 125 and moves to the second signal output line.

（３）図３（ｂ’）のタイミングにおいて、クランプトランジスタ１２４がＯＮからＯＦＦになり、通常時であれば、第２信号出力線の電圧がＶＤＤにリセットされた状態で、リセット電圧とＶＤＤとの差分がクランプ容量１２２に保持されるのであるが、第１高輝度時では、図８（ｂ）に示すように、通常時より小さいリセット電圧とＶＤＤとの差分がクランプ容量１２２に保持され、第２高輝度時では、図９（ｂ）に示すように、第１信号出力線の電荷がバイパストランジスタ１２５のポテンシャルを越えて第２信号出力線に移動し、クランプ容量１２２には殆ど電圧の差分は保持されない。   (3) At the timing of FIG. 3 (b ′), the clamp transistor 124 is turned off from ON, and in a normal state, the reset voltage and the VDD are set in a state where the voltage of the second signal output line is reset to VDD. Is held in the clamp capacitor 122 at the time of the first high luminance, as shown in FIG. 8B, the difference between the reset voltage and VDD smaller than the normal state is held in the clamp capacitor 122, At the time of the second high luminance, as shown in FIG. 9B, the charge of the first signal output line moves to the second signal output line beyond the potential of the bypass transistor 125, and almost no voltage is applied to the clamp capacitor 122. No differences are kept.

なお、図３（ｂ）及び図３（ｂ’）のタイミングにおいて、第２高輝度時に、第１信号出力線の電荷がバイパストランジスタ１２５のポテンシャルを越えて第２信号出力線に移動し、クランプ容量１２２には殆ど電圧の差分は保持されないが、このような場合であっても出力結果は同じになるので、以後の動作が重要である。
（４）図３（ｃ）のタイミングにおいて、リセットトランジスタ１１３がＯＦＦのまま、リードトランジスタ１１４がＯＮになるので、図６（ｃ）に示すように、受光素子１１１で生じた電荷が電荷検出部１１７に移動する。 At the timing of FIG. 3B and FIG. 3B ′, at the time of the second high luminance, the electric charge of the first signal output line moves to the second signal output line beyond the potential of the bypass transistor 125 and is clamped. Although the voltage difference is hardly held in the capacitor 122, the output result is the same even in such a case, and the subsequent operation is important.
(4) At the timing shown in FIG. 3C, the read transistor 114 is turned on while the reset transistor 113 is turned off, so that the charge generated in the light receiving element 111 is transferred to the charge detection unit as shown in FIG. Move to 117.

（５）図３（ｄ）のタイミングにおいて、図６（ｄ）に示すように、リセットトランジスタ１１３がＯＦＦのままで、リードトランジスタ１１４がＯＦＦになるので、受光素子１１１で生じた電荷が電荷検出部１１７に読み出される。
ここで、電荷検出部１１７の電圧が変化し、この変化後の電圧が増幅用トランジスタ１１５により増幅されるので、第１信号出力線の電圧がリード電圧に変化し、通常時であれば、リセット電圧とＶＤＤとの差分がクランプ容量１２２に保持されているので、第２信号出力線の電圧が「ＶＤＤ−第１信号出力線の電圧の変化分相当」となり、この電圧が輝度情報として出力されるが、第１高輝度時及び第２高輝度時では、それぞれ図８（ｃ）及び図９（ｃ）に示すように、第１信号出力線の電荷がバイパストランジスタ１２５のポテンシャルを越えて第２信号出力線に移動し、第２信号出力線の電圧が「第１信号出力線の電圧相当」となるので高輝度を示す電圧になり、この電圧が輝度情報として出力される。 (5) At the timing of FIG. 3D, as shown in FIG. 6D, the read transistor 114 is turned off while the reset transistor 113 is kept off, so that the charge generated in the light receiving element 111 is detected. The data is read by the unit 117.
Here, the voltage of the charge detection unit 117 changes, and the changed voltage is amplified by the amplifying transistor 115. Therefore, the voltage of the first signal output line changes to the read voltage. Since the difference between the voltage and VDD is held in the clamp capacitor 122, the voltage of the second signal output line becomes “VDD−equivalent to the change in the voltage of the first signal output line”, and this voltage is output as luminance information. However, at the time of the first high luminance and the second high luminance, as shown in FIGS. 8C and 9C, the charge of the first signal output line exceeds the potential of the bypass transistor 125, and Moving to the second signal output line, the voltage of the second signal output line becomes “corresponding to the voltage of the first signal output line”, so that it becomes a voltage indicating high luminance, and this voltage is output as luminance information.

＜まとめ＞
図１０（ａ）は、リセット時における第１信号出力線の電圧の特性を示す図である。
図１０（ｂ）は、リード時における第１信号出力線の電圧の特性を示す図である。
図１０（ｃ）は、画像が暗くなったり画像が黒つぶれすることに対して何の対策も施していない従来の撮像装置における出力電圧の特性を示す図であり、−（図１０（ａ）−図１０（ｂ））に相当する。 <Summary>
FIG. 10A is a diagram illustrating a voltage characteristic of the first signal output line at the time of reset.
FIG. 10B is a diagram illustrating a voltage characteristic of the first signal output line at the time of reading.
FIG. 10 (c) is a diagram showing the characteristics of the output voltage in the conventional imaging apparatus in which no measure is taken against darkening of the image or blackening of the image, and-(FIG. 10 (a) FIG. 10 (b)).

図１０（ｄ）は、本発明の実施の形態１の撮像装置における出力電圧の特性を示す図であり、所定の電圧を越えた場合には高輝度を示す電圧となるので画像が暗くなったり画像が黒つぶれすることが一切ない。
ここで図１０（ａ）〜（ｄ）において、横軸は入射光の強さ（右が強い）、縦軸は電圧（（ａ），（ｂ）は上がプラス、（ｃ），（ｄ）は上がマイナス）を示す。 FIG. 10D is a diagram showing characteristics of the output voltage in the imaging device according to the first embodiment of the present invention. If the output voltage exceeds a predetermined voltage, the voltage becomes high and the image becomes dark. There is no blackening of the image.
Here, in FIGS. 10A to 10D, the horizontal axis represents the intensity of the incident light (right is strong), and the vertical axis represents the voltages ((a) and (b) are plus at the top, and (c) and (d) ) Indicates minus).

以上のように、本発明の実施の形態１では、図１０（ｂ）に示したリード時の電圧に着目し、リード時の電圧が増幅回路が飽和する辺りの電圧に達した場合に、バイパストランジスタが直接出力電圧を高輝度を示す電圧に置き換えるので、画像が暗くなったり黒つぶれが発生する入射光よりも充分弱い入射光から余裕をもって対策することにより、強い光を入射したときに画像が黒つぶれするという問題点を従来よりも確実に解決し、またリセット時の電圧の変化による悪影響を確実に排除することができる。
（実施の形態２）
＜構成＞
図１１は、実施の形態２の撮像装置の回路の概略を示す図である。 As described above, in the first embodiment of the present invention, attention is paid to the voltage at the time of reading shown in FIG. 10B, and when the voltage at the time of reading reaches a voltage near the saturation of the amplifier circuit, the bypass is performed. Since the transistor directly replaces the output voltage with a voltage that shows high brightness, the image can be darkened or darkened. The problem of underexposure can be solved more reliably than before, and the adverse effect due to the voltage change at the time of reset can be reliably eliminated.
(Embodiment 2)
<Structure>
FIG. 11 is a diagram schematically illustrating a circuit of the imaging device according to the second embodiment.

実施の形態２は、上記実施の形態１の信号処理回路１２０の代わりに、第２信号出力線が後段の出力アンプの入力ダイナミックレンジを越えた電圧まで変化しないように、第２信号出力線とクリップ電圧端子（ＣＬＩＰＤＣ）との間に直列に接続したクリップトランジスタ１３１を追加した信号処理回路１３０を備える。
実施の形態２の撮像装置は、クリップトランジスタ１３１を備えることによって、第２信号出力線の電圧が一定電圧以下にならないようにすることができる。 In the second embodiment, instead of the signal processing circuit 120 of the first embodiment, the second signal output line is connected to the second signal output line so that the second signal output line does not change to a voltage exceeding the input dynamic range of the subsequent output amplifier. It has a signal processing circuit 130 to which a clip transistor 131 connected in series between a clip voltage terminal (CLIPDC) is added.
The imaging device according to the second embodiment includes the clip transistor 131, so that the voltage of the second signal output line does not become lower than a certain voltage.

ここで、クリップトランジスタ１３１の駆動方法として、定電圧で動作させるＤＣ駆動と、適切なタイミングでクリップパルス（ＣＬＩＰ）を与えるパルス駆動とがある。
クリップトランジスタ１３１をＤＣ駆動させる場合の各制御パルスのタイミングは、実施の形態１の図３と同様である。
またクリップトランジスタ１３１をパルス駆動させる場合の各制御パルスのタイミングを、以下に説明する。 Here, as a driving method of the clip transistor 131, there are DC driving for operating at a constant voltage and pulse driving for applying a clip pulse (CLIP) at an appropriate timing.
The timing of each control pulse when the clip transistor 131 is driven by DC is the same as in FIG. 3 of the first embodiment.
The timing of each control pulse when the clip transistor 131 is pulse-driven will be described below.

図１２は、実施の形態２の撮像装置におけるクリップトランジスタ１３１をパルス駆動させる場合のクリップパルスを含む各制御パルスのタイミングを示す図である。
図１２に示すように、クリップトランジスタ１３１をパルス駆動させる場合はサンプリングパルスがＯＦＦになった後にクリップパルスがＯＮとなり（図１２のｅ）、第２信号出力線の電圧が一定電圧以下にならないようにする。ここで図１２の（ａ）〜（ｄ）は図３の（ａ）〜（ｄ）と同様である。 FIG. 12 is a diagram illustrating the timing of each control pulse including a clip pulse when the clip transistor 131 in the imaging device according to the second embodiment is pulse-driven.
As shown in FIG. 12, when the clip transistor 131 is pulse-driven, the clip pulse is turned on after the sampling pulse is turned off (e in FIG. 12), so that the voltage of the second signal output line does not become lower than a certain voltage. To Here, (a) to (d) of FIG. 12 are the same as (a) to (d) of FIG.

＜動作１＞
以下に、クリップトランジスタ１３１をＤＣ駆動させる場合の動作について説明する。
図１３は、高輝度時の図３（ｄ）のタイミングにおける信号処理回路１３０中の領域毎のポテンシャルの状態を示す図である。
ここで、図１３は、上半分が回路の概略を示し、下半分が上半分の回路の各位置に対応する領域毎のポテンシャルの状態を示している。 <Operation 1>
Hereinafter, an operation when the clip transistor 131 is driven by DC will be described.
FIG. 13 is a diagram illustrating the state of the potential of each region in the signal processing circuit 130 at the timing of FIG.
Here, in FIG. 13, the upper half shows the outline of the circuit, and the lower half shows the state of the potential in each region corresponding to each position of the circuit of the upper half.

以下に、高輝度時の、信号処理回路１２０中の領域毎のポテンシャルの状態を、図１３に沿って説明する。
（１）図３（ｄ）のタイミングにおいて、図１３に示すように、ＧＮＤの電荷が負荷用トランジスタ１０１のポテンシャルを越えて第１信号出力線に移動し、サンプリングトランジスタ１２１がＯＮなので、順次電荷が各トランジスタのポテンシャルを越えて移動し、クリップ電圧端子からＧＮＤまでの間に定常電流が流れる。ここで、第２信号出力線の電圧はクリップトランジスタ１３１のポテンシャルにより定まるので、クリップトランジスタ１３１のゲート電圧によって定めることができる。 Hereinafter, the state of the potential of each region in the signal processing circuit 120 at the time of high luminance will be described with reference to FIG.
(1) At the timing of FIG. 3D, as shown in FIG. 13, the charge of GND moves to the first signal output line beyond the potential of the load transistor 101, and the sampling transistor 121 is turned on. Move beyond the potential of each transistor, and a steady current flows between the clip voltage terminal and GND. Here, since the voltage of the second signal output line is determined by the potential of the clip transistor 131, it can be determined by the gate voltage of the clip transistor 131.

なお、クリップトランジスタ１３１のポテンシャルは、クリップトランジスタ１３１としてデプレッション型トランジスタを製造時に作り込むことにより設定してもよい。
ここで、第１信号出力線の電位は、画素回路１１０内の増幅用トランジスタ１１５と負荷回路内の負荷用トランジスタ１０１で構成されているソースフォロワ回路により決まるものであり、ＧＮＤと同じ電位になるわけではない。 Note that the potential of the clip transistor 131 may be set by manufacturing a depression-type transistor as the clip transistor 131 at the time of manufacturing.
Here, the potential of the first signal output line is determined by a source follower circuit composed of the amplifying transistor 115 in the pixel circuit 110 and the load transistor 101 in the load circuit, and has the same potential as GND. Do not mean.

また、図１３からわかるように、クリップトランジスタ１３１をＤＣ駆動させる場合には、ＧＮＤからＣＬＩＰＤＣへ電流が流れるパスが存在するので、消費電力が大きいという問題がある。
＜動作２＞
以下に、クリップトランジスタ１３１をパルス駆動させる場合の動作について説明する。 In addition, as can be seen from FIG. 13, when the clip transistor 131 is driven by DC, there is a path through which a current flows from GND to CLIPDC, and thus there is a problem that power consumption is large.
<Operation 2>
Hereinafter, an operation when the clip transistor 131 is pulse-driven will be described.

図１４（ａ）は、高輝度時の図１２（ｄ）のタイミングにおける信号処理回路１３０中の領域毎のポテンシャルの状態を示す図である。
図１４（ｂ）は、高輝度時の図１２（ｅ）のタイミングにおける信号処理回路１３０中の領域毎のポテンシャルの状態を示す図である。
ここで、図１４（ａ）（ｂ）は、上半分が回路の概略を示し、下半分が上半分の回路の各位置に対応する領域毎のポテンシャルの状態を示している。 FIG. 14A is a diagram illustrating the state of the potential of each region in the signal processing circuit 130 at the timing of FIG.
FIG. 14B is a diagram illustrating the state of the potential of each region in the signal processing circuit 130 at the timing of FIG.
Here, in FIGS. 14A and 14B, the upper half shows the outline of the circuit, and the lower half shows the state of the potential of each region corresponding to each position of the circuit of the upper half.

以下に、高輝度時の、信号処理回路１２０中の領域毎のポテンシャルの状態を、図１４（ａ）（ｂ）に沿って説明する。
（１）図１２（ｄ）のタイミングにおいて、図１４（ａ）に示すように、ＧＮＤの電荷が負荷用トランジスタ１０１のポテンシャルを越えて第１信号出力線に移動し、サンプリングトランジスタ１２１がＯＮ、クリップトランジスタ１３１がＯＦＦなので、順次電荷が各トランジスタのポテンシャルを越えて第２信号出力線まで移動する。 Hereinafter, the state of the potential in each region in the signal processing circuit 120 at the time of high luminance will be described with reference to FIGS.
(1) At the timing of FIG. 12D, as shown in FIG. 14A, the charge of GND moves to the first signal output line beyond the potential of the load transistor 101, and the sampling transistor 121 is turned on. Since the clip transistor 131 is OFF, the charges sequentially move to the second signal output line beyond the potential of each transistor.

ここで、第１信号出力線の電位は、画素回路１１０内の増幅用トランジスタ１１５と負荷回路内の負荷用トランジスタ１０１で構成されているソースフォロワ回路により決まるものであり、ＧＮＤと同じ電位になるわけではない。
（２）図１２（ｅ）のタイミングにおいて、図１４（ｂ）に示すように、ＧＮＤの電荷が負荷用トランジスタ１０１のポテンシャルを越えて第１信号出力線に移動し、サンプリングトランジスタ１２１がＯＦＦ、クリップトランジスタ１３１がＯＮなので、サンプリングトランジスタ１２１の右側において電荷が各トランジスタのポテンシャルを越えて移動するが、この電荷の移動は、各信号線の電圧が各トランジスタのポテンシャルで決まる電圧に変化した時点で停止する。ここで、第２信号出力線の電圧はクリップトランジスタ１３１のパルス電圧によって定めることができる。 Here, the potential of the first signal output line is determined by a source follower circuit composed of the amplifying transistor 115 in the pixel circuit 110 and the load transistor 101 in the load circuit, and has the same potential as GND. Do not mean.
(2) At the timing of FIG. 12 (e), as shown in FIG. 14 (b), the charge of GND moves to the first signal output line beyond the potential of the load transistor 101, and the sampling transistor 121 is turned off. Since the clipping transistor 131 is ON, the charge moves beyond the potential of each transistor on the right side of the sampling transistor 121. This movement of the charge occurs when the voltage of each signal line changes to a voltage determined by the potential of each transistor. Stop. Here, the voltage of the second signal output line can be determined by the pulse voltage of the clip transistor 131.

ここで、図１４（ａ）（ｂ）からわかるように、クリップトランジスタ１３１をパルス駆動させる場合には、ＧＮＤからＣＬＩＰＤＣへ電流が流れるパスが存在しないので、クリップトランジスタ１３１をＤＣ駆動させる場合に較べて消費電力が小さいという利点がある。
＜まとめ＞
以上のように、本発明の実施の形態２では、実施の形態１の撮像装置に、さらにクリップトランジスタ１３１を追加したので、第２信号出力線の電圧を、後段の出力アンプの入力ダイナミックレンジを越えた電圧まで変化しないように設定することができる。
（実施の形態３）
＜構成＞
図１５は、実施の形態３の撮像装置の回路の概略を示す図である。 Here, as can be seen from FIGS. 14A and 14B, when the clip transistor 131 is driven by a pulse, there is no path through which a current flows from GND to CLIPDC. Power consumption is small.
<Summary>
As described above, in the second embodiment of the present invention, since the clipping transistor 131 is further added to the imaging device of the first embodiment, the voltage of the second signal output line can be adjusted to reduce the input dynamic range of the output amplifier of the subsequent stage. It can be set so that it does not change up to the voltage that exceeds.
(Embodiment 3)
<Structure>
FIG. 15 is a diagram schematically illustrating a circuit of the imaging device according to the third embodiment.

図１５に示すように、実施の形態３は、実施の形態１の画素回路１１０の代わりに画素回路１４０を備え、実施の形態１の信号処理回路１２０の代わりに信号処理回路１５０を備える。
画素回路１４０は、初期化時の電圧を増幅したリセット電圧と読み出し時の電圧を増幅したリード電圧とを第１信号出力線に出力することを特徴とし、入射した光を光電変換して電荷を発生して蓄積し、蓄積した電荷を電圧信号として出力するフォトダイオード等の受光素子１４１と、受光素子１４１に蓄積された電荷を掃き出して、ここの電圧が初期電圧（ここではＶＤＤ）になるようにリセットするリセットトランジスタ１４２と、受光素子１４１に蓄積された電荷による電圧に追従して変化する電圧を出力する増幅用トランジスタ１４３と、行選択エンコーダ３からラインセレクト信号を受けた時に増幅用トランジスタ１４３の出力を第１信号出力線に出力するラインセレクトトランジスタ１４４とを含む。 As shown in FIG. 15, the third embodiment includes a pixel circuit 140 instead of the pixel circuit 110 of the first embodiment, and includes a signal processing circuit 150 instead of the signal processing circuit 120 of the first embodiment.
The pixel circuit 140 outputs a reset voltage obtained by amplifying a voltage at the time of initialization and a read voltage obtained by amplifying a voltage at the time of reading to a first signal output line, and photoelectrically converts incident light to convert electric charge. A light-receiving element 141 such as a photodiode that generates and accumulates and outputs the accumulated electric charge as a voltage signal, and sweeps out the electric charge accumulated in the light-receiving element 141 so that the voltage becomes an initial voltage (here, VDD). Reset transistor 142, an amplifying transistor 143 that outputs a voltage that changes in accordance with the voltage of the charge accumulated in the light receiving element 141, and an amplifying transistor 143 when receiving a line select signal from the row selection encoder 3. And a line select transistor 144 for outputting the output of the first signal output line to the first signal output line.

ここで、画素回路１４０には、リセットパルス（初期化信号：ＲＥＳＥＴ）、及び、ラインセレクトパルス（行選択信号：ＬＳＥＬ）が、信号処理回路１２０には、サンプリングパルス（ＳＰ）、及び、クランプパルス（ＣＰ）が決められたタイミングで供給され、これら各制御パルスにそれぞれ対応するトランジスタが開閉（ＯＦＦ／ＯＮ）される。
信号処理回路１５０は、実施の形態１の信号処理回路１２０と同様の構成要素を備え、相違点は、実施の形態１の信号処理回路１２０ではクランプトランジスタ１２４が第２信号出力線と基準電圧端子ＶＤＤとの間に直列に接続されているが、信号処理回路１５０ではクランプトランジスタ１２４が第２信号出力線とクランプ用電圧端子ＶＣＬとの間に直列に接続されている点のみである。 Here, a reset pulse (initialization signal: RESET) and a line select pulse (row select signal: LSEL) are supplied to the pixel circuit 140, and a sampling pulse (SP) and a clamp pulse are supplied to the signal processing circuit 120. (CP) is supplied at a predetermined timing, and the transistor corresponding to each of these control pulses is opened / closed (OFF / ON).
The signal processing circuit 150 includes components similar to those of the signal processing circuit 120 of the first embodiment. The difference is that in the signal processing circuit 120 of the first embodiment, the clamp transistor 124 is connected to the second signal output line and the reference voltage terminal. Although the signal processing circuit 150 is connected in series with the VDD, the only difference is that the clamp transistor 124 in the signal processing circuit 150 is connected in series between the second signal output line and the clamping voltage terminal VCL.

ここで、クランプ用電圧端子ＶＣＬは、クランプトランジスタ１２４がＯＮした時に第２信号出力線の電位がバイパストランジスタ１２５のポテンシャルを越えることのないように、バイパストランジスタ１２５のポテンシャルを示す電位ＶφＳＫＩＰよりもいくぶん高い電位であり、ＶＣＬ＝ＶφＳＫＩＰ＋０．１Ｖ程度が望ましい。
また、ＶＣＬの電位の設定方法は、例えばクランプトランジスタ１２４としてデプレッション型トランジスタを製造時に作り込んでもよいし、電圧供給手段によりクランプトランジスタ１２４のゲートにバイアス電圧を常時、又は必要なタイミングに（図１６のｃ〜ｄ等）供給してもよい。 Here, the clamping voltage terminal VCL is somewhat higher than the potential VφSKIP indicating the potential of the bypass transistor 125 so that the potential of the second signal output line does not exceed the potential of the bypass transistor 125 when the clamp transistor 124 is turned on. The potential is high, and it is desirable that VCL = VφSKIP + about 0.1 V.
Further, as a method of setting the potential of the VCL, for example, a depletion type transistor may be formed as the clamp transistor 124 at the time of manufacturing, or a bias voltage may be constantly applied to the gate of the clamp transistor 124 by the voltage supply means or at a necessary timing (FIG. C to d) may be supplied.

例えば、クランプトランジスタ１２４のゲートにバイアス電圧を、画素回路１４０からリード電圧を読み出す期間に、パルス状に出力してもよい。
図１６は、実施の形態３の撮像装置における各制御パルスのタイミングを示す図である。
図１６に示すようなタイミングで各制御パルスを与えることで、ラインセレクトトランジスタ１１６をＯＮにした状態でクランプトランジスタ１２４をＯＮして、第１信号出力線にリード電圧を出力させた状態で第２信号出力線を基準電圧にし（図１６のａ）、ここでリード電圧が所定の範囲の電圧であるときにはリード電圧と基準電圧との差分相当がクランプ容量１２２に保持され、その後、クランプトランジスタ１２４をＯＦＦにした状態で（図１６のｂ）第１信号出力線にリセット電圧を出力させ（図１６のｃ）、第２信号出力線の電圧がリセット電圧とリード電圧との差分相当だけ基準電圧から変化し（図１６のｄ）、これを輝度情報として出力することができ、また、リード電圧が所定の範囲の電圧でないときには、バイパストランジスタ１２５が端子間を導通状態にすることにより、第１信号出力線と第２信号出力線との差分がなくなりクランプ容量１２２に電荷が保持されないので、その後、第２信号出力線の電圧がリセット電圧に置き換えられ、これを輝度情報として出力することができる。 For example, a bias voltage may be output to the gate of the clamp transistor 124 in a pulsed manner during a period in which a read voltage is read from the pixel circuit 140.
FIG. 16 is a diagram illustrating timing of each control pulse in the imaging device according to the third embodiment.
By giving each control pulse at the timing shown in FIG. 16, the clamp transistor 124 is turned on with the line select transistor 116 turned on, and the second signal is output with the read voltage output to the first signal output line. The signal output line is set to the reference voltage (FIG. 16A). When the read voltage is within a predetermined range, the difference between the read voltage and the reference voltage is held in the clamp capacitor 122. In the OFF state (FIG. 16B), a reset voltage is output to the first signal output line (FIG. 16C), and the voltage of the second signal output line is shifted from the reference voltage by an amount corresponding to the difference between the reset voltage and the read voltage. 16 (d in FIG. 16), which can be output as luminance information. When the read voltage is not within a predetermined range, the bypass transistor When the resistor 125 makes the terminals conductive, the difference between the first signal output line and the second signal output line disappears and the charge is not held in the clamp capacitor 122. Thereafter, the voltage of the second signal output line is reset. It can be replaced by a voltage, which can be output as luminance information.

ここで、所定の範囲の電圧の設定方法は、例えばバイパストランジスタ１２５としてデプレッション型トランジスタを製造時に作り込んでもよいし、電圧供給手段によりバイパストランジスタ１２５のゲートにバイアス電圧を常時、又は必要なタイミングに（図１６のｃ〜ｄ等）供給してもよい。
例えば、バイパストランジスタ１２５のゲートにバイアス電圧を、画素回路１１０からリード電圧を読み出す期間に、パルス状に出力してもよい。 Here, as a method of setting the voltage in the predetermined range, for example, a depletion type transistor may be built as the bypass transistor 125 at the time of manufacture, or a bias voltage may be constantly applied to the gate of the bypass transistor 125 by the voltage supply means or at a necessary timing. (C to d in FIG. 16).
For example, a bias voltage may be output to the gate of the bypass transistor 125 in a pulsed manner during a period in which a read voltage is read from the pixel circuit 110.

＜動作＞
図１７（ａ）〜（ｄ）は、通常時の各タイミングにおける画素回路１４０中の領域毎のポテンシャルの状態を示す図である。
ここで図１７の各図（ａ）〜（ｄ）は、それぞれ図１６（ａ）〜（ｄ）のタイミングに対応している。 <Operation>
FIGS. 17A to 17D are diagrams showing the state of the potential of each region in the pixel circuit 140 at each timing in a normal state.
Here, FIGS. 17A to 17D correspond to the timings of FIGS. 16A to 16D, respectively.

図１８（ａ）は、通常時の、図１６（ａ）のタイミングにおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。
図１８（ｂ）は、通常時の、図１６（ｂ）のタイミングにおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。
図１８（ｃ）は、通常時の、図１６（ｄ）のタイミングにおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。 FIG. 18A is a diagram illustrating the state of the potential of each region in the signal processing circuit 150 at the timing of FIG.
FIG. 18B is a diagram illustrating the state of the potential in each region in the signal processing circuit 150 at the timing of FIG.
FIG. 18C is a diagram showing the state of the potential of each region in the signal processing circuit 150 at the timing of FIG.

ここで、図１７、及び、図１８の各図は、上半分が回路の概略を示し、下半分が上半分の回路の各位置に対応する領域毎のポテンシャルの状態を示している。
以下に、通常時の、画素回路１４０中の領域毎のポテンシャルの遷移、及び、信号処理回路１５０中の領域毎のポテンシャルの遷移を、図１７（ａ）〜（ｄ）、図１８（ａ）〜（ｃ）に沿って説明する。 Here, in each of FIGS. 17 and 18, the upper half shows the outline of the circuit, and the lower half shows the state of the potential in each region corresponding to each position of the upper half circuit.
The transition of the potential of each region in the pixel circuit 140 and the transition of the potential of each region in the signal processing circuit 150 in the normal state are described below with reference to FIGS. A description will be given along (c).

（１）図１６（ａ）のタイミングにおいて、リセットトランジスタ１４２がＯＦＦであり、図１７（ａ）に示すように、受光素子１４１で生じた電荷により受光素子１４１の電圧が変化し、ラインセレクトトランジスタ１４４がＯＮなので、この変化後の電圧が増幅用トランジスタ１４３により増幅され、第１信号出力線の電圧がリード電圧に変化し、また、クランプトランジスタ１２４がＯＮなので、図１８（ａ）に示すように、第２信号出力線の電圧がＶＣＬにリセットされる。   (1) At the timing of FIG. 16A, the reset transistor 142 is OFF, and as shown in FIG. 17A, the charge of the light receiving element 141 changes the voltage of the light receiving element 141. Since 144 is ON, the voltage after this change is amplified by the amplifying transistor 143, the voltage of the first signal output line changes to the read voltage, and the clamp transistor 124 is ON, so as shown in FIG. Then, the voltage of the second signal output line is reset to VCL.

ここでは、バイパストランジスタ１２５のポテンシャルを示す電位ＶφＳＫＩＰを約０．７Ｖ、クランプ用電圧端子ＶＣＬを約０．８Ｖとし、例えば第１信号出力線に出力されたリード電圧を約１．５Ｖとする。
（２）図１６（ｂ）のタイミングにおいて、クランプトランジスタ１２４がＯＮからＯＦＦになり、図１８（ｂ）に示すように、リード電圧とＶＣＬとの差分相当がクランプ容量１２２に保持される。 Here, the potential VφSKIP indicating the potential of the bypass transistor 125 is set to about 0.7 V, the clamping voltage terminal VCL is set to about 0.8 V, and the read voltage output to the first signal output line is set to about 1.5 V, for example.
(2) At the timing of FIG. 16B, the clamp transistor 124 changes from ON to OFF, and the difference between the read voltage and VCL is held in the clamp capacitor 122 as shown in FIG.

ここでは、例えばリード電圧約１．５ＶとＶＣＬ約０．８Ｖとの差分約０．７Ｖ相当がクランプ容量１２２に保持される。
（３）図１６（ｃ）のタイミングにおいて、リセットトランジスタ１４２がＯＮになるので、図１７（ｃ）に示すように、受光素子１４１で生じた電荷はＶＤＤ端子に移動する。 Here, for example, a difference of about 0.7 V between the read voltage of about 1.5 V and the VCL of about 0.8 V is held in the clamp capacitor 122.
(3) Since the reset transistor 142 is turned on at the timing of FIG. 16C, as shown in FIG. 17C, the charge generated in the light receiving element 141 moves to the VDD terminal.

（４）図１６（ｄ）のタイミングにおいて、リセットトランジスタ１４２がＯＮからＯＦＦになり、図１７（ｄ）に示すように、受光素子１４１の電圧がＶＤＤにリセットされる。
ここで、受光素子１４１の電圧がＶＤＤに変化し、この変化後の電圧が増幅用トランジスタ１１５により増幅されるので、第１信号出力線の電圧がリセット電圧に変化し、またリード電圧とＶＣＬとの差分相当がクランプ容量１２２に保持されているので、図１６（ｃ）に示すように、第２信号出力線の電圧が「ＶＣＬ＋第１信号出力線の電圧の変化分相当」となり、この電圧が輝度情報として出力される（第１信号出力線の電圧変化分をＳＩＧ、クランプ容量１２２をＣｃｐ、サンプリング容量１２３をＣｓｐとすると：第２信号出力線の電圧はＶＣＬ＋ＳＩＧ×Ｃｃｐ／（Ｃｃｐ＋Ｃｓｐ）となる）。 (4) At the timing shown in FIG. 16D, the reset transistor 142 changes from ON to OFF, and as shown in FIG. 17D, the voltage of the light receiving element 141 is reset to VDD.
Here, the voltage of the light receiving element 141 changes to VDD, and the voltage after this change is amplified by the amplifying transistor 115, so that the voltage of the first signal output line changes to the reset voltage, and the read voltage and VCL Is held in the clamp capacitor 122, the voltage of the second signal output line becomes “VCL + the amount of change in the voltage of the first signal output line”, as shown in FIG. Is output as luminance information (assuming that the voltage change of the first signal output line is SIG, the clamp capacitance 122 is Ccp, and the sampling capacitance 123 is Csp: the voltage of the second signal output line is VCL + SIG × Ccp / (Ccp + Csp). Become).

ここでは、例えば第１信号出力線に出力されたリセット電圧Ｖｒｅｓｅｔを約２．０Ｖとし、Ｃｃｐ＝Ｃｓｐとすると、第２信号出力線の電圧Ｖｎｒｍは、Ｖｎｒｍ＝ＶＣＬ＋ＳＩＧ×Ｃｃｐ／（Ｃｃｐ＋Ｃｓｐ）＝０．８＋（２．０−１．５）×（１／２）＝１．０５（Ｖ）となる。
図１９（ａ）〜（ｄ）は、高輝度時の、各タイミングにおける画素回路１４０中の領域毎のポテンシャルの状態を示す図である。 Here, for example, assuming that the reset voltage Vreset output to the first signal output line is about 2.0 V and Ccp = Csp, the voltage Vnrm of the second signal output line is Vnrm = VCL + SIG × Ccp / (Ccp + Csp) = 0. 0.8+ (2.0−1.5) × (１ ／) = 1.05 (V).
FIGS. 19A to 19D are diagrams showing the state of the potential of each region in the pixel circuit 140 at each timing at the time of high luminance.

ここで、図１９の各図（ａ）〜（ｄ）は、それぞれ図１６（ａ）〜（ｄ）のタイミングに対応している。
図２０（ａ）は、高輝度時の、図１６（ａ）のタイミングおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。
図２０（ｂ）は、通常時の、図１６（ｂ）のタイミングにおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。 Here, FIGS. 19A to 19D correspond to the timings of FIGS. 16A to 16D, respectively.
FIG. 20A is a diagram illustrating the state of the potential of each region in the signal processing circuit 150 at the timing of FIG.
FIG. 20B is a diagram illustrating the state of the potential of each region in the signal processing circuit 150 at the timing of FIG.

図２０（ｃ）は、通常時の、図１６（ｄ）のタイミングにおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。
ここで、図１９、及び、図２０の各図は、上半分が回路の概略を示し、下半分が上半分の回路の各位置に対応する領域毎のポテンシャルの状態を示している。
以下に、高輝度時の、画素回路１４０中の領域毎のポテンシャルの遷移、及び、信号処理回路１５０中の領域毎のポテンシャルの遷移を、図１９（ａ）〜（ｄ）、図２０（ａ）〜（ｃ）に沿って説明する。 FIG. 20C is a diagram illustrating the state of the potential of each region in the signal processing circuit 150 at the timing of FIG.
Here, in each of FIGS. 19 and 20, the upper half shows the outline of the circuit, and the lower half shows the potential state for each region corresponding to each position of the upper half circuit.
19 (a) to 19 (d) and FIG. 20 (a) show potential transitions for each region in the pixel circuit 140 and potential transitions for each region in the signal processing circuit 150 at the time of high luminance. ) To (c).

（１）図１６（ａ）のタイミングにおいて、リセットトランジスタ１４２がＯＦＦであり、図１９（ａ）に示すように、受光素子１４１で生じた電荷により受光素子１４１の電圧が変化し、ラインセレクトトランジスタ１４４がＯＮなので、この変化後の電圧が増幅用トランジスタ１４３により増幅され、第１信号出力線の電圧がリード電圧に変化し、また、クランプトランジスタ１２４がＯＮなので、第２信号出力線の電圧がＶＣＬにリセットされる。   (1) At the timing of FIG. 16A, the reset transistor 142 is OFF, and as shown in FIG. 19A, the voltage of the light receiving element 141 changes due to the charge generated in the light receiving element 141, and the line select transistor Since 144 is ON, the voltage after this change is amplified by the amplifying transistor 143, the voltage of the first signal output line is changed to the read voltage, and the voltage of the second signal output line is changed because the clamp transistor 124 is ON. Reset to VCL.

ここでは、バイパストランジスタ１２５のポテンシャルを示す電位ＶφＳＫＩＰを約０．７Ｖ、クランプ用電圧端子ＶＣＬを約０．８Ｖとし、例えば第１信号出力線に出力されたリード電圧を約０．５Ｖとする。
（２）図１６（ｂ）のタイミングにおいて、クランプトランジスタ１２４がＯＮからＯＦＦになり、ここで、通常時であればリード電圧と基準電圧との差分相当がクランプ容量１２２に保持されるが、高輝度時では、図２０（ｂ）に示すように、リード電圧のポテンシャルがバイパストランジスタ１２５のポテンシャルを越えてしまいバイパストランジスタ１２５が端子間を導通状態にするので、クランプ容量１２２に電荷が保持されない。 Here, the potential VφSKIP indicating the potential of the bypass transistor 125 is set to about 0.7 V, the clamp voltage terminal VCL is set to about 0.8 V, and for example, the read voltage output to the first signal output line is set to about 0.5 V.
(2) At the timing shown in FIG. 16B, the clamp transistor 124 is turned from ON to OFF. At this time, the difference between the read voltage and the reference voltage is held in the clamp capacitor 122 in a normal state. At the time of luminance, as shown in FIG. 20B, the potential of the read voltage exceeds the potential of the bypass transistor 125, and the bypass transistor 125 conducts between the terminals, so that no charge is held in the clamp capacitor 122.

ここでは、例えばリード電圧約０．５Ｖが、ＶφＳＫＩＰ約０．７Ｖ越えてしまうので、第１信号出力線及び第２信号出力線の電圧は共に約０．５Ｖとなり、クランプ容量１２２に電荷が保持されない。
（３）図１６（ｃ）のタイミングにおいて、リセットトランジスタ１４２がＯＮになるので、図１９（ｃ）に示すように、受光素子１４１で生じた電荷はＶＤＤ端子に移動する。 Here, for example, the read voltage of about 0.5 V exceeds VφSKIP by about 0.7 V, so that the voltages of the first signal output line and the second signal output line are both about 0.5 V, and the charges are held in the clamp capacitor 122. Not done.
(3) Since the reset transistor 142 is turned on at the timing of FIG. 16C, the charge generated in the light receiving element 141 moves to the VDD terminal as shown in FIG. 19C.

（４）図１６（ｄ）のタイミングにおいて、リセットトランジスタ１４２がＯＮからＯＦＦになるが、図１９（ｄ）に示すように、受光素子１４１からは、高輝度光入射で生じた電荷により、ＶＤＤよりも若干低い電圧が出力される。
ここで、クランプ容量１２２には電荷が保持されていないので、図２０（ｃ）に示すように、第２信号出力線の電圧がリセット電圧に相当する電圧となるので高輝度を示す電圧になり、この電圧が輝度情報として出力される。 (4) At the timing shown in FIG. 16D, the reset transistor 142 is turned from ON to OFF. However, as shown in FIG. A voltage slightly lower than that is output.
Here, since no charge is held in the clamp capacitor 122, the voltage of the second signal output line becomes a voltage corresponding to the reset voltage as shown in FIG. This voltage is output as luminance information.

具体的には、第１信号出力線の電圧がバイパストランジスタのポテンシャルを超えている間は、第１信号出力線の電圧＝第２信号出力線の電圧となるが、第１信号出力線の電圧がバイパストランジスタのポテンシャルよりも高い電圧になると、第２信号出力線の電圧は、第１信号出力線の電圧変動に対し、サンプリング容量Ｃｓｐ、クランプ容量Ｃｃｐで定まる一定の比で変化し、この時の第２信号出力線の電圧Ｖｏｖは、下式で表される。   Specifically, while the voltage of the first signal output line exceeds the potential of the bypass transistor, the voltage of the first signal output line = the voltage of the second signal output line, but the voltage of the first signal output line Becomes higher than the potential of the bypass transistor, the voltage of the second signal output line changes at a constant ratio determined by the sampling capacitance Csp and the clamp capacitance Ccp with respect to the voltage fluctuation of the first signal output line. The voltage Vov of the second signal output line is represented by the following equation.

Ｖｏｖ＝ＶφＳＫＩＰ＋（Ｖｒｅｓｅｔ−ＶφＳＫＩＰ）
×Ｃｃｐ／（Ｃｃｐ＋Ｃｓｐ）
ここでは、例えば第１信号出力線に出力されたリセット電圧Ｖｒｅｓｅｔを約１．９Ｖとし、Ｃｃｐ＝Ｃｓｐとすると、第２信号出力線の電圧Ｖｏｖは、Ｖｏｖ＝ＶφＳＫＩＰ＋（Ｖｒｅｓｅｔ−ＶφＳＫＩＰ）×Ｃｃｐ／（Ｃｃｐ＋Ｃｓｐ）＝０．７＋（１．９−０．７）×（１／２）＝１．３（Ｖ）となる。 Vov = VφSKIP + (Vreset−VφSKIP)
× Ccp / (Ccp + Csp)
Here, for example, assuming that the reset voltage Vreset output to the first signal output line is about 1.9 V and Ccp = Csp, the voltage Vov of the second signal output line is Vov = VφSKIP + (Vreset−VφSKIP) × Ccp / (Ccp + Csp) = 0.7 + (1.9-0.7) × (1/2) = 1.3 (V).

上記の例によればＶｏｖ＞Ｖｎｒｍが成り立つ。
但し、ＶＣＬ≫ＶφＳＫＩＰとするとＶｏｖ＞Ｖｎｒｍが成り立たなくなるので、ＶＣＬとＶφＳＫＩＰとの差は、上記のようにＶｏｖ＞Ｖｎｒｍが成り立たつ範囲に限られ、例えば、ＶＣＬ＝約０．８Ｖ、ＶφＳＫＩＰ＝約０．７Ｖであり、その差は０．１Ｖ程度が適当である。 According to the above example, Vov> Vnrm holds.
However, if VCL≫VφSKIP, Vov> Vnrm does not hold. Therefore, the difference between VCL and VφSKIP is limited to the range where Vov> Vnrm holds as described above. For example, VCL = about 0.8 V, VφSKIP = about 0.7V, and the difference is suitably about 0.1V.

＜まとめ＞
本発明の実施の形態３の撮像装置における出力電圧の特性は、実施の形態１と同様であり、リード電圧が所定の電圧を越えた場合には高輝度を示す電圧となるので画像が暗くなったり画像が黒つぶれすることがなく、実施の形態１と同様の効果を得ることができる。
（変形例１）
図２１（ａ）（ｂ）は、リセットトランジスタのポテンシャルと、バイパストランジスタのポテンシャルの関係を示す図である。 <Summary>
The characteristics of the output voltage in the image pickup apparatus according to the third embodiment of the present invention are the same as those in the first embodiment. When the read voltage exceeds a predetermined voltage, the voltage becomes high and the image becomes dark. The same effect as that of the first embodiment can be obtained without any loss of image or blackening of the image.
(Modification 1)
FIGS. 21A and 21B are diagrams showing the relationship between the potential of the reset transistor and the potential of the bypass transistor.

以下に図２１（ａ）（ｂ）を用いて、リセットトランジスタのポテンシャルを示す電位ＶφＲと、バイパストランジスタのポテンシャルを示す電位ＶφＳＫＩＰとの関係を説明する。
ここで増幅用トランジスタの増幅率をα、閾値電圧をＶｔとする。
図２１（ａ）に示すように、ＶφＳＫＩＰが、ＶφＲで決まる第１信号出力線の最小電位“Ｖｍｉｎ＝（ＶφＲ−Ｖｔ）×α”以下に設定した場合（ＶφＳＫＩＰ／α＋Ｖｔ≦ＶφＲ）には、飽和信号分が“Ｖｓａｔ＝ＶＤＤ−ＶφＲ”となり実質的な飽和出力電位を最大限に確保できるが、高輝度時においてバイパストランジスタがＯＮしないので、バイパストランジスタとして機能しない。 The relationship between the potential VφR indicating the potential of the reset transistor and the potential VφSKIP indicating the potential of the bypass transistor will be described below with reference to FIGS.
Here, the amplification factor of the amplification transistor is α, and the threshold voltage is Vt.
As shown in FIG. 21A, when VφSKIP is set to be equal to or lower than the minimum potential “Vmin = (VφR−Vt) × α” of the first signal output line determined by VφR (VφSKIP / α + Vt ≦ VφR), The saturation signal component becomes “Vsat = VDD−VφR”, and a substantially saturated output potential can be secured to the maximum. However, since the bypass transistor is not turned on at the time of high luminance, it does not function as a bypass transistor.

図２１（ｂ）に示すように、ＶφＳＫＩＰが、ＶφＲで決まる第１信号出力線の最小電位“Ｖｍｉｎ＝（ＶφＲ−Ｖｔ）×α”よりも高く設定した場合ＶφＳＫＩＰ／α＋Ｖｔ＞ＶφＲ）には、飽和信号分が“Ｖｓａｔ＝ＶＤＤ−（ＶφＳＫＩＰ／α＋Ｖｔ）”となり、ＶφＳＫＩＰとＶｍｉｎとの差分がある程度以上大きければバイパストランジスタとして機能するが、この差分が大きい程より実質的な飽和出力電位が低下する。   As shown in FIG. 21B, when VφSKIP is set higher than the minimum potential “Vmin = (VφR−Vt) × α” of the first signal output line determined by VφR (VφSKIP / α + Vt> VφR) The saturation signal becomes “Vsat = VDD− (VφSKIP / α + Vt)”, and if the difference between VφSKIP and Vmin is larger than a certain level, it functions as a bypass transistor. However, the larger this difference is, the lower the substantial saturation output potential becomes. .

ここでＶφＳＫＩＰとＶｍｉｎとの差分は０．１Ｖ程度が望ましい。
なお、バイパストランジスタとリセットトランジスタとを同一の工程で生産し、バイパストランジスタのゲートにバイアス電圧を供給し、ここで、バイパストランジスタのポテンシャルを示す電位と飽和信号出力電位との差分は、バイアス電圧によって与えてもよい。 Here, the difference between VφSKIP and Vmin is preferably about 0.1V.
Note that a bypass transistor and a reset transistor are produced in the same process, and a bias voltage is supplied to the gate of the bypass transistor. Here, the difference between the potential indicating the potential of the bypass transistor and the saturation signal output potential is determined by the bias voltage. May be given.

また、リセットトランジスタは所定の埋め込み注入によって生産され、バイパストランジスタは当該所定の埋め込み注入に加え、追加注入を経て生産し、ここで、バイパストランジスタのポテンシャルを示す電位と飽和信号出力電位との差分は追加注入によって与えてもよい。
＜まとめ＞
以上のように、本発明の変形例１によれば、実質的な飽和出力電圧を十分に確保し、かつ、バイパストランジスタとして機能するのでその効果が期待できる。
（変形例２）
撮像装置には、１フレーム毎に所定数の画素分の輝度情報が撮像部から出力されない垂直ブランキング期間がある。 In addition, the reset transistor is produced by predetermined implantation, and the bypass transistor is produced through additional implantation in addition to the predetermined implantation. Here, the difference between the potential indicating the potential of the bypass transistor and the saturation signal output potential is It may be given by additional injection.
<Summary>
As described above, according to the first modification of the present invention, a sufficient saturation output voltage is sufficiently ensured and the function as a bypass transistor is achieved, so that the effect can be expected.
(Modification 2)
The imaging apparatus has a vertical blanking period in which luminance information for a predetermined number of pixels is not output from the imaging unit for each frame.

垂直ブランキング期間において通常の期間と同様に駆動すると、負荷回路により第１信号出力線の電位は０Ｖになり過度の飽和出力信号が出ていることになるので、後段の出力アンプの入力ダイナミックレンジが制約を受け、微少な信号を十分にゲインアップできないという問題が生じる。
そこで本発明の変形例２は、このような問題を解決する為に、垂直ブランキング期間において飽和出力信号を出さない撮像装置、及び撮像方法等を提供する。 If driving is performed in the vertical blanking period in the same manner as in a normal period, the potential of the first signal output line becomes 0 V due to the load circuit, and an excessively saturated output signal is output. However, there is a problem that the gain of a small signal cannot be sufficiently increased.
In order to solve such a problem, the second modification of the present invention provides an imaging device that does not output a saturated output signal during a vertical blanking period, an imaging method, and the like.

図２２は、変形例２におけるサンプリングパルスのタイミングを示す図である。
ここで図２２に示すサンプリングパルスは、実施の形態１と同様の撮像装置に対して出力される例を示しており、列選択エンコーダ４に含まれるサンプリングトランジスタ制御部により出力されるものとする。
図２２に示すように、垂直ブランキング期間においては、サンプリングトランジスタ制御部がサンプリングパルスを出力しないので、サンプリングトランジスタ１２１が非導通状態となり、クランプ容量１２２に電荷は一切保持されず、結果的に低輝度を示す輝度情報が出力されることになる。 FIG. 22 is a diagram showing the timing of the sampling pulse in the second modification.
Here, an example is shown in which the sampling pulse shown in FIG. 22 is output to the same imaging device as in the first embodiment, and is assumed to be output by the sampling transistor control unit included in the column selection encoder 4.
As shown in FIG. 22, during the vertical blanking period, the sampling transistor control unit does not output a sampling pulse, so that the sampling transistor 121 is turned off, and no electric charge is held in the clamp capacitor 122. The luminance information indicating the luminance is output.

＜まとめ＞
以上のように、本発明の変形例２によれば、垂直ブランキング期間において飽和出力信号は出ないので、後段の出力アンプの入力ダイナミックレンジが制約を受けない。
（変形例３）
本発明の変形例３は、変形例２と同様の問題を解決する為に、垂直ブランキング期間において飽和出力信号を出さない撮像装置、及び撮像方法等を提供する。 <Summary>
As described above, according to the second modification of the present invention, since no saturated output signal is output during the vertical blanking period, the input dynamic range of the subsequent output amplifier is not restricted.
(Modification 3)
The third modification of the present invention provides an imaging device that does not output a saturated output signal during a vertical blanking period, an imaging method, and the like in order to solve the same problem as the second modification.

図２３は、変形例３における負荷用トランジスタの制御のタイミングを示す図である。
ここで図２３に示す負荷用トランジスタのゲート電圧の制御は、実施の形態１と同様の撮像装置に対して行われる例を示しており、列選択エンコーダ４に含まれる負荷用トランジスタ制御部により行われるものとする。
図２３に示すように、垂直ブランキング期間においては、負荷用トランジスタ制御部が負荷用トランジスタにバイアス電圧を印加しないので、負荷用トランジスタ１０１が非導通状態となり、クランプ容量１２２に電荷は一切保持されず、結果的に低輝度を示す輝度情報が出力されることになる。 FIG. 23 is a diagram illustrating the timing of controlling the load transistor in the third modification.
Here, the control of the gate voltage of the load transistor shown in FIG. 23 shows an example performed for the same imaging device as in the first embodiment. Shall be
As shown in FIG. 23, during the vertical blanking period, the load transistor control unit does not apply a bias voltage to the load transistor, so that the load transistor 101 becomes non-conductive, and no charge is held in the clamp capacitor 122. Therefore, luminance information indicating low luminance is output as a result.

＜まとめ＞
以上のように、本発明の変形例３によれば、垂直ブランキング期間において飽和出力信号は出ないので、後段の出力アンプの入力ダイナミックレンジが制約を受けない。
なお、本発明で説明に用いた各回路は、単に一例を示すものであって、同様の機能を備えた他の回路等であってもよい。 <Summary>
As described above, according to the third modification of the present invention, since no saturated output signal is output during the vertical blanking period, the input dynamic range of the subsequent output amplifier is not restricted.
Each circuit used in the description of the present invention is merely an example, and may be another circuit having a similar function.

また、各信号処理回路の代わりに、リセット電圧とリード電圧とをそれぞれ別途計測し、これら計測結果に基づき、汎用のプロセッサにより各信号処理回路と同様の処理を実現するものであってもよいし、また通常時は従来の信号処理回路により動作し、汎用のプロセッサによりリード時の電圧が所定の範囲の電圧でないときにのみ高輝度時であると判断して、この時の出力信号を高輝度を示す輝度情報に置き換えてもよい。   Instead of each signal processing circuit, a reset voltage and a read voltage may be separately measured, and the same processing as each signal processing circuit may be realized by a general-purpose processor based on the measurement results. Normally, the conventional signal processing circuit operates, and a general-purpose processor determines that the brightness is high only when the voltage at the time of reading is not within a predetermined range. May be replaced with the luminance information indicating.

また、クランプトランジスタやバイパストランジスタ等の各ゲートに、電圧供給手段により供給される各バイアス電圧を、個々の撮像装置毎に適正な値に設定する為に、電圧供給手段は内部に各バイアス電圧を外部より設定可能であり設定された値を記憶できるバイアス電圧設定回路を含んでもよい。
このバイアス電圧設定回路は、バイアス電圧を供給すべきトランジスタ毎に、例えば外部より特定の端子に所定の電圧をかけることによって切断可能なポリシリコン等の配線が複数並列に接続され、複数の配線のそれぞれには同一又は異なる抵抗等の電圧を変化させることができる素子を備えており、製造工程の最終段階において、接続されたトランジスタのポテンシャルが最適な値になるように、出力データをモニターしながら複数の配線の何れかを切断する。例えば、バイパストランジスタのポテンシャルを示す電位と飽和信号出力電位との差分が最適な値になるように、第２信号出力線の電圧をモニターしながら複数の配線の何れかを切断することによって、バイパストランジスタのバイアス電圧を設定する。 Further, in order to set each bias voltage supplied by the voltage supply unit to each gate of the clamp transistor, the bypass transistor, and the like to an appropriate value for each imaging device, the voltage supply unit internally stores each bias voltage. A bias voltage setting circuit which can be set from the outside and can store the set value may be included.
In this bias voltage setting circuit, for each transistor to which a bias voltage is to be supplied, for example, a plurality of wires such as polysilicon which can be cut by applying a predetermined voltage to a specific terminal from the outside are connected in parallel, and a plurality of wires are connected. Each has an element that can change the voltage such as the same or different resistance.In the final stage of the manufacturing process, while monitoring the output data so that the potential of the connected transistor becomes an optimum value. Cut any of the plurality of wires. For example, by monitoring any voltage of the second signal output line and disconnecting one of the plurality of wirings so that the difference between the potential indicating the potential of the bypass transistor and the saturation signal output potential becomes an optimal value, Set the bias voltage of the transistor.

また、本発明の各実施の形態及び各変形例においては、信号電荷が電子の場合を例にとり説明したが、信号電荷を正孔としても実現可能である。信号電荷が正孔の場合には、信号電荷が電子の場合と比較して、信号極性が反転し、電位の大小関係が逆になるだけである。
また、本発明の各実施の形態及び各変形例においては、ＭＯＳ型増幅トランジスタを例にとり説明したが、ＣＭＤ、ＢＡＳＩＳ、ＳＩＴ等のＦＰＮ除去回路を必要とする撮像装置であっても実現可能である。 Further, in each of the embodiments and the modifications of the present invention, the case where the signal charges are electrons has been described as an example, but the signal charges can be realized as holes. When the signal charge is a hole, the signal polarity is reversed and the magnitude relationship between the potentials is only reversed, as compared with the case where the signal charge is an electron.
Further, in each of the embodiments and the modifications of the present invention, the MOS type amplifying transistor has been described as an example. However, the present invention can also be realized in an imaging apparatus which requires an FPN removing circuit such as CMD, BASIS, SIT, or the like. is there.

本発明は、家庭用ビデオカメラやデジタルスチルカメラなどの撮像機器に適用することができる。本発明によって、強い光を入射したときに画像が黒つぶれするという問題点を従来よりも確実に解決し、またリセット時の電圧の変化による悪影響を確実に排除することができる固体撮像素子が提供でき、撮像機器の画質の向上に寄与することができる。
また、家庭用だけでなく、あらゆる撮像機器に適用することができる。 INDUSTRIAL APPLICATION This invention is applicable to imaging devices, such as a home video camera and a digital still camera. According to the present invention, there is provided a solid-state imaging device which can more reliably solve the problem that an image is blackened when strong light is incident than before, and can surely eliminate an adverse effect due to a voltage change at reset. It is possible to contribute to the improvement of the image quality of the imaging device.
Further, the present invention can be applied not only to home use but also to various imaging devices.

図１は、本発明の実施の形態１における撮像装置の概略構成を示す図である。FIG. 1 is a diagram illustrating a schematic configuration of an imaging device according to Embodiment 1 of the present invention. 図２は、実施の形態１の撮像装置の回路の概略を示す図である。FIG. 2 is a diagram schematically illustrating a circuit of the imaging device according to the first embodiment. 図３は、実施の形態１の撮像装置における各制御パルスのタイミングを示す図である。FIG. 3 is a diagram illustrating timing of each control pulse in the imaging device according to the first embodiment. 図４（ａ）〜（ｄ）は、通常時の各タイミングにおける画素回路１１０中の領域毎のポテンシャルの状態を示す図である。FIGS. 4A to 4D are diagrams showing the state of the potential of each region in the pixel circuit 110 at each timing in a normal state. 図５（ａ）は、通常時の、図３（ｂ）のタイミングにおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。FIG. 5A is a diagram illustrating the state of the potential in each region in the signal processing circuit 120 at the timing of FIG.

図５（ｂ）は、通常時の、図３（ｂ’）のタイミングにおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図５（ｃ）は、通常時の、図３（ｄ）のタイミングにおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図６（ａ）〜（ｄ）は、高輝度時の、各タイミングにおける画素回路１１０中の領域毎のポテンシャルの状態を示す図である。 び図７は、高輝度時の、各タイミングにおける画素回路１１０中の領域毎のポテンシャルの状態を示す図である。 図８（ａ）は、第１高輝度時の、図３（ｂ）のタイミングおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。 FIG. 5B is a diagram illustrating the state of the potential in each region in the signal processing circuit 120 at the timing of FIG.
FIG. 5C is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG.
FIGS. 6A to 6D are diagrams showing the state of the potential of each region in the pixel circuit 110 at each timing at the time of high luminance. 7A and 7B are diagrams showing the state of the potential of each region in the pixel circuit 110 at each timing at the time of high luminance. FIG. 8A is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG. 3B at the time of the first high luminance.

図８（ｂ）は、第１高輝度時の、図３（ｂ’）のタイミングおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図８（ｃ）は、第１高輝度時の、図３（ｄ）のタイミングにおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図９（ａ）は、第２高輝度時の、図３（ｂ）のタイミングおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。 FIG. 8B is a diagram showing the state of the potential of each region in the signal processing circuit 120 at the timing of FIG. 3B at the time of the first high luminance.
FIG. 8C is a diagram showing the state of the potential of each region in the signal processing circuit 120 at the timing of FIG.
FIG. 9A is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG. 3B at the time of the second high luminance.

図９（ｂ）は、第２高輝度時の、図３（ｂ’）のタイミングおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図９（ｃ）は、第２高輝度時の、図３（ｄ）のタイミングにおける信号処理回路１２０中の領域毎のポテンシャルの状態を示す図である。
図１０（ａ）は、リセット時における第１信号出力線の電圧の特性を示す図である。 FIG. 9B is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG.
FIG. 9C is a diagram illustrating the state of the potential of each region in the signal processing circuit 120 at the timing of FIG.
FIG. 10A is a diagram illustrating a voltage characteristic of the first signal output line at the time of reset.

図１０（ｂ）は、リード時における第１信号出力線の電圧の特性を示す図である。
図１０（ｃ）は、画像が暗くなったり画像が黒つぶれすることに対して何の対策も施していない従来の撮像装置における出力電圧の特性を示す図であり、−（図１０（ａ）−図１０（ｂ））に相当する。
図１０（ｄ）は、本発明の実施の形態１の撮像装置における出力電圧の特性を示す図である。
図１１は、実施の形態２の撮像装置の回路の概略を示す図である。 図１２は、実施の形態２の撮像装置におけるクリップトランジスタ１３１をパルス駆動させる場合のクリップパルスを含む各制御パルスのタイミングを示す図である。 図１３は、高輝度時の図３（ｄ）のタイミングにおける信号処理回路１３０中の領域毎のポテンシャルの状態を示す図である。 図１４（ａ）は、高輝度時の図１２（ｄ）のタイミングにおける信号処理回路１３０中の領域毎のポテンシャルの状態を示す図である。 FIG. 10B is a diagram illustrating a voltage characteristic of the first signal output line at the time of reading.
FIG. 10C is a diagram showing the characteristics of the output voltage in the conventional imaging apparatus in which no measure is taken against darkening of the image or blackening of the image. FIG. 10 (b)).
FIG. 10D is a diagram illustrating characteristics of an output voltage in the imaging device according to the first embodiment of the present invention.
FIG. 11 is a diagram schematically illustrating a circuit of the imaging device according to the second embodiment. FIG. 12 is a diagram illustrating the timing of each control pulse including a clip pulse when the clip transistor 131 in the imaging device according to the second embodiment is pulse-driven. FIG. 13 is a diagram illustrating the state of the potential of each region in the signal processing circuit 130 at the timing of FIG. FIG. 14A is a diagram illustrating the state of the potential of each region in the signal processing circuit 130 at the timing of FIG.

図１４（ｂ）は、高輝度時の図１２（ｅ）のタイミングにおける信号処理回路１３０中の領域毎のポテンシャルの状態を示す図である。
図１５は、実施の形態３の撮像装置の回路の概略を示す図である。 図１６は、実施の形態３の撮像装置における各制御パルスのタイミングを示す図である。 図１７（ａ）〜（ｄ）は、通常時の各タイミングにおける画素回路１４０中の領域毎のポテンシャルの状態を示す図である。 図１８（ａ）は、通常時の、図１６（ａ）のタイミングにおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。 FIG. 14B is a diagram illustrating the state of the potential of each region in the signal processing circuit 130 at the timing of FIG.
FIG. 15 is a diagram schematically illustrating a circuit of an imaging device according to the third embodiment. FIG. 16 is a diagram illustrating timing of each control pulse in the imaging device according to the third embodiment. FIGS. 17A to 17D are diagrams showing the state of the potential of each region in the pixel circuit 140 at each timing in a normal state. FIG. 18A is a diagram illustrating the state of the potential of each region in the signal processing circuit 150 at the timing of FIG.

図１８（ｂ）は、通常時の、図１６（ｂ）のタイミングにおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。
図１８（ｃ）は、通常時の、図１６（ｄ）のタイミングにおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。
図１９（ａ）〜（ｄ）は、高輝度時の、各タイミングにおける画素回路１４０中の領域毎のポテンシャルの状態を示す図である。 FIG. 18B is a diagram illustrating the state of the potential in each region in the signal processing circuit 150 at the timing of FIG.
FIG. 18C is a diagram showing the state of the potential of each region in the signal processing circuit 150 at the timing of FIG.
FIGS. 19A to 19D are diagrams showing the state of the potential of each region in the pixel circuit 140 at each timing at the time of high luminance.

図２０（ａ）は、高輝度時の、図１６（ａ）のタイミングおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。
図２０（ｂ）は、通常時の、図１６（ｂ）のタイミングにおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。 FIG. 20A is a diagram illustrating the state of the potential of each region in the signal processing circuit 150 at the timing of FIG.
FIG. 20B is a diagram illustrating the state of the potential of each region in the signal processing circuit 150 at the timing of FIG.

図２０（ｃ）は、通常時の、図１６（ｄ）のタイミングにおける信号処理回路１５０中の領域毎のポテンシャルの状態を示す図である。
図２１（ａ）（ｂ）は、リセットトランジスタのポテンシャルと、バイパストランジスタのポテンシャルの関係を示す図である。 図２２は、変形例２におけるサンプリングパルスのタイミングを示す図である。 図２３は、変形例３における負荷用トランジスタの制御のタイミングを示す図である。 FIG. 20C is a diagram illustrating the state of the potential of each region in the signal processing circuit 150 at the timing of FIG.
FIGS. 21A and 21B are diagrams showing the relationship between the potential of the reset transistor and the potential of the bypass transistor. FIG. 22 is a diagram showing the timing of the sampling pulse in the second modification. FIG. 23 is a diagram showing the timing of controlling the load transistor in the third modification.

符号の説明Explanation of reference numerals

１ 撮像部
２ 負荷回路
３ 行選択エンコーダ
４ 列選択エンコーダ
５ 信号処理部
６ 出力回路
１００ 負荷回路
１０１ 負荷用トランジスタ
１１０ 画素回路
１１１ 受光素子
１１２ コンデンサ
１１３ リセットトランジスタ
１１４ リードトランジスタ
１１５ 増幅用トランジスタ
１１６ ラインセレクトトランジスタ
１１７ 電荷検出部
１２０ 信号処理回路
１２１ サンプリングトランジスタ
１２２ クランプ容量
１２３ サンプリング容量
１２４ クランプトランジスタ
１２５ バイパストランジスタ
１３０ 信号処理回路
１３１ クリップトランジスタ
１４０ 画素回路
１４１ 受光素子
１４２ リセットトランジスタ
１４３ 増幅用トランジスタ
１４４ ラインセレクトトランジスタ
１５０ 信号処理回路 DESCRIPTION OF SYMBOLS 1 Image pickup part 2 Load circuit 3 Row selection encoder 4 Column selection encoder 5 Signal processing part 6 Output circuit 100 Load circuit 101 Load transistor 110 Pixel circuit 111 Light receiving element 112 Capacitor 113 Reset transistor 114 Read transistor 115 Amplification transistor 116 Line select transistor 117 Charge detection unit 120 Signal processing circuit 121 Sampling transistor 122 Clamp capacitance 123 Sampling capacitance 124 Clamp transistor 125 Bypass transistor 130 Signal processing circuit 131 Clip transistor 140 Pixel circuit 141 Light receiving element 142 Reset transistor 143 Amplification transistor 144 Line select transistor 150 Signal processing circuit

Claims (1)

受光量に応じた輝度情報を出力する撮像装置であって、
初期化時の光電変換部の出力電圧に対応するリセット電圧と、受光量に応じた光電変換部の出力電圧に対応するリード電圧とを出力する単位セルが、１次元、又は２次元状に複数個配列されている撮像手段と、
前記単位セル毎に、前記リード電圧が所定の範囲の電圧である場合に、前記リセット電圧と当該リード電圧との差分を示す輝度情報を出力し、当該リード電圧が前記所定の範囲の電圧でない場合に、高輝度を示す輝度情報を出力する出力手段と
を備えることを特徴とする撮像装置。 An imaging device that outputs luminance information according to a received light amount,
A plurality of one-dimensional or two-dimensional unit cells output a reset voltage corresponding to the output voltage of the photoelectric conversion unit at the time of initialization and a read voltage corresponding to the output voltage of the photoelectric conversion unit according to the amount of received light. Imaging means arranged in pieces,
For each of the unit cells, if the read voltage is within a predetermined range, output luminance information indicating a difference between the reset voltage and the read voltage, and if the read voltage is not within the predetermined range, And an output unit for outputting luminance information indicating high luminance.

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