JP2004311678A

JP2004311678A - 金属膜を積層した半導体素子

Info

Publication number: JP2004311678A
Application number: JP2003102607A
Authority: JP
Inventors: Atsushi Yamada; 篤志山田; Isao Kidoguchi; 勲木戸口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-04-07
Filing date: 2003-04-07
Publication date: 2004-11-04

Abstract

【課題】半導体素子にかかる放熱、歪、不純物拡散より生じる負の外的要因を低減し、半導体素子の特性と寿命を改善すること。
【解決手段】本発明の目的は、結晶成長膜と基板と、結晶成長膜を上方としたときの上方あるいは上方と下方の両方に電極が形成してあり、その電極の膜厚を４μｍ以上（好ましくは６μｍ以上）にすることにより達成される。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、結晶成長膜と基板と、結晶成長膜を上方としたときの上方あるいは上方と下方の両方に電極が形成してあり、その電極の上層に４μｍ以上の膜厚の金属膜が積層していることを特徴とする半導体素子に関する。
【０００２】
本発明による、金属膜を積層した半導体素子は、特にＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等を一例とするＧａＮ系ＩＩＩ−Ｖ族化合物半導体において特に有効であり、素子特性の向上と寿命の長期化を可能とする。ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体は半導体レーザやＬＥＤ、太陽電池、ＨＥＭＴ、ＨＢＴ等の発光デバイスもしくは電子デバイスを作成するのに用いられる。
【０００３】
【従来の技術】
ＧａＮ系ＩＩＩ−Ｖ族化合物半導体は直接遷移型のバンド構造をもち、さらにバンドギャップエネルギーが青色から紫色の発光が得られる範囲にあり、これを用いた発光素子や半導体レーザに関する研究が行われている。特に発振波長４１０ｎｍの青紫色レーザダイオード（以下、本明細書においては、この青紫色レーザダイオードを「ＬＤ」と表記する）は次世代のＤＶＤ規格であるＢｌｕ―ｒａｙＤｉｓｋのキーデバイスであり、実用化されれば光ディスクの記録容量を片面単層２５ＧＢ以上に高めることができることから実用化と高信頼化に向けて、その開発が盛んに行われている。またＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮなどの窒化ガリウム系化合物半導体は、高い絶縁耐圧、高い熱伝導度、高い飽和電子速度を有していることから、高周波のパワートランジスタ用材料として有望である。ＡｌＧａＮ／ＧａＮのヘテロ構造を用いたＨＥＭＴ構造においては、ＧａＮ膜中のヘテロ界面近傍に高い濃度の２次元電子ガス（２ＤＥＧ）が蓄積される。この２次元電子ガスはＡｌＧａＮ膜にドーピングされたドナー不純物と空間的に分離され蓄積されるため高い電子移動度を示すことから、低いソース抵抗が得られる。またこの２次元電子ガスは高電界領域においても高い飽和電子速度を有しているので、高い遮断周波数などの高周波特性が期待されている。
【０００４】
この様にＧａＮ系ＩＩＩ−Ｖ族化合物半導体は発光デバイス、電子デバイスどちらから見ても有用な材料系であり、窒化ガリウム系化合物半導体のエピタキシャル成長、プロセス、評価等の技術の開発が強く望まれている。なかでも、これまでの化合物半導体であるＧａＡｓやＩｎＰとは化学的な物性が異なっていることから、従来の技術がそのまま転用できないためプロセス技術の開発が急務である。
【０００５】
特許文献１には、ＧａＮ系ＩＩＩ−Ｖ族化合物半導体によるレーザ素子をサブマウントに実装するときにジャンクションダウン組み立てにし、３μｍ程度の電極パッドを用いることが記載されている。その効果によりレーザチップをサブマウントに実装する際の固着のダメージを低減することと、融着剤によって発光部が覆われることによる歩留まりの劣化を改善する手法が記載されている。
【０００６】
【特許文献１】
特開２００２−３０５３４９号公報
【０００７】
【発明が解決しようとする課題】
ＧａＮ系ＩＩＩ−Ｖ族化合物半導体は、基板と結晶成長膜の間、組成の異なる結晶成長層の間で格子間距離が異なっている格子不整合系であり、このためＧａＮ系ＩＩＩ−Ｖ族化合物半導体はその内部に必然的に歪を内包している。この歪は素子の特性と関係があり、歪を制御することによって素子特性を向上させることが可能であるが、逆にいえば、歪により素子性能が劣化することもある。ＧａＮ系ＩＩＩ−Ｖ族化合物半導体では歪が大きいため結晶にクラックが入ったり、発光特性やキャリア密度といった物性に影響を与えたりと歪の影響は従来の例えばＧａＡｓ系やＩｎＰ系のＩＩＩ−Ｖ族化合物半導体に比べて非常に大きい。
【０００８】
従来、歪の制御という点では、基板の改良もしくは変更、結晶成長膜の層構造や組成の工夫によりなされてきたが、これらの改良には適した基板が存在しないことや、結晶成長条件が大きく異なるため同時に結晶成長できないといった制約や、歪の制御を行うための層を挿入すると貫通転移や結晶欠陥が増加するといったトレードオフが存在しており、歪の制御に対しての抜本的な解決は現在までには見出されていない。
【０００９】
またデバイスチップ作成のプロセスにおける、アニールやシンタといった加熱処理工程、洗浄工程、フォト工程、絶縁膜デポ工程やメタルデポといったプロセスの各工程が歪に与える影響も満足に知見が得られておらず、ここでも歪の制御に対しての抜本的な解決は現在までには見出されていない。
【００１０】
またデバイスチップのサブマウントへの実装時のハンダ材料の種類や実装条件（温度や雰囲気等）が歪として素子に大きな影響を与えると考えられている。しかし実際には実装工程における歪に関する知見はあまり多いとはいえないものしか得られていない。ここでも歪の制御に対しての抜本的な解決は現在までには見出されていない。また、ハンダ材料の結晶中への拡散もデバイスの発光特性や電流電圧特性を大きく劣化させることから、大きな問題となっている。
【００１１】
また、ＧａＮ系ＩＩＩ−Ｖ族化合物半導体はバンドギャップが大きいことから動作電圧が必然的に高く、そのため消費電力が従来のＧａＡｓ系やＩｎＰ系ＩＩＩ−Ｖ族化合物半導体に比べて大きい。これは発熱が大きいことを意味しており、素子寿命や特性を向上するためには素子の放熱が重要であることを示している。これも従来のＧａＡｓ系やＩｎＰ系ＩＩＩ−Ｖ族化合物半における対処方法では解決できなくなっている。
【００１２】
本発明は、半導体素子上に一定膜厚以上の金属膜を積層することによって、半導体素子にかかる放熱、歪、不純物拡散より生じる負の外的要因を低減し、半導体素子の特性と寿命の改善を目的とする。
【００１３】
【課題を解決するための手段】
本発明の目的は、結晶成長膜と基板と、結晶成長膜を上方としたときの上方あるいは上方と下方の両方にｐ型あるいはｎ型のための電極が形成してあり、その電極の膜厚が４μｍ以上（好ましくは６μｍ以上）の膜厚であることにより達成される。
【００１４】
従来例にあげた特許文献１には３μｍ程度（最も厚いもので３．９μｍ）の膜厚の金属層を積層することが記載されているが、我々は鋭意検討の末、実際にはそれでは特性の改善、歩留まりの劣化といった問題の解決に十分ではないことを見出した。
【００１５】
半導体素子は通常、結晶成長膜と基板と、結晶成長膜を上方としたときの上方あるいは上方と下方の両方に形成された電極によって構成されている。ここでいう電極とは素子に必要な電力を供給可能な膜厚を備えた金属層を指し、その膜厚は多くとも１μｍ以下である。発明者らはその電極の膜厚を４μｍ以上の膜厚、より好ましくは６μｍ以上、さらにより好ましくは７μｍ以上とすることにより、素子特性と寿命が改善されることを鋭意検討の結果見出した。
【００１６】
この電極としての金属膜以外の金属膜積層による特性の改善と素子寿命の長期化は、次の三つのメカニズムにより達成されていると考えられる。１．膜厚が厚い金属膜が積層されていることによる熱容量の増加に伴う、半導体素子の放熱性の増加、２．膜厚が厚い金属膜が積層されていることによる半導体素子を実装する際に使用するハンダ材料の半導体素子への拡散防止、３．膜厚が厚い金属膜が積層されていることによる半導体素子への歪の印加防止、もしくは半導体素子に生じる歪の解消の三つである。
【００１７】
ＧａＮ系ＩＩＩ−Ｖ族化合物半導体材料はワイドバンドギャップ半導体であるため、ＧａＡｓなどのナローバンドギャップ半導体に比べると必然的に動作電圧が大きくなる。このため素子の消費電力が大きくなり、動作中の半導体素子の温度は必然的にＧａＡｓなどのこれまでの化合物半導体材料による素子に比べて高温になる。素子温度の上昇は素子寿命の劣化を促すことから、半導体素子では放熱性の高いサブマウント上に素子を実装することにより素子温度の上昇を抑えている。
【００１８】
これまでのＧａＡｓ、ＩｎＰ系のＩＩＩ−Ｖ族化合物半導体材料による半導体素子では、放熱性という観点からの素子上の金属膜の厚さはほとんど問題にされてこなかった。それよりも素子を実装する放熱性の高いサブマウントとの接合がより重要であった。ところが、消費電力が大きく素子温度の高くなるＧａＮ系ＩＩＩ−Ｖ族化合物半導体の素子においては、放熱特性の重要度が大きくこれまでのＧａＡｓ、ＩｎＰ系のＩＩＩ−Ｖ族化合物半導体材料での考え方が通用しない。素子上にヒートシンクとも考えられる膜厚の厚い金属膜を積層することにより放熱特性を向上し、素子温度の上昇を抑えることができ寿命の長期化を図ることができる。
【００１９】
また、半導体素子をサブマウント上に実装する際にハンダ材料がもちいられるが、このハンダ材料はＧａＮ系ＩＩＩ−Ｖ族化合物半導体の結晶成長膜まで拡散し取り込まれると素子特性に致命的な悪影響をあたえる。そのため、ハンダ材料との接合部にあたる素子上の金属膜を厚くすることにより、拡散を防ぐことができる。また、ハンダ材料の拡散係数の小さな特定の金属を使用すると結晶成長膜へのハンダ材料の拡散をより効果的に防ぐことができる。
【００２０】
また、ＧａＮ系ＩＩＩ−Ｖ族化合物半導体は格子不整合系である。結晶成長膜と基板との格子定数が異なる、ＧａＮから見てサファイアが約−１４％、６ＨＳｉＣが約−３．４％。ＧａＮ基板を使用したとしても、結晶成長膜中のＡｌＧａＮ層とは格子不整合を生じ、その大きさはＧａＮからみてＡｌの組成比が０．１のとき約−０．２５％である。加えてＬＤの活性層に使用するＩｎＧａＮは、組成の増加に伴う不整合度の増加がＡｌＧａＮよりも大きく同じくＩｎの組成比が０．１のとき１．１％になる。このために、ＧａＮ系ＩＩＩ−Ｖ族化合物半導体は結晶成長膜中に大きな歪を内包している。
【００２１】
この歪は、内部にピエゾ電界を生み出すなど、素子の特性に影響を及ぼすばかりか、歪が大きくなるとついにはクラックの発生に至り、素子を致命的に劣化させる。したがって内部に大きな歪を内包しているＧａＮ系ＩＩＩ−Ｖ族化合物半導体は外的な応力に対して非常に敏感でありかつ弱い。半導体プロセス中での昇温や降温に気を使わなければならないのはもちろんのこと、特に半導体素子をサブマウント上に実装するときに生じる歪が大きな問題となっている。
【００２２】
サブマウント材料とハンダ材料と半導体素子の間では熱膨張係数が異なっているため、接合時の加熱処理により大きな応力が生じ半導体素子に歪がかかる。膜厚の厚い金属膜を半導体素子上に積層しておく事により、サブマウントやハンダ材料との熱膨張率差を吸収することができ、結果として半導体素子にかかる応力を小さく抑えひいては、例えば半導体レーザ素子において重要な活性層にかかる歪を小さくできる。
【００２３】
また、ＧａＮ系ＩＩＩ−Ｖ族化合物半導体はバンドギャップが大きいことから動作電圧が必然的に高く、そのため消費電力が従来のＧａＡｓ系やＩｎＰ系ＩＩＩ−Ｖ族化合物半導体に比べて大きい。これは発熱が大きいことを意味しており、素子寿命や特性を向上するためには素子の放熱が重要であることを示している。また、半導体レーザに関して言えば次世代の光ディスクの規格であるＢｌｕ−ＲａｙＤｉｓｋでは、従来のＣＤやＤＶＤに使われるものに比べて大きな光強度が求められている。
【００２４】
さらに、倍速への対応、容量増加のための多層構造への対応を考えるとレーザ素子に求められる出力光の強度は増加の一途をたどる。このとこは、半導体素子の消費電力を大きくし必然的に発熱量の増加となる。この発熱量がＧａＡｓ系やＩｎＰ系ＩＩＩ−Ｖ族化合物半導体に比べると２〜１０倍になる場合がある。したがって従来の半導体素子への電力供給を目的とした電極層（概して、その膜厚は１μｍ以下である）のみを介した放熱では不十分である事がわかってきており、電極層の上部、特に半導体レーザにおいては発熱の著しい、発光部であるリッジストライプ上部にヒートシンクとも考えられる膜厚の大きな金属層を配置することは放熱特性が改善し、素子特性や寿命の向上に貢献する。
【００２５】
【発明の実施の形態】
本発明の金属膜を積層した半導体素子とは、発光、増幅など主な機能を持った半導体素子とその上面もしくは下面、あるいは両面に積層された金属膜からなり、半導体素子の発光、増幅などの特性と素子寿命が改善されたものである。
【００２６】
半導体素子に積層する金属膜の種類ははＡｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、Ｐｔ、Ｍｇ、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔａ、Ｗの内のいずれかを単体もしくは合金として使用し、一つもしくは二つ以上を積層して使用する。
【００２７】
この中でもＮｉ、ＴｉやＰｔはサブマウントへのボンディングに使用するハンダ材料（Ｓｎ、Ｐｂ等）が結晶成長膜へ拡散し素子特性を劣化させることを防ぐバリア性に優れている。
【００２８】
また、ＣｒやＴｉなどは電極、結晶成長膜、基板や絶縁に使用する酸化物と密着性が高く、金属膜の剥がれを防止するのに有効である。
【００２９】
また、Ａｕ、Ｃｕなどは導電性と熱伝導特性に優れ、放熱を促進し、半導体素子への導電性を確保する事に優れている。
【００３０】
これらの材料を単体もしくは合金として使用し、一つもしくは二つ以上を積層し組み合わせて使用することにより、所望の放熱性、歪の制御性、ハンダ材料の拡散防止といった機能を有した金属膜が得られる。
【００３１】
金属膜の積層方法としては種々の方法が存在する、蒸着、イオンプレーティング、スパッタリング、メッキ等である。積層方法のいずれか１種類もしくは２種類以上を組み合わせて用いる。蒸着、イオンプレーティング、やスパッタリングによる方法は積層する金属の種類に柔軟に対応できる。また、本発明では、４μｍ以上（好ましくは６μｍ以上）と通常で厚膜といわれる厚さを積層する事になるので現実的なプロセスの時間やコストを考えると、高速で安価な手法が好ましく、これには現在のところメッキが適している。
【００３２】
実際には半導体素子上にまず蒸着、イオンプレーティング、スパッタリングのいずれかによりメッキの下地となる金属膜を形成し、その後メッキにより形成する。この際には、もちろん半導体の製造工程で通常もちいられる技術をもちいて、素子にあわせたパターニングが行われていることは言うまでも無い。
【００３３】
【実施例】
以下に本発明を実施例を用いて具体的に説明する。ただし、本発明はこれに限定されるものではない。
【００３４】
実施例はまず、基板と結晶成長膜と電極からなる半導体素子を作成した。結晶成長膜としてはＧａＮ系ＩＩＩ−Ｖ族化合物半導体を、基板としてはサファイア基板に対して欠陥密度低減の為のＥＬＯ技術をもちいてＧａＮを積層したものを用いた。半導体素子としては４１０ｎｍに発振波長を持つ半導体レーザを選択した。
【００３５】
以下の結晶成長とプロセスにより得られる、半導体素子の断面図を図１に示す。基板１１０上にｎ−ＧａＮ層１０８、ｎ−ＡｌＧａＮクラッド層１０７、ｎ−ＧａＮガイド層１０６、ＩｎＧａＮ系ＭＱＷ層１０５、ｐ−ＧａＮガイド層１０４、ｐ−ＡｌＧａＮクラッド層１０３からなる結晶成長膜をＭＯＣＶＤ法により形成した。ＭＯＣＶＤ法でのＧａ源としてはトリメチルガリウム（ＴＭＧ）を、Ａｌ源としてはトリメチルアルミニウム（ＴＭＡ）、Ｉｎ源としてはトリメチルインジウム（ＴＭＩ）を用いた。成長温度範囲は６００℃から１１００℃の間である。また、ｎ型のドーパントしてＳｉを、ｐ型のドーパントとしてＭｇを用いた。
【００３６】
なお、基板１１０はＧａＮ系ＩＩＩ−Ｖ族化合物半導体を結晶成長可能な基板であれば問題なく、例としてサファイア、サファイア上の低転移化ＧａＮ、ＧａＮ基板、Ｓｉ、ＧａＡｓ等があげられる。また本特許において、半導体レーザとしての結晶成長膜における層構造の構成が上記の場合と異なる時にも、本特許が有効であることは言うまでも無い。
【００３７】
この基板上の結晶成長膜に対して、通常の半導体製造工程によるプロセス工程を施し、リッジストライプの形成、絶縁膜１０２の形成、光閉じ込め絶縁膜の形成、ｎ−ＧａＮ層の露出、ｐ−電極１０１、ｎ−電極１０９の形成を行った。以下、特に断りなきときには半導体素子とは図１に記載の半導体素子を指すこととする。また、図１に記載の半導体素子を、単に「素子」という場合がある。
（実施例１）
図２に実施例１にかかる金属膜を積層した半導体素子の断面図を示す、またその作成工程を図３に示した、詳細を以下で説明する。
【００３８】
まず、半導体素子上全面に第１金属層３０１を形成した（図３（ａ））。第１金属層３０１の構成は、下から順にＴｉ：５０ｎｍ、Ｐｔ：１００ｎｍ、Ａｕ：２０００ｎｍであった。この第１金属層３０１の形成には電子ビーム蒸着装置を用いた。
【００３９】
次に、第１金属層３０１上にフォトレジスト３０２により第１金属層３０１のうち必要な部分のみを残すためのパターンを形成した（図３（ｂ））。
【００４０】
パターン形成後、第１金属層３０１に対してウェットエッチングを行った後、フォトレジスト３０２を除去した（図３（ｃ））。
【００４１】
フォトレジスト３０２を除去した後、第２金属層３０４を積層するためパターニングのためのフォトレジスト３０３をフォト工程により形成した（図３（ｄ））。
【００４２】
最後に、第２金属層３０４をＡｕメッキにより形成した。メッキの際には第１金属層３０１が下地の役割と、通電のための導電経路としての役割を果たす。第２金属層３０４の膜厚は１０μｍであった。なお、フォトレジスト３０３は、第２金属層３０４を形成した後、除去した（図３（ｅ））。
【００４３】
この実施例では、図２および図３（ｅ）に示されるように、ｐ型電極が、ｐ−電極１０１、膜厚２１５０ｎｍの第１金属層３０１、および膜厚１０μｍの第２金属層３０４とからなる。本発明では、このｐ−電極１０１、第１金属層３０１、および第２金属層３０４とからなるｐ型電極の厚みが４μｍ以上（好ましくは６μｍ以上）である。ｎ型電極についても、これと同様に、ｎ−電極１０９、第１金属層３０１、および第２金属層３０４からなるｎ型電極の厚みが４μｍ以上（好ましくは６μｍ以上）である。このように、電極は複数層の金属層から構成されていても良い。なお、ｐ−電極１０１および第１金属層３０１の膜厚は第２金属層３０４の膜厚よりずっと小さいので、ここでは無視できる。
【００４４】
この後裏面を研削研磨し、ウェハの膜厚を８０μｍ以上２００μｍ以下にし、ストライプ方向に垂直と水平の二回のヘキ開工程をへて半導体レーザのチップが完成する。
【００４５】
半導体レーザチップのサブマウント上への実装は、結晶成長膜がサブマウント側にくるジャンクションダウンと呼ばれる方向で行った。実装後の模式図を図４に示した。レーザチップとサブマウント４０２の接合ハンダ材料４０１には金スズハンダを用いた。なお、本特許ではハンダの種類による効果の違いはなく、別の種類のハンダ材料を用いたとしても何ら問題はない。サブマウント４０２とレーザチップの両方を２５０度に加熱し、位置を合わせて接合した。またこの場合の実装温度は２００℃以上３００℃以下で行うことが重要である。レーザチップを実装したサブマウントをＣｕからなるベースに組んだ後、寿命試験を行った。寿命試験はある一定の光出力を出しつづけるＡＰＣモードで行った。試験環境は室温２５℃、光出力５ｍＷの連続発振で行った。得られた半導体レーザの寿命試験時間に対する動作電流の上昇率を劣化率として図５に示した。
【００４６】
第２金属層３０４の膜厚をそれぞれ６μｍ、４μｍ、３μｍに代えた素子を作成し、同様に半導体レーザチップをサブマウント上に実装し、Ｃｕからなるベースに組んだ後、同様の寿命試験を行った。劣化率を同じく図５に示した。
【００４７】
なお、劣化率は以下のようにして算出した。まず、室温（２５℃）において、素子に対して一定の電圧（５ｍＷ）を素子に印加し続けることにした。印加した直後の電流をＩ_０、ｔ時間経過後の電流をＩ_ｔとしたときに、劣化率＝（Ｉ_ｔ−Ｉ_０）／ｔとして算出した。
【００４８】
また、図５を作成する元となった、第１金属層３０１と第２金属層３０４とからなるｐ型電極の膜厚（表１では「金属層膜厚」と表記、すなわち第１金属層３０１の膜厚と第２金属層３０４の膜厚との和）と劣化率との関係を以下の表１に示す。
【００４９】
【表１】

表１および図５から理解されるように、膜厚が４μｍ以下であれば劣化率を０．４ｍＡ／ｈ以下とすることができ、膜厚が６μｍ以下であれば劣化率を０．１ｍＡ／ｈ以下とすることができることが理解される。一方、膜厚が３μｍである場合には、劣化率が１．３ｍＡ／ｈと非常に高く、素子の性能として劣ることが理解される。
【００５０】
第１金属層３０１と第２金属層３０４とからなるｐ型電極の膜厚の最大は、１００μｍである。１００μｍを越えた場合には、半導体素子に対して非常に大きいｐ型電極を形成することになり、このようなｐ型電極の形成は困難である。
【００５１】
なお、特許文献１には、膜厚を増やしていくと、劣化率が低下するという関係については言及されていない。
（実施例２）
実施例２として、半導体素子の基板をＧａＮ基板もしくはその他の導電性のある基板を使用した素子を作成した。実施例２にかかる半導体素子の断面図を図６に示した。ＧａＮ基板６０１はｎ型のドーピングが施されており導電性があるため、実施例１では上方に形成したｎ−電極を半導体素子の下方に裏面ｎ−電極６０２として形成することができる。また、その作成工程を以下に記す。
【００５２】
半導体素子のｐ−電極上に実施例１での記載と同様にして金属層を１０μｍの膜厚でＡｕメッキにより形成する。次に基板を研削研磨しウェハの膜厚を８０μｍ以上２００μｍ以下にする。その後、裏面ｎ−電極６０２を電子ビーム蒸着により形成する。次に表面と同様にして膜厚１０μｍの金属層６０３をＡｕメッキにて形成する。完成した後は実施例１と同様に半導体レーザチップをサブマウント上に実装し、Ｃｕからなるベースに組んだ後、同様の寿命試験を行った。劣化率は０．０２ｍＡ／ｈであり、実施例１とほぼ同様であった。
【００５３】
【発明の効果】
本発明は、結晶成長膜と基板と、結晶成長膜を上方としたときの上方あるいは上方と下方の両方に電極が形成してあり、その電極の膜厚を４μｍ以上（好ましくは６μｍ以上）にすることにより、本発明に係る半導体素子は、特にＧａＮ、ＡｌＧａＮを一例とするＧａＮ系ＩＩＩ−Ｖ族化合物半導体において特に有効であり、素子特性の向上と寿命の長期化を可能とする。ＧａＮ系三−Ｖ族窒化物半導体は半導体レーザやＬＥＤ、太陽電池、ＨＥＭＴ、ＨＢＴ等の発光デバイスもしくは電子デバイスを作成するのに用いられる。
【図面の簡単な説明】
【図１】従来の方法により作成された半導体素子の断面図
【図２】金属膜を積層した半導体素子の断面図
【図３】金属層を積層した半導体素子を作成するためのプロセスフローを示す図
【図４】サブマウント上に実装した半導体レーザを表す模式図
【図５】積層した金属膜の膜厚変化による、半導体素子の寿命試験の劣化率を表した図
【図６】基板としてＧａＮ基板（導電性）を使用したときの金属膜を積層した半導体素子の断面図
【符号の説明】
１０１：ｐ−電極
１０２：絶縁膜
１０３：ｐ−クラッド層
１０４：ｐ−ガイド層
１０５：ＭＱＷ活性層
１０６：ｎ−ガイド層
１０７：ｎ−クラッド層
１０８：ｎ−ＧａＮ層
１０９：ｎ−電極
１１０：基板
３０１：第１金属層
３０２：フォトレジスト
３０３：フォトレジスト
３０４：第２金属層
４０１：半導体チップをサブマウントに実装するためのハンダ材料
４０２：サブマウント
６０１：ＧａＮ基板
６０２：裏面ｎ−電極
６０３：裏面ｎ−電極上に積層した金属層

Claims

結晶成長膜と基板と、結晶成長膜を上方としたときの上方あるいは上方と下方の両方に電極が形成してあり、その電極の膜厚が４μｍ以上である、半導体素子。
請求項１に記載の半導体素子であって、金属膜がＡｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、Ｐｔ、Ｍｇ、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔａ、Ｗの内のいずれかを単体もしくは合金として使用し、一つもしくは二つ以上を積層して使用したものであることを特徴とする半導体素子。
請求項２に記載の半導体素子であって、その金属膜の積層方法が蒸着、イオンプレーティング、スパッタリング、メッキの内のどれか一つ、もしくは二つ以上を組み合わせたものであることを特徴とする半導体素子。
請求項１に記載の半導体素子であって、上記電極の上層に加えて、それ以外の場所にも上記金属膜を積層することを特徴とする半導体素子。
請求項に１に記載の半導体素子であって、二つ以上の電極が半導体素子の上方に形成されており、その高さが異なるとき上記積層金属の膜厚により二つ以上の電極の高さを水平にすることを特徴とする半導体素子。
請求項１に記載の半導体素子であって、結晶成長膜がＧａＮ系ＩＩＩ−Ｖ族化合物半導体であることを特徴とする半導体素子。
請求項１に記載の半導体素子であって、半導体素子が半導体レーザであることを特徴とする半導体素子。