JP2004309153A

JP2004309153A - Noise tester

Info

Publication number: JP2004309153A
Application number: JP2003098912A
Authority: JP
Inventors: Toshiyuki Ihara; 俊之井原; Makoto Yamazaki; 眞山崎; Fumio Kyotani; 文雄京谷
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2003-04-02
Filing date: 2003-04-02
Publication date: 2004-11-04

Abstract

<P>PROBLEM TO BE SOLVED: To accurately measure a noise level causing a DUT to fail to function normally with the DUT controlled to a desired operating state. <P>SOLUTION: This noise tester verifies malfunction of the device under test. A pulse generation means is a noise generation source capable of performing impression of prescribed pulse noise. A pattern generation means generates a plural number M of test signals supplied to an input end of the DUT and generates a plural number N of expected value patterns. A malfunction detection means receives a plural number N of DUT output signals outputted from the DUT while receiving the value patterns outputted from the pattern generation means, and compares both the sides with each other in a prescribed manner to find whether they are in accord, outputting a malfunction signal when disaccord is detected. An overvoltage protection means protects an output end of the pattern generation means from the pulse noise impressed on the DUT while protecting an input end of the detection means from the pulse noise impressed on the DUT. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、被試験デバイス（ＤＵＴ）を所望の動作状態に制御した状態でＤＵＴの誤動作するノイズレベル等を的確に測定可能としたノイズ試験装置に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平８−２３３８８７号公報（第１図）
【０００４】
特開平８−２３３８８７号公報では、誤動作の要因となる回路の特定を容易にし、かつその影響の定量化を可能とし、短時間で静電気イミュニティ向上の施策を施すための支援ツールの提供である。
【０００５】
従来の試験装置としては、静電気放電イミュニティ試験を行うＩＥＣ６１０００−４−２規格に対応する試験装置がある。これは静電気放電現象による過大電流や電磁波を印加して機器の耐性を試験するものであり、試験は規定された放電電流特性をもった試験機から放電ガンを介して電子機器や被試験デバイス（ＤＵＴ）に直接あるいは間接に放電することにより試験される。
【０００６】
図１（ａ）は放電試験装置の原理構成図である。この構成要素は静電気パルス発生装置８と、印加ガン９とを備える。前記静電気パルス発生装置８は所望の直流の高電圧のコンデンサによる放電源であって、高電圧電源ＶＳ１と、充電スイッチＳＷ１と、充電抵抗Ｒ１と、放電コンデンサＣ１と、放電抵抗Ｒ２とを備える。
【０００７】
印加ガン９は放電スイッチＳＷ２と、先端が尖った放電電極を備えて、静電気パルス発生装置８からの高電圧ＨＶ１を高電圧ケーブルで受けてＤＵＴに対して気中放電又は接触放電させる。一方の気中放電ではＤＵＴのパッケージ又は端子から所定距離離れた状態でアーク放電させて印加し、他方の接触放電ではＤＵＴの電源ピンを含む全ての信号ピン若しくは注目すべきＩＣピンへ印加する。これにより、ＤＵＴに対して静電気ノイズや放電電流に伴う電磁波ノイズが印加される。尚、図１（ｂ）は放電パルスの波形の一例である。
【０００８】
高電圧電源ＶＳ１は少なくとも２ｋＶ〜１５ｋＶに調整可能な正負の直流電圧である。気中放電の場合には２ｋＶ〜１５ｋＶが適用され、接触放電の場合には２ｋＶ〜８ｋＶが適用される。
放電コンデンサＣ１は放電エネルギーを蓄積するコンデンサである。充電抵抗Ｒ１は例えば３００Ω程度が使用されて、放電ピーク電流を例えば７．５Ａ〜３０Ａ程度に制限する。それでも、ＤＵＴに対しては非常に高エネルギーの静電気放電である。
【０００９】
しかしながら、図１の試験構成によって、静電気を印加する印加ガン９から指定の高電圧をＤＵＴへ接触放電／気中放電させて評価するが、ＤＵＴが誤動作するノイズレベルを測定できるものでは無い。
また、半導体試験装置を適用してＤＵＴへ試験波形を印加したり、ＤＵＴから出力する信号を受けて良否判定しながら、上記放電試験を実施することは、ＤＵＴとインタフェースするドライバ回路やコンパレータ回路等のピンエレクトロニクスの回路側が上記高エネルギーの静電気放電で劣化したりして耐えられないので、実用的に使用することができない。
【００１０】
【発明が解決しようとする課題】
上述説明したように従来技術における放電試験装置は、ＤＵＴが誤動作するノイズレベルを的確に測定できるものでは無い。また、誤動作するノイズレベルその他の評価事項を定量的に評価することは実用的に困難である。
そこで、本発明が解決しようとする課題は、ＤＵＴを所望の動作状態に制御した状態でＤＵＴの誤動作するノイズレベルを的確に測定可能なノイズ試験装置を提供することである。
【００１１】
【課題を解決するための手段】
第１の解決手段を示す。ここで第２図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイス（ＤＵＴ）へ放電ノイズ若しくは過電圧ノイズ若しくは低レベルノイズを印加して、ＤＵＴの誤動作若しくは劣化を検証するノイズ試験装置であって、パルス発生手段とパターン発生手段と誤動作検出手段と過電圧保護手段とを備え、
上記パルス発生手段（例えばパルス発生器１０）はＤＵＴのＩＣ端子に接続してＤＵＴの正常な回路動作に対して誤動作（若しくは劣化）となる所定の電圧／極性／エネルギー量／パルス幅若しくは任意波形のパルス性ノイズ１０ｐが印加可能なノイズ発生源であり、
上記パターン発生手段（例えばパターン発生器２０）はＤＵＴを所定の動作状態にする複数Ｍ（Ｍは１以上の整数）の試験信号を発生してＤＵＴ入力端へ供給し、且つＤＵＴ出力端から出力されるＤＵＴ出力信号が正常な出力条件（論理及び出力タイミング）であるか否かの良否判定を行う複数Ｎ（Ｎは１以上の整数）の期待値パターンＥＸＰ２を発生して上記誤動作検出手段へ供給するものであり、
上記誤動作検出手段（例えば誤動作検出回路４０）はＤＵＴから出力される複数Ｎ（Ｎは１以上の整数）のＤＵＴ出力信号ＤＯＵＴ３を受け、上記パターン発生手段から出力される期待値パターンＥＸＰ２を受けて、両者の一致比較を所定に行い、不一致を検出した場合に誤動作信号４０ｓを出力するものであり、
上記過電圧保護手段（例えば第１過電圧保護回路３１と第２過電圧保護回路３２）は上記パターン発生手段の出力端に対してＤＵＴへ印加されるパルス性ノイズ１０ｐから保護し、上記誤動作検出手段の入力端に対してＤＵＴへ印加されるパルス性ノイズ１０ｐから保護するものである、
ことを特徴とするノイズ試験装置である。
【００１２】
次に、第２の解決手段を示す。ここで第２図と第８図は、本発明に係る解決手段を示している。
上述ノイズ試験装置において、時間積分回路５０と記録回路６０とを追加して備え、
上記時間積分回路５０はＤＵＴへ印加したパルス性ノイズ１０ｐを累積した累積印加量（積分量若しくはエネルギーに相当する値、若しくは発生量）を求めるものであって、測定開始から測定終了する迄の所定の測定期間ＭＰにおいて、上記パルス性ノイズに対応する信号（例えば積分データ８０ｓ）を受けて所定に累積した累積印加データ５０ｓを記録回路６０へ供給するものであり、
上記記録回路６０は所定複数測定回数の上記累積印加データ５０ｓと上記誤動作検出手段からの誤動作信号４０ｓとを同期した関係で時系列に受けて、上記誤動作信号４０ｓの発生と上記累積印加データ５０ｓとの相関関係が評価可能な判定情報若しくは表示情報を生成して出力するものである、ことを特徴とするノイズ試験装置がある。
【００１３】
次に、第３の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述パルス発生手段（例えばパルス発生器１０）の一態様は、放電パルス発生部７と放電制御スイッチＳＷ５と生成パルス発生部１４と出力切替スイッチＳＷ６とを備え、
上記放電パルス発生部７はＩＥＣ６１０００−４−２規格に準拠して放電用の放電コンデンサＣ１の放電に基づく放電パルス７ｐの発生用であり、
上記放電制御スイッチＳＷ５は外部からの制御に基づいて所定のタイミングで上記放電用の放電コンデンサＣ１に充電した高電圧ＨＶ１を放電する放電用リレーであり、
上記生成パルス発生部１４はＤＵＴに対して過電圧な生成パルスを印加し、若しくは所定電圧レベルのノイズ源となる生成パルスを発生する発生源であり、
上記出力切替スイッチＳＷ６は上記放電パルス発生部７からの放電パルス７ｐか、上記生成パルス発生部１４からの生成パルスか、の何れかを選択して出力するものである、ことを特徴とする上述ノイズ試験装置がある。
【００１４】
次に、第４の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述パルス発生手段の一態様は、放電パルス発生部７を備え、
上記放電パルス発生部７はＩＥＣ６１０００−４−２規格に準拠して放電用の放電コンデンサＣ１の放電に基づき放電パルス７ｐを発生するものである、ことを特徴とする上述ノイズ試験装置がある。
【００１５】
次に、第５の解決手段を示す。ここで第３図と第９図は、本発明に係る解決手段を示している。
上述パルス発生手段の一態様は、生成パルス発生部１４を備え、
上記生成パルス発生部１４はＤＵＴに対して過電圧な生成パルスを印加し、若しくは所定電圧レベルのノイズ源となる所定電圧／所定極性／所定パルス幅の生成パルスを発生する発生源である、ことを特徴とする上述ノイズ試験装置がある。
【００１６】
次に、第６の解決手段を示す。
上述パルス発生手段（例えばパルス発生器１０）を複数チャンネル備え、若しくは上述放電パルス発生部７を複数チャンネル備え、若しくは上述生成パルス発生部１４を複数チャンネル備える、ことを特徴とするノイズ試験装置がある。
【００１７】
次に、第７の解決手段を示す。ここで第４図（ｂ）は、本発明に係る解決手段を示している。
上述パルス発生手段の出力部に対して、ＤＵＴのＩＣ端子へ印加する上記パルス性ノイズ１０ｐの電流量を制限する、外部から切り替え制御可能な所定複数の電流制限条件の異なる電流制限抵抗Ｒ７１〜Ｒ７ｎを備える、ことを特徴とするノイズ試験装置がある。
【００１８】
次に、第８の解決手段を示す。ここで第２図（ａ）は、本発明に係る解決手段を示している。
上述パターン発生手段（例えばパターン発生器２０と複数ＭのドライバＤＲ）の一態様は、プログラム可能なパターンメモリ（図示なし）を備えて所定周期のクロックＣＬＫに基づいて、複数Ｍの試験パターンを発生し、当該パターン発生手段に備える複数ＭのドライバＤＲを介してＤＵＴの入力端へ試験信号を供給し、
且つ良否判定を行う複数Ｎの期待値パターンＥＸＰ２と１つの比較イネーブル信号ＣＰＥを発生して上記誤動作検出手段へ供給するものである、ことを特徴とする上述ノイズ試験装置がある。
【００１９】
次に、第９の解決手段を示す。ここで第４図（ａ）は、本発明に係る解決手段を示している。
上述誤動作検出手段（例えば誤動作検出回路４０）の一態様としては、ＤＵＴから出力される複数ＮのＤＵＴ出力信号ＤＯＵＴ３を受け、上記パターン発生手段から出力される期待値パターンＥＸＰ２を受けて、上記パターン発生手段から出力される比較イネーブル信号ＣＰＥが有効な都度、両信号の一致比較を行い、不一致が検出された場合に誤動作信号４０ｓを出力する、ことを特徴とする上述ノイズ試験装置がある。
【００２０】
次に、第１０の解決手段を示す。ここで第２図（ｂ）（ｃ）は、本発明に係る解決手段を示している。
上述過電圧保護手段の一態様は、複数Ｍの第１過電圧保護回路３１と複数Ｎの第２過電圧保護回路３２とを備え、
上記第１過電圧保護回路３１（例えば直列抵抗Ｒ５とクランプダイオードＤ１、Ｄ２と正電源＋Ｖ、負電源ーＶとバイパスコンデンサ）は上記パターン発生手段から出力される複数Ｍの試験信号と当該複数Ｍの試験信号を接続するＤＵＴのＩＣ入力端子との間に仲介回路として各々挿入されて、上記パルス発生手段から供給されるパルス性ノイズ１０ｐから上記パターン発生手段の出力端（即ちドライバＤＲ出力端）を保護し、
上記第２過電圧保護回路３２（例えば直列抵抗Ｒ６とクランプダイオードＤ３、Ｄ４と正電源＋Ｖ、負電源ーＶとバイパスコンデンサ）はＤＵＴのＩＣ出力端子と上記誤動作検出手段の入力端との間に仲介回路として各々挿入されて、上記パルス発生手段から供給されるパルス性ノイズ１０ｐから上記誤動作検出手段の入力端を保護する、ことを特徴とする上述ノイズ試験装置がある。
【００２１】
次に、第１１の解決手段を示す。ここで第７図は、本発明に係る解決手段を示している。
ＤＵＴへ印加する上記試験信号と同期した関係で上記パルス性ノイズ１０ｐが発生できるように、プログラム可能な試験パターンである起動信号２２ｓを上記パターン発生手段に追加して備える、ことを特徴とする上述ノイズ試験装置がある。
【００２２】
尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。
【００２３】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
【００２４】
本発明について、図２〜図８を参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また必要がない限り同一符合の要素は説明を省略する。
【００２５】
図２（ａ）は本発明のノイズ試験装置のブロック構成図の一例である。この構成要素はパルス発生器１０と、パターン発生器２０と、複数ＭのドライバＤＲと、複数Ｍの第１過電圧保護回路３１と、複数Ｎの第２過電圧保護回路３２と、誤動作検出回路４０と、時間積分回路５０と、記録回路６０と、制御ＣＰＵ９０とを備える。ここで、ＤＵＴへの印加方法は、ＤＵＴのＩＣ入力端子／出力端子へ接触させる接触用プローブにより、試験対象のＩＣ端子を順次手動で、変更しながら全てのＩＣピン、若しくは注目するＩＣピンを試験する場合とする。
【００２６】
パルス発生器１０は、所望条件のパルス性ノイズ１０ｐを印加するものであって、制御ＣＰＵ９０からの試験条件制御信号１２ｓに基づいて、所望条件のパルス性ノイズ１０ｐを発生し、接触用プローブ（図示なし）から目的のＤＵＴのＩＣ端子へ電気的に接触させて印加する。
図３はパルス発生器１０の内部原理構成の一例である。この構成要素は放電パルス発生部７と、出力切替スイッチＳＷ６と、生成パルス発生部１４と、パルス発生制御部１６と、積分回路８０とを備える。
ここで、パルス性ノイズ１０ｐは２種類あって、第１に放電パルス発生部７から発生するＩＥＣ６１０００−４−２規格に対応するコンデンサの放電による放電パルス７ｐであり、第２に生成パルス発生部１４から任意パルス幅に生成して発生する過電圧ノイズ１４ｐである。
【００２７】
放電パルス発生部７はＩＥＣ６１０００−４−２規格に対応するコンデンサの放電による放電パルス７ｐの発生用であって、高電圧発生部８ａと放電制御スイッチＳＷ５とを備える。高電圧発生部８ａはコンデンサによる±２ｋＶ〜７．５ｋＶ程度の直流高電圧の放電ノイズ発生源であって、図１に示す静電気パルス発生装置８と同様である。但し、高電圧電源ＶＳ１はパルス発生制御部１６からの第１制御信号１６ｓ１に基づいて制御された正／負何れかの所望の高電圧を発生できる。
放電制御スイッチＳＷ５は所望のタイミングで放電コンデンサＣ１に充電した高電圧ＨＶ１を放電する外部から制御可能な耐久性のあるリレーであり、瞬間的に数十アンペア程度の放電電流が通電可能なスイッチ、例えば高電圧用の水銀リレーを適用する。これはパルス発生制御部１６からの第２制御信号１６ｓ２に基づいて所望タイミングで開閉制御できる。
【００２８】
生成パルス発生部１４は任意パルス幅に生成して発生する低い過電圧の矩形パルスの過電圧ノイズ１４ｐの発生用であって、例えば０〜±数十Ｖ程度の当該ＤＵＴに対して過電圧若しくはノイズ源となり得るパルス電圧を発生するものであり、原理構成要素は低電圧電源ＶＳ２と、発生制御スイッチＳＷ７と、電流制限抵抗Ｒ７とを備える。
低電圧電源ＶＳ２はパルス発生制御部１６からの第３制御信号１６ｓ３に基づいて所望の正／負何れかの過電圧又は高電圧を発生できる。
発生制御スイッチＳＷ７は出力する生成パルスＳＷ７ｐのパルス幅が例えば数百ナノ秒〜数十ミリ秒程度で高速にＯＮ／ＯＦＦ動作が可能な半導体スイッチであって、パルス発生制御部１６からの第４制御信号１６ｓ４に基づいて所望の繰り返し周期（若しくはランダム周期）で、所望のパルス幅期間となるように、低電圧電源ＶＳ２からの電圧を受けてスイッチをＯＮ／ＯＦＦ制御して得られる生成パルスＳＷ７ｐを電流制限抵抗Ｒ７へ供給する。
電流制限抵抗Ｒ７はＤＵＴへ印加する最大電流値を制限する為の抵抗である。これにより、ＤＵＴのＩＣピンへ任意の電圧、任意パルス幅のパルス性ノイズを重畳させて試験実施することができる。
【００２９】
パルス発生制御部１６は、外部から試験条件制御信号１２ｓを受けて、上記各部へ第１制御信号１６ｓ１、第２制御信号１６ｓ２、第３制御信号１６ｓ３、第４制御信号１６ｓ４、第５制御信号１６ｓ５を供給する。また、発生するパルス性ノイズ１０ｐの発生周期は一定周期、ランダム周期、又は試験条件制御信号１２ｓを受けた都度、等任意の条件で間欠的／連続的に発生発生可能である。
【００３０】
出力切替スイッチＳＷ６は２入力１出力型の切替スイッチであって、パルス発生制御部１６からの第５制御信号１６ｓ５に基づいて、放電パルス発生手段からの放電パルス７ｐを出力するか、生成パルス発生手段からの過電圧ノイズ１４ｐを出力するかの何れかに切り替えてパルス性ノイズ１０ｐとして出力する。
【００３１】
積分回路８０は発生するパルス性ノイズ１０ｐを積分して量子化したデータを出力するものであって、図５（ａ）に積分回路８０の内部構成例を示す。これは、図５（ｂ）の積分電圧の推移を示すように、上記間欠的／連続的に発生するパルス性ノイズ１０ｐの電圧を受けて、ＲＣ回路（又はＲＣ回路と演算増幅器）で積分し、積分した直流電圧をＡＤ変換器８４で量子化変換した結果の積分データ８０ｓを時間積分回路５０へ供給する。これにより、ＤＵＴへ印加するエネルギー量に相当するデータが取得できる。
【００３２】
図２（ａ）に戻り、パターン発生器２０はパターンメモリ（図示なし）を備えてクロックＣＬＫに基づいてプログラム可能な任意のパターンデータを発生するものである。即ち第１に、ＤＵＴへ複数Ｍの所望の試験パターンＰＡＴ１を印加するものであり、且つ第２に、ＤＵＴ出力信号が正常な出力論理及び出力タイミングであるかの良否判定を行う複数Ｎの期待値パターンＥＸＰ２と１本の比較イネーブル信号ＣＰＥを発生するものである。
【００３３】
ドライバＤＲは上記試験パターンＰＡＴ１を受けて所定の振幅に変換した後、第１過電圧保護回路３１へ供給する。
複数Ｍの第１過電圧保護回路３１はドライバＤＲの出力端を高電圧のパルス性ノイズ１０ｐから保護する仲介回路であり、仲介した後のＭ本のＤＵＴ印加信号ＰＡＴ１ｂをＤＵＴの入力端子等へ供給する。
図２（ｂ）に第１過電圧保護回路３１の内部構成例を示す。この構成例では、直列抵抗Ｒ５とクランプダイオードＤ１、Ｄ２と正電源＋Ｖ、負電源ーＶとバイパスコンデンサとを備える。直列抵抗Ｒ５はＤＵＴへ印加されるＤＵＴ印加信号ＰＡＴ１ｂが支障とならない範囲の抵抗値で、且つドライバＤＲが保護可能な範囲の抵抗値、例えば数十Ωから数百Ωを適用する。正電源＋Ｖと負電源ーＶは、直列抵抗Ｒ５とクランプダイオードＤ１、Ｄ２を介して流れる電流が吸収可能な電源電圧を設定して適用する。且つ、容量の大きな高周波用のバイパスコンデンサ（例えばセラミックコンデンサ）を備えて十分に低い電源インピーダンスにしておく。
【００３４】
複数Ｎの第２過電圧保護回路３２は、上記第１過電圧保護回路３１と同様に、誤動作検出回路４０の入力端を高電圧のパルス性ノイズ１０ｐから保護するものであって、図２（ｃ）に内部構成例を示す。
【００３５】
誤動作検出回路４０は、ＤＵＴから出力されるＮ本のＤＵＴ出力信号ＤＯＵＴ３を受け、パターン発生器２０からの期待値パターンＥＸＰ２を受けて、比較イネーブル信号ＣＰＥが有効なときにクロックＣＬＫ単位に両者の一致比較を行い、不一致の場合には誤動作信号４０ｓを出力するものである。
図４（ａ）は誤動作検出回路の内部原理構成の一例である。この構成要素はＮ個のコンパレータＣＰ４２と、しきい値電圧源ＳＶ４１と、フリップ・フロップ４３、４７と、Ｎ個の一致比較器４４と、ＯＲゲート４５と、ＡＮＤゲート４６とを備える。
Ｎ個の各コンパレータＣＰ４２は第２過電圧保護回路３２を介してＮ本のＤＵＴ出力信号ＤＯＵＴ３を受けてしきい値電圧源ＳＶ４１に基づくスレッショルド・レベルで論理信号に変換する。前記で変換した論理信号は、各々フリップ・フロップ４３によりクロックＣＬＫでリタイミングしたリタイミング信号４３ｓを一致比較器４４へ供給する。
Ｎ個の一致比較器４４は上記Ｎ本のリタイミング信号４３ｓを受け、Ｎ本の期待値パターンＥＸＰ２を受けて、対応する両論理信号間の一致比較を行い、不一致となった場合に不一致信号４４ｓをＯＲゲート４５へ供給する。Ｎ入力型のＯＲゲート４５は前記Ｎ本の不一致信号４４ｓを受けて何れかが不一致であれば不一致検出信号４５ｓを出力する。
ＡＮＤゲート４６は比較イネーブル信号ＣＰＥが有効なときにおいて、上記不一致検出信号４５ｓが検出されたときに誤動作検出信号４６ｓとして出力する。これをフリップ・フロップ４７が受けてリタイミングした結果の誤動作信号４０ｓを記録回路６０へ供給する。
【００３６】
図２（ａ）に戻り、時間積分回路５０は、ＤＵＴへ印加したパルス性ノイズ１０ｐの総エネルギー量（相当値）を求めるものであって、測定開始から測定終了する迄の所定の測定期間ＭＰにおいて、上記パルス発生器１０から受ける積分データ８０ｓを累積加算、若しくは積分データ８０ｓを２乗した値を累積加算する。前記加算処理で得られた累積印加データ５０ｓは記録回路６０へ供給する。
ここで、測定期間ＭＰとしては試験目的やＤＵＴによって多様であるが、例えば数秒、数分、数時間の測定時間である。また、ＤＵＴを統計的に評価する場合には、前記測定期間ＭＰを測定単位として所望複数回の測定が行われて、平均化処理したものを累積印加データ５０ｓとして出力することもできる。
【００３７】
記録回路６０は、誤動作検出回路４０からの誤動作信号４０ｓと、時間積分回路５０からの累積印加データ５０ｓと、制御ＣＰＵ９０からの印加条件情報９５ｓとを受けて、図８に示すように、相関関係が把握できる判定情報形態、若しくは画面表示形態にデータ処理して出力するものである。また、処理結果の表示出力等を行うこともできる。
図８（ａ）に示す推移グラフは、横軸が印加総エネルギー量（相当値）であり、縦軸が誤動作回数の場合である。この中で、図８Ａの推移グラフでは一度も誤動作しない場合であり、図８Ｂ、Ｃの推移グラフは印加総エネルギー量を大きくしていくと、誤動作回数が増加してくることを示している。この結果、印加するパルス性ノイズとＤＵＴの誤動作との相関関係が定量的に評価できる。
また図８（ｂ）に示す推移グラフは、横軸が測定期間ＭＰの単位とした経時であり、縦軸が誤動作回数の場合である。この中で、図８Ｄの推移グラフはＤＵＴがＥ地点で劣化又は破損した場合であり、Ｅ地点以降で急激に誤動作回数が増加している様子を示している。図８Ｆの推移グラフは印加するパルス性ノイズによりＤＵＴが除々に劣化していく様子を示している。図８Ｇ，Ｈの推移グラフはランダムな誤動作が発生している様子を示している。この結果、印加するパルス性ノイズとＤＵＴの誤動作との相関関係が定量的に評価できる。
【００３８】
制御ＣＰＵ９０は、測定系の全体を制御する制御用のコンピュータであって、上述した測定動作が行われるように、上記試験条件制御信号１２ｓを含む印加条件情報９５ｓに基づいて、各構成要素の動作条件／試験条件を設定制御して、測定の開始／停止、及び累積印加データ５０ｓの記録、測定結果の表示等の測定系全体を制御するものである。
【００３９】
上述した図２の構成によれば、パルス性ノイズのエネルギーレベルとノイズ発生頻度とＤＵＴの誤動作との相関関係が定量的に的確に評価できる大きな利点が得られる。また、ＤＵＴのＩＣピンへ任意の電圧、任意パルス幅のパルス性ノイズを重畳させて試験実施することができる。従って、ＤＵＴが誤動作しない範囲で動作可能な最大エネルギーレベル若しくはノイズ発生頻度を推定することが可能となる。また、ＤＵＴが劣化しない範囲で耐え得る最大エネルギーレベルを推定することも可能となる。また、ＤＵＴが劣化若しくは劣化破損に至る最大エネルギーレベル若しくはノイズ発生頻度を推定することもできる。
【００４０】
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
例えば、上述図３に示すパルス発生器１０の内部構成例では、放電パルス発生部７と生成パルス発生部１４との２系統を備える具体構成例で説明したが、所望により何れか一方の発生部を備える内部構成としても良い。
【００４１】
また、図２（ａ）の構成では１チャンネルのパルス発生器１０を備える構成例で説明したが、所望の複数チャンネルのパルス発生器１０を備えて、同時にＤＵＴへ複数チャンネルのパルス性ノイズ１０ｐを印加できるように構成しても良い。
【００４２】
また、図３に示す生成パルス発生部１４に備える電流制限抵抗Ｒ７は単一抵抗を適用する具体構成例で説明したが、図４（ｂ）に示すように、複数個の電流制限抵抗Ｒ７１〜Ｒ７ｎとレンジ切替スイッチ７０を備えて、ＤＵＴの品種に対応して多様な電流制限が可能なように構成しても良い。
【００４３】
また、図７のパルス発生器１０の他の構成例に示すように、パターン発生器２０からプログラム可能な試験パターンである起動信号２２ｓを追加する構成としても良い。パルス発生制御部１６は前記起動信号２２ｓを受けて、試験パターンと同期した関係で第２制御信号１６ｓ２又は第４制御信号１６ｓ４を発生する。この場合には、試験パターンＰＡＴ１に同期した所望のタイミングで起動信号２２ｓを発生できるからして、試験パターンと同期した関係でパルス性ノイズ１０ｐを発生できる利点が得られる結果、ＤＵＴへ印加するパルス性ノイズ１０ｐと同期した関係で、ＤＵＴの誤動作の発生タイミングを把握できる利点が得られる。従って、再現性の良い試験することが可能となる。
【００４４】
また、図６（ａ）のパルス発生器１０の更に他の構成例に示すように、パルス発生制御部１６においてノイズ印加信号１６ｓ６を追加し、発生頻度計数部１７を追加し、記録回路６０において発生回数記録部６５を追加する構成例がある。パルス発生制御部１６から出力するノイズ印加信号１６ｓ６は図６（ｂ）のタイミング図に示すように、ＤＵＴへ印加するパルス性ノイズ１０ｐと同期した関係で発生して発生頻度計数部１７へ供給する。発生頻度計数部１７ではノイズ印加信号１６ｓ６を受けて、測定期間毎の発生回数を計数して得た頻度データ１１ｓを発生回数記録部６５へ供給する。発生回数記録部６５ではこれを受けて、他の情報と共に記録する。これによれば、ＤＵＴへ印加するパルス性ノイズ１０ｐの発生頻度とＤＵＴの誤動作との相関関係についても、より的確に把握できる。
【００４５】
また、図９に生成パルス発生部１４の他の構成例を示す。これは多様な波形のパルス性ノイズを発生する一例であって、発生波形制御部９１の制御に基づいて、メモリ９２へ複数種類の波形種類となるコードデータ群を予め格納しておき、この中から指定した波形種類を所望の読出し周期（例えば数十ナノ秒〜数μ秒）で順次読み出してＤＡ変換器９３でアナログ波形に変換し、高速アンプ９６で電力増幅した後、所望の電流制限抵抗Ｒ７（図４（ｂ）参照）を介して過電圧ノイズ１４ｐとして発生出力するものである。ここで、前記高速アンプ９６は出力のＯＮ／ＯＦＦ制御が可能な高速アンプとしても良い。この構成例の場合には、多様な波形のパルス性ノイズをＤＵＴへ印加することができる。
【００４６】
また、上述構成要素に対して実用的に適用可能な部位に対しては、ハードウエアロジックに基づいて実現する構成手段としても良いし、ソフトウエア若しくはマイクロプログラムとハードウエアロジックの両方に基づいて実現する構成手段としても良いし、ソフトウエアに基づいて実現する構成手段としても良い。
【００４７】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、パルス性ノイズのエネルギーレベルとノイズ発生頻度とＤＵＴの誤動作との相関関係が定量的に的確に評価できる大きな利点が得られる。また、ＤＵＴのＩＣピンへ任意の電圧、任意パルス幅のパルス性ノイズを重畳させて試験実施することができる。従って、ＤＵＴが誤動作しない範囲で動作可能な最大エネルギーレベル若しくはノイズ発生頻度を推定することが可能となる。また、ＤＵＴが劣化しない範囲で耐え得る最大エネルギーレベルを推定することが可能となる。また、ＤＵＴが劣化若しくは劣化破損に至る最大エネルギーレベル若しくはノイズ発生頻度を推定することもできる。
また、図７のパルス発生器１０の他の構成例の場合には、試験パターンと同期した関係でパルス性ノイズ１０ｐを発生できる利点が得られる結果、ＤＵＴへ印加するパルス性ノイズ１０ｐと同期した関係で、ＤＵＴの誤動作の発生タイミングを把握できる利点が得られる。従って、再現性の良い試験することが可能となる。
また、図６（ａ）のパルス発生器１０の更に他の構成例の場合には、ＤＵＴへ印加するパルス性ノイズ１０ｐの発生頻度とＤＵＴの誤動作との相関関係がより的確に把握できる。
これらからして、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】従来の、放電試験装置の原理構成図と、放電パルスの波形例である。
【図２】本発明の、ノイズ試験装置のブロック構成図の一例と、過電圧保護回路の内部構成例である。
【図３】本発明の、パルス発生器１０の内部原理構成の一例である。
【図４】本発明の、誤動作検出回路の内部原理構成の一例と、複数の電流制限抵抗を備える構成例である。
【図５】本発明の、積分回路８０の内部構成例と、積分電圧の推移を示す図である。
【図６】本発明の、パルス発生器１０の更に他の構成例と、ノイズ印加信号のタイミング図である。
【図７】本発明の、パルス発生器１０の他の構成例である。
【図８】本発明の、誤動作回数の推移を示す２種類の推移グラフである。
【図９】本発明の、生成パルス発生部１４の他の構成例である。
【符号の説明】
Ｃ１放電コンデンサ
Ｄ１，Ｄ２クランプダイオード
Ｒ１充電抵抗
ＶＳ１高電圧電源
Ｒ２放電抵抗
ＳＷ２放電スイッチ
ＶＳ２低電圧電源
Ｒ５直列抵抗
ＳＷ５放電制御スイッチ
ＳＷ６出力切替スイッチ
７放電パルス発生部
Ｒ７，Ｒ７１〜Ｒ７ｎ電流制限抵抗
ＳＷ７発生制御スイッチ
８静電気パルス発生装置
８ａ高電圧発生部
９印加ガン
１０パルス発生器
１４生成パルス発生部
１６パルス発生制御部
１７発生頻度計数部
２０パターン発生器
３１，３２過電圧保護回路
４０誤動作検出回路
ＳＶ４１しきい値電圧源
ＣＰ４２コンパレータ
４３，４７フリップ・フロップ
４４一致比較器
４５ＯＲゲート
４６ＡＮＤゲート
５０時間積分回路
６０記録回路
６５発生回数記録部
７０レンジ切替スイッチ
８０積分回路
８４ＡＤ変換器
９０制御ＣＰＵ
ＤＲドライバ
ＤＵＴ被試験デバイス[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a noise test apparatus capable of accurately measuring a malfunctioning noise level of a device under test (DUT) while controlling the device under test to a desired operation state.
[0002]
[Prior art]
[0003]
[Patent Document 1]
JP-A-8-233887 (FIG. 1)
[0004]
Japanese Patent Application Laid-Open No. H8-233887 provides a support tool for facilitating identification of a circuit causing a malfunction, quantifying the influence thereof, and taking a measure for improving electrostatic immunity in a short time.
[0005]
As a conventional test apparatus, there is a test apparatus that performs an electrostatic discharge immunity test and conforms to the IEC61000-4-2 standard. This is to test the resistance of the equipment by applying an excessive current or electromagnetic wave due to the electrostatic discharge phenomenon. The test is performed from a test machine with specified discharge current characteristics through a discharge gun to an electronic device or device under test ( Tested by discharging directly or indirectly to the DUT.
[0006]
FIG. 1A is a principle configuration diagram of a discharge test apparatus. This component includes an electrostatic pulse generator 8 and an application gun 9. The electrostatic pulse generator 8 is a discharge power source using a desired DC high-voltage capacitor, and includes a high-voltage power supply VS1, a charging switch SW1, a charging resistor R1, a discharging capacitor C1, and a discharging resistor R2.
[0007]
The application gun 9 is provided with a discharge switch SW2 and a discharge electrode having a sharp tip. The application gun 9 receives the high voltage HV1 from the electrostatic pulse generator 8 by a high voltage cable and discharges the DUT in the air or contact. In one air discharge, arc discharge is applied at a predetermined distance from the package or terminal of the DUT, and in the other contact discharge, it is applied to all signal pins including a power supply pin of the DUT or to a notable IC pin. As a result, static electricity noise and electromagnetic wave noise accompanying the discharge current are applied to the DUT. FIG. 1B shows an example of the waveform of the discharge pulse.
[0008]
The high voltage power supply VS1 is a positive / negative DC voltage that can be adjusted to at least 2 kV to 15 kV. In the case of air discharge, 2 kV to 15 kV is applied, and in the case of contact discharge, 2 kV to 8 kV is applied.
The discharge capacitor C1 is a capacitor that stores discharge energy. The charge resistance R1 is, for example, about 300Ω, and limits the discharge peak current to, for example, about 7.5A to 30A. Still, it is a very high energy electrostatic discharge for the DUT.
[0009]
However, according to the test configuration shown in FIG. 1, a specified high voltage is applied to the DUT by contact discharge / air discharge from the application gun 9 for applying static electricity to the DUT for evaluation. However, the noise level at which the DUT malfunctions cannot be measured.
In addition, applying a test waveform to a DUT by applying a semiconductor test device, or performing a discharge test while receiving a signal output from the DUT while performing a pass / fail judgment is performed by a driver circuit or a comparator circuit that interfaces with the DUT. Since the circuit side of the pin electronics is deteriorated by the high-energy electrostatic discharge and cannot withstand, it cannot be practically used.
[0010]
[Problems to be solved by the invention]
As described above, the conventional discharge test apparatus cannot accurately measure the noise level at which the DUT malfunctions. It is practically difficult to quantitatively evaluate a malfunctioning noise level and other evaluation items.
Accordingly, an object of the present invention is to provide a noise test apparatus capable of accurately measuring a noise level at which a DUT malfunctions while controlling the DUT to a desired operation state.
[0011]
[Means for Solving the Problems]
A first solution is shown. Here, FIG. 2 shows a solution according to the present invention.
In order to solve the above-mentioned problems, a noise test apparatus for verifying malfunction or deterioration of a DUT by applying discharge noise, overvoltage noise, or low-level noise to a device under test (DUT), comprising: Means, malfunction detection means, and overvoltage protection means,
The pulse generating means (for example, the pulse generator 10) is connected to an IC terminal of the DUT and has a predetermined voltage / polarity / energy amount / pulse width or an arbitrary waveform which causes malfunction (or deterioration) with respect to normal circuit operation of the DUT. Is a noise source to which a pulse noise 10p of
The pattern generating means (for example, the pattern generator 20) generates a plurality of M (M is an integer of 1 or more) test signals for bringing the DUT into a predetermined operation state, supplies the test signals to the DUT input terminal, and outputs from the DUT output terminal. A plurality of N (N is an integer of 1 or more) expected value patterns EXP2 for determining whether or not the DUT output signal to be output is under normal output conditions (logic and output timing) are generated and sent to the malfunction detecting means. Supply
The malfunction detection means (for example, the malfunction detection circuit 40) receives a plurality of N (N is an integer of 1 or more) DUT output signals DOUT3 output from the DUT, and receives an expected value pattern EXP2 output from the pattern generation means. And performs a predetermined comparison of coincidence between the two, and outputs a malfunction signal 40s when a mismatch is detected.
The overvoltage protection means (for example, the first overvoltage protection circuit 31 and the second overvoltage protection circuit 32) protects the output terminal of the pattern generation means from the pulse noise 10p applied to the DUT, and provides an input to the malfunction detection means. To protect the edge from pulsed noise 10p applied to the DUT.
A noise test apparatus characterized in that:
[0012]
Next, a second solution will be described. Here, FIGS. 2 and 8 show a solution according to the present invention.
In the above-described noise test apparatus, a time integration circuit 50 and a recording circuit 60 are additionally provided,
The time integration circuit 50 calculates a cumulative application amount (a value corresponding to an integration amount or energy or an amount of generation) obtained by accumulating the pulsed noise 10p applied to the DUT, and is a predetermined value from the start of measurement to the end of measurement. During the measurement period MP, a signal (for example, integral data 80 s) corresponding to the pulse noise is received and accumulated application data 50 s is accumulated to a predetermined value and supplied to the recording circuit 60.
The recording circuit 60 receives the accumulated application data 50s of the predetermined number of times of measurement and the malfunction signal 40s from the malfunction detection means in a time-series manner in a synchronized relationship, and generates the malfunction signal 40s and the accumulated application data 50s. There is a noise test apparatus for generating and outputting determination information or display information that can evaluate the correlation of
[0013]
Next, a third solution will be described. FIG. 3 shows a solution according to the present invention.
One mode of the above-described pulse generation means (for example, the pulse generator 10) includes a discharge pulse generation unit 7, a discharge control switch SW5, a generation pulse generation unit 14, and an output switch SW6.
The discharge pulse generator 7 is for generating a discharge pulse 7p based on the discharge of the discharge capacitor C1 for discharge in accordance with the IEC61000-4-2 standard.
The discharge control switch SW5 is a discharge relay that discharges the high voltage HV1 charged in the discharge discharge capacitor C1 at a predetermined timing based on external control.
The generation pulse generation unit 14 is a generation source that applies an overvoltage generation pulse to the DUT or generates a generation pulse serving as a noise source of a predetermined voltage level.
The output switch SW6 selects and outputs one of a discharge pulse 7p from the discharge pulse generator 7 and a generated pulse from the generated pulse generator 14. There is a noise test device.
[0014]
Next, a fourth solution will be described. FIG. 3 shows a solution according to the present invention.
One embodiment of the above-described pulse generation means includes a discharge pulse generation unit 7,
The noise test device described above is characterized in that the discharge pulse generator 7 generates the discharge pulse 7p based on the discharge of the discharge capacitor C1 for discharge in accordance with the IEC61000-4-2 standard.
[0015]
Next, a fifth solution will be described. Here, FIGS. 3 and 9 show a solution according to the present invention.
One embodiment of the above-described pulse generation means includes a generation pulse generation unit 14,
The generation pulse generation unit 14 is a generation source that applies an overvoltage generation pulse to the DUT or generates a generation pulse of a predetermined voltage / predetermined polarity / predetermined pulse width that is a noise source of a predetermined voltage level. There is the above-mentioned noise test apparatus which is a feature.
[0016]
Next, a sixth solution will be described.
There is a noise test apparatus provided with a plurality of channels of the above-described pulse generating means (for example, the pulse generator 10), a plurality of channels of the above-described discharge pulse generating section 7, or a plurality of channels of the above-described generated pulse generating section 14. .
[0017]
Next, a seventh solution will be described. Here, FIG. 4 (b) shows a solution according to the present invention.
A current limiting resistor R71 to R7n for limiting the amount of current of the pulse noise 10p applied to the IC terminal of the DUT to the output section of the pulse generating means and having different predetermined plurality of current limiting conditions switchable from outside. There is a noise test apparatus characterized by comprising:
[0018]
Next, an eighth solution will be described. Here, FIG. 2A shows a solution according to the present invention.
One mode of the above-described pattern generating means (for example, the pattern generator 20 and the plurality of M drivers DR) includes a programmable pattern memory (not shown) and generates a plurality of M test patterns based on a clock CLK of a predetermined cycle. And supplying a test signal to an input terminal of the DUT via a plurality of M drivers DR provided in the pattern generating means,
The noise test apparatus is characterized in that a plurality of N expected value patterns EXP2 for performing pass / fail judgment and one comparison enable signal CPE are generated and supplied to the malfunction detecting means.
[0019]
Next, ninth solving means will be described. Here, FIG. 4 (a) shows a solution according to the present invention.
As one mode of the malfunction detection means (for example, the malfunction detection circuit 40), the plurality of N DUT output signals DOUT3 output from the DUT are received, and the expected value pattern EXP2 output from the pattern generation means is received. Each time the comparison enable signal CPE output from the generation means is valid, the two signals are compared for comparison, and when a mismatch is detected, a malfunction signal 40s is output.
[0020]
Next, tenth solving means will be described. Here, FIGS. 2 (b) and 2 (c) show a solution according to the present invention.
One aspect of the above-described overvoltage protection means includes a plurality of M first overvoltage protection circuits 31 and a plurality of N second overvoltage protection circuits 32,
The first overvoltage protection circuit 31 (for example, the series resistor R5, the clamp diodes D1, D2, the positive power supply + V, the negative power supply -V, and the bypass capacitor) includes a plurality of M test signals output from the pattern generation unit and the plurality of M test signals. The output terminal of the pattern generation unit (ie, the driver DR output terminal) is inserted between the pulse noise 10p supplied from the pulse generation unit and the output terminal of the pattern generation unit by being inserted as an intermediary circuit between the DUT and the IC input terminal of the DUT for connecting the test signal. Protect
The second overvoltage protection circuit 32 (for example, a series resistor R6 and clamp diodes D3 and D4 and a positive power supply + V, a negative power supply -V and a bypass capacitor) mediates between the IC output terminal of the DUT and the input terminal of the malfunction detection means. The noise test apparatus is provided as a circuit for protecting an input terminal of the malfunction detecting means from a pulse noise 10p supplied from the pulse generating means.
[0021]
Next, an eleventh solution will be described. Here, FIG. 7 shows a solution according to the present invention.
A start signal 22s, which is a programmable test pattern, is additionally provided to the pattern generating means so that the pulse noise 10p can be generated in synchronization with the test signal applied to the DUT. There is a noise test device.
[0022]
The means of the present invention may be practicable other constituent means by appropriately combining the respective element means in the above-mentioned solving means, if desired. Further, although the reference numerals given to the respective elements correspond to the reference numerals shown in the embodiments of the invention, the present invention is not limited to these, and other practical equivalents are applied. It is good.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an example of an embodiment to which the present invention is applied will be described with reference to the drawings. Further, the scope of the claims is not limited by the following description of the embodiments, and the elements, connection relationships, and the like described in the embodiments are not necessarily essential to the solution. Furthermore, the descriptions / forms of the elements, connection relations, and the like described in the embodiments are merely examples, and are not limited to the descriptions / forms.
[0024]
The present invention will be described below with reference to FIGS. The components corresponding to the conventional configuration are denoted by the same reference numerals, and the description of the components having the same reference numerals is omitted unless necessary.
[0025]
FIG. 2A is an example of a block configuration diagram of the noise test apparatus of the present invention. The components include a pulse generator 10, a pattern generator 20, a plurality M of drivers DR, a plurality M of first overvoltage protection circuits 31, a plurality N of second overvoltage protection circuits 32, and a malfunction detection circuit 40. , A time integration circuit 50, a recording circuit 60, and a control CPU 90. Here, the application method to the DUT is such that all the IC pins or the IC pins of interest are changed by sequentially and manually changing the IC terminals to be tested by a contact probe that is brought into contact with the IC input / output terminals of the DUT. When testing.
[0026]
The pulse generator 10 applies a pulsed noise 10p of a desired condition. The pulse generator 10 generates a pulsed noise 10p of a desired condition based on a test condition control signal 12s from the control CPU 90, and generates a contact probe (not shown). None) and apply it by electrically contacting the IC terminal of the target DUT.
FIG. 3 shows an example of the internal principle configuration of the pulse generator 10. This component includes a discharge pulse generator 7, an output switch SW6, a generated pulse generator 14, a pulse generation controller 16, and an integration circuit 80.
Here, there are two types of pulse noise 10p, the first being the discharge pulse 7p generated by the discharge of the capacitor corresponding to the IEC61000-4-2 standard generated from the discharge pulse generator 7, and the second being the generated pulse generator 14 is an overvoltage noise 14p generated by generating an arbitrary pulse width from.
[0027]
The discharge pulse generator 7 is for generating a discharge pulse 7p by discharging a capacitor corresponding to the IEC61000-4-2 standard, and includes a high voltage generator 8a and a discharge control switch SW5. The high-voltage generating section 8a is a discharge noise generating source of a DC high voltage of about ± 2 kV to 7.5 kV by a capacitor, and is the same as the electrostatic pulse generating device 8 shown in FIG. However, the high voltage power supply VS1 can generate a desired positive or negative high voltage controlled based on the first control signal 16s1 from the pulse generation control unit 16.
The discharge control switch SW5 is a durable externally controllable relay that discharges the high voltage HV1 charged in the discharge capacitor C1 at a desired timing, and a switch capable of instantaneously supplying a discharge current of about several tens of amps. For example, a high voltage mercury relay is applied. This can be controlled at a desired timing based on the second control signal 16s2 from the pulse generation control unit 16.
[0028]
The generated pulse generating unit 14 is for generating an overvoltage noise 14p of a rectangular pulse of low overvoltage generated and generated with an arbitrary pulse width, and serves as an overvoltage or noise source for the DUT of, for example, about 0 to several tens V. The principle components include a low-voltage power supply VS2, a generation control switch SW7, and a current limiting resistor R7.
The low-voltage power supply VS2 can generate a desired positive / negative overvoltage or high voltage based on the third control signal 16s3 from the pulse generation control unit 16.
The generation control switch SW7 is a semiconductor switch that can be turned on / off at a high speed with the pulse width of the generated generation pulse SW7p being, for example, about several hundred nanoseconds to several tens of milliseconds. A generated pulse SW7p obtained by receiving a voltage from the low-voltage power supply VS2 and performing ON / OFF control of a switch so as to have a desired pulse width period at a desired repetition period (or random period) based on the control signal 16s4. To the current limiting resistor R7.
The current limiting resistor R7 is a resistor for limiting the maximum current value applied to the DUT. As a result, a test can be performed by superimposing pulse noise having an arbitrary voltage and an arbitrary pulse width on the IC pin of the DUT.
[0029]
The pulse generation control unit 16 receives a test condition control signal 12s from the outside, and sends a first control signal 16s1, a second control signal 16s2, a third control signal 16s3, a fourth control signal 16s4, and a fifth control signal 16s5 to the above-described units. Supply. Further, the generation cycle of the generated pulse noise 10p can be generated intermittently / continuously under an arbitrary condition such as a fixed period, a random period, or each time the test condition control signal 12s is received.
[0030]
The output changeover switch SW6 is a two-input one-output type changeover switch, and outputs a discharge pulse 7p from the discharge pulse generation means or generates a generation pulse based on a fifth control signal 16s5 from the pulse generation control unit 16. The overvoltage noise 14p is output as a pulse noise 10p by switching to either output.
[0031]
The integration circuit 80 integrates the generated pulse noise 10p and outputs quantized data. FIG. 5A shows an example of the internal configuration of the integration circuit 80. This is because the voltage of the intermittent / continuously generated pulse noise 10p is received and integrated by the RC circuit (or the RC circuit and the operational amplifier) as shown in the transition of the integrated voltage in FIG. Then, the integrated data 80 s resulting from the quantized conversion of the integrated DC voltage by the AD converter 84 is supplied to the time integration circuit 50. Thus, data corresponding to the amount of energy applied to the DUT can be obtained.
[0032]
Returning to FIG. 2A, the pattern generator 20 includes a pattern memory (not shown) and generates arbitrary programmable pattern data based on the clock CLK. That is, first, a plurality of M desired test patterns PAT1 are applied to the DUT, and secondly, a plurality of N expectation for judging whether or not the DUT output signal has a normal output logic and an output timing. It generates the value pattern EXP2 and one comparison enable signal CPE.
[0033]
The driver DR receives the test pattern PAT1 and converts it into a predetermined amplitude, and then supplies it to the first overvoltage protection circuit 31.
The plurality of M first overvoltage protection circuits 31 are intermediary circuits for protecting the output terminal of the driver DR from the high-voltage pulse noise 10p, and supply the intervening M DUT application signals PAT1b to the input terminals of the DUT. I do.
FIG. 2B shows an example of the internal configuration of the first overvoltage protection circuit 31. This configuration example includes a series resistor R5, clamp diodes D1, D2, a positive power supply + V, a negative power supply -V, and a bypass capacitor. The series resistor R5 has a resistance value in a range that does not interfere with the DUT application signal PAT1b applied to the DUT and a resistance value in a range that can be protected by the driver DR, for example, several tens to several hundreds of Ω. The positive power supply + V and the negative power supply -V are applied by setting a power supply voltage capable of absorbing a current flowing through the series resistor R5 and the clamp diodes D1 and D2. In addition, a sufficiently high power supply impedance is provided by providing a high-frequency bypass capacitor (for example, a ceramic capacitor) having a large capacity.
[0034]
The plurality of N second overvoltage protection circuits 32 protect the input terminal of the malfunction detection circuit 40 from the high-voltage pulse noise 10p, similarly to the first overvoltage protection circuit 31, and are shown in FIG. Shows an example of the internal configuration.
[0035]
The malfunction detection circuit 40 receives the N DUT output signals DOUT3 output from the DUT, receives the expected value pattern EXP2 from the pattern generator 20, and receives the two signals in clock CLK units when the comparison enable signal CPE is valid. A match comparison is performed, and if they do not match, a malfunction signal 40s is output.
FIG. 4A shows an example of the internal principle configuration of the malfunction detection circuit. This component includes N comparators CP42, a threshold voltage source SV41, flip-flops 43 and 47, N coincidence comparators 44, an OR gate 45, and an AND gate 46.
Each of the N comparators CP42 receives the N DUT output signals DOUT3 via the second overvoltage protection circuit 32 and converts them into a logic signal at a threshold level based on the threshold voltage source SV41. Each of the converted logic signals is supplied to the coincidence comparator 44 with a retiming signal 43 s retimed by the clock CLK by the flip-flop 43.
The N coincidence comparators 44 receive the N number of retiming signals 43s, receive the N number of expected value patterns EXP2, perform a comparison between the corresponding logic signals, and, when there is a mismatch, a mismatch signal. 44s is supplied to the OR gate 45. The N-input type OR gate 45 receives the N non-coincidence signals 44s and outputs a non-coincidence detection signal 45s if any one of them is not coincident.
When the comparison enable signal CPE is valid, the AND gate 46 outputs a malfunction detection signal 46s when the mismatch detection signal 45s is detected. The flip-flop 47 receives this and supplies a malfunction signal 40 s as a result of retiming to the recording circuit 60.
[0036]
Returning to FIG. 2A, the time integration circuit 50 is for calculating the total energy amount (equivalent value) of the pulse noise 10p applied to the DUT, and a predetermined measurement period MP from the start of measurement to the end of measurement. In the above, the integral data 80s received from the pulse generator 10 is cumulatively added, or the value obtained by squaring the integral data 80s is cumulatively added. The cumulative application data 50 s obtained by the addition processing is supplied to the recording circuit 60.
Here, the measurement period MP varies depending on the test purpose and the DUT, but is, for example, several seconds, several minutes, or several hours. When the DUT is statistically evaluated, a desired number of measurements are performed using the measurement period MP as a unit of measurement, and the averaged data can be output as the cumulative applied data 50s.
[0037]
The recording circuit 60 receives the malfunction signal 40s from the malfunction detection circuit 40, the accumulated application data 50s from the time integration circuit 50, and the application condition information 95s from the control CPU 90, and receives the correlation as shown in FIG. Is processed and output to a determination information form or a screen display form that can be grasped. In addition, display output of the processing result can be performed.
In the transition graph shown in FIG. 8A, the horizontal axis represents the applied total energy amount (equivalent value), and the vertical axis represents the number of malfunctions. Among them, the transition graph of FIG. 8A shows a case where no malfunction has occurred, and the transition graphs of FIGS. 8B and 8C show that the number of malfunctions increases as the total amount of applied energy increases. As a result, the correlation between the applied pulse noise and the malfunction of the DUT can be quantitatively evaluated.
Further, in the transition graph shown in FIG. 8B, the horizontal axis represents the elapsed time in the unit of the measurement period MP, and the vertical axis represents the number of malfunctions. Among them, the transition graph of FIG. 8D is a case where the DUT is deteriorated or damaged at the point E, and shows a situation where the number of malfunctions rapidly increases after the point E. The transition graph in FIG. 8F shows how the DUT gradually deteriorates due to the applied pulse noise. The transition graphs in FIGS. 8G and 8H show how a random malfunction occurs. As a result, the correlation between the applied pulse noise and the malfunction of the DUT can be quantitatively evaluated.
[0038]
The control CPU 90 is a control computer that controls the entire measurement system, and controls the operation of each component based on the application condition information 95s including the test condition control signal 12s so that the above-described measurement operation is performed. The conditions / test conditions are set and controlled to control the entire measurement system such as start / stop of measurement, recording of cumulative applied data 50 s, and display of measurement results.
[0039]
According to the configuration of FIG. 2 described above, there is obtained a great advantage that the correlation between the energy level of the pulse noise, the noise occurrence frequency, and the malfunction of the DUT can be quantitatively and accurately evaluated. In addition, a test can be performed by superimposing pulse noise having an arbitrary voltage and an arbitrary pulse width on the IC pin of the DUT. Therefore, it is possible to estimate the maximum energy level or noise occurrence frequency at which the DUT can operate within a range in which the DUT does not malfunction. In addition, it is possible to estimate the maximum energy level that can be endured within a range where the DUT does not deteriorate. It is also possible to estimate the maximum energy level at which the DUT is degraded or damaged, or the frequency of occurrence of noise.
[0040]
It should be noted that the technical idea of the present invention is not limited to the specific configuration examples and connection examples of the above-described embodiment. Further, based on the technical idea of the present invention, the above-described embodiment may be appropriately modified and widely applied.
For example, in the internal configuration example of the pulse generator 10 shown in FIG. 3 described above, a specific configuration example including two systems of the discharge pulse generation unit 7 and the generation pulse generation unit 14 has been described. May be provided as an internal configuration.
[0041]
In the configuration of FIG. 2A, the configuration example including the one-channel pulse generator 10 has been described. However, the multi-channel pulse noise 10p is simultaneously provided to the DUT by providing the desired multiple-channel pulse generator 10. You may comprise so that it can apply.
[0042]
Although the current limiting resistor R7 included in the generated pulse generating unit 14 shown in FIG. 3 has been described in the specific configuration example in which a single resistor is applied, as shown in FIG. 4B, a plurality of current limiting resistors R71 to R71 are used. R7n and a range changeover switch 70 may be provided so that various current restrictions can be performed according to the type of DUT.
[0043]
Further, as shown in another configuration example of the pulse generator 10 in FIG. 7, a configuration may be adopted in which a start signal 22 s that is a test pattern that can be programmed from the pattern generator 20 is added. The pulse generation controller 16 receives the start signal 22s and generates the second control signal 16s2 or the fourth control signal 16s4 in synchronization with the test pattern. In this case, since the start signal 22s can be generated at a desired timing synchronized with the test pattern PAT1, the advantage that the pulse noise 10p can be generated in synchronization with the test pattern is obtained. As a result, the pulse applied to the DUT can be obtained. The advantage that the occurrence timing of the malfunction of the DUT can be grasped in a relationship synchronized with the noise 10p is obtained. Therefore, a test with good reproducibility can be performed.
[0044]
Further, as shown in still another configuration example of the pulse generator 10 in FIG. 6A, the noise generation signal 16s6 is added in the pulse generation control unit 16, the occurrence frequency counting unit 17 is added, and the recording circuit 60 is used. There is a configuration example in which an occurrence count recording unit 65 is added. The noise application signal 16s6 output from the pulse generation control unit 16 is generated in synchronization with the pulse noise 10p applied to the DUT and supplied to the occurrence frequency counting unit 17 as shown in the timing chart of FIG. . The occurrence frequency counting unit 17 receives the noise application signal 16s6 and supplies the occurrence data recording unit 65 with frequency data 11s obtained by counting the number of occurrences for each measurement period. In response to this, the occurrence count recording unit 65 records it together with other information. According to this, the correlation between the frequency of occurrence of the pulse noise 10p applied to the DUT and the malfunction of the DUT can be grasped more accurately.
[0045]
FIG. 9 shows another example of the configuration of the generated pulse generator 14. This is an example of generating pulsed noise of various waveforms. Under the control of the generated waveform control unit 91, code data groups of a plurality of types of waveforms are stored in the memory 92 in advance. Are sequentially read at a desired read cycle (for example, several tens of nanoseconds to several microseconds), are converted into analog waveforms by a DA converter 93, are amplified by a high-speed amplifier 96, and are then amplified by a desired current limiting resistor. It is generated and output as overvoltage noise 14p via R7 (see FIG. 4B). Here, the high-speed amplifier 96 may be a high-speed amplifier capable of ON / OFF control of the output. In the case of this configuration example, pulse noise having various waveforms can be applied to the DUT.
[0046]
In addition, for the parts that can be practically applied to the above-described components, a configuration means that realizes based on hardware logic may be used, or may be realized based on both software or a microprogram and hardware logic. It is also possible to use a configuration unit that implements the process based on software.
[0047]
【The invention's effect】
The present invention has the following effects based on the above description.
As described above, according to the present invention, there is obtained a great advantage that the correlation between the energy level of pulse noise, the frequency of occurrence of noise, and the malfunction of the DUT can be quantitatively and accurately evaluated. In addition, a test can be performed by superimposing pulse noise having an arbitrary voltage and an arbitrary pulse width on the IC pin of the DUT. Therefore, it is possible to estimate the maximum energy level or noise occurrence frequency at which the DUT can operate within a range in which the DUT does not malfunction. In addition, it is possible to estimate the maximum energy level that can be sustained in a range where the DUT does not deteriorate. It is also possible to estimate the maximum energy level at which the DUT is degraded or damaged, or the frequency of occurrence of noise.
Further, in the case of another configuration example of the pulse generator 10 in FIG. 7, the advantage that the pulse noise 10p can be generated in a relationship synchronized with the test pattern is obtained, and as a result, the pulse noise 10p applied to the DUT is synchronized. As a result, the advantage that the occurrence timing of the malfunction of the DUT can be grasped can be obtained. Therefore, a test with good reproducibility can be performed.
In the case of still another configuration example of the pulse generator 10 in FIG. 6A, the correlation between the frequency of occurrence of the pulse noise 10p applied to the DUT and the malfunction of the DUT can be grasped more accurately.
Thus, the technical effects of the present invention are great, and the industrial economic effects are also great.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a principle configuration of a conventional discharge test apparatus and a waveform example of a discharge pulse.
FIG. 2 is an example of a block configuration diagram of a noise test device and an example of an internal configuration of an overvoltage protection circuit according to the present invention.
FIG. 3 is an example of the internal principle configuration of the pulse generator 10 of the present invention.
FIG. 4 is an example of an internal principle configuration of a malfunction detection circuit and a configuration example including a plurality of current limiting resistors according to the present invention.
FIG. 5 is a diagram showing an example of an internal configuration of an integration circuit 80 and a transition of an integration voltage according to the present invention.
FIG. 6 is a diagram showing still another example of the configuration of the pulse generator 10 according to the present invention and a timing chart of a noise application signal.
FIG. 7 is another configuration example of the pulse generator 10 according to the present invention.
FIG. 8 is two types of transition graphs showing transition of the number of malfunctions according to the present invention.
FIG. 9 is another configuration example of the generated pulse generator 14 according to the present invention.
[Explanation of symbols]
C1 discharge capacitor
D1, D2 Clamp diode
R1 charge resistance
VS1 High voltage power supply
R2 discharge resistance
SW2 discharge switch
VS2 Low voltage power supply
R5 Series resistance
SW5 Discharge control switch
SW6 output selector switch
7 Discharge pulse generator
R7, R71-R7n Current limiting resistor
SW7 generation control switch
8 Electrostatic pulse generator
8a High voltage generator
9 Application gun
10 pulse generator
14 Generated pulse generator
16 pulse generation controller
17 Occurrence frequency counting section
20 pattern generator
31, 32 Overvoltage protection circuit
40 Malfunction detection circuit
SV41 threshold voltage source
CP42 comparator
43, 47 flip flops
44 Match comparator
45 OR gate
46 AND gate
50 time integration circuit
60 Recording circuit
65 Occurrence count recording section
70 Range switch
80 Integrator
84 AD converter
90 Control CPU
DR driver
DUT device under test

Claims

被試験デバイス（ＤＵＴ）へ放電ノイズ若しくは過電圧ノイズ若しくは低レベルノイズを印加して、ＤＵＴの誤動作若しくは劣化を検証するノイズ試験装置であって、パルス発生手段とパターン発生手段と誤動作検出手段と過電圧保護手段とを備え、
該パルス発生手段はＤＵＴのＩＣ端子に接続してＤＵＴの正常な回路動作に対して誤動作となる所定のパルス性ノイズが印加可能なノイズ発生源であり、
該パターン発生手段はＤＵＴを所定の動作状態にする複数Ｍの試験信号を発生してＤＵＴ入力端へ供給し、且つＤＵＴ出力端から出力されるＤＵＴ出力信号が正常な出力条件であるか否かの良否判定を行う複数Ｎの期待値パターンを発生して該誤動作検出手段へ供給するものであり、
該誤動作検出手段はＤＵＴから出力される複数ＮのＤＵＴ出力信号を受け、該パターン発生手段から出力される期待値パターンを受けて、両者の一致比較を所定に行い、不一致を検出した場合に誤動作信号を出力するものであり、
該過電圧保護手段は該パターン発生手段の出力端に対してＤＵＴへ印加されるパルス性ノイズから保護し、該誤動作検出手段の入力端に対してＤＵＴへ印加されるパルス性ノイズから保護するものである、
ことを特徴とするノイズ試験装置。A noise test apparatus for verifying malfunction or deterioration of a DUT by applying discharge noise, overvoltage noise, or low-level noise to a device under test (DUT), comprising pulse generation means, pattern generation means, malfunction detection means, and overvoltage protection. Means,
The pulse generation means is a noise generation source which is connected to an IC terminal of the DUT and is capable of applying a predetermined pulse noise which malfunctions with respect to a normal circuit operation of the DUT.
The pattern generating means generates a plurality of M test signals for bringing the DUT into a predetermined operation state and supplies the generated test signals to the DUT input terminal, and determines whether the DUT output signal output from the DUT output terminal is in a normal output condition. A plurality of N expected value patterns for performing the pass / fail judgment of the above are generated and supplied to the malfunction detecting means.
The malfunction detection means receives a plurality of N DUT output signals output from the DUT, receives an expected value pattern output from the pattern generation means, performs a predetermined comparison between the two, and detects a malfunction when a mismatch is detected. It outputs a signal,
The overvoltage protection means protects an output terminal of the pattern generation means from pulse noise applied to the DUT, and protects an input terminal of the malfunction detection means from pulse noise applied to the DUT. is there,
A noise test apparatus characterized by the above-mentioned.

請求項１記載のノイズ試験装置において、時間積分回路と記録回路とを追加して備え、
該時間積分回路はＤＵＴへ印加したパルス性ノイズを累積した累積印加量を求めるものであって、測定開始から測定終了する迄の所定の測定期間ＭＰにおいて、該パルス性ノイズに対応する信号を受けて所定に累積した累積印加データを記録回路へ供給するものであり、
該記録回路は所定複数測定回数の該累積印加データと該誤動作検出手段からの誤動作信号とを同期した関係で時系列に受けて、該誤動作信号の発生と該累積印加データとの相関関係が評価可能な判定情報若しくは表示情報を生成して出力するものである、ことを特徴とするノイズ試験装置。The noise test apparatus according to claim 1, further comprising a time integration circuit and a recording circuit,
The time integration circuit calculates a cumulative applied amount of the pulse noise applied to the DUT, and receives a signal corresponding to the pulse noise during a predetermined measurement period MP from the start of measurement to the end of measurement. To supply the accumulated application data to the recording circuit.
The recording circuit receives the accumulated application data of a predetermined number of times of measurement and the malfunction signal from the malfunction detection means in a time series in a synchronized manner, and evaluates the correlation between the occurrence of the malfunction signal and the accumulated application data. A noise test apparatus for generating and outputting possible determination information or display information.

該パルス発生手段は、放電パルス発生部と放電制御スイッチと生成パルス発生部と出力切替スイッチとを備え、
該放電パルス発生部はＩＥＣ６１０００−４−２規格に準拠して放電用の放電コンデンサの放電に基づく放電パルスの発生用であり、
該放電制御スイッチは外部からの制御に基づいて所定のタイミングで該放電用の放電コンデンサに充電した高電圧を放電する放電用リレーであり、
該生成パルス発生部はＤＵＴに対して過電圧な生成パルスを印加し、若しくは所定電圧レベルのノイズ源となる生成パルスを発生する発生源であり、
該出力切替スイッチは該放電パルス発生部からの放電パルスか、該生成パルス発生部からの生成パルスか、の何れかを選択して出力するものである、ことを特徴とする請求項１記載のノイズ試験装置。The pulse generator includes a discharge pulse generator, a discharge control switch, a generated pulse generator, and an output switch.
The discharge pulse generation unit is for generating a discharge pulse based on the discharge of a discharge capacitor for discharge in accordance with the IEC61000-4-2 standard,
The discharge control switch is a discharge relay that discharges a high voltage charged in the discharge discharge capacitor at a predetermined timing based on control from the outside,
The generation pulse generation unit is a generation source that applies an overvoltage generation pulse to the DUT or generates a generation pulse serving as a noise source of a predetermined voltage level.
2. The output switch according to claim 1, wherein the output switch selects and outputs one of a discharge pulse from the discharge pulse generator and a generated pulse from the generated pulse generator. Noise test equipment.

該過電圧保護手段は、複数Ｍの第１過電圧保護回路と複数Ｎの第２過電圧保護回路とを備え、
該第１過電圧保護回路は該パターン発生手段から出力される複数Ｍの試験信号と当該複数Ｍの試験信号を接続するＤＵＴのＩＣ入力端子との間に仲介回路として各々挿入されて、該パルス発生手段から供給されるパルス性ノイズから該パターン発生手段の出力端を保護し、
該第２過電圧保護回路はＤＵＴのＩＣ出力端子と該誤動作検出手段の入力端との間に仲介回路として各々挿入されて、該パルス発生手段から供給されるパルス性ノイズから該誤動作検出手段の入力端を保護する、ことを特徴とする請求項１記載のノイズ試験装置。The overvoltage protection means includes a plurality M of first overvoltage protection circuits and a plurality N of second overvoltage protection circuits,
The first overvoltage protection circuit is inserted between the plurality of M test signals output from the pattern generation means and an IC input terminal of a DUT for connecting the plurality of M test signals, and each of the first overvoltage protection circuits generates the pulse generation signal. Protecting the output end of the pattern generating means from pulse noise supplied from the means,
The second overvoltage protection circuit is inserted between the IC output terminal of the DUT and the input terminal of the malfunction detection means as an intermediary circuit, and receives the input of the malfunction detection means from the pulse noise supplied from the pulse generation means. The noise test apparatus according to claim 1, wherein the end is protected.