JP2004296955A - Forming method of etching mask and method of manufacturing semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of forming an etching mask which can etch a foundation layer to a prescribed pattern highly precisely and to provide a method of manufacturing a semiconductor device. <P>SOLUTION: In the method of forming the etching mask, a mask layer is formed of a lamination structure of a non-photosensitive lower layer resist film 5, an intermediate layer 6 and a photosensitive upper layer resist film 7, the upper layer resist film 7 is exposed and developed to a prescribed pattern, the intermediate layer 6 is etched by using the obtained pattern as a mask, and thereafter an etching mask is formed by etching the lower layer resist film 5 by using the intermediate layer 6 as a mask. The method has a process for flattening the surface of the intermediate layer 6 in an interface with the upper layer resist film 7 and/or the surface of the lower layer resist film 5 in an interface with the intermediate layer 6 by chemical mechanical polishing or the like. Pattern precision of an etching mask is improved by improving exposure precision by forming the upper layer resist film 7 uniform in thickness. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明が属する技術分野】
本発明は、例えば半導体装置の製造に好適なエッチングマスクの形成方法、及び半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスの高集積化に伴って素子が微細化されるために、素子の表面の凹凸が大きくなると、リソグラフィ技術における焦点深度不足からパターン解像度が劣化するという問題が起こっている。
【０００３】
例えば、従来の光リソグラフィ技術においては、露光時にレジスト膜中での露光光の干渉により定在波効果と呼ばれる現象が発生することは知られている。この現象は、露光時にレジスト膜への入射光とウェーハからの反射光が干渉して定在波が発生するものである。
【０００４】
この現象は主に、下地パターンの表面段差（凹凸）によりレジスト膜厚が変化することによって起こり、レジストの線幅やコンタクトホールの寸法のばらつき等の障害を引き起こしている。
【０００５】
近年、半導体素子の微細化は、上記の光リソグラフィに用いる光学系の解像度の限界を超えるために、この光リソグラフィに替えて、電子線又はイオンビーム等の荷電粒子線を用いて微細な回路パターンを露光することにより描画する微細加工技術が開発されている。
【０００６】
例えば、転写マスクに電子線又はイオンビーム等を照射し、転写マスクの貫通孔（パターン開口）を通してウェーハ上に回路パターンを形成する、電子線露光装置又はイオンビーム露光装置が提案されている。
【０００７】
これらの露光技術には、例えば、高エネルギーの電子線を使用する電子線転写リソグラフィ（ＥＰＬ；Ｅｌｅｃｔｒｏｎ−ｂｅａｍ Ｐｒｏｘｉｍｉｔｙ Ｌｉｔｈｏｇｒａｐｈｙ，Ｈ． Ｃ． Ｐｆｅｉｆｆｅｒ， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ． ３４， ６６５８ （１９９５） 参照。）、低エネルギーの電子線を使用する低速電子線近接転写リソグラフィ（ＬＥＥＰＬ；Ｌｏｗ Ｅｎｅｒｇｙ Ｅｌｅｃｔｒｏｎ−ｂｅａｍ Ｐｒｏｘｉｍｉｔｙ Ｐｒｏｊｅｃｔｉｏｎ Ｌｉｔｈｏｇｒａｐｈｙ，Ｔ． Ｕｔｓｕｍｉ， Ｕ． Ｓ． Ｐａｔｅｎｔ Ｎｏ． ５８３１２７２ （３ Ｎｏｖｅｍｂｅｒ １９９８） 参照。）、イオンビームを使用するイオンビーム転写リソグラフィ（ＩＰＬ；Ｉｏｎ−ｂｅａｍ Ｌｉｔｈｏｇｒａｐｈｙ，Ｈ． Ｌｏｅｓｃｈｎｅｒ ｅｔ ａｌ．， Ｊ． Ｖａｃ． Ｓｃｉ． Ｔｅｃｈｎｏｌ． Ｂ１９，
２５２０ （２００１） 参照。）等がある。
【０００８】
これらの露光装置に用いられる電子線透過マスク（転写マスク）は、例えば、厚さ１００ｎｍ〜１０μｍのメンブレン（薄膜）にパターン開口が形成されているステンシルマスクである。このステンシルマスクは例えば、電子線を透過するための、半導体デバイスの線幅に対応した現状幅３０ｎｍ以上の複数の貫通孔（パターン開口）が形成された厚さ１００ｎｍ〜１０μｍのメンブレン（薄膜）を有している。このメンブレンは、メンブレン周囲の梁を構成しているＳｉウェーハ（支持基板）に支持されている。
【０００９】
次に、ステンシルマスクの作製工程を示すと、まず、ＳｉウェーハにＳｉＯ_２膜及びＳｉ又はＳｉＣからなるメンブレンをそれぞれ所定の厚さで順次形成し、更にＳｉウェーハ上にレジストを所定パターンに設けてから、Ｓｉウェーハの一部をＳｉＯ_２膜の表面に至るまで、ドライエッチングで除去して開口部を形成する。
【００１０】
加えて、レジストを除去した後に、ＳｉウェーハをマスクとしてＳｉＯ_２膜の一部をメンブレンの表面に至るまで、ドライエッチングで除去して開口部を形成し、この状態を上下反転させた後に、メンブレン上にレジストを設け、このレジストを所定のパターンに加工する。
【００１１】
次に、このレジストをマスクとして、メンブレンをドライエッチングして貫通孔を形成して、パターン開口を形成し、その後に、メンブレン上のレジストを除去することによって、ステンシルマスクを作製することができる。
【００１２】
このステンシルマスクとしては、微細なパターン開口を微細配線等の加工用として有するもの以外にも、例えば、電源ラインやトランジスタの容量部分等の加工用の大きな開口面積のパターン開口を有するものも存在する。
【００１３】
次に、このステンシルマスクを用いて露光する方法については、例えば、レジスト膜を上層、中間層及び下層の３層の積層構造からなるものとし、有機膜を下層とし、選択露光用に上層を設け、かつ分離及びマスク材として中間層をそれぞれ設けた後に、上層のパターンに対応したパターンにエッチングされた中間層をマスクとして、ドライエッチングによって下層を選択的にエッチングして、半導体基板上の層間絶縁膜等のエッチングマスクを形成する方法がある。
【００１４】
これは、多層レジストプロセスにおける多層レジストパターンの形成方法として開発されたものであって、３層レジスト法（トリレベル法：ｔｒｉ−ｌｅｖｅｌ法）と呼ばれ、例えば後記の特許文献１（特許第２７８６１９８号公報）に示されている。
【００１５】
次に、この３層レジスト法を適用したエッチングマスクの形成方法及び半導体装置の製造方法を詳細に説明する。
【００１６】
まず、図１９（ａ）に示すように、Ｓｉからなる半導体基板５１を用意し、次に、図１９（ｂ）に示すように、基板５１上に層間絶縁膜としての酸化膜５２を形成し、更に図１９（ｃ）に示すように、酸化膜５２上に上層の層間絶縁膜としての酸化膜５３を形成する。
【００１７】
次に、図２０（ｄ）に示すように、この酸化膜５３上に例えばネガ型の感光性レジスト７１を形成した後に、所定のパターンのパターン開口６０Ａを有するメンブレン５８Ａからなるステンシルマスク５９Ａを用いて、このパターン開口６０Ａを通過する電子線６１を酸化膜５３上の感光性レジスト７１に照射して露光し、しかる後に現像を行う。
【００１８】
これにより、図２０（ｅ）に示すように、感光性レジスト７１にパターン開口６０Ａに対応した開口部７２を設ける。
【００１９】
次に、図２０（ｆ）に示すように、開口部７２が設けられた感光性レジスト７１をマスクとして酸化膜５３のエッチング、更には酸化膜５２の部分エッチングを行った後、感光性レジスト７１を除去する。これによって、酸化膜５３を貫通して酸化膜５２中の所定の中間深さ位置に達する凹部５４を形成する。
【００２０】
次に、図２１（ｇ）に示すように、酸化膜５３上に、３層レジスト法に用いるエッチングマスクを形成するが、このためにまず、酸化膜５３上に下層レジスト膜５５を塗布形成する。この下層レジスト膜５５を形成するには、例えば回転塗布法により１０００〜５０００ｒｐｍの回転数で０．３μｍの厚さにレジストを塗布し、１００〜３００℃の高温で６０〜２７０ｓｅｃ間ベークする。
【００２１】
下層レジスト膜５５の材質は、例えば光やＥＢ（電子線、以下同様）に感光しないものであり、この下層レジスト膜５５のエッチング時に酸化膜５３に対してエッチング選択比が十分にとれる樹脂が望ましく、例えばノボラック樹脂等が挙げられる。また、下層レジスト膜５５の膜厚は５０〜１０００ｎｍ程度とし、酸化膜５３上の段差が比較的緩和できる厚さであることが望ましい。
【００２２】
しかし、酸化膜５３に形成された凹部５４中に下層レジスト膜５５の一部が侵入してしまうために、図２１（ｇ）に一点鎖線で示すように、凹部５４が存在しない周辺域の表面がなす平坦基準線よりも、下層レジスト膜５５の表面が凹み、凹所７０を生じる。
【００２３】
次に、図２１（ｈ）に示すように、下層レジスト膜５５上に中間層５６を塗布する。この中間層５６を形成するには、例えば回転塗布法により１０００〜５０００ｒｐｍの回転数で０．２μｍの厚さに塗布し、１００〜３００℃の高温で６０〜２７０ｓｅｃ間ベークする。
【００２４】
中間層５６の材質としては、例えば光やＥＢに感光しないものであり、この中間層５６のエッチング時に下層レジスト膜５５に対してエッチング選択比が十分にとれる材料で、３００℃以下の温度で形成可能な物質であることが望ましく、例えばＳＯＧ（Ｓｐｉｎ−ｏｎ ｇｌａｓｓ）による酸化シリコン等が挙げられる。また、中間層５６の膜厚は、下層レジスト膜５５を十分エッチングできるマスク膜厚であり、２０〜１０００ｎｍ程度であることが望ましい。
【００２５】
この中間層５６の表面には、下層レジスト膜５５の表面の凹所７０に追随した凹所７１が生じる。
【００２６】
次に、図２２（ｉ）に示すように、中間層５６上に、上層レジスト膜（感光性レジスト）５７を塗布形成する。この上層レジスト膜５７を形成するには、例えば、回転塗布法により１０００〜５０００ｒｐｍの回転数で０．０５μｍの厚さに塗布した後に、１００〜２００℃の高温で６０〜２７０ｓｅｃ間ベークする。
【００２７】
上層レジスト膜（感光性レジスト）５７の材質は、ＥＢに感光し、かつエッチングされる中間層５６に対してエッチング選択比が十分に取れる材質の樹脂類であることが望ましい。この材質としては例えば、ＰＨＳ（ポリハイドロキシスチレン）及びＰＶＰ（ポリビニルフェノール）等が挙げられる。
【００２８】
この上層レジスト膜５７の表面においても、中間層５６上の凹所７１に追随した凹所７２が生じる。
【００２９】
次に、図２３（ｊ）に示すように、所定のパターン開口６０Ｂを有するメンブレン５８Ｂからなるステンシルマスク５９Ｂを用いて、このパターン開口６０Ｂを通過する電子線６１を上層レジスト膜５７に照射してパターン露光する。
【００３０】
この場合の露光手段については、例えばＬＥＥＰＬを用いる場合には、その露光量は０．１〜１０μＣ／ｃｍ^２程度でよく、等倍転写用のステンシルマスクを用いて、上層レジスト膜５７を有するウェーハに対して５〜１００μｍの間隙を置いて近接させて、露光することができる。これは、図２０（ｄ）の工程においても同様であってよい。
【００３１】
次に、図２４（ｋ）に示すように、露光した上層レジスト膜５７を現像することによって、中間層５６上に開口部６２を有する上層レジスト膜５７を形成する。この時に、現像に使用する現像液は、例えば、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）等の、ｐＨが８〜１３のアルカリ溶液を使用するのが望ましい。
【００３２】
次に、図２４（ｌ）に示すように、ＣＦ系のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の加工手段によって、上層レジスト膜５７をマスクにして中間層５６のエッチングを行い、開口部６３を有する中間層５６を形成する。加工された中間層５６上には、エッチングレートの遅い上層レジスト膜５７が残留している。
【００３３】
次に、図２５（ｍ）に示すように、加工された中間層５６及び上層レジスト膜５７をマスクにして、非感光性レジストである下層レジスト膜５５をエッチングし、開口部６４を有する下層レジスト膜５５を形成する。このエッチング時に上層レジスト膜５７は同時に除去される。
【００３４】
この際に使用するエッチングガスの成分については、例えば、ＣＯ系、ＮＯ系、Ｂｒ系、Ｈｅ系、Ｃｌ系、Ｉ系、Ｏ系、ＣＳ系、Ａｒ系及びＮＨ系等のガスを単独で使用するか、又はこれらのガスを混合したものを使用することができる。
【００３５】
次に、図２５（ｎ）に示すように、既にエッチング加工された中間層５６及び下層レジスト膜５５をマスクとして用い、酸化膜５３を下層レジスト膜５５と同様のパターンにエッチング加工して開口部６５を配線溝として形成すると共に、酸化膜５２に設けられた凹部５４を基板５１の表面上に到達するまでエッチングする。これによって、半導体基板５１まで貫通したコンタクトホール６８と、これに連設した配線溝６５とを形成する。これらは、後述のデュアルダマシン構造の導体接続用となるものである。この時に、中間層５６は下層レジスト膜５５上から同時に除去される。
【００３６】
この場合、エッチングされる下地が酸化膜５２及び５３であるので、効果的なエッチングを行うためにＣＦ系のエッチングガスを用いるのが好ましい。
【００３７】
次に、図２６（ｏ）に示すように、酸化膜５３上から下層レジスト膜５５を除去した後に、酸化膜５３及びコンタクトホール６８の露出面に、例えばスパッタリングによって銅を１５０ｎｍの厚さに成膜して、銅シード層６６を形成する。この銅シード層６６は、その後の電解めっき工程において銅を成長させるためのシード層として機能する。
【００３８】
次に、図２６（ｐ）に示すように、この銅シード層６６を電極として用いて銅の電解めっきを行うことによって、配線溝６５及びコンタクトホール６８が銅層６７によって完全に埋設されるように、銅層６７を形成する。
【００３９】
次に、図２７（ｑ）に示すように、銅層６７及び銅シード層６６を酸化膜５３の表面高さまで化学機械研磨（ＣＭＰ）等で除去することにより、配線溝６５に埋設された銅層６７からなる配線層と、これに接続されたコンタクトホール６８内のコンタクトプラグ７３とを形成する。こうして、デュアルダマシン構造を作製することができる。同図には、その平面図も示す。
【００４０】
【特許文献１】
特許第２７８６１９８号公報（第３欄１４行目〜第４欄８行目、第２図ａ、ｂ）
【００４１】
【発明が解決しようとする課題】
上記したように、半導体基板上に３層レジスト構造を形成し、図２３（ｊ）に示したように、上層レジスト膜５７をステンシルマスク５９ＢによってＬＥＥＰＬ（低速電子線近接転写リソグラフィ）で露光する場合に、上層レジスト膜５７への電子線の進入深さが約１００ｎｍであるために、確実に露光を行うためには、上層レジスト膜５７を１００ｎｍ以下と薄くてしかも均一な膜厚に形成しておかなければならない。
【００４２】
即ち、上層レジスト膜５７の膜厚が１００ｎｍよりかなり厚ければ、上層レジスト膜５７を十分に露光することができないので、所定サイズのパターン開口を形成できないし、また、上層レジスト膜５７の膜厚が１００ｎｍよりかなり薄ければ、上層レジスト膜５７を過剰に露光してしまい、所定サイズよりも大きなパターン開口を形成してしまうことになる。いずれの場合も不適当であるが、特許文献１に示された方法ではそれを十分に解決することができない。
【００４３】
これを具体的に説明すると、図２３（ｊ）中、Ａ部を拡大して示すように、複数の凹部５４の上部の領域においては、上記した凹所７１及び７２の存在に起因して、上層レジスト膜５７の膜厚ｔ_１’と、平坦基準線（図２１（ｇ）参照）上の上層レジスト膜５７の膜厚ｔ_１と、これらの２つの領域の段差部分での上層レジスト膜５７の膜厚ｔ_２とは、相互に異なって不均一となり易い。例えば、段差部分の膜厚ｔ_２が薄くなりがちであり、
ｔ_２＜ｔ_１、ｔ_１’
となり易い。
【００４４】
このように、上層レジスト膜５７の膜厚が不均一になると、図２３（ｊ）に示した露光時に、上層レジスト膜５７の露光感度又は解像性が異ってしまうため、上層レジスト膜５７に形成される個々のパターン開口６２の形状にばらつきが生じてしまう。このようなパターン開口のまま、図２４以降に示した下層のエッチングを行うと、最終的に形成される配線層６７の線幅や形状がばらつく等、許容されるΔＣＤ（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）を維持することができなくなる。これは、コンタクトプラグを３層レジスト法を用いて形成する場合も同様である。
【００４５】
他方、最下層の有機膜である下層レジスト膜５５により、上層レジスト膜５７に生じる段差はある程度小さくなるが、近年の半導体デバイスの高性能化及び高集積化の要求から、配線層の線幅余裕度を厳しくコントロールする必要が生じているが、従来の方法ではそれに対応することが困難である。
【００４６】
なお、半導体装置の製造プロセスにおいて、線幅コントロールについては、光マスクを用いる時には、露光エネルギーが強力なために凹凸のあるレジスト下地からの反射光による干渉で露光精度がばらつくのを防止するために下地に反射防止層を設けることによって対応しているが、ＬＥＥＰＬ等による電子線露光の場合には、レジスト膜厚に対する電子線進入深さが上記したように限られてしまうために、上層レジスト膜５７の膜厚分布（膜厚のばらつき）が露光量を大きく左右し、上層レジスト膜５７の露光、現像後のパターンの線幅均一性（ΔＣＤ）を確保することが困難である。
【００４７】
そこで、本発明は、上記のような状況に鑑みてなされたものであって、その目的は、下地層を常に所定パターンに高精度にエッチングすることができるエッチングマスクの形成方法、及び半導体装置の製造方法を提供することにある。
【００４８】
【課題を解決するための手段】
即ち、本発明は、少なくとも下層レジストと中間層と上層レジストとの積層構造、又は少なくとも上層レジストと下層との積層構造からなるマスク層を半導体基体上の下地層上に形成し、前記上層レジストを所定パターンに露光、現像し、得られたパターンをマスクにして前記中間層をエッチングした後、この中間層をマスクにして前記下層レジストをエッチングしてエッチングマスクを形成するか、或いは前記上層レジストの露光、現像により得られたパターンをマスクにして前記下層をエッチングしてエッチングマスクを形成するエッチングマスクの形成方法、及び、このエッチングマスクを用いて前記下地層をエッチングする半導体装置の製造方法において、
前記上層レジストとの界面における前記中間層の表面と；前記中間層との界面における前記下層レジストの表面と；の少なくとも一方を平坦化する工程、又は前記上層レジストとの界面における前記下層の表面を平坦化する工程を有
することを特徴とする、エッチングマスクの形成方法、及び半導体装置の製造方法に係わるものである。
【００４９】
本発明によれば、前記上層レジストとの界面における前記中間層の表面と；前記中間層との界面における前記下層レジストの表面と；の少なくとも一方を平坦化する工程、又は前記上層レジストとの界面における前記下層の表面を平坦化する工程を有するために、前記中間層又は前記下層上に形成される前記上層レジストの表面を常に平坦化して前記上層レジストの厚さを均一化することができるので、この均一化された前記上層レジストをＬＥＥＰＬ等で常に所定パターンに露光することが可能となり、現像後のレジストパターンを高精度に形成することができる。
【００５０】
従って、このようにして得られた上層レジストパターンをマスクにした前記中間層のエッチング及びこの中間層をマスクにした前記下層レジストのエッチング、又は前記上層レジストパターンをマスクにした前記下層のエッチングを確実に所定パターンにエッチングしてエッチングマスクを高精度に作製し、更にこのエッチングマスクを用いて前記下地層を高精度にエッチングすることができる。
【００５１】
【発明の実施の形態】
本発明においては、上層レジストの平坦化を確実に行うために、化学機械研磨法（ＣＭＰ）、アッシング法、スリミング法、及び回転塗布を伴なわない塗布方式（例えばスキャン塗布法）からなる群より選ばれた少なくとも一種の方法を用いて、前記平坦化を行うことが望ましい。
【００５２】
この場合、前記スキャン塗布法によって塗布された層を減圧乾燥後に高温ベーキングするか、或いは加熱下での前ベーキング後に高温ベーキングして平坦化してもよい。
【００５３】
また、前記下層レジスト上又は／及び前記中間層上、又は前記下層上に、これらと同一材料からなる低粘度層を設けて、前記平坦化を行ってもよい。
【００５４】
また、前記エッチングマスクには、前記下地層にコンタクトホール及び／又は配線溝の形成に用い、これらに導電性材料を被着するのが望ましい。
【００５５】
次に、本発明の好ましい実施の形態を図面参照下に具体的に説明する。
【００５６】
第１の実施の形態
本実施の形態によるエッチングマスクの形成においては、まず、図１（ａ）〜図２（ｆ）に示すように、上述した従来例での図１９（ａ）〜図２０（ｆ）と同様の工程を順次行う。
【００５７】
即ち、基板１上に、層間絶縁膜としての酸化膜２及び３を順次形成し、酸化膜３上に感光性レジスト２１を形成した後に、所定のパターンのパターン開口１０Ａを有するメンブレン８Ａからなるステンシルマスク９Ａを用いて、このパターン開口１０Ａを通過する電子線１１を感光性レジスト２１に照射し、露光、現像を行うことによって感光性レジスト２１に開口部２２を設ける。そして、開口部２２が設けられた感光性レジスト２１をマスクとして酸化膜３及び２のエッチングを行うことによって、酸化膜３を貫通して酸化膜２中の所定の中間深さ位置に達する凹部４を形成する。
【００５８】
次に、図３（ｇ）に示すように、酸化膜３上に非感光性の下層レジスト膜５を塗布形成する。この下層レジスト膜５を形成するには、例えば回転塗布法により１０００〜５０００ｒｐｍの回転数で０．３μｍの厚さに塗布し、１００〜３００℃の高温で６０〜２７０ｓｅｃ間ベークする。
【００５９】
下層レジスト膜５の材質は、例えば光やＥＢに感光しないものであり、この下層レジスト膜５のエッチング時に酸化膜３に対してエッチング選択比が十分とれる樹脂が望ましく、例えばノボラック樹脂等が挙げられる。また、下層レジスト膜５の膜厚は５０〜１０００ｎｍ程度とし、酸化膜３上の段差を比較的緩和できる厚さであることが望ましい。
【００６０】
ここで、酸化膜３に設けられた凹部４中に下層レジスト膜５の一部が侵入してしまうために、凹部４上の下層レジスト膜５の表面が図３（ｇ）に一点鎖線で示した平坦基準線（図２１（ｇ）参照）よりも凹み、この平坦基準線に対し凹所７０を生じてしまう。
【００６１】
次に、図３（ｈ）に示すように、下層レジスト膜５上に中間層６を塗布する。
この中間層６を形成するには、例えば回転塗布法により１０００〜５０００ｒｐｍの回転数で０．２μｍの厚さに塗布し、１００〜３００℃の高温で６０〜２７０ｓｅｃ間ベークする。
【００６２】
中間層６の材質は、例えば光やＥＢに感光しないものであり、この中間層６のエッチング時に下層レジスト膜５に対してエッチング選択比が十分とれる材料で、３００℃以下の温度で形成可能な物質であることが望ましく、例えばＳＯＧによる酸化シリコン等が挙げられる。また、中間層６の膜厚は、下層レジスト膜５を十分エッチングできる膜厚であり、２０〜１０００ｎｍ程度であることが望ましい。
【００６３】
この中間層６の表面には、下層レジスト膜５の表面の凹所７０に追随した凹所７１が生じる。
【００６４】
次に、図４（ｉ）に示すように、中間層６の表面を、化学機械研磨（ＣＭＰ）により平坦化する。
【００６５】
この時に、例えば約２００ｎｍの厚さの中間層６は例えば約１００ｎｍの厚さとなる。これにより、下層レジスト膜５の表面の凹所７０によって生じていた中間層６の表面の凹所７１を除去し、この表面を十分に平坦化することができる。
【００６６】
この研磨工程については、例えば、研磨用のパットの材質にはポリウレタン含浸ポリウレタン不織布を使用し、また研磨剤には、０．４重量％程度の苛性カリ（ＫＯＨ）を溶解した希薄なアルカリ溶液に、０．０１〜５重量％のコロイダルシリカを懸濁させたものを用いることができる。また、研磨剤には有機アミンや苛性ソーダ等の水溶液を用いてもよいし、コロイダルシリカの代わりにアルミナを用いてもよい。
【００６７】
また、中間層６の表面に対する研磨用のパットの加重は、有機ＳＯＧのストレス範囲から判断すると、−１×１０^８〜−１×１０^９ｄｙｎｅｓ／ｃｍ^２が適している。
【００６８】
次に、図４（ｊ）に示すように、化学機械研磨によって平坦化した中間層６上に、上層レジスト膜（感光性レジスト）７を塗布形成する。この上層レジスト膜７は平坦化された中間層６上に形成されるために、上層レジスト膜７の表面も中間層６の表面形状に対応して平坦化される。この平坦面は、ウェーハ全面に亘って形成してよい。
【００６９】
この上層レジスト膜７を形成するには、例えば、回転塗布法により１０００〜５０００ｒｐｍの回転数で０．０５μｍの厚さに塗布した後に、１００〜２００℃の高温で６０〜２７０ｓｅｃ間ベークする。
【００７０】
また、上層レジスト膜７の材質は、ＥＢに感光し、かつ中間層６に対してエッチング選択比が十分に取れる材質の樹脂類であることが望ましく、例えば、ＰＨＳ（ポリハイドロキシスチレン）及びＰＶＰ（ポリビニルフェノール）等が挙げられる。
【００７１】
また、上層レジスト膜７の膜厚については、ＬＥＥＰＬ時の電子線の上層レジスト膜７への進入深さが通常１００ｎｍ以下であることから、十分に露光するためには厚さを１００ｎｍ以下とし、かつ均一に露光するために膜厚が均一であることが必要である。
【００７２】
次に、図５（ｋ）に示すように、所定のパターン開口１０Ｂを有するメンブレン８Ｂからなるステンシルマスク９Ｂを用いて、このパターン開口１０Ｂを通過する電子線１１を上層レジスト膜７に照射して選択的にパターン露光する。
【００７３】
ここで、露光手段として例えばＬＥＥＰＬを用いる場合には、その露光量は０．１〜１０μＣ／ｃｍ^２程度でよく、等倍転写用のステンシルマスクを用いて、上層レジスト膜７を有するウェーハに対して５〜１００μｍの間隙を置いて近接させた状態で露光することができる。
【００７４】
上記のように、上層レジスト膜７の膜厚が均一で１００ｎｍ以下であるために、上層レジスト膜７に対する選択的な露光が十分かつ確実になされ、ステンシルマスク９Ａのパターン開口１０Ａに正確に対応した露光パターンを形成することができる。
【００７５】
次に、図６（ｌ）に示すように、露光した上層レジスト膜７を現像することによって、中間層６上に開口部１２を有する上層レジスト膜７のパターンを形成する。この現像に使用する現像液は、例えば、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）等の、ｐＨが８〜１３のアルカリ溶液を使用するのが望ましい。
【００７６】
次に、図６（ｍ）に示すように、ＣＦ系のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の加工手段によって、所定のパターンの上層レジスト膜７をマスクにして、中間層６のエッチングを行い、開口部１３を有する中間層６を形成する。なお、中間層のエッチング用のガスにＯ_２を混合してもよい。
【００７７】
次に、図７（ｎ）に示すように、所定パターンの中間層６及び上層レジスト膜７をマスクにして、下層レジスト膜５をエッチングし、開口部１４を有する下層レジスト膜５を形成する。このエッチングと同時に、上層レジスト膜７は除去される。
【００７８】
このエッチングガスに使用するガスは、例えば、ＣＯ系、ＮＯ系、Ｂｒ系、Ｈｅ系、Ｃｌ系、Ｉ系、Ｏ系、ＣＳ系、Ａｒ系及びＮＨ系等のガスを単独で使用するか、又はこれらのガスを混合したものを使用することができる。
【００７９】
次に、図７（ｏ）に示すように、中間層６及び下層レジスト膜５をマスクとして用い、酸化膜３を下層レジスト膜５と同様のパターンにエッチング加工して、配線溝となる開口部１５を形成すると共に、酸化膜２に設けられた凹部４を基板１の表面に達するまでエッチングして、コンタクトホール１８を形成する。この時、中間層６は下層レジスト膜５上から除去されるが、下層レジスト膜５は酸化膜３上にそのまま残留する。
【００８０】
ここで、エッチングされる下地部分が酸化膜２及び３であるので、効果的なエッチングを行うためにはＣＦ系のエッチングガスを用いるのが好ましく、例えば、エッチングガスの流量を５０ｓｃｃｍとし、圧力を１５Ｐａとすることができる。また、例えば、下地部分がアルミニウム等の金属層から構成されていれば、ＮＨ_３等を含むエッチングガスを使用することができる。
【００８１】
次に、図８（ｐ）に示すように、酸化膜３上から下層レジスト膜５を除去した後に、酸化膜３及びコンタクトホール１８の面に、例えばスパッタリングによって銅を１５０ｎｍの厚さに成膜し、銅シード層１６を均一厚さに形成する。この銅シード層１６は、その後の電解めっき工程において銅を成長させるためのシード層として機能する。
【００８２】
次に、図８（ｑ）に示すように、この銅シード層１６を電極として銅の電解めっきを行うことによって、配線溝１５及びコンタクトホール１８に銅層１７を完全に埋設させる。
【００８３】
次に、図９（ｒ）に示すように、銅層１７及び銅シード層１６の一部を酸化膜５３の表面高さまで化学機械研磨等で除去することにより、銅層１７からなる配線層と、これに連設したコンタクトプラグ２３とを形成する。これによって、デュアルダマシン構造の配線を形成する。なお、層１７の材質は銅に限ることなく、その他の導電性材料で形成してもよいし、ダマシン構造を更に上部に積み上げてもよい。
【００８４】
本実施の形態によれば、上層レジスト膜７の界面における中間層６の表面を平坦化する工程を有するために、中間層６上に形成された上層レジスト膜７の表面を中間層６の表面形状と同形状に平坦化し、かつ上層レジスト膜７の厚さを均一な所定厚さにすることができるので、この均一厚さの上層レジスト膜７を電子線によって常に所定パターンに高精度に露光することができる。
【００８５】
また、このようにして得られたレジストパターンをマスクにして中間層６を高精度にエッチングし、更にこの中間層６をマスクにして下層レジスト膜５を高精度にエッチングできるので、パターン精度に優れた（ΔＣＤが許容範囲にある）エッチングマスクを形成することができる。従って、このエッチングマスクを用いて酸化膜３等をエッチングするので、酸化膜３等を設定されたパターンに常に高精度にエッチングすることができ、配線幅及びコンタクトプラグ径のばらつきを確実に低減することができる。これは、エッチングマスクにおいて下層レジスト膜５上に段差（凹所）が存在していても、上層レジスト膜７を均一厚さに形成し、パターンの線幅均一性等を実現できるからである。
【００８６】
これによって、図１０（ａ）及び図１０（ｂ）に示すように、配線層となる銅層１７の幅を均一にすることができ、断面積や幅が均一であって低抵抗の配線層を常に再現性良く形成することができる。
【００８７】
第２の実施の形態
本実施の形態は、中間層６をアッシングにより平坦化する以外は、上述の第１の実施の形態と共通している（但し、共通の工程は説明を省略する）。
【００８８】
即ち、上記の図１（ａ）〜図３（ｈ）に示した工程と同様の工程を経て中間層６を形成した後に、図１１に示すように、中間層６の表面をアッシングにより平坦化する。
【００８９】
このアッシングは、中間層６の上面をＯ_２ガスのみによって異方的に処理する方法か、或いは、Ｏ_２ガスとＣｌ系ガス又はＣＳ系ガスとの混合ガスにより異方的に処理する方法によって行う。
【００９０】
この時に、パターン開口のサイズにもよるが、例えば、処理圧力を１．０〜１０．０Ｐａとし、バイアスパワーを１０００Ｗ程度以下とすることができる。
【００９１】
このアッシングを行った後に、上記した図４（ｊ）〜図９（ｒ）に示した工程と同様の工程を経て配線等を形成する。
【００９２】
本実施の形態によっても、凹凸のある中間層６の表面を確実に平坦化し、従って上層レジスト７を均一膜厚に形成することができる。
【００９３】
その他、本実施の形態においても、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【００９４】
第３の実施の形態
本実施の形態は、中間層６をオゾンスリミングにより平坦化する以外は、上述の第１の実施の形態と共通している（但し、共通の工程は説明を省略する）。
【００９５】
即ち、上記の図１（ａ）〜図３（ｈ）に示した工程と同様の工程を経て中間層６を形成した後に、図１２に示すように、中間層６をオゾンスリミングにより平坦化する。
【００９６】
ここで、オゾンスリミングとは、凹凸のある中間層６の表面を等方的に酸素ラジカルで処理をする方法であって、処理圧力は常圧であり、処理温度は常温である。
【００９７】
このオゾンスリミングを行った後に、上記した図４（ｊ）〜図９（ｒ）に示した工程と同様の工程を経て配線等を形成する。
【００９８】
本実施の形態によっても、凹凸のある中間層６の表面を確実に平坦化し、従って上層レジスト７を均一膜厚に形成することができる。
【００９９】
その他、本実施の形態においても、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１００】
第４の実施の形態
本実施の形態は、中間層６の平坦化を行わずに、下層レジスト膜５をスキャン塗布法で形成した後に常温で減圧乾燥を行って平坦化を行うこと以外は、上述の第１の実施の形態と共通している（但し、共通の工程は説明を省略することがある）。
【０１０１】
即ち、上記の図１（ａ）〜図２（ｆ）に示した工程と同様の工程を経て、酸化膜２及び３に凹部４を形成する。
【０１０２】
次に、図１３（ａ）に示すように、酸化膜３上に公知のスキャン塗布法によって、低粘度の材質からなる下層レジスト膜材料５を塗布する。このスキャン塗布法によって形成された下層レジスト膜５の表面はかなり平坦となる。下層レジスト膜５の材質は、例えば光やＥＢに感光しないものであり、この下層レジスト膜５のエッチング時に酸化膜３に対してエッチング選択比が十分とれる樹脂が望ましく、例えばノボラック樹脂等が挙げられる。また、下層レジスト膜５の膜厚は５０〜１０００ｎｍ（例えば３００ｎｍ）程度とし、酸化膜３上の段差が比較的緩和できる厚さが望ましい。
【０１０３】
次に、図１３（ｂ）に示すように、常温下、０．５〜９Ｔｏｒｒで減圧乾燥した後に、１００〜３００℃の高温下で６０〜２７０ｓｅｃ間べークを行うことによって、下層レジスト膜５内から溶媒と共に溶媒分に相当する気泡を放出し、下層レジスト膜５の表面形状を保持しつつ固化させる。
【０１０４】
次に、図１４（ｃ）に示すように、下層レジスト膜５の比較的平坦な表面上に中間層６を形成する。
【０１０５】
その後、この中間層６を研磨することなしに上記の図４（ｊ）〜図９（ｒ）に示した工程と同様の工程を経て、配線等を形成する。
【０１０６】
本実施の形態のように、スキャン塗布と常温減圧乾燥とを行うことにより、下層レジスト膜５を少量のレジスト材で比較的均一にかつ平坦に形成することができ、従って上層レジスト７を均一膜厚に形成することができる。
【０１０７】
その他、本実施の形態においても、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１０８】
第５の実施の形態
本実施の形態は、中間層６の平坦化を行わずに、下層レジスト膜５をスキャン塗布法で形成した後に室温〜１００℃の条件下で前ベークを行って平坦化を行う以外は、上述の第１の実施の形態と共通している（但し、共通の工程は説明を省略することがある）。
【０１０９】
即ち、上記の図１（ａ）〜図２（ｆ）に示した工程と同様の工程を経て、酸化膜２及び３に凹部４を形成する。
【０１１０】
次に、図１５（ａ）に示すように、酸化膜３上に公知のスキャン塗布法によって、低粘度の下層レジスト膜材料５を塗布する。この下層レジスト膜５の材質及び膜厚は、上述の第４の実施の形態で述べたものと同様である。
【０１１１】
次に、図１５（ｂ）に示すように、常圧のチャンバー内で常温〜１００℃で前ベークを行った後に、１００〜３００℃の高温下で６０〜２７０ｓｅｃ間、後ベークを行って、下層レジスト膜５内から溶媒を放出し、下層レジスト膜５の表面形状を保持しつつ硬化させる。
【０１１２】
次に、図１６（ｃ）に示すように、下層レジスト膜５の平坦な表面上に中間層６を形成する。
【０１１３】
その後、この中間層６を研磨することなしに上記の図４（ｊ）〜図９（ｒ）に示した工程と同様の工程を経て、配線等を形成する。
【０１１４】
本実施の形態のように、スキャン塗布後に加熱下での前ベークを行うことにより、この時点では溶媒のみを放出し、気泡は膜内に残留させて、下層レジスト膜５の体積収縮を抑制できるため、表面形状は塗布直後の平坦形状を保持しつつ硬化する。この結果、上述の第４の実施の形態と比べて、下層レジスト膜５を少量のレジストで一層均一にかつ平坦に形成することができ、従って上層レジスト７をより均一膜厚に形成することができる。
【０１１５】
その他、本実施の形態においても、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１１６】
第６の実施の形態
本実施の形態は、中間層６の平坦化を行わずに、中間層６と下層レジスト膜５との間に中層レジスト膜を形成して平坦化し、後工程のエッチング時に中層レジスト膜も所定パターンにエッチングする以外は、上述の第１の実施の形態と共通している（但し、共通の工程は説明を省略することがある）。
【０１１７】
即ち、上記の図１（ａ）〜図３（ｇ）に示した工程と同様の工程を経て、図１７（ａ）に示すように、酸化膜３上に下層レジスト膜５を形成する。
【０１１８】
この下層レジスト膜５を塗布形成するには、例えば、構成材料を回転塗布法により１０００〜５０００ｒｐｍの回転数で０．３μｍの厚さに塗布し、１００〜３００℃の高温で６０〜２７０ｓｅｃ間ベークする。
【０１１９】
次に、図１７（ｂ）に示すように、下層レジスト膜５の上に、粘度の低いレジスト材料を塗布して中層レジスト膜１９を形成する。この中層レジスト膜１９の材質は、下層レジスト膜５と同一材料であるのがよく、またその形成方法としては、例えば回転塗布法により１０００〜５０００ｒｐｍの回転数で０．０５μｍの厚さに塗布し、１００〜３００℃の高温で６０〜２７０ｓｅｃ間ベークする。
この中間レジスト膜１９は、低粘度で塗布するため、下層レジスト膜５の表面の凹凸を埋めて平坦な面を形成することができる。
【０１２０】
次に、図１８（ｃ）に示すように、中間レジスト膜１９上に中間層６を形成し、続いて図１８（ｄ）に示すように、中間層６上に上層レジスト膜７を形成する。
【０１２１】
その後、上記の図５（ｋ）〜図９（ｒ）に示した工程と同様の工程を経て配線等を形成する。
【０１２２】
本実施の形態によれば、低粘度の樹脂は高粘度の樹脂に比べて均一に塗布することができるために、下層レジスト膜５上に低粘度の中間レジスト膜１９の塗布形成することにより、下層レジスト膜５の表面上を確実に平坦化することができ、従ってこの上の中間層６を平坦化し、更には上層レジスト７を均一膜厚で形成することができる。
【０１２３】
その他、本実施の形態においても、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１２４】
以上に説明した実施の形態は、本発明の技術的思想に基づいて更に変形が可能である。
【０１２５】
例えば、上述の第１〜第３の実施の形態による中間層６の平坦化工程と、上述の第４〜第６の実施の形態による下層レジスト膜５の平坦化工程とを組み合わせることができる。この場合は、上層レジスト７を一層均一膜厚で平坦化することができる。
【０１２６】
また、下地層となる酸化膜３の表面も化学機械研磨等によって平坦化すれば、本発明による平坦化方法による上層レジスト膜７の均一膜化にとって有利である。
【０１２７】
また、中間層６を平坦化するために、中間層６上に低粘度の中間層を設けてもよい。上述のスキャン塗布法に代えて、回転塗布を伴なわない他の塗布方式を採用してよい。
【０１２８】
また、上述のような３層レジスト構造ではなく、４層以上のレジスト構造を用いてよいし、場合によっては２層レジスト構造を用いてもよい。この２層レジスト構造の場合は、例えばシリコン含有レジストと感光性レジストとの積層構造としてよい。
【０１２９】
なお、本発明は、半導体基板上の酸化膜以外にも、配線材料層その他の層のエッチングにも適用できる。また、光リソグラフィだけでなく、ＰＲＥＶＡＩＬ（４倍縮小光電子光学系を用いた電子線露光方式）等の電子線転写装置や可変成形型電子線直描機、イオンビームリソグラフィ及びＥＵＶ（極紫外線）等の露光装置及び露光方法にも適用することができる。
【０１３０】
【発明の作用効果】
上述したように、本発明によれば、前記上層レジストとの界面における前記中間層の表面と；前記中間層との界面における前記下層レジストの表面と；の少なくとも一方を平坦化する工程、又は前記上層レジストとの界面における前記下層の表面を平坦化する工程を有するために、前記中間層又は前記下層上に形成される前記上層レジストの表面を常に平坦化して前記上層レジストの厚さを均一化することができるので、この均一化された前記上層レジストをＬＥＥＰＬ等で常に所定パターンに露光することが可能となり、現像後のレジストパターンを高精度に形成することができる。
【０１３１】
従って、このようにして得られた上層レジストパターンをマスクにした前記中間層のエッチング及びこの中間層をマスクにした前記下層レジストのエッチング、又は前記上層レジストパターンをマスクにした前記下層のエッチングを確実に所定パターンにエッチングしてエッチングマスクを高精度に作製し、更にこのエッチングマスクを用いて前記下地層を高精度にエッチングすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるエッチングマスク及び半導体装置の製造工程を順次示す断面図である。
【図２】同、製造工程を順次示す断面図である。
【図３】同、製造工程を順次示す断面図である。
【図４】同、製造工程を順次示す断面図である。
【図５】同、製造工程を示す断面図である。
【図６】同、製造工程を順次示す断面図である。
【図７】同、製造工程を順次示す断面図である。
【図８】同、製造工程を順次示す断面図である。
【図９】同、製造工程を示す断面図である。
【図１０】同、半導体装置の部分断面図（ａ）及び部分平面図（ｂ）である。
【図１１】本発明の第２の実施の形態によるエッチングマスク及び半導体装置の製造工程を示す断面図である。
【図１２】本発明の第３の実施の形態によるエッチングマスク及び半導体装置の製造工程を示す断面図である。
【図１３】本発明の第４の実施の形態によるエッチングマスク及び半導体装置の製造工程を順次示す断面図である。
【図１４】同、製造工程を示す断面図である。
【図１５】本発明の第５の実施の形態によるエッチングマスク及び半導体装置の製造工程を順次示す断面図である。
【図１６】同、製造工程を示す断面図である。
【図１７】本発明の第６の実施の形態によるエッチングマスク及び半導体装置の製造工程を順次示す断面図である。
【図１８】同、製造工程を順次示す断面図である。
【図１９】従来例によるエッチングマスク及び半導体装置の製造工程を順次示す断面図である。
【図２０】同、製造工程を順次示す断面図である。
【図２１】同、製造工程を順次示す断面図である。
【図２２】同、製造工程を示す断面図である。
【図２３】同、製造工程を示す断面図（ａ）及びそのＡ部の拡大図（ｂ）である。
【図２４】同、製造工程を順次示す断面図である。
【図２５】同、製造工程を順次示す断面図である。
【図２６】同、製造工程を順次示す断面図である。
【図２７】同、半導体装置の製造工程を示す部分断面図及び部分平面図である。
【符号の説明】
１、５…基板、２、３…酸化膜、４凹部、
５…下層レジスト膜（非感光性レジスト）、
６…中間層、７…上層レジスト膜（感光性レジスト）、
８Ａ、８Ｂ…メンブレン、９Ａ、９Ｂ…ステンシルマスク、
１０Ａ、１０Ｂ…パターン開口、１１…電子線、
１２、１３、１４、１５、２２…開口部、１６…銅シード層、１７…銅層、
１８…コンタクトホール、１９…中層レジスト膜、２１…感光性レジスト、
２３…コンタクトプラグ、７０、７１、７２…凹所[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for forming an etching mask suitable for manufacturing a semiconductor device, for example, and a method for manufacturing a semiconductor device.
[0002]
[Prior art]
In recent years, elements have been miniaturized in accordance with high integration of semiconductor devices, and when the surface irregularities of the elements have become large, there has been a problem that pattern resolution is deteriorated due to insufficient depth of focus in lithography technology.
[0003]
For example, in the conventional photolithography technology, it is known that a phenomenon called a standing wave effect occurs due to interference of exposure light in a resist film during exposure. This phenomenon is that at the time of exposure, light incident on the resist film and light reflected from the wafer interfere with each other to generate a standing wave.
[0004]
This phenomenon is mainly caused by a change in the resist film thickness due to the surface step (unevenness) of the underlying pattern, which causes obstacles such as variations in the line width of the resist and variations in the dimensions of the contact holes.
[0005]
In recent years, since the miniaturization of semiconductor elements has exceeded the resolution limit of the optical system used for the above-described optical lithography, a fine circuit pattern using a charged particle beam such as an electron beam or an ion beam instead of this optical lithography. A microfabrication technology for drawing by exposing a wafer has been developed.
[0006]
For example, there has been proposed an electron beam exposure apparatus or an ion beam exposure apparatus that irradiates a transfer mask with an electron beam or an ion beam and forms a circuit pattern on a wafer through a through hole (pattern opening) of the transfer mask.
[0007]
These exposure techniques include, for example, electron beam transfer lithography (EPL; Electron-Beam Proximity Lithography, HC Pfeiffer, Jpn. J. Appl. Phys. 34, 6658 (1995)). Low Energy Electron-beam Proximity Projection Lithography, T. Utsumi, U.S. Patent No. 583127b (LEEPL; Low Energy Electron-beam Proximity Projection Lithography). , Ion beam transfer lithography using an ion beam (IPL; Ion-beam Lithography) , H. Loeschner et al., J. Vac. Sci. Technol. B19,
2520 (2001). ).
[0008]
The electron beam transmission mask (transfer mask) used in these exposure apparatuses is, for example, a stencil mask in which pattern openings are formed in a membrane (thin film) having a thickness of 100 nm to 10 μm. This stencil mask is formed, for example, of a membrane (thin film) having a thickness of 100 nm to 10 μm in which a plurality of through holes (pattern openings) having a current width of 30 nm or more corresponding to the line width of a semiconductor device for transmitting an electron beam are formed. Have. This membrane is supported on a Si wafer (support substrate) that forms a beam around the membrane.
[0009]
Next, the manufacturing process of the stencil mask will be described.₂A film and a membrane made of Si or SiC are sequentially formed at a predetermined thickness, and a resist is provided on a Si wafer in a predetermined pattern.₂An opening is formed by dry etching to reach the surface of the film.
[0010]
In addition, after the resist is removed, the SiO₂A part of the film is removed by dry etching to reach the surface of the membrane to form an opening. After this state is turned upside down, a resist is provided on the membrane, and the resist is processed into a predetermined pattern.
[0011]
Next, using the resist as a mask, the membrane is dry-etched to form a through hole, a pattern opening is formed, and then the resist on the membrane is removed, whereby a stencil mask can be manufactured.
[0012]
As this stencil mask, besides one having a fine pattern opening for processing fine wiring or the like, there is one having a pattern opening having a large opening area for processing, for example, a power supply line or a capacitor portion of a transistor. .
[0013]
Next, with respect to the method of exposing using this stencil mask, for example, the resist film is composed of a three-layer structure of an upper layer, an intermediate layer and a lower layer, the organic film is a lower layer, and an upper layer is provided for selective exposure. After providing the intermediate layer as a separation and mask material, respectively, the lower layer is selectively etched by dry etching using the intermediate layer etched into a pattern corresponding to the pattern of the upper layer as a mask, thereby forming an interlayer insulating layer on the semiconductor substrate. There is a method of forming an etching mask such as a film.
[0014]
This is developed as a method of forming a multilayer resist pattern in a multilayer resist process, and is called a three-layer resist method (tri-level method). For example, Patent Document 1 (Japanese Patent No. 2786198) described later Gazette).
[0015]
Next, a method for forming an etching mask and a method for manufacturing a semiconductor device using the three-layer resist method will be described in detail.
[0016]
First, as shown in FIG. 19A, a semiconductor substrate 51 made of Si is prepared, and then, as shown in FIG. 19B, an oxide film 52 is formed on the substrate 51 as an interlayer insulating film. Further, as shown in FIG. 19C, an oxide film 53 is formed on the oxide film 52 as an upper interlayer insulating film.
[0017]
Next, as shown in FIG. 20D, for example, after forming a negative photosensitive resist 71 on the oxide film 53, a stencil mask 59A made of a membrane 58A having a pattern opening 60A of a predetermined pattern is used. Then, the electron beam 61 passing through the pattern opening 60A is irradiated to the photosensitive resist 71 on the oxide film 53 for exposure, and thereafter, development is performed.
[0018]
Thereby, as shown in FIG. 20E, an opening 72 corresponding to the pattern opening 60A is provided in the photosensitive resist 71.
[0019]
Next, as shown in FIG. 20F, the etching of the oxide film 53 and the partial etching of the oxide film 52 are performed using the photosensitive resist 71 provided with the opening 72 as a mask. Is removed. As a result, a concave portion 54 that penetrates oxide film 53 and reaches a predetermined intermediate depth position in oxide film 52 is formed.
[0020]
Next, as shown in FIG. 21G, an etching mask used for the three-layer resist method is formed on the oxide film 53. For this purpose, first, a lower resist film 55 is applied and formed on the oxide film 53. . In order to form the lower resist film 55, a resist is applied to a thickness of 0.3 μm at a rotation speed of 1000 to 5000 rpm by a spin coating method, for example, and baked at a high temperature of 100 to 300 ° C. for 60 to 270 seconds.
[0021]
The material of the lower resist film 55 is, for example, a material that is not exposed to light or EB (electron beam, the same applies hereinafter), and is desirably a resin having a sufficient etching selectivity with respect to the oxide film 53 when the lower resist film 55 is etched. And novolak resin. Further, it is desirable that the thickness of lower resist film 55 be about 50 to 1000 nm and that the thickness on oxide film 53 be relatively small.
[0022]
However, since part of the lower resist film 55 penetrates into the concave portions 54 formed in the oxide film 53, as shown by the dashed line in FIG. The surface of the lower resist film 55 is recessed from the flat reference line formed by the flat reference line, and a recess 70 is formed.
[0023]
Next, as shown in FIG. 21H, an intermediate layer 56 is applied on the lower resist film 55. In order to form the intermediate layer 56, the intermediate layer 56 is applied, for example, by a spin coating method at a rotation speed of 1000 to 5000 rpm to a thickness of 0.2 μm, and baked at a high temperature of 100 to 300 ° C. for 60 to 270 seconds.
[0024]
The material of the intermediate layer 56 is, for example, a material that is not sensitive to light or EB, and is a material having a sufficient etching selectivity with respect to the lower resist film 55 when the intermediate layer 56 is etched. It is desirable that the material be a material that can be used, for example, silicon oxide by SOG (Spin-on glass) and the like. The thickness of the intermediate layer 56 is a mask thickness that can sufficiently etch the lower resist film 55, and is desirably about 20 to 1000 nm.
[0025]
On the surface of the intermediate layer 56, there is formed a recess 71 that follows the recess 70 on the surface of the lower resist film 55.
[0026]
Next, as shown in FIG. 22I, an upper resist film (photosensitive resist) 57 is formed on the intermediate layer 56 by coating. In order to form the upper resist film 57, for example, after applying by a spin coating method at a rotation speed of 1000 to 5000 rpm to a thickness of 0.05 μm, baking is performed at a high temperature of 100 to 200 ° C. for 60 to 270 seconds.
[0027]
The material of the upper resist film (photosensitive resist) 57 is desirably a resin that is sensitive to EB and has a sufficient etching selectivity with respect to the intermediate layer 56 to be etched. Examples of this material include PHS (polyhydroxystyrene) and PVP (polyvinylphenol).
[0028]
Also on the surface of the upper resist film 57, a recess 72 following the recess 71 on the intermediate layer 56 is formed.
[0029]
Next, as shown in FIG. 23J, the upper resist film 57 is irradiated with an electron beam 61 passing through the pattern opening 60B using a stencil mask 59B made of a membrane 58B having a predetermined pattern opening 60B. Perform pattern exposure.
[0030]
Regarding the exposure means in this case, for example, when LEEPL is used, the exposure amount is 0.1 to 10 μC / cm.²Exposure can be performed by using a stencil mask for equal-size transfer and approaching the wafer having the upper resist film 57 with a gap of 5 to 100 μm. This may be the same in the step of FIG.
[0031]
Next, as shown in FIG. 24 (k), the exposed upper resist film 57 is developed to form an upper resist film 57 having an opening 62 on the intermediate layer 56. At this time, it is desirable to use an alkaline solution having a pH of 8 to 13, such as TMAH (tetramethylammonium hydroxide), for the developer used for the development.
[0032]
Next, as shown in FIG. 24 (l), the intermediate layer 56 is etched by a processing means such as CF-based RIE (Reactive Ion Etching) using the upper resist film 57 as a mask to form an intermediate layer having an opening 63. The layer 56 is formed. On the processed intermediate layer 56, an upper resist film 57 having a low etching rate remains.
[0033]
Next, as shown in FIG. 25 (m), using the processed intermediate layer 56 and upper resist film 57 as a mask, the lower resist film 55, which is a non-photosensitive resist, is etched to form a lower resist film having an opening 64. A film 55 is formed. During this etching, the upper resist film 57 is simultaneously removed.
[0034]
As the components of the etching gas used at this time, for example, gases such as CO-based, NO-based, Br-based, He-based, Cl-based, I-based, O-based, CS-based, Ar-based, and NH-based are used alone. Or a mixture of these gases can be used.
[0035]
Next, as shown in FIG. 25 (n), using the intermediate layer 56 and the lower resist film 55 which have already been etched as a mask, the oxide film 53 is etched into a pattern similar to that of the lower resist film 55 to form an opening. 65 is formed as a wiring groove, and the concave portion 54 provided in the oxide film 52 is etched until it reaches the surface of the substrate 51. Thus, a contact hole 68 penetrating to the semiconductor substrate 51 and a wiring groove 65 connected to the contact hole 68 are formed. These are used for conductor connection of a dual damascene structure described later. At this time, the intermediate layer 56 is simultaneously removed from the lower resist film 55.
[0036]
In this case, since the underlying layers to be etched are the oxide films 52 and 53, it is preferable to use a CF-based etching gas in order to perform effective etching.
[0037]
Next, as shown in FIG. 26 (o), after removing the lower resist film 55 from above the oxide film 53, copper is formed to a thickness of 150 nm on the exposed surfaces of the oxide film 53 and the contact holes 68 by, for example, sputtering. The film is formed to form a copper seed layer 66. This copper seed layer 66 functions as a seed layer for growing copper in a subsequent electrolytic plating step.
[0038]
Next, as shown in FIG. 26 (p), by performing copper electrolytic plating using the copper seed layer 66 as an electrode, the wiring groove 65 and the contact hole 68 are completely buried by the copper layer 67. Next, a copper layer 67 is formed.
[0039]
Next, as shown in FIG. 27 (q), the copper layer 67 and the copper seed layer 66 are removed to the surface level of the oxide film 53 by chemical mechanical polishing (CMP) or the like, so that the copper buried in the wiring groove 65 is removed. A wiring layer including the layer 67 and a contact plug 73 in the contact hole 68 connected to the wiring layer are formed. Thus, a dual damascene structure can be manufactured. The figure also shows a plan view thereof.
[0040]
[Patent Document 1]
Japanese Patent No. 2786198 (column 3, line 14 to column 4, line 8, FIGS. 2a and 2b)
[0041]
[Problems to be solved by the invention]
As described above, a case where a three-layer resist structure is formed on a semiconductor substrate and the upper resist film 57 is exposed by LEEPL (low-speed electron beam proximity transfer lithography) using a stencil mask 59B as shown in FIG. Since the electron beam penetrates into the upper resist film 57 at a depth of about 100 nm, the upper resist film 57 is formed to have a thickness as small as 100 nm or less and a uniform thickness in order to perform reliable exposure. I have to put it.
[0042]
That is, if the thickness of the upper resist film 57 is much larger than 100 nm, the upper resist film 57 cannot be sufficiently exposed, so that a pattern opening of a predetermined size cannot be formed. Is significantly thinner than 100 nm, the upper resist film 57 is excessively exposed, and a pattern opening larger than a predetermined size is formed. In either case, it is inappropriate, but the method disclosed in Patent Document 1 cannot sufficiently solve it.
[0043]
More specifically, as shown in an enlarged view of a portion A in FIG. 23 (j), in the region above the plurality of recesses 54, due to the presence of the recesses 71 and 72, Thickness t of upper resist film 57₁'And the thickness t of the upper resist film 57 on the flat reference line (see FIG. 21 (g)).₁And the thickness t of the upper resist film 57 at the step between these two regions.₂Are different from each other and tend to be non-uniform. For example, the thickness t of the step portion₂Tend to be thinner,
t₂<T₁, T₁’
Easily.
[0044]
If the thickness of the upper resist film 57 becomes non-uniform in this way, the exposure sensitivity or resolution of the upper resist film 57 will differ during the exposure shown in FIG. In this case, variations occur in the shapes of the individual pattern openings 62 formed on the substrate. When the lower layer shown in FIG. 24 and subsequent figures is etched with such a pattern opening, an allowable ΔCD (critical dimension) such as a variation in the line width and shape of the finally formed wiring layer 67 is maintained. You can't do that. The same applies to the case where the contact plug is formed using a three-layer resist method.
[0045]
On the other hand, the step formed in the upper resist film 57 is reduced to some extent by the lower resist film 55 which is the lowermost organic film. However, due to recent demands for higher performance and higher integration of semiconductor devices, the line width of the wiring layer has to be reduced. Although it is necessary to control the degree strictly, it is difficult to cope with the conventional method.
[0046]
In the process of manufacturing a semiconductor device, when using an optical mask, when using an optical mask, in order to prevent exposure accuracy from being varied due to interference by reflected light from a resist base having unevenness due to strong exposure energy. An anti-reflection layer is provided as an underlayer, but in the case of electron beam exposure using LEEPL or the like, the depth of penetration of the electron beam with respect to the resist film thickness is limited as described above. The film thickness distribution (variation in film thickness) of 57 greatly affects the exposure amount, and it is difficult to secure the line width uniformity (ΔCD) of the pattern of the upper resist film 57 after exposure and development.
[0047]
Therefore, the present invention has been made in view of the above situation, and an object of the present invention is to provide a method of forming an etching mask capable of always etching a base layer in a predetermined pattern with high accuracy, and a method of manufacturing a semiconductor device. It is to provide a manufacturing method.
[0048]
[Means for Solving the Problems]
That is, the present invention forms a mask layer having a laminated structure of at least a lower layer resist, an intermediate layer, and an upper layer resist, or a laminated structure of at least an upper layer resist and a lower layer on a base layer on a semiconductor substrate, and forms the upper layer resist. Exposure to a predetermined pattern, development, after etching the intermediate layer using the obtained pattern as a mask, etching the lower layer resist using this intermediate layer as a mask to form an etching mask, or the upper layer resist Exposure, a method of forming an etching mask by etching the lower layer using a pattern obtained by development as a mask to form an etching mask, and a method of manufacturing a semiconductor device that etches the base layer using the etching mask,
Flattening at least one of: the surface of the intermediate layer at the interface with the upper resist; and the surface of the lower resist at the interface with the intermediate layer; or the surface of the lower layer at the interface with the upper resist. Has a flattening process
The present invention relates to a method for forming an etching mask and a method for manufacturing a semiconductor device.
[0049]
According to the present invention, a step of flattening at least one of a surface of the intermediate layer at an interface with the upper layer resist and a surface of the lower layer resist at an interface with the intermediate layer, or an interface with the upper layer resist Since the step of flattening the surface of the lower layer in the above, the surface of the upper layer resist formed on the intermediate layer or the lower layer can be constantly flattened to make the thickness of the upper layer resist uniform. The uniformized upper layer resist can always be exposed to a predetermined pattern by LEEPL or the like, and a resist pattern after development can be formed with high precision.
[0050]
Therefore, the etching of the intermediate layer using the upper resist pattern thus obtained as a mask and the etching of the lower resist using the intermediate layer as a mask, or the etching of the lower layer using the upper resist pattern as a mask are reliably performed. Then, an etching mask is manufactured with high precision by etching into a predetermined pattern, and the base layer can be etched with high accuracy using this etching mask.
[0051]
BEST MODE FOR CARRYING OUT THE INVENTION
In the present invention, in order to surely planarize the upper layer resist, a group consisting of a chemical mechanical polishing method (CMP), an ashing method, a slimming method, and a coating method without spin coating (for example, a scan coating method) is used. It is desirable that the flattening be performed using at least one selected method.
[0052]
In this case, the layer coated by the scan coating method may be dried under reduced pressure and then baked at a high temperature, or may be baked at a high temperature after baking under heating and flattened.
[0053]
Further, the flattening may be performed by providing a low-viscosity layer made of the same material as these on the lower resist or / and the intermediate layer or on the lower layer.
[0054]
The etching mask is preferably used for forming a contact hole and / or a wiring groove in the base layer, and a conductive material is preferably applied to these.
[0055]
Next, a preferred embodiment of the present invention will be specifically described with reference to the drawings.
[0056]
First embodiment
In the formation of the etching mask according to the present embodiment, first, as shown in FIGS. 1A to 2F, the same as in FIGS. 19A to 20F in the above-described conventional example. The steps are performed sequentially.
[0057]
That is, oxide films 2 and 3 as an interlayer insulating film are sequentially formed on the substrate 1, a photosensitive resist 21 is formed on the oxide film 3, and then a stencil made of a membrane 8A having a pattern opening 10A of a predetermined pattern. Using the mask 9A, the photosensitive resist 21 is irradiated with the electron beam 11 passing through the pattern opening 10A, and is exposed and developed to form an opening 22 in the photosensitive resist 21. By etching the oxide films 3 and 2 using the photosensitive resist 21 provided with the opening 22 as a mask, the recess 4 penetrating the oxide film 3 and reaching a predetermined intermediate depth position in the oxide film 2 To form
[0058]
Next, as shown in FIG. 3G, a non-photosensitive lower resist film 5 is formed on the oxide film 3 by coating. In order to form the lower resist film 5, for example, it is applied by a spin coating method at a rotation speed of 1000 to 5000 rpm to a thickness of 0.3 μm and baked at a high temperature of 100 to 300 ° C. for 60 to 270 seconds.
[0059]
The material of the lower resist film 5 is, for example, a material that is not sensitive to light or EB, and is preferably a resin having a sufficient etching selectivity with respect to the oxide film 3 at the time of etching the lower resist film 5, such as a novolak resin. . Further, it is desirable that the thickness of lower resist film 5 be about 50 to 1000 nm and that the thickness on oxide film 3 be relatively small.
[0060]
Here, the surface of the lower resist film 5 on the concave portion 4 is shown by a dashed line in FIG. 3G because a part of the lower resist film 5 enters the concave portion 4 provided in the oxide film 3. The flat reference line (see FIG. 21G) is recessed, and a recess 70 is formed with respect to this flat reference line.
[0061]
Next, as shown in FIG. 3H, an intermediate layer 6 is applied on the lower resist film 5.
In order to form the intermediate layer 6, the intermediate layer 6 is applied, for example, by a spin coating method at a rotation speed of 1000 to 5000 rpm to a thickness of 0.2 μm and baked at a high temperature of 100 to 300 ° C. for 60 to 270 seconds.
[0062]
The material of the intermediate layer 6 is, for example, a material that is not sensitive to light or EB, and has a sufficient etching selectivity with respect to the lower resist film 5 when the intermediate layer 6 is etched, and can be formed at a temperature of 300 ° C. or less. Desirably, the material is, for example, silicon oxide by SOG. The thickness of the intermediate layer 6 is a thickness that can sufficiently etch the lower resist film 5, and is preferably about 20 to 1000 nm.
[0063]
On the surface of the intermediate layer 6, a recess 71 follows the recess 70 on the surface of the lower resist film 5.
[0064]
Next, as shown in FIG. 4I, the surface of the intermediate layer 6 is flattened by chemical mechanical polishing (CMP).
[0065]
At this time, the intermediate layer 6 having a thickness of, for example, about 200 nm has a thickness of, for example, about 100 nm. As a result, the recess 71 on the surface of the intermediate layer 6 caused by the recess 70 on the surface of the lower resist film 5 can be removed, and the surface can be sufficiently flattened.
[0066]
In this polishing step, for example, a polyurethane-impregnated polyurethane non-woven fabric is used as a material of a polishing pad, and a polishing agent is a dilute alkaline solution in which caustic potash (KOH) of about 0.4% by weight is dissolved. What suspended 0.01 to 5 weight% of colloidal silica can be used. In addition, an aqueous solution of an organic amine, caustic soda, or the like may be used as the abrasive, or alumina may be used instead of colloidal silica.
[0067]
Further, the weight of the polishing pad on the surface of the intermediate layer 6 is −1 × 10 10 when judged from the stress range of the organic SOG.⁸~ -1 × 10⁹dynes / cm²Is suitable.
[0068]
Next, as shown in FIG. 4 (j), an upper resist film (photosensitive resist) 7 is formed on the intermediate layer 6 planarized by chemical mechanical polishing. Since the upper resist film 7 is formed on the flattened intermediate layer 6, the surface of the upper resist film 7 is also flattened according to the surface shape of the intermediate layer 6. This flat surface may be formed over the entire surface of the wafer.
[0069]
In order to form the upper resist film 7, for example, after applying by a spin coating method at a rotational speed of 1000 to 5000 rpm to a thickness of 0.05 μm, baking is performed at a high temperature of 100 to 200 ° C. for 60 to 270 seconds.
[0070]
The material of the upper resist film 7 is desirably a resin that is sensitive to EB and has a sufficient etching selectivity with respect to the intermediate layer 6. For example, PHS (polyhydroxystyrene) and PVP ( Polyvinyl phenol) and the like.
[0071]
Further, the thickness of the upper resist film 7 is set to 100 nm or less for sufficient exposure because the penetration depth of the electron beam into the upper resist film 7 at the time of LEEPL is usually 100 nm or less. In addition, the film thickness needs to be uniform for uniform exposure.
[0072]
Next, as shown in FIG. 5 (k), the upper resist film 7 is irradiated with an electron beam 11 passing through the pattern opening 10B using a stencil mask 9B made of a membrane 8B having a predetermined pattern opening 10B. The pattern is selectively exposed.
[0073]
Here, for example, when LEEPL is used as the exposure means, the exposure amount is 0.1 to 10 μC / cm.²Exposure can be performed using a stencil mask for equal-size transfer and in a state where the wafer having the upper resist film 7 is brought close to the wafer with a gap of 5 to 100 μm.
[0074]
As described above, since the thickness of the upper resist film 7 is uniform and 100 nm or less, selective exposure of the upper resist film 7 is sufficiently and reliably performed, and the pattern resist 10A accurately corresponds to the pattern opening 10A of the stencil mask 9A. An exposure pattern can be formed.
[0075]
Next, as shown in FIG. 6 (l), the pattern of the upper resist film 7 having the opening 12 on the intermediate layer 6 is formed by developing the exposed upper resist film 7. As a developer used for this development, for example, an alkaline solution having a pH of 8 to 13, such as TMAH (tetramethylammonium hydroxide), is desirably used.
[0076]
Next, as shown in FIG. 6 (m), the intermediate layer 6 is etched by a processing means such as CF-based RIE (Reactive Ion Etching) using a predetermined pattern of the upper resist film 7 as a mask. An intermediate layer 6 having a portion 13 is formed. The gas for etching the intermediate layer is O₂May be mixed.
[0077]
Next, as shown in FIG. 7 (n), the lower resist film 5 is etched using the intermediate layer 6 and the upper resist film 7 having a predetermined pattern as a mask to form the lower resist film 5 having the openings 14. At the same time as this etching, the upper resist film 7 is removed.
[0078]
As a gas used for the etching gas, for example, a gas such as a CO gas, a NO gas, a Br gas, a He gas, a Cl gas, an I gas, an O gas, a CS gas, an Ar gas, and an NH gas is used alone, Alternatively, a mixture of these gases can be used.
[0079]
Next, as shown in FIG. 7 (o), using the intermediate layer 6 and the lower resist film 5 as a mask, the oxide film 3 is etched into a pattern similar to that of the lower resist film 5 to form an opening to be a wiring groove. At the same time, a contact hole 18 is formed by etching the concave portion 4 provided in the oxide film 2 until reaching the surface of the substrate 1. At this time, the intermediate layer 6 is removed from the lower resist film 5, but the lower resist film 5 remains on the oxide film 3 as it is.
[0080]
Here, since the underlying portions to be etched are the oxide films 2 and 3, it is preferable to use a CF-based etching gas for effective etching. For example, the flow rate of the etching gas is set to 50 sccm and the pressure is set to 50 sccm. It can be 15 Pa. Also, for example, if the underlying portion is made of a metal layer such as aluminum, NH 3₃Etching gas containing the like can be used.
[0081]
Next, as shown in FIG. 8 (p), after removing the lower resist film 5 from above the oxide film 3, copper is deposited on the surface of the oxide film 3 and the contact hole 18 to a thickness of, for example, 150 nm by sputtering. Then, the copper seed layer 16 is formed with a uniform thickness. The copper seed layer 16 functions as a seed layer for growing copper in a subsequent electrolytic plating process.
[0082]
Next, as shown in FIG. 8 (q), the copper layer 17 is completely buried in the wiring groove 15 and the contact hole 18 by performing copper electrolytic plating using the copper seed layer 16 as an electrode.
[0083]
Next, as shown in FIG. 9 (r), a part of the copper layer 17 and the copper seed layer 16 is removed by chemical mechanical polishing or the like to the surface height of the oxide film 53, so that the wiring layer made of the copper layer 17 is removed. Then, a contact plug 23 connected to this is formed. Thus, a wiring having a dual damascene structure is formed. The material of the layer 17 is not limited to copper, and may be formed of another conductive material, or a damascene structure may be further stacked on the upper portion.
[0084]
According to the present embodiment, since there is a step of flattening the surface of the intermediate layer 6 at the interface of the upper resist film 7, the surface of the upper resist film 7 formed on the intermediate layer 6 is Since the upper resist film 7 can be flattened to the same shape as the shape and the thickness of the upper resist film 7 can be made uniform to a predetermined thickness, the upper resist film 7 having this uniform thickness is always exposed to a predetermined pattern with an electron beam with high precision. can do.
[0085]
Also, the intermediate layer 6 can be etched with high accuracy using the resist pattern thus obtained as a mask, and the lower resist film 5 can be etched with high accuracy using the intermediate layer 6 as a mask. In addition, an etching mask (having ΔCD within an allowable range) can be formed. Therefore, since the oxide film 3 and the like are etched using this etching mask, the oxide film 3 and the like can always be etched to a set pattern with high accuracy, and the variations in the wiring width and the contact plug diameter are surely reduced. be able to. This is because the upper resist film 7 can be formed to have a uniform thickness even if a step (concave portion) exists on the lower resist film 5 in the etching mask, thereby realizing pattern line width uniformity and the like.
[0086]
As a result, as shown in FIGS. 10A and 10B, the width of the copper layer 17 serving as a wiring layer can be made uniform, and the cross-sectional area and the width are uniform and a low-resistance wiring layer is formed. Can always be formed with good reproducibility.
[0087]
Second embodiment
This embodiment is the same as the above-described first embodiment except that the intermediate layer 6 is flattened by ashing (however, description of common steps is omitted).
[0088]
That is, after forming the intermediate layer 6 through the same steps as those shown in FIGS. 1A to 3H, the surface of the intermediate layer 6 is flattened by ashing as shown in FIG. I do.
[0089]
In this ashing, the upper surface of the intermediate layer 6 is₂Anisotropic treatment using only gas, or O₂This is performed by a method of performing anisotropic treatment with a mixed gas of a gas and a Cl-based gas or a CS-based gas.
[0090]
At this time, depending on the size of the pattern opening, for example, the processing pressure can be set to 1.0 to 10.0 Pa and the bias power can be set to about 1000 W or less.
[0091]
After the ashing, wirings and the like are formed through the same steps as those shown in FIGS. 4J to 9R described above.
[0092]
Also in the present embodiment, the surface of the intermediate layer 6 having irregularities can be reliably flattened, and therefore, the upper layer resist 7 can be formed with a uniform film thickness.
[0093]
In addition, in the present embodiment, the same operation and effect as those described in the first embodiment can be obtained.
[0094]
Third embodiment
This embodiment is common to the above-described first embodiment except that the intermediate layer 6 is flattened by ozone slimming (however, description of common steps is omitted).
[0095]
That is, after forming the intermediate layer 6 through the same steps as the steps shown in FIGS. 1A to 3H, as shown in FIG. 12, the intermediate layer 6 is flattened by ozone slimming. .
[0096]
Here, the ozone slimming is a method of isotropically treating the surface of the uneven intermediate layer 6 with oxygen radicals, and the processing pressure is normal pressure and the processing temperature is normal temperature.
[0097]
After performing the ozone slimming, wirings and the like are formed through the same steps as the steps shown in FIGS. 4J to 9R described above.
[0098]
Also in the present embodiment, the surface of the intermediate layer 6 having irregularities can be reliably flattened, and therefore, the upper layer resist 7 can be formed with a uniform film thickness.
[0099]
In addition, in the present embodiment, the same operation and effect as those described in the first embodiment can be obtained.
[0100]
Fourth embodiment
The present embodiment is similar to the first embodiment except that the lower layer resist film 5 is formed by a scan coating method and then dried under reduced pressure at room temperature to perform the flattening without flattening the intermediate layer 6. (However, description of the common steps may be omitted).
[0101]
That is, the recesses 4 are formed in the oxide films 2 and 3 through the same steps as those shown in FIGS. 1A to 2F.
[0102]
Next, as shown in FIG. 13A, a lower resist film material 5 made of a low-viscosity material is applied on the oxide film 3 by a known scan coating method. The surface of the lower resist film 5 formed by this scan coating method becomes considerably flat. The material of the lower resist film 5 is, for example, a material that is not sensitive to light or EB, and is preferably a resin having a sufficient etching selectivity with respect to the oxide film 3 at the time of etching the lower resist film 5, such as a novolak resin. . Further, the thickness of the lower resist film 5 is preferably about 50 to 1000 nm (for example, 300 nm), and a thickness that can relatively moderate a step on the oxide film 3 is desirable.
[0103]
Next, as shown in FIG. 13 (b), after drying under reduced pressure at room temperature at 0.5 to 9 Torr, baking is performed at a high temperature of 100 to 300 ° C. for 60 to 270 seconds, thereby forming the lower resist film. A bubble corresponding to the solvent is released together with the solvent from the inside of the lower resist film 5 and solidified while maintaining the surface shape of the lower resist film 5.
[0104]
Next, as shown in FIG. 14C, an intermediate layer 6 is formed on a relatively flat surface of the lower resist film 5.
[0105]
Thereafter, without polishing the intermediate layer 6, wirings and the like are formed through the same steps as those shown in FIGS. 4 (j) to 9 (r) described above.
[0106]
By performing scan coating and drying at room temperature under reduced pressure as in the present embodiment, the lower resist film 5 can be formed relatively uniformly and flat with a small amount of resist material. It can be formed thick.
[0107]
In addition, in the present embodiment, the same operation and effect as those described in the first embodiment can be obtained.
[0108]
Fifth embodiment
The present embodiment is similar to the above-described embodiment except that the intermediate layer 6 is not flattened, but the lower resist film 5 is formed by the scan coating method and then pre-baked at room temperature to 100 ° C. to perform the flattening. (However, description of common steps may be omitted.)
[0109]
That is, the recesses 4 are formed in the oxide films 2 and 3 through the same steps as those shown in FIGS. 1A to 2F.
[0110]
Next, as shown in FIG. 15A, a low-viscosity lower resist film material 5 is applied on the oxide film 3 by a known scan coating method. The material and thickness of the lower resist film 5 are the same as those described in the fourth embodiment.
[0111]
Next, as shown in FIG. 15 (b), after performing a pre-bake at normal temperature to 100 ° C. in a chamber at normal pressure, a post-bake is performed at a high temperature of 100 to 300 ° C. for 60 to 270 sec. The solvent is released from the inside of the lower resist film 5 and is cured while maintaining the surface shape of the lower resist film 5.
[0112]
Next, as shown in FIG. 16C, an intermediate layer 6 is formed on the flat surface of the lower resist film 5.
[0113]
Thereafter, without polishing the intermediate layer 6, wirings and the like are formed through the same steps as those shown in FIGS. 4 (j) to 9 (r) described above.
[0114]
By performing the pre-bake under heating after the scan coating as in the present embodiment, only the solvent is released at this point, and the bubbles are left in the film, so that the volume shrinkage of the lower resist film 5 can be suppressed. Therefore, the surface shape is cured while maintaining the flat shape immediately after application. As a result, as compared with the above-described fourth embodiment, the lower resist film 5 can be formed more uniformly and flat with a small amount of resist, and therefore, the upper resist 7 can be formed to have a more uniform film thickness. it can.
[0115]
In addition, in the present embodiment, the same operation and effect as those described in the first embodiment can be obtained.
[0116]
Sixth embodiment
In the present embodiment, an intermediate resist film is formed between the intermediate layer 6 and the lower resist film 5 to be flattened without planarizing the intermediate layer 6, and the intermediate resist film is also formed into a predetermined pattern during etching in a later step. The second embodiment is the same as the above-described first embodiment except that the first step is performed (however, the common steps may not be described).
[0117]
That is, the lower resist film 5 is formed on the oxide film 3 as shown in FIG. 17A through the same steps as those shown in FIGS. 1A to 3G.
[0118]
In order to apply and form the lower resist film 5, for example, a constituent material is applied by a spin coating method at a rotation speed of 1000 to 5000 rpm to a thickness of 0.3 μm, and baked at a high temperature of 100 to 300 ° C. for 60 to 270 seconds. I do.
[0119]
Next, as shown in FIG. 17B, a low-viscosity resist material is applied on the lower resist film 5 to form an intermediate resist film 19. The material of the intermediate resist film 19 is preferably the same as the material of the lower resist film 5. Baking at a high temperature of 100 to 300 ° C. for 60 to 270 seconds.
Since the intermediate resist film 19 is applied with low viscosity, a flat surface can be formed by filling the unevenness of the surface of the lower resist film 5.
[0120]
Next, as shown in FIG. 18C, the intermediate layer 6 is formed on the intermediate resist film 19, and then, as shown in FIG. 18D, the upper resist film 7 is formed on the intermediate layer 6. .
[0121]
Thereafter, wirings and the like are formed through the same steps as the steps shown in FIGS. 5 (k) to 9 (r).
[0122]
According to the present embodiment, since the low-viscosity resin can be applied more uniformly than the high-viscosity resin, the low-viscosity intermediate resist film 19 is formed on the lower resist film 5 by application. The surface of the lower resist film 5 can be reliably flattened, so that the intermediate layer 6 thereon can be flattened and the upper resist 7 can be formed with a uniform thickness.
[0123]
In addition, in the present embodiment, the same operation and effect as those described in the first embodiment can be obtained.
[0124]
The embodiment described above can be further modified based on the technical idea of the present invention.
[0125]
For example, the step of flattening the intermediate layer 6 according to the above-described first to third embodiments and the step of flattening the lower resist film 5 according to the above-described fourth to sixth embodiments can be combined. In this case, the upper resist 7 can be planarized with a more uniform film thickness.
[0126]
Further, if the surface of the oxide film 3 serving as a base layer is also flattened by chemical mechanical polishing or the like, it is advantageous for making the upper resist film 7 uniform by the flattening method according to the present invention.
[0127]
Further, a low-viscosity intermediate layer may be provided on the intermediate layer 6 in order to flatten the intermediate layer 6. Instead of the scan coating method described above, another coating method that does not involve spin coating may be adopted.
[0128]
Further, instead of the three-layer resist structure as described above, a resist structure of four or more layers may be used, and in some cases, a two-layer resist structure may be used. In the case of this two-layer resist structure, for example, a laminated structure of a silicon-containing resist and a photosensitive resist may be used.
[0129]
The present invention can be applied to etching of a wiring material layer and other layers in addition to an oxide film on a semiconductor substrate. In addition to optical lithography, electron beam transfer devices such as PREVAIL (electron beam exposure method using a 4 × reduction photoelectron optical system), variable-shaped electron beam direct drawing machines, ion beam lithography, EUV (extreme ultraviolet), etc. To the exposure apparatus and the exposure method described above.
[0130]
Operation and Effect of the Invention
As described above, according to the present invention, a step of flattening at least one of a surface of the intermediate layer at an interface with the upper layer resist; and a surface of the lower layer resist at an interface with the intermediate layer, or In order to have a step of flattening the surface of the lower layer at the interface with the upper layer resist, the surface of the upper layer resist formed on the intermediate layer or the lower layer is always flattened to make the thickness of the upper layer resist uniform. Therefore, the uniformized upper layer resist can be constantly exposed to a predetermined pattern by LEEPL or the like, and a resist pattern after development can be formed with high precision.
[0131]
Therefore, the etching of the intermediate layer using the upper resist pattern thus obtained as a mask and the etching of the lower resist using the intermediate layer as a mask, or the etching of the lower layer using the upper resist pattern as a mask are reliably performed. Then, an etching mask is manufactured with high precision by etching into a predetermined pattern, and the base layer can be etched with high accuracy using this etching mask.
[Brief description of the drawings]
FIG. 1 is a sectional view sequentially showing a process of manufacturing an etching mask and a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view sequentially showing a manufacturing process.
FIG. 3 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 4 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 5 is a cross-sectional view showing the same manufacturing process.
FIG. 6 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 7 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 8 is a sectional view sequentially showing the manufacturing process.
FIG. 9 is a cross-sectional view showing the same manufacturing process.
FIGS. 10A and 10B are a partial sectional view and a partial plan view, respectively, of the semiconductor device;
FIG. 11 is a cross-sectional view showing a process of manufacturing an etching mask and a semiconductor device according to a second embodiment of the present invention.
FIG. 12 is a cross-sectional view illustrating a process of manufacturing an etching mask and a semiconductor device according to a third embodiment of the present invention.
FIG. 13 is a sectional view sequentially showing the steps of manufacturing an etching mask and a semiconductor device according to a fourth embodiment of the present invention.
FIG. 14 is a cross-sectional view showing the same manufacturing process.
FIG. 15 is a sectional view sequentially showing the steps of manufacturing the etching mask and the semiconductor device according to the fifth embodiment of the present invention.
FIG. 16 is a cross-sectional view showing the same manufacturing process.
FIG. 17 is a cross-sectional view sequentially illustrating the manufacturing process of the etching mask and the semiconductor device according to the sixth embodiment of the present invention.
FIG. 18 is a sectional view sequentially showing the manufacturing process.
FIG. 19 is a sectional view sequentially showing the steps of manufacturing an etching mask and a semiconductor device according to a conventional example.
FIG. 20 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 21 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 22 is a cross-sectional view showing the same manufacturing process.
23A and 23B are a cross-sectional view showing a manufacturing process and an enlarged view of a portion A of FIG.
FIG. 24 is a sectional view sequentially showing the manufacturing process.
FIG. 25 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 26 is a cross-sectional view sequentially showing the manufacturing process.
27A and 27B are a partial cross-sectional view and a partial plan view illustrating a manufacturing process of the semiconductor device.
[Explanation of symbols]
1, 5 ... substrate, 2, 3 ... oxide film, 4 concave portions,
5 ... Lower resist film (non-photosensitive resist),
6 ... intermediate layer, 7 ... upper layer resist film (photosensitive resist),
8A, 8B: membrane, 9A, 9B: stencil mask,
10A, 10B: pattern opening, 11: electron beam,
12, 13, 14, 15, 22 ... opening, 16 ... copper seed layer, 17 ... copper layer,
18 contact hole, 19 middle resist film, 21 photosensitive resist,
23 contact plug, 70, 71, 72 ... recess

Claims (16)

少なくとも下層レジストと中間層と上層レジストとの積層構造からなるマスク層を形成し、前記上層レジストを所定パターンに露光、現像し、得られたパターンをマスクにして前記中間層をエッチングした後、この中間層をマスクにして前記下層レジストをエッチングしてエッチングマスクを形成する方法において、
前記上層レジストとの界面における前記中間層の表面と；前記中間層との界面における前記下層レジストの表面と；の少なくとも一方を平坦化する工程を有することを特徴とする、エッチングマスクの形成方法。Forming a mask layer having a laminated structure of at least a lower resist, an intermediate layer and an upper resist, exposing the upper resist to a predetermined pattern, developing and etching the intermediate layer using the obtained pattern as a mask, In a method of forming an etching mask by etching the lower layer resist using an intermediate layer as a mask,
A step of flattening at least one of: a surface of the intermediate layer at an interface with the upper resist; and a surface of the lower resist at an interface with the intermediate layer. 少なくとも上層レジストと下層との積層構造からなるマスク層を形成し、前記上層レジストを所定パターンに露光、現像し、得られたパターンをマスクにして前記下層をエッチングしてエッチングマスクを形成する方法において、
前記上層レジストとの界面における前記下層の表面を平坦化する工程を有す
ることを特徴とする、エッチングマスクの形成方法。A method of forming an etching mask by forming a mask layer having a laminated structure of at least an upper layer resist and a lower layer, exposing the upper layer resist to a predetermined pattern, developing, and etching the lower layer using the obtained pattern as a mask. ,
A method of forming an etching mask, comprising a step of flattening a surface of the lower layer at an interface with the upper layer resist. 化学機械研磨法、アッシング法、スリミング法、及び回転塗布を伴なわない塗布法からなる群より選ばれた少なくとも一種の方法を用いて、前記平坦化を行う、請求項１又は２に記載のエッチングマスクの形成方法。3. The etching according to claim 1, wherein the planarization is performed using at least one method selected from the group consisting of a chemical mechanical polishing method, an ashing method, a slimming method, and a coating method without spin coating. 4. A method for forming a mask. 前記スキャン塗布法によって塗布された層を減圧乾燥後に高温ベーキングするか、或いは加熱下での前ベーキング後に高温ベーキングする、請求項３に記載のエッチングマスクの形成方法。The method of forming an etching mask according to claim 3, wherein the layer coated by the scan coating method is dried under reduced pressure and then baked at a high temperature, or baked under heating and baked at a high temperature. 前記下層レジスト上又は／及び前記中間層上、又は前記下層上に、これらと同一材料からなる低粘度層を設けて、前記平坦化を行う、請求項１又は２に記載のエッチングマスクの形成方法。3. The method of forming an etching mask according to claim 1, wherein a low-viscosity layer made of the same material as the above material is provided on the lower resist and / or on the intermediate layer or on the lower layer, and the planarization is performed. 4. . 前記上層レジストを電子線によって前記所定パターンに露光する、請求項１又は２に記載のエッチングマスクの形成方法。3. The method of forming an etching mask according to claim 1, wherein the upper resist is exposed to the predetermined pattern by an electron beam. 凹凸のある下地層のエッチングに用いるエッチングマスクを形成する、請求項１又は２に記載のエッチングマスクの形成方法。The method for forming an etching mask according to claim 1, wherein an etching mask used for etching a base layer having irregularities is formed. 前記下地層にコンタクトホール及び／又は配線溝を形成する、請求項７に記載のエッチングマスクの形成方法。The method of forming an etching mask according to claim 7, wherein a contact hole and / or a wiring groove is formed in the underlayer. 少なくとも下層レジストと中間層と上層レジストとの積層構造からなるマスク層を半導体基体上の下地層上に形成し、前記上層レジストを所定パターンに露光、現像し、得られたパターンをマスクにして前記中間層をエッチングした後、この中間層をマスクにして前記下層レジストをエッチングしてエッチングマスクを形成し、このエッチングマスクを用いて前記下地層をエッチングする、半導体装置の製造方法において、
前記上層レジストとの界面における前記中間層の表面と；前記中間層との界面における前記下層レジストの表面と；の少なくとも一方を平坦化する工程を有することを特徴とする、半導体装置の製造方法。A mask layer having a laminated structure of at least a lower resist, an intermediate layer, and an upper resist is formed on a base layer on a semiconductor substrate, and the upper resist is exposed to a predetermined pattern, developed, and the obtained pattern is masked. After etching the intermediate layer, the lower layer resist is etched using the intermediate layer as a mask to form an etching mask, and the underlying layer is etched using the etching mask.
A method for manufacturing a semiconductor device, comprising: flattening at least one of a surface of the intermediate layer at an interface with the upper resist and a surface of the lower resist at an interface with the intermediate layer. 少なくとも上層レジストと下層との積層構造からなるマスク層を半導体基体上の下地層上に形成し、前記上層レジストを所定パターンに露光、現像し、得られたパターンをマスクにして前記下層をエッチングしてエッチングマスクを形成し、このエッチングマスクを用いて前記下地層をエッチングする、半導体装置の製造方法において、
前記上層レジストとの界面における前記下層の表面を平坦化する工程を有す
ることを特徴とする、半導体装置の製造方法。A mask layer having a laminated structure of at least an upper resist and a lower layer is formed on a base layer on a semiconductor substrate, the upper resist is exposed to a predetermined pattern, developed, and the lower layer is etched using the obtained pattern as a mask. Forming an etching mask, and etching the base layer using the etching mask, the method of manufacturing a semiconductor device,
A method of manufacturing a semiconductor device, comprising: flattening a surface of the lower layer at an interface with the upper resist. 化学機械研磨法、アッシング法、スリミング法、及び回転塗布を伴なわない塗布法からなる群より選ばれた少なくとも一種の方法を用いて、前記平坦化を行う、請求項９又は１０に記載の半導体装置の製造方法。The semiconductor according to claim 9, wherein the planarization is performed using at least one method selected from the group consisting of a chemical mechanical polishing method, an ashing method, a slimming method, and a coating method not involving spin coating. Device manufacturing method. 前記スキャン塗布法によって塗布された層を減圧乾燥後に高温ベーキングするか、或いは加熱下での前ベーキング後に高温ベーキングする、請求項１１に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 11, wherein the layer applied by the scan coating method is subjected to high-temperature baking after drying under reduced pressure, or high-temperature baking after pre-baking under heating. 前記下層レジスト上又は／及び前記中間層上、又は前記下層上に、これらと同一材料からなる低粘度層を設けて、前記平坦化を行う、請求項９又は１０に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 9, wherein a low-viscosity layer made of the same material as the above material is provided on the lower resist and / or the intermediate layer or the lower layer, and the planarization is performed. . 前記上層レジストを電子線によって前記所定パターンに露光する、請求項９又は１０に記載のエッチングマスクの形成方法。The method of forming an etching mask according to claim 9, wherein the upper resist is exposed to the predetermined pattern by an electron beam. 凹凸のある前記下地層のエッチングに用いる前記エッチングマスクを形成する、請求項９又は１０に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 9, wherein the etching mask used for etching the underlayer having irregularities is formed. 前記下地層にコンタクトホール及び／又は配線溝を形成し、これらに導電性材料を被着する、請求項１５に記載の半導体装置の製造方法。The method according to claim 15, wherein a contact hole and / or a wiring groove is formed in the base layer, and a conductive material is applied to the contact hole and / or the wiring groove.

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