JP2004296940A

JP2004296940A - Laminated capacitor

Info

Publication number: JP2004296940A
Application number: JP2003089379A
Authority: JP
Inventors: Masaaki Togashi; 正明富樫; Taisuke Abiko; 泰介安彦; Hiroyoshi Hochi; 弘喜宝池; Akira Goshima; 亮五島
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21

Abstract

<P>PROBLEM TO BE SOLVED: To reduce voltage fluctuation of the power for CPU by reducing effective inductance of a laminated capacitor to a great extent. <P>SOLUTION: An internal conductor 14 is disposed in a dielectric element, and an internal conductor 16 is disposed on the inner side of the internal conductor 14 beyond a ceramic layer 12A. The side length of the dielectric element along the laminating direction of the ceramic layer 12A is set longer than the side length of the dielectric element along the direction connecting between a pair of terminal electrodes. One terminal electrode is connected to, for example, the electrode of the CPU, while the other terminal electrode is connected to, for example, the ground side, so that each internal conductor 14, 16 acts as an electrode of the capacitor. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、実効インダクタンスを大幅に低減した積層コンデンサに係り、特にＣＰＵ用の電源の電圧変動を小さくし得る積層セラミックコンデンサに好適なものである。
【０００２】
【従来の技術】
近年、情報処理装置に用いられるＣＰＵ（主演算処理装置）は、処理スピードの向上及び高集積化によって、動作周波数が高くなる共に消費電流が著しく増加している。そしてこれに伴い、消費電力の低減化によって動作電圧が減少する傾向にあった。従って、ＣＰＵに電力を供給する為の電源では、より高速で大きな電流変動が生じるようになり、この電流変動に伴う電圧変動をこの電源の許容値内に抑えることが非常に困難になった。
【０００３】
この為、図７に示すように、デカップリングコンデンサと呼ばれる積層コンデンサ１００が電源１０２に接続される形で、電源の安定化対策に頻繁に使用されるようになった。そして、電流の高速で過渡的な変動時に素早い充放電によって、この積層コンデンサ１００からＣＰＵ１０４に電流を供給して、電源１０２の電圧変動を抑えるようにしている。
【０００４】
【特許文献１】
特開平１０−２６１５４４号公報
【特許文献２】
特開平１１−２８８８３９号公報
【特許文献３】
特開平０９−１４８１７４号公報
【特許文献４】
特開平０８−０９７０７０号公報
【０００５】
【発明が解決しようとする課題】
しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、電流変動はより高速且つ大きなものとなっていた。この為、図７に示す積層コンデンサ１００自身が有している等価直列インダクタンス（ＥＳＬ）が相対的に大きくなるのに伴い、実効インダクタンスが大きくなる結果として、この等価直列インダクタンスが電源の電圧変動に大きく影響するようになった。
【０００６】
つまり、図７に示すＣＰＵ１０４の電源回路に用いられる従来の積層コンデンサ１００では、この図７における等価回路に示された寄生成分であるＥＳＬが高いことから、図８に示す電流Ｉの変動に伴って、このＥＳＬが積層コンデンサ１００の充放電を阻害するようになる。この為、上記と同様に電源の電圧Ｖの変動が図８のように大きくなり易く、今後のＣＰＵの高速化には適応できなくなりつつあった。
【０００７】
この理由は、電流の過渡時である充放電時における電圧変動が下記の式１で近似され、ＥＳＬの高低が電源の電圧変動の大きさと関係するからである。
ｄＶ＝ＥＳＬ・ｄｉ／ｄｔ…式１
ここで、ｄＶは過渡時の電圧変動（Ｖ）であり、ｉは電流変動量（Ａ）であり、ｔは変動時間（秒）である。
【０００８】
ここで、ＥＳＬを低減する既存の方策を採用した従来のコンデンサの外観を図９に示すと共に内部構造を図１０に示し、これらの図を基にして以下に従来の積層コンデンサ１００を説明する。つまり、静電容量が得られるように、図９に示す従来の積層コンデンサ１００は、図１０に示す二種類の内部導体１１４、１１６をそれぞれ設置した一対のセラミック層１１２Ａが交互に積層されて、誘電体素体１１２が形成される構造となっている。
【０００９】
また、これら二種類の内部導体１１４、１１６は、誘電体素体１１２の相互に対向する二つの側面１１２Ｂ、１１２Ｃにそれぞれ引き出されていて、内部導体１１４に接続される端子電極１１８及び、内部導体１１６に接続される端子電極１２０が、図９に示す積層コンデンサ１００の相互に対向する側面１１２Ｂ、１１２Ｃにそれぞれ設置されている。
【００１０】
つまり、ＥＳＬを低減する既存の方策として、図９に示すように、一対の端子電極１１８、１２０間を繋ぐ方向に沿った誘電体素体１１２の辺の長さ寸法Ｌよりも、端子電極１１８、１２０の幅方向に沿った誘電体素体１１２の辺の長さ寸法Ｗを長くした構造を採用することが考えられた。
【００１１】
これは、積層コンデンサのＥＳＬの大きさが内部導体１１４、１１６の自己インダクタンスに基づくという理由による為である。具体的には、図１０に示すように、内部導体１１４、１１６をそれぞれ広くし且つ短く形成して、端子電極１１８、１２０からの距離を短くすることによって、内部導体１１４、１１６のインダクタンスを小さくしてＥＳＬを低減していた。
【００１２】
しかし、この図９及び図１０に示す積層コンデンサ１００は、図１１に示すように、多層基板１２２の面に対し垂直方向（Ｚ軸方向）に沿ってセラミック層１１２Ａが積層される形で実装されるので、内部導体１１４、１１６の面はこの多層基板１２２の面と水平になる。この為、多層基板１２２の導体部分であるランドパターン１２４から誘電体素体１１２内の内部導体１１４、１１６までの距離が長くなり、電流ループＥが占める面積が大きくなる結果として、従来の構造では、ループインダクタンスが増加し、これに伴って実効インダクタンスも増加してしまう欠点があった。
【００１３】
以上より、電源の電圧変動を増大させる要因として、コンデンサ自体のＥＳＬだけでなくループインダクタンスがあり、これらＥＳＬとループインダクタンスとの和が実効インダクタンスとして電源の電圧変動に大きく影響する為、この実効インダクタンスを低減する必要もあることになる。
【００１４】
一方、ループインダクタンスの増加を回避する実装構造として、図１２に示すものが考えられた。この図に示す実装構造は、積層方向を図１１に示す構造と９０度異ならせて、多層基板１２２の面に沿ったＹ軸方向にセラミック層１１２Ａを積層した構造となるように実装したものである。
【００１５】
つまり、この積層コンデンサ１００が実装される多層基板１２２の面に対して、内部導体１１４、１１６の面が垂直となる実装構造となり、これに伴って電流ループＥが短くなる結果として、ループインダクタンスを低減するものである。しかし、このような実装構造を用いても、ループインダクタンスを十分に低減することができず、実効インダクタンスが大きいという欠点を取り除くことができなかった。さらに、このような実装構造では、不安定な姿勢で積層コンデンサ１００が実装されることになるので、確実な実装が困難であった。
本発明は上記事実を考慮し、実効インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくできる積層コンデンサを提供することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１による積層コンデンサは、誘電体層を積層して直方体形状に形成された誘電体素体と、
誘電体層で隔てられつつそれぞれ誘電体素体内に配置される二種類の内部導体と、
誘電体素体の相互に対向する二つの側面に設けられ且つ、二種類の内部導体の何れかにそれぞれ接続される一対の端子電極と、
を有した積層コンデンサであって、
誘電体層の積層方向に沿った誘電体素体の辺の長さが、この積層方向に沿った辺と交差する一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さよりも長くされたことを特徴とする。
【００１７】
請求項１に係る積層コンデンサによれば、誘電体層を積層して直方体形状に形成された誘電体素体内に、誘電体層を介して隔てられつつ二種類の内部導体がそれぞれ配置され、誘電体素体の相互に対向する二つの側面に設けられた一対の端子電極が、二種類の内部導体の何れかにそれぞれ接続されている。この為、それぞれ端子電極と繋がるこれら二種類の内部導体が、相互に対向しつつ並列に配置されるコンデンサの電極とされている。さらに、誘電体層の積層方向に沿った誘電体素体の辺の長さが、この積層方向に沿った辺と交差する一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さよりも長くされている。
【００１８】
従って、誘電体層の積層方向に沿った誘電体素体の辺の長さが、一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さよりも長くされているので、本請求項の積層コンデンサを基板に実装する際に、基板の面に沿って誘電体層を積層した形で積層コンデンサを実装し易くなる。つまり、積層コンデンサが実装される基板の面に対して、内部導体の面が垂直となるような構造にし易くなる。そしてこれに伴って、電流ループが短くなる結果として、ループインダクタンスが低減されるようになる。
【００１９】
以上より、本請求項に係る積層コンデンサは、ループインダクタンスが低減されて、実効インダクタンスが大幅に低減されるようになる。この結果、本請求項によれば電源の電圧の振動を確実に抑制できて、ＣＰＵの電源用として最適な積層コンデンサが得られる。
【００２０】
請求項２に係る積層コンデンサによれば、請求項１の積層コンデンサと同様の構成の他に、誘電体素体の相互に対向する二つの側面に向かって引き出される引出部を二種類の内部導体がそれぞれ有し、これらの引出部を介して、二種類の内部導体の一方と端子電極のいずれかが接続されると共に二種類の内部導体の他方と端子電極の他のいずれかが接続されるという構成を有している。
【００２１】
従って、二種類の内部導体が、誘電体素体の相互に対向する二つの側面に向かって引き出される引出部をそれぞれ有したことで、一対の端子電極にそれぞれこの引出部を介して内部導体が接続されるようになる。つまり、本請求項によれば、一対の端子電極が誘電体素体の相互に対向する二つの側面に設けられるという請求項１の構成を確実に達成可能となる。
【００２２】
請求項３に係る積層コンデンサによれば、請求項１及び請求項２の積層コンデンサと同様の構成の他に、二種類の内部導体が、誘電体素体内に複数ずつ配置されたという構成を有している。従って、これら二種類の内部導体をそれぞれ誘電体素体内に複数ずつ配置することで、本請求項に係る積層コンデンサの静電容量が高まるようになる。
【００２３】
請求項４に係る積層コンデンサによれば、請求項１から請求項３の積層コンデンサと同様の構成の他に、誘電体層の積層方向に沿った誘電体素体の辺の長さをＷとし、一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さをＬとした時に、Ｌ／Ｗ比が０．５〜０．８の範囲とされ且つ、回路基板の面に対して内部導体の面が垂直に配置されるという構成を有している。つまり、実測値から、内部導体を基板に対して垂直に配置し、Ｌ／Ｗ比を０．５〜０．８の範囲とすることで、ＥＳＬの値が低くなった。
【００２４】
【発明の実施の形態】
以下、本発明に係る積層コンデンサの一実施の形態を図面に基づき説明する。本実施の形態に係る積層コンデンサである積層セラミックコンデンサ（以下単に、積層コンデンサと言う）１０を図１から図４に示す。これらの図に示すように、誘電体シートであるセラミックグリーンシートを複数枚積層した積層体を焼成することで得られた直方体形状の焼結体である誘電体素体１２を主要部として、この積層コンデンサ１０が構成されている。
【００２５】
この誘電体素体１２内の所定の位置には、図１に示すように、面状の内部導体１４が配置されており、誘電体素体１２内において誘電体層とされるセラミック層１２Ａを隔てた内部導体１４の奥側には、同じく面状の内部導体１６が配置されている。この為、これら内部導体１４及び内部導体１６が誘電体素体１２内においてセラミック層１２Ａで隔てられつつ相互に対向して配置されることになる。
【００２６】
つまり、本実施の形態では、焼成後の誘電体シートであるセラミック層１２Ａがそれぞれの間に挟まれつつ、内部導体１４及び内部導体１６が順に誘電体素体１２内に配置されており、さらに内部導体１６の奥側には、図１及び図３に示すように、上記と同じ順序でこれら２層の電極が繰返されてこれらの組が、例えば計１００組程度配置されている。
【００２７】
そして、これら内部導体１４及び内部導体１６の中心は、誘電体素体１２の中心とほぼ同位置に配置されており、また、内部導体１４及び内部導体１６の縦横寸法は、対応する誘電体素体１２の辺の長さより小さくされている。尚、これらそれぞれ略長方形に形成された内部導体１４、１６の材質としては、卑金属材料であるニッケル、ニッケル合金、銅或いは、銅合金が考えられるだけでなく、これらの金属を主成分とする材料が考えられる。
【００２８】
さらに、図１及び図３に示すように、内部導体１４の左面部分から誘電体素体１２の左側の側面１２Ｃに向けて、セラミック層１２Ａの全幅で引出部１４Ｂが引き出されており、また、内部導体１６の右面部分から誘電体素体１２の右側の側面１２Ｃに向けて、セラミック層１２Ａの全幅で引出部１６Ｂが引き出されている。
【００２９】
つまり、誘電体素体１２の相互に対向する二つの側面１２Ｃに向かって引き出される引出部１４Ｂ、１６Ｂを二種類の内部導体１４、１６が、それぞれ有していることになる。図２に示すように、これら相互に対向する二つの側面１２Ｃの内の左側の側面１２Ｃには、引出部１４Ｂを介して内部導体１４に接続される端子電極２４が配置されており、また、右側の側面１２Ｃには、引出部１６Ｂを介して内部導体１６に接続される端子電極２６が配置されている。
以上より、本実施の形態の積層コンデンサ１０では、直方体である六面体形状とされる誘電体素体１２の４つの側面１２Ｂ、１２Ｃの内の左右の二つ側面１２Ｃに端子電極２４、２６がそれぞれ配置されることになる。
【００３０】
一方、図２に示すように、セラミック層１２Ａの積層方向（Ｙ軸方向）に沿った誘電体素体１２の辺の長さＷは、この積層方向に沿った辺と交差する一対の端子電極２４、２６間を繋ぐ方向（Ｘ軸方向）に沿った誘電体素体１２の辺の長さＬよりも、長くされている。例えば本実施の形態では、長さＬが１．２５ｍｍであり、また長さＷが２．０ｍｍとなっている。
【００３１】
そして、各内部導体１４、１６がコンデンサの電極となるように、端子電極２４が例えばＣＰＵの電極に接続されると共に、端子電極２６が例えば接地側に接続されるようになっていて、これら隣り合う端子電極同士が相互に逆の極性で使用される形となっている。具体的には、図４に示す多層基板１２２に対して内部導体１４、１６を垂直に配置しつつ積層コンデンサ１０が半田付けされて、多層基板１２２のランドパターン１２４とこれら端子電極２４、２６が接続されている。
【００３２】
次に、本実施の形態に係る積層コンデンサ１０の作用を説明する。
本実施の形態に係る積層コンデンサ１０によれば、それぞれセラミック層１２Ａとなる複数の誘電体シートが積層されて直方体形状に形成される誘電体素体１２内に、これらセラミック層１２Ａ間に挟まれる形で二種類の内部導体１４、１６がそれぞれ配置される構成を有している。この為、これら二種類の内部導体１４、１６が、相互に対向しつつ並列に配置されるコンデンサの電極とされている。
【００３３】
また、誘電体素体１２の相互に対向する二つの側面１２Ｃに向かってそれぞれ引き出される引出部１４Ａ、１６Ａを二種類の内部導体１４、１６がそれぞれ有し、これらの引出部１４Ａ、１６Ａを介して二種類の内部導体１４、１６の何れかにそれぞれ接続される一対の端子電極２４、２６が、誘電体素体１２の相互に対向する二つの側面１２Ｃに設けられている。
【００３４】
さらに、セラミック層１２Ａの積層方向（図２のＹ軸方向）に沿った誘電体素体１２の辺の長さＷが、この積層方向に沿った辺と交差する方向に沿った一対の端子電極２４、２６間を繋ぐ方向（図２のＸ軸方向）に沿った誘電体素体１２の辺の長さＬよりも長くされている。
【００３５】
従って、セラミック層１２Ａの積層方向に沿った辺の長さＷが、一対の端子電極２４、２６間を繋ぐ方向に沿った辺の長さＬよりも長くされているので、本実施の形態の積層コンデンサ１０を図４に示す多層基板１２２に実装する際に、多層基板１２２の面に沿ってセラミック層１２Ａを積層した形で積層コンデンサ１０を実装し易くなる。つまり、本実施の形態では、積層コンデンサ１０が実装される多層基板１２２の面に対して、内部導体１４、１６の面が垂直となるような構造となる。そしてこれに伴って、電流ループが短くなる結果として、ループインダクタンスが低減されるようになる。
【００３６】
以上より、本実施の形態に係る積層コンデンサ１０は、ループインダクタンスが低減されて、実効インダクタンスが大幅に低減されるようになる。この結果、本実施の形態によれば、電源の電圧の振動を確実に抑制できて、ＣＰＵの電源用として最適な積層コンデンサ１０となる。さらに、本実施の形態では、二種類の内部導体１４、１６が、誘電体素体１２内に複数ずつ配置されているので、積層コンデンサ１０の静電容量が高まるようにもなる。
【００３７】
次に、ネットワークアナライザを用いて、以下の各試料のＳパラメータのＳ２１特性を測定し、各試料の減衰特性をそれぞれ求めた。まず、各試料となるサンプルの内容を説明する。つまり、図９に示す積層コンデンサを従来例とし、図２に示す一実施の形態に係る積層コンデンサを実施例とした。
【００３８】
ここで、減衰特性の実測値と図７に示す積層コンデンサ１００内の等価回路の減衰量とが合致するように、等価回路の定数を算出した。そして、Ｓ２１のパラメータからインピーダンスパラメータに変換したグラフを図５に示す。この結果、各試料のインピーダンス特性のデータから、約５ＭＨｚ以上の高周波数の帯域における実施例のインピーダンスが、従来例に比べて少なくなっていることが分かる。この為、このデータによって高周波特性の改善が実施例に見られることが理解できる。他方、算出したＥＳＬに関しても、従来例の４７４ｐＨに比べて実施例は２１５ｐＨと大幅に低減されており、本発明の効果がこれらの値によっても実証されることが確認できた。
【００３９】
ここで用いた各試料の寸法に関し、図９及び図２に示す長さＷ及び長さＬは、従来例及び実施例共にＬ＝１．２５ｍｍ、Ｗ＝２．０ｍｍであった。また、試験に用いた各試料の静電容量は、従来例が９．２Ｆであり、実施例が９．６Ｆであった。
【００４０】
次に、実施例の長さＬと長さＷとの寸法比であるＬ／Ｗ比の値を変化させた各試料を作製し、これら各試料のＥＳＬの値を求め、Ｌ／Ｗ比の値とＥＳＬの値との関係を図６のグラフに示した。この図のグラフより、内部導体１４、１６を基板に対して垂直に配置し且つ、ＥＳＬの値が低い寸法比Ｌ／Ｗの値を０．５〜０．８の範囲とすることが考えられる。
【００４１】
尚、上記実施の形態に係る積層コンデンサ１０では、二種類の内部導体を有する構造とされているが、層数は実施の形態に示された数に限定されずさらに多数としても良い。
【００４２】
【発明の効果】
本発明によれば、実効インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくできる積層コンデンサを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る積層コンデンサの分解斜視図である。
【図２】本発明の一実施の形態に係る積層コンデンサを示す斜視図である。
【図３】図２の３−３矢視線断面図である。
【図４】本発明の一実施の形態に係る積層コンデンサの実装構造を示す断面図である。
【図５】各試料のインピーダンス特性を表すグラフを示した図である。
【図６】Ｌ／Ｗの値とＥＳＬの値との関係を示したグラフを表す図である。
【図７】従来例の積層コンデンサを採用した回路図である。
【図８】従来例の積層コンデンサを採用した回路における電流変動と電圧変動との関係を表すグラフを示した図である。
【図９】従来例に係る積層コンデンサを示す斜視図である。
【図１０】従来例に係る積層コンデンサの内部導体の部分を示す分解斜視図である。
【図１１】従来例に係る積層コンデンサの第１の実装構造を示す断面図である。
【図１２】従来例に係る積層コンデンサの第２の実装構造を示す断面図である。
【符号の説明】
１０積層コンデンサ
１２誘電体素体
１２Ｂ側面
１２Ｃ側面
１４内部導体
１６内部導体
２４端子電極
２６端子電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multilayer capacitor in which the effective inductance is significantly reduced, and is particularly suitable for a multilayer ceramic capacitor capable of reducing voltage fluctuation of a power supply for a CPU.
[0002]
[Prior art]
2. Description of the Related Art In recent years, CPUs (main processing units) used in information processing apparatuses have increased operating frequencies and significantly increased current consumption due to improvements in processing speed and higher integration. Along with this, the operating voltage has tended to decrease due to the reduction in power consumption. Therefore, in a power supply for supplying power to the CPU, a large current fluctuation occurs at a higher speed, and it has become very difficult to suppress a voltage fluctuation caused by the current fluctuation within an allowable value of the power supply.
[0003]
For this reason, as shown in FIG. 7, a multilayer capacitor 100 called a decoupling capacitor is connected to a power supply 102 and is frequently used for stabilizing the power supply. The current is supplied from the multilayer capacitor 100 to the CPU 104 by rapid charging and discharging at the time of high-speed and transient fluctuation of the current, so that the voltage fluctuation of the power supply 102 is suppressed.
[0004]
[Patent Document 1]
JP-A-10-261544 [Patent Document 2]
JP-A-11-288839 [Patent Document 3]
JP 09-148174 A [Patent Document 4]
Japanese Patent Laid-Open Publication No. 08-097070
[Problems to be solved by the invention]
However, as the operating frequency of today's CPUs has been further increased, the current fluctuation has become faster and larger. Therefore, as the equivalent series inductance (ESL) of the multilayer capacitor 100 itself shown in FIG. 7 itself becomes relatively large, the effective inductance becomes large. As a result, this equivalent series inductance is affected by the voltage fluctuation of the power supply. It has a big influence.
[0006]
That is, in the conventional multilayer capacitor 100 used in the power supply circuit of the CPU 104 shown in FIG. 7, since the ESL which is a parasitic component shown in the equivalent circuit in FIG. Thus, the ESL hinders the charging and discharging of the multilayer capacitor 100. For this reason, similarly to the above, the fluctuation of the voltage V of the power supply tends to be large as shown in FIG. 8, and it has become impossible to adapt to the future increase in the speed of the CPU.
[0007]
The reason for this is that the voltage fluctuation at the time of charging and discharging, which is a transition of current, is approximated by the following equation 1, and the level of ESL is related to the magnitude of the voltage fluctuation of the power supply.
dV = ESL · di / dt formula 1
Here, dV is a voltage fluctuation (V) during a transition, i is a current fluctuation amount (A), and t is a fluctuation time (second).
[0008]
Here, the appearance of a conventional capacitor adopting an existing measure for reducing ESL is shown in FIG. 9 and the internal structure is shown in FIG. 10, and the conventional multilayer capacitor 100 will be described below based on these drawings. In other words, the conventional multilayer capacitor 100 shown in FIG. 9 has a pair of ceramic layers 112A provided with two types of internal conductors 114 and 116 shown in FIG. The structure is such that the dielectric element body 112 is formed.
[0009]
In addition, these two types of internal conductors 114 and 116 are drawn out to two mutually facing side surfaces 112B and 112C of the dielectric element 112, and a terminal electrode 118 connected to the internal conductor 114 and an internal conductor Terminal electrodes 120 connected to 116 are provided on mutually facing side surfaces 112B and 112C of the multilayer capacitor 100 shown in FIG.
[0010]
In other words, as an existing measure for reducing the ESL, as shown in FIG. 9, the length of the side of the dielectric element 112 along the direction connecting the pair of terminal electrodes , 120 is considered to adopt a structure in which the length W of the side of the dielectric body 112 along the width direction is increased.
[0011]
This is because the magnitude of the ESL of the multilayer capacitor is based on the self-inductance of the internal conductors 114 and 116. Specifically, as shown in FIG. 10, the internal conductors 114 and 116 are formed wider and shorter, respectively, to reduce the distance from the terminal electrodes 118 and 120, thereby reducing the inductance of the internal conductors 114 and 116. To reduce the ESL.
[0012]
However, as shown in FIG. 11, the multilayer capacitor 100 shown in FIGS. 9 and 10 is mounted in such a manner that the ceramic layers 112A are stacked along the direction perpendicular to the surface of the multilayer substrate 122 (Z-axis direction). Therefore, the surfaces of the internal conductors 114 and 116 are horizontal with the surface of the multilayer substrate 122. For this reason, the distance from the land pattern 124, which is the conductor portion of the multilayer substrate 122, to the internal conductors 114 and 116 in the dielectric element 112 increases, and the area occupied by the current loop E increases. However, there is a disadvantage that the loop inductance increases and the effective inductance also increases accordingly.
[0013]
As described above, the factor that increases the voltage fluctuation of the power supply is not only the ESL of the capacitor itself but also the loop inductance. The sum of these ESL and the loop inductance greatly affects the voltage fluctuation of the power supply as an effective inductance. Needs to be reduced.
[0014]
On the other hand, a mounting structure shown in FIG. 12 was considered as a mounting structure for avoiding an increase in loop inductance. The mounting structure shown in this drawing is mounted so that the laminating direction is different from the structure shown in FIG. 11 by 90 degrees and the ceramic layer 112A is stacked in the Y-axis direction along the surface of the multilayer substrate 122. is there.
[0015]
In other words, the mounting structure is such that the surfaces of the internal conductors 114 and 116 are perpendicular to the surface of the multilayer substrate 122 on which the multilayer capacitor 100 is mounted. As a result, the current loop E is shortened. Is to reduce. However, even when such a mounting structure is used, the loop inductance cannot be sufficiently reduced, and the disadvantage that the effective inductance is large cannot be eliminated. Furthermore, in such a mounting structure, since the multilayer capacitor 100 is mounted in an unstable posture, reliable mounting is difficult.
The present invention has been made in view of the above circumstances, and has as its object to provide a multilayer capacitor capable of significantly reducing the effective inductance and reducing the voltage fluctuation of a power supply for a CPU.
[0016]
[Means for Solving the Problems]
A multilayer capacitor according to claim 1, wherein a dielectric element is formed in a rectangular parallelepiped shape by laminating dielectric layers;
Two types of internal conductors each arranged in a dielectric body while being separated by a dielectric layer,
A pair of terminal electrodes provided on two mutually facing side surfaces of the dielectric body and connected to any of the two types of internal conductors,
A multilayer capacitor having
The length of the side of the dielectric element along the stacking direction of the dielectric layer is longer than the length of the side of the dielectric element along the direction connecting a pair of terminal electrodes crossing the side along the stacking direction. It is also characterized by having been lengthened.
[0017]
According to the multilayer capacitor according to the first aspect, two types of internal conductors are arranged in the dielectric body formed by laminating the dielectric layers into a rectangular parallelepiped shape while being separated by the dielectric layers. A pair of terminal electrodes provided on two mutually facing side surfaces of the body body are respectively connected to any of the two types of internal conductors. For this reason, these two types of internal conductors, which are respectively connected to the terminal electrodes, are used as electrodes of the capacitors arranged in parallel while facing each other. Further, the length of the side of the dielectric element along the stacking direction of the dielectric layer is the length of the side of the dielectric element along the direction connecting a pair of terminal electrodes intersecting the side along the stacking direction. It is longer than the length.
[0018]
Therefore, the length of the side of the dielectric element along the stacking direction of the dielectric layers is longer than the length of the side of the dielectric element along the direction connecting the pair of terminal electrodes. When mounting the multilayer capacitor of the present invention on a substrate, the multilayer capacitor can be easily mounted in a form in which dielectric layers are stacked along the surface of the substrate. That is, it is easy to make the structure in which the surface of the internal conductor is perpendicular to the surface of the substrate on which the multilayer capacitor is mounted. As a result, the current loop is shortened, and as a result, the loop inductance is reduced.
[0019]
As described above, in the multilayer capacitor according to the present invention, the loop inductance is reduced, and the effective inductance is greatly reduced. As a result, according to the present invention, the oscillation of the voltage of the power supply can be reliably suppressed, and a multilayer capacitor optimal for the power supply of the CPU can be obtained.
[0020]
According to the multilayer capacitor according to the second aspect, in addition to the same configuration as the multilayer capacitor according to the first aspect, two types of internal conductors are provided with a lead portion that is drawn toward two mutually facing side surfaces of the dielectric body. Respectively, and one of the two types of internal conductors and one of the terminal electrodes are connected, and the other of the two types of internal conductors and the other one of the terminal electrodes are connected through these lead portions. It has a configuration of:
[0021]
Therefore, since the two types of internal conductors have the lead portions drawn out toward the two opposing side surfaces of the dielectric body, the internal conductors are respectively connected to the pair of terminal electrodes through the lead portions. Be connected. That is, according to the present invention, it is possible to reliably achieve the configuration of claim 1 in which the pair of terminal electrodes are provided on two mutually facing side surfaces of the dielectric element.
[0022]
According to the multilayer capacitor of the third aspect, in addition to the same configuration as the multilayer capacitor of the first and second aspects, there is a configuration in which two types of internal conductors are arranged in a plurality in the dielectric body. are doing. Therefore, by arranging a plurality of these two types of internal conductors in the dielectric body, respectively, the capacitance of the multilayer capacitor according to the present invention is increased.
[0023]
According to the multilayer capacitor of the fourth aspect, in addition to the same configuration as the multilayer capacitor of the first to third aspects, the length of the side of the dielectric element along the lamination direction of the dielectric layers is W. When the length of the side of the dielectric element along the direction connecting the pair of terminal electrodes is L, the L / W ratio is in the range of 0.5 to 0.8 and the surface of the circuit board is On the other hand, it has a configuration in which the surface of the internal conductor is arranged vertically. That is, from the measured values, the ESL value was reduced by disposing the inner conductor perpendicular to the substrate and setting the L / W ratio in the range of 0.5 to 0.8.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the multilayer capacitor according to the present invention will be described below with reference to the drawings. FIGS. 1 to 4 show a multilayer ceramic capacitor (hereinafter simply referred to as a multilayer capacitor) 10 which is a multilayer capacitor according to the present embodiment. As shown in these figures, a dielectric element 12 which is a rectangular parallelepiped sintered body obtained by firing a laminate obtained by laminating a plurality of ceramic green sheets which are dielectric sheets is used as a main part. A multilayer capacitor 10 is configured.
[0025]
As shown in FIG. 1, a planar internal conductor 14 is disposed at a predetermined position in the dielectric body 12, and a ceramic layer 12A serving as a dielectric layer in the dielectric body 12 On the inner side of the separated internal conductor 14, a similarly planar internal conductor 16 is arranged. Therefore, the inner conductor 14 and the inner conductor 16 are arranged in the dielectric body 12 so as to face each other while being separated by the ceramic layer 12A.
[0026]
That is, in the present embodiment, the internal conductors 14 and the internal conductors 16 are sequentially arranged in the dielectric element body 12 while the ceramic layer 12A, which is the fired dielectric sheet, is sandwiched between them. As shown in FIG. 1 and FIG. 3, these two layers of electrodes are repeated in the same order as described above, and about 100 sets of these sets are arranged on the inner side of the inner conductor 16.
[0027]
The centers of the internal conductors 14 and 16 are arranged at substantially the same position as the center of the dielectric body 12, and the vertical and horizontal dimensions of the internal conductors 14 and 16 are The length is smaller than the length of the side of the body 12. In addition, as the material of the internal conductors 14 and 16 each formed in a substantially rectangular shape, not only nickel, nickel alloy, copper, or copper alloy which is a base metal material can be considered, but also a material mainly containing these metals. Can be considered.
[0028]
Further, as shown in FIGS. 1 and 3, a lead portion 14B is drawn from the left side portion of the internal conductor 14 toward the left side surface 12C of the dielectric element body 12 over the entire width of the ceramic layer 12A. A lead portion 16B is drawn out from the right side portion of the internal conductor 16 toward the right side surface 12C of the dielectric body 12 with the entire width of the ceramic layer 12A.
[0029]
That is, the two types of internal conductors 14 and 16 have the lead portions 14B and 16B that are drawn out toward the two side surfaces 12C of the dielectric body 12 facing each other. As shown in FIG. 2, a terminal electrode 24 connected to the internal conductor 14 via a lead portion 14B is arranged on a left side surface 12C of the two opposing side surfaces 12C. On the right side surface 12C, a terminal electrode 26 connected to the internal conductor 16 via the lead portion 16B is arranged.
As described above, in the multilayer capacitor 10 of the present embodiment, the terminal electrodes 24 and 26 are respectively provided on the left and right two side surfaces 12C of the four side surfaces 12B and 12C of the dielectric element body 12 having a rectangular parallelepiped hexahedron shape. Will be placed.
[0030]
On the other hand, as shown in FIG. 2, the length W of the side of the dielectric body 12 along the laminating direction (Y-axis direction) of the ceramic layer 12A is a pair of terminal electrodes intersecting with the side along the laminating direction. The length is longer than the length L of the side of the dielectric element body 12 along the direction (X-axis direction) connecting the first and second 24 and 26. For example, in the present embodiment, the length L is 1.25 mm, and the length W is 2.0 mm.
[0031]
The terminal electrode 24 is connected to, for example, a CPU electrode, and the terminal electrode 26 is connected to, for example, a ground side so that each of the internal conductors 14 and 16 becomes an electrode of a capacitor. Matching terminal electrodes are used with opposite polarities. Specifically, the multilayer capacitor 10 is soldered while the internal conductors 14 and 16 are arranged vertically with respect to the multilayer substrate 122 shown in FIG. 4, and the land pattern 124 of the multilayer substrate 122 and these terminal electrodes 24 and 26 are formed. It is connected.
[0032]
Next, the operation of the multilayer capacitor 10 according to the present embodiment will be described.
According to the multilayer capacitor 10 according to the present embodiment, a plurality of dielectric sheets each serving as a ceramic layer 12A are laminated and sandwiched between the ceramic layers 12A in the dielectric element body 12 formed in a rectangular parallelepiped shape. It has a configuration in which two types of internal conductors 14 and 16 are arranged in the form. For this reason, these two types of internal conductors 14 and 16 are used as electrodes of capacitors arranged in parallel while facing each other.
[0033]
Further, the two types of internal conductors 14 and 16 have lead portions 14A and 16A, respectively, which are drawn out toward two opposing side surfaces 12C of the dielectric body 12, and the lead portions 14A and 16A are provided through these lead portions 14A and 16A. A pair of terminal electrodes 24 and 26 respectively connected to either of the two types of internal conductors 14 and 16 are provided on two mutually facing side surfaces 12C of the dielectric body 12.
[0034]
Further, a pair of terminal electrodes along a direction in which the length W of the side of the dielectric element body 12 along the laminating direction of the ceramic layer 12A (the Y-axis direction in FIG. 2) intersects the side along the laminating direction. The length is longer than the length L of the side of the dielectric body 12 along the direction (X-axis direction in FIG. 2) connecting between 24 and 26.
[0035]
Therefore, the length W of the side of the ceramic layer 12A along the stacking direction is longer than the length L of the side along the direction connecting the pair of terminal electrodes 24 and 26. When mounting the multilayer capacitor 10 on the multilayer substrate 122 shown in FIG. 4, the multilayer capacitor 10 is easily mounted in a form in which the ceramic layers 12A are stacked along the surface of the multilayer substrate 122. That is, in the present embodiment, the structure is such that the surfaces of the internal conductors 14 and 16 are perpendicular to the surface of the multilayer substrate 122 on which the multilayer capacitor 10 is mounted. As a result, the current loop is shortened, and as a result, the loop inductance is reduced.
[0036]
As described above, in the multilayer capacitor 10 according to the present embodiment, the loop inductance is reduced, and the effective inductance is significantly reduced. As a result, according to the present embodiment, the oscillation of the voltage of the power supply can be reliably suppressed, and the multilayer capacitor 10 optimal for the power supply of the CPU can be obtained. Further, in the present embodiment, since two types of internal conductors 14 and 16 are arranged in the dielectric element 12 in plural numbers, the capacitance of the multilayer capacitor 10 can be increased.
[0037]
Next, S21 characteristics of the following S parameters of each sample were measured using a network analyzer, and the attenuation characteristics of each sample were obtained. First, the contents of each sample will be described. That is, the multilayer capacitor shown in FIG. 9 is a conventional example, and the multilayer capacitor according to the embodiment shown in FIG. 2 is an example.
[0038]
Here, the constant of the equivalent circuit was calculated such that the measured value of the attenuation characteristic matched the attenuation of the equivalent circuit in the multilayer capacitor 100 shown in FIG. FIG. 5 shows a graph obtained by converting the parameters of S21 into impedance parameters. As a result, it can be seen from the impedance characteristic data of each sample that the impedance of the embodiment in the high frequency band of about 5 MHz or more is smaller than that of the conventional example. Therefore, it can be understood that this data shows that the high-frequency characteristics are improved in the embodiment. On the other hand, the calculated ESL was also significantly reduced to 215 pH in the example as compared with 474 pH in the conventional example, and it was confirmed that the effects of the present invention were also demonstrated by these values.
[0039]
Regarding the dimensions of each sample used here, the length W and the length L shown in FIGS. 9 and 2 were L = 1.25 mm and W = 2.0 mm in both the conventional example and the example. The capacitance of each sample used in the test was 9.2 F in the conventional example and 9.6 F in the example.
[0040]
Next, each sample was prepared by changing the value of the L / W ratio, which is the dimensional ratio between the length L and the length W, and the ESL value of each sample was obtained. The relationship between the value and the ESL value is shown in the graph of FIG. From the graph in this figure, it is conceivable that the internal conductors 14 and 16 are arranged perpendicular to the substrate and the value of the dimensional ratio L / W having a low ESL value is in the range of 0.5 to 0.8. .
[0041]
Although the multilayer capacitor 10 according to the above embodiment has a structure having two types of internal conductors, the number of layers is not limited to the number shown in the embodiment and may be larger.
[0042]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the multilayer capacitor which can reduce the voltage fluctuation of the power supply for CPUs greatly by reducing effective inductance significantly.
[Brief description of the drawings]
FIG. 1 is an exploded perspective view of a multilayer capacitor according to an embodiment of the present invention.
FIG. 2 is a perspective view showing a multilayer capacitor according to one embodiment of the present invention.
FIG. 3 is a sectional view taken along line 3-3 of FIG. 2;
FIG. 4 is a cross-sectional view showing a mounting structure of the multilayer capacitor according to one embodiment of the present invention.
FIG. 5 is a diagram showing a graph representing impedance characteristics of each sample.
FIG. 6 is a graph showing a relationship between a value of L / W and a value of ESL.
FIG. 7 is a circuit diagram employing a conventional multilayer capacitor.
FIG. 8 is a graph showing a relationship between a current variation and a voltage variation in a circuit employing a conventional multilayer capacitor.
FIG. 9 is a perspective view showing a multilayer capacitor according to a conventional example.
FIG. 10 is an exploded perspective view showing a portion of an internal conductor of a multilayer capacitor according to a conventional example.
FIG. 11 is a sectional view showing a first mounting structure of a multilayer capacitor according to a conventional example.
FIG. 12 is a sectional view showing a second mounting structure of a multilayer capacitor according to a conventional example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Multilayer capacitor 12 Dielectric body 12B Side surface 12C Side surface 14 Internal conductor 16 Internal conductor 24 Terminal electrode 26 Terminal electrode

Claims

誘電体層を積層して直方体形状に形成された誘電体素体と、誘電体層で隔てられつつそれぞれ誘電体素体内に配置される二種類の内部導体と、
誘電体素体の相互に対向する二つの側面に設けられ且つ、二種類の内部導体の何れかにそれぞれ接続される一対の端子電極と、
を有した積層コンデンサであって、
誘電体層の積層方向に沿った誘電体素体の辺の長さが、この積層方向に沿った辺と交差する一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さよりも長くされたことを特徴とする積層コンデンサ。A dielectric element formed by laminating dielectric layers into a rectangular parallelepiped shape, and two types of internal conductors respectively arranged in the dielectric element while being separated by the dielectric layer,
A pair of terminal electrodes provided on two mutually facing side surfaces of the dielectric body and connected to any of the two types of internal conductors,
A multilayer capacitor having
The length of the side of the dielectric element along the stacking direction of the dielectric layer is longer than the length of the side of the dielectric element along the direction connecting a pair of terminal electrodes crossing the side along the stacking direction. A multilayer capacitor characterized in that it has also been lengthened.

誘電体素体の相互に対向する二つの側面に向かって引き出される引出部を二種類の内部導体がそれぞれ有し、
これらの引出部を介して、二種類の内部導体の一方と端子電極のいずれかが接続されると共に二種類の内部導体の他方と端子電極の他のいずれかが接続されることを特徴とする請求項１記載の積層コンデンサ。Each of the two types of internal conductors has a lead portion that is drawn toward two mutually facing side surfaces of the dielectric element body,
Through these lead portions, one of the two types of internal conductors and one of the terminal electrodes are connected, and the other of the two types of internal conductors and the other one of the terminal electrodes are connected. The multilayer capacitor according to claim 1.

二種類の内部導体が、誘電体素体内に複数ずつ配置されたことを特徴とする請求項１或いは請求項２に記載の積層コンデンサ。The multilayer capacitor according to claim 1 or 2, wherein a plurality of two types of internal conductors are arranged in the dielectric body.

誘電体層の積層方向に沿った誘電体素体の辺の長さをＷとし、一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さをＬとした時に、Ｌ／Ｗ比が０．５〜０．８の範囲とされ且つ、回路基板の面に対して内部導体の面が垂直に配置されることを特徴とする請求項１から請求項３の何れかに記載の積層コンデンサ。When the length of the side of the dielectric element along the stacking direction of the dielectric layers is W, and the length of the side of the dielectric element along the direction connecting the pair of terminal electrodes is L, L / L The W ratio is set in a range of 0.5 to 0.8, and the surface of the internal conductor is arranged perpendicular to the surface of the circuit board. Multilayer capacitors.