JP2004296923A - 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器 - Google Patents
強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器 Download PDFInfo
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Abstract
【解決手段】第1電極及び第2電極の間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、キャパシタ形成面に第1電極(16)を形成する第1工程と、第1電極(16)上に強誘電体膜(18)を形成する第2工程と、強誘電体膜(18)上に、酸素透過性を有し、第2電極(22)の形成時に強誘電体膜(18)を保護する機能を担う保護膜(20)を形成する第3工程と、強誘電体膜(18)の酸素欠損を回復させるための熱処理を行う第4工程と、保護膜(20)上に第2電極(22)を形成する第5工程と、を含む。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、FeRAM(フェロエレクトリック・ランダム・アクセス・メモリ)等のメモリ装置に適用して好適な強誘電体キャパシタとその製造方法に関する。
【0002】
【従来の技術】
近年、強誘電体メモリ(FeRAM)が低電圧動作、高耐久性、低消費電力、不揮発性などの特長を有する理想的な記憶デバイスとして期待されており、開発が進められている。強誘電体メモリは、強誘電体薄膜を用いて形成される強誘電体キャパシタを主構成要素としている。強誘電体キャパシタは電界印加によって自発的な電気分極(自発分極)の方向を反転できるので、この自発分極の方向を“0”又は“1”に対応付けてデータ記憶に利用する。
【0003】
強誘電体としてビスマス層状化合物のSBT(SrBi2Ta2O9)や鉛系酸化物のPZT(Pb(ZrxTi1−x)O3)などを用いた強誘電体キャパシタの製造プロセスにおいては、下部電極/強誘電体/上部電極を積層してなるキャパシタを形成した後、比較的に高温での熱処理を施すことが一般に行われている。上記熱処理を行う理由の1つは、上部電極と強誘電体との界面の密着性が悪いためにこれを向上させることにある。このような技術は、例えば、米国特許第5434102号明細書(特許文献1)や、特開平9−129827号公報(特許文献2)等の文献に記載されている。また、上記熱処理を行う他の理由は、上部電極と強誘電体との界面及び下部電極と強誘電体との界面のそれぞれを同じ状態にして電気特性を向上させることにある。このような技術は、例えば、文献「電子情報通信学会論文誌C,volJ84−C,No.1,p.40−45,2001」(非特許文献1)などの文献に記載されている。
【0004】
【特許文献1】
米国特許第5434102号明細書
【特許文献2】
特開平9−129827号公報
【非特許文献1】
「電子情報通信学会論文誌C」,volJ84−C,No.1,p.40−45,2001
【発明が解決しようとする課題】
本願発明者の検討によれば、従来の強誘電体キャパシタにおいて誘電体特性の劣化やリーク電流の増大を生じる原因の一つとして、強誘電体膜の酸素欠損による影響があることが判明した。この強誘電体膜の酸素欠損は、当該強誘電体膜の上面に上部電極を形成する際に生じるものであると考えられる。例えば、上部電極をスパッタリング法によって形成した場合には、強誘電体膜の表面がスパッタ粒子やプラズマにさらされてダメージを受けることにより上記酸素欠損が生じ得る。このような酸素欠損状態を回復するためには、比較的に高温又は長時間の熱処理を行い、強誘電体膜に酸素を供給する必要がある。しかしながら、このような高温又は長時間の熱処理は、強誘電体キャパシタの他の構成要素へ熱ダメージを与えたり製造時間の削減を妨げる等の不都合がある。
【0005】
そこで、本発明は、強誘電体膜に対する熱処理を低温化、短時間化することを可能とする技術を提供することを目的とする。
【0006】
また、本発明は、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることを可能とする技術を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第1電極及び第2電極の間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、キャパシタ形成面に第1電極を形成する第1工程と、第1電極上に強誘電体膜を形成する第2工程と、強誘電体膜上に、酸素透過性を有し、第2電極の形成時に強誘電体膜を保護する機能を担う保護膜を形成する第3工程と、強誘電体膜の酸素欠損を回復させるための熱処理を行う第4工程と、保護膜上に第2電極を形成する第5工程と、を含む。
【0008】
ここで、本明細書において「キャパシタ形成面」とは、本発明にかかる強誘電体キャパシタが形成されるべき面であり、例えば、シリコン等の半導体基板やその他各種の基板等の表面が該当する。或いは、これらの基板面上に他の膜(例えば、基板面と第1電極との密着性を向上させるための膜など)が形成されている場合にはその膜の表面が該当する。
【0009】
本発明の方法では、第2電極の形成時に強誘電体膜が保護膜によって保護されるので、強誘電体膜に酸素欠損等の不具合が生じることを極力回避することができる。したがって、第2電極の形成後の熱処理を簡素化し、或いは省略することが可能となり、強誘電体キャパシタの他の構成要素が熱ダメージを受けることを回避すると共に製造時間の削減を図ることが可能となる。
【0010】
また、保護膜については、上述した保護機能を発揮し得る最小限の厚みがあればよいので、当該保護膜を介した強誘電体膜への酸素供給が効率よく行われるように極めて薄くすることが可能である。したがって、第4工程における熱処理は、強誘電体膜上に第2電極を形成した後に行う従来方法に比べてその処理温度を大幅に低温化し、あるいは処理時間を大幅に短縮することが可能となる。また、本発明の製造方法により、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となる
また、第2電極については、保護膜の存在により強誘電体膜に対する影響をほとんど考慮する必要がなくなることから、より好都合なプロセス条件を選択して必要十分な厚さに成膜することが可能になる。
【0011】
なお、保護膜の形成方法によっては強誘電体膜が多少のダメージを受ける場合も考えられるが、その場合であっても保護膜形成後の熱処理によって当該ダメージによる酸素欠損状態を容易に回復させることができる。
【0012】
上述した第3工程は、保護膜がその果たすべき役割を達成できる限りは、当該保護膜をできるだけ薄く形成することが好ましい。保護膜として好適な膜厚は当該保護膜の形成材料、形成方法、強誘電体膜の種類など種々の条件によって異なり、その具体例については後述するが、少なくとも当該保護膜は第2電極よりも薄く形成するとよい。これにより、熱処理時の強誘電体膜への酸素供給が効率よく行われるため、熱処理の低温下、又は短時間化が可能となる。
【0013】
また、上述した保護膜と第2電極は、同じ材料を用いて形成することが好ましい。これにより、保護膜と第2電極との界面状態(例えば、密着性や格子定数の整合性など)をより良好な状態にすることができる。また、保護膜の形成と第2電極の形成に同じ装置を用いることも可能となり、素子設計上やプロセス上の変更が少なくて都合が良い。
【0014】
また、本発明は、上部電極及び下部電極の間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、キャパシタ形成面に下部電極を形成する第1工程と、下部電極上に強誘電体膜を形成する第2工程と、強誘電体膜上に酸素透過性を有する第1導電膜を形成する第3工程と、強誘電体膜の酸素欠損を回復させるための熱処理を行う第4工程と、第1導電膜上に第2導電膜を堆積させて当該第1及び第2導電膜からなる上部電極を形成する第5工程と、含んでおり、上述した第1導電膜が第5工程における第2導電膜の形成時に強誘電体膜を保護する機能を兼ねる。
【0015】
かかる方法では、先に形成しておいた第1導電膜により第2導電膜の形成時に強誘電体膜が保護されるので、強誘電体膜に酸素欠損等の不具合が生じることを極力回避することができる。したがって、上部電極が形成された後の熱処理を簡素化し、或いは省略することが可能となり、強誘電体キャパシタの他の構成要素が熱ダメージを受けることを回避すると共に製造時間の削減を図ることが可能となる。
【0016】
また、第1導電膜については、上述した保護機能を発揮し得る最小限の厚みがあればよいので、当該第1導電膜を介した強誘電体膜への酸素供給が効率よく行われるように極めて薄くすることが可能である。したがって、強誘電体膜上に直接的に上部電極を形成した後に熱処理を行う従来方法に比べて、第4工程における熱処理の処理温度を大幅に低温化し、あるいは処理時間を大幅に短縮することが可能となる。
【0017】
また、第2導電膜については、第1導電膜の存在により強誘電体膜に対する影響をほとんど考慮する必要がなくなることから、より好都合なプロセス条件を選択して必要十分な厚さに成膜することが可能になる。
【0018】
なお、第1導電膜の形成方法等によっては強誘電体膜が多少のダメージを受ける場合も考えられるが、その場合であっても第1導電膜の形成後の熱処理によって当該ダメージによる酸素欠損状態を容易に回復させることができる。
【0019】
上述した第3工程は、第1導電膜をその果たすべき役割を達成できる限りは、できるだけ薄く形成することが好ましい。第1導電膜として好適な膜厚は当該第1導電膜の形成材料、形成方法、強誘電体膜の種類など種々の条件によって異なり、その具体例については後述するが、少なくとも当該第1導電膜は第2導電膜よりも薄く形成するとよい。これにより、熱処理時の強誘電体膜への酸素供給が効率よく行われるため、熱処理の低温下、又は短時間化が可能となる。
【0020】
また、上述した第1導電膜と第2導電膜は、同じ材料を用いて形成することが好ましい。これにより、第1導電膜と第2導電膜との界面状態(例えば、密着性や格子定数の整合性など)を良好な状態にすることができる。また、第1導電膜と第2導電膜の形成に同じ装置を用いることが可能となり、素子設計上やプロセス上の変更が少なくて都合が良い。
【0021】
また、本発明は、上述した製造方法を適用して形成される強誘電体キャパシタでもあり、より具体的には以下のような構造的特徴を備える。すなわち、本発明の強誘電体キャパシタは、第1電極と、この第1電極上に形成された強誘電体膜と、この強誘電体膜上に形成された保護膜と、この保護膜上に形成された第2電極と、を備える。
【0022】
この構造を採用することにより、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となる。
【0023】
上述した保護膜は、酸素透過性を有するものであることが好ましく、更には導電性を有するものであることが好ましい。このような保護膜は、例えば、白金(Pt)、イリジウム(Ir)、ルテニウム(Ru)、ストロンチウム(Sr)、ロジウム(Rh)、レニウム(Re)、オスミウム(Os)、パラジウム(Pd)の中から選択される少なくとも1種を含む金属または当該金属の酸化物を用いて構成することができる。特に、Pt、Ir、Ir酸化物、Ru、Ru酸化物、SrRu複合酸化物あるいはこれらの合金が好適に用いられる。また、保護膜は、上述した各種の材料を用いて形成される膜を2層以上重ね合わせた積層膜であってもよい。これらの条件を採用することにより、本発明にかかる保護膜を容易に具現化することができる。
【0024】
上述した保護膜は、極めて薄く形成されていることが好ましい。保護膜として好適な膜厚は、当該保護膜の形成材料、形成方法、強誘電体膜の種類など種々の条件によって異なるが、少なくとも第2電極よりも薄いことが好ましい。より具体的には、保護膜が白金を用いて構成される場合には、当該保護膜の膜厚は10nm〜100nm程度とすることが好適である。また、保護膜がイリジウム、イリジウム酸化物、ルテニウム、ルテニウム酸化物又はストロンチウム−ルテニウム複合酸化物のいずれかを用いて構成される場合には、当該保護膜の膜厚は5nm〜30nm程度とすることが好適である。これらの条件により、保護膜としての機能を必要十分に発揮させることができる。
【0025】
また、第2電極は、白金、イリジウム、ルテニウム、ストロンチウム、ロジウム、レニウム、オスミウム、パラジウムの中から選択される少なくとも1種を含む金属または当該金属の酸化物を用いて構成することができる。特に、Pt、Ir、Ir酸化物、Ru、Ru酸化物、SrRu複合酸化物あるいはこれらの合金が好適に用いられる。また、第2電極は、上述した各種の材料を用いて形成される膜を2層以上重ね合わせた積層膜であってもよい。特に、保護膜と第2電極とは、同じ材料を用いて形成されたものであることが好ましい。これらの条件を採用することにより、本発明にかかる保護膜との整合性の良い第2電極を容易に具現化することができる。
【0026】
また、強誘電体膜は、SrBiTa複合酸化物、PbZrTi複合酸化物、BiTi複合酸化物、BiLaTi複合酸化物のいずれかを含んで構成されることが好ましい。これらの材料を用いた場合に、本発明による作用効果がより顕著に得られ、特性の優れた強誘電体キャパシタを得ることが可能となる。
【0027】
また、本発明の強誘電体キャパシタは、上部電極及び下部電極の間に強誘電体膜を介在させてなる強誘電体キャパシタであって、強誘電体膜上に配置され、酸素透過性を有する第1導電膜と、当該第1導電膜上に配置される第2導電膜とを含む積層膜によって上部電極が形成されている。
【0028】
この構造を採用することにより、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となる。なお、第1導電膜として好適な条件(材料、膜厚等)については、上述した本発明にかかる保護膜の場合と同様の条件を採用し得る。
【0029】
また、本発明は、上述した強誘電体キャパシタを含んで構成される記憶素子(メモリ素子)でもある。ここで記憶素子とは、本発明にかかる強誘電体キャパシタにおける自発分極の反転を“0”又は“1”の情報に対応付けて保持するものであればその構成に限定はないが、例えば、帯状の電極を上下に直交させて上側電極と下側電極の交点に強誘電体キャパシタを配置する構成(いわゆるクロスポイント型)のメモリ装置において各交点に形成される記憶素子や、強誘電体キャパシタとトランジスタを組み合わせて構成される記憶素子などが挙げられる。本発明の強誘電体キャパシタを用いることにより、特性のよいメモリ素子を得ることができる。
【0030】
また、本発明は、上述した強誘電体キャパシタを含んで構成される電子素子でもある。ここで電子素子とは、本発明にかかる強誘電体キャパシタを用いた素子であり、電子回路等に含まれて電気的な作用を奏するものであればその構成に限定はないが、例えば、大容量のキャパシタ(容量素子)、焦電センサや圧力センサ等のセンサなど各種の素子が挙げられる。本発明の強誘電体キャパシタを用いることにより、特性のよい電子素子を得ることができる。
【0031】
また、本発明は、上述した記憶素子を複数用いて構成されるメモリ装置でもあり、当該メモリ装置を含んで構成される電子機器でもある。ここで「電子機器」とは、本発明に係るメモリ装置を備えた機器一般をいい、その構成に特に限定が無いが、例えば、ICカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、デジタルカメラ、PDA、電子手帳等が含まれる。
【0032】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0033】
図1は、本発明を適用した一実施形態の強誘電体キャパシタの構造について説明する図である。同図に示す本実施形態の強誘電体キャパシタ1は、基板10の一方面に形成された下地絶縁膜12上に、密着層14、第1電極16、強誘電体膜18、保護膜(機能膜)20、第2電極22を積層して構成されている。
【0034】
基板10は、例えばシリコン基板等の半導体基板により構成される。下地絶縁膜12は、例えば酸化シリコン膜により構成される。
【0035】
密着層14は、下地絶縁膜12と第1電極16との密着性を向上させる機能を担うものであり、例えばTi、Ta、或いはこれらの酸化物であるTi酸化物やTa酸化物などにより構成される。また、本実施形態にかかる強誘電体キャパシタ1を用いてスタック型強誘電体メモリを構成する場合などにおいては、トランジスタ等の接続に用いるプラグの酸化防止のために、密着層14としてTiN、TiAlNなどを用いることが好適である。
【0036】
第1電極16は、例えばPt、Ru、Ru酸化物、Ir、Ir酸化物、SrRu複合酸化物などにより構成される。強誘電体膜18は、例えば、SBT(SrBi2Ta2O9)膜、PZT(Pb(ZrxTi1−x)O3)膜、、SrBiTa複合酸化物、PbZrTi複合酸化物、BiLaTi複合酸化物などにより構成される。
【0037】
保護膜20は、Pt、Ir、Ir酸化物、Ru、Ru酸化物、SrRu複合酸化物、あるいはこれらの合金などにより構成される。本実施形態では、詳細を後述するように、当該保護膜20が強誘電体膜18上に形成された後に、強誘電体膜18に対して酸素欠損を回復するための熱処理を行う。このため、保護膜20としては、酸素雰囲気中での熱処理時に強誘電体膜18に対して十分に酸素を供給できるように、酸素を通しやすい材料が選択されると共に、その膜厚を比較的に薄くして形成される。保護膜20に好適な材料の具体例は上述した通りである。また、保護膜20として好適な膜厚の具体例については後述する。
【0038】
第2電極22は、例えばPt、Ir、Ir酸化物、Ru、Ru酸化物、SrRu複合酸化物、あるいはこれらの合金などにより構成される。
【0039】
なお、図1に示す本実施形態の強誘電体キャパシタ1は、上部電極及び下部電極の間に強誘電体膜を介在させてなる強誘電体キャパシタであって、上部電極が、酸素透過性を有する第1導電膜と、第2導電膜を含む積層膜によって構成されている、と考えることもできる。この場合には、上述した第1電極16が下部電極に、保護膜20が第1導電膜に、第2電極22が第2導電膜にそれぞれ対応する。
【0040】
本実施形態の強誘電体キャパシタ1はこのような構成を有しており、次にその製造方法について詳細に説明する。
【0041】
図2〜図3は、一実施形態の強誘電体キャパシタの製造方法について説明する図である。なお、以下の説明では、まず本実施形態にかかる製造方法について概略的に説明し、その後、更に具体的な実施例について説明する。
【0042】
まず図2(a)に示すように、基板10上に下地絶縁膜12を形成し、この下地絶縁膜12上に密着層14を形成する。次に図2(b)に示すように、密着層14上に第1電極16を形成する。次に図2(c)に示すように、第1電極16上に強誘電体膜18を形成する。
【0043】
次に図2(d)に示すように、強誘電体膜18上に保護膜(第1導電膜)20を形成する。上述したように、当該保護膜20としては、次工程における熱処理時に強誘電体膜18に対して十分に酸素を供給できるように、酸素を通しやすい材料及び膜厚が選択される。
【0044】
次に図2(e)に示すように、強誘電体膜18の酸素欠損を回復するために、強誘電体膜18に対して酸素雰囲気中における熱処理を行う。このとき、酸素は保護膜20を介して強誘電体膜18に供給される。酸素は、例えば、薄く形成した保護膜20の結晶粒界を通って保護膜20の上面側から強誘電体膜18に供給される。
【0045】
次に図3(a)に示すように、保護膜20上に第2電極(第2導電膜)22を形成する。このとき、保護膜20は、第2電極22の形成時に強誘電体膜18の表面がダメージを受けて酸素欠損が生じることを防ぐ機能を担う。このような保護膜20を用いない従来方法では、第2電極22を例えばスパッタリング法によって形成した場合に、強誘電体膜18の表面がプラズマやスパッタ粒子と直接的に接触するためにダメージを受けやすく酸素欠損を生じる場合が多いが、本実施形態では保護膜20によってかかる不都合を回避することが可能となる。
【0046】
次に図3(b)に示すように、強誘電体膜18、保護膜20及び第2電極22を所望の形状にパターニングする。本工程における当該パターニングは、周知のフォトリソグラフィ技術及びエッチング技術を用いて行うことができる。
【0047】
次に図3(c)に示すように、上述のパターニング工程における強誘電体膜18等のエッチングダメージを回復するために、強誘電体膜18等に対して酸素雰囲気中における熱処理を行う。以上の工程を経て、本実施形態の強誘電体キャパシタ1が完成する。
【0048】
(実施例1)
基板10としてシリコン基板を用い、当該シリコン基板に対して熱酸化処理を行って、下地絶縁膜12として酸化シリコン膜を約400nm成膜した。次に、DCスパッタリング法により酸化シリコン膜上にTi膜を約20nm成膜した。そして、当該Ti膜を650℃の酸素雰囲気中で30分間加熱し、酸化することによりTi酸化膜を形成し、これを密着層14とした。次に、当該Ti酸化膜上にDCスパッタリング法によりPt膜を約200nm成膜し、これを第1電極16とした。
【0049】
次に、上記Pt膜上に、強誘電体膜18として約120nmのSBT膜をMOD(Metal Organic Decomposition)法によって形成した。具体的には、まずSBTのMOD溶液溶液をPt膜上に塗布する。出発原料として、Ta(OCOC7H15)5、Bi(OCOC7H15)3、Sr(OCOC7H15)2をn−オクタンに溶かした混合溶液を用いた。この混合溶液をスピンコート法によって塗布した後に、160℃で1分間乾燥させ、さらに260℃の酸素雰囲気中で4分間乾燥させた。これにより、塗布膜中に含まれる不要な化合物のほとんどが酸化、分解されて膜中から消失する。さらに、結晶化のための熱処理を行った。当該熱処理は、ランプアニール装置を用いて、昇温速度50℃/秒で700℃まで温度を上げて40秒間行った。以上の塗布、乾燥、熱処理の工程を2回繰り返すことにより、120nmのSBT膜を得た。
【0050】
次に、SBT膜上にDCスパッタリング法によりPt膜を約20nm成膜し、これを保護膜20とした。次に、ファーネスアニール装置を用いて、酸素雰囲気中で700℃1時間の熱処理を行った。この熱処理により、薄く形成した上記保護膜としてのPt膜を介してSBT膜に酸素が供給され、SBT膜表面の酸素欠損が回復する。この酸素欠損を回復させるための熱処理の後に、Pt膜上にDCスパッタリング法によりPt膜を約180nm成膜し、これを上部電極22とした。
【0051】
次に、周知のパターニングプロセスによって、上部電極22としてのPt膜、保護膜20としてのPt膜、強誘電体膜16としてのSBT膜を所望形状にパターニングした。その後、パターニングプロセスにおけるエッチングによるダメージの回復のために、SBT膜等に対して酸素雰囲気中で700℃30分間の熱処理を行った。
【0052】
図4は、上述した実施例1の方法によって作製した強誘電体キャパシタのヒステリシス特性を示す図である。同図に示すように、良好な強誘電特性が得られている。また、印加電圧3Vにおけるリーク電流は1.5×10−7(A/cm2)と小さい。また、本実施例1により作製した強誘電体キャパシタの断面構造を電子顕微鏡によって観察したところ、保護膜20として形成した20nmのPt膜と、上部電極22として形成した180nmのPt膜とは、断面微細構造が異なっており、両者間に界面が形成されていることが確認された。かかる構造的特徴は、保護膜20としてのPt膜にはSBTに対する酸素欠損を回復するための熱処理がなされており、上部電極22としてのPt膜にはかかる熱処理がなされていないことに起因するものと考えられる。
【0053】
図5は、実施例1に対する比較例の強誘電体キャパシタのヒステリシス特性を示す図である。この比較例の強誘電体キャパシタは、上記実施例1と同様の方法によってSBT膜の成膜までのプロセスを行った後に、当該SBT膜上にDCスパッタリング法により上部電極としてのPt膜を200nm成膜し、その後酸素雰囲気中で700℃1時間の熱処理を行ってSBT膜表面の酸素欠損を回復させたものである。図5に示すように、比較例の強誘電体キャパシタは、印加電圧3Vにおけるリーク電流が5×10−4(A/cm2)と大きく、このリーク電流に起因してヒステリシス特性が膨らんでおり、良好な特性が得られていない。
【0054】
(実施例2)
基板10としてシリコン基板を用い、当該シリコン基板に対して熱酸化処理を行って、下地絶縁膜12として酸化シリコン膜を約400nm成膜した。次に、DCスパッタリング法により酸化シリコン膜上にTi膜を約20nm成膜した。そして、当該Ti膜を650℃の酸素雰囲気中で30分間加熱し、酸化することによりTi酸化膜を形成し、これを密着層14とした。次に、Ti酸化膜上にDCスパッタリング法によりPt膜を約200nm成膜し、これを第1電極16とした。
【0055】
次に、上記Pt膜上に、強誘電体膜18として約180nmのSBT膜をMOD法によって形成した。SBT膜の具体的な形成方法は、上述した実施例1と同様であり、本実施例2では、塗布、乾燥、熱処理の工程を3回繰り返すことにより180nmのSBT膜を得た。
【0056】
次に、SBT膜上にDCスパッタリング法によりPt膜を約100nm成膜し、これを保護膜20とした。次に、ファーネスアニール装置を用いて、酸素雰囲気中で700℃1時間の熱処理を行った。この熱処理により、薄く形成した上記保護膜としてのPt膜を介してSBT膜に酸素が供給され、SBT膜表面の酸素欠損が回復する。この酸素欠損を回復させるための熱処理の後に、Pt膜上にDCスパッタリング法により50nmのIr酸化膜と50nmのPt膜からなる積層膜を形成し、これを第2電極22とした。
【0057】
次に、周知のパターニングプロセスによって、第2電極22としてのIr酸化膜/Pt膜、保護膜20としてのPt膜、強誘電体膜16としてのSBT膜を所望形状にパターニングした。その後、パターニングプロセスにおけるエッチングによるダメージの回復のために、SBT膜等に対して酸素雰囲気中で700℃30分間の熱処理を行った。
【0058】
図6は、上述した実施例2の方法によって作製した強誘電体キャパシタのヒステリシス特性を示す図である。同図に示すように、良好な強誘電特性が得られている。なお、実施例2に対する比較例として、保護膜としての100nmのPt膜と、上部電極としての50nmのIr酸化膜及び50nmのPt膜を連続成膜した後に700℃1時間の熱処理を行った場合には、強誘電体キャパシタはショート(短絡)した。
【0059】
(実施例3)
基板10としてシリコン基板を用い、当該シリコン基板に対して熱酸化処理を行って、下地絶縁膜12として酸化シリコン膜を約400nm成膜した。次に、DCスパッタリング法により酸化シリコン膜上にTi膜を約20nm成膜した。そして、当該Ti膜を650℃の酸素雰囲気中で30分間加熱して酸化することによりTi酸化膜を形成し、これを密着層14とした。次に、Ti酸化膜上にDCスパッタリング法によりPt膜を約200nm成膜し、これを第1電極16とした。
【0060】
次に、上記Pt膜上に、強誘電体膜18として約180nmのSBT膜をMOD法によって形成した。SBT膜の具体的な形成方法は、上述した実施例1と同様であり、本実施例3においても、塗布、乾燥、熱処理の工程を3回繰り返すことにより180nmのSBT膜を得た。
【0061】
次に、SBT膜上にDCスパッタリング法によりIr酸化膜を約30nm成膜し、これを保護膜20とした。次に、ランプアニール装置を用いて、酸素雰囲気中で675℃60秒間の熱処理を行った。この熱処理により、薄く形成した上記保護膜としてのIr酸化膜を介してSBT膜に酸素が供給され、SBT膜表面の酸素欠損が回復する。この酸素欠損を回復させるための熱処理の後に、Ir酸化膜上にDCスパッタリング法によりPt膜を約100nm成膜し、これを第2電極22とした。
【0062】
次に、周知のパターニングプロセスによって、第2電極22としてのPt膜、保護膜20としてのIr酸化膜、強誘電体膜16としてのSBT膜を所望形状にパターニングした。その後、パターニングプロセスにおけるエッチングによるダメージの回復のために、SBT膜等に対して酸素雰囲気中で700℃30分間の熱処理を行った。
【0063】
図7は、上述した実施例3の方法によって作製した強誘電体キャパシタのヒステリシス特性を示す図である。同図に示すように、良好な強誘電特性が得られている。なお、実施例3に対する比較例として、保護膜としてのIr酸化膜を50nmとした場合には、強誘電体キャパシタはショート(短絡)した。
【0064】
(実施例4)
図8は、実施例4の強誘電体キャパシタの構造を説明する図である。同図に示す実施例4の強誘電体キャパシタは、上述した実施例2の強誘電体キャパシタに対して、水素バリア膜24、層間膜26、配線膜28及び保護膜30を形成したものである。水素バリア膜24としては、スパッタリング法により60nmのアルミナ膜を形成した。層間膜としては、600nmのTEOS酸化膜を形成した。その後、キャパシタの上部にコンタクトホールを形成して上部電極22を露出させ、配線膜28としてAl膜を形成した。保護膜30としては、1000nmのp−SiN膜を形成した。その後、当該保護膜30に、配線膜28を露出させるコンタクトホールを形成した。
【0065】
図9は、上述した実施例4の方法によって作製した強誘電体キャパシタのヒステリシス特性を示す図である。同図に示すように、配線膜28等を形成した後(最終工程を経た後)であっても良好な強誘電特性が得られている。
【0066】
図10は、実施例4に対する比較例の強誘電体キャパシタの構造を説明する図である。同図に示す強誘電体キャパシタは、上記実施例1に対する比較例の強誘電体キャパシタに対して、図8に示す実施例4の強誘電体キャパシタと同様に水素バリア膜24、層間膜26、配線膜28及び保護膜30を形成したものである。
【0067】
図11は、実施例4に対する比較例の強誘電体キャパシタのヒステリシス特性を示す図である。この比較例の強誘電体キャパシタでは、図示のように強誘電体特性は大幅に劣化した。また電流−電圧特性にも大きな劣化が見られた。
【0068】
このように、本実施形態によれば、第2電極(第2導電膜)の形成時に強誘電体膜が保護膜(第1導電膜)によって保護されるので、強誘電体膜に酸素欠損等の不具合が生じることを極力回避することができる。したがって、上部電極の形成後の熱処理を簡素化し、或いは省略することが可能となり、強誘電体キャパシタの他の構成要素が熱ダメージを受けることを回避すると共に製造時間の削減を図ることが可能となる。
【0069】
また、保護膜については、上述した保護機能を発揮し得る最小限の厚みがあればよいので、当該保護膜を介した強誘電体膜への酸素供給が効率よく行われるように極めて薄くすることが可能である。したがって、強誘電体膜上に第2電極を直接的に形成した後に熱処理を行う従来方法に比べて、その処理温度を大幅に低温化し、あるいは処理時間を大幅に短縮することが可能となる。
【0070】
また、第2電極については、保護膜の存在により強誘電体膜に対する影響をほとんど考慮する必要がなくなることから、より好都合なプロセス条件を選択して必要十分な厚さに成膜することが可能になる。
【0071】
なお、保護膜の形成方法によっては強誘電体膜が多少のダメージを受ける場合も考えられるが、その場合であっても保護膜形成後の熱処理によって当該ダメージによる酸素欠損状態を容易に回復させることができる。
【0072】
本実施形態の構造を採用することにより、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となる。また、本発明にかかる強誘電体キャパシタを用いることにより、優れた特性を有するメモリ素子を製造することが可能となる。更に、当該メモリ素子を複数形成することにより、優れた特性を有するメモリ装置(いわゆる強誘電体メモリ)を製造することが可能となる。また、かかるメモリ装置を用いて各種の電子機器を構成することが可能である。
【0073】
なお、本発明は上述した実施形態及び各実施例の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、本実施形態の強誘電体キャパシタは、メモリ素子以外にも、大容量のキャパシタとして用いることも可能であり、更には焦電センサや圧力センサ等のセンサに用いるなど、各種の電子素子の製造に応用することが可能である。
【図面の簡単な説明】
【図1】強誘電体キャパシタの構造について説明する図である。
【図2】強誘電体キャパシタの製造方法について説明する図である。
【図3】強誘電体キャパシタの製造方法について説明する図である。
【図4】実施例1の強誘電体キャパシタのヒステリシス特性を示す図である。
【図5】実施例1に対する比較例の強誘電体キャパシタのヒステリシス特性を示す図である。
【図6】実施例2の強誘電体キャパシタのヒステリシス特性を示す図である。
【図7】実施例3の強誘電体キャパシタのヒステリシス特性を示す図である。
【図8】実施例4の強誘電体キャパシタの構造を説明する図である。
【図9】実施例4の強誘電体キャパシタのヒステリシス特性を示す図である。
【図10】実施例4に対する比較例の強誘電体キャパシタの構造を説明する図である。
【図11】実施例4に対する比較例の強誘電体キャパシタのヒステリシス特性を示す図である。
【符号の説明】
1…強誘電体キャパシタ、 10…基板、 12…下地絶縁膜、 14…密着層、 16…下部電極(第1電極)、 18…強誘電体膜、 20…保護膜(機能膜)、 22…上部電極(第2電極)
Claims (22)
- 第1電極及び第2電極の間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、
キャパシタ形成面に前記第1電極を形成する第1工程と、
前記第1電極上に強誘電体膜を形成する第2工程と、
前記強誘電体膜上に、酸素透過性を有し、前記第2電極の形成時に前記強誘電体膜を保護する機能を担う保護膜を形成する第3工程と、
前記強誘電体膜の酸素欠損を回復させるための熱処理を行う第4工程と、
前記保護膜上に前記第2電極を形成する第5工程と、
を含む強誘電体キャパシタの製造方法。 - 前記第3工程は、前記保護膜を前記第2電極よりも薄く形成する、請求項1に記載の強誘電体キャパシタの製造方法。
- 前記保護膜を前記第2電極と同じ材料を用いて形成する、請求項1又は2に記載の強誘電体キャパシタの製造方法。
- 上部電極及び下部電極の間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、
キャパシタ形成面に前記下部電極を形成する第1工程と、
前記下部電極上に強誘電体膜を形成する第2工程と、
前記強誘電体膜上に酸素透過性を有する第1導電膜を形成する第3工程と、
前記強誘電体膜の酸素欠損を回復させるための熱処理を行う第4工程と、
前記第1導電膜上に第2導電膜を堆積させて当該第1及び第2導電膜からなる前記上部電極を形成する第5工程と、を含み、
前記第1導電膜が前記第5工程における前記第2導電膜の形成時に前記強誘電体膜を保護する機能を担う、強誘電体キャパシタの製造方法。 - 前記第3工程は、前記第1導電膜を前記第2導電膜に比べて薄く形成する、請求項4に記載の強誘電体キャパシタの製造方法。
- 前記第1導電膜と前記第2導電膜を同じ材料を用いて形成する、請求項4又は5に記載の強誘電体キャパシタの製造方法。
- 第1電極と、
前記第1電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された保護膜と、
前記保護膜上に形成された第2電極と、
を備える強誘電体キャパシタ。 - 前記保護膜は酸素透過性を有するものである、請求項7に記載の強誘電体キャパシタ。
- 前記保護膜は導電性を有するものである、請求項7又は8に記載の強誘電体キャパシタ。
- 前記保護膜は、白金、イリジウム、ルテニウム、ストロンチウム、ロジウム、レニウム、オスミウム、パラジウムの中から選択される少なくとも1種を含む金属または当該金属の酸化物からなる、請求項7乃至9のいずれかに記載の強誘電体キャパシタ。
- 前記保護膜は2層以上の層を含む積層膜である、請求項10に記載の強誘電体キャパシタ。
- 前記保護膜は前記第2電極に比べて膜厚が薄い、請求項7乃至11のいずれかに記載の強誘電体キャパシタ。
- 前記保護膜は白金からなり、膜厚が10nm以上100nm以下である、請求項7乃至12のいずれかに記載の強誘電体キャパシタ。
- 前記保護膜は、イリジウム、イリジウム酸化物、ルテニウム、ルテニウム酸化物又はストロンチウム−ルテニウム複合酸化物のいずれかからなり、膜厚が5nm以上30nm以下である、請求項7乃至12のいずれかに記載の強誘電体キャパシタ。
- 前記第2電極は、白金、イリジウム、ルテニウム、ストロンチウム、ロジウム、レニウム、オスミウム、パラジウムの中から選択される少なくとも1種を含む金属または当該金属の酸化物からなる、請求項7乃至14のいずれかに記載の強誘電体キャパシタ。
- 前記保護膜と前記第2電極とが同じ材料を用いて形成されたものである、請求項7乃至15のいずれかに記載の強誘電体キャパシタ。
- 前記強誘電体膜は、SrBiTa複合酸化物、PbZrTi複合酸化物、BiTi複合酸化物、BiLaTi複合酸化物のいずれかを含む、請求項7乃至16のいずれかに記載の強誘電体キャパシタ。
- 上部電極及び下部電極の間に強誘電体膜を介在させてなる強誘電体キャパシタであって、
前記上部電極は、前記強誘電体膜上に配置され、酸素透過性を有する第1導電膜と当該第1導電膜上に配置される第2導電膜とを含んで構成される、強誘電体キャパシタ。 - 請求項7乃至18のいずれかに記載の強誘電体キャパシタを含んで構成される記憶素子。
- 請求項7乃至18のいずれかに記載の強誘電体キャパシタを含んで構成される電子素子。
- 請求項19に記載の記憶素子を複数用いて構成されるメモリ装置。
- 請求項21に記載のメモリ装置を含んで構成される電子機器。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003089256A JP2004296923A (ja) | 2003-03-27 | 2003-03-27 | 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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JP2004296923A true JP2004296923A (ja) | 2004-10-21 |
Family
ID=33403177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP2004296923A (ja) |
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