JP2004296923A - 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器 - Google Patents

Abstract

【課題】誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となるを提供すること。
【解決手段】第１電極及び第２電極の間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、キャパシタ形成面に第１電極（１６）を形成する第１工程と、第１電極（１６）上に強誘電体膜（１８）を形成する第２工程と、強誘電体膜（１８）上に、酸素透過性を有し、第２電極（２２）の形成時に強誘電体膜（１８）を保護する機能を担う保護膜（２０）を形成する第３工程と、強誘電体膜（１８）の酸素欠損を回復させるための熱処理を行う第４工程と、保護膜（２０）上に第２電極（２２）を形成する第５工程と、を含む。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ＦｅＲＡＭ（フェロエレクトリック・ランダム・アクセス・メモリ）等のメモリ装置に適用して好適な強誘電体キャパシタとその製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体メモリ（ＦｅＲＡＭ）が低電圧動作、高耐久性、低消費電力、不揮発性などの特長を有する理想的な記憶デバイスとして期待されており、開発が進められている。強誘電体メモリは、強誘電体薄膜を用いて形成される強誘電体キャパシタを主構成要素としている。強誘電体キャパシタは電界印加によって自発的な電気分極（自発分極）の方向を反転できるので、この自発分極の方向を“０”又は“１”に対応付けてデータ記憶に利用する。
【０００３】
強誘電体としてビスマス層状化合物のＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）や鉛系酸化物のＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）などを用いた強誘電体キャパシタの製造プロセスにおいては、下部電極／強誘電体／上部電極を積層してなるキャパシタを形成した後、比較的に高温での熱処理を施すことが一般に行われている。上記熱処理を行う理由の１つは、上部電極と強誘電体との界面の密着性が悪いためにこれを向上させることにある。このような技術は、例えば、米国特許第５４３４１０２号明細書（特許文献１）や、特開平９−１２９８２７号公報（特許文献２）等の文献に記載されている。また、上記熱処理を行う他の理由は、上部電極と強誘電体との界面及び下部電極と強誘電体との界面のそれぞれを同じ状態にして電気特性を向上させることにある。このような技術は、例えば、文献「電子情報通信学会論文誌Ｃ，ｖｏｌＪ８４−Ｃ，Ｎｏ．１，ｐ．４０−４５，２００１」（非特許文献１）などの文献に記載されている。
【０００４】
【特許文献１】
米国特許第５４３４１０２号明細書
【特許文献２】
特開平９−１２９８２７号公報
【非特許文献１】
「電子情報通信学会論文誌Ｃ」，ｖｏｌＪ８４−Ｃ，Ｎｏ．１，ｐ．４０−４５，２００１
【発明が解決しようとする課題】
本願発明者の検討によれば、従来の強誘電体キャパシタにおいて誘電体特性の劣化やリーク電流の増大を生じる原因の一つとして、強誘電体膜の酸素欠損による影響があることが判明した。この強誘電体膜の酸素欠損は、当該強誘電体膜の上面に上部電極を形成する際に生じるものであると考えられる。例えば、上部電極をスパッタリング法によって形成した場合には、強誘電体膜の表面がスパッタ粒子やプラズマにさらされてダメージを受けることにより上記酸素欠損が生じ得る。このような酸素欠損状態を回復するためには、比較的に高温又は長時間の熱処理を行い、強誘電体膜に酸素を供給する必要がある。しかしながら、このような高温又は長時間の熱処理は、強誘電体キャパシタの他の構成要素へ熱ダメージを与えたり製造時間の削減を妨げる等の不都合がある。
【０００５】
そこで、本発明は、強誘電体膜に対する熱処理を低温化、短時間化することを可能とする技術を提供することを目的とする。
【０００６】
また、本発明は、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることを可能とする技術を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１電極及び第２電極の間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、キャパシタ形成面に第１電極を形成する第１工程と、第１電極上に強誘電体膜を形成する第２工程と、強誘電体膜上に、酸素透過性を有し、第２電極の形成時に強誘電体膜を保護する機能を担う保護膜を形成する第３工程と、強誘電体膜の酸素欠損を回復させるための熱処理を行う第４工程と、保護膜上に第２電極を形成する第５工程と、を含む。
【０００８】
ここで、本明細書において「キャパシタ形成面」とは、本発明にかかる強誘電体キャパシタが形成されるべき面であり、例えば、シリコン等の半導体基板やその他各種の基板等の表面が該当する。或いは、これらの基板面上に他の膜（例えば、基板面と第１電極との密着性を向上させるための膜など）が形成されている場合にはその膜の表面が該当する。
【０００９】
本発明の方法では、第２電極の形成時に強誘電体膜が保護膜によって保護されるので、強誘電体膜に酸素欠損等の不具合が生じることを極力回避することができる。したがって、第２電極の形成後の熱処理を簡素化し、或いは省略することが可能となり、強誘電体キャパシタの他の構成要素が熱ダメージを受けることを回避すると共に製造時間の削減を図ることが可能となる。
【００１０】
また、保護膜については、上述した保護機能を発揮し得る最小限の厚みがあればよいので、当該保護膜を介した強誘電体膜への酸素供給が効率よく行われるように極めて薄くすることが可能である。したがって、第４工程における熱処理は、強誘電体膜上に第２電極を形成した後に行う従来方法に比べてその処理温度を大幅に低温化し、あるいは処理時間を大幅に短縮することが可能となる。また、本発明の製造方法により、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となる
また、第２電極については、保護膜の存在により強誘電体膜に対する影響をほとんど考慮する必要がなくなることから、より好都合なプロセス条件を選択して必要十分な厚さに成膜することが可能になる。
【００１１】
なお、保護膜の形成方法によっては強誘電体膜が多少のダメージを受ける場合も考えられるが、その場合であっても保護膜形成後の熱処理によって当該ダメージによる酸素欠損状態を容易に回復させることができる。
【００１２】
上述した第３工程は、保護膜がその果たすべき役割を達成できる限りは、当該保護膜をできるだけ薄く形成することが好ましい。保護膜として好適な膜厚は当該保護膜の形成材料、形成方法、強誘電体膜の種類など種々の条件によって異なり、その具体例については後述するが、少なくとも当該保護膜は第２電極よりも薄く形成するとよい。これにより、熱処理時の強誘電体膜への酸素供給が効率よく行われるため、熱処理の低温下、又は短時間化が可能となる。
【００１３】
また、上述した保護膜と第２電極は、同じ材料を用いて形成することが好ましい。これにより、保護膜と第２電極との界面状態（例えば、密着性や格子定数の整合性など）をより良好な状態にすることができる。また、保護膜の形成と第２電極の形成に同じ装置を用いることも可能となり、素子設計上やプロセス上の変更が少なくて都合が良い。
【００１４】
また、本発明は、上部電極及び下部電極の間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、キャパシタ形成面に下部電極を形成する第１工程と、下部電極上に強誘電体膜を形成する第２工程と、強誘電体膜上に酸素透過性を有する第１導電膜を形成する第３工程と、強誘電体膜の酸素欠損を回復させるための熱処理を行う第４工程と、第１導電膜上に第２導電膜を堆積させて当該第１及び第２導電膜からなる上部電極を形成する第５工程と、含んでおり、上述した第１導電膜が第５工程における第２導電膜の形成時に強誘電体膜を保護する機能を兼ねる。
【００１５】
かかる方法では、先に形成しておいた第１導電膜により第２導電膜の形成時に強誘電体膜が保護されるので、強誘電体膜に酸素欠損等の不具合が生じることを極力回避することができる。したがって、上部電極が形成された後の熱処理を簡素化し、或いは省略することが可能となり、強誘電体キャパシタの他の構成要素が熱ダメージを受けることを回避すると共に製造時間の削減を図ることが可能となる。
【００１６】
また、第１導電膜については、上述した保護機能を発揮し得る最小限の厚みがあればよいので、当該第１導電膜を介した強誘電体膜への酸素供給が効率よく行われるように極めて薄くすることが可能である。したがって、強誘電体膜上に直接的に上部電極を形成した後に熱処理を行う従来方法に比べて、第４工程における熱処理の処理温度を大幅に低温化し、あるいは処理時間を大幅に短縮することが可能となる。
【００１７】
また、第２導電膜については、第１導電膜の存在により強誘電体膜に対する影響をほとんど考慮する必要がなくなることから、より好都合なプロセス条件を選択して必要十分な厚さに成膜することが可能になる。
【００１８】
なお、第１導電膜の形成方法等によっては強誘電体膜が多少のダメージを受ける場合も考えられるが、その場合であっても第１導電膜の形成後の熱処理によって当該ダメージによる酸素欠損状態を容易に回復させることができる。
【００１９】
上述した第３工程は、第１導電膜をその果たすべき役割を達成できる限りは、できるだけ薄く形成することが好ましい。第１導電膜として好適な膜厚は当該第１導電膜の形成材料、形成方法、強誘電体膜の種類など種々の条件によって異なり、その具体例については後述するが、少なくとも当該第１導電膜は第２導電膜よりも薄く形成するとよい。これにより、熱処理時の強誘電体膜への酸素供給が効率よく行われるため、熱処理の低温下、又は短時間化が可能となる。
【００２０】
また、上述した第１導電膜と第２導電膜は、同じ材料を用いて形成することが好ましい。これにより、第１導電膜と第２導電膜との界面状態（例えば、密着性や格子定数の整合性など）を良好な状態にすることができる。また、第１導電膜と第２導電膜の形成に同じ装置を用いることが可能となり、素子設計上やプロセス上の変更が少なくて都合が良い。
【００２１】
また、本発明は、上述した製造方法を適用して形成される強誘電体キャパシタでもあり、より具体的には以下のような構造的特徴を備える。すなわち、本発明の強誘電体キャパシタは、第１電極と、この第１電極上に形成された強誘電体膜と、この強誘電体膜上に形成された保護膜と、この保護膜上に形成された第２電極と、を備える。
【００２２】
この構造を採用することにより、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となる。
【００２３】
上述した保護膜は、酸素透過性を有するものであることが好ましく、更には導電性を有するものであることが好ましい。このような保護膜は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ストロンチウム（Ｓｒ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）の中から選択される少なくとも１種を含む金属または当該金属の酸化物を用いて構成することができる。特に、Ｐｔ、Ｉｒ、Ｉｒ酸化物、Ｒｕ、Ｒｕ酸化物、ＳｒＲｕ複合酸化物あるいはこれらの合金が好適に用いられる。また、保護膜は、上述した各種の材料を用いて形成される膜を２層以上重ね合わせた積層膜であってもよい。これらの条件を採用することにより、本発明にかかる保護膜を容易に具現化することができる。
【００２４】
上述した保護膜は、極めて薄く形成されていることが好ましい。保護膜として好適な膜厚は、当該保護膜の形成材料、形成方法、強誘電体膜の種類など種々の条件によって異なるが、少なくとも第２電極よりも薄いことが好ましい。より具体的には、保護膜が白金を用いて構成される場合には、当該保護膜の膜厚は１０ｎｍ〜１００ｎｍ程度とすることが好適である。また、保護膜がイリジウム、イリジウム酸化物、ルテニウム、ルテニウム酸化物又はストロンチウム−ルテニウム複合酸化物のいずれかを用いて構成される場合には、当該保護膜の膜厚は５ｎｍ〜３０ｎｍ程度とすることが好適である。これらの条件により、保護膜としての機能を必要十分に発揮させることができる。
【００２５】
また、第２電極は、白金、イリジウム、ルテニウム、ストロンチウム、ロジウム、レニウム、オスミウム、パラジウムの中から選択される少なくとも１種を含む金属または当該金属の酸化物を用いて構成することができる。特に、Ｐｔ、Ｉｒ、Ｉｒ酸化物、Ｒｕ、Ｒｕ酸化物、ＳｒＲｕ複合酸化物あるいはこれらの合金が好適に用いられる。また、第２電極は、上述した各種の材料を用いて形成される膜を２層以上重ね合わせた積層膜であってもよい。特に、保護膜と第２電極とは、同じ材料を用いて形成されたものであることが好ましい。これらの条件を採用することにより、本発明にかかる保護膜との整合性の良い第２電極を容易に具現化することができる。
【００２６】
また、強誘電体膜は、ＳｒＢｉＴａ複合酸化物、ＰｂＺｒＴｉ複合酸化物、ＢｉＴｉ複合酸化物、ＢｉＬａＴｉ複合酸化物のいずれかを含んで構成されることが好ましい。これらの材料を用いた場合に、本発明による作用効果がより顕著に得られ、特性の優れた強誘電体キャパシタを得ることが可能となる。
【００２７】
また、本発明の強誘電体キャパシタは、上部電極及び下部電極の間に強誘電体膜を介在させてなる強誘電体キャパシタであって、強誘電体膜上に配置され、酸素透過性を有する第１導電膜と、当該第１導電膜上に配置される第２導電膜とを含む積層膜によって上部電極が形成されている。
【００２８】
この構造を採用することにより、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となる。なお、第１導電膜として好適な条件（材料、膜厚等）については、上述した本発明にかかる保護膜の場合と同様の条件を採用し得る。
【００２９】
また、本発明は、上述した強誘電体キャパシタを含んで構成される記憶素子（メモリ素子）でもある。ここで記憶素子とは、本発明にかかる強誘電体キャパシタにおける自発分極の反転を“０”又は“１”の情報に対応付けて保持するものであればその構成に限定はないが、例えば、帯状の電極を上下に直交させて上側電極と下側電極の交点に強誘電体キャパシタを配置する構成（いわゆるクロスポイント型）のメモリ装置において各交点に形成される記憶素子や、強誘電体キャパシタとトランジスタを組み合わせて構成される記憶素子などが挙げられる。本発明の強誘電体キャパシタを用いることにより、特性のよいメモリ素子を得ることができる。
【００３０】
また、本発明は、上述した強誘電体キャパシタを含んで構成される電子素子でもある。ここで電子素子とは、本発明にかかる強誘電体キャパシタを用いた素子であり、電子回路等に含まれて電気的な作用を奏するものであればその構成に限定はないが、例えば、大容量のキャパシタ（容量素子）、焦電センサや圧力センサ等のセンサなど各種の素子が挙げられる。本発明の強誘電体キャパシタを用いることにより、特性のよい電子素子を得ることができる。
【００３１】
また、本発明は、上述した記憶素子を複数用いて構成されるメモリ装置でもあり、当該メモリ装置を含んで構成される電子機器でもある。ここで「電子機器」とは、本発明に係るメモリ装置を備えた機器一般をいい、その構成に特に限定が無いが、例えば、ＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、デジタルカメラ、ＰＤＡ、電子手帳等が含まれる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３３】
図１は、本発明を適用した一実施形態の強誘電体キャパシタの構造について説明する図である。同図に示す本実施形態の強誘電体キャパシタ１は、基板１０の一方面に形成された下地絶縁膜１２上に、密着層１４、第１電極１６、強誘電体膜１８、保護膜（機能膜）２０、第２電極２２を積層して構成されている。
【００３４】
基板１０は、例えばシリコン基板等の半導体基板により構成される。下地絶縁膜１２は、例えば酸化シリコン膜により構成される。
【００３５】
密着層１４は、下地絶縁膜１２と第１電極１６との密着性を向上させる機能を担うものであり、例えばＴｉ、Ｔａ、或いはこれらの酸化物であるＴｉ酸化物やＴａ酸化物などにより構成される。また、本実施形態にかかる強誘電体キャパシタ１を用いてスタック型強誘電体メモリを構成する場合などにおいては、トランジスタ等の接続に用いるプラグの酸化防止のために、密着層１４としてＴｉＮ、ＴｉＡｌＮなどを用いることが好適である。
【００３６】
第１電極１６は、例えばＰｔ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、ＳｒＲｕ複合酸化物などにより構成される。強誘電体膜１８は、例えば、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）膜、ＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）膜、、ＳｒＢｉＴａ複合酸化物、ＰｂＺｒＴｉ複合酸化物、ＢｉＬａＴｉ複合酸化物などにより構成される。
【００３７】
保護膜２０は、Ｐｔ、Ｉｒ、Ｉｒ酸化物、Ｒｕ、Ｒｕ酸化物、ＳｒＲｕ複合酸化物、あるいはこれらの合金などにより構成される。本実施形態では、詳細を後述するように、当該保護膜２０が強誘電体膜１８上に形成された後に、強誘電体膜１８に対して酸素欠損を回復するための熱処理を行う。このため、保護膜２０としては、酸素雰囲気中での熱処理時に強誘電体膜１８に対して十分に酸素を供給できるように、酸素を通しやすい材料が選択されると共に、その膜厚を比較的に薄くして形成される。保護膜２０に好適な材料の具体例は上述した通りである。また、保護膜２０として好適な膜厚の具体例については後述する。
【００３８】
第２電極２２は、例えばＰｔ、Ｉｒ、Ｉｒ酸化物、Ｒｕ、Ｒｕ酸化物、ＳｒＲｕ複合酸化物、あるいはこれらの合金などにより構成される。
【００３９】
なお、図１に示す本実施形態の強誘電体キャパシタ１は、上部電極及び下部電極の間に強誘電体膜を介在させてなる強誘電体キャパシタであって、上部電極が、酸素透過性を有する第１導電膜と、第２導電膜を含む積層膜によって構成されている、と考えることもできる。この場合には、上述した第１電極１６が下部電極に、保護膜２０が第１導電膜に、第２電極２２が第２導電膜にそれぞれ対応する。
【００４０】
本実施形態の強誘電体キャパシタ１はこのような構成を有しており、次にその製造方法について詳細に説明する。
【００４１】
図２〜図３は、一実施形態の強誘電体キャパシタの製造方法について説明する図である。なお、以下の説明では、まず本実施形態にかかる製造方法について概略的に説明し、その後、更に具体的な実施例について説明する。
【００４２】
まず図２（ａ）に示すように、基板１０上に下地絶縁膜１２を形成し、この下地絶縁膜１２上に密着層１４を形成する。次に図２（ｂ）に示すように、密着層１４上に第１電極１６を形成する。次に図２（ｃ）に示すように、第１電極１６上に強誘電体膜１８を形成する。
【００４３】
次に図２（ｄ）に示すように、強誘電体膜１８上に保護膜（第１導電膜）２０を形成する。上述したように、当該保護膜２０としては、次工程における熱処理時に強誘電体膜１８に対して十分に酸素を供給できるように、酸素を通しやすい材料及び膜厚が選択される。
【００４４】
次に図２（ｅ）に示すように、強誘電体膜１８の酸素欠損を回復するために、強誘電体膜１８に対して酸素雰囲気中における熱処理を行う。このとき、酸素は保護膜２０を介して強誘電体膜１８に供給される。酸素は、例えば、薄く形成した保護膜２０の結晶粒界を通って保護膜２０の上面側から強誘電体膜１８に供給される。
【００４５】
次に図３（ａ）に示すように、保護膜２０上に第２電極（第２導電膜）２２を形成する。このとき、保護膜２０は、第２電極２２の形成時に強誘電体膜１８の表面がダメージを受けて酸素欠損が生じることを防ぐ機能を担う。このような保護膜２０を用いない従来方法では、第２電極２２を例えばスパッタリング法によって形成した場合に、強誘電体膜１８の表面がプラズマやスパッタ粒子と直接的に接触するためにダメージを受けやすく酸素欠損を生じる場合が多いが、本実施形態では保護膜２０によってかかる不都合を回避することが可能となる。
【００４６】
次に図３（ｂ）に示すように、強誘電体膜１８、保護膜２０及び第２電極２２を所望の形状にパターニングする。本工程における当該パターニングは、周知のフォトリソグラフィ技術及びエッチング技術を用いて行うことができる。
【００４７】
次に図３（ｃ）に示すように、上述のパターニング工程における強誘電体膜１８等のエッチングダメージを回復するために、強誘電体膜１８等に対して酸素雰囲気中における熱処理を行う。以上の工程を経て、本実施形態の強誘電体キャパシタ１が完成する。
【００４８】
（実施例１）
基板１０としてシリコン基板を用い、当該シリコン基板に対して熱酸化処理を行って、下地絶縁膜１２として酸化シリコン膜を約４００ｎｍ成膜した。次に、ＤＣスパッタリング法により酸化シリコン膜上にＴｉ膜を約２０ｎｍ成膜した。そして、当該Ｔｉ膜を６５０℃の酸素雰囲気中で３０分間加熱し、酸化することによりＴｉ酸化膜を形成し、これを密着層１４とした。次に、当該Ｔｉ酸化膜上にＤＣスパッタリング法によりＰｔ膜を約２００ｎｍ成膜し、これを第１電極１６とした。
【００４９】
次に、上記Ｐｔ膜上に、強誘電体膜１８として約１２０ｎｍのＳＢＴ膜をＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法によって形成した。具体的には、まずＳＢＴのＭＯＤ溶液溶液をＰｔ膜上に塗布する。出発原料として、Ｔａ（ＯＣＯＣ_７Ｈ_１５）_５、Ｂｉ（ＯＣＯＣ_７Ｈ_１５）_３、Ｓｒ（ＯＣＯＣ_７Ｈ_１５）_２をｎ−オクタンに溶かした混合溶液を用いた。この混合溶液をスピンコート法によって塗布した後に、１６０℃で１分間乾燥させ、さらに２６０℃の酸素雰囲気中で４分間乾燥させた。これにより、塗布膜中に含まれる不要な化合物のほとんどが酸化、分解されて膜中から消失する。さらに、結晶化のための熱処理を行った。当該熱処理は、ランプアニール装置を用いて、昇温速度５０℃／秒で７００℃まで温度を上げて４０秒間行った。以上の塗布、乾燥、熱処理の工程を２回繰り返すことにより、１２０ｎｍのＳＢＴ膜を得た。
【００５０】
次に、ＳＢＴ膜上にＤＣスパッタリング法によりＰｔ膜を約２０ｎｍ成膜し、これを保護膜２０とした。次に、ファーネスアニール装置を用いて、酸素雰囲気中で７００℃１時間の熱処理を行った。この熱処理により、薄く形成した上記保護膜としてのＰｔ膜を介してＳＢＴ膜に酸素が供給され、ＳＢＴ膜表面の酸素欠損が回復する。この酸素欠損を回復させるための熱処理の後に、Ｐｔ膜上にＤＣスパッタリング法によりＰｔ膜を約１８０ｎｍ成膜し、これを上部電極２２とした。
【００５１】
次に、周知のパターニングプロセスによって、上部電極２２としてのＰｔ膜、保護膜２０としてのＰｔ膜、強誘電体膜１６としてのＳＢＴ膜を所望形状にパターニングした。その後、パターニングプロセスにおけるエッチングによるダメージの回復のために、ＳＢＴ膜等に対して酸素雰囲気中で７００℃３０分間の熱処理を行った。
【００５２】
図４は、上述した実施例１の方法によって作製した強誘電体キャパシタのヒステリシス特性を示す図である。同図に示すように、良好な強誘電特性が得られている。また、印加電圧３Ｖにおけるリーク電流は１．５×１０^−７（Ａ／ｃｍ^２）と小さい。また、本実施例１により作製した強誘電体キャパシタの断面構造を電子顕微鏡によって観察したところ、保護膜２０として形成した２０ｎｍのＰｔ膜と、上部電極２２として形成した１８０ｎｍのＰｔ膜とは、断面微細構造が異なっており、両者間に界面が形成されていることが確認された。かかる構造的特徴は、保護膜２０としてのＰｔ膜にはＳＢＴに対する酸素欠損を回復するための熱処理がなされており、上部電極２２としてのＰｔ膜にはかかる熱処理がなされていないことに起因するものと考えられる。
【００５３】
図５は、実施例１に対する比較例の強誘電体キャパシタのヒステリシス特性を示す図である。この比較例の強誘電体キャパシタは、上記実施例１と同様の方法によってＳＢＴ膜の成膜までのプロセスを行った後に、当該ＳＢＴ膜上にＤＣスパッタリング法により上部電極としてのＰｔ膜を２００ｎｍ成膜し、その後酸素雰囲気中で７００℃１時間の熱処理を行ってＳＢＴ膜表面の酸素欠損を回復させたものである。図５に示すように、比較例の強誘電体キャパシタは、印加電圧３Ｖにおけるリーク電流が５×１０^−４（Ａ／ｃｍ^２）と大きく、このリーク電流に起因してヒステリシス特性が膨らんでおり、良好な特性が得られていない。
【００５４】
（実施例２）
基板１０としてシリコン基板を用い、当該シリコン基板に対して熱酸化処理を行って、下地絶縁膜１２として酸化シリコン膜を約４００ｎｍ成膜した。次に、ＤＣスパッタリング法により酸化シリコン膜上にＴｉ膜を約２０ｎｍ成膜した。そして、当該Ｔｉ膜を６５０℃の酸素雰囲気中で３０分間加熱し、酸化することによりＴｉ酸化膜を形成し、これを密着層１４とした。次に、Ｔｉ酸化膜上にＤＣスパッタリング法によりＰｔ膜を約２００ｎｍ成膜し、これを第１電極１６とした。
【００５５】
次に、上記Ｐｔ膜上に、強誘電体膜１８として約１８０ｎｍのＳＢＴ膜をＭＯＤ法によって形成した。ＳＢＴ膜の具体的な形成方法は、上述した実施例１と同様であり、本実施例２では、塗布、乾燥、熱処理の工程を３回繰り返すことにより１８０ｎｍのＳＢＴ膜を得た。
【００５６】
次に、ＳＢＴ膜上にＤＣスパッタリング法によりＰｔ膜を約１００ｎｍ成膜し、これを保護膜２０とした。次に、ファーネスアニール装置を用いて、酸素雰囲気中で７００℃１時間の熱処理を行った。この熱処理により、薄く形成した上記保護膜としてのＰｔ膜を介してＳＢＴ膜に酸素が供給され、ＳＢＴ膜表面の酸素欠損が回復する。この酸素欠損を回復させるための熱処理の後に、Ｐｔ膜上にＤＣスパッタリング法により５０ｎｍのＩｒ酸化膜と５０ｎｍのＰｔ膜からなる積層膜を形成し、これを第２電極２２とした。
【００５７】
次に、周知のパターニングプロセスによって、第２電極２２としてのＩｒ酸化膜／Ｐｔ膜、保護膜２０としてのＰｔ膜、強誘電体膜１６としてのＳＢＴ膜を所望形状にパターニングした。その後、パターニングプロセスにおけるエッチングによるダメージの回復のために、ＳＢＴ膜等に対して酸素雰囲気中で７００℃３０分間の熱処理を行った。
【００５８】
図６は、上述した実施例２の方法によって作製した強誘電体キャパシタのヒステリシス特性を示す図である。同図に示すように、良好な強誘電特性が得られている。なお、実施例２に対する比較例として、保護膜としての１００ｎｍのＰｔ膜と、上部電極としての５０ｎｍのＩｒ酸化膜及び５０ｎｍのＰｔ膜を連続成膜した後に７００℃１時間の熱処理を行った場合には、強誘電体キャパシタはショート（短絡）した。
【００５９】
（実施例３）
基板１０としてシリコン基板を用い、当該シリコン基板に対して熱酸化処理を行って、下地絶縁膜１２として酸化シリコン膜を約４００ｎｍ成膜した。次に、ＤＣスパッタリング法により酸化シリコン膜上にＴｉ膜を約２０ｎｍ成膜した。そして、当該Ｔｉ膜を６５０℃の酸素雰囲気中で３０分間加熱して酸化することによりＴｉ酸化膜を形成し、これを密着層１４とした。次に、Ｔｉ酸化膜上にＤＣスパッタリング法によりＰｔ膜を約２００ｎｍ成膜し、これを第１電極１６とした。
【００６０】
次に、上記Ｐｔ膜上に、強誘電体膜１８として約１８０ｎｍのＳＢＴ膜をＭＯＤ法によって形成した。ＳＢＴ膜の具体的な形成方法は、上述した実施例１と同様であり、本実施例３においても、塗布、乾燥、熱処理の工程を３回繰り返すことにより１８０ｎｍのＳＢＴ膜を得た。
【００６１】
次に、ＳＢＴ膜上にＤＣスパッタリング法によりＩｒ酸化膜を約３０ｎｍ成膜し、これを保護膜２０とした。次に、ランプアニール装置を用いて、酸素雰囲気中で６７５℃６０秒間の熱処理を行った。この熱処理により、薄く形成した上記保護膜としてのＩｒ酸化膜を介してＳＢＴ膜に酸素が供給され、ＳＢＴ膜表面の酸素欠損が回復する。この酸素欠損を回復させるための熱処理の後に、Ｉｒ酸化膜上にＤＣスパッタリング法によりＰｔ膜を約１００ｎｍ成膜し、これを第２電極２２とした。
【００６２】
次に、周知のパターニングプロセスによって、第２電極２２としてのＰｔ膜、保護膜２０としてのＩｒ酸化膜、強誘電体膜１６としてのＳＢＴ膜を所望形状にパターニングした。その後、パターニングプロセスにおけるエッチングによるダメージの回復のために、ＳＢＴ膜等に対して酸素雰囲気中で７００℃３０分間の熱処理を行った。
【００６３】
図７は、上述した実施例３の方法によって作製した強誘電体キャパシタのヒステリシス特性を示す図である。同図に示すように、良好な強誘電特性が得られている。なお、実施例３に対する比較例として、保護膜としてのＩｒ酸化膜を５０ｎｍとした場合には、強誘電体キャパシタはショート（短絡）した。
【００６４】
（実施例４）
図８は、実施例４の強誘電体キャパシタの構造を説明する図である。同図に示す実施例４の強誘電体キャパシタは、上述した実施例２の強誘電体キャパシタに対して、水素バリア膜２４、層間膜２６、配線膜２８及び保護膜３０を形成したものである。水素バリア膜２４としては、スパッタリング法により６０ｎｍのアルミナ膜を形成した。層間膜としては、６００ｎｍのＴＥＯＳ酸化膜を形成した。その後、キャパシタの上部にコンタクトホールを形成して上部電極２２を露出させ、配線膜２８としてＡｌ膜を形成した。保護膜３０としては、１０００ｎｍのｐ−ＳｉＮ膜を形成した。その後、当該保護膜３０に、配線膜２８を露出させるコンタクトホールを形成した。
【００６５】
図９は、上述した実施例４の方法によって作製した強誘電体キャパシタのヒステリシス特性を示す図である。同図に示すように、配線膜２８等を形成した後（最終工程を経た後）であっても良好な強誘電特性が得られている。
【００６６】
図１０は、実施例４に対する比較例の強誘電体キャパシタの構造を説明する図である。同図に示す強誘電体キャパシタは、上記実施例１に対する比較例の強誘電体キャパシタに対して、図８に示す実施例４の強誘電体キャパシタと同様に水素バリア膜２４、層間膜２６、配線膜２８及び保護膜３０を形成したものである。
【００６７】
図１１は、実施例４に対する比較例の強誘電体キャパシタのヒステリシス特性を示す図である。この比較例の強誘電体キャパシタでは、図示のように強誘電体特性は大幅に劣化した。また電流−電圧特性にも大きな劣化が見られた。
【００６８】
このように、本実施形態によれば、第２電極（第２導電膜）の形成時に強誘電体膜が保護膜（第１導電膜）によって保護されるので、強誘電体膜に酸素欠損等の不具合が生じることを極力回避することができる。したがって、上部電極の形成後の熱処理を簡素化し、或いは省略することが可能となり、強誘電体キャパシタの他の構成要素が熱ダメージを受けることを回避すると共に製造時間の削減を図ることが可能となる。
【００６９】
また、保護膜については、上述した保護機能を発揮し得る最小限の厚みがあればよいので、当該保護膜を介した強誘電体膜への酸素供給が効率よく行われるように極めて薄くすることが可能である。したがって、強誘電体膜上に第２電極を直接的に形成した後に熱処理を行う従来方法に比べて、その処理温度を大幅に低温化し、あるいは処理時間を大幅に短縮することが可能となる。
【００７０】
また、第２電極については、保護膜の存在により強誘電体膜に対する影響をほとんど考慮する必要がなくなることから、より好都合なプロセス条件を選択して必要十分な厚さに成膜することが可能になる。
【００７１】
なお、保護膜の形成方法によっては強誘電体膜が多少のダメージを受ける場合も考えられるが、その場合であっても保護膜形成後の熱処理によって当該ダメージによる酸素欠損状態を容易に回復させることができる。
【００７２】
本実施形態の構造を採用することにより、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となる。また、本発明にかかる強誘電体キャパシタを用いることにより、優れた特性を有するメモリ素子を製造することが可能となる。更に、当該メモリ素子を複数形成することにより、優れた特性を有するメモリ装置（いわゆる強誘電体メモリ）を製造することが可能となる。また、かかるメモリ装置を用いて各種の電子機器を構成することが可能である。
【００７３】
なお、本発明は上述した実施形態及び各実施例の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、本実施形態の強誘電体キャパシタは、メモリ素子以外にも、大容量のキャパシタとして用いることも可能であり、更には焦電センサや圧力センサ等のセンサに用いるなど、各種の電子素子の製造に応用することが可能である。
【図面の簡単な説明】
【図１】強誘電体キャパシタの構造について説明する図である。
【図２】強誘電体キャパシタの製造方法について説明する図である。
【図３】強誘電体キャパシタの製造方法について説明する図である。
【図４】実施例１の強誘電体キャパシタのヒステリシス特性を示す図である。
【図５】実施例１に対する比較例の強誘電体キャパシタのヒステリシス特性を示す図である。
【図６】実施例２の強誘電体キャパシタのヒステリシス特性を示す図である。
【図７】実施例３の強誘電体キャパシタのヒステリシス特性を示す図である。
【図８】実施例４の強誘電体キャパシタの構造を説明する図である。
【図９】実施例４の強誘電体キャパシタのヒステリシス特性を示す図である。
【図１０】実施例４に対する比較例の強誘電体キャパシタの構造を説明する図である。
【図１１】実施例４に対する比較例の強誘電体キャパシタのヒステリシス特性を示す図である。
【符号の説明】
１…強誘電体キャパシタ、 １０…基板、 １２…下地絶縁膜、 １４…密着層、 １６…下部電極（第１電極）、 １８…強誘電体膜、 ２０…保護膜（機能膜）、 ２２…上部電極（第２電極）

Claims (22)

1. 第１電極及び第２電極の間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、
   キャパシタ形成面に前記第１電極を形成する第１工程と、
   前記第１電極上に強誘電体膜を形成する第２工程と、
   前記強誘電体膜上に、酸素透過性を有し、前記第２電極の形成時に前記強誘電体膜を保護する機能を担う保護膜を形成する第３工程と、
   前記強誘電体膜の酸素欠損を回復させるための熱処理を行う第４工程と、
   前記保護膜上に前記第２電極を形成する第５工程と、
   を含む強誘電体キャパシタの製造方法。
2. 前記第３工程は、前記保護膜を前記第２電極よりも薄く形成する、請求項１に記載の強誘電体キャパシタの製造方法。
3. 前記保護膜を前記第２電極と同じ材料を用いて形成する、請求項１又は２に記載の強誘電体キャパシタの製造方法。
4. 上部電極及び下部電極の間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、
   キャパシタ形成面に前記下部電極を形成する第１工程と、
   前記下部電極上に強誘電体膜を形成する第２工程と、
   前記強誘電体膜上に酸素透過性を有する第１導電膜を形成する第３工程と、
   前記強誘電体膜の酸素欠損を回復させるための熱処理を行う第４工程と、
   前記第１導電膜上に第２導電膜を堆積させて当該第１及び第２導電膜からなる前記上部電極を形成する第５工程と、を含み、
   前記第１導電膜が前記第５工程における前記第２導電膜の形成時に前記強誘電体膜を保護する機能を担う、強誘電体キャパシタの製造方法。
5. 前記第３工程は、前記第１導電膜を前記第２導電膜に比べて薄く形成する、請求項４に記載の強誘電体キャパシタの製造方法。
6. 前記第１導電膜と前記第２導電膜を同じ材料を用いて形成する、請求項４又は５に記載の強誘電体キャパシタの製造方法。
7. 第１電極と、
   前記第１電極上に形成された強誘電体膜と、
   前記強誘電体膜上に形成された保護膜と、
   前記保護膜上に形成された第２電極と、
   を備える強誘電体キャパシタ。
8. 前記保護膜は酸素透過性を有するものである、請求項７に記載の強誘電体キャパシタ。
9. 前記保護膜は導電性を有するものである、請求項７又は８に記載の強誘電体キャパシタ。
10. 前記保護膜は、白金、イリジウム、ルテニウム、ストロンチウム、ロジウム、レニウム、オスミウム、パラジウムの中から選択される少なくとも１種を含む金属または当該金属の酸化物からなる、請求項７乃至９のいずれかに記載の強誘電体キャパシタ。
11. 前記保護膜は２層以上の層を含む積層膜である、請求項１０に記載の強誘電体キャパシタ。
12. 前記保護膜は前記第２電極に比べて膜厚が薄い、請求項７乃至１１のいずれかに記載の強誘電体キャパシタ。
13. 前記保護膜は白金からなり、膜厚が１０ｎｍ以上１００ｎｍ以下である、請求項７乃至１２のいずれかに記載の強誘電体キャパシタ。
14. 前記保護膜は、イリジウム、イリジウム酸化物、ルテニウム、ルテニウム酸化物又はストロンチウム−ルテニウム複合酸化物のいずれかからなり、膜厚が５ｎｍ以上３０ｎｍ以下である、請求項７乃至１２のいずれかに記載の強誘電体キャパシタ。
15. 前記第２電極は、白金、イリジウム、ルテニウム、ストロンチウム、ロジウム、レニウム、オスミウム、パラジウムの中から選択される少なくとも１種を含む金属または当該金属の酸化物からなる、請求項７乃至１４のいずれかに記載の強誘電体キャパシタ。
16. 前記保護膜と前記第２電極とが同じ材料を用いて形成されたものである、請求項７乃至１５のいずれかに記載の強誘電体キャパシタ。
17. 前記強誘電体膜は、ＳｒＢｉＴａ複合酸化物、ＰｂＺｒＴｉ複合酸化物、ＢｉＴｉ複合酸化物、ＢｉＬａＴｉ複合酸化物のいずれかを含む、請求項７乃至１６のいずれかに記載の強誘電体キャパシタ。
18. 上部電極及び下部電極の間に強誘電体膜を介在させてなる強誘電体キャパシタであって、
    前記上部電極は、前記強誘電体膜上に配置され、酸素透過性を有する第１導電膜と当該第１導電膜上に配置される第２導電膜とを含んで構成される、強誘電体キャパシタ。
19. 請求項７乃至１８のいずれかに記載の強誘電体キャパシタを含んで構成される記憶素子。
20. 請求項７乃至１８のいずれかに記載の強誘電体キャパシタを含んで構成される電子素子。
21. 請求項１９に記載の記憶素子を複数用いて構成されるメモリ装置。
22. 請求項２１に記載のメモリ装置を含んで構成される電子機器。

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