JP2004296743A - Process for forming contact hole, semiconductor device, process for fabricating capacitor, memory, and electronic apparatus - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、コンタクトホール形成方法、メモリ装置、及び電子機器に関する。
【0002】
【背景の技術】
従来のコンタクトホール形成方法として、特開2002−299579号公報(特許文献1)に開示されたものがある。上記特許文献1に開示されたコンタクトホールは、キャパシタを構成する上部電極上に形成された絶縁膜をエッチングすることにより形成される。このとき、コンタクトホールは、上部電極に対してアライメントされる。
【0003】
【特許文献1】
特開2002−299579号公報
【発明が解決しようとする課題】
しかし、上記特許文献1に開示された従来のコンタクトホール形成方法では、キャパシタの微細化が進むにつれコンタクトホールの上部電極に対するアライメントマージンが少なくなるため、コンタクトホールのアライメントが上部電極に対してずれた場合に、コンタクトホール形成時のエッチングにより強誘電体層にダメージが入り、キャパシタの特性を劣化させるという問題が生じていた。また、コンタクトホールをオーバーエッチングした場合に、コンタクトホールが下部電極まで到達してしまい、キャパシタが短絡するという問題が生じていた。
【0004】
よって、本発明は、上記の課題を解決することのできるコンタクトホール形成方法、半導体装置、キャパシタ製造方法、メモリ装置、及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【0005】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の形態によれば、電極に対するコンタクトホールを形成するコンタクトホール形成方法であって、基体に電極を形成する電極形成工程と、電極上にハードマスクを形成するハードマスク形成工程と、ハードマスクを覆うように、基体上に絶縁層を形成する絶縁層形成工程と、ハードマスクの少なくとも一部が露出するように、絶縁層の一部を除去する絶縁層除去工程と、電極の少なくとも一部が露出するように、ハードマスクの少なくとも一部を絶縁層に対して選択的に除去することにより、コンタクトホールを形成するハードマスク除去工程とを備えたことを特徴とするコンタクトホール形成方法を提供する。これにより、電極とコンタクトホールに形成される導電性部材との接触不良がきわめて少ないコンタクトホールを提供することができる。
【0006】
また、絶縁層除去工程は、絶縁層の一部を除去することにより、絶縁層に開口部を形成し、ハードマスク除去工程は、開口部において露出したハードマスクを除去することにより、コンタクトホールを形成することが好ましい。これにより、電極の所望の位置において、接触不良がきわめて少ないコンタクトホールを形成することができる。
【0007】
また、ハードマスク形成工程は、ハードマスクを所定の形状に形成する工程を含み、絶縁層除去工程は、開口部の開口径が、ハードマスクの幅より大きくなるように、絶縁層を除去することが好ましい。これにより、開口部において露出される電極の面積を大きくすることができるため、接触不良及び接触抵抗をさらに低減させることができる。
【0008】
また、絶縁層形成工程は、第1の材料により絶縁層を形成し、ハードマスク形成工程は、第2の材料によりハードマスクを形成し、絶縁層除去工程は、第1の材料に対するエッチングレートが、第2の材料に対するエッチングレートより速いエッチャントにより絶縁層を除去し、ハードマスク除去工程は、第2の材料に対するエッチングレートが、第1の材料に対するエッチングレートより遅いエッチャントによりハードマスクを除去することが好ましい。これにより、絶縁層及びハードマスクを選択的に除去することができるため、加工精度よくコンタクトホールを形成することができる。
【0009】
また、絶縁層除去工程は、絶縁層をエッチバックすることにより、ハードマスクを露出させてもよい。また、絶縁層除去工程は、化学的機械研磨により絶縁層を除去することにより、ハードマスクを露出させてもよい。これにより、ハードマスクを露出するためにマスクを用いずに、コンタクトホールを形成することができる。
【0010】
また、ハードマスク形成工程は、複数のハードマスクを積層して形成してもよい。また、ハードマスク形成工程は、積層された複数のハードマスクのうち、電極と接するハードマスクを、コンタクトホールの深さより厚く形成することが好ましい。これにより、ハードマスクがエッチングにより逆テーパ形状になった場合であっても、コンタクトホールが逆テーパ形状になることを防ぐことができる。
【0011】
本発明の第2の形態によれば、上記コンタクトホール形成方法により形成されたコンタクトホールを備えたことを特徴とする半導体装置を提供する。半導体装置は、MPU、DSP等のディジタルデバイス、オペアンプ等のアナログデバイス、FRAM、DRAM、EEPROM等のメモリデバイス、及び上記デバイスを混載した混載デバイスを含む。
【0012】
本発明の第3の形態によれば、キャパシタを製造するキャパシタ製造方法であって、基体に下部電極を形成する工程と、下部電極上に誘電体層を形成する工程と、誘電体層上に上部電極を形成する工程と、上部電極上にハードマスクを形成するハードマスク形成工程と、ハードマスクを覆うように、基体上に絶縁層を形成する絶縁層形成工程と、ハードマスクの少なくとも一部が露出するように、絶縁層の一部を除去する絶縁層除去工程と、上部電極の少なくとも一部が露出するように、ハードマスクの少なくとも一部を絶縁層に対して選択的に除去することにより、上部電極に対するコンタクトホールを形成するハードマスク除去工程とを備えたことを特徴とするキャパシタ製造方法を提供する。これにより、上部電極とコンタクトホールに形成される配線等の接触不良をきわめて少なくすることができる。また、上部電極と下部電極との短絡を防ぐことができる。
【0013】
本発明の第4の形態によれば、上記キャパシタ製造方法により製造されたキャパシタを備えたことを特徴とするメモリ装置を提供する。メモリ装置は、上記キャパシタを備えた強誘電体メモリ、並びに上記キャパシタ及びロジック回路を備えた混載デバイスその他の上記キャパシタを備えた半導体装置を含む。
【0014】
本発明の第5の形態によれば、上記半導体装置又は上記メモリ装置を備えたことを特徴とする電子機器を提供する。電子機器は、パーソナルコンピュータ、ゲーム機、携帯情報端末、携帯通信機器、ICカードその他の上記半導体装置又は上記メモリ装置を備えた機器を含む。
【0015】
【発明の実施の形態】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【0016】
図1は、本発明の第1実施形態に係るコンタクトホール形成方法の途中工程を示す図である。まず、基体300を用意する(図1(a))。基体300は、例えば金属、半導体等の無機材料やポリイミド等の有機材料からなる基板や、当該基板上にトランジスタ、キャパシタ、及びダイオード等の素子、配線及び電極等の導電層、並びにゲート絶縁膜、層間絶縁膜及びキャパシタ誘電膜等の誘電層が形成されたものを含む。
【0017】
次に、基体300上に、電極302を形成する(図1(a))。電極302は、白金(Pt)、ルテニウム(Ru)、イリジウム(Ir)、金(Au)、アルミニウム(Al)、タングステン(W)、窒化タングステン(WN)、チタン(Ti)、窒化チタン(TiN)等の導電性材料を、スパッタリング法、CVD(Chemical Vaper Deposition)法、蒸着法等により、基体300上に堆積することにより形成される。
【0018】
電極302は、電荷を蓄積するキャパシタを構成する上部電極及び下部電極、電子デバイスにおける配線及びパッド等の、他の電極や配線等と電気的に接続され得る導電性部材を含む。本実施形態において、電極302は白金(Pt)により構成されており、白金をスパッタリング法により約200nm(ナノメートル)の厚さに堆積することにより形成される。
【0019】
次に、電極302上に、ハードマスク304を形成する(図1(a))。ハードマスク304は、窒化チタン、酸化シリコン(SiO)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)等の絶縁材料や、タングステン等の導電性材料を、スパッタリング法、CVD法、蒸着法等により、電極302上に堆積することにより形成される。
【0020】
ハードマスク304は、後述する電極302を加工する工程(図1(c))において用いられるエッチャントに対するエッチングレートが、電極302を構成する材料よりも十分に遅い材料により形成されるのが好ましい。また、ハードマスク304は、後述する開口部310を形成する工程(図2(b))において用いられるエッチャントに対するエッチングレートが、絶縁層308を構成する材料よりも十分に遅い材料により形成されるのが好ましい。ここで、エッチャントは、ドライエッチングにおける反応ガス、ウエットエッチングにおけるエッチング溶液、及び化学的機械研磨(CMP:Chemical Mechanical Polish)におけるスラリーを含む。本実施形態において、ハードマスク304は、窒化チタンを、スパッタリング法により約200nmの厚さに堆積することにより形成される。
【0021】
本実施形態においてハードマスク304及び絶縁層308は、それぞれ異なる材料により形成されるが、ハードマスク304及び絶縁層308は、異なる方法により堆積した同一の材料により形成されてもよい。例えば、ハードマスク304を、TEOS(Tetraethoxysilane)を原料とした熱CVD法を用いた酸化シリコンにより形成し、絶縁層308を、TEOSを原料としたプラズマCVD法を用いた酸化シリコンにより形成してもよい。すなわち、ハードマスク304及び絶縁層308は、絶縁層308に対してハードマスク304を選択的に除去できればよい。
【0022】
次に、ハードマスク304上に、レジストマスク306を形成する(図1(a))。レジストマスク306は、フォトレジストをハードマスク304上に塗布し、ライン形状やパッド形状等の、ハードマスク304を加工するための所定のパターンを有するマスクを用いて当該フォトレジストを露光及び現像することにより形成される。
【0023】
次に、ハードマスク304を所定の形状に加工する(図1(b))。具体的には、レジストマスク306をマスクとして、所定のエッチャントを用いてハードマスク304をドライエッチングすることにより、ハードマスク304をレジストマスク306が有するパターンと略同じ形状に加工する。
【0024】
本実施形態においてハードマスク304は、エッチャントに塩素ガス(Cl2)を用いて、ICP(Induced Coupled Plasma)エッチングすることにより加工される。また、ハードマスク304は、ウエットエッチングにより所定の形状に加工されてもよい。
【0025】
次に、レジストマスク306を除去した後、電極302を所定の形状に加工する(図1(c))。具体的には、ハードマスク304をマスクとして、電極302をドライエッチングすることにより、ハードマスク304が有する形状と略同一の形状に加工する。本実施形態において、白金により構成された電極302は、窒化チタンにより構成されたハードマスク304をマスクとして、塩素と酸素(O2)との混合ガスをエッチャントとして、ICP等の高密度プラズマドライエッチングにより加工される。これにより、窒化チタンに対して白金を選択的にエッチングすることができる。また、エッチャントとして酸素を40%以上含むことが好ましく、チャンバ内の圧力は1Pa以下であることが好ましく、チャンバ内にプラズマを形成するためのバイアスは、300から700ワット程度であることが好ましい。また、基体300等を加熱しながらハードマスク304をエッチングしてもよい。
【0026】
本実施形態では、ハードマスク304をマスクとして電極302を加工しているが、レジストマスク306及び/又はハードマスク304をマスクとして電極302を加工してもよい。また、電極302はハードマスク304と異なる形状を有するように加工されてもよい。
【0027】
図2は、第1実施形態に係るコンタクトホール形成方法の途中工程を示す図である。ハードマスク304及び電極302を所定の形状に加工した後、基体300に絶縁層308を形成する(図2(a))。絶縁層308は、CVD法、スパッタリング法等により、酸化シリコン、窒化シリコン等の絶縁材料や誘電材料を、電極302及びハードマスク304を覆うように基体300上に堆積することにより形成される。本実施形態において、絶縁層308は、TEOSを原料としたプラズマCVD法により、酸化シリコンを約600nmの厚さに堆積することにより形成される。
【0028】
次に、ハードマスク304の少なくとも一部が露出するように、絶縁層308に開口部310を形成する(図2(b))。開口部310は、絶縁層308の一部を除去することにより形成される。このとき、開口部310は、ハードマスク304に対して絶縁層308を選択的にエッチングすることにより形成されるのが望ましく、また、電極302が露出しないように形成されるのが望ましい。本実施形態において開口部310は、当該開口部310に対応するパターンを有するレジストマスクをマスクとして、CHF3/O2等のフロンガスを含むガスを用いた反応性イオンエッチングにより、絶縁層308をエッチングして形成される。
【0029】
次に、開口部310の底部においてハードマスク304の少なくとも一部を除去することにより、電極302の少なくとも一部を露出させることにより、コンタクトホール312を形成する(図2(c))。コンタクトホール312は、絶縁層308に対してハードマスク304を選択的に除去することにより形成される。本実施形態においてハードマスク304は、ハードマスク304を加工する工程(図1(b))においてハードマスク304を加工した方法と同一の方法により除去される。また、ハードマスク304を、ウエットエッチングにより、絶縁層308に対して選択的に除去してもよい。以上のプロセスにより、電極302と他の電極や配線等の導電性部材とを電気的に接続するためのコンタクトホール312を形成することができる。
【0030】
本実施形態によれば、電極302上にハードマスク304を形成することにより、絶縁層308に開口部310を形成する工程において、開口部310の深さ方向に対するマージンを十分に確保することができる。これにより、電極302及び/又はハードマスク304に対する、開口部310のアライメントがずれた場合であっても、絶縁層308のオーバーエッチングによる開口部310の基体300への到達を防ぐことができる。したがって、開口部310の開口径を十分に大きくすることができるため、コンタクトホール312に形成される他の導電性部材と電極302との接触不良を防ぐことができる。また、基体300に設けられた強誘電体層に対するエッチングダメージや、コンタクトホール312に形成される導電性部材と、基体300に設けられた電極や配線等との短絡を防ぐことができる。
【0031】
図3は、本発明の第2実施形態に係るコンタクトホール312の形成方法の途中工程を示す図である。以下、第1実施形態と異なる部分を中心に本実施形態について説明する。なお、第1実施形態と同じ符号を付した構成は、第1実施形態と同様の材料及び方法により形成されてよい。
【0032】
まず、第1実施形態における絶縁層308を形成する工程までと同様の工程により(図1及び図2(a))、基体300上に、電極302、ハードマスク304、及び絶縁層308を形成する。
【0033】
次に、絶縁層308の一部を除去することにより、絶縁層308に開口部310を形成する(図3(a))。本実施形態では、開口部310は、当該開口部310の開口径がハードマスク304の幅より大きくなるように、絶縁層308を除去することにより形成される。すなわち、ハードマスク304の幅方向において当該ハードマスク304の上面がすべて露出するように、開口部310を形成する。このとき、開口部310は、ハードマスク304が開口部310の底面から突出するように形成されてもよい。すなわち、開口部310は、当該開口部310の底面において、ハードマスク304の幅方向における両側面が露出するように形成されてもよい。そして、ハードマスク304を除去することにより、コンタクトホール312を形成する(図3(b))。
【0034】
本実施形態によれば、開口部310において露出されるハードマスク304の面積を大きくすることができる。したがって、ハードマスク304を除去することにより、コンタクトホール312において露出される電極302の面積を大きくすることができるため、コンタクトホール312に形成される他の導電性部材と電極302との接触不良を防ぐことができ、また、接触抵抗を低減させることができる。
【0035】
図4は、本発明の第3実施形態に係るコンタクトホール312の形成方法の途中工程を示す図である。以下、上述した実施形態と異なる部分を中心に本実施形態について説明する。なお、上述した実施形態と同じ符号を付した構成は、上述した実施形態と同様の材料及び方法により形成されてよい。
【0036】
まず、第1実施形態における絶縁層308を形成する工程までと同様の工程により(図1及び図2(a))、基体300上に、電極302、ハードマスク304、及び絶縁層308を形成する。本実施形態においてハードマスク304は、絶縁層308に形成されるコンタクトホール312の深さより厚く形成されるのが好ましい。
【0037】
次に、絶縁層308の一部を除去することにより、ハードマスク304を露出させる(図4(a))。本実施形態では、絶縁層308を化学的機械研磨により絶縁層308を除去してハードマスク304を露出させる。このとき、ハードマスク304の上面と絶縁層308の表面(研磨面)とが略同じ高さになるように、ハードマスク304を露出させてもよく、また、ハードマスク304の上面が絶縁層308の表面より突出するように、ハードマスク304を露出させてもよい。
【0038】
また、絶縁層308をエッチバックすることにより、ハードマスク304を露出させてもよい。例えば、絶縁層308上にレジスト層を形成した後、当該レジスト層及び絶縁層308をエッチングするレジストエッチバック法により絶縁層308をエッチバックする。また、SOG(Spin On Glass)等により絶縁層308を、当該絶縁層308の表面が平坦になるように形成した後、絶縁層308をエッチバックしてもよい。この場合、基体300の全面において絶縁層308をエッチバックしてもよく、また、基体300における電極302が形成された領域において絶縁層308をエッチバックしてもよい。そして、ハードマスク304を除去することにより、コンタクトホール312を形成する(図4(b))。
【0039】
本実施形態によれば、コンタクトホール312を形成するためのマスクを用いなくとも、コンタクトホール312を形成することができるため、コンタクトホール312を形成する工程を簡略化することができる。また、コンタクトホール312において露出される電極302の面積を大きくすることができるため、コンタクトホール312に形成される他の導電性部材と電極302との接触不良を防ぐことができ、また、接触抵抗を低減させることができる。
【0040】
図5は、本発明の第4実施形態に係るコンタクトホール312の形成方法の途中工程を示す図である。本実施形態では、ハードマスク304が複数層形成される。以下、上述した実施形態と異なる部分を中心に本実施形態について説明する。なお、上述した実施形態と同じ符号を付した構成は、上述した実施形態と同様の材料及び方法により形成されてよい。
【0041】
まず、基体300上に、下部電極302、第1ハードマスク304−1、及び第2ハードマスク304−2を形成した後、第2ハードマスク304−2上にレジストマスク306を形成する(図5(a))。ここで、下部電極302に接するハードマスク304、すなわち、第1ハードマスク304−1は、コンタクトホール312の深さより厚く形成されるのが望ましい。また、第1ハードマスク304−1及び第2ハードマスク304−2は、それぞれ異なる材料により形成されるのが好ましい。
【0042】
例えば、第1ハードマスク304−1は、下部電極302との密着性が、第2ハードマスク304−2と下部電極302との密着性より高い材料により形成される。また、例えば、第2ハードマスク304−2は、後述する第1ハードマスク304−1及び下部電極302をエッチングする工程(図5(c))において、第1ハードマスク304−1及び下部電極302のエッチングマスクに適した材料により形成され、第1ハードマスク304−1は、絶縁層308をエッチバック又は化学的機械研磨する工程において、ストッパとなるような材料により形成される。第2ハードマスク304−2は、第1ハードマスクに対して選択的に除去可能な材料により形成されるのが好ましい。例えば、第1ハードマスク304−1は、窒化チタンにより形成され、第2ハードマスク304−2は、酸化シリコンにより形成される。
【0043】
次に、レジストマスク306をマスクとして、第2ハードマスク304−2をエッチングし、レジストマスク306を除去した後(図5(b))、第2ハードマスク304−2をマスクとして、第1ハードマスク304−1及び下部電極302をエッチングする(図5(c))。次に、第2ハードマスク304−2を除去した後、基体300上に絶縁層308を形成し、第3実施形態と同様に絶縁層308をエッチバック又は化学的機械研磨することにより第1ハードマスク304−1を露出させる。そして、第1ハードマスク304−1を除去することにより、コンタクトホール312を形成する(図5(d))。
【0044】
本実施形態によれば、ハードマスク304を下部電極302上に複数層形成し、下部電極302に接するハードマスク304と下部電極302との密着性を、他のハードマスク304と下部電極302との密着性より高くすることにより、当該他のハードマスク304と下部電極302との密着性が悪い場合であっても、当該他のハードマスク304をマスクとして下部電極302をエッチングすることができる。
【0045】
また、本実施形態によれば、ハードマスク304をマスクとして下部電極302をエッチングした後に、ハードマスク304が逆テーパ形状になった場合であっても(図5(e)参照)、当該ハードマスク304を除去し、他のハードマスク304を用いてコンタクトホール312を形成することができるため、コンタクトホール312が逆テーパ形状になることを防ぐことができる。
【0046】
図6は、本発明の第5実施形態に係るメモリ装置の一例であるクロスポイント型の強誘電体メモリの製造工程の一部を示す図である。図6(a)、(c)、及び(e)は、強誘電体メモリにおいてキャパシタアレイが形成される領域の一部の上面図である。また、図6(b)、(d)、及び(f)は、それぞれ図6(a)、(c)、及び(e)におけるAA´断面図である。本実施形態は、第1実施形態に係るコンタクトホール形成方法を、クロスポイント型の強誘電体メモリにおける上部電極と配線とを電気的に接続するためのコンタクトホールの形成に適用している。以下、上述した実施形態と異なる部分を中心に本実施形態について説明する。なお、上述した実施形態と同じ符号を付した構成は、上述した実施形態と同様の材料及び方法により形成されてよい。
【0047】
まず、基体300に下部電極320及び強誘電体層322を形成する。本実施形態において下部電極320は、酸化チタン(TiO)を約40nm、白金を約200nmの厚さで積層させることにより形成される。また、強誘電体層322は、タンタル酸ストロンチウムビスマス(SrBi2Ta2O9)を、約180nmの厚さに堆積させることにより形成される。
【0048】
次に、強誘電体層322上に上部電極として電極302を、電極302上にハードマスク304を、さらに、ハードマスク304上にレジストマスク306を形成する(図6(a)及び(b))。次に、レジストマスク306をマスクとしてハードマスク304をエッチングした後、ハードマスク304をマスクとして電極302及び強誘電体層322をエッチングする(図6(c)及び(d))。
【0049】
次に、下部電極320をエッチングによりライン状に加工する(図6(e)及び(f))。本実施形態では、下部電極320は、上部電極である複数の電極302が1つの下部電極320を共有するように加工される。
【0050】
図7は、第5実施形態に係る強誘電体メモリの製造工程の一部を示す図である。図7(a)、(c)、及び(e)は、強誘電体メモリにおいてキャパシタアレイが形成される領域の一部の上面図である。また、図7(b)、(d)、及び(f)は、それぞれ図7(a)、(c)、及び(e)におけるAA´断面図である。
【0051】
ハードマスク304、電極302、強誘電体層322、及び下部電極320を所定の形状に加工した後、基体300に絶縁層308を形成する。そして、ハードマスク304の少なくとも一部が露出するように、絶縁層308に開口部310を形成する(図7(a)及び(b))。ここで、開口部310を、第2実施形態において説明した工程(図3(a))と同様の工程により形成してもよい。
【0052】
次に、電極302の一部が露出するように、ハードマスク304の少なくとも一部を除去することにより、コンタクトホール312を形成する(図7(c)及び(d))。そして、コンタクトホール312において電極302と接触するように、配線層314をコンタクトホール312及び絶縁層308上に形成した後、配線層314を下部電極320と交差するように加工する(図7(e)及び(f))。以上の工程により、クロスポイント型の強誘電体メモリを得る。
【0053】
本実施形態によれば、電極302上にハードマスク304を形成することにより、絶縁層308に開口部310を形成する工程において、開口部310の深さ方向に対するマージンを十分に確保することができる。これにより、開口部310の電極302及び/又はハードマスク304に対するアライメントがずれた場合であっても、オーバーエッチングにより開口部310が強誘電体層322や下部電極320に到達するのを防ぐことができる。したがって、強誘電体層322へのエッチングダメージや電極302と下部電極320との短絡を防ぐことができる。
【0054】
図8は、本発明の第6実施形態に係るクロスポイント型の強誘電体メモリの製造工程の一部を示す図である。図8(a)、(c)、及び(e)は、強誘電体メモリにおいてキャパシタアレイが形成される領域の一部の上面図である。また、図8(b)、(d)、及び(f)は、それぞれ図8(a)、(c)、及び(e)におけるAA´断面図である。本実施形態は、第3実施形態に係るコンタクトホール形成方法を、クロスポイント型の強誘電体メモリにおける上部電極と配線とを電気的に接続するためのコンタクトホールの形成に適用している。以下、上述した実施形態と異なる部分を中心に本実施形態について説明する。なお、上述した実施形態と同じ符号を付した構成は、上述した実施形態と同様の材料及び方法により形成されてよい。
【0055】
まず、第5実施形態における絶縁層308を形成する工程までと同様の工程により(図6並びに図7(a)及び(b))、基体300上に、下部電極320、強誘電体層322、上部電極として電極302、ハードマスク304、及び絶縁層308を形成する。
【0056】
次に、絶縁層308の一部を除去することにより、ハードマスク304を露出させる(図8(a)及び(b))。そして、ハードマスク304を除去することにより、コンタクトホール312を形成する(図8(c)及び(d))。そして、コンタクトホール312において電極302と接触するように、配線層314をコンタクトホール312及び絶縁層308上に形成した後、配線層314を下部電極320と交差するように加工する(図8(e)及び(f))。以上の工程により、クロスポイント型の強誘電体メモリを得る。
【0057】
本実施形態によれば、コンタクトホール312を形成するためのマスクを用いなくとも、コンタクトホール312を形成することができるため、コンタクトホール312を形成する工程を簡略化することができる。また、コンタクトホール312において露出される電極302の面積を大きくすることができるため、配線層314と電極302との接触不良を防ぐことができ、また、接触抵抗を低減させることができる。
【0058】
図9は、本発明の第7実施形態に係るクロスポイント型の強誘電体メモリの製造工程の一部を示す図である。図9(a)及び(c)は、強誘電体メモリにおいてキャパシタアレイが形成される領域の一部の上面図である。また、図9(b)及び(d)は、それぞれ図8(a)及び(c)におけるAA´断面図である。以下、上述した実施形態と異なる部分を中心に本実施形態について説明する。なお、上述した実施形態と同じ符号を付した構成は、上述した実施形態と同様の材料及び方法により形成されてよい。
【0059】
まず、第5実施形態におけるレジストマスク306を形成する工程までと同様の工程により(図6(a)及び(b)参照)、基体300上に、下部電極320、強誘電体層322、上部電極302、ハードマスク304、及びレジストマスク306を形成する。そして、レジストマスク306をマスクとしてハードマスク304をエッチングすることにより、ハードマスク304をライン状に形成する。そして、ハードマスク304をマスクとして上部電極302、強誘電体層322、及び下部電極320をエッチングすることにより、上部電極302、強誘電体層322、及び下部電極320をライン状に形成する(図9(a)及び(b))。
【0060】
次に、第5実施形態におけるコンタクトホール312を形成する工程(図7(c)及び(d)参照)、又は第6実施形態におけるコンタクトホール312を形成する工程(図8(c)及び(d)参照)までの工程と同様の工程により、電極302上にコンタクトホール312を形成する。本実施形態においてコンタクトホール312は、電極302等と略同じ形状を有するライン状に形成される。
【0061】
図10は、第7実施形態に係る強誘電体メモリの製造工程の一部を示す図である。図10(a)、(d)、及び(g)は、強誘電体メモリにおいてキャパシタアレイが形成される領域の一部の上面図である。また、図10(b)、(e)、及び(h)は、それぞれ図10(a)、(d)、及び(g)におけるAA´断面図である。また、図10(c)、(f)、及び(i)は、それぞれ図10(a)、(d)、及び(g)におけるBB´断面図である。
【0062】
電極302上にコンタクトホール312を形成した後、配線層314を形成する(図10(a)、(b)、及び(c))。本実施形態において、配線層314は、ライン状に形成された、複数の上部電極302、強誘電体層322、及び下部電極320と略直交するように、ライン状に形成される。
【0063】
次に、配線層314をマスクとして、絶縁層308及び電極302をエッチングする(図10(d)、(e)、及び(f))。すなわち、配線層314と下部電極320とが交差する領域以外の領域における絶縁層308及び電極302を、配線層314をマスクとしてエッチングすることにより除去する。これにより、配線層314と下部電極320とが交差する領域において、電極302、強誘電体層322、及び下部電極320から構成されるキャパシタが形成され、クロスポイント型の強誘電体メモリを得る。
【0064】
また、配線層314をマスクとして、強誘電体層322をさらにエッチングしてもよい(図10(g)、(h)、及び(i))。すなわち、配線層314と下部電極320とが交差する領域以外の領域における絶縁層308、電極302、及び強誘電体層322を、配線層314をマスクとしてエッチングすることにより、クロスポイント型の強誘電体メモリを形成してもよい。
【0065】
図11は、本発明のコンタクトホール形成方法により形成されたコンタクトホール312を備えた半導体装置の一例であるメモリ装置100を示す図である。メモリ装置100は、電荷を蓄積することによりデータを記憶するキャパシタ200と、キャパシタ200を構成する下部電極320に電気的に接続され、キャパシタ200に電圧を印加するか否かを切り替えるトランジスタ110と、トランジスタ110のゲートに電気的に接続されたワード線120と、トランジスタ110のソース又はドレインに電気的に接続されたビット線130と、キャパシタ200の電極302に電気的に接続されたプレート線140とを備える。プレート線140と電極302とは、プレート線140と電極302との間に設けられた絶縁層308に形成されたコンタクトホール312を介して電気的に接続されている。
【0066】
メモリ装置100の動作について説明する。キャパシタ200にデータを書き込む場合、データを書き込むキャパシタ200に対応するビット線130及びプレート線140を所定の電圧にチャージする。そして、当該キャパシタ200に対応するワード線120を所定の電圧にチャージしてトランジスタ110をオンにすることにより、キャパシタ200に電荷を蓄積させる。キャパシタ200は、強誘電体層を備えて構成されているため、当該強誘電体層の残留分極特性により、メモリ装置100の電源を切った場合であっても、キャパシタ200は書き込まれたデータを保持することができる。
【0067】
一方、キャパシタ200に書き込まれたデータを読み出す場合は、データを読み出すキャパシタ200に対応するワード線120を所定の電圧にチャージしてトランジスタ110をオンにすることにより、キャパシタ200からビット線130に流れ出る電荷を、当該ビット線130に電気的に接続されたセンスアンプ等により検出し、当該キャパシタ200に保持されたデータを判定する。
【0068】
図12は、本発明のメモリ装置を備えた電子機器の一例であるパーソナルコンピュータ1000の構成を示す斜視図である。図12において、パーソナルコンピュータ1000は、表示パネル1002と、キーボード1004を有する本体部1006とを備える。当該パーソナルコンピュータ1000の本体部1006の内蔵基板等において、本発明のメモリ装置が利用されている。
【0069】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係るコンタクトホール形成方法の途中工程を示す図である。
【図2】第1実施形態に係るコンタクトホール形成方法の途中工程を示す図である。
【図3】本発明の第2実施形態に係るコンタクトホール312の形成方法の途中工程を示す図である。
【図4】本発明の第3実施形態に係るコンタクトホール312の形成方法の途中工程を示す図である。
【図5】本発明の第5実施形態に係るメモリ装置の一例であるクロスポイント型の強誘電体メモリの製造工程の一部を示す図である。
【図6】第5実施形態に係る強誘電体メモリ製造工程の一部を示す図である。
【図7】本発明の第6実施形態に係るクロスポイント型の強誘電体メモリの製造工程の一部を示す図である。
【図8】本発明の第7実施形態に係るクロスポイント型の強誘電体メモリの製造工程の一部を示す図である。
【図9】第7実施形態に係る強誘電体メモリの製造工程の一部を示す図である。
【図10】本発明のコンタクトホール形成方法により形成されたコンタクトホール312を備えたメモリ装置100を示す図である。
【図11】本発明のメモリ装置を備えた電子機器の一例であるパーソナルコンピュータ1000の構成を示す斜視図である。
【符号の説明】
100・・メモリ装置、110・・トランジスタ、120・・ワード線、130・・ビット線、140・・プレート線、180・・形成面、200・・キャパシタ、300・・基体、302・・電極、304・・ハードマスク、306・・レジストマスク、308・・絶縁層、308・・当該絶縁層、310・・開口部、310・・当該開口部、312・・コンタクトホール、314・・配線層、320・・下部電極、322・・強誘電体層、1000・・パーソナルコンピュータ、1002・・表示パネル、1004・・キーボード、1006・・本体部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a contact hole forming method, a memory device, and an electronic device.
[0002]
[Background technology]
As a conventional contact hole forming method, there is a method disclosed in JP-A-2002-299579 (Patent Document 1). The contact hole disclosed in
[0003]
[Patent Document 1]
JP-A-2002-299579
[Problems to be solved by the invention]
However, in the conventional method for forming a contact hole disclosed in
[0004]
Therefore, an object of the present invention is to provide a method for forming a contact hole, a semiconductor device, a method for manufacturing a capacitor, a memory device, and an electronic device that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous embodiments of the present invention.
[0005]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a contact hole forming method for forming a contact hole for an electrode, comprising the steps of forming an electrode on a base, and forming a hard mask on the electrode. Forming a hard mask, forming an insulating layer on the substrate so as to cover the hard mask, and removing part of the insulating layer so that at least a part of the hard mask is exposed. A layer removing step, and a hard mask removing step of forming a contact hole by selectively removing at least a part of the hard mask with respect to the insulating layer so that at least a part of the electrode is exposed. And a method of forming a contact hole. This makes it possible to provide a contact hole in which contact failure between the electrode and the conductive member formed in the contact hole is extremely small.
[0006]
In the insulating layer removing step, an opening is formed in the insulating layer by removing a part of the insulating layer, and in the hard mask removing step, the contact hole is formed by removing the hard mask exposed in the opening. Preferably, it is formed. This makes it possible to form a contact hole with extremely few contact failures at a desired position of the electrode.
[0007]
Further, the hard mask forming step includes a step of forming the hard mask into a predetermined shape, and the insulating layer removing step includes removing the insulating layer such that the opening diameter of the opening is larger than the width of the hard mask. Is preferred. Thereby, since the area of the electrode exposed in the opening can be increased, the contact failure and the contact resistance can be further reduced.
[0008]
In the insulating layer forming step, an insulating layer is formed from the first material, the hard mask forming step is forming a hard mask from the second material, and in the insulating layer removing step, the etching rate with respect to the first material is reduced. Removing the insulating layer with an etchant that is faster than the etch rate for the second material; and removing the hard mask with an etchant that has an etch rate for the second material that is slower than the etch rate for the first material. Is preferred. Thus, the insulating layer and the hard mask can be selectively removed, so that a contact hole can be formed with high processing accuracy.
[0009]
In the insulating layer removing step, the hard mask may be exposed by etching back the insulating layer. In the insulating layer removing step, the hard mask may be exposed by removing the insulating layer by chemical mechanical polishing. Thus, the contact hole can be formed without using a mask to expose the hard mask.
[0010]
In the hard mask forming step, a plurality of hard masks may be stacked. In the hard mask forming step, it is preferable that, out of the plurality of stacked hard masks, a hard mask that is in contact with the electrode is formed thicker than the depth of the contact hole. Thus, even when the hard mask has an inverted tapered shape due to the etching, it is possible to prevent the contact hole from having an inverted tapered shape.
[0011]
According to a second aspect of the present invention, there is provided a semiconductor device including a contact hole formed by the above-described method for forming a contact hole. The semiconductor device includes a digital device such as an MPU and a DSP, an analog device such as an operational amplifier, a memory device such as an FRAM, a DRAM, and an EEPROM, and a mixed device including the above devices.
[0012]
According to a third aspect of the present invention, there is provided a capacitor manufacturing method for manufacturing a capacitor, comprising: forming a lower electrode on a base; forming a dielectric layer on the lower electrode; A step of forming an upper electrode, a step of forming a hard mask on the upper electrode, a step of forming an insulating layer on the substrate so as to cover the hard mask, and at least a part of the hard mask An insulating layer removing step of removing a part of the insulating layer so that the insulating layer is exposed; and selectively removing at least a part of the hard mask with respect to the insulating layer so that at least a part of the upper electrode is exposed. And a step of removing a hard mask for forming a contact hole for the upper electrode. As a result, poor contact between the upper electrode and the wiring formed in the contact hole can be extremely reduced. Further, a short circuit between the upper electrode and the lower electrode can be prevented.
[0013]
According to a fourth aspect of the present invention, there is provided a memory device including a capacitor manufactured by the above-described method for manufacturing a capacitor. The memory device includes a ferroelectric memory including the capacitor, an embedded device including the capacitor and a logic circuit, and a semiconductor device including the capacitor.
[0014]
According to a fifth aspect of the present invention, there is provided an electronic apparatus including the semiconductor device or the memory device. The electronic device includes a personal computer, a game machine, a portable information terminal, a portable communication device, an IC card, and other devices provided with the above semiconductor device or the above memory device.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described through embodiments of the present invention with reference to the drawings, but the following embodiments do not limit the invention according to the claims and are described in the embodiments. Not all combinations of features are essential to the solution of the invention.
[0016]
FIG. 1 is a view showing an intermediate step of a contact hole forming method according to the first embodiment of the present invention. First, a
[0017]
Next, the
[0018]
The
[0019]
Next, a
[0020]
The
[0021]
In this embodiment, the
[0022]
Next, a resist
[0023]
Next, the
[0024]
In the present embodiment, the
[0025]
Next, after removing the resist
[0026]
In the present embodiment, the
[0027]
FIG. 2 is a view showing an intermediate step of the contact hole forming method according to the first embodiment. After processing the
[0028]
Next, an
[0029]
Next, a
[0030]
According to the present embodiment, by forming the
[0031]
FIG. 3 is a view showing an intermediate step of a method for forming a
[0032]
First, the
[0033]
Next, an
[0034]
According to the present embodiment, the area of the
[0035]
FIG. 4 is a view showing an intermediate step of a method for forming a
[0036]
First, the
[0037]
Next, the
[0038]
Further, the
[0039]
According to the present embodiment, since the
[0040]
FIG. 5 is a view showing an intermediate step of a method for forming a
[0041]
First, after forming the
[0042]
For example, the first hard mask 304-1 is formed of a material having higher adhesion to the
[0043]
Next, the second hard mask 304-2 is etched using the resist
[0044]
According to the present embodiment, a plurality of
[0045]
Further, according to the present embodiment, even if the
[0046]
FIG. 6 is a view illustrating a part of a manufacturing process of a cross-point type ferroelectric memory which is an example of a memory device according to a fifth embodiment of the present invention. FIGS. 6A, 6C, and 6E are top views of a part of a region where a capacitor array is formed in a ferroelectric memory. FIGS. 6B, 6D, and 6F are cross-sectional views taken along the line AA ′ in FIGS. 6A, 6C, and 6E, respectively. In the present embodiment, the contact hole forming method according to the first embodiment is applied to formation of a contact hole for electrically connecting an upper electrode and a wiring in a cross-point type ferroelectric memory. Hereinafter, the present embodiment will be described focusing on parts different from the above-described embodiment. In addition, the configuration denoted by the same reference numeral as in the above-described embodiment may be formed by the same material and method as in the above-described embodiment.
[0047]
First, the
[0048]
Next, an
[0049]
Next, the
[0050]
FIG. 7 is a view illustrating a part of the manufacturing process of the ferroelectric memory according to the fifth embodiment. FIGS. 7A, 7C, and 7E are top views of a part of a region where a capacitor array is formed in a ferroelectric memory. FIGS. 7B, 7D, and 7F are cross-sectional views taken along the line AA ′ in FIGS. 7A, 7C, and 7E, respectively.
[0051]
After processing the
[0052]
Next, a
[0053]
According to the present embodiment, by forming the
[0054]
FIG. 8 is a view showing a part of the manufacturing process of the cross-point type ferroelectric memory according to the sixth embodiment of the present invention. FIGS. 8A, 8C, and 8E are top views of a part of a region where a capacitor array is formed in a ferroelectric memory. FIGS. 8B, 8D, and 8F are cross-sectional views taken along the line AA 'in FIGS. 8A, 8C, and 8E, respectively. In the present embodiment, the contact hole forming method according to the third embodiment is applied to formation of a contact hole for electrically connecting an upper electrode and a wiring in a cross-point type ferroelectric memory. Hereinafter, the present embodiment will be described focusing on parts different from the above-described embodiment. In addition, the configuration denoted by the same reference numeral as in the above-described embodiment may be formed by the same material and method as in the above-described embodiment.
[0055]
First, the
[0056]
Next, the
[0057]
According to the present embodiment, since the
[0058]
FIG. 9 is a view showing a part of the manufacturing process of the cross-point type ferroelectric memory according to the seventh embodiment of the present invention. FIGS. 9A and 9C are top views of a part of a region where a capacitor array is formed in a ferroelectric memory. FIGS. 9B and 9D are cross-sectional views taken along the line AA ′ in FIGS. 8A and 8C, respectively. Hereinafter, the present embodiment will be described focusing on parts different from the above-described embodiment. In addition, the configuration denoted by the same reference numeral as in the above-described embodiment may be formed by the same material and method as in the above-described embodiment.
[0059]
First, the
[0060]
Next, a step of forming the
[0061]
FIG. 10 is a view illustrating a part of the manufacturing process of the ferroelectric memory according to the seventh embodiment. FIGS. 10A, 10D, and 10G are top views of a part of a region where a capacitor array is formed in a ferroelectric memory. 10 (b), (e) and (h) are cross-sectional views taken along the line AA 'in FIGS. 10 (a), (d) and (g), respectively. FIGS. 10C, 10F, and 10I are cross-sectional views taken along the line BB ′ in FIGS. 10A, 10D, and 10G, respectively.
[0062]
After forming a
[0063]
Next, the insulating
[0064]
Further, the
[0065]
FIG. 11 is a diagram showing a memory device 100 as an example of a semiconductor device having a
[0066]
The operation of the memory device 100 will be described. When writing data to the capacitor 200, the bit line 130 and the plate line 140 corresponding to the capacitor 200 to which data is written are charged to a predetermined voltage. Then, the word line 120 corresponding to the capacitor 200 is charged to a predetermined voltage to turn on the transistor 110, so that electric charge is accumulated in the capacitor 200. Since the capacitor 200 includes the ferroelectric layer, even when the power of the memory device 100 is turned off, the capacitor 200 stores the written data due to the remanent polarization characteristics of the ferroelectric layer. Can be held.
[0067]
On the other hand, when data written to the capacitor 200 is read, the word line 120 corresponding to the capacitor 200 from which data is read is charged to a predetermined voltage and the transistor 110 is turned on, thereby flowing out of the capacitor 200 to the bit line 130. The charge is detected by a sense amplifier or the like which is electrically connected to the bit line 130, and the data held in the capacitor 200 is determined.
[0068]
FIG. 12 is a perspective view illustrating a configuration of a
[0069]
The examples and application examples described through the above embodiments of the present invention can be used in appropriate combination or with modifications or improvements depending on applications. The present invention is limited to the description of the above embodiments. Not something. It is apparent from the description of the appended claims that embodiments in which such combinations or changes or improvements are made can be included in the technical scope of the present invention.
[Brief description of the drawings]
FIG. 1 is a view showing an intermediate step of a contact hole forming method according to a first embodiment of the present invention.
FIG. 2 is a view showing an intermediate step of a contact hole forming method according to the first embodiment.
FIG. 3 is a view showing an intermediate step of a method for forming a
FIG. 4 is a view showing an intermediate step of a method for forming a
FIG. 5 is a view illustrating a part of a manufacturing process of a cross-point type ferroelectric memory which is an example of a memory device according to a fifth embodiment of the present invention.
FIG. 6 is a diagram illustrating a part of a ferroelectric memory manufacturing process according to a fifth embodiment.
FIG. 7 is a view illustrating a part of a manufacturing process of a cross-point type ferroelectric memory according to a sixth embodiment of the present invention.
FIG. 8 is a view illustrating a part of a manufacturing process of a cross-point type ferroelectric memory according to a seventh embodiment of the present invention.
FIG. 9 is a view showing a part of the manufacturing process of the ferroelectric memory according to the seventh embodiment.
FIG. 10 is a view showing a memory device 100 including a
FIG. 11 is a perspective view illustrating a configuration of a
[Explanation of symbols]
100 memory device, 110 transistor, 120 word line, 130 bit line, 140 plate line, 180 forming surface, 200 capacitor, 300 base, 302
Claims (13)
基体に前記電極を形成する電極形成工程と、
前記電極上にハードマスクを形成するハードマスク形成工程と、
前記ハードマスクを覆うように、前記基体上に絶縁層を形成する絶縁層形成工程と、
前記ハードマスクの少なくとも一部が露出するように、前記絶縁層の一部を除去する絶縁層除去工程と、
前記電極の少なくとも一部が露出するように、前記ハードマスクの少なくとも一部を前記絶縁層に対して選択的に除去することにより、前記コンタクトホールを形成するハードマスク除去工程と
を備えたことを特徴とするコンタクトホール形成方法。A contact hole forming method for forming a contact hole for an electrode,
An electrode forming step of forming the electrode on a base;
A hard mask forming step of forming a hard mask on the electrode,
An insulating layer forming step of forming an insulating layer on the base so as to cover the hard mask;
An insulating layer removing step of removing a part of the insulating layer so that at least a part of the hard mask is exposed,
A hard mask removing step of forming the contact hole by selectively removing at least a portion of the hard mask with respect to the insulating layer so that at least a portion of the electrode is exposed. A method for forming a contact hole.
前記ハードマスク除去工程は、前記開口部において露出した前記ハードマスクを除去することにより、前記コンタクトホールを形成する
ことを特徴とする請求項1に記載のコンタクトホール形成方法。The insulating layer removing step is to form an opening in the insulating layer by removing a part of the insulating layer,
The contact hole forming method according to claim 1, wherein in the hard mask removing step, the contact hole is formed by removing the hard mask exposed in the opening.
前記絶縁層除去工程は、前記開口部の開口径が、前記ハードマスクの幅より大きくなるように、前記絶縁層を除去する
ことを特徴とする請求項2に記載のコンタクトホール形成方法。The hard mask forming step includes a step of forming the hard mask into the predetermined shape,
3. The method according to claim 2, wherein in the insulating layer removing step, the insulating layer is removed such that an opening diameter of the opening is larger than a width of the hard mask.
前記ハードマスク形成工程は、第2の材料により前記ハードマスクを形成し、前記絶縁層除去工程は、前記第1の材料に対するエッチングレートが、前記第2の材料に対するエッチングレートより速いエッチャントにより前記絶縁層を除去し、
前記ハードマスク除去工程は、前記第2の材料に対するエッチングレートが、前記第1の材料に対するエッチングレートより遅いエッチャントにより前記ハードマスクを除去する
ことを特徴とする請求項1に記載のコンタクトホール形成方法。The insulating layer forming step forms the insulating layer with a first material,
In the hard mask forming step, the hard mask is formed of a second material, and in the insulating layer removing step, the insulating rate of the first material is increased by an etchant having a higher etching rate than the etching rate of the second material. Remove the layer,
2. The contact hole forming method according to claim 1, wherein in the hard mask removing step, the hard mask is removed by an etchant having an etching rate for the second material lower than that for the first material. .
基体に下部電極を形成する工程と、
前記下部電極上に誘電体層を形成する工程と、
前記誘電体層上に上部電極を形成する工程と、
前記上部電極上にハードマスクを形成するハードマスク形成工程と、
前記ハードマスクを覆うように、前記基体上に絶縁層を形成する絶縁層形成工程と、
前記ハードマスクの少なくとも一部が露出するように、前記絶縁層の一部を除去する絶縁層除去工程と、
前記上部電極の少なくとも一部が露出するように、前記ハードマスクの少なくとも一部を前記絶縁層に対して選択的に除去することにより、前記上部電極に対するコンタクトホールを形成するハードマスク除去工程と
を備えたことを特徴とするキャパシタ製造方法。A capacitor manufacturing method for manufacturing a capacitor,
Forming a lower electrode on the base;
Forming a dielectric layer on the lower electrode;
Forming an upper electrode on the dielectric layer,
A hard mask forming step of forming a hard mask on the upper electrode,
An insulating layer forming step of forming an insulating layer on the base so as to cover the hard mask;
An insulating layer removing step of removing a part of the insulating layer so that at least a part of the hard mask is exposed,
A hard mask removing step of forming a contact hole for the upper electrode by selectively removing at least a portion of the hard mask with respect to the insulating layer so that at least a portion of the upper electrode is exposed. A method for manufacturing a capacitor, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003086387A JP2004296743A (en) | 2003-03-26 | 2003-03-26 | Process for forming contact hole, semiconductor device, process for fabricating capacitor, memory, and electronic apparatus |
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JP2009010380A (en) * | 2007-06-26 | 2009-01-15 | Dongbu Hitek Co Ltd | Method for manufacturing metal-insulator-metal capacitor |
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2003
- 2003-03-26 JP JP2003086387A patent/JP2004296743A/en active Pending
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