JP2004296684A - 不揮発性記憶装置およびその製造方法、ならびに半導体装置の製造方法 - Google Patents
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Abstract
【課題】不揮発性記憶装置およびその製造方法、ならびに該不揮発性記憶装置を含む半導体装置の製造方法を提供する。
【解決手段】本発明の不揮発性記憶装置１００は、半導体層１０上に設けられ、第１絶縁層２２ａ、電荷捕捉層２２ｂ、および第２絶縁層２２ｃの積層体からなる積層体１２２と、積層体１２２上に設けられたゲート導電層１４ａと、半導体層１０のうちゲート導電層１４ａの一方の端部近傍に設けられた第１導電型の第１不純物領域１８と、を含む。第１不純物領域１８は、半導体層１０のうちゲート導電層１４ａの他方の端部近傍よりも、第１導電型不純物の濃度が高い。
【選択図】 図１
【解決手段】本発明の不揮発性記憶装置１００は、半導体層１０上に設けられ、第１絶縁層２２ａ、電荷捕捉層２２ｂ、および第２絶縁層２２ｃの積層体からなる積層体１２２と、積層体１２２上に設けられたゲート導電層１４ａと、半導体層１０のうちゲート導電層１４ａの一方の端部近傍に設けられた第１導電型の第１不純物領域１８と、を含む。第１不純物領域１８は、半導体層１０のうちゲート導電層１４ａの他方の端部近傍よりも、第１導電型不純物の濃度が高い。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置およびその製造方法、ならびに該不揮発性記憶装置を含む半導体装置の製造方法に関する。
【０００２】
【背景技術】
不揮発性記憶装置のひとつのタイプとして、例えば、チャネル領域とゲート導電層との間に、酸化シリコン層−窒化シリコン層−酸化シリコン層からなる積層体が形成され、前記窒化シリコン層が電荷を捕捉するＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型と呼ばれるタイプがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特表２００１−５１２２９０号公報
【０００４】
【発明が解決しようとする課題】
本発明の目的は、不揮発性記憶装置およびその製造方法、ならびに該不揮発性記憶装置を含む半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
１．不揮発性記憶装置
本発明の不揮発性記憶装置は、
半導体層上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなる積層体と、
前記積層体上に設けられたゲート導電層と、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第１導電型の第１不純物領域と、
を含み、
前記第１不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも、第１導電型不純物の濃度が高い。
【０００６】
上記不揮発性記憶装置によれば、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた不純物領域（前記第１不純物領域）を主として、不揮発性記憶装置の書込みに関与させることができる。
【０００７】
ここで、上記不揮発性記憶装置において、さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第１導電型の第２不純物領域を含み、前記第１および第２不純物領域は、前記ゲート導電層を挟むように配置され、前記第１不純物領域を、前記第２不純物領域よりも、第１導電型不純物の濃度が高くすることができる。この構成によれば、前記第１不純物領域と前記半導体層との濃度勾配は、前記第２不純物領域と前記半導体層との濃度勾配よりも大きくなっている。その結果、前記第１不純物領域および前記第２不純物領域に同程度のバイアスがかかった場合でも、前記第２不純物領域においてはホットキャリアの発生が抑えられるため、前記第１不純物領域側においてのみ、前記電荷捕捉層へのホットキャリアの注入が生じることになる。これにより、前記電荷捕捉層のうち前記第１不純物領域近傍の領域にのみ、ホットキャリアを導入することができる。
【０００８】
また、ここで、上記不揮発性記憶装置において、前記第１および第２絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【０００９】
また、ここで、上記不揮発性記憶装置において、さらに、さらに、前記半導体層のうち前記ゲート導電層の下部の領域に形成されるチャネル領域と、前記チャネル領域により近い側で前記第１不純物領域と隣り合う第２導電型の第３不純物領域と、を含むことができる。この構成によれば、前記第１不純物領域と前記第３不純物領域との間の濃度勾配をより大きくすることができる。これにより、前記電荷捕捉層のうち前記第１不純物領域近傍の領域へのホットキャリアの注入を促進させることができる。
【００１０】
２．不揮発性記憶装置の製造方法
本発明の不揮発性記憶装置の製造方法は、
半導体層の上方に、第１絶縁層、電荷捕捉層、および第２絶縁層の積層体を形成し、
前記積層体の上方に、導電層を形成し、
前記導電層をパターニングして、ゲート導電層を形成し、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第１導電型不純物の濃度が高い第１導電型の第１不純物領域を形成すること、
を含む。
【００１１】
上記不揮発性記憶装置の製造方法によれば、簡便な方法にて、信頼性に優れた不揮発性記憶装置を製造することができる。
【００１２】
ここで、上記不揮発性記憶装置の製造方法において、さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第１不純物領域よりも第１導電型不純物の濃度が低い第２不純物領域を形成すること、を含むことができる。
【００１３】
また、ここで、上記不揮発性記憶装置の製造方法において、前記第１および第２絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【００１４】
さらに、ここで、上記不揮発性記憶装置の製造方法において、さらに、前記ゲート導電層を形成した後、前記第１不純物領域を形成する前に、前記半導体層に第２導電型の第３不純物領域を形成すること、を含むことができる。
【００１５】
３．半導体装置の製造方法
本発明の半導体装置の製造方法は、不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、
半導体層の上方に、第１絶縁層、電荷捕捉層、および第２絶縁層の積層体を形成し、
前記ロジック回路領域のうち、少なくとも絶縁ゲート型電界効果トランジスタのゲート電極を形成する領域において、前記積層体を除去した後、前記電界効果トランジスタのゲート絶縁層を形成し、
前記積層体および前記ゲート絶縁層の上方に、導電層を形成し、
前記導電層をパターニングして、前記メモリ領域にゲート導電層を、前記ロジック回路領域に前記ゲート電極をそれぞれ形成し、
前記メモリ領域において、前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第１導電型不純物の濃度が高い第１導電型の第１不純物領域を形成し、
前記ロジック回路領域において、前記半導体層に不純物を導入して、前記絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域の少なくとも一部である第４および第５不純物領域を、前記ゲート電極を挟むように形成すること、
を含む。
【００１６】
上記半導体装置の製造方法によれば、前記メモリセルと、前記絶縁ゲート型電界効果トランジスタとを、同一の製造工程中で形成することができるため、簡便な製造プロセスを達成することができる。
【００１７】
ここで、上記半導体装置の製造方法において、さらに、前記メモリ領域において、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第１不純物領域よりも第１導電型不純物の濃度が低い第２不純物領域を形成すること、を含むことができる。
【００１８】
また、ここで、上記半導体装置の製造方法において、前記第２、第４および第５不純物領域を、同一工程にて形成することができる。
【００１９】
【発明の実施の形態】
１．半導体装置の構造
図１は、本発明の一実施の形態に係る半導体装置を模式的に示す断面図である。図２は、図１に示すゲート導電層１４ａと積層体１２２との界面近傍を模式的に示す拡大断面図である。
【００２０】
図１に示す半導体装置は、メモリ領域１０００およびロジック回路領域２０００を含む。ロジック回路領域２０００には、例えばメモリの周辺回路が形成されている。
【００２１】
［メモリセル領域］
メモリセル領域１０００には、複数のメモリセル１００が配置されている。図１３に、図１に示すメモリセル１００からなるメモリセルアレイの等価回路を示す。なお、図１に示す２つのメモリセル１００は、図１３に示す領域Ａを模式的に示している。
【００２２】
単一のメモリセル１００は、１つのゲート導電層１４ａと、積層体１２２と、第１不純物領域１８とを含む。ゲート導電層１４ａは、半導体層１０の上に積層体１２２を介して形成されている。ゲート導電層１４ａは、例えばドープトポリシリコンからなる。また、ゲート導電層１４の両側壁には、サイドウォール絶縁層１５を設けることができる。サイドウォール絶縁層１５は、例えば酸化シリコンや窒化シリコンからなる。本実施の形態では、サイドウォール絶縁層１５が酸化シリコンからなる場合について説明する。
【００２３】
積層体１２２は、第１絶縁層２２ａ、電荷捕捉層２２ｂおよび第２絶縁層２２ｃを順に堆積させることにより形成される。第１絶縁層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）を形成する。電荷捕捉層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域を含む。第２絶縁層２２ｃは、ゲート導電層１４ａと電荷蓄積領域との間に電位障壁（ｐｏｔ ｅｎｔｉａｌ ｂａｒｒｉｅｒ）を形成する。
【００２４】
電荷捕捉層２２ｂは例えば、窒化シリコン、酸化シリコンや窒化シリコン等の絶縁層にタングステン等の金属を分散させた層、またはポリシリコンの島が埋め込まれた酸化シリコン層からなることができる。
【００２５】
本実施の形態においては、積層体１２２はＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなる場合について示す。すなわち、第１および第２絶縁層２２ａ，２２ｃが酸化シリコンからなり、電荷捕捉層２２ｂが窒化シリコンからなる。
【００２６】
第１不純物領域１８は、図１に示すように、半導体層１０のうちゲート導電層１４ａの一方の端部近傍に設けられている。また、第２不純物領域１９は、半導体層１０のうちゲート導電層１４ａの他方の端部近傍に設けられている。第１および第２不純物領域１８，１９は、図１に示すように、ゲート導電層１４ａを挟むように配置されている。
【００２７】
半導体層１０において第１および第２不純物領域１８，１９に挟まれた領域であって、ゲート導電層１４ａの下部の領域には、チャネル領域が形成される。
【００２８】
第１および第２不純物領域１８，１９はともに、同一の導電型（第１導電型）の不純物が導入されている。本実施の形態では、第１導電型がＮ型であり、第２導電型がＰ型である場合について説明するが、これらの導電型を逆にすることもできる。
【００２９】
第１不純物領域１８のＮ型不純物の濃度は、第２不純物領域１９のＮ型不純物濃度よりも大きい。このように、第１不純物領域１８よりもＮ型不純物の濃度が低い第２不純物領域１９が、半導体層１０のうちゲート導電層１４ａの他方の端部近傍に設けられていることにより、第１不純物領域１８は、半導体層１０のうちゲート導電層１４ａの他方の端部近傍よりも、Ｎ型不純物の濃度が高くなっている。
【００３０】
具体的には、第１不純物領域１８は、第２不純物領域１９よりも、少なくとも数倍（例えば３〜４倍）以上のＮ型不純物濃度を有することが望ましく、１０倍以上のＮ型不純物濃度を有することがより望ましい。
【００３１】
また、図１に示すように、Ｐ型の半導体基板からなる半導体層１０において、チャネル領域により近い側で第１不純物領域１８と隣り合う領域に、第３不純物領域１７が形成されている。この第３不純物領域１７には、第１不純物領域１８とは異なる導電型（第２導電型；Ｐ型）の不純物が導入されている。ここで、第３不純物領域１７は、図１に示すように、第１不純物領域１８よりも、チャネル領域の中央部により近い位置まで配置されていることが望ましい。なお、第３不純物領域１７を設けなくても、第１不純物領域１８のＮ型不純物濃度が十分高く、第１不純物領域１８とチャネル領域との濃度勾配が十分大きいのであれば、メモリセル１００への書込み時に、電荷蓄積層２２ｂのうち第１不純物領域１８近傍の領域にホットキャリアを注入することができる。
【００３２】
また、第１および第２不純物領域１８，１９はそれぞれ、Ｎ型の不純物領域１６と隣り合っている。すなわち、不純物領域１６は、図１に示すように、１つのメモリセル１００において、第１および第２不純物領域１８，１９よりもゲート導電層１４ａから離れた位置に設けられている。また、この不純物領域１６は、第１および第２不純物領域１８，１９と隣り合っている。
【００３３】
また、この不純物領域１６におけるＮ型不純物の濃度は、第２不純物領域１９におけるＮ型不純物の濃度よりも高くなるように形成されている。すなわち、メモリセル１００では、第２不純物領域１９と不純物領域１６とから、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造が構成されている。
【００３４】
また、図１に示すように、隣り合うメモリセル１００の第１不純物領域１８，１８および第２不純物領域１９，１９は、不純物領域１６を介して接続されている。
【００３５】
［ロジック回路領域］
図１に示すように、ロジック回路領域２０００には、少なくともロジック回路を構成する絶縁ゲート型電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という）２００が形成されている。ＭＯＳトランジスタ２００は、ゲート電極１４ｂと、ソース／ドレイン領域３２，３４とを含む。ゲート電極１４ｂは、ゲート絶縁層４２を介して半導体層１０上に設けられている。ゲート電極１４ｂは、例えばドープトポリシリコンからなる。また、ゲート電極１４ｂの両側壁には、サイドウォール絶縁層１５が形成されている。
【００３６】
本実施の形態においては、ＭＯＳトランジスタ２００がＮチャネルトランジスタである場合を示す。ソース／ドレイン領域３２，３４は、Ｎ型の不純物領域であり、ソース領域またはドレイン領域として機能する。
【００３７】
本実施の形態のＭＯＳトランジスタ２００では、ソース／ドレイン領域３２，３４がＬＤＤ構造を有する。すなわち、ソース／ドレイン領域３２，３４はそれぞれ、Ｎ型の第４不純物領域１９および不純物領域１６、およびＮ型の第５不純物領域１９および不純物領域１６からなり、不純物領域１６のＮ型不純物の濃度は、第４および第５不純物領域１９，１９のＮ型不純物の濃度より高い。
【００３８】
このうち、第４および第５不純物領域１９，１９は、メモリセル領域１０００の第２不純物領域１９と同一の工程にて形成でき、不純物領域１６は、メモリセル領域１０００の不純物領域１６と同一の工程にて形成することができる。
【００３９】
２．メモリセル１００の動作
次に、図１に示すメモリセル１００の動作について、図１４を参照して説明する。
【００４０】
（１）書込み
まず、書込み（プログラム）については、図１４に示すゲート導電層１４ａのうちＧｗ［ｉ＋１］の下部の電荷捕捉層２２ｂに電子を注入する場合について説明する。なお、図１４において、Ｇｗ［ｉ＋１］の左側に配置された不純物領域（第１不純物領域１８および不純物領域１６）を４０とし、Ｇｗ［ｉ＋１］の右側に配置された不純物領域（第２不純物領域１９および不純物領域１６）を５０とする。
【００４１】
前述したように、本実施の形態のメモリセル１００では、第１不純物領域１８は、ゲート導電層１４ａの一方の端部近傍に形成され、第２不純物領域１９は、他方の端部近傍に形成されている。
【００４２】
また、メモリセル１００において、第１不純物領域１８のＮ型不純物の濃度は、第２不純物領域１９のＮ型不純物の濃度より大きい。このため、例えば、図１４に示すゲート導電層１４ａ（Ｇｗ［ｉ＋１］）において、積層体１２２中の電荷捕捉層２２ｂ内に電荷が導入された場合、前記電荷は、電荷捕捉層２２ｂにおいて、Ｇｗ［ｉ＋１］の左側すなわち第１不純物領域１８により近いほうの端部近傍に捕捉される。図１４に示すメモリセル１００において、電荷捕捉層２２ｂ内で電荷が捕捉される領域を電荷捕捉領域２２ｂ１で示す。
【００４３】
書込みの場合、Ｇｗ［ｉ＋１］の左側に位置するソース線（Ｄ［ｉ＋１］）は、例えば５Ｖのドレイン電圧にバイアスされている。一方、Ｇｗ［ｉ＋１］の右側に位置するビット線（Ｄ［ｉ＋２］）は、グランド電圧にバイアスされる。また、Ｇｗ［ｉ＋１］は、ホットエレクトロンを電荷捕捉層２２ｂに注入させるために、例えば７Ｖにバイアスされる。さらに、他の選択されないメモリセル１００のゲートおよび不純物領域は、グランド電圧に設定される。
【００４４】
（２）消去
一方、消去では、蓄積された電荷（電子）は、ホットホールの注入によって打ち消される。ホットホールは、不純物領域４０の表面でＢ−Ｂトンネリングによって発生させることができる。このとき、ゲート導電層１４ａの電圧Ｖｇは負電圧（例えば−３Ｖ）に、不純物領域４０の電圧は５Ｖにバイアスされる。
【００４５】
（３）読出し
また、読出しでは、ゲート導電層１４ａの電圧Ｖｇおよびビット線（Ｄ［ｉ＋２］）は正電圧に、ソース線（Ｄ［ｉ＋１］）はグランドにバイアスされる。
【００４６】
３．半導体装置の製造方法
次に、図３〜図１２を参照しながら、図１に示す半導体装置の製造方法について説明する。各断面図は、図１に示す断面に対応する。図３〜図１２において、図１，図２で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００４７】
（１）まず、半導体層１０の表面に、ＯＮＯ膜からなる積層体２２を形成する（図３参照）。
【００４８】
最初に、Ｐ型の半導体基板からなる半導体層１０の表面に、酸化シリコンからなる第１絶縁層２２ａを熱酸化法により成膜する。ここで、第１絶縁層２２ａの形成に、熱酸化法のかわりにＣＶＤ法を用いてもよい。
【００４９】
次に、第１絶縁層２２ａに対しアニール処理を施す。このアニール処理は、ＮＨ３ガスを含む雰囲気で行なわれる。この前処理により、酸化シリコンからなる第１絶縁層２２ａ上に窒化シリコンからなる電荷捕捉層２２ｂを堆積する際に、電荷捕捉層２２ｂが均一に堆積し易くなる。次いで、窒化シリコンからなる電荷捕捉層２２ｂを、ＣＶＤ法によって成膜する。
【００５０】
次に、酸化シリコンからなる第２絶縁層２２ｃを、ＣＶＤ法で形成する。この第２絶縁層２２ｃは、ＩＳＳＧ（Ｉｎ−ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、後述するＯＮＯ膜を緻密化するためのアニール処理を省略することができる。
【００５１】
なお、上記工程において、電荷捕捉層２２ｂと第２絶縁層２２ｃとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜を形成することができるため、安定した電気特性を有するメモリセル１００（図１参照）が得られる。また、界面の汚染を除去するための洗浄工程が不要となるため、工程数の削減を図ることができる。
【００５２】
これらの各層を成膜した後、たとえばウエット酸化またはＬＭＰ酸化によるアニール処理を行い、各層を緻密化することが好ましい。以上の工程により、図３に示すように、積層体２２が得られる。
【００５３】
（２）次に、ロジック回路領域２０００のうち、少なくともＭＯＳトランジスタ２００のゲート電極１４ｂ（図１参照）を形成する領域において、積層体２２を除去する（図４参照）。
【００５４】
具体的には、積層体２２の上に、レジスト層（図示せず）を形成した後、公知のフォトリソグラフィ工程によって、所定のパターンのレジスト層Ｒ１を形成する。このレジスト層Ｒ１は、少なくともゲート電極１４ｂが形成される位置に開口部を有する。このレジスト層Ｒ１をマスクとして、積層体２２をエッチングする。これにより、図４に示すように、ロジック回路領域２０００のうち、少なくともＭＯＳトランジスタ２００のゲート電極１４ｂ（図１参照）を形成する領域において、積層体２２を除去する。その後、レジスト層Ｒ１を除去する。
【００５５】
次いで、ロジック回路領域２０００において、半導体層１０の表面に、ＭＯＳトランジスタ２００のゲート絶縁層４２を形成する（図５参照）。ゲート絶縁層４２は、例えば酸化シリコンからなる。この場合、ゲート絶縁層４２は、熱酸化法によって形成することができる。なお、前述の積層体２２の緻密化を目的とするウエット酸化によるアニール処理の際に、酸化性雰囲気下で処理を行なうことにより、ゲート絶縁層４２を形成することもできる。
【００５６】
（３）次いで、積層体２２およびゲート絶縁層４２上に、導電層１４を堆積する（図５参照）。
【００５７】
この導電層１４は、後のパターニング工程によって、ゲート導電層１４ａおよびゲート電極１４ｂになる。この導電層１４は、例えばドープトポリシリコンからなる。次いで、導電層１４に含まれるＮ型不純物を活性化するのためのアニール処理を行なう。
【００５８】
（４）次いで、導電層１４をパターニングして、メモリ領域１０００にゲート導電層１４ａを、ロジック回路領域２０００にゲート電極１４ｂをそれぞれ形成する（図６参照）。
【００５９】
具体的には、レジスト層Ｒ２を形成した後、このレジスト層Ｒ２をマスクとして導電層１４をパターニングする。レジスト層Ｒ２は、ゲート導電層１４ａおよびゲート電極１４ｂが形成される領域を除く領域に開口部を有する。これにより、図６に示すように、メモリ領域１０００において、メモリセル１００のゲート導電層１４ａが形成され、ロジック回路領域２０００において、ＭＯＳトランジスタ２００（図１参照）のゲート電極１４ｂが形成される。
【００６０】
（５）次いで、メモリセル領域１０００において、半導体層１０に、第３不純物領域１７および第１不純物領域１８を形成する（図７および図８参照）。
【００６１】
まず、図７に示すように、開口部２６を有するレジスト層Ｒ３を形成する。ここで、開口部２６は、第１および第３不純物領域１８，１７を形成する領域上に設けられている。
【００６２】
次いで、この開口部２６に、Ｐ型不純物を導入する。これにより、図８に示すように、半導体層１０に第３不純物領域１７を形成する。その後、開口部２６に、Ｎ型不純物を導入する。その後、レジスト層Ｒ３を除去する。これにより、図８に示すように、半導体層１０において、第３不純物領域１７と隣り合う第１不純物領域１８を形成する。ここで、第３不純物領域１７は、第１不純物領域１８よりも、チャネル領域の中央部により近い位置まで配置されている。
【００６３】
（６）次いで、半導体層１０に、第２不純物領域１９を形成する（図９および図１０参照）。
【００６４】
まず、図９に示すように、レジスト層Ｒ４を形成する。レジスト層Ｒ４は、少なくとも第１および第３不純物領域１８，１７を覆っている。次いで、このレジスト層Ｒ４をマスクとして、Ｎ型の不純物２３を導入する。その後、レジスト層Ｒ４を除去する。これにより、図１０に示すように、メモリ領域１０００およびロジック回路領域２０００において、半導体層１０に第２不純物領域１９を形成する。
【００６５】
メモリ領域１０００においては、図１０に示すように、第１不純物領域１８および第２不純物領域１９は、ゲート導電層１４ａを挟むように配置される。また、ロジック回路領域２０００においては、２つの第２不純物領域１９，１９がゲート電極１４ｂを挟むように配置される。ロジック回路領域２０００において、ゲート電極１４ｂを挟むように配置された第２不純物領域１９は、ＭＯＳトランジスタ２００のソース／ドレイン領域３２，３４の低濃度不純物領域（第４および第５不純物領域）として機能する。
【００６６】
（７）次いで、ゲート導電層１４ａおよびゲート電極１４ｂの両側壁に、サイドウォール絶縁層１５を形成する（図１１および図１２参照）。
【００６７】
まず、図１１に示すように、サイドウォール絶縁層１５を形成するための絶縁層１５ａを全面に形成する。次いで、図１２に示すように、この絶縁層１５ａを異方性エッチングする。これにより、ゲート導電層１４ａおよびゲート電極１４ｂの両側壁に、サイドウォール絶縁層１５が形成される。
【００６８】
また、この工程において、図１２に示すように、メモリセル領域１０００において、ゲート導電層１４ａの下に、第１絶縁層２２ａ，電荷捕捉層２２ｂおよび第２絶縁層２２ｃからなる積層体１２２が形成される。
【００６９】
（８）次いで、メモリ領域１０００に不純物領域１６を、ロジック回路領域２０００に不純物領域１６，１６を形成する（図１参照）。この不純物領域１６は、具体的には、Ｎ型不純物を半導体層１０に導入することにより形成される。この不純物領域１６のＮ型不純物の濃度は、第２不純物領域１９のＮ型不純物の濃度よりも高く設定する。
【００７０】
また、この不純物領域１６は、図１に示すように、半導体層１０のうち、ゲート導電層１４ａ、ゲート電極１４ｂおよびサイドウォール絶縁層１５が上部に形成されている領域には形成されない。また、メモリセル領域１０００において、隣り合うメモリセル１００では、この不純物領域１６は連続している。
【００７１】
さらに、ロジック領域２０００においては、不純物領域１６が形成されることにより、それぞれ、第４不純物領域１９および不純物領域１６、ならびに第５不純物領域１６および不純物領域１６からなるＬＤＤ構造のソース／ドレイン領域３２，３４が得られる。
【００７２】
以上の工程により、メモリセル１００を含むメモリ領域１０００と、ＭＯＳトランジスタ２００を含むロジック回路領域２０００とを含む半導体装置が得られる。
【００７３】
４．利点
本実施の形態の半導体装置およびその製造方法の利点を説明する前に、公表特許公報または文献にて開示されている不揮発性メモリセルについて説明する。
【００７４】
（１）公表特許公報に開示されている不揮発性メモリセルの構造１
図１５は、特表２００１−５１２２９０号公報に開示されている不揮発性メモリセルを模式的に示す断面図である。図１５に示すメモリセル９００は、半導体基板９１０の上に形成されたＯＮＯ膜９２２と、ＯＮＯ膜９２２の上に形成された導電ゲート層９０４と、半導体基板９１０に形成されたソース９１６およびドレイン９１４とを含む。ＯＮＯ膜９２２は、酸化シリコン層９２２ａ、窒化シリコン層９２２ｂ、および酸化シリコン層９２２ｃの積層膜からなる。このメモリセル９００では、導電ゲート層９０４の両端に接合濃度勾配を設け、書込み時に流す電流の向きによって、ＯＮＯ膜９２２中の窒化シリコン層９２２ｂの両端部９２４，９２６に独立に情報を書込む。
【００７５】
図１５に示すメモリセル９００においては、窒化シリコン層９２２ｂの両端部９２４，９２６に独立に情報を書込む必要があるため、メモリセル９００においては、図１５に示すゲート長ｈをある程度確保することが必要となる。このことがメモリセルの小型化の妨げとなる。特に、図１５には図示しないが、ソース９１６およびドレイン９１４がＬＤＤ構造を有する場合、短チャネル効果が発生しやすくなるため、ゲート長ｈを小さくすることが困難である。
【００７６】
また、窒化シリコン層９２２ｂの両端部９２４，９２６に独立に情報を書込む場合、両端部９２４，９２６を読み分けるためのバイアス操作が複雑になる。さらに、バイアス操作の複雑化に伴い、隣接ビットへの誤書込みや誤消去が発生する可能性が高くなり、その結果、メモリセルの信頼性が低下するおそれがある。
【００７７】
（２）文献にて開示されている不揮発性メモリセルの構造２
図１６は、文献（Ｙ．Ｈａｙａｓｈｉ，ｅｔ ａｌ ，２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ．１２２−ｐ．１２３）に開示されているＭＯＮＯＳ型の不揮発性メモリセルを模式的に示す断面図である。
【００７８】
このメモリセル８００は、図１６に示すように、半導体基板１１０上に第１ゲート絶縁層１１２を介してワードゲート１１４が形成されている。そして、ワードゲート１１４の両サイドには、それぞれサイドウォール状の第１コントロールゲート１２０および第２コントロールゲート１３０が配置されている。第１コントロールゲート１２０の底部と半導体基板１１０との間には、第２ゲート絶縁層１２２が存在し、第１コントロールゲート１２０の側面とワードゲート１１４との間にはサイド絶縁層１２４が存在する。同様に、第２コントロールゲート１３０の底部と半導体基板１１０との間には、第２ゲート絶縁層１３２が存在し、第２コントロールゲート１３０の側面とワードゲート１１４との間にはサイド絶縁層１３４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート１２０とコントロールゲート１３０との間の半導体基板１１０には、ソース領域またはドレイン領域を構成する不純物領域１１６，１１８が形成されている。
【００７９】
このように、ひとつのメモリセル８００は、ワードゲート１１４の側面に２つのＭＯＮＯＳ型メモリ素子を有する。そして、これらの２つのＭＯＮＯＳ型メモリ素子は独立に制御でき、したがって、メモリセル８００は、２ビットの情報を記憶することができる。
【００８０】
このＭＯＮＯＳ型のメモリセルの動作は、以下のようにして行われる。メモリセル８００の一方のコントロールゲートは、他方のコントロールゲートをオーバライド電圧にバイアスすることで、書込みおよび読出しをそれぞれ独立に選択することができる。
【００８１】
書込み（プログラム）については、図１６に示すＣＧ［ｉ＋１］の左側の第２ゲート絶縁層（ＯＮＯ膜）１３２に電子を注入する場合を用いて説明する。この場合、ビット線（不純物領域）１１８（Ｄ［ｉ＋１］）は、４〜５Ｖのドレイン電圧にバイアスされている。コントロールゲート１３０（ＣＧ［ｉ＋１］）は、ホットエレクトロンをコントロールゲート１３０（ＣＧ［ｉ＋１］）の左側の第２ゲート絶縁層３２に注入させるために、５〜７Ｖにバイアスされる。ワードゲート１１４（Ｇｗ［ｉ］およびＧｗ［ｉ＋１］）に接続されるワード線は、書込み電流を所定値（〜１０μＡ）に限定するために、ワードゲートのしきい値より少し高い電圧にバイアスされる。コントロールゲート１２０（ＣＧ［ｉ］）は、オーバーライド電圧にバイアスされる。このオーバーライド電圧によって、記憶状態に関係なく、コントロールゲート１２０（ＣＧ［ｉ］）の下のチャネルを導通させることができる。左側のビット線１１６（Ｄ［ｉ］）は、グランド電圧にバイアスされる。そして、他の選択されないメモリセルのコントロールゲートおよび拡散層は、グランド電圧に設定される。
【００８２】
消去では、蓄積された電荷（電子）は、ホットホールの注入によってうち消される。ホットホールは、ビット拡散層１１８の表面でＢ−Ｂトンネリングによって発生させることができる。このとき、コントロールゲートの電圧Ｖｃｇは負電圧（−５〜−６Ｖ）に、ビット拡散層の電圧は５〜６Ｖにバイアスされる。
【００８３】
上述したＭＯＮＯＳ型のメモリセル８００によれば、ひとつのメモリセル内に独立に制御可能な２つのプログラミングサイトを有し、３Ｆ２のビット密度（ｂｉｔ ｄｅｎｓｉｔｙ）を達成できることが、上記文献に記載されている。
【００８４】
しかしながら、上述したメモリセル８００では、ひとつのメモリセル内に存在する２つのプログラミングサイトを独立して制御する。すなわち、書込み時には、２つのプログラミングサイトのうちの一つを選択的に書込む必要がある。このため、複雑なバイアス操作が必要となる。また、隣り合うビットにおける誤書込みや誤消去が発生する可能性が高く、信頼性が低下するおそれがある。さらに、メモリセルへの書込み、消去、読出し時の操作が複雑であることから、メモリセルを制御する周辺回路が複雑化および大型化する結果、周辺回路の面積が増大する。その結果、半導体装置全体の小型化が妨げられるおそれがある。
【００８５】
（３）本実施の形態の半導体装置
これに対して、本実施の形態の半導体装置によれば、以下の利点を有する。
【００８６】
（ａ）構造上の利点
第１に、半導体層１０のうちゲート導電層１４ａの一方の端部近傍に設けられたＮ型の第１不純物領域１８を含み、第１不純物領域１８は、半導体層１０のうちゲート導電層１４ａの他方の端部近傍よりもＮ型不純物の濃度が高い。この構成によれば、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域においてのみ、ホットキャリアを導入させることができる。すなわち、半導体層１０のうちゲート導電層１４ａの一方の端部近傍に設けられた不純物領域（第１不純物領域１８）を主に、メモリセル１００の書込みに関与させることができる。
【００８７】
具体的には、本実施の形態のメモリセル１００は、ゲート導電層１４ａを挟むように配置された第１および第２不純物領域１８，１９を含み、第１不純物領域１８は、第２不純物領域１９よりも不純物濃度が高い。これにより、第１不純物領域１８と半導体層１０との濃度勾配は、第２不純物領域１９と半導体層１０との濃度勾配よりも大きくなっている。その結果、第１不純物領域１８および第２不純物領域１９に同程度のバイアスがかかった場合でも、第２不純物領域１９においては、ホットキャリアの発生が抑えられるため、電荷捕捉層２２ｂのうち第１不純物領域１８側（電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域）においてのみ、ホットキャリアの注入が生じることになる。これにより、図１４に示すように、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域にのみ、ホットキャリアを導入することができる。
また、上述したように、メモリセル１００においては、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域にのみホットキャリアが注入されることにより、セルの書込みが行なわれる。一方、第２不純物領域１９は、第１不純物領域１８よりもＮ型不純物濃度が低く設定されているため、第２不純物領域１９においては、ホットキャリアの発生が抑えられる。このため、第２不純物領域１９にバイアスがかかっても、電荷捕捉層２２ｂのうち第２不純物領域１９近傍の領域には、ホットキャリアが注入されることはない。これにより、ディスターブが起こりにくくなり、メモリセルアレイの構成の自由度が大きくなるという利点を有する。
【００８８】
さらに、メモリセル１００の第２不純物領域１９において、ホットキャリアの発生が抑えられることにより、ゲート導電層１４ａのうち第２不純物領域１９近傍での電界集中を緩和することができる。すなわち、第２不純物領域１９に高電圧が印加された場合に、誤書込みの発生や特性変化を抑えることができ、かつ読出し時のストレスに対する耐久性を高めることができる。
【００８９】
第２に、チャネル領域により近い側で第１不純物領域１８と隣り合う第３不純物領域１７を含み、この第３不純物領域１７は、第１不純物領域１８と異なる導電型（Ｐ型）の不純物が導入されている。この第３不純物領域１７がチャネル領域により近い側で第１不純物領域１８と隣り合っていることにより、第１不純物領域１８と第３不純物領域１７との間の濃度勾配をより大きくすることができる。これにより、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域へのホットキャリアの注入をより促進させることができる。
【００９０】
例えば、半導体層１０のＰ型不純物の濃度が低い場合でも、この第３不純物領域１７が第１不純物領域１８と隣り合って配置されていることにより、第１不純物領域１８と第３不純物領域１７との間の濃度勾配を大きくすることができるため、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域へのホットキャリアの注入をより促進することができる。
【００９１】
第３に、前述した構造１のメモリセル９００（図１５参照）とは異なり、本実施の形態のメモリセル１００では、ゲート導電層１４ａの一方の端部においてのみ電荷が蓄積される。
【００９２】
具体的には、本実施の形態のメモリセル１００においては、ゲート導電層１４ａの一方の端部近傍に第１不純物領域１８が形成され、ゲート導電層１４ａの他方の端部近傍に、第１不純物領域１８と比較してＮ型不純物の濃度が小さい第２不純物領域１９が形成されている。このため、電荷捕捉層２２ｂのうちゲート導電層１４ａの一方の端部近傍においてのみ電荷を蓄積させることができる。一方、電荷捕捉層２２ｂのうちゲート導電層１４ａの他方の端部近傍は、電荷蓄積領域として機能しない。これにより、本実施の形態のメモリセル１００は、構造１のメモリセル９００と比較して、短チャネル効果が発生しにくいため、ゲート長をより小さくすることができる。その結果、メモリセルの小型化を図ることができる。
【００９３】
（ｂ）動作（オペレーション）上の利点
第１に、前述した構造２のメモリセル８００（図１６参照）とは異なり、読出しおよび書込み時に、選択ビットの反対側をオーバーライドする必要がない。これにより、チャネル領域（図１に示す第１不純物領域１８および不純物領域１６）が、直列の選択ゲート（図１３のＳＬ０，ＳＬ１）として機能するため、過消去の発生を防止することができる。また、本実施の形態のメモリセル１００によれば、書込みおよび消去時のバイアス方向が限定される。このため、ソース線およびビット線を隣接ビットと共有していても、誤書込みおよび誤消去のリスクを低減することができる。以上により、信頼性に優れたメモリセル１００を得ることができる。
【００９４】
第２に、前述した構造２のメモリセル８００（図１６参照）とは異なり、本実施の形態のメモリセル１００では、１つのメモリセル内にプログラミングサイトを１つ有する。したがって、１つのメモリセル内にプログラミングサイトを２つ有する前述の構造２のメモリセル８００（図１６参照）と比較して、本実施の形態のメモリセル１００では、メモリセルのオペレーションの制御がより容易である。このため、メモリセルのオペレーションを制御するための周辺回路をより簡素化することができる。その結果、周辺回路の面積を低減することができるため、半導体装置全体の小型化を達成することができる。
【００９５】
（ｃ）製造プロセス上の利点
第１に、本実施の形態のメモリセル１００の製造方法によれば、簡便な方法にて、信頼性に優れたメモリセル１００を製造することができる。この理由を以下に説明する。
【００９６】
例えば、構造２（図１６参照）のメモリセル８００を製造するためには、導電性のサイドウォール１２０，１３０を形成する工程が必要である。一方、本実施の形態のメモリセル１００の製造方法によれば、このような導電性のサイドウォールの形成工程は不要である。すなわち、本実施の形態のメモリセル１００の構造およびその製造方法は、図１６に示す構造２のメモリセル８００に比べて通常のＦＥＴの構造およびその製造方法に近いため、非常に簡便な方法にて、信頼性に優れたメモリセル１００を製造することができる。
【００９７】
第２に、メモリセル領域１０００に形成されるメモリセル１００と、ロジック回路領域２０００に形成されるＭＯＳトランジスタ２００とを、同一の製造工程中で形成することができるため、簡便な製造プロセスを達成することができる。例えば、メモリセル１００のゲート導電層１４ａと、ＭＯＳトランジスタ２００のゲート電極１４ｂとを同じパターニング工程にて形成することができる。また、メモリセル１００の第２不純物領域１９と、ＭＯＳトランジスタ２００のソース／ドレイン領域３２，３４中の第４および第５不純物領域（第２不純物領域）１９，１９とを同一の工程にて形成することができる。
【００９８】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層１０としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。また、上記実施の形態では、不純物領域１６上に第１絶縁層２２ａが形成されている例（図１参照）について示したが、あるいは、不純物領域１６上の第１絶縁層２２ａを除去した後、チタンやコバルト等の金属を含むシリサイド層（図示せず）を半導体層１０の表面に形成してもよい。また、ゲート導電層１４ａおよびゲート電極１４ｂの上面にも、図示しないシリサイド層を形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を模式的に示す断面図である。
【図２】図１に示すゲート導電層と積層体との界面近傍を模式的に示す拡大断面図である。
【図３】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図４】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図５】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図６】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図７】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図８】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図９】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１０】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１１】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１２】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１３】図１に示すメモリセルを含むメモリセルアレイの等価回路を模式的に示す図である。
【図１４】図１に示すメモリセルを模式的に示す断面図である。
【図１５】公表特許公報に開示されたメモリセルの一例を模式的に示す断面図である。
【図１６】文献に開示されたメモリセルの一例を模式的に示す断面図である。
【符号の説明】
１０ 半導体層、 １４ 導電層、 １４ａ ゲート導電層、 １４ｂ ゲート電極、 １５ サイドウォール絶縁層、 １５ａ 絶縁層、 １６ 不純物領域、 １７ 第３不純物領域、 １８ 第１不純物領域、 １９ 第２不純物領域、 ２２，１２２ 積層体、 ２２ａ 第１絶縁層、 ２２ｂ 電荷捕捉層、 ２２ｃ 第２絶縁層、 ２３ 不純物、 ２６ 開口部、 ３２，３４ ソース／ドレイン領域、 ４０，５０ 不純物領域、 ４２ ゲート絶縁層、 １００メモリセル（不揮発性記憶装置）、 ２００ 絶縁ゲート型電界効果トランジスタ、 Ｂｌ０〜ＢＬ４ ビット線、 Ｒ１〜Ｒ４ レジスト層、 ＳＬ０，Ｓｌ１ 選択ワード線、 ＷＬ１〜ＷＬ４ ワード線
【発明の属する技術分野】
本発明は、不揮発性記憶装置およびその製造方法、ならびに該不揮発性記憶装置を含む半導体装置の製造方法に関する。
【０００２】
【背景技術】
不揮発性記憶装置のひとつのタイプとして、例えば、チャネル領域とゲート導電層との間に、酸化シリコン層−窒化シリコン層−酸化シリコン層からなる積層体が形成され、前記窒化シリコン層が電荷を捕捉するＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型と呼ばれるタイプがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特表２００１−５１２２９０号公報
【０００４】
【発明が解決しようとする課題】
本発明の目的は、不揮発性記憶装置およびその製造方法、ならびに該不揮発性記憶装置を含む半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
１．不揮発性記憶装置
本発明の不揮発性記憶装置は、
半導体層上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなる積層体と、
前記積層体上に設けられたゲート導電層と、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第１導電型の第１不純物領域と、
を含み、
前記第１不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも、第１導電型不純物の濃度が高い。
【０００６】
上記不揮発性記憶装置によれば、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた不純物領域（前記第１不純物領域）を主として、不揮発性記憶装置の書込みに関与させることができる。
【０００７】
ここで、上記不揮発性記憶装置において、さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第１導電型の第２不純物領域を含み、前記第１および第２不純物領域は、前記ゲート導電層を挟むように配置され、前記第１不純物領域を、前記第２不純物領域よりも、第１導電型不純物の濃度が高くすることができる。この構成によれば、前記第１不純物領域と前記半導体層との濃度勾配は、前記第２不純物領域と前記半導体層との濃度勾配よりも大きくなっている。その結果、前記第１不純物領域および前記第２不純物領域に同程度のバイアスがかかった場合でも、前記第２不純物領域においてはホットキャリアの発生が抑えられるため、前記第１不純物領域側においてのみ、前記電荷捕捉層へのホットキャリアの注入が生じることになる。これにより、前記電荷捕捉層のうち前記第１不純物領域近傍の領域にのみ、ホットキャリアを導入することができる。
【０００８】
また、ここで、上記不揮発性記憶装置において、前記第１および第２絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【０００９】
また、ここで、上記不揮発性記憶装置において、さらに、さらに、前記半導体層のうち前記ゲート導電層の下部の領域に形成されるチャネル領域と、前記チャネル領域により近い側で前記第１不純物領域と隣り合う第２導電型の第３不純物領域と、を含むことができる。この構成によれば、前記第１不純物領域と前記第３不純物領域との間の濃度勾配をより大きくすることができる。これにより、前記電荷捕捉層のうち前記第１不純物領域近傍の領域へのホットキャリアの注入を促進させることができる。
【００１０】
２．不揮発性記憶装置の製造方法
本発明の不揮発性記憶装置の製造方法は、
半導体層の上方に、第１絶縁層、電荷捕捉層、および第２絶縁層の積層体を形成し、
前記積層体の上方に、導電層を形成し、
前記導電層をパターニングして、ゲート導電層を形成し、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第１導電型不純物の濃度が高い第１導電型の第１不純物領域を形成すること、
を含む。
【００１１】
上記不揮発性記憶装置の製造方法によれば、簡便な方法にて、信頼性に優れた不揮発性記憶装置を製造することができる。
【００１２】
ここで、上記不揮発性記憶装置の製造方法において、さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第１不純物領域よりも第１導電型不純物の濃度が低い第２不純物領域を形成すること、を含むことができる。
【００１３】
また、ここで、上記不揮発性記憶装置の製造方法において、前記第１および第２絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【００１４】
さらに、ここで、上記不揮発性記憶装置の製造方法において、さらに、前記ゲート導電層を形成した後、前記第１不純物領域を形成する前に、前記半導体層に第２導電型の第３不純物領域を形成すること、を含むことができる。
【００１５】
３．半導体装置の製造方法
本発明の半導体装置の製造方法は、不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、
半導体層の上方に、第１絶縁層、電荷捕捉層、および第２絶縁層の積層体を形成し、
前記ロジック回路領域のうち、少なくとも絶縁ゲート型電界効果トランジスタのゲート電極を形成する領域において、前記積層体を除去した後、前記電界効果トランジスタのゲート絶縁層を形成し、
前記積層体および前記ゲート絶縁層の上方に、導電層を形成し、
前記導電層をパターニングして、前記メモリ領域にゲート導電層を、前記ロジック回路領域に前記ゲート電極をそれぞれ形成し、
前記メモリ領域において、前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第１導電型不純物の濃度が高い第１導電型の第１不純物領域を形成し、
前記ロジック回路領域において、前記半導体層に不純物を導入して、前記絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域の少なくとも一部である第４および第５不純物領域を、前記ゲート電極を挟むように形成すること、
を含む。
【００１６】
上記半導体装置の製造方法によれば、前記メモリセルと、前記絶縁ゲート型電界効果トランジスタとを、同一の製造工程中で形成することができるため、簡便な製造プロセスを達成することができる。
【００１７】
ここで、上記半導体装置の製造方法において、さらに、前記メモリ領域において、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第１不純物領域よりも第１導電型不純物の濃度が低い第２不純物領域を形成すること、を含むことができる。
【００１８】
また、ここで、上記半導体装置の製造方法において、前記第２、第４および第５不純物領域を、同一工程にて形成することができる。
【００１９】
【発明の実施の形態】
１．半導体装置の構造
図１は、本発明の一実施の形態に係る半導体装置を模式的に示す断面図である。図２は、図１に示すゲート導電層１４ａと積層体１２２との界面近傍を模式的に示す拡大断面図である。
【００２０】
図１に示す半導体装置は、メモリ領域１０００およびロジック回路領域２０００を含む。ロジック回路領域２０００には、例えばメモリの周辺回路が形成されている。
【００２１】
［メモリセル領域］
メモリセル領域１０００には、複数のメモリセル１００が配置されている。図１３に、図１に示すメモリセル１００からなるメモリセルアレイの等価回路を示す。なお、図１に示す２つのメモリセル１００は、図１３に示す領域Ａを模式的に示している。
【００２２】
単一のメモリセル１００は、１つのゲート導電層１４ａと、積層体１２２と、第１不純物領域１８とを含む。ゲート導電層１４ａは、半導体層１０の上に積層体１２２を介して形成されている。ゲート導電層１４ａは、例えばドープトポリシリコンからなる。また、ゲート導電層１４の両側壁には、サイドウォール絶縁層１５を設けることができる。サイドウォール絶縁層１５は、例えば酸化シリコンや窒化シリコンからなる。本実施の形態では、サイドウォール絶縁層１５が酸化シリコンからなる場合について説明する。
【００２３】
積層体１２２は、第１絶縁層２２ａ、電荷捕捉層２２ｂおよび第２絶縁層２２ｃを順に堆積させることにより形成される。第１絶縁層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）を形成する。電荷捕捉層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域を含む。第２絶縁層２２ｃは、ゲート導電層１４ａと電荷蓄積領域との間に電位障壁（ｐｏｔ ｅｎｔｉａｌ ｂａｒｒｉｅｒ）を形成する。
【００２４】
電荷捕捉層２２ｂは例えば、窒化シリコン、酸化シリコンや窒化シリコン等の絶縁層にタングステン等の金属を分散させた層、またはポリシリコンの島が埋め込まれた酸化シリコン層からなることができる。
【００２５】
本実施の形態においては、積層体１２２はＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなる場合について示す。すなわち、第１および第２絶縁層２２ａ，２２ｃが酸化シリコンからなり、電荷捕捉層２２ｂが窒化シリコンからなる。
【００２６】
第１不純物領域１８は、図１に示すように、半導体層１０のうちゲート導電層１４ａの一方の端部近傍に設けられている。また、第２不純物領域１９は、半導体層１０のうちゲート導電層１４ａの他方の端部近傍に設けられている。第１および第２不純物領域１８，１９は、図１に示すように、ゲート導電層１４ａを挟むように配置されている。
【００２７】
半導体層１０において第１および第２不純物領域１８，１９に挟まれた領域であって、ゲート導電層１４ａの下部の領域には、チャネル領域が形成される。
【００２８】
第１および第２不純物領域１８，１９はともに、同一の導電型（第１導電型）の不純物が導入されている。本実施の形態では、第１導電型がＮ型であり、第２導電型がＰ型である場合について説明するが、これらの導電型を逆にすることもできる。
【００２９】
第１不純物領域１８のＮ型不純物の濃度は、第２不純物領域１９のＮ型不純物濃度よりも大きい。このように、第１不純物領域１８よりもＮ型不純物の濃度が低い第２不純物領域１９が、半導体層１０のうちゲート導電層１４ａの他方の端部近傍に設けられていることにより、第１不純物領域１８は、半導体層１０のうちゲート導電層１４ａの他方の端部近傍よりも、Ｎ型不純物の濃度が高くなっている。
【００３０】
具体的には、第１不純物領域１８は、第２不純物領域１９よりも、少なくとも数倍（例えば３〜４倍）以上のＮ型不純物濃度を有することが望ましく、１０倍以上のＮ型不純物濃度を有することがより望ましい。
【００３１】
また、図１に示すように、Ｐ型の半導体基板からなる半導体層１０において、チャネル領域により近い側で第１不純物領域１８と隣り合う領域に、第３不純物領域１７が形成されている。この第３不純物領域１７には、第１不純物領域１８とは異なる導電型（第２導電型；Ｐ型）の不純物が導入されている。ここで、第３不純物領域１７は、図１に示すように、第１不純物領域１８よりも、チャネル領域の中央部により近い位置まで配置されていることが望ましい。なお、第３不純物領域１７を設けなくても、第１不純物領域１８のＮ型不純物濃度が十分高く、第１不純物領域１８とチャネル領域との濃度勾配が十分大きいのであれば、メモリセル１００への書込み時に、電荷蓄積層２２ｂのうち第１不純物領域１８近傍の領域にホットキャリアを注入することができる。
【００３２】
また、第１および第２不純物領域１８，１９はそれぞれ、Ｎ型の不純物領域１６と隣り合っている。すなわち、不純物領域１６は、図１に示すように、１つのメモリセル１００において、第１および第２不純物領域１８，１９よりもゲート導電層１４ａから離れた位置に設けられている。また、この不純物領域１６は、第１および第２不純物領域１８，１９と隣り合っている。
【００３３】
また、この不純物領域１６におけるＮ型不純物の濃度は、第２不純物領域１９におけるＮ型不純物の濃度よりも高くなるように形成されている。すなわち、メモリセル１００では、第２不純物領域１９と不純物領域１６とから、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造が構成されている。
【００３４】
また、図１に示すように、隣り合うメモリセル１００の第１不純物領域１８，１８および第２不純物領域１９，１９は、不純物領域１６を介して接続されている。
【００３５】
［ロジック回路領域］
図１に示すように、ロジック回路領域２０００には、少なくともロジック回路を構成する絶縁ゲート型電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という）２００が形成されている。ＭＯＳトランジスタ２００は、ゲート電極１４ｂと、ソース／ドレイン領域３２，３４とを含む。ゲート電極１４ｂは、ゲート絶縁層４２を介して半導体層１０上に設けられている。ゲート電極１４ｂは、例えばドープトポリシリコンからなる。また、ゲート電極１４ｂの両側壁には、サイドウォール絶縁層１５が形成されている。
【００３６】
本実施の形態においては、ＭＯＳトランジスタ２００がＮチャネルトランジスタである場合を示す。ソース／ドレイン領域３２，３４は、Ｎ型の不純物領域であり、ソース領域またはドレイン領域として機能する。
【００３７】
本実施の形態のＭＯＳトランジスタ２００では、ソース／ドレイン領域３２，３４がＬＤＤ構造を有する。すなわち、ソース／ドレイン領域３２，３４はそれぞれ、Ｎ型の第４不純物領域１９および不純物領域１６、およびＮ型の第５不純物領域１９および不純物領域１６からなり、不純物領域１６のＮ型不純物の濃度は、第４および第５不純物領域１９，１９のＮ型不純物の濃度より高い。
【００３８】
このうち、第４および第５不純物領域１９，１９は、メモリセル領域１０００の第２不純物領域１９と同一の工程にて形成でき、不純物領域１６は、メモリセル領域１０００の不純物領域１６と同一の工程にて形成することができる。
【００３９】
２．メモリセル１００の動作
次に、図１に示すメモリセル１００の動作について、図１４を参照して説明する。
【００４０】
（１）書込み
まず、書込み（プログラム）については、図１４に示すゲート導電層１４ａのうちＧｗ［ｉ＋１］の下部の電荷捕捉層２２ｂに電子を注入する場合について説明する。なお、図１４において、Ｇｗ［ｉ＋１］の左側に配置された不純物領域（第１不純物領域１８および不純物領域１６）を４０とし、Ｇｗ［ｉ＋１］の右側に配置された不純物領域（第２不純物領域１９および不純物領域１６）を５０とする。
【００４１】
前述したように、本実施の形態のメモリセル１００では、第１不純物領域１８は、ゲート導電層１４ａの一方の端部近傍に形成され、第２不純物領域１９は、他方の端部近傍に形成されている。
【００４２】
また、メモリセル１００において、第１不純物領域１８のＮ型不純物の濃度は、第２不純物領域１９のＮ型不純物の濃度より大きい。このため、例えば、図１４に示すゲート導電層１４ａ（Ｇｗ［ｉ＋１］）において、積層体１２２中の電荷捕捉層２２ｂ内に電荷が導入された場合、前記電荷は、電荷捕捉層２２ｂにおいて、Ｇｗ［ｉ＋１］の左側すなわち第１不純物領域１８により近いほうの端部近傍に捕捉される。図１４に示すメモリセル１００において、電荷捕捉層２２ｂ内で電荷が捕捉される領域を電荷捕捉領域２２ｂ１で示す。
【００４３】
書込みの場合、Ｇｗ［ｉ＋１］の左側に位置するソース線（Ｄ［ｉ＋１］）は、例えば５Ｖのドレイン電圧にバイアスされている。一方、Ｇｗ［ｉ＋１］の右側に位置するビット線（Ｄ［ｉ＋２］）は、グランド電圧にバイアスされる。また、Ｇｗ［ｉ＋１］は、ホットエレクトロンを電荷捕捉層２２ｂに注入させるために、例えば７Ｖにバイアスされる。さらに、他の選択されないメモリセル１００のゲートおよび不純物領域は、グランド電圧に設定される。
【００４４】
（２）消去
一方、消去では、蓄積された電荷（電子）は、ホットホールの注入によって打ち消される。ホットホールは、不純物領域４０の表面でＢ−Ｂトンネリングによって発生させることができる。このとき、ゲート導電層１４ａの電圧Ｖｇは負電圧（例えば−３Ｖ）に、不純物領域４０の電圧は５Ｖにバイアスされる。
【００４５】
（３）読出し
また、読出しでは、ゲート導電層１４ａの電圧Ｖｇおよびビット線（Ｄ［ｉ＋２］）は正電圧に、ソース線（Ｄ［ｉ＋１］）はグランドにバイアスされる。
【００４６】
３．半導体装置の製造方法
次に、図３〜図１２を参照しながら、図１に示す半導体装置の製造方法について説明する。各断面図は、図１に示す断面に対応する。図３〜図１２において、図１，図２で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００４７】
（１）まず、半導体層１０の表面に、ＯＮＯ膜からなる積層体２２を形成する（図３参照）。
【００４８】
最初に、Ｐ型の半導体基板からなる半導体層１０の表面に、酸化シリコンからなる第１絶縁層２２ａを熱酸化法により成膜する。ここで、第１絶縁層２２ａの形成に、熱酸化法のかわりにＣＶＤ法を用いてもよい。
【００４９】
次に、第１絶縁層２２ａに対しアニール処理を施す。このアニール処理は、ＮＨ３ガスを含む雰囲気で行なわれる。この前処理により、酸化シリコンからなる第１絶縁層２２ａ上に窒化シリコンからなる電荷捕捉層２２ｂを堆積する際に、電荷捕捉層２２ｂが均一に堆積し易くなる。次いで、窒化シリコンからなる電荷捕捉層２２ｂを、ＣＶＤ法によって成膜する。
【００５０】
次に、酸化シリコンからなる第２絶縁層２２ｃを、ＣＶＤ法で形成する。この第２絶縁層２２ｃは、ＩＳＳＧ（Ｉｎ−ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、後述するＯＮＯ膜を緻密化するためのアニール処理を省略することができる。
【００５１】
なお、上記工程において、電荷捕捉層２２ｂと第２絶縁層２２ｃとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜を形成することができるため、安定した電気特性を有するメモリセル１００（図１参照）が得られる。また、界面の汚染を除去するための洗浄工程が不要となるため、工程数の削減を図ることができる。
【００５２】
これらの各層を成膜した後、たとえばウエット酸化またはＬＭＰ酸化によるアニール処理を行い、各層を緻密化することが好ましい。以上の工程により、図３に示すように、積層体２２が得られる。
【００５３】
（２）次に、ロジック回路領域２０００のうち、少なくともＭＯＳトランジスタ２００のゲート電極１４ｂ（図１参照）を形成する領域において、積層体２２を除去する（図４参照）。
【００５４】
具体的には、積層体２２の上に、レジスト層（図示せず）を形成した後、公知のフォトリソグラフィ工程によって、所定のパターンのレジスト層Ｒ１を形成する。このレジスト層Ｒ１は、少なくともゲート電極１４ｂが形成される位置に開口部を有する。このレジスト層Ｒ１をマスクとして、積層体２２をエッチングする。これにより、図４に示すように、ロジック回路領域２０００のうち、少なくともＭＯＳトランジスタ２００のゲート電極１４ｂ（図１参照）を形成する領域において、積層体２２を除去する。その後、レジスト層Ｒ１を除去する。
【００５５】
次いで、ロジック回路領域２０００において、半導体層１０の表面に、ＭＯＳトランジスタ２００のゲート絶縁層４２を形成する（図５参照）。ゲート絶縁層４２は、例えば酸化シリコンからなる。この場合、ゲート絶縁層４２は、熱酸化法によって形成することができる。なお、前述の積層体２２の緻密化を目的とするウエット酸化によるアニール処理の際に、酸化性雰囲気下で処理を行なうことにより、ゲート絶縁層４２を形成することもできる。
【００５６】
（３）次いで、積層体２２およびゲート絶縁層４２上に、導電層１４を堆積する（図５参照）。
【００５７】
この導電層１４は、後のパターニング工程によって、ゲート導電層１４ａおよびゲート電極１４ｂになる。この導電層１４は、例えばドープトポリシリコンからなる。次いで、導電層１４に含まれるＮ型不純物を活性化するのためのアニール処理を行なう。
【００５８】
（４）次いで、導電層１４をパターニングして、メモリ領域１０００にゲート導電層１４ａを、ロジック回路領域２０００にゲート電極１４ｂをそれぞれ形成する（図６参照）。
【００５９】
具体的には、レジスト層Ｒ２を形成した後、このレジスト層Ｒ２をマスクとして導電層１４をパターニングする。レジスト層Ｒ２は、ゲート導電層１４ａおよびゲート電極１４ｂが形成される領域を除く領域に開口部を有する。これにより、図６に示すように、メモリ領域１０００において、メモリセル１００のゲート導電層１４ａが形成され、ロジック回路領域２０００において、ＭＯＳトランジスタ２００（図１参照）のゲート電極１４ｂが形成される。
【００６０】
（５）次いで、メモリセル領域１０００において、半導体層１０に、第３不純物領域１７および第１不純物領域１８を形成する（図７および図８参照）。
【００６１】
まず、図７に示すように、開口部２６を有するレジスト層Ｒ３を形成する。ここで、開口部２６は、第１および第３不純物領域１８，１７を形成する領域上に設けられている。
【００６２】
次いで、この開口部２６に、Ｐ型不純物を導入する。これにより、図８に示すように、半導体層１０に第３不純物領域１７を形成する。その後、開口部２６に、Ｎ型不純物を導入する。その後、レジスト層Ｒ３を除去する。これにより、図８に示すように、半導体層１０において、第３不純物領域１７と隣り合う第１不純物領域１８を形成する。ここで、第３不純物領域１７は、第１不純物領域１８よりも、チャネル領域の中央部により近い位置まで配置されている。
【００６３】
（６）次いで、半導体層１０に、第２不純物領域１９を形成する（図９および図１０参照）。
【００６４】
まず、図９に示すように、レジスト層Ｒ４を形成する。レジスト層Ｒ４は、少なくとも第１および第３不純物領域１８，１７を覆っている。次いで、このレジスト層Ｒ４をマスクとして、Ｎ型の不純物２３を導入する。その後、レジスト層Ｒ４を除去する。これにより、図１０に示すように、メモリ領域１０００およびロジック回路領域２０００において、半導体層１０に第２不純物領域１９を形成する。
【００６５】
メモリ領域１０００においては、図１０に示すように、第１不純物領域１８および第２不純物領域１９は、ゲート導電層１４ａを挟むように配置される。また、ロジック回路領域２０００においては、２つの第２不純物領域１９，１９がゲート電極１４ｂを挟むように配置される。ロジック回路領域２０００において、ゲート電極１４ｂを挟むように配置された第２不純物領域１９は、ＭＯＳトランジスタ２００のソース／ドレイン領域３２，３４の低濃度不純物領域（第４および第５不純物領域）として機能する。
【００６６】
（７）次いで、ゲート導電層１４ａおよびゲート電極１４ｂの両側壁に、サイドウォール絶縁層１５を形成する（図１１および図１２参照）。
【００６７】
まず、図１１に示すように、サイドウォール絶縁層１５を形成するための絶縁層１５ａを全面に形成する。次いで、図１２に示すように、この絶縁層１５ａを異方性エッチングする。これにより、ゲート導電層１４ａおよびゲート電極１４ｂの両側壁に、サイドウォール絶縁層１５が形成される。
【００６８】
また、この工程において、図１２に示すように、メモリセル領域１０００において、ゲート導電層１４ａの下に、第１絶縁層２２ａ，電荷捕捉層２２ｂおよび第２絶縁層２２ｃからなる積層体１２２が形成される。
【００６９】
（８）次いで、メモリ領域１０００に不純物領域１６を、ロジック回路領域２０００に不純物領域１６，１６を形成する（図１参照）。この不純物領域１６は、具体的には、Ｎ型不純物を半導体層１０に導入することにより形成される。この不純物領域１６のＮ型不純物の濃度は、第２不純物領域１９のＮ型不純物の濃度よりも高く設定する。
【００７０】
また、この不純物領域１６は、図１に示すように、半導体層１０のうち、ゲート導電層１４ａ、ゲート電極１４ｂおよびサイドウォール絶縁層１５が上部に形成されている領域には形成されない。また、メモリセル領域１０００において、隣り合うメモリセル１００では、この不純物領域１６は連続している。
【００７１】
さらに、ロジック領域２０００においては、不純物領域１６が形成されることにより、それぞれ、第４不純物領域１９および不純物領域１６、ならびに第５不純物領域１６および不純物領域１６からなるＬＤＤ構造のソース／ドレイン領域３２，３４が得られる。
【００７２】
以上の工程により、メモリセル１００を含むメモリ領域１０００と、ＭＯＳトランジスタ２００を含むロジック回路領域２０００とを含む半導体装置が得られる。
【００７３】
４．利点
本実施の形態の半導体装置およびその製造方法の利点を説明する前に、公表特許公報または文献にて開示されている不揮発性メモリセルについて説明する。
【００７４】
（１）公表特許公報に開示されている不揮発性メモリセルの構造１
図１５は、特表２００１−５１２２９０号公報に開示されている不揮発性メモリセルを模式的に示す断面図である。図１５に示すメモリセル９００は、半導体基板９１０の上に形成されたＯＮＯ膜９２２と、ＯＮＯ膜９２２の上に形成された導電ゲート層９０４と、半導体基板９１０に形成されたソース９１６およびドレイン９１４とを含む。ＯＮＯ膜９２２は、酸化シリコン層９２２ａ、窒化シリコン層９２２ｂ、および酸化シリコン層９２２ｃの積層膜からなる。このメモリセル９００では、導電ゲート層９０４の両端に接合濃度勾配を設け、書込み時に流す電流の向きによって、ＯＮＯ膜９２２中の窒化シリコン層９２２ｂの両端部９２４，９２６に独立に情報を書込む。
【００７５】
図１５に示すメモリセル９００においては、窒化シリコン層９２２ｂの両端部９２４，９２６に独立に情報を書込む必要があるため、メモリセル９００においては、図１５に示すゲート長ｈをある程度確保することが必要となる。このことがメモリセルの小型化の妨げとなる。特に、図１５には図示しないが、ソース９１６およびドレイン９１４がＬＤＤ構造を有する場合、短チャネル効果が発生しやすくなるため、ゲート長ｈを小さくすることが困難である。
【００７６】
また、窒化シリコン層９２２ｂの両端部９２４，９２６に独立に情報を書込む場合、両端部９２４，９２６を読み分けるためのバイアス操作が複雑になる。さらに、バイアス操作の複雑化に伴い、隣接ビットへの誤書込みや誤消去が発生する可能性が高くなり、その結果、メモリセルの信頼性が低下するおそれがある。
【００７７】
（２）文献にて開示されている不揮発性メモリセルの構造２
図１６は、文献（Ｙ．Ｈａｙａｓｈｉ，ｅｔ ａｌ ，２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ．１２２−ｐ．１２３）に開示されているＭＯＮＯＳ型の不揮発性メモリセルを模式的に示す断面図である。
【００７８】
このメモリセル８００は、図１６に示すように、半導体基板１１０上に第１ゲート絶縁層１１２を介してワードゲート１１４が形成されている。そして、ワードゲート１１４の両サイドには、それぞれサイドウォール状の第１コントロールゲート１２０および第２コントロールゲート１３０が配置されている。第１コントロールゲート１２０の底部と半導体基板１１０との間には、第２ゲート絶縁層１２２が存在し、第１コントロールゲート１２０の側面とワードゲート１１４との間にはサイド絶縁層１２４が存在する。同様に、第２コントロールゲート１３０の底部と半導体基板１１０との間には、第２ゲート絶縁層１３２が存在し、第２コントロールゲート１３０の側面とワードゲート１１４との間にはサイド絶縁層１３４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート１２０とコントロールゲート１３０との間の半導体基板１１０には、ソース領域またはドレイン領域を構成する不純物領域１１６，１１８が形成されている。
【００７９】
このように、ひとつのメモリセル８００は、ワードゲート１１４の側面に２つのＭＯＮＯＳ型メモリ素子を有する。そして、これらの２つのＭＯＮＯＳ型メモリ素子は独立に制御でき、したがって、メモリセル８００は、２ビットの情報を記憶することができる。
【００８０】
このＭＯＮＯＳ型のメモリセルの動作は、以下のようにして行われる。メモリセル８００の一方のコントロールゲートは、他方のコントロールゲートをオーバライド電圧にバイアスすることで、書込みおよび読出しをそれぞれ独立に選択することができる。
【００８１】
書込み（プログラム）については、図１６に示すＣＧ［ｉ＋１］の左側の第２ゲート絶縁層（ＯＮＯ膜）１３２に電子を注入する場合を用いて説明する。この場合、ビット線（不純物領域）１１８（Ｄ［ｉ＋１］）は、４〜５Ｖのドレイン電圧にバイアスされている。コントロールゲート１３０（ＣＧ［ｉ＋１］）は、ホットエレクトロンをコントロールゲート１３０（ＣＧ［ｉ＋１］）の左側の第２ゲート絶縁層３２に注入させるために、５〜７Ｖにバイアスされる。ワードゲート１１４（Ｇｗ［ｉ］およびＧｗ［ｉ＋１］）に接続されるワード線は、書込み電流を所定値（〜１０μＡ）に限定するために、ワードゲートのしきい値より少し高い電圧にバイアスされる。コントロールゲート１２０（ＣＧ［ｉ］）は、オーバーライド電圧にバイアスされる。このオーバーライド電圧によって、記憶状態に関係なく、コントロールゲート１２０（ＣＧ［ｉ］）の下のチャネルを導通させることができる。左側のビット線１１６（Ｄ［ｉ］）は、グランド電圧にバイアスされる。そして、他の選択されないメモリセルのコントロールゲートおよび拡散層は、グランド電圧に設定される。
【００８２】
消去では、蓄積された電荷（電子）は、ホットホールの注入によってうち消される。ホットホールは、ビット拡散層１１８の表面でＢ−Ｂトンネリングによって発生させることができる。このとき、コントロールゲートの電圧Ｖｃｇは負電圧（−５〜−６Ｖ）に、ビット拡散層の電圧は５〜６Ｖにバイアスされる。
【００８３】
上述したＭＯＮＯＳ型のメモリセル８００によれば、ひとつのメモリセル内に独立に制御可能な２つのプログラミングサイトを有し、３Ｆ２のビット密度（ｂｉｔ ｄｅｎｓｉｔｙ）を達成できることが、上記文献に記載されている。
【００８４】
しかしながら、上述したメモリセル８００では、ひとつのメモリセル内に存在する２つのプログラミングサイトを独立して制御する。すなわち、書込み時には、２つのプログラミングサイトのうちの一つを選択的に書込む必要がある。このため、複雑なバイアス操作が必要となる。また、隣り合うビットにおける誤書込みや誤消去が発生する可能性が高く、信頼性が低下するおそれがある。さらに、メモリセルへの書込み、消去、読出し時の操作が複雑であることから、メモリセルを制御する周辺回路が複雑化および大型化する結果、周辺回路の面積が増大する。その結果、半導体装置全体の小型化が妨げられるおそれがある。
【００８５】
（３）本実施の形態の半導体装置
これに対して、本実施の形態の半導体装置によれば、以下の利点を有する。
【００８６】
（ａ）構造上の利点
第１に、半導体層１０のうちゲート導電層１４ａの一方の端部近傍に設けられたＮ型の第１不純物領域１８を含み、第１不純物領域１８は、半導体層１０のうちゲート導電層１４ａの他方の端部近傍よりもＮ型不純物の濃度が高い。この構成によれば、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域においてのみ、ホットキャリアを導入させることができる。すなわち、半導体層１０のうちゲート導電層１４ａの一方の端部近傍に設けられた不純物領域（第１不純物領域１８）を主に、メモリセル１００の書込みに関与させることができる。
【００８７】
具体的には、本実施の形態のメモリセル１００は、ゲート導電層１４ａを挟むように配置された第１および第２不純物領域１８，１９を含み、第１不純物領域１８は、第２不純物領域１９よりも不純物濃度が高い。これにより、第１不純物領域１８と半導体層１０との濃度勾配は、第２不純物領域１９と半導体層１０との濃度勾配よりも大きくなっている。その結果、第１不純物領域１８および第２不純物領域１９に同程度のバイアスがかかった場合でも、第２不純物領域１９においては、ホットキャリアの発生が抑えられるため、電荷捕捉層２２ｂのうち第１不純物領域１８側（電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域）においてのみ、ホットキャリアの注入が生じることになる。これにより、図１４に示すように、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域にのみ、ホットキャリアを導入することができる。
また、上述したように、メモリセル１００においては、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域にのみホットキャリアが注入されることにより、セルの書込みが行なわれる。一方、第２不純物領域１９は、第１不純物領域１８よりもＮ型不純物濃度が低く設定されているため、第２不純物領域１９においては、ホットキャリアの発生が抑えられる。このため、第２不純物領域１９にバイアスがかかっても、電荷捕捉層２２ｂのうち第２不純物領域１９近傍の領域には、ホットキャリアが注入されることはない。これにより、ディスターブが起こりにくくなり、メモリセルアレイの構成の自由度が大きくなるという利点を有する。
【００８８】
さらに、メモリセル１００の第２不純物領域１９において、ホットキャリアの発生が抑えられることにより、ゲート導電層１４ａのうち第２不純物領域１９近傍での電界集中を緩和することができる。すなわち、第２不純物領域１９に高電圧が印加された場合に、誤書込みの発生や特性変化を抑えることができ、かつ読出し時のストレスに対する耐久性を高めることができる。
【００８９】
第２に、チャネル領域により近い側で第１不純物領域１８と隣り合う第３不純物領域１７を含み、この第３不純物領域１７は、第１不純物領域１８と異なる導電型（Ｐ型）の不純物が導入されている。この第３不純物領域１７がチャネル領域により近い側で第１不純物領域１８と隣り合っていることにより、第１不純物領域１８と第３不純物領域１７との間の濃度勾配をより大きくすることができる。これにより、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域へのホットキャリアの注入をより促進させることができる。
【００９０】
例えば、半導体層１０のＰ型不純物の濃度が低い場合でも、この第３不純物領域１７が第１不純物領域１８と隣り合って配置されていることにより、第１不純物領域１８と第３不純物領域１７との間の濃度勾配を大きくすることができるため、電荷捕捉層２２ｂのうち第１不純物領域１８近傍の領域へのホットキャリアの注入をより促進することができる。
【００９１】
第３に、前述した構造１のメモリセル９００（図１５参照）とは異なり、本実施の形態のメモリセル１００では、ゲート導電層１４ａの一方の端部においてのみ電荷が蓄積される。
【００９２】
具体的には、本実施の形態のメモリセル１００においては、ゲート導電層１４ａの一方の端部近傍に第１不純物領域１８が形成され、ゲート導電層１４ａの他方の端部近傍に、第１不純物領域１８と比較してＮ型不純物の濃度が小さい第２不純物領域１９が形成されている。このため、電荷捕捉層２２ｂのうちゲート導電層１４ａの一方の端部近傍においてのみ電荷を蓄積させることができる。一方、電荷捕捉層２２ｂのうちゲート導電層１４ａの他方の端部近傍は、電荷蓄積領域として機能しない。これにより、本実施の形態のメモリセル１００は、構造１のメモリセル９００と比較して、短チャネル効果が発生しにくいため、ゲート長をより小さくすることができる。その結果、メモリセルの小型化を図ることができる。
【００９３】
（ｂ）動作（オペレーション）上の利点
第１に、前述した構造２のメモリセル８００（図１６参照）とは異なり、読出しおよび書込み時に、選択ビットの反対側をオーバーライドする必要がない。これにより、チャネル領域（図１に示す第１不純物領域１８および不純物領域１６）が、直列の選択ゲート（図１３のＳＬ０，ＳＬ１）として機能するため、過消去の発生を防止することができる。また、本実施の形態のメモリセル１００によれば、書込みおよび消去時のバイアス方向が限定される。このため、ソース線およびビット線を隣接ビットと共有していても、誤書込みおよび誤消去のリスクを低減することができる。以上により、信頼性に優れたメモリセル１００を得ることができる。
【００９４】
第２に、前述した構造２のメモリセル８００（図１６参照）とは異なり、本実施の形態のメモリセル１００では、１つのメモリセル内にプログラミングサイトを１つ有する。したがって、１つのメモリセル内にプログラミングサイトを２つ有する前述の構造２のメモリセル８００（図１６参照）と比較して、本実施の形態のメモリセル１００では、メモリセルのオペレーションの制御がより容易である。このため、メモリセルのオペレーションを制御するための周辺回路をより簡素化することができる。その結果、周辺回路の面積を低減することができるため、半導体装置全体の小型化を達成することができる。
【００９５】
（ｃ）製造プロセス上の利点
第１に、本実施の形態のメモリセル１００の製造方法によれば、簡便な方法にて、信頼性に優れたメモリセル１００を製造することができる。この理由を以下に説明する。
【００９６】
例えば、構造２（図１６参照）のメモリセル８００を製造するためには、導電性のサイドウォール１２０，１３０を形成する工程が必要である。一方、本実施の形態のメモリセル１００の製造方法によれば、このような導電性のサイドウォールの形成工程は不要である。すなわち、本実施の形態のメモリセル１００の構造およびその製造方法は、図１６に示す構造２のメモリセル８００に比べて通常のＦＥＴの構造およびその製造方法に近いため、非常に簡便な方法にて、信頼性に優れたメモリセル１００を製造することができる。
【００９７】
第２に、メモリセル領域１０００に形成されるメモリセル１００と、ロジック回路領域２０００に形成されるＭＯＳトランジスタ２００とを、同一の製造工程中で形成することができるため、簡便な製造プロセスを達成することができる。例えば、メモリセル１００のゲート導電層１４ａと、ＭＯＳトランジスタ２００のゲート電極１４ｂとを同じパターニング工程にて形成することができる。また、メモリセル１００の第２不純物領域１９と、ＭＯＳトランジスタ２００のソース／ドレイン領域３２，３４中の第４および第５不純物領域（第２不純物領域）１９，１９とを同一の工程にて形成することができる。
【００９８】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層１０としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。また、上記実施の形態では、不純物領域１６上に第１絶縁層２２ａが形成されている例（図１参照）について示したが、あるいは、不純物領域１６上の第１絶縁層２２ａを除去した後、チタンやコバルト等の金属を含むシリサイド層（図示せず）を半導体層１０の表面に形成してもよい。また、ゲート導電層１４ａおよびゲート電極１４ｂの上面にも、図示しないシリサイド層を形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を模式的に示す断面図である。
【図２】図１に示すゲート導電層と積層体との界面近傍を模式的に示す拡大断面図である。
【図３】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図４】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図５】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図６】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図７】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図８】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図９】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１０】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１１】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１２】図１に示す半導体装置の一製造工程を模式的に示す断面図である。
【図１３】図１に示すメモリセルを含むメモリセルアレイの等価回路を模式的に示す図である。
【図１４】図１に示すメモリセルを模式的に示す断面図である。
【図１５】公表特許公報に開示されたメモリセルの一例を模式的に示す断面図である。
【図１６】文献に開示されたメモリセルの一例を模式的に示す断面図である。
【符号の説明】
１０ 半導体層、 １４ 導電層、 １４ａ ゲート導電層、 １４ｂ ゲート電極、 １５ サイドウォール絶縁層、 １５ａ 絶縁層、 １６ 不純物領域、 １７ 第３不純物領域、 １８ 第１不純物領域、 １９ 第２不純物領域、 ２２，１２２ 積層体、 ２２ａ 第１絶縁層、 ２２ｂ 電荷捕捉層、 ２２ｃ 第２絶縁層、 ２３ 不純物、 ２６ 開口部、 ３２，３４ ソース／ドレイン領域、 ４０，５０ 不純物領域、 ４２ ゲート絶縁層、 １００メモリセル（不揮発性記憶装置）、 ２００ 絶縁ゲート型電界効果トランジスタ、 Ｂｌ０〜ＢＬ４ ビット線、 Ｒ１〜Ｒ４ レジスト層、 ＳＬ０，Ｓｌ１ 選択ワード線、 ＷＬ１〜ＷＬ４ ワード線
Claims (11)
- 半導体層上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなる積層体と、
前記積層体上に設けられたゲート導電層と、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第１導電型の第１不純物領域と、
を含み、
前記第１不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも、第１導電型不純物の濃度が高い、不揮発性記憶装置。 - 請求項１において、
さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第１導電型の第２不純物領域を含み、
前記第１および第２不純物領域は、前記ゲート導電層を挟むように配置され、
前記第１不純物領域は、前記第２不純物領域よりも、第１導電型不純物の濃度が高い、不揮発性記憶装置。 - 請求項１または２において、
前記第１および第２絶縁層は、酸化シリコンからなり、
前記電荷捕捉層は、窒化シリコンからなる、不揮発性記憶装置。 - 請求項１ないし３のいずれかにおいて、
さらに、前記半導体層のうち前記ゲート導電層の下部の領域に形成されるチャネル領域と、
前記チャネル領域により近い側で前記第１不純物領域と隣り合う第２導電型の第３不純物領域と、を含む、不揮発性記憶装置。 - 半導体層の上方に、第１絶縁層、電荷捕捉層、および第２絶縁層の積層体を形成し、
前記積層体の上方に、導電層を形成し、
前記導電層をパターニングして、ゲート導電層を形成し、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第１導電型不純物の濃度が高い第１導電型の第１不純物領域を形成すること、
を含む、不揮発性記憶装置の製造方法。 - 請求項５において、
さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第１不純物領域よりも第１導電型不純物の濃度が低い第２不純物領域を形成すること、を含む、不揮発性記憶装置の製造方法。 - 請求項５または６において、
前記第１および第２絶縁層は、酸化シリコンからなり、
前記電荷捕捉層は、窒化シリコンからなる、不揮発性記憶装置の製造方法。 - 請求項５ないし７のいずれかにおいて、
さらに、前記ゲート導電層を形成した後、前記第１不純物領域を形成する前に、前記半導体層に第２導電型の第３不純物領域を形成すること、を含む、不揮発性記憶装置の製造方法。 - 不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、
半導体層の上方に、第１絶縁層、電荷捕捉層、および第２絶縁層の積層体を形成し、
前記ロジック回路領域のうち、少なくとも絶縁ゲート型電界効果トランジスタのゲート電極を形成する領域において、前記積層体を除去した後、前記電界効果トランジスタのゲート絶縁層を形成し、
前記積層体および前記ゲート絶縁層の上方に、導電層を形成し、
前記導電層をパターニングして、前記メモリ領域にゲート導電層を、前記ロジック回路領域に前記ゲート電極をそれぞれ形成し、
前記メモリ領域において、前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第１導電型不純物の濃度が高い第１導電型の第１不純物領域を形成し、
前記ロジック回路領域において、前記半導体層に不純物を導入して、前記絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域の少なくとも一部である第４および第５不純物領域を、前記ゲート電極を挟むように形成すること、
を含む、半導体装置の製造方法。 - 請求項９において、
さらに、前記メモリ領域において、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第１不純物領域よりも第１導電型不純物の濃度が低い第２不純物領域を形成すること、を含む、半導体装置の製造方法。 - 請求項９または１０において、
前記第２、第４および第５不純物領域を、同一工程にて形成する、半導体装置の製造方法。
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| JP2007157874A (ja) * | 2005-12-02 | 2007-06-21 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
-
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