JP2004289107A - Semiconductor integrated circuit device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To solve a problem of the circuit constitution and an occupied area caused because it is difficult to obtain the maximum forward bias voltage to temperature changes though recently the applying a forward bias voltage to a well (substrate) of a MOS transistor attracts attention. <P>SOLUTION: A semiconductor integrated circuit device is provided with a MISFET 1;2, which is formed by a well 10;20 of a second conductivity-type (n;p), having a source electrode S, a drain electrode D, and gate electrode G of a first conductivity-type (p<SP>+</SP>;n<SP>+</SP>). The device is provided with substrate bias circuits 110;111 to 113 generated a potential Vbp;Vbn of the well 10;20 by flowing a prescribed current Ibp;Ibn in the forward direction to a diode 11;21 formed by the source electrode S and the well 10;20 of the MISFER 1;2. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関し、特に、低電圧で動作する高速のＭＩＳＦＥＴを備える半導体集積回路装置に関する。
【０００２】
近年、例えば、携帯電話や携帯型ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）等の携帯情報機器の普及および高機能化に伴って、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：或いは、より広くＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ））で構成した半導体集積回路装置に対しても、より一層の高速化並びに低消費電力化が望まれている。
【０００３】
従来、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路の消費電力を低減するために駆動用の電源電圧を低下させることが行われてきた。しかしながら、電源電圧の低下は動作速度の低下をきたすため、高速動作を維持しつつ低消費電力を図るには、ＭＯＳトランジスタのしきい値電圧を下げる必要があった。ところで、ＭＯＳトランジスタのしきい値電圧の低下は、ＣＭＯＳ回路におけるスイッチング動作を高速化させることになるが、サブスレッショルドリーク電流が増加して消費電力の増大を招くことにもなる。
【０００４】
そこで、近年、ＭＯＳトランジスタのウェル電圧（基板電圧：バックゲートの電圧）として順方向のバイアス電圧を印加することが注目されている。しかしながら、ウェル（基板）に対して順方向のバイアス電圧を印加するには、バイアス電圧発生回路による占有面積の増大等のさらなる問題も生じている。そこで、簡単な回路構成により適切なレベルの順方向基板（ウェル）バイアス電圧を発生することのできる基板バイアス回路を備えた半導体集積回路装置の提供が要望されている。
【０００５】
【従来の技術】
近年、ＣＭＯＳ回路を高速且つ低消費電力で駆動するために、ＭＯＳトランジスタの基板（ウェル）に順方向のバイアス電圧を印加することが注目されている。
【０００６】
具体的に、従来、アクティブ動作時には順方向基板バイアスＦＢＢを与え、且つ、スタンバイモードでは零基板バイアスＺＢＢを与えて、高速動作と低消費電力を両立した半導体集積回路装置（ＣＭＯＳチップ）が提案されている（例えば、非特許文献１参照）。
【０００７】
また、従来、ＭＯＳトランジスタに与える順方向の基板バイアス電圧を、温度上昇に対する異なる不純物濃度の拡散領域によるＰＮ接合の電流電圧特性を利用して制御することで、温度変化が生じても大きなリーク電流が流れるのを防止した半導体集積回路装置が提案されている（特許文献１参照）。
【０００８】
図１は従来の半導体集積回路装置の一例を示す回路図であり、前者（非特許文献１：”１．１Ｖ １ＧＨｚ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｏｕｔｅｒ ｗｉｔｈ ＯＮ−Ｃｈｉｐ Ｂｏｄｙ Ｂｉａｓ １５０ｎｍ ＣＭＯＳ”）の要部構成を示すものである。図１において、参照符号２００はインバータ部（ＣＭＯＳインバータ）、２０１はｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）、２０２はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）、２０３はインピーダンス素子、そして、２０４はバイアス電圧発生回路を示している。また、参照符号Ｖｄｄは高電位電源電圧（高電位電源線）、Ｖｓｓは低電位電源電圧（低電位電源線）、そして、ＶｂｐはｐＭＯＳトランジスタ用基板バイアス電圧（ｐＭＯＳトランジスタのｎチャネル型ウェル領域（ｎウェル）に対するバイアス電圧）を示している。なお、各トランジスタにおいて、参照符号Ｇはゲート電極、Ｄはドレイン電極、そして、Ｓはソース電極を示している。また、参照符号ＩＮはインバータの入力を示し、ＯＵＴはインバータの出力を示している。
【０００９】
図１に示されるように、従来の半導体集積回路装置の一例においては、ｐＭＯＳトランジスタ２０１のｎウェル（バックゲート）に対して、インピーダンス素子２０３を介して基板バイアス電圧Ｖｂｐ（バイアス電圧発生回路２０４の出力電圧）を印加するようになっている。ここで、電源電圧Ｖｄｄは、例えば、１．１Ｖであり、また、基板バイアス電圧Ｖｂｐは、Ｖｄｄ−０．４５Ｖ（例えば、０．５５Ｖ）である。
【００１０】
すなわち、図１に示す半導体集積回路装置において、例えば、動作時にはｐＭＯＳトランジスタ２０１のｎウェルにＶｄｄ−０．４５Ｖの順方向基板バイアス電圧Ｖｂｐを印加し、また、スタンバイモードでは零基板バイアス電圧を印加（基板バイアス電圧の印加を停止）することで動作時のしきい値電圧の低下（順方向基板バイアス電圧の印加）による高速化とスタンバイモードにおける消費電力の低減を両立するようになっている。なお、インピーダンス素子２０３は、例えば、温度上昇等により過大な電流が流れるのを制限するためのものである。
【００１１】
図２は従来の半導体集積回路装置の他の例を示す回路図である。図２において、参照符号３００はインバータ部、３０１はｐＭＯＳトランジスタ、３０２はｎＭＯＳトランジスタ、３０３および３０４は電流源、そして、３０５および３０６はバイアス電圧発生回路を示している。なお、図２において、参照符号ＶｂｎはｎＭＯＳトランジスタ用基板バイアス電圧（ｎＭＯＳトランジスタのｐチャネル型基板（ｐチャネル型ウェル領域）に対するバイアス電圧）を示している。
【００１２】
図２に示されるように、従来の半導体集積回路装置の他の例においては、ｐＭＯＳトランジスタ３０１のｎチャネル型ウェル領域（ｎウェル：バックゲート）に対して、電流源３０３を介して基板バイアス電圧Ｖｂｐ（バイアス電圧発生回路３０５の出力電圧）を印加し、また、ｎＭＯＳトランジスタ３０２のｐチャネル型ウェル領域（ｐウェル：バックゲート）に対して、電流源３０４を介して基板バイアス電圧Ｖｂｎ（バイアス電圧発生回路３０６の出力電圧）を印加するようになっている。ここで、ｐＭＯＳトランジスタ用基板バイアス電圧Ｖｂｐは、高電位電源電圧Ｖｄｄよりも所定電圧だけ低い固定電圧であり、また、ｎＭＯＳトランジスタ用基板バイアス電圧Ｖｂｎは、低電位電源電圧Ｖｓｓよりも所定電圧だけ高い固定電圧である。
【００１３】
すなわち、図２に示す半導体集積回路装置においては、例えば、ＭＯＳトランジスタに与える順方向の基板バイアス電圧を、温度上昇に対するｐ−拡散領域およびｎウェルの間（ｐウェルおよびｎ＋拡散領域の間）のＰＮ接合の電流電圧特性とｐ＋拡散領域およびｎウェルの間（ｐウェルおよびｎ−拡散領域の間）のＰＮ接合の電流電圧特性とを利用して制御することにより、ラッチアップの発生をなくして温度変化が生じても大きなリーク電流が流れるのを防止するものである。
【００１４】
【非特許文献１】
Ｓ． Ｎａｒｅｎｄｒａ ｅｔ ａｌ．， ”１．１Ｖ １ＧＨｚ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｏｕｔｅｒ ｗｉｔｈ ＯＮ− Ｃｈｉｐ Ｂｏｄｙ Ｂｉａｓ １５０ｎｍ ＣＭＯＳ”， ＩＳＳＣＣ ２００２／ＳＥＳＳＩＯＮ １６／ＨＩＧＨ ＳＰＥＥＤ Ｉ／Ｏ １６．４， ｐｐ．２７０， ２７１， ４６６； Ｆｅｂｒｕａｒｙ ５， ２００２
【特許文献１】
特開２００１−３４５４２４号公報
【００１５】
【発明が解決しようとする課題】
上述したように、従来、ＭＯＳトランジスタの基板（ウェル）に順方向の基板バイアス電圧を与えてＣＭＯＳ回路で構成される半導体集積回路装置を高速且つ低消費電力で駆動するようにしたものが提案されている。
【００１６】
しかしながら、図１或いは図２に示す半導体集積回路装置においては、順方向の基板バイアス電圧（例えば、０．４〜０．５Ｖ程度）を発生するために所定の回路規模を有する基板電圧発生回路が必要なため、占有面積が増大するといった問題がある。さらに、順方向の基板バイアス電圧をある程度の余裕を持って設定する必要があるため、基板バイアス電圧が小さく抑えられ、トランジスタのしきい値電圧を最大限に低下させて高速動作を行うことは難しくなっている。
【００１７】
本発明は、上述した従来の半導体集積回路装置が有する課題に鑑み、簡単な回路構成により適切なレベルの順方向基板（ウェル）バイアス電圧を発生することのできる基板バイアス回路を備えた半導体集積回路装置の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の形態によれば、第１導電型のソース電極およびドレイン電極とゲート電極とを有し、第２導電型のウェルに形成されてなるＭＩＳＦＥＴを備える半導体集積回路装置であって、前記ウェルの電位を、前記ＭＩＳＦＥＴのソース電極および該ウェルにより形成されるダイオードに対して所定電流を順方向に流すことにより生成する基板バイアス回路を備えることを特徴とする半導体集積回路装置が提供される。
【００１９】
本発明の第２の形態によれば、第１導電型のソース電極およびドレイン電極とゲート電極とを有し、第２導電型の第１ウェルに形成されてなる第１極性の第１ＭＩＳＦＥＴ、並びに、前記第２導電型のソース電極およびドレイン電極とゲート電極とを有し、前記第１導電型の第２ウェルに形成されてなる第２極性の第２ＭＩＳＦＥＴを備える半導体集積回路装置であって、前記第１ウェルの電位を、前記第１ＭＩＳＦＥＴのソース電極および該第１ウェルにより形成されるダイオードに対して所定電流を順方向に流すことによって生成する第１基板バイアス回路と、前記第２ウェルの電位を、前記第２ＭＩＳＦＥＴのソース電極および該第２ウェルにより形成されるダイオードに対して所定電流を順方向に流すことによって生成する第２基板バイアス回路とを備えることを特徴とする半導体集積回路装置が提供される。
【００２０】
図３は本発明に係る半導体集積回路装置の原理構成を示す回路図であり、また、図４は本発明に係る半導体集積回路装置の原理構成を説明するための断面図である。ここで、図３に示す回路は、図４におけるｎＭＯＳトランジスタ（２）の部分に対応する。なお、ｐＭＯＳトランジスタ１およびｎＭＯＳトランジスタ２で構成されるインバータ（ＣＭＯＳインバータ）に関しては、図４も参照して後に詳述する。
【００２１】
図３および図４において、参照符号２はｎＭＯＳトランジスタ、４は電流源、そして、２１はダイオード（寄生ダイオード）を示している。また、図４において、参照符号２ａは導電電極、２ｂは絶縁膜、２０はｐチャネル型半導体基板（ｐチャネル型ウェル）、２０ａはｐ＋拡散領域、２０ｂ，２０ｃはｎ＋拡散領域を示している。
【００２２】
図３および図４に示されるように、ｎＭＯＳトランジスタ２は、ｐチャネル型ウェル（ｐウェル）２０に形成され、ｎ＋拡散領域（ソース電極Ｓ）２０ｂ、ｎ＋拡散領域（ドレイン電極Ｄ）２０ｃ、および、絶縁膜２ｂを介した導電電極（ゲート電極Ｇ）２ａにより構成される。ここで、従来の一般的なｐＭＯＳトランジスタ（逆基板バイアスのトランジスタ）においては、ｐ＋拡散領域（コンタクト領域）２０ａを介してｐウェル２０（ｎＭＯＳトランジスタ２のバックゲート）に対して低電位電源電圧Ｖｓｓを印加するようになっているが、本発明においては、そのコンタクト領域（ｐ＋拡散領域）２０ａに対して、電流源４を介して高電位電源電圧Ｖｄｄを与えるようになっている。なお、図３におけるダイオード２１は、ｐウェル２０とソース電極（Ｓ）２０ｂとの間に形成される。
【００２３】
本発明によれば、電流源４の出力電流（定電流）Ｉｂｎがｐウェル２０とソース電極Ｓ（ｎ＋拡散領域２０ｂ）で構成されるダイオード２１に順方向に流れることで基板バイアス電圧Ｖｂｎが生成されるようになっている。ここで、電流Ｉｂｎは、例えば、動作時にスイッチング電流を含めて回路全体を流れる電流に対し、無視し得る程度の値（例えば、回路全体を流れる電流の１／１０程度、或いは、それ以下）に設定される。
【００２４】
図５は本発明の半導体集積回路装置の原理を説明するためのダイオード特性を示す図である。
【００２５】
図５に示されるように、ダイオード（２１）の電流−電圧特性は、各温度（例えば、７５℃，２５℃および−２５℃）に対して異なっている。本発明においては、ダイオード２１に対して一定の電流源４の出力電流Ｉｂｎが流れることになるため、ｐウェル２０に対して各温度における最大限の基板バイアス電圧を与えることができる。
【００２６】
すなわち、従来、ｐウェル２０に与える順方向の基板バイアス電圧Ｖｂｎを考えた場合、例えば、半導体集積回路装置の規格値における上限の温度を考慮して（或いは、さらに所定のマージンも与えて：例えば、７５℃）設定するため、順方向基板バイアス電圧（Ｖｂｎ）のレベルを高くしてトランジスタ（ｐＭＯＳトランジスタ２）のしきい値電圧を可能な限り低くすることはできず、その結果、回路の動作速度を最大限に高速化することが困難であった。
【００２７】
これに対して、本発明の半導体集積回路装置によれば、回路の動作速度を使用される温度に応じて最大限に高速化することが可能である。また、本発明の半導体集積回路装置によれば、コンタクト領域をそのまま使用して電流源の出力をウェル（基板）に与え、ウェルとソース電極（拡散領域）により形成されるダイオ−ドを利用して基板バイアス電圧を発生するため、簡単な回路構成で占有面積も小さく抑えることができる。さらに、本発明の半導体集積回路装置によれば、順方向基板バイアス電圧を生成するための電流は、電流源により規定されることになるため、温度変化等に依存することなく消費電力（回路を流れる電流）を制御することができる。
【００２８】
【発明の実施の形態】
以下、本発明に係る半導体集積回路装置の実施例を、添付図面を参照して詳述する。
【００２９】
図６は本発明に係る半導体集積回路装置の一実施例を概念的に示す回路図であり、ＣＭＯＳインバータ部を示すものである。図６において、参照符号１はｐＭＯＳトランジスタ、２はｎＭＯＳトランジスタ、１１，１２；２１，２２はダイオード（寄生ダイオード）、そして、３，４は電流源を示している。
【００３０】
図６および前述した図４に示されるように、ｎＭＯＳトランジスタ２は、ｐウェル２０に形成され、ソース電極Ｓ（ｎ＋拡散領域２０ｂ）、ドレイン電極Ｄ（ｎ＋拡散領域２０ｃ）、および、絶縁膜２ｂを介したゲート電極Ｇ（導電電極２ａ）により構成される。同様に、ｐＭＯＳトランジスタ２は、ｎチャネル型ウェル（ｎウェル）１０に形成され、ソース電極Ｓ（ｐ＋拡散領域）１０ｂ、ドレイン電極Ｄ（ｐ＋拡散領域）１０ｃ、および、絶縁膜１ｂを介したゲート電極Ｇ（導電電極）１ａ）により構成される。
【００３１】
ｎＭＯＳトランジスタ２において、コンタクト領域（ｐ＋拡散領域）２０ａには高電位電源電圧Ｖｄｄに繋がれた電流源４が接続され、ｐウェル２０とソース電極Ｓ（ｎ＋拡散領域２０ｂ）とで構成されるダイオード２１に対して順方向の電流Ｉｂｎを流すようになっている。この電流Ｉｂｎが流されるダイオード２１によりｐウェル２０には、所定の順方向基板バイアス電圧Ｖｂｎが発生する。ここで、図５を参照して前述したように、基板バイアス電圧Ｖｂｎは、動作温度に応じて最適なレベルに変化するため、すなわち、動作温度が高ければ（例えば、７５℃のとき）、基板バイアス電圧Ｖｂｎは小さくなってトランジスタのしきい値電圧は高く設定され、また、動作温度が低ければ（例えば、−２５℃のとき）、基板バイアス電圧Ｖｂｎは大きくなってトランジスタのしきい値電圧は低く設定され、低いしきい値電圧のトランジスタによる回路の高速動作が十分に発揮されることになる。
【００３２】
また、ｐＭＯＳトランジスタ１において、コンタクト領域（ｎ＋拡散領域）１０ａには低電位電源電圧Ｖｓｓに繋がれた電流源３が接続され、ｎウェル１０とソース電極Ｓ（ｐ＋拡散領域１０ｂ）とで構成されるダイオード１１に対して順方向の電流Ｉｂｐを流すようになっている。この電流Ｉｂｐが流されるダイオード１１によりｎウェル１０には、所定の順方向基板バイアス電圧Ｖｂｐが発生する。ここで、上述したｎＭＯＳトランジスタ２における基板バイアス電圧Ｖｂｎと同様に、ｐＭＯＳトランジスタ１における基板バイアス電圧Ｖｂｐも動作温度に応じて最適なレベルに変化するため、すなわち、動作温度が高ければ基板バイアス電圧Ｖｂｐは大きくなってトランジスタのしきい値電圧は高く設定され、また、動作温度が低ければ（例えば、−２５℃のとき）、基板バイアス電圧Ｖｂｐは小さくなってトランジスタのしきい値電圧は低く設定され、低いしきい値電圧のトランジスタによる回路の高速動作が十分に発揮されることになる。
【００３３】
図７は図６に示す半導体集積回路装置の一構成例を示す回路図であり、基板バイアス回路１１０（電流源３，４）の一例を示すものである。
【００３４】
図７に示されるように、電流源４は、インバータ４１、ｎＭＯＳトランジスタ４０，４２およびｐＭＯＳトランジスタ４３，４４を備えて構成されている。そして、制御信号Ｃｂｎが高レベル『Ｈ』のときに、ｎＭＯＳトランジスタ４２がオンしてｐＭＯＳトランジスタ４３に電流が流れ、さらに、ｐＭＯＳトランジスタ４３とカレントミラー接続されたｐＭＯＳトランジスタ４４に電流Ｉｂｎが流れるようになっている。すなわち、制御信号Ｃｂｎが高レベル『Ｈ』のとき、高電位電源線（Ｖｄｄ）からｐＭＯＳトランジスタ４４、ｐウェル２０（Ｖｂｎ）およびダイオード２１を介して低電位電源線（Ｖｓｓ：ｎＭＯＳトランジスタ２のソース電極）に電流Ｉｂｎが流れるようになっている。ここで、制御信号Ｃｂｎが高レベル『Ｈ』のとき、ｎＭＯＳトランジスタ４０のゲートには、インバータ４１により反転された低レベル『Ｌ』の制御信号Ｃｂｎが供給されるため、ｎＭＯＳトランジスタ４０はオフする。
【００３５】
なお、制御信号Ｃｂｎが低レベル『Ｌ』のときは、ｎＭＯＳトランジスタ４２がオフしてｎＭＯＳトランジスタ４０がオンするため、ｎＭＯＳトランジスタ２のバックゲート（ｐウェル２０）には低電位電源電圧Ｖｓｓが印加されることになる。
【００３６】
また、電流源３は、インバータ３１、ｐＭＯＳトランジスタ３０，３２およびｎＭＯＳトランジスタ３３，３４を備えて構成されている。そして、制御信号Ｃｂｐが低レベル『Ｌ』のときに、ｐＭＯＳトランジスタ３２がオンしてｎＭＯＳトランジスタ３３に電流が流れ、さらに、ｎＭＯＳトランジスタ３３とカレントミラー接続されたｎＭＯＳトランジスタ３４に電流Ｉｂｐが流れるようになっている。すなわち、制御信号Ｃｂｐが低レベル『Ｌ』のとき、高電位電源線（Ｖｄｄ：ｐＭＯＳトランジスタ１のソース電極）からダイオード１１、ｎウェル１０（Ｖｂｐ）およびｎＭＯＳトランジスタ３４を介して低電位電源線（Ｖｓｓ）に電流Ｉｂｐが流れるようになっている。ここで、制御信号Ｃｂｐが低レベル『Ｌ』のとき、ｐＭＯＳトランジスタ３０のゲートには、インバータ３１により反転された高レベル『Ｈ』の制御信号Ｃｂｐが供給されるため、ｐＭＯＳトランジスタ３０はオフする。
【００３７】
なお、制御信号Ｃｂｐが高レベル『Ｈ』のときは、ｐＭＯＳトランジスタ３２がオフしてｐＭＯＳトランジスタ３０がオンするため、ｐＭＯＳトランジスタ１のバックゲート（ｎウェル１０）には高電位電源電圧Ｖｄｄが印加されることになる。
【００３８】
図８は図６に示す半導体集積回路装置の他の構成例を示す回路図であり、基板バイアス回路１１０（電流源３，４）の他の例を示すものである。
【００３９】
すなわち、図８と図７との比較から明らかなように、本構成例において、電流源４は、ｎＭＯＳトランジスタ４０およびｐＭＯＳトランジスタ４４を備え、制御信号Ｃｂｎが低レベル『Ｌ』のときに、ｎＭＯＳトランジスタ４０がオフしてｐＭＯＳトランジスタ４４がオンし、このｐＭＯＳトランジスタ４４に電流Ｉｂｎが流れるようになっている。なお、制御信号Ｃｂｎが高レベル『Ｈ』のときは、ｎＭＯＳトランジスタ４０がオンするため、ｎＭＯＳトランジスタ２のバックゲート（ｐウェル２０）には低電位電源電圧Ｖｓｓが印加されることになる。
【００４０】
また、電流源３は、ｎＭＯＳトランジスタ３４およびｐＭＯＳトランジスタ３０を備え、制御信号Ｃｂｐが高レベル『Ｈ』のときに、ｐＭＯＳトランジスタ３０がオフしてｎＭＯＳトランジスタ３４がオンし、このｎＭＯＳトランジスタ３４に電流Ｉｂｐが流れるようになっている。なお、制御信号Ｃｂｐが低レベル『Ｌ』のときは、ｐＭＯＳトランジスタ３０がオンするため、ｐＭＯＳトランジスタ１のバックゲート（ｎウェル１０）には高電位電源電圧Ｖｄｄが印加されることになる。
【００４１】
このように、図８に示す基板バイアス回路１１０（電流源３，４）は、図７に示す基板バイアス回路よりも電流源３，４の安定性は多少劣るものの、図７の基板バイアス回路からｎＭＯＳトランジスタ３３，４２、ｐＭＯＳトランジスタ３２，４３、および、インバータ３１，４１を省略して回路構成を簡略化することができるようになっている。なお、図８に示す各電流源３，４における制御信号Ｃｂｐ，Ｃｂｎの論理レベルと回路動作の関係は、図７に示す各電流源３，４における制御信号Ｃｂｐ，Ｃｂｎの論理レベルと回路動作の関係とは逆になっている。
【００４２】
上述したように、図７或いは図８の回路において、基板バイアス電圧ＶｂｎおよびＶｂｐの発生は、制御信号ＣｂｎおよびＣｂｐのレベルに応じて制御される。ここで、制御信号Ｃｂｎ，Ｃｂｐは、例えば、それぞれ１ビットの信号として構成することができる。また、基板バイアス回路１１０は、後述するように、例えば、回路ブロックや機能回路毎に設ければよく、その回路構成も単純で占有面積の小さいものとして構成することができる。さらに、回路構成も図７或いは図８の回路に限定されることなく様々に変更することができるのはいうまでもない。
【００４３】
図９は本発明に係る半導体集積回路装置におけるインバータ部のレイアウトパターンの一例を示す図であり、図１０は図９のインバータ部を複数有する半導体集積回路装置の一例を概略的に示す図である。
【００４４】
図４並びに図６〜図９に示されるように、ｎＭＯＳトランジスタ２のｐウェル２０（コンタクト領域；ｐ＋拡散領域２０ａ）にはバイアス電圧Ｖｂｎが印加され、また、ｐＭＯＳトランジスタ１のｎウェル１０（コンタクト領域；ｎ＋拡散領域１０ａ）にはバイアス電圧Ｖｂｐが印加されることになるが、これらのバイアス電圧ＶｂｎおよびＶｂｐは、例えば、第１層目の金属配線Ｍ１２，Ｍ１３およびＭ１１，Ｍ１４を介して基板バイアス回路１１０に接続される。ここで、高電位電源線（Ｖｄｄ）および低電位電源線（Ｖｓｓ）は、例えば、第２層目の金属配線Ｍ２１およびＭ２２により共通接続されている。
【００４５】
また、図９および図１０に示されるように、各回路ブロックにおいては、例えば、複数のインバータ部（ＣＭＯＳパターン）１２０、ＮＡＮＤ部１２１、エクスクルーシブＯＲ（ＥＯＲ）１２２部等のゲートが規則的に配列され、基板バイアス回路１１０からのバイアス電圧（Ｖｂｎ，Ｖｂｐ）を各ゲート１２０，１２１，１２２等に供給するようになっている。
【００４６】
図１１は図１０に示す半導体集積回路装置の変形例を概略的に示す図である。
【００４７】
図１１と図１０との比較から明らかなように、本変形例においては、論理ゲート（インバータ部１２０、ＮＡＮＤ部１２１、ＥＯＲ部１２２等）に対する各バイアス電圧（Ｖｂｎ１，Ｖｂｎ２，Ｖｂｎ３，…；Ｖｂｐ１，Ｖｂｐ２，Ｖｂｐ３，…）を基板バイアス回路１１０から独立に出力するようになっている。すなわち、図１０の半導体集積回路装置では、基板バイアス回路１１０から１組のバイアス電圧Ｖｂｎ，Ｖｂｐだけが出力されていたのに対して、図１１に示す変形例では、基板バイアス回路１１０から複数組のバイアス電圧Ｖｂｎ１，Ｖｂｐ１；Ｖｂｎ２，Ｖｂｐ２；Ｖｂｎ３，Ｖｂｐ３；…が出力され、よりきめ細かな制御が可能となっている。
【００４８】
図１２は図９のインバータ部を複数有する半導体集積回路装置の他の例を概略的に示す図であり、図１３は図１２に示す半導体集積回路装置の一変形例を概略的に示す図であり、そして、図１４は図１２に示す半導体集積回路装置の他の変形例を概略的に示す図である。図１２〜図１４に示す各半導体集積回路装置は、各論理ゲート（各ＣＭＯＳ回路）を構成する行（ロウ）方向に配列されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタに着目したバイアス電圧の制御を示している。ここで、ＣＭＯＳ回路は、通常、同じ導電型（ｐチャネル型、或いは、ｎチャネル型）のトランジスタが行方向に整列され、且つ、図１４の実施例を除き、２つのＣＭＯＳ回路の同じ導電型のトランジスタが列（コラム）方向に隣接するようにして形成されている。すなわち、ＣＭＯＳ構成の半導体集積回路装置において、列方向に隣接する２つのＣＭＯＳ回路における同じ導電型のウェル領域（ｎウェル、或いは、ｐウェル）は一緒に形成されており、この各導電型のウェル領域に対して、それぞれバイアス電圧を印加するようになっている。
【００４９】
図１２に示す半導体集積回路装置は、前述した図１０および図１１に示す半導体集積回路装置を別の視点から描いたものであり、半導体集積回路装置を構成する標準セル部４００に対して１つの基板バイアス回路１１０を設け、標準セル部４００のｐウェル領域およびｎウェル領域に対して、基板バイアス回路１１０からそれぞれバイアス電圧ＶｂｐおよびＶｂｎを印加するようになっている。
【００５０】
図１３に示す半導体集積回路装置は、標準セル部４００を複数の（２つの）グループ４０１，４０２に分割し、各セルグループ４０１，４０２に対してそれぞれ基板バイアス回路４１１，４１２；４２１，４２２を設けるようになっている。ここで、図１３に示す半導体集積回路装置では、各セルグループ４０１，４０２に対して、ｐウェル領域用の基板バイアス回路４１１，４２１およびｎウェル領域用の基板バイアス回路４１２，４２２を設け、それぞれ制御回路４１０からの制御信号ＣＳｐａ，ＣＳｐｂおよびＣＳｎａ，ＣＳｎｂにより基板バイアス電圧Ｖｂｐａ，ＶｂｐｂおよびＶｂｎａ，Ｖｂｎｂを制御するようになっている。
【００５１】
図１４に示す半導体集積回路装置では、異なる導電型のトランジスタが隣接しており、この場合には、隣接した領域でもそれぞれ独立して基板バイアス電圧を制御することができる。そして、標準セル部４００の各行毎に基板バイアス回路４３０−１〜４３０−ｎを設け，それぞれ制御回路４１０からの制御信号ＣＳ−１〜ＣＳ−ｎにより基板バイアス電圧Ｖｂｐ−１，Ｖｂｎ−１〜Ｖｂｐ−ｎ〜Ｖｂｎ−ｎを制御するようになっている。
【００５２】
このように、標準セル部および基板バイアス回路（並びに、制御回路）の配置は、必要に応じて様々に変形することができる。なお、基板バイアス回路の構成は、例えば、図７および図８に示す回路をそのまま適用することができる。
【００５３】
図１５は本発明が適用された半導体集積回路装置の一例の全体構成を示すブロック図である。図１５において、参照符号１００は半導体集積回路装置（ワンチップＩＣ）、１０１〜１０３は各回路ブロックを示し、１０１はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、１０２はＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）および１０３は論理回路・メモリ回路等の他の回路ブロック、１０４はバス、１０５は電力制御ユニット、そして、１１１〜１１３は基板バイアス回路を示している。
【００５４】
図１５に示されるように、各回路ブロック１０１〜１０３は、バス１０４を介して接続され、互いに様々なデータおよび信号を遣り取りするようになっている。各回路ブロック１０１〜１０３には、それぞれ電力制御ユニット１０５からの制御信号により制御される基板バイアス回路１１１〜１１３を備え、半導体集積回路装置１００の動作状態に応じて、必要な回路ブロックの基板バイアス回路だけ活性化するようになっている。ここで、各基板バイアス回路１１１〜１１３は、図７を参照して説明したような回路構成とすることができ、電力制御ユニット１０５から供給される制御信号の高レベル『Ｈ』か低レベル『Ｌ』か（”１”か”０”か：１ビットの制御信号）により制御することが可能である。
【００５５】
すなわち、各回路ブロック１０１〜１０３毎に簡単な回路構成で小型の基板バイアス回路１１１〜１１３を設け、動作状態に応じて各基板バイアス回路１１１〜１１３の動作をそれぞれ１ビットの制御信号により制御することでより一層の低消費電力化を図ることができる。
【００５６】
図１６は図１５に示す半導体集積回路装置の断面を概略的に示す図である。
【００５７】
図１６に示されるように、図１５に示す複数の回路ブロック１０１〜１０３を有する半導体集積回路装置（ワンチップＩＣ）１００は、例えば、トリプルウェル構造として構成され、各回路ブロック（ＣＰＵ１０１、ＤＳＰ１０２および論理回路・メモリ回路１０３等）は、それぞれ電気的に絶縁されるようになっている。これにより、各回路ブロック１０１〜１０３毎に設けた基板バイアス回路１１１〜１１３で独立して対応する回路ブロックの動作を制御するようになっている。
【００５８】
図１７は本発明が適用された半導体集積回路装置の他の例の全体構成を示すブロック図である。
【００５９】
図１７に示されるように、ＣＰＵ１０１は、レジスタ１３１および基板バイアス回路１１１を備える。基板バイアス回路１１１は、レジスタ１３１に格納されたデータに従って制御される。同様に、ＤＳＰ１０２は、レジスタ１３２、および、該レジスタ１３２に格納されたデータに従って制御される基板バイアス回路１１２を備え、また、論理回路・メモリ回路１０３は、レジスタ１３３、および、該レジスタ１３３に格納されたデータに従って制御される基板バイアス回路１１３を備える。ここで、ソフトウェアモジュールとして構成された電力制御動作は、ＣＰＵ１０１で実行される。すなわち、ソフトウェアモジュールは、ＣＰＵ１０１のキャッシュメモリまたは外部のメモリに記憶される。レジスタ１１２および１１３は、データバス１０４に接続され、該各レジスタ１１２，１１３のデータは、ＣＰＵ１０１からデータバス１０４を介して書き込まれる。
【００６０】
この例によれば、電力管理機構（消費電力制御）は容易に変更することができ、そのため、電力管理は、ワンチップＩＣ１００の構成や動作するアプリケーションに従って簡単にカスタマイズすることができる。
【００６１】
図１８は本発明が適用された半導体集積回路装置の他の例における一部構成を示すブロック図であり、例えば、ＣＰＵ１０１０（図１５のＣＰＵ１０１に相当）を示すものである。
【００６２】
図１８に示されるように、ＣＰＵ１０１０は、複数の機能ブロック１１１０〜１１４０を備えて構成され、これら各機能ブロック１１１０〜１１４０を備えて構成され、これら各機能ブロック１１１０〜１１４０に対してそれぞれ基板バイアス回路１１１１〜１１４１を設けるようになっている。すなわち、メモリブロック１１１０に対してはメモリブロック用基板バイアス回路１１１１を設け、レジスタブロック１１２０および１１３０に対してはそれぞれレジスタブロック用基板バイアス回路１１２１および１１３１を設け、そして、演算器ブロック１１４０に対しては演算器ブロック用基板バイアス回路１１４１を設けるようになっている。なお、各基板バイアス回路１１１１〜１１４１は、制御回路１０４０からの各機能ブロック用の制御信号によりそれぞれ対応する機能ブロック１１１０〜１１４０における基板バイアス電圧（Ｖｂｐ，Ｖｂｎ）を制御するようになっている。
【００６３】
このように、基板バイアス電圧（Ｖｂｐ，Ｖｂｎ）の制御は、図１５に示すようなＣＰＵ１０１やＤＳＰ１０２といった回路ブロック単位ではなく、このような回路ブロック（例えば、ＣＰＵ）におけるより細かな機能ブロックを対象として制御することもできる。
【００６４】
図１９は本発明が適用された半導体集積回路装置のさらに他の構成を概略的に示すブロック図であり、ゲーティドクロック回路と組み合わせた場合の回路の一例を概略的に示すものである。
【００６５】
図１９に示されるように、半導体集積回路装置は、回路ブロック１５０の回路Ａ（１５３）および回路ブロック１６０の回路Ｂ（１６３）に対して制御信号ＣＳＡおよびＣＳＢとクロック信号ＣＬＫとの論理出力をクロックとしてそれぞれ供給するようになっている。すなわち、例えば、回路ブロック１５０におけるフリップフロップ１５２のクロック入力には、制御信号ＣＳＡとクロック信号ＣＬＫの論理積をとるＡＮＤゲート１７１の出力信号が供給され、また、回路ブロック１６０におけるフリップフロップ１６２のクロック入力には、制御信号ＣＳＢとクロック信号ＣＬＫの論理積をとるＡＮＤゲート１７２の出力信号が供給されている。さらに、回路ブロック１５０には、制御信号ＣＳＡにより制御される基板バイアス回路１５１が設けられ、また、回路ブロック１６０には、制御信号ＣＳＢにより制御される基板バイアス回路１６１が設けられている。
【００６６】
すなわち、回路ブロック１５０，１６０に対してそれぞれ基板バイアス回路１５１，１６１を設け、その基板バイアス回路１５１，１６１の制御信号としてゲーティドクロック回路用の制御信号ＣＳＡ，ＣＳＢをそのまま利用するようになっている。これにより、回路ブロック１５０，１６０がそれぞれ動作が必要でない時には、制御信号ＣＳＡ，ＣＳＢによりフリップフロップ１５２，１６２に入力されるクロックを止めてＡＣ電力を削減する一方、基板バイアス回路１５１，１６１により基板バイアスを制御してリーク電力を削減できる効果がある。
【００６７】
ところで、従来、低電圧におけるＣＭＯＳ回路では、温度が上昇すると遅延が減少することが知られている。具体的に、Ｋ． Ｋａｎｄａ ｅｔ ａｌ．， ”Ｄｅｓｉｇｎ Ｉｍｐａｃｔ ｏｆ Ｐｏｓｉｔｉｖｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｄｅｐｅｎｄｅｎｃｅ ｏｎ Ｄｒａｉｎ Ｃｕｒｒｅｎｔ ｉｎ Ｓｕｂ−１−Ｖ ＣＭＯＳ ＶＬＳＩ”， ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ３６， Ｎｏ． １０， ｐｐ．１５５９−１５６４， Ｏｃｔｏｂｅｒ ２００１ には、ＺＴＣ（Ｚｅｒｏ−Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ）ポイントよりも低い電源電圧（例えば、０．５Ｖ：０．７Ｖ以下の低電圧）でＣＭＯＳ回路を動作させたとき、それまでの高い電源電圧（例えば、３．３Ｖ）での動作とは異なり、温度の上昇に従って遅延が減少することが報告されている。
【００６８】
図２０はトランジスタの遅延時間の温度依存性を説明するための図であり、図２０（ａ）はダイオードを流れる電流Ｉｂとそれにより発生する電圧Ｖｆとの関係を示し、また、図２０（ｂ）は本発明を低電圧（例えば、０．７Ｖ以下）で動作するＣＭＯＳ回路に適用した場合を概念的に示すものである。
【００６９】
本発明に係る半導体集積回路装置においては、例えば、図２０（ａ）に示されるように（或いは、図５を参照して説明したように）、ダイオードを流れる電流Ｉｂ（すなわち、図６および図７におけるダイオード２１を流れる基板バイアス電流Ｉｂｎ）を一定にしたとき、温度上昇に従って発生する電圧Ｖｆ（基板バイアス電圧Ｖｂｎ）の値は小さくなる。
【００７０】
そのため、図２０（ｂ）に示されるように、温度上昇に従ってトランジスタのしきい値電圧Ｖｔｈは大きくなる。従って、本発明を、例えば、０．７Ｖ以下の低電圧で動作するＣＭＯＳ回路に対して適用すると、上述した論文（”Ｄｅｓｉｇｎ Ｉｍｐａｃｔ ｏｆ Ｐｏｓｉｔｉｖｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｄｅｐｅｎｄｅｎｃｅ ｏｎ Ｄｒａｉｎ Ｃｕｒｒｅｎｔ ｉｎ Ｓｕｂ−１−Ｖ ＣＭＯＳ ＶＬＳＩ”）にも示された低電圧動作のＣＭＯＳ回路における温度の上昇に従って遅延が減少する特性が打ち消され（定性的に相殺され）、回路動作速度の遅延（Ｄｅｌａｙ）を温度変化に依らず一定にすることが可能になる。
【００７１】
図２１〜図２４は本発明に係る半導体集積回路装置の動作を説明するための測定結果を示す図である。
【００７２】
図２１は３２ビットＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏｇｉｃ Ｕｎｉｔ）を２７℃で駆動したとき、基板バイアス回路を動作させた場合（ＡＬＵ０１／ＡＣＴ）と基板バイアス回路を停止させた場合（ＡＬＵ０１／ＳＴＢ）の電源電圧（Ｖｄｄ）に対する遅延時間の変化を測定した図である。
【００７３】
図２１から明らかなように、電源電圧Ｖｄｄが０．４０Ｖ〜１．００Ｖの全ての範囲において、基板バイアス回路を動作させない場合よりも動作させた場合の方が遅延時間の低減が可能なことが分かる。
【００７４】
図２２は３２ビットＡＬＵを各電源電圧Ｖｄｄ（Ｖｄｄ＝０．３５，０．４０，０．５０，０．６０，０．７０，０．８０，０．９０，１．００Ｖ）で温度Ｔを変化させて駆動したときの遅延時間の変化を測定した図であり、図２２（ａ）は基板バイアス回路を動作させた場合（ＡＬＵ０１／アクティブ）を示し、図２２（ｂ）は基板バイアス回路を停止させた場合（ＡＬＵ０１／スタンバイ）を示すものである。
【００７５】
図２２（ａ）と図２２（ｂ）との比較から明らかなように、各電源電圧Ｖｄｄおよび各温度ＴＥＭＰにおいて、基板バイアス回路を動作させない場合よりも動作させた場合の方が遅延時間の低減が可能であるが、特に、電源電圧Ｖｄｄが低い程且つ動作温度ＴＥＭＰが低い程、遅延時間低減の効果が顕著なことが分かる。
【００７６】
図２３は３２ビットＡＬＵを各温度（７０℃，２７℃および−２５℃）で電源電圧Ｖｄｄを変化させて駆動したときの高速化割合（率）ＳＰの変化を示すものである。ここで、高速化割合ＳＰは、ＳＰ＝（１−ＡＣＴ／ＳＴＢ）×１００［％］として求められる。なお、ＡＣＴは基板バイアス回路を動作させた場合の遅延時間を示し、また、ＳＴＢは基板バイアス回路を動作させない場合の遅延時間を示している。
【００７７】
図２４はｐＭＯＳトランジスタのｎウェル（１０）において、制御信号Ｃｂｐによる基板バイアス電圧の発生と、それによるｎウェルの電圧レベルの変化をシミュレートしたものである。
【００７８】
図２４から明らかなように、例えば、図４に示すｎウェル１０の電圧レベルは、タイミングＰ０において制御信号Ｃｂｐが変化（低レベル『Ｌ』から高レベル『Ｈ』へ変化：図７参照）すると直ちに下降し、タイミングＰ１において順方向バイアス電圧が印加された所定の電圧（Ｖｂｎ）になることが分かる。なお、制御信号Ｃｂｐが高レベル『Ｈ』から低レベル『Ｌ』へ変化すると、図７を参照して説明したｎＭＯＳトランジスタ４２がオフしてｎＭＯＳトランジスタ４０がオンすることにより、ｎウェル１０の電圧レベルは再び元の電圧（Ｖｓｓ）に直ちに戻ることになる。すなわち、例えば、図７に示されるように、基板バイアス回路１１０（電流源３）は、制御信号Ｃｂｐ（例えば、１ビットの信号）の変化に応じて直ちに動作することが可能である。
【００７９】
【発明の効果】
以上、詳述したように、本発明によれば、簡単な回路構成により適切なレベルの順方向基板（ウェル）バイアス電圧を発生することのできる基板バイアス回路を備えた半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体集積回路装置の一例を示す回路図である。
【図２】従来の半導体集積回路装置の他の例を示す回路図である。
【図３】本発明に係る半導体集積回路装置の原理構成を示す回路図である。
【図４】本発明に係る半導体集積回路装置の原理構成を説明するための断面図である。
【図５】本発明の半導体集積回路装置の原理を説明するためのダイオード特性を示す図である。
【図６】本発明に係る半導体集積回路装置の一実施例を概念的に示す回路図である。
【図７】図６に示す半導体集積回路装置の一構成例を示す回路図である。
【図８】図６に示す半導体集積回路装置の他の構成例を示す回路図である。
【図９】本発明に係る半導体集積回路装置におけるインバータ部のレイアウトパターンの一例を示す図である。
【図１０】図９のインバータ部を複数有する半導体集積回路装置の一例を概略的に示す図である。
【図１１】図１０に示す半導体集積回路装置の変形例を概略的に示す図である。
【図１２】図９のインバータ部を複数有する半導体集積回路装置の他の例を概略的に示す図である。
【図１３】図１２に示す半導体集積回路装置の一変形例を概略的に示す図である。
【図１４】図１２に示す半導体集積回路装置の他の変形例を概略的に示す図である。
【図１５】本発明が適用された半導体集積回路装置の一例の全体構成を示すブロック図である。
【図１６】図１５に示す半導体集積回路装置の断面を概略的に示す図である。
【図１７】本発明が適用された半導体集積回路装置の他の例の全体構成を示すブロック図である。
【図１８】本発明が適用された半導体集積回路装置の他の例における一部構成を示すブロック図である。
【図１９】本発明が適用された半導体集積回路装置のさらに他の構成を概略的に示すブロック図である。
【図２０】トランジスタの遅延時間の温度依存性を説明するための図である。
【図２１】本発明に係る半導体集積回路装置の動作を説明するための測定結果を示す図（その１）である。
【図２２】本発明に係る半導体集積回路装置の動作を説明するための測定結果を示す図（その２）である。
【図２３】本発明に係る半導体集積回路装置の動作を説明するための測定結果を示す図（その３）である。
【図２４】本発明に係る半導体集積回路装置の動作を説明するための測定結果を示す図（その４）である。
【符号の説明】
１…ｐＭＯＳトランジスタ
２…ｎＭＯＳトランジスタ
３，４…電流源
１００…半導体集積回路装置
１０１…ＣＰＵ
１０２…ＤＳＰ
１０３…論理回路・メモリ等
１０４…バス
１０５…電力制御ユニット
１１０；１１１〜１１３；４１１，４１２，４２１，４２２；４３０−１〜４３０−ｎ；１１１１，１１２１，１１３１，１１４１；１５１，１６１…基板バイアス回路
１２０，２００，３００…インバータ部（ＣＭＯＳインバータ）
１３１，１３２，１３３…レジスタ
Ｇ…ゲート電極
Ｄ…ドレイン電極
Ｓ…ソース電極
Ｖｂｎ…ｐＭＯＳトランジスタ用基板バイアス電圧
Ｖｂｐ…ｎＭＯＳトランジスタ用基板バイアス電圧
Ｖｄｄ…高電位電源電圧（高電位電源線）
Ｖｓｓ…低電位電源電圧（低電位電源線）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device, and more particularly, to a semiconductor integrated circuit device including a high-speed MISFET operating at a low voltage.
[0002]
2. Description of the Related Art In recent years, as portable information devices such as a cellular phone and a portable PDA (Personal Digital Assistant) have spread and become more sophisticated, for example, a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor: or a MISFET (Metal-Insulator) has been widely used. -Higher speed and lower power consumption are also desired for a semiconductor integrated circuit device composed of -Semiconductor FET)).
[0003]
Conventionally, a power supply voltage for driving has been reduced in order to reduce power consumption of a CMOS (Complementary MOS) circuit. However, a decrease in the power supply voltage causes a decrease in the operation speed. Therefore, in order to achieve low power consumption while maintaining high-speed operation, it is necessary to lower the threshold voltage of the MOS transistor. By the way, a decrease in the threshold voltage of the MOS transistor speeds up the switching operation in the CMOS circuit, but also causes an increase in sub-threshold leakage current and an increase in power consumption.
[0004]
Therefore, in recent years, attention has been paid to applying a forward bias voltage as a well voltage (substrate voltage: back gate voltage) of a MOS transistor. However, when a forward bias voltage is applied to a well (substrate), further problems such as an increase in the area occupied by the bias voltage generation circuit occur. Therefore, there is a demand for a semiconductor integrated circuit device provided with a substrate bias circuit capable of generating an appropriate level of forward substrate (well) bias voltage with a simple circuit configuration.
[0005]
[Prior art]
In recent years, attention has been focused on applying a forward bias voltage to the substrate (well) of a MOS transistor in order to drive a CMOS circuit at high speed and with low power consumption.
[0006]
Specifically, conventionally, a semiconductor integrated circuit device (CMOS chip) that achieves both high-speed operation and low power consumption by applying a forward substrate bias FBB during an active operation and applying a zero substrate bias ZBB in a standby mode has been proposed. (For example, see Non-Patent Document 1).
[0007]
Conventionally, a forward substrate bias voltage applied to a MOS transistor is controlled by using a current-voltage characteristic of a PN junction formed by diffusion regions having different impurity concentrations with respect to a temperature rise, so that a large leakage current can be obtained even when a temperature change occurs. There has been proposed a semiconductor integrated circuit device in which the flow of water is prevented (see Patent Document 1).
[0008]
FIG. 1 is a circuit diagram showing an example of a conventional semiconductor integrated circuit device, and shows a main part configuration of the former (Non-Patent Document 1: "1.1 V 1 GHz Communications Router with ON-Chip Body Bias 150 nm CMOS"). is there. In FIG. 1, reference numeral 200 denotes an inverter unit (CMOS inverter), 201 denotes a p-channel MOS transistor (pMOS transistor), 202 denotes an n-channel MOS transistor (nMOS transistor), 203 denotes an impedance element, and 204 denotes a bias voltage. 3 shows a generating circuit. Reference numeral Vdd denotes a high-potential power supply voltage (high-potential power supply line), Vss denotes a low-potential power supply voltage (low-potential power supply line), and Vbp denotes a substrate bias voltage for a pMOS transistor (an n-channel well region of a pMOS transistor ( 3 shows a bias voltage) for the n-well). In each transistor, reference symbol G denotes a gate electrode, D denotes a drain electrode, and S denotes a source electrode. Reference numeral IN indicates an input of the inverter, and OUT indicates an output of the inverter.
[0009]
As shown in FIG. 1, in an example of a conventional semiconductor integrated circuit device, a substrate bias voltage Vbp (of a bias voltage generation circuit 204) is applied to an n-well (back gate) of a pMOS transistor 201 via an impedance element 203. Output voltage). Here, the power supply voltage Vdd is, for example, 1.1 V, and the substrate bias voltage Vbp is Vdd−0.45 V (for example, 0.55 V).
[0010]
That is, in the semiconductor integrated circuit device shown in FIG. 1, for example, a forward substrate bias voltage Vbp of Vdd−0.45 V is applied to the n-well of the pMOS transistor 201 during operation, and a zero substrate bias voltage is applied in the standby mode. By stopping the application of the substrate bias voltage, a reduction in the threshold voltage during the operation (application of the forward substrate bias voltage) allows both high speed operation and a reduction in power consumption in the standby mode. Note that the impedance element 203 is for restricting an excessive current from flowing due to, for example, a rise in temperature.
[0011]
FIG. 2 is a circuit diagram showing another example of a conventional semiconductor integrated circuit device. 2, reference numeral 300 denotes an inverter unit, 301 denotes a pMOS transistor, 302 denotes an nMOS transistor, 303 and 304 denote current sources, and 305 and 306 denote bias voltage generating circuits. In FIG. 2, reference numeral Vbn indicates a substrate bias voltage for an nMOS transistor (a bias voltage for an nMOS transistor with respect to a p-channel substrate (p-channel well region)).
[0012]
As shown in FIG. 2, in another example of the conventional semiconductor integrated circuit device, a substrate bias voltage is applied to an n-channel type well region (n-well: back gate) of a pMOS transistor 301 via a current source 303. Vbp (output voltage of the bias voltage generation circuit 305) is applied, and a substrate bias voltage Vbn (bias voltage) is applied to the p-channel type well region (p-well: back gate) of the nMOS transistor 302 via the current source 304. The output voltage of the generation circuit 306 is applied. Here, pMOS transistor substrate bias voltage Vbp is a fixed voltage lower than high potential power supply voltage Vdd by a predetermined voltage, and nMOS transistor substrate bias voltage Vbn is higher than low potential power supply voltage Vss by a predetermined voltage. This is a fixed voltage.
[0013]
That is, in the semiconductor integrated circuit device shown in FIG. 2, for example, the forward substrate bias voltage applied to the MOS transistor − Between the diffusion region and the n-well (p-well and n-well) + Current-voltage characteristics of p-n junction (diffusion region) and p + Between the diffusion region and the n-well (p-well and n-well) − By performing control using the current-voltage characteristics of the PN junction (between the diffusion regions), a large leak current is prevented from flowing even if a temperature change occurs without occurrence of latch-up.
[0014]
[Non-patent document 1]
S. Narendra et al. , "1.1V 1GHz Communications Router with ON-Chip Body Bias 150nm CMOS", ISSCC 2002 / SESSION 16 / HIGH SPEED I / O 16.4, pp. 270, 271, 466; February 5, 2002
[Patent Document 1]
JP 2001-345424 A
[0015]
[Problems to be solved by the invention]
As described above, conventionally, there has been proposed a device in which a forward substrate bias voltage is applied to a substrate (well) of a MOS transistor to drive a semiconductor integrated circuit device including a CMOS circuit at high speed and with low power consumption. ing.
[0016]
However, in the semiconductor integrated circuit device shown in FIG. 1 or FIG. 2, a substrate voltage generating circuit having a predetermined circuit scale for generating a forward substrate bias voltage (for example, about 0.4 to 0.5 V) is provided. Since it is necessary, there is a problem that the occupied area increases. Furthermore, since it is necessary to set the forward substrate bias voltage with a certain margin, the substrate bias voltage can be kept low, and it is difficult to perform high-speed operation by reducing the threshold voltage of the transistor to the maximum. Has become.
[0017]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of a conventional semiconductor integrated circuit device, and has a semiconductor integrated circuit provided with a substrate bias circuit capable of generating an appropriate level of forward substrate (well) bias voltage with a simple circuit configuration. The purpose is to provide a device.
[0018]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a semiconductor integrated circuit device including a MISFET having a source electrode and a drain electrode of a first conductivity type and a gate electrode and formed in a well of a second conductivity type. A semiconductor integrated circuit device comprising: a substrate bias circuit that generates a potential of the well by flowing a predetermined current in a forward direction to a source electrode of the MISFET and a diode formed by the well. Is done.
[0019]
According to the second aspect of the present invention, a first MISFET having a first polarity and having a source electrode and a drain electrode of a first conductivity type and formed in a first well of a second conductivity type; A semiconductor integrated circuit device having a second conductivity type second MISFET formed in the first conductivity type second well, having a source electrode and a drain electrode of the second conductivity type, and a gate electrode; A first substrate bias circuit for generating a potential of the first well by flowing a predetermined current in a forward direction to a source electrode of the first MISFET and a diode formed by the first well; A second substrate for generating a potential by flowing a predetermined current in a forward direction to a diode formed by the source electrode of the second MISFET and the second well; The semiconductor integrated circuit device characterized by comprising a bias circuit is provided.
[0020]
FIG. 3 is a circuit diagram showing the principle configuration of the semiconductor integrated circuit device according to the present invention, and FIG. 4 is a cross-sectional view for explaining the principle configuration of the semiconductor integrated circuit device according to the present invention. Here, the circuit shown in FIG. 3 corresponds to the portion of the nMOS transistor (2) in FIG. Note that an inverter (CMOS inverter) including the pMOS transistor 1 and the nMOS transistor 2 will be described later in detail with reference to FIG.
[0021]
3 and 4, reference numeral 2 denotes an nMOS transistor, 4 denotes a current source, and 21 denotes a diode (parasitic diode). 4, reference numeral 2a denotes a conductive electrode, 2b denotes an insulating film, 20 denotes a p-channel semiconductor substrate (p-channel well), and 20a denotes p. + Diffusion area, 20b, 20c is n + The diffusion area is shown.
[0022]
As shown in FIGS. 3 and 4, the nMOS transistor 2 is formed in a p-channel type well (p-well) 20, + Diffusion region (source electrode S) 20b, n + It is composed of a diffusion region (drain electrode D) 20c and a conductive electrode (gate electrode G) 2a via an insulating film 2b. Here, in a conventional general pMOS transistor (transistor of reverse substrate bias), pMOS + The low-potential power supply voltage Vss is applied to the p-well 20 (the back gate of the nMOS transistor 2) via the diffusion region (contact region) 20a. In the present invention, the contact region (p + The high potential power supply voltage Vdd is applied to the diffusion region 20a via the current source 4. Note that the diode 21 in FIG. 3 is formed between the p-well 20 and the source electrode (S) 20b.
[0023]
According to the present invention, the output current (constant current) Ibn of the current source 4 is applied to the p-well 20 and the source electrode S (n + The substrate bias voltage Vbn is generated by flowing in the forward direction through the diode 21 constituted by the diffusion region 20b). Here, the current Ibn is, for example, set to a negligible value (for example, about 1/10 of the current flowing through the entire circuit or less than the current flowing through the entire circuit including the switching current during operation). Is set.
[0024]
FIG. 5 is a diagram showing diode characteristics for explaining the principle of the semiconductor integrated circuit device of the present invention.
[0025]
As shown in FIG. 5, the current-voltage characteristics of the diode (21) are different for each temperature (for example, 75 ° C., 25 ° C., and −25 ° C.). In the present invention, since the constant output current Ibn of the current source 4 flows through the diode 21, the maximum substrate bias voltage at each temperature can be applied to the p-well 20.
[0026]
That is, conventionally, when the forward substrate bias voltage Vbn applied to the p-well 20 is considered, for example, the upper limit temperature in the standard value of the semiconductor integrated circuit device is considered (or a predetermined margin is further provided: , 75 ° C.), the level of the forward substrate bias voltage (Vbn) cannot be increased to lower the threshold voltage of the transistor (pMOS transistor 2) as much as possible. It was difficult to maximize the speed.
[0027]
On the other hand, according to the semiconductor integrated circuit device of the present invention, it is possible to maximize the operation speed of the circuit according to the used temperature. According to the semiconductor integrated circuit device of the present invention, the output of the current source is supplied to the well (substrate) using the contact region as it is, and the diode formed by the well and the source electrode (diffusion region) is used. Therefore, the occupied area can be reduced with a simple circuit configuration. Further, according to the semiconductor integrated circuit device of the present invention, since the current for generating the forward substrate bias voltage is determined by the current source, the power consumption (the circuit Flowing current) can be controlled.
[0028]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a semiconductor integrated circuit device according to the present invention will be described in detail with reference to the accompanying drawings.
[0029]
FIG. 6 is a circuit diagram conceptually showing one embodiment of the semiconductor integrated circuit device according to the present invention, and shows a CMOS inverter section. In FIG. 6, reference numeral 1 indicates a pMOS transistor, 2 indicates an nMOS transistor, 11, 12; 21 and 22 indicate diodes (parasitic diodes), and 3 and 4 indicate current sources.
[0030]
As shown in FIG. 6 and FIG. 4 described above, the nMOS transistor 2 is formed in the p-well 20 and has the source electrode S (n + Diffusion region 20b), drain electrode D (n + Diffusion region 20c) and gate electrode G (conductive electrode 2a) via insulating film 2b. Similarly, the pMOS transistor 2 is formed in an n-channel well (n-well) 10 and has a source electrode S (p + Diffusion region) 10b, drain electrode D (p + (A diffusion region) 10c and a gate electrode G (conductive electrode) 1a) via an insulating film 1b.
[0031]
In the nMOS transistor 2, the contact region (p + The current source 4 connected to the high potential power supply voltage Vdd is connected to the diffusion region (20a), and the p-well 20 and the source electrode S (n) are connected. + The current Ibn in the forward direction flows through the diode 21 constituted by the diffusion region 20b). A predetermined forward substrate bias voltage Vbn is generated in the p-well 20 by the diode 21 through which the current Ibn flows. Here, as described above with reference to FIG. 5, since the substrate bias voltage Vbn changes to an optimal level according to the operating temperature, that is, if the operating temperature is high (for example, at 75 ° C.), The bias voltage Vbn decreases and the threshold voltage of the transistor is set high. If the operating temperature is low (for example, at −25 ° C.), the substrate bias voltage Vbn increases and the threshold voltage of the transistor increases. The high-speed operation of the circuit using the transistor set to be low and having a low threshold voltage is sufficiently exhibited.
[0032]
In the pMOS transistor 1, the contact region (n + The current source 3 connected to the low potential power supply voltage Vss is connected to the diffusion region 10a, and the n-well 10 and the source electrode S (p + A forward current Ibp flows through the diode 11 constituted by the diffusion region 10b). A predetermined forward substrate bias voltage Vbp is generated in the n-well 10 by the diode 11 through which the current Ibp flows. Here, similarly to the above-described substrate bias voltage Vbn of the nMOS transistor 2, the substrate bias voltage Vbp of the pMOS transistor 1 also changes to an optimum level according to the operating temperature, that is, if the operating temperature is high, the substrate bias voltage Vbp Becomes larger and the threshold voltage of the transistor is set higher. If the operating temperature is lower (for example, at −25 ° C.), the substrate bias voltage Vbp becomes smaller and the threshold voltage of the transistor is set lower. In addition, the high-speed operation of the circuit using the transistor having the low threshold voltage is sufficiently exhibited.
[0033]
FIG. 7 is a circuit diagram showing an example of the configuration of the semiconductor integrated circuit device shown in FIG. 6, and shows an example of the substrate bias circuit 110 (current sources 3 and 4).
[0034]
As shown in FIG. 7, the current source 4 includes an inverter 41, nMOS transistors 40 and 42, and pMOS transistors 43 and 44. Then, when the control signal Cbn is at the high level “H”, the nMOS transistor 42 is turned on, a current flows through the pMOS transistor 43, and further, a current Ibn flows through the pMOS transistor 44 that is current mirror-connected to the pMOS transistor 43. It has become. That is, when the control signal Cbn is at the high level “H”, the low-potential power supply line (Vss: source of the nMOS transistor 2) is supplied from the high-potential power supply line (Vdd) via the pMOS transistor 44, the p-well 20 (Vbn) and the diode 21. The current Ibn flows through the electrode. Here, when the control signal Cbn is at the high level “H”, the gate of the nMOS transistor 40 is supplied with the low-level “L” control signal Cbn inverted by the inverter 41, so that the nMOS transistor 40 is turned off. .
[0035]
When the control signal Cbn is at the low level “L”, the nMOS transistor 42 is turned off and the nMOS transistor 40 is turned on, so that the low potential power supply voltage Vss is applied to the back gate (p well 20) of the nMOS transistor 2. Will be done.
[0036]
The current source 3 includes an inverter 31, pMOS transistors 30, 32, and nMOS transistors 33, 34. Then, when the control signal Cbp is at the low level “L”, the pMOS transistor 32 is turned on, a current flows through the nMOS transistor 33, and further, a current Ibp flows through the nMOS transistor 34 that is current mirror-connected to the nMOS transistor 33. It has become. That is, when the control signal Cbp is at the low level “L”, the low-potential power supply line (Vdd: the source electrode of the pMOS transistor 1) is connected to the low-potential power supply line (Vdd: Vss). Here, when the control signal Cbp is at the low level “L”, the high-level “H” control signal Cbp inverted by the inverter 31 is supplied to the gate of the pMOS transistor 30, so that the pMOS transistor 30 is turned off. .
[0037]
When the control signal Cbp is at the high level “H”, the pMOS transistor 32 is turned off and the pMOS transistor 30 is turned on, so that the high-potential power supply voltage Vdd is applied to the back gate (n-well 10) of the pMOS transistor 1. Will be done.
[0038]
FIG. 8 is a circuit diagram showing another configuration example of the semiconductor integrated circuit device shown in FIG. 6, and shows another example of the substrate bias circuit 110 (current sources 3 and 4).
[0039]
That is, as is clear from the comparison between FIG. 8 and FIG. 7, in the present configuration example, the current source 4 includes the nMOS transistor 40 and the pMOS transistor 44, and when the control signal Cbn is at the low level “L”, the nMOS transistor The transistor 40 is turned off, the pMOS transistor 44 is turned on, and the current Ibn flows through the pMOS transistor 44. When the control signal Cbn is at the high level “H”, the nMOS transistor 40 is turned on, so that the low potential power supply voltage Vss is applied to the back gate (p well 20) of the nMOS transistor 2.
[0040]
The current source 3 includes an nMOS transistor 34 and a pMOS transistor 30. When the control signal Cbp is at a high level “H”, the pMOS transistor 30 is turned off and the nMOS transistor 34 is turned on. Ibp flows. When the control signal Cbp is at the low level “L”, the pMOS transistor 30 is turned on, so that the high potential power supply voltage Vdd is applied to the back gate (n well 10) of the pMOS transistor 1.
[0041]
As described above, the stability of the current sources 3 and 4 of the substrate bias circuit 110 (current sources 3 and 4) illustrated in FIG. 8 is slightly lower than that of the substrate bias circuit illustrated in FIG. The nMOS transistors 33 and 42, the pMOS transistors 32 and 43, and the inverters 31 and 41 are omitted, so that the circuit configuration can be simplified. The relationship between the logic levels of the control signals Cbp and Cbn in each of the current sources 3 and 4 shown in FIG. 8 and the circuit operation is shown in FIG. The relationship is reversed.
[0042]
As described above, in the circuit of FIG. 7 or FIG. 8, the generation of substrate bias voltages Vbn and Vbp is controlled according to the levels of control signals Cbn and Cbp. Here, the control signals Cbn and Cbp can be configured as, for example, 1-bit signals. Further, as will be described later, the substrate bias circuit 110 may be provided, for example, for each circuit block or functional circuit, and the circuit configuration may be simple and have a small occupied area. Further, it goes without saying that the circuit configuration is not limited to the circuit shown in FIG. 7 or FIG. 8 and can be variously changed.
[0043]
FIG. 9 is a diagram showing an example of a layout pattern of an inverter unit in a semiconductor integrated circuit device according to the present invention, and FIG. 10 is a diagram schematically showing an example of a semiconductor integrated circuit device having a plurality of inverter units in FIG. .
[0044]
As shown in FIGS. 4 and 6 to 9, the p well 20 (contact region; p + The bias voltage Vbn is applied to the diffusion region 20a), and the n-well 10 of the pMOS transistor 1 (contact region; n) + The bias voltage Vbp is applied to the diffusion region 10a). These bias voltages Vbn and Vbp are applied to the substrate bias circuit 110 via the first-layer metal wirings M12 and M13 and M11 and M14, for example. Connected to. Here, the high-potential power supply line (Vdd) and the low-potential power supply line (Vss) are commonly connected, for example, by second-layer metal wirings M21 and M22.
[0045]
As shown in FIGS. 9 and 10, in each circuit block, for example, gates of a plurality of inverter units (CMOS patterns) 120, NAND units 121, exclusive OR (EOR) 122 units, and the like are regularly arranged. The bias voltage (Vbn, Vbp) from the substrate bias circuit 110 is supplied to each of the gates 120, 121, 122 and the like.
[0046]
FIG. 11 schematically shows a modification of the semiconductor integrated circuit device shown in FIG.
[0047]
As is clear from the comparison between FIG. 11 and FIG. 10, in this modification, each bias voltage (Vbn1, Vbn2, Vbn3,...; Vbp1) for the logic gate (the inverter unit 120, the NAND unit 121, the EOR unit 122, etc.) , Vbp2, Vbp3,...) Are output independently from the substrate bias circuit 110. That is, in the semiconductor integrated circuit device of FIG. 10, only one set of bias voltages Vbn and Vbp is output from the substrate bias circuit 110, whereas in the modification shown in FIG. .. Are output, and more fine-grained control is possible.
[0048]
FIG. 12 is a diagram schematically showing another example of the semiconductor integrated circuit device having a plurality of inverter units of FIG. 9, and FIG. 13 is a diagram schematically showing a modification of the semiconductor integrated circuit device shown in FIG. FIG. 14 schematically shows another modification of the semiconductor integrated circuit device shown in FIG. Each of the semiconductor integrated circuit devices shown in FIGS. 12 to 14 shows the control of the bias voltage focusing on the pMOS transistor and the nMOS transistor arranged in the row direction forming each logic gate (each CMOS circuit). . Here, the CMOS circuit usually has transistors of the same conductivity type (p-channel type or n-channel type) aligned in the row direction, and the same conductivity type of the two CMOS circuits except for the embodiment of FIG. Are formed so as to be adjacent in the column direction. That is, in a semiconductor integrated circuit device having a CMOS configuration, well regions (n-well or p-well) of the same conductivity type in two CMOS circuits adjacent in the column direction are formed together, and the wells of each conductivity type are formed. A bias voltage is applied to each of the regions.
[0049]
The semiconductor integrated circuit device shown in FIG. 12 is a drawing of the semiconductor integrated circuit device shown in FIG. 10 and FIG. 11 described above from another viewpoint. A substrate bias circuit 110 is provided, and bias voltages Vbp and Vbn are applied from the substrate bias circuit 110 to the p-well region and the n-well region of the standard cell unit 400, respectively.
[0050]
In the semiconductor integrated circuit device shown in FIG. 13, the standard cell section 400 is divided into a plurality of (two) groups 401 and 402, and substrate bias circuits 411, 412; It is designed to be provided. Here, in the semiconductor integrated circuit device shown in FIG. 13, substrate bias circuits 411 and 421 for the p-well region and substrate bias circuits 412 and 422 for the n-well region are provided for each of the cell groups 401 and 402, respectively. The substrate bias voltages Vbpa, Vbpb and Vbna, Vbnb are controlled by control signals CSpa, CSpb and CSna, CSnb from the control circuit 410.
[0051]
In the semiconductor integrated circuit device shown in FIG. 14, transistors of different conductivity types are adjacent to each other. In this case, the substrate bias voltage can be independently controlled in adjacent regions. Then, substrate bias circuits 430-1 to 430-n are provided for each row of the standard cell unit 400, and the substrate bias voltages Vbp-1, Vbn-1 to Vbn-1 to CS-n from the control circuit 410 are respectively provided. Vbp-n to Vbn-n are controlled.
[0052]
As described above, the arrangement of the standard cell unit and the substrate bias circuit (and the control circuit) can be variously modified as needed. Note that, for the configuration of the substrate bias circuit, for example, the circuits shown in FIGS. 7 and 8 can be applied as they are.
[0053]
FIG. 15 is a block diagram showing an overall configuration of an example of a semiconductor integrated circuit device to which the present invention is applied. 15, reference numeral 100 denotes a semiconductor integrated circuit device (one-chip IC), 101 to 103 denote circuit blocks, 101 denotes a CPU (Central Processing Unit), 102 denotes a DSP (Digital Signal Processor), and 103 denotes a logic circuit. Other circuit blocks such as a memory circuit, 104 is a bus, 105 is a power control unit, and 111 to 113 are substrate bias circuits.
[0054]
As shown in FIG. 15, each of the circuit blocks 101 to 103 is connected via a bus 104 and exchanges various data and signals with each other. Each of the circuit blocks 101 to 103 is provided with a substrate bias circuit 111 to 113 controlled by a control signal from the power control unit 105, and a substrate bias of a necessary circuit block is set according to an operation state of the semiconductor integrated circuit device 100. Only the circuit is activated. Here, each of the substrate bias circuits 111 to 113 can have a circuit configuration as described with reference to FIG. 7, and the high level “H” or the low level “H” of the control signal supplied from the power control unit 105 is used. L ”(“ 1 ”or“ 0 ”: 1-bit control signal).
[0055]
That is, small substrate bias circuits 111 to 113 are provided for each of the circuit blocks 101 to 103 with a simple circuit configuration, and the operation of each of the substrate bias circuits 111 to 113 is controlled by a 1-bit control signal according to the operation state. Thus, power consumption can be further reduced.
[0056]
FIG. 16 schematically shows a cross section of the semiconductor integrated circuit device shown in FIG.
[0057]
As shown in FIG. 16, a semiconductor integrated circuit device (one-chip IC) 100 having a plurality of circuit blocks 101 to 103 shown in FIG. 15 is configured as, for example, a triple well structure, and each circuit block (CPU 101, DSP 102 and The logic circuit / memory circuit 103, etc.) are electrically insulated from each other. Thus, the operation of the corresponding circuit block is independently controlled by the substrate bias circuits 111 to 113 provided for each of the circuit blocks 101 to 103.
[0058]
FIG. 17 is a block diagram showing the overall configuration of another example of the semiconductor integrated circuit device to which the present invention is applied.
[0059]
As shown in FIG. 17, the CPU 101 includes a register 131 and a substrate bias circuit 111. The substrate bias circuit 111 is controlled according to data stored in the register 131. Similarly, the DSP 102 includes a register 132 and a substrate bias circuit 112 controlled in accordance with data stored in the register 132, and the logic circuit / memory circuit 103 includes a register 133 and a data stored in the register 133. And a substrate bias circuit 113 controlled according to the received data. Here, the power control operation configured as a software module is executed by the CPU 101. That is, the software module is stored in the cache memory of the CPU 101 or an external memory. The registers 112 and 113 are connected to the data bus 104, and the data in the registers 112 and 113 is written from the CPU 101 via the data bus 104.
[0060]
According to this example, the power management mechanism (power consumption control) can be easily changed, and therefore, the power management can be easily customized according to the configuration of the one-chip IC 100 and the operating application.
[0061]
FIG. 18 is a block diagram showing a partial configuration of another example of a semiconductor integrated circuit device to which the present invention is applied, and shows, for example, a CPU 1010 (corresponding to CPU 101 in FIG. 15).
[0062]
As shown in FIG. 18, the CPU 1010 includes a plurality of functional blocks 1101 to 1140, and includes the respective functional blocks 1101 to 1140. Circuits 1111 to 1141 are provided. That is, the memory block 1110 is provided with a memory block substrate bias circuit 1111, the register blocks 1120 and 1130 are provided with register block substrate bias circuits 1121 and 1131, respectively, and the arithmetic unit block 1140 is provided with Is provided with a computing unit block substrate bias circuit 1141. Each of the substrate bias circuits 1111 to 1141 controls a substrate bias voltage (Vbp, Vbn) in the corresponding function block 1101 to 1140 by a control signal for each function block from the control circuit 1040.
[0063]
As described above, the control of the substrate bias voltage (Vbp, Vbn) is not performed on a circuit block unit such as the CPU 101 or the DSP 102 as shown in FIG. 15, but on a finer functional block in such a circuit block (for example, a CPU). Can also be controlled as
[0064]
FIG. 19 is a block diagram schematically showing still another configuration of the semiconductor integrated circuit device to which the present invention is applied, and schematically shows an example of a circuit in a case where it is combined with a gated clock circuit.
[0065]
As shown in FIG. 19, the semiconductor integrated circuit device outputs the logical output of the control signals CSA and CSB and the clock signal CLK to the circuit A (153) of the circuit block 150 and the circuit B (163) of the circuit block 160. Each is supplied as a clock. That is, for example, the clock input of the flip-flop 152 in the circuit block 150 is supplied with the output signal of the AND gate 171 which takes the logical product of the control signal CSA and the clock signal CLK, and the clock of the flip-flop 162 in the circuit block 160 The input is supplied with the output signal of the AND gate 172 which takes the logical product of the control signal CSB and the clock signal CLK. Further, the circuit block 150 is provided with a substrate bias circuit 151 controlled by a control signal CSA, and the circuit block 160 is provided with a substrate bias circuit 161 controlled by a control signal CSB.
[0066]
That is, the substrate bias circuits 151 and 161 are provided for the circuit blocks 150 and 160, respectively, and the control signals CSA and CSB for the gated clock circuit are directly used as the control signals for the substrate bias circuits 151 and 161. ing. Thus, when the circuit blocks 150 and 160 do not need to operate, respectively, the clocks input to the flip-flops 152 and 162 are stopped by the control signals CSA and CSB to reduce the AC power, while the substrate bias circuits 151 and 161 reduce the substrate power. There is an effect that leakage power can be reduced by controlling the bias.
[0067]
By the way, conventionally, in a CMOS circuit at a low voltage, it is known that the delay decreases as the temperature rises. Specifically, K. Kanda et al. , "Design Impact of Positive Temperature Dependence on Drain Current in Sub-1-V CMOS VLSI", IEEE J. Phys. Solid-State Circuits, vol. 36, no. 10, pp. 1559-1564, October 2001 shows that when a CMOS circuit is operated at a power supply voltage lower than a ZTC (Zero-Temperature Coefficient) point (for example, 0.5 V: a low voltage of 0.7 V or less), the CMOS circuit operates at a high voltage until then. It has been reported that, unlike operation at a power supply voltage (eg, 3.3V), the delay decreases with increasing temperature.
[0068]
FIG. 20 is a diagram for explaining the temperature dependence of the delay time of the transistor. FIG. 20A shows the relationship between the current Ib flowing through the diode and the voltage Vf generated thereby, and FIG. 3) conceptually shows a case where the present invention is applied to a CMOS circuit operating at a low voltage (for example, 0.7 V or less).
[0069]
In the semiconductor integrated circuit device according to the present invention, for example, as shown in FIG. 20A (or as described with reference to FIG. 5), the current Ib flowing through the diode (that is, FIG. 6 and FIG. 7, when the substrate bias current Ibn flowing through the diode 21 is constant, the value of the voltage Vf (substrate bias voltage Vbn) generated as the temperature rises decreases.
[0070]
Therefore, as shown in FIG. 20B, the threshold voltage Vth of the transistor increases as the temperature rises. Accordingly, when the present invention is applied to a CMOS circuit operating at a low voltage of 0.7 V or less, for example, the above-mentioned paper (“Design Impact of Positive Temperature Dependency on Drain Current in Sub-1-V CMOS VLSI”) The characteristic that the delay decreases as the temperature rises in the low-voltage operation CMOS circuit is canceled out (qualitatively cancelled), and the delay (Delay) of the circuit operation speed is kept constant regardless of the temperature change. Becomes possible.
[0071]
FIGS. 21 to 24 are diagrams showing measurement results for explaining the operation of the semiconductor integrated circuit device according to the present invention.
[0072]
FIG. 21 shows the power supply voltage when the 32-bit ALU (Arithmetic and Logic Unit) is driven at 27 ° C., when the substrate bias circuit is operated (ALU01 / ACT), and when the substrate bias circuit is stopped (ALU01 / STB). FIG. 9 is a diagram illustrating a change in delay time with respect to (Vdd).
[0073]
As is clear from FIG. 21, when the power supply voltage Vdd is in the entire range of 0.40 V to 1.00 V, the delay time can be reduced more when the substrate bias circuit is operated than when it is not operated. I understand.
[0074]
FIG. 22 shows that a 32-bit ALU is set to a temperature T at each power supply voltage Vdd (Vdd = 0.35, 0.40, 0.50, 0.60, 0.70, 0.80, 0.90, 1.00 V). FIG. 22 (a) shows a case where a substrate bias circuit is operated (ALU01 / active), and FIG. 22 (b) shows a case where a substrate bias circuit is operated. This shows the case where the operation is stopped (ALU01 / standby).
[0075]
As is clear from the comparison between FIG. 22A and FIG. 22B, the delay time is reduced when the substrate bias circuit is operated at each power supply voltage Vdd and each temperature TEMP than when the substrate bias circuit is not operated. It can be seen that the effect of reducing the delay time is particularly remarkable as the power supply voltage Vdd is lower and the operating temperature TEMP is lower.
[0076]
FIG. 23 shows the change in the speed-up ratio (rate) SP when the 32-bit ALU is driven by changing the power supply voltage Vdd at each temperature (70 ° C., 27 ° C., and −25 ° C.). Here, the speed-up ratio SP is obtained as SP = (1−ACT / STB) × 100 [%]. ACT indicates a delay time when the substrate bias circuit is operated, and STB indicates a delay time when the substrate bias circuit is not operated.
[0077]
FIG. 24 simulates the generation of the substrate bias voltage by the control signal Cbp in the n-well (10) of the pMOS transistor and the change in the voltage level of the n-well due to the generation.
[0078]
As is clear from FIG. 24, for example, the voltage level of the n-well 10 shown in FIG. 4 changes when the control signal Cbp changes at the timing P0 (changes from low level “L” to high level “H”: see FIG. 7). It can be seen that the voltage immediately drops and reaches the predetermined voltage (Vbn) to which the forward bias voltage is applied at the timing P1. When the control signal Cbp changes from the high level “H” to the low level “L”, the nMOS transistor 42 described with reference to FIG. The level will immediately return to the original voltage (Vss) again. That is, for example, as shown in FIG. 7, the substrate bias circuit 110 (current source 3) can operate immediately in response to a change in the control signal Cbp (for example, a 1-bit signal).
[0079]
【The invention's effect】
As described above in detail, according to the present invention, there is provided a semiconductor integrated circuit device having a substrate bias circuit capable of generating an appropriate level of forward substrate (well) bias voltage with a simple circuit configuration. be able to.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an example of a conventional semiconductor integrated circuit device.
FIG. 2 is a circuit diagram showing another example of a conventional semiconductor integrated circuit device.
FIG. 3 is a circuit diagram showing a principle configuration of a semiconductor integrated circuit device according to the present invention.
FIG. 4 is a cross-sectional view for explaining the principle configuration of the semiconductor integrated circuit device according to the present invention.
FIG. 5 is a diagram showing diode characteristics for explaining the principle of the semiconductor integrated circuit device of the present invention.
FIG. 6 is a circuit diagram conceptually showing one embodiment of a semiconductor integrated circuit device according to the present invention.
FIG. 7 is a circuit diagram showing a configuration example of the semiconductor integrated circuit device shown in FIG. 6;
FIG. 8 is a circuit diagram showing another configuration example of the semiconductor integrated circuit device shown in FIG. 6;
FIG. 9 is a diagram showing an example of a layout pattern of an inverter unit in the semiconductor integrated circuit device according to the present invention.
10 is a diagram schematically showing an example of a semiconductor integrated circuit device having a plurality of inverter units of FIG. 9;
11 is a drawing schematically showing a modification of the semiconductor integrated circuit device shown in FIG.
12 is a diagram schematically showing another example of a semiconductor integrated circuit device having a plurality of inverter units of FIG. 9;
13 is a drawing schematically showing a modification of the semiconductor integrated circuit device shown in FIG.
FIG. 14 is a drawing schematically showing another modified example of the semiconductor integrated circuit device shown in FIG.
FIG. 15 is a block diagram illustrating an overall configuration of an example of a semiconductor integrated circuit device to which the present invention has been applied.
16 is a drawing schematically showing a cross section of the semiconductor integrated circuit device shown in FIG.
FIG. 17 is a block diagram showing the overall configuration of another example of a semiconductor integrated circuit device to which the present invention has been applied.
FIG. 18 is a block diagram showing a partial configuration of another example of a semiconductor integrated circuit device to which the present invention has been applied.
FIG. 19 is a block diagram schematically showing still another configuration of the semiconductor integrated circuit device to which the present invention is applied.
FIG. 20 is a diagram illustrating temperature dependence of a delay time of a transistor.
FIG. 21 is a diagram (part 1) illustrating measurement results for explaining the operation of the semiconductor integrated circuit device according to the present invention.
FIG. 22 is a diagram (part 2) showing measurement results for explaining the operation of the semiconductor integrated circuit device according to the present invention.
FIG. 23 is a diagram (part 3) illustrating measurement results for explaining the operation of the semiconductor integrated circuit device according to the present invention.
FIG. 24 is a view (No. 4) showing measurement results for explaining the operation of the semiconductor integrated circuit device according to the present invention.
[Explanation of symbols]
1 ... pMOS transistor
2 ... nMOS transistor
3, 4 ... current source
100 ... Semiconductor integrated circuit device
101 ... CPU
102 ... DSP
103 ... Logic circuit, memory, etc.
104 ... Bus
105 ... Power control unit
110; 111 to 113; 411, 412, 421, 422; 430-1 to 430-n; 1111, 1121, 1131, 1141; 151, 161 ... substrate bias circuit
120, 200, 300 ... Inverter section (CMOS inverter)
131, 132, 133 ... Register
G ... Gate electrode
D ... Drain electrode
S: Source electrode
Vbn: Substrate bias voltage for pMOS transistor
Vbp: substrate bias voltage for nMOS transistor
Vdd: High potential power supply voltage (high potential power supply line)
Vss: Low potential power supply voltage (low potential power supply line)

Claims (29)

第１導電型（ｐ＋；ｎ＋）のソース電極（Ｓ）およびドレイン電極（Ｄ）とゲート電極（Ｇ）とを有し、第２導電型（ｎ；ｐ）のウェル（１０；２０）に形成されてなるＭＩＳＦＥＴ（１；２）を備える半導体集積回路装置であって、
前記ウェル（１０；２０）の電位（Ｖｂｐ；Ｖｂｎ）を、前記ＭＩＳＦＥＴ（１；２）のソース電極（Ｓ）および該ウェル（１０；２０）により形成されるダイオード（１１；２１）に対して所定電流（Ｉｂｐ；Ｉｂｎ）を順方向に流すことにより生成する基板バイアス回路（１１０，１１１〜１１３：３；４；１５１，１６１）を備えることを特徴とする半導体集積回路装置。A well (10; 20) of a second conductivity type (n; p) having a source electrode (S) and a drain electrode (D) of a first conductivity type (p + ; n + ) and a gate electrode (G); A semiconductor integrated circuit device comprising a MISFET (1; 2) formed in
The potential (Vbp; Vbn) of the well (10; 20) is applied to the source electrode (S) of the MISFET (1; 2) and the diode (11; 21) formed by the well (10; 20). A semiconductor integrated circuit device comprising: a substrate bias circuit (110, 111 to 113: 3; 4; 151, 161) generated by flowing a predetermined current (Ibp; Ibn) in a forward direction. 請求項１に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１０１〜１０３）を有し、
前記基板バイアス回路（１１１〜１１３）は、前記各回路ブロック（１０１〜１０３）毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 1,
The semiconductor integrated circuit device (100) has a plurality of circuit blocks (101 to 103),
The semiconductor integrated circuit device, wherein the substrate bias circuits (111 to 113) are provided for each of the circuit blocks (101 to 103). 請求項２に記載の半導体集積回路装置において、さらに、
前記各基板バイアス回路（１１１〜１１３）を、対応する前記各回路ブロック（１０１〜１０３）毎に制御する電力制御ユニット（１０５）を備えることを特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 2, further comprising:
A semiconductor integrated circuit device comprising: a power control unit (105) for controlling each of the substrate bias circuits (111 to 113) for each of the corresponding circuit blocks (101 to 103). 請求項２に記載の半導体集積回路装置において、電力制御ソフトウェアモジュールはＣＰＵ（１０１）で実行され、前記各回路ブロック（１０１〜１０３）毎にそれぞれ設けられた前記基板バイアス回路（１１１〜１１３）を個別に制御することを特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 2, wherein the power control software module is executed by a CPU (101), and controls the substrate bias circuits (111 to 113) provided for each of the circuit blocks (101 to 103). A semiconductor integrated circuit device which is individually controlled. 請求項４に記載の半導体集積回路装置において、前記各回路ブロック（１０１〜１０３）は、レジスタ（１１１〜１１３）を備え、前記各基板バイアス回路（１１１〜１１３）は、該レジスタ（１１１〜１１３）に格納されたデータに従って制御されることを特徴とする半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 4, wherein each of the circuit blocks (101 to 103) includes a register (111 to 113), and each of the substrate bias circuits (111 to 113) includes the register (111 to 113). A) a semiconductor integrated circuit device controlled according to data stored in the semiconductor integrated circuit device. 請求項５に記載の半導体集積回路装置において、前記各回路ブロック（１０１〜１０３）は、データバス（１０４）に接続され、前記レジスタ（１１１〜１１３）のデータは、該データバス（１０４）を介して書き込まれることを特徴とする半導体集積回路装置。6. The semiconductor integrated circuit device according to claim 5, wherein each of the circuit blocks (101 to 103) is connected to a data bus (104), and data of the registers (111 to 113) is connected to the data bus (104). A semiconductor integrated circuit device, wherein the data is written through the semiconductor integrated circuit device. 請求項１に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１５０，１６０）を有し、
前記基板バイアス回路（１５１，１６１）は、前記各回路ブロック（１５０，１６０）毎にそれぞれ設けられると共に、当該回路ブロックの制御信号（ＣＳＡ，ＣＳＢ）により制御されることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 1,
The semiconductor integrated circuit device (100) has a plurality of circuit blocks (150, 160),
The semiconductor integrated circuit is characterized in that the substrate bias circuits (151, 161) are provided for each of the circuit blocks (150, 160) and are controlled by control signals (CSA, CSB) of the circuit blocks. apparatus. 請求項１に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１０１〜１０３；１０１０）を有し、
前記回路ブロック（１０１０）は、複数の機能ブロック（１１１０，１１２０，１１３０，１１４０）を有し、
前記基板バイアス回路（１１１１、１１２１、１１３１、１１４１）は、前記各機能ブロック（１１１０，１１２０，１１３０，１１４０）毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 1,
The semiconductor integrated circuit device (100) has a plurality of circuit blocks (101 to 103; 1010),
The circuit block (1010) has a plurality of functional blocks (1110, 1120, 1130, 1140),
The semiconductor integrated circuit device, wherein the substrate bias circuit (1111, 1121, 1131, 1141) is provided for each of the functional blocks (1110, 1120, 1130, 1140). 請求項１に記載の半導体集積回路装置において、
該半導体集積回路装置は標準セル部（４００）を有し、
前記基板バイアス回路（４３０−１〜４３０−ｎ）は、前記標準セル部の各行毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 1,
The semiconductor integrated circuit device has a standard cell section (400),
The semiconductor integrated circuit device, wherein the substrate bias circuits (430-1 to 430-n) are provided for each row of the standard cell section. 請求項１に記載の半導体集積回路装置において、前記基板バイアス回路（１１０）は、第１の電源線（Ｖｓｓ；Ｖｄｄ）と前記ウェル（１０；２０）のコンタクト領域（１０ａ；２０ａ）との間に設けられた電流源（３；４）を備え、該コンタクト領域（１０ａ；２０ａ）を介して前記ダイオード（１１；２１）に前記所定電流（Ｉｂｐ；Ｉｂｎ）を流すことを特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the substrate bias circuit is provided between a first power supply line and a contact region of the well. And a current source (3; 4) provided in the semiconductor integrated circuit, wherein the predetermined current (Ibp; Ibn) flows through the diode (11; 21) through the contact region (10a; 20a). Circuit device. 請求項１０に記載の半導体集積回路装置において、前記電流源（３；４）は、前記第１の電源線（Ｖｓｓ；Ｖｄｄ）を電源として前記所定電流（Ｉｂｐ；Ｉｂｎ）を発生することを特徴とする半導体集積回路装置。11. The semiconductor integrated circuit device according to claim 10, wherein the current source (3; 4) generates the predetermined current (Ibp; Ibn) using the first power supply line (Vss; Vdd) as a power supply. Semiconductor integrated circuit device. 請求項１１に記載の半導体集積回路装置において、前記電流源（３；４）は、
制御信号（Ｃｂｐ；Ｃｂｎ）がゲート電極に供給され、ソース電極が第２の電源線（Ｖｄｄ；Ｖｓｓ）に接続された前記ＭＩＳＦＥＴと同じ極性の電流源用第１ＭＩＳＦＥＴ（３２；４２）と、
ソース電極が前記第１の電源線（Ｖｓｓ；Ｖｄｄ）に接続され、ドレイン電極およびゲート電極が前記電流源用第１ＭＩＳＦＥＴ（３２；４２）のドレイン電極に接続された前記ＭＩＳＦＥＴと異なる極性の電流源用第２ＭＩＳＦＥＴ（３３；４３）と、
前記電流源用第２ＭＩＳＦＥＴ（３３；４３）に対してカレントミラー接続され、ドレインが前記コンタクト領域（１０ａ；２０ａ）に接続される電流源用第３ＭＩＳＦＥＴ（３４；４４）とを備えることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 11, wherein the current source (3; 4) comprises:
A first MISFET (32; 42) for a current source having the same polarity as the MISFET whose control signal (Cbp; Cbn) is supplied to the gate electrode and whose source electrode is connected to the second power supply line (Vdd; Vss);
A current source having a different polarity from the MISFET whose source electrode is connected to the first power supply line (Vss; Vdd) and whose drain electrode and gate electrode are connected to the drain electrode of the current source first MISFET (32; 42). Second MISFETs (33; 43) for
A current mirror third MISFET (34; 44) connected to the current source second MISFET (33; 43) in a current mirror manner and having a drain connected to the contact region (10a; 20a). Semiconductor integrated circuit device. 請求項１２に記載の半導体集積回路装置において、前記電流源（３；４）は、さらに、
前記制御信号（Ｃｂｐ；Ｃｂｎ）の反転信号がゲート電極に供給され、ソース電極が前記コンタクト領域（１０ａ；２０ａ）に接続され、且つ、ドレイン電極が前記第２の電源線（Ｖｄｄ；Ｖｓｓ）に接続された前記ＭＩＳＦＥＴと同じ極性の電流源用第４ＭＩＳＦＥＴ（３０；４０）を備えることを特徴とする半導体集積回路装置。13. The semiconductor integrated circuit device according to claim 12, wherein the current source (3; 4) further comprises:
An inverted signal of the control signal (Cbp; Cbn) is supplied to a gate electrode, a source electrode is connected to the contact region (10a; 20a), and a drain electrode is connected to the second power supply line (Vdd; Vss). A semiconductor integrated circuit device comprising: a current source fourth MISFET (30; 40) having the same polarity as the connected MISFET. 請求項１１に記載の半導体集積回路装置において、前記電流源（３；４）は、
制御信号（Ｃｂｐ；Ｃｂｎ）がゲート電極に供給され、ソース電極が前記第１の電源線（Ｖｓｓ；Ｖｄｄ）に接続された前記ＭＩＳＦＥＴと異なる極性の電流源用第５ＭＩＳＦＥＴ（３４；４４）と、
前記制御信号（Ｃｂｐ；Ｃｂｎ）がゲート電極に供給され、ソース電極が前記コンタクト領域（１０ａ；２０ａ）に接続され、且つ、ドレイン電極が前記第２の電源線（Ｖｄｄ；Ｖｓｓ）に接続された前記ＭＩＳＦＥＴと同じ極性の電流源用第６ＭＩＳＦＥＴ（３０；４０）とを備えることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 11, wherein the current source (3; 4) comprises:
A control signal (Cbp; Cbn) is supplied to the gate electrode, and a source electrode is connected to the first power supply line (Vss; Vdd). The current source fifth MISFET (34; 44) having a different polarity from the MISFET.
The control signal (Cbp; Cbn) was supplied to a gate electrode, a source electrode was connected to the contact region (10a; 20a), and a drain electrode was connected to the second power line (Vdd; Vss). A semiconductor integrated circuit device comprising: a sixth MISFET (30; 40) for a current source having the same polarity as the MISFET. 第１導電型（ｐ＋）のソース電極（Ｓ）およびドレイン電極（Ｄ）とゲート電極（Ｇ）とを有し、第２導電型（ｎ）の第１ウェル（１０）に形成されてなる第１極性（ｐ）の第１ＭＩＳＦＥＴ（１）、並びに、前記第２導電型（ｎ＋）のソース電極およびドレイン電極とゲート電極とを有し、前記第１導電型（ｐ）の第２ウェル（２０）に形成されてなる第２極性（ｎ）の第２ＭＩＳＦＥＴ（２）を備える半導体集積回路装置であって、
前記第１ウェル（１０）の電位（Ｖｂｐ）を、前記第１ＭＩＳＦＥＴ（１）のソース電極および該第１ウェルにより形成されるダイオード（１１）に対して所定電流（Ｉｂｐ）を順方向に流すことによって生成する第１基板バイアス回路（１１０；１１１〜１１３；３）と、
前記第２ウェル（２０）の電位（Ｖｂｎ）を、前記第２ＭＩＳＦＥＴ（２）のソース電極および該第２ウェルにより形成されるダイオード（２１）に対して所定電流（Ｉｂｎ）を順方向に流すことによって生成する第２基板バイアス回路（１１０；１１１〜１１３；４）とを備えることを特徴とする半導体集積回路装置。It has a source electrode (S) and a drain electrode (D) of a first conductivity type (p + ) and a gate electrode (G) and is formed in a first well (10) of a second conductivity type (n). A first MISFET (1) of a first polarity (p), and a second well of the first conductivity type (p) having a source electrode and a drain electrode of the second conductivity type (n + ) and a gate electrode; A semiconductor integrated circuit device comprising a second MISFET (2) having a second polarity (n) formed at (20),
Flowing a predetermined current (Ibp) in the forward direction through the potential (Vbp) of the first well (10) to the source electrode of the first MISFET (1) and the diode (11) formed by the first well; A first substrate bias circuit (110; 111-113; 3) generated by
Flowing a predetermined current (Ibn) in the forward direction to the potential (Vbn) of the second well (20) to the source electrode of the second MISFET (2) and the diode (21) formed by the second well; And a second substrate bias circuit (110; 111-113; 4) generated by the method. 請求項１５に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１０１〜１０３）を有し、
前記第１および第２基板バイアス回路（３，４）は、前記各回路ブロック（１０１〜１０３）毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 15,
The semiconductor integrated circuit device (100) has a plurality of circuit blocks (101 to 103),
The semiconductor integrated circuit device, wherein the first and second substrate bias circuits (3, 4) are provided for each of the circuit blocks (101 to 103). 請求項１６に記載の半導体集積回路装置において、さらに、
前記各第１および第２基板バイアス回路（３，４）を、対応する前記各回路ブロック（１０１〜１０３）毎に制御する電力制御ユニット（１０５）を備えることを特徴とする半導体集積回路装置。17. The semiconductor integrated circuit device according to claim 16, further comprising:
A semiconductor integrated circuit device comprising: a power control unit (105) for controlling each of the first and second substrate bias circuits (3, 4) for each of the corresponding circuit blocks (101 to 103). 請求項１６に記載の半導体集積回路装置において、電力制御ソフトウェアモジュールはＣＰＵ（１０１）で実行され、前記各回路ブロック（１０１〜１０３）毎にそれぞれ設けられた前記基板バイアス回路（１１１〜１１３）を個別に制御することを特徴とする半導体集積回路装置。17. The semiconductor integrated circuit device according to claim 16, wherein the power control software module is executed by a CPU (101) and controls the substrate bias circuits (111 to 113) provided for each of the circuit blocks (101 to 103). A semiconductor integrated circuit device which is individually controlled. 請求項１８に記載の半導体集積回路装置において、前記各回路ブロック（１０１〜１０３）は、レジスタ（１１１〜１１３）を備え、前記各基板バイアス回路（１１１〜１１３）は、該レジスタ（１１１〜１１３）に格納されたデータに従って制御されることを特徴とする半導体集積回路装置。20. The semiconductor integrated circuit device according to claim 18, wherein each of the circuit blocks (101 to 103) includes a register (111 to 113), and each of the substrate bias circuits (111 to 113) includes the register (111 to 113). A) a semiconductor integrated circuit device controlled according to data stored in the semiconductor integrated circuit device. 請求項１９に記載の半導体集積回路装置において、前記各回路ブロック（１０１〜１０３）は、データバス（１０４）に接続され、前記レジスタ（１１１〜１１３）のデータは、該データバス（１０４）を介して書き込まれることを特徴とする半導体集積回路装置。20. The semiconductor integrated circuit device according to claim 19, wherein each of the circuit blocks (101 to 103) is connected to a data bus (104), and data of the registers (111 to 113) is connected to the data bus (104). A semiconductor integrated circuit device, wherein the data is written through the semiconductor integrated circuit device. 請求項１５に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１５０，１６０）を有し、
前記第１および第２基板バイアス回路（３，４）は、前記各回路ブロック（１５０，１６０）毎にそれぞれ設けられると共に、当該回路ブロックの制御信号（ＣＳＡ，ＣＳＢ）により制御されることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 15,
The semiconductor integrated circuit device (100) has a plurality of circuit blocks (150, 160),
The first and second substrate bias circuits (3, 4) are provided for each of the circuit blocks (150, 160), and are controlled by control signals (CSA, CSB) of the circuit blocks. Semiconductor integrated circuit device. 請求項１５に記載の半導体集積回路装置において、
該半導体集積回路装置（１００）は、複数の回路ブロック（１０１〜１０３；１０１０）を有し、
前記回路ブロック（１０１０）は、複数の機能ブロック（１１１０，１１２０，１１３０，１１４０）を有し、
前記第１および第２基板バイアス回路（３，４）は、前記各機能ブロック（１１１０，１１２０，１１３０，１１４０）毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 15,
The semiconductor integrated circuit device (100) has a plurality of circuit blocks (101 to 103; 1010),
The circuit block (1010) has a plurality of functional blocks (1110, 1120, 1130, 1140),
The semiconductor integrated circuit device, wherein the first and second substrate bias circuits (3, 4) are provided for each of the functional blocks (1110, 1120, 1130, 1140). 請求項１５に記載の半導体集積回路装置において、
該半導体集積回路装置は標準セル部（４００）を有し、
前記第１および第２基板バイアス回路（３，４）は、前記標準セル部の各行毎にそれぞれ設けられていることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 15,
The semiconductor integrated circuit device has a standard cell section (400),
The semiconductor integrated circuit device according to claim 1, wherein the first and second substrate bias circuits (3, 4) are provided for each row of the standard cell section. 請求項１５に記載の半導体集積回路装置において、
前記第１基板バイアス回路は、第１の電源線（Ｖｓｓ）と前記第１ウェル（１０）のコンタクト領域（１０ａ）との間に設けられた第１電流源（３）を備え、該第１ウェルのコンタクト領域（１０ａ）を介して前記第１ダイオード（１１）に前記所定電流（Ｉｂｐ）を流し、且つ、
前記第２基板バイアス回路は、第２の電源線（Ｖｄｄ）と前記第２ウェル（２０）のコンタクト領域（２０ａ）との間に設けられた第２電流源（４）を備え、該第２ウェルのコンタクト領域（２０ａ）を介して前記第２ダイオード（２１）に前記所定電流（Ｉｂｎ）を流すことを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 15,
The first substrate bias circuit includes a first current source (3) provided between a first power supply line (Vss) and a contact region (10a) of the first well (10). Passing the predetermined current (Ibp) through the first diode (11) through a well contact region (10a);
The second substrate bias circuit includes a second current source (4) provided between a second power supply line (Vdd) and a contact region (20a) of the second well (20). A semiconductor integrated circuit device, wherein the predetermined current (Ibn) flows through the second diode (21) through a well contact region (20a). 請求項２４に記載の半導体集積回路装置において、
前記第１電流源（３）は、前記第１の電源線（Ｖｓｓ）を電源として前記所定電流（Ｉｂｐ）を発生し、且つ、前記第２電流源（４）は、前記第２の電源線（Ｖｄｄ）を電源として前記所定電流（Ｉｂｎ）を発生することを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 24,
The first current source (3) generates the predetermined current (Ibp) using the first power supply line (Vss) as a power supply, and the second current source (4) generates the second power supply line. A semiconductor integrated circuit device, wherein the predetermined current (Ibn) is generated using (Vdd) as a power supply. 請求項２５に記載の半導体集積回路装置において、
前記第１電流源（３）は、
第１制御信号（Ｃｂｐ）がゲート電極に供給され、ソース電極が前記第２の電源線（Ｖｄｄ）に接続された前記第１ＭＩＳＦＥＴと同じ極性の第１電流源用第１ＭＩＳＦＥＴ（３２）と、
ソース電極が前記第１の電源線（Ｖｓｓ）に接続され、ドレイン電極およびゲート電極が前記第１電流源用第１ＭＩＳＦＥＴ（３２）のドレイン電極に接続された前記第１ＭＩＳＦＥＴと異なる極性の第１電流源用第２ＭＩＳＦＥＴ（３３）と、
前記第１電流源用第２ＭＩＳＦＥＴ（３３）に対してカレントミラー接続され、ドレインが前記第１ウェルのコンタクト領域（１０ａ）に接続される第１電流源用第３ＭＩＳＦＥＴ（３４）とを備え、且つ、
前記第２電流源（４）は、
第２制御信号（Ｃｂｎ）がゲート電極に供給され、ソース電極が前記第１の電源線（Ｖｓｓ）に接続された前記第２ＭＩＳＦＥＴと同じ極性の第２電流源用第１ＭＩＳＦＥＴ（４２）と、
ソース電極が前記第２の電源線（Ｖｄｄ）に接続され、ドレイン電極およびゲート電極が前記第２電流源用第１ＭＩＳＦＥＴ（４２）のドレイン電極に接続された前記第２ＭＩＳＦＥＴと異なる極性の第２電流源用第２ＭＩＳＦＥＴ（４３）と、
前記第２電流源用第２ＭＩＳＦＥＴ（４３）に対してカレントミラー接続され、ドレインが前記第２ウェルのコンタクト領域（２０ａ）に接続される第２電流源用第３ＭＩＳＦＥＴ（４４）とを備えることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 25,
The first current source (3) includes:
A first MISFET for a first current source having the same polarity as the first MISFET having a first control signal (Cbp) supplied to a gate electrode and a source electrode connected to the second power supply line (Vdd);
A first current having a polarity different from that of the first MISFET whose source electrode is connected to the first power supply line (Vss) and whose drain and gate electrodes are connected to the drain electrode of the first MISFET for a current source (32). A second MISFET for a source (33);
A third current-source third MISFET (34) that is current mirror-connected to the first current source second MISFET (33) and whose drain is connected to the first well contact region (10a); ,
The second current source (4) includes:
A first MISFET for a second current source (42) having the same polarity as the second MISFET whose second control signal (Cbn) is supplied to the gate electrode and whose source electrode is connected to the first power supply line (Vss);
A second current having a polarity different from that of the second MISFET whose source electrode is connected to the second power supply line (Vdd) and whose drain electrode and gate electrode are connected to the drain electrode of the first MISFET for a second current source (42). A second MISFET for a source (43);
A third current-source third MISFET (44) connected to the second current source second MISFET (43) by a current mirror connection and having a drain connected to the contact region (20a) of the second well. A semiconductor integrated circuit device characterized by the following. 請求項２６に記載の半導体集積回路装置において、
前記第１電流源（３）は、さらに、
前記第１制御信号（Ｃｂｐ）の反転信号がゲート電極に供給され、ソース電極が前記第１ウェルのコンタクト領域（１０ａ）に接続され、且つ、ドレイン電極が前記第２の電源線（Ｖｄｄ）に接続された前記第１ＭＩＳＦＥＴと同じ極性の第１電流源用第４ＭＩＳＦＥＴ（３０）を備え、且つ、
前記第２電流源（４）は、さらに、
前記第２制御信号（Ｃｂｎ）の反転信号がゲート電極に供給され、ソース電極が前記第２ウェルのコンタクト領域（２０ａ）に接続され、且つ、ドレイン電極が前記第１の電源線（Ｖｓｓ）に接続された前記第２ＭＩＳＦＥＴと同じ極性の第２電流源用第４ＭＩＳＦＥＴ（４０）を備えることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 26,
The first current source (3) further includes:
An inverted signal of the first control signal (Cbp) is supplied to a gate electrode, a source electrode is connected to the contact region (10a) of the first well, and a drain electrode is connected to the second power supply line (Vdd). A fourth current source fourth MISFET (30) having the same polarity as the connected first MISFET;
The second current source (4) further includes:
An inverted signal of the second control signal (Cbn) is supplied to a gate electrode, a source electrode is connected to the contact region (20a) of the second well, and a drain electrode is connected to the first power supply line (Vss). A semiconductor integrated circuit device comprising: a fourth MISFET for a second current source (40) having the same polarity as the connected second MISFET. 請求項２５に記載の半導体集積回路装置において、
前記第１電流源（３）は、
第１制御信号（Ｃｂｐ）がゲート電極に供給され、ソース電極が前記第１の電源線（Ｖｓｓ）に接続された前記第１ＭＩＳＦＥＴと異なる極性の第１電流源用第５ＭＩＳＦＥＴ（３４）と、
前記第１制御信号（Ｃｂｐ）がゲート電極に供給され、ソース電極が前記第１ウェルのコンタクト領域（１０ａ）に接続され、且つ、ドレイン電極が前記第２の電源線（Ｖｄｄ）に接続された前記第１ＭＩＳＦＥＴと同じ極性の第１電流源用第６ＭＩＳＦＥＴ（３０）とを備え、且つ、
前記第２電流源（４）は、
第２制御信号（Ｃｂｎ）がゲート電極に供給され、ソース電極が前記第２の電源線（Ｖｄｄ）に接続された前記第２ＭＩＳＦＥＴと異なる極性の第２電流源用第５ＭＩＳＦＥＴ（４４）と、
前記第２制御信号（Ｃｂｎ）がゲート電極に供給され、ソース電極が前記第２ウェルのコンタクト領域（２０ａ）に接続され、且つ、ドレイン電極が前記第１の電源線（Ｖｓｓ）に接続された前記第２ＭＩＳＦＥＴと同じ極性の第２電流源用第６ＭＩＳＦＥＴ（４０）とを備えることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 25,
The first current source (3) includes:
A first control signal (Cbp) supplied to the gate electrode, a source electrode connected to the first power supply line (Vss), and a first current source fifth MISFET (34) having a different polarity from the first MISFET;
The first control signal (Cbp) is supplied to a gate electrode, a source electrode is connected to the contact region (10a) of the first well, and a drain electrode is connected to the second power supply line (Vdd). A sixth MISFET for a first current source having the same polarity as the first MISFET;
The second current source (4) includes:
A fifth MISFET (44) for a second current source having a different polarity from the second MISFET whose second source signal is supplied to the gate electrode and whose source electrode is connected to the second power supply line (Vdd);
The second control signal (Cbn) is supplied to a gate electrode, a source electrode is connected to the contact region (20a) of the second well, and a drain electrode is connected to the first power supply line (Vss). A semiconductor integrated circuit device comprising: a second current source sixth MISFET (40) having the same polarity as the second MISFET. 請求項１〜２８のいずれか１項に記載の半導体集積回路装置において、該半導体集積回路装置を、温度の上昇に従ってリーク電流が増大して遅延が減少する特性を示す低電圧で動作させることにより、温度に対する動作遅延の変化を一定にしたことを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to any one of claims 1 to 28, wherein the semiconductor integrated circuit device is operated at a low voltage having a characteristic that a leak current increases and a delay decreases as a temperature rises. A semiconductor integrated circuit device wherein a change in an operation delay with respect to a temperature is fixed.
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