JP2004282776A

JP2004282776A - Semiconductor integrated circuit device

Info

Publication number: JP2004282776A
Application number: JP2004129490A
Authority: JP
Inventors: Hiroyuki Mizuno; 弘之水野; Sukeyuki Miyazaki; 祐行宮▲崎▼; Koichiro Ishibashi; 孝一郎石橋
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-04-26
Filing date: 2004-04-26
Publication date: 2004-10-07
Anticipated expiration: 2016-12-27
Also published as: JP3767697B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device which is improved in power consumption, packaging density, stability, stable time and the like. <P>SOLUTION: In the semiconductor integrated circuit device equipped with a logic circuit including MIS (metal insulator semiconductor) transistors formed on a semiconductor substrate, a substrate bias control circuit is provided for balancing a first substrate bias voltage Vbp0 which is applied to a first conductive MIS transistor, and a second substrate bias voltage Vbn0 which is applied to a second conductive MIS transistor. The substrate bias control circuit includes first and second control circuits for controlling threshold voltages of MIS transistors comprising the logic circuit, and an oscillation circuit that includes the MIS transistors formed on the semiconductor substrate, and is configured to vary a frequency of an oscillated output. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体装置に係わり、特に高速性と低電力性を兼ね備えた半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having both high speed and low power.

特開平8-274620号公報に記載されている従来技術を図２に示す。（以下、この従来例を従来例Ａと記す）
発振回路OSC0は、端子B1に制御回路から制御信号を受けその信号の値により発振周波数が変化するように構成されている。制御回路CNT0は、外部から基準クロックCLK0を受けると共に、発振回路OSC0の発振出力を受けるように構成される。ここで、周波数可変型発振回路OSC0と、周波数可変型発振回路OSC0の出力S0を入力とする制御回路CNT0からなる閉回路系は、互いに負帰還がかかる安定な系になるように構成されている。この閉回路系により、周波数可変型発振回路OSC0の出力S0の発振周波数は基準クロックCLK0の周波数に対応した周波数となり、例えば出力S0の発振周波数と外部クロックの周波数とは同じ周波数で同期することとなる。 FIG. 2 shows a conventional technique described in Japanese Patent Application Laid-Open No. 8-274620. (Hereinafter, this conventional example is referred to as Conventional Example A)
The oscillating circuit OSC0 is configured to receive a control signal from the control circuit at the terminal B1 and change the oscillating frequency according to the value of the signal. The control circuit CNT0 is configured to receive the reference clock CLK0 from the outside and the oscillation output of the oscillation circuit OSC0. Here, a closed circuit system including the variable frequency oscillation circuit OSC0 and the control circuit CNT0 that receives the output S0 of the variable frequency oscillation circuit OSC0 as an input is configured to be a stable system to which negative feedback is applied to each other. . With this closed circuit system, the oscillation frequency of the output S0 of the variable frequency oscillation circuit OSC0 becomes a frequency corresponding to the frequency of the reference clock CLK0.For example, the oscillation frequency of the output S0 is synchronized with the frequency of the external clock at the same frequency. Become.

発振回路OSC0を半導体基板上に形成されたN型MOSFET(NMOSFET)とP型MOSFET(PMOSFET)とで構成し、制御回路CNT0からの制御電圧がそのMOSFETの基板バイアスを変化する。その変化によりMOSFETのしきい値が変化し、発振回路OSC0の発振周波数が変化するように構成している。 The oscillation circuit OSC0 is composed of an N-type MOSFET (NMOSFET) and a P-type MOSFET (PMOSFET) formed on a semiconductor substrate, and the control voltage from the control circuit CNT0 changes the substrate bias of the MOSFET. The threshold value of the MOSFET is changed by the change, and the oscillation frequency of the oscillation circuit OSC0 is changed.

さらに主回路LOG0は、端子B0に制御回路CNT0の制御信号をうけるように構成され、この制御信号により主回路LOG0を構成するMOSFETの基板バイアスを制御し、MOSFETのしきい値電圧を制御するように構成している。 Further, the main circuit LOG0 is configured to receive the control signal of the control circuit CNT0 at the terminal B0, and control the substrate bias of the MOSFET constituting the main circuit LOG0 by this control signal to control the threshold voltage of the MOSFET. It is composed.

このような構成により。基準クロックCLK0により主回路LOG0中のMOSFETのしきい値電圧を制御することが可能となり、基準クロックの周波数に応じて(動作周波数に適応して)、主回路を構成するMOSFETのしきい値電圧、ひいては消費電力と動作速度を可変とすることができている。 With such a configuration. The threshold voltage of the MOSFET in the main circuit LOG0 can be controlled by the reference clock CLK0, and according to the frequency of the reference clock (adapted to the operating frequency), the threshold voltage of the MOSFET forming the main circuit Thus, power consumption and operating speed can be made variable.

特開平8-274620号公報JP-A-8-274620

(1) 従来例Ａでは信号B0の主回路中のMOSFETへの分配方法についての限定がないが、基板バイアスの主回路への分配方法は主回路の消費電力および実装密度に大きく関係する。 (1) In the conventional example A, there is no limitation on the method of distributing the signal B0 to the MOSFETs in the main circuit. However, the method of distributing the substrate bias to the main circuit largely depends on the power consumption and the mounting density of the main circuit.

(2) 従来例Ａでは主回路LOG0は端子B1の信号に対応したB0の信号により制御されるとしている。この対応関係は基板バイアス制御回路の安定度や安定時間に大きく関係する。 (2) In the conventional example A, the main circuit LOG0 is controlled by the signal of B0 corresponding to the signal of the terminal B1. This correspondence greatly depends on the stability and the stabilization time of the substrate bias control circuit.

本発明は上記二つの課題を解決する発明である。 The present invention is an invention that solves the above two problems.

(1) 従来例Ａの主回路LOG0を、PMOS基板バイアススイッチおよびNMOS基板バイアススイッチを用いて複数の基板制御ブロックに分割し、それぞれの回路ブロックの基板バイアスを、基板バイアス制御回路とは独立して制御できるようにする。 (1) The main circuit LOG0 of the conventional example A is divided into a plurality of substrate control blocks using a PMOS substrate bias switch and an NMOS substrate bias switch, and the substrate bias of each circuit block is independent of the substrate bias control circuit. Control.

(2) 従来例Ａの実施例では、主回路LOG0に入力される信号B0は、周波数可変型発振回路OSC0に入力される信号B1に対応した信号としている。本発明の実施例では具体的に、信号B0に相当する基板バイアスは、信号B1に相当する基板バイアスから、基板バイアスバッファを用いて生成する。基板バイアスバッファの入力は高インピーダンスにし、出力はそれよりも低インピーダンスにする。 (2) In the embodiment of the conventional example A, the signal B0 input to the main circuit LOG0 is a signal corresponding to the signal B1 input to the variable frequency oscillation circuit OSC0. Specifically, in the embodiment of the present invention, the substrate bias corresponding to the signal B0 is generated from the substrate bias corresponding to the signal B1 by using a substrate bias buffer. The input of the substrate bias buffer has a high impedance and the output has a lower impedance.

(1) 従来例Ａの主回路LOG0を、PMOS基板バイアススイッチおよびNMOS基板バイアススイッチを用いて複数の基板制御ブロックに分割することで、それぞれの回路ブロックの基板バイアスを、基板バイアス制御回路とは独立して制御することができる。 (1) The main circuit LOG0 of the conventional example A is divided into a plurality of substrate control blocks using a PMOS substrate bias switch and an NMOS substrate bias switch, so that the substrate bias of each circuit block is defined as a substrate bias control circuit. Can be controlled independently.

回路ブロック毎に個別に基板バイアスを制御することで、停止中の回路ブロックの基板バイアスを制御することで、その回路ブロックのサブスレッショルドリーク電流を削減することができ、主回路全体の実効的な消費電力を低減することができる。 By controlling the substrate bias individually for each circuit block, the sub-threshold leakage current of that circuit block can be reduced by controlling the substrate bias of the circuit block that is stopped, and the effective main circuit Power consumption can be reduced.

またさらに、回路ブロックの基板バイアスを、PMOS基板バイアススイッチおよびNMOS基板バイアススイッチを用いて基板バイアス制御回路とは独立して制御することができるため、回路ブロックを停止状態から動作状態あるいは動作状態から停止状態に移行させるのに必要な時間を速くできる。したがって、スタンバイ信号401、402を高頻度に変化させて回路ブロックの動作状態を高頻度に変化させても、システムのパフォーマンスが低下しない。 Furthermore, since the substrate bias of the circuit block can be controlled independently of the substrate bias control circuit using the PMOS substrate bias switch and the NMOS substrate bias switch, the circuit block can be switched from the stopped state to the operating state or the operating state. The time required for shifting to the stop state can be shortened. Therefore, even when the standby signals 401 and 402 are frequently changed to change the operation state of the circuit block frequently, the performance of the system is not reduced.

(2) 従来例Ａの実施例では、主回路LOG0に入力される信号B0は、周波数可変型発振回路OSC0に入力される信号B1に対応した信号としている。本発明の実施例では具体的に、信号B0に相当する基板バイアスは、信号B1に相当する基板バイアスから基板バイアスバッファを用いて生成する。このようにすることで、信号B0に相当する基板バイアスに大きな負荷が接続されても、信号B1に相当する基板バイアスは影響を受けない。したがって、信号B1に相当する基板バイアスを生成するフェーズロックドループ系の設計が容易になり、かつ、フェーズロックドループ系が安定になる時間(ロック時間)が短縮できる。 (2) In the embodiment of the conventional example A, the signal B0 input to the main circuit LOG0 is a signal corresponding to the signal B1 input to the variable frequency oscillation circuit OSC0. Specifically, in the embodiment of the present invention, the substrate bias corresponding to the signal B0 is generated from the substrate bias corresponding to the signal B1 by using a substrate bias buffer. By doing so, even when a large load is connected to the substrate bias corresponding to the signal B0, the substrate bias corresponding to the signal B1 is not affected. Therefore, the design of the phase-locked loop system that generates the substrate bias corresponding to the signal B1 is facilitated, and the time during which the phase-locked loop system is stabilized (lock time) can be reduced.

以下、図を参照して本発明の具体的な実施例を説明する。 Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.

図１は本発明の第一発明の実施例を示す図である。 FIG. 1 is a diagram showing an embodiment of the first invention of the present invention.

100は従来例Ａに記載の基板バイアス制御回路で、周波数可変型発振回路OSC0と、制御回路CNT0から構成されている。310、311は基板制御ブロックで、複数のMOSFETからなる回路ブロック300と、PMOS基板バイアススイッチ回路200、NMOS基板バイアススイッチ回路201から構成されている。120はパワー制御回路である。 Reference numeral 100 denotes a substrate bias control circuit described in the conventional example A, which comprises a variable frequency oscillation circuit OSC0 and a control circuit CNT0. Reference numerals 310 and 311 denote substrate control blocks each including a circuit block 300 including a plurality of MOSFETs, a PMOS substrate bias switch circuit 200, and an NMOS substrate bias switch circuit 201. 120 is a power control circuit.

従来例Ａの構造により基板バイアス制御回路100から動作周波数に適応したPMOS基板バイアス110およびNMOS基板バイアス111が出力され、それぞれ各基板制御ブロック310、311内の回路ブロック300へ、PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201を通して入力されている。 With the structure of the conventional example A, a PMOS substrate bias 110 and an NMOS substrate bias 111 adapted to the operating frequency are output from the substrate bias control circuit 100, and the PMOS substrate bias switch 200 is supplied to the circuit blocks 300 in the substrate control blocks 310 and 311 respectively. And through the NMOS substrate bias switch 201.

入力されたPMOS基板バイアス112およびNMOS基板バイアス113は回路ブロック300中のMOSFETのバックゲートへ接続されている。（ここでのバックゲートはMOSFETの基板バイアスを印可する端子を意味する。したがって、自明なことだが実際にはN型ウェルやP型ウェルへの給電になる可能性もある） The input PMOS substrate bias 112 and NMOS substrate bias 113 are connected to the back gate of the MOSFET in the circuit block 300. (The back gate here refers to the terminal to which the substrate bias of the MOSFET is applied. Therefore, it is obvious that there is a possibility that power is actually supplied to the N-type well or the P-type well.)

基板バイアス制御回路100は、パワー制御回路120からのスタンバイ信号400によって制御され、スタンバイ信号400が'H'の時は動作状態になり、スタンバイ信号400が'L'の時には停止状態となる。 The substrate bias control circuit 100 is controlled by the standby signal 400 from the power control circuit 120. The substrate bias control circuit 100 is in the operating state when the standby signal 400 is “H”, and is stopped when the standby signal 400 is “L”.

上記動作状態と停止状態の違いは、停止状態の方が基板バイアス制御回路100の消費電力が動作状態のときよりも小さいことであり、それ以外は特に限定しない。また当然、基板バイアス制御回路100が動作状態のみを持つ場合などでは、スタンバイ信号400は無くてもよい。 The difference between the operation state and the stop state is that the power consumption of the substrate bias control circuit 100 is smaller in the stop state than in the operation state, and other than that, there is no particular limitation. Of course, when the substrate bias control circuit 100 has only the operating state, the standby signal 400 may not be provided.

PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201は、パワー制御回路120から出力されるスタンバイ信号401、402によって制御され、スタンバイ信号401、402が'H'の時は、基板バイアス110および111の電位をそのまま基板バイアス112および113に電送する。スタンバイ信号401、402が'L'の時には、基板バイアス112および113の電位はそれぞれ前記スタンバイ信号が'H'の時の基板バイアス値よりも深い基板バイアス電位になる。 The PMOS substrate bias switch 200 and the NMOS substrate bias switch 201 are controlled by standby signals 401 and 402 output from the power control circuit 120. When the standby signals 401 and 402 are “H”, the potentials of the substrate biases 110 and 111 are changed. Is transmitted to the substrate biases 112 and 113 as they are. When the standby signals 401 and 402 are “L”, the potentials of the substrate biases 112 and 113 are each a substrate bias potential deeper than the substrate bias value when the standby signal is “H”.

例えば、電源電圧が1.0Vで、基板バイアス110および111がそれぞれ1.2V、-0.2Vと仮定すると、スタンバイ信号401、402が'H'の時には基板バイアス112および11にはそれぞれ1.2V、-0.2Vが印可され、スタンバイ信号401、402が'L'の時には基板バイアス112および113はそれぞれ3.3V、-2.3Vが印可される。 For example, assuming that the power supply voltage is 1.0 V and the substrate biases 110 and 111 are 1.2 V and −0.2 V, respectively, when the standby signals 401 and 402 are “H”, the substrate biases 112 and 11 respectively have 1.2 V and −0.2 V. When V is applied and the standby signals 401 and 402 are “L”, 3.3 V and −2.3 V are applied to the substrate biases 112 and 113, respectively.

図１のように従来例Ａの主回路LOG0を、PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201を用いて複数の基板制御ブロック310、311に分割することで、それぞれの回路ブロック300の基板バイアスを、基板バイアス制御回路100とは独立して制御することができる。 As shown in FIG. 1, the main circuit LOG0 of the conventional example A is divided into a plurality of substrate control blocks 310 and 311 by using a PMOS substrate bias switch 200 and an NMOS substrate bias switch 201, so that the substrate bias of each circuit block 300 is increased. Can be controlled independently of the substrate bias control circuit 100.

たとえば、回路ブロック300が動作中にはスタンバイ信号401を'H'にする。基板バイアス110および111の電位がそのまま基板バイアス112および113に電送されるので、回路ブロック300中のMOSFETの基板バイアスには動作周波数に適応した基板バイアスが印加される。 For example, the standby signal 401 is set to “H” while the circuit block 300 is operating. Since the potentials of the substrate biases 110 and 111 are transmitted as they are to the substrate biases 112 and 113, a substrate bias suitable for the operating frequency is applied to the substrate bias of the MOSFET in the circuit block 300.

また、回路ブロック300が停止中には、スタンバイ信号を'L'にする。基板バイアス112および113にはそれぞれ動作時よりもより深く基板バイアスが出力され、回路ブロック300中のMOSFETのしきい値電圧が増加し、サブスレッショルドリーク電流を低減することができる。 While the circuit block 300 is stopped, the standby signal is set to “L”. Substrate biases are output to substrate biases 112 and 113 deeper than during operation, respectively, so that the threshold voltage of the MOSFET in circuit block 300 increases, and the sub-threshold leakage current can be reduced.

さらに、その方法については特に限定しないが、各回路ブロック300が動作中にのみ回路ブロック300へクロックを供給するようにすえば、停止中の回路ブロックの消費電力を低減できる。 Further, the method is not particularly limited. However, if a clock is supplied to the circuit block 300 only while each circuit block 300 is operating, the power consumption of the stopped circuit block can be reduced.

上記のように、従来例の主回路LOG0を複数の回路ブロックに分割し、個別に基板バイアスを制御することで、停止中の回路ブロックのサブスレッショルドリーク電流を削減することができ、主回路全体の実効的な消費電力を低減することができる。 As described above, by dividing the conventional main circuit LOG0 into a plurality of circuit blocks and individually controlling the substrate bias, the sub-threshold leakage current of the stopped circuit block can be reduced, and the entire main circuit can be reduced. Effective power consumption can be reduced.

またさらに、回路ブロック300の基板バイアスを、PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201を用いて基板バイアス制御回路100とは独立して制御することができるため、回路ブロック300を停止状態から動作状態あるいは動作状態から停止状態に移行させるのに必要な時間を速くできる。基板バイアススイッチ200、201の基板ドライブ能力に依存するが、数百ナノ秒程度の短い時間で可能となる。したがって、スタンバイ信号401、402を高頻度に変化させて回路ブロックの動作状態を高頻度に変化させても、システムのパフォーマンスが低下しない。 Furthermore, since the substrate bias of the circuit block 300 can be controlled independently of the substrate bias control circuit 100 using the PMOS substrate bias switch 200 and the NMOS substrate bias switch 201, the circuit block 300 operates from the stop state. The time required for shifting from the state or the operation state to the stop state can be shortened. Although it depends on the substrate drive capability of the substrate bias switches 200 and 201, it is possible in a short time of about several hundred nanoseconds. Therefore, even when the standby signals 401 and 402 are frequently changed to change the operation state of the circuit block frequently, the performance of the system is not reduced.

図３は図１の基板バイアス制御回路100の実施例である。従来例Ａにも実施例があるが、ここで示したのは基本動作は同一だが別の実施例である。 FIG. 3 shows an embodiment of the substrate bias control circuit 100 of FIG. Although there is an embodiment in the conventional example A, what is shown here is another embodiment having the same basic operation.

OSC1は周波数可変型発振回路で、インバータ列と２入力NAND回路で構成されたリングオシレータである。PFD、CP、LPFはそれぞれ従来例Ａにも記述されている位相周波数比較回路、チャージポンプ回路、ローパスフィルタである。RCLKは周波数可変型発振回路OSC1に入力される基準クロックである。 OSC1 is a variable frequency oscillation circuit, which is a ring oscillator composed of an inverter array and a two-input NAND circuit. PFD, CP, and LPF are a phase frequency comparison circuit, a charge pump circuit, and a low-pass filter described in the conventional example A, respectively. RCLK is a reference clock input to the variable frequency oscillation circuit OSC1.

CNV1、CNV2は電圧レベル変換器で、ハイレベル'H'がVdd(正の電源電圧電位で、例えば1.0V)で、ローレベル'L'がVss(負の電源電圧電位で、例えば0.0V)のデジタル信号を、ハイレベル'H'がVddでローレベル'L'がVssq(第二の負の電源電圧電位で、例えば、-2.3V)のデジタル信号に変換する。 CNV1 and CNV2 are voltage level converters, high level 'H' is Vdd (positive power supply voltage potential, for example, 1.0 V), and low level 'L' is Vss (negative power supply voltage potential, for example, 0.0 V) Is converted into a digital signal having a high level 'H' of Vdd and a low level 'L' of Vssq (a second negative power supply voltage potential, for example, -2.3 V).

MP1からMP4はPMOSFETで、MN1からMN4はNMOSFETで、CM1からCM3は差動増幅器である。SBUF1、SBUF2は基板バイアスバッファで、400が'H'の時、基板バイアスVbp0およびVbn0を高インピーダンスで受け、低インピーダンスで110および111に利得１で出力する。 MP1 to MP4 are PMOSFETs, MN1 to MN4 are NMOSFETs, and CM1 to CM3 are differential amplifiers. SBUF1 and SBUF2 are substrate bias buffers. When 400 is at "H", it receives the substrate biases Vbp0 and Vbn0 with high impedance, and outputs them with low impedance to 110 and 111 with a gain of 1.

400が'L'の時には、110および111にはそれぞれVddq(第二の正の電源電圧電位で、たとえば3.3V)、Vssqが出力されると同時に、差動増幅器CM1およびCM2中の定電流源の電流がオフされ、基板バイアスバッファSBUF1およびSBUF2の消費電力は小さくなる。 When 400 is 'L', Vddq (the second positive power supply voltage potential, for example, 3.3 V) and Vssq are output to 110 and 111, respectively, and simultaneously, the constant current sources in the differential amplifiers CM1 and CM2 are output. Is turned off, and the power consumption of the substrate bias buffers SBUF1 and SBUF2 decreases.

SBMは基板バイアスミラー回路で、基板バイアスVbn0を入力として、基板バイアスVbp0を図４のように出力する。このSBMの詳しい動作は図９で記述する。 SBM is a substrate bias mirror circuit which receives a substrate bias Vbn0 as an input and outputs a substrate bias Vbp0 as shown in FIG. The detailed operation of this SBM is described in FIG.

基準クロックRCLKと周波数可変型発振回路OSC1の出力OCLKは位相周波数比較回路PFDに入力され、その位相あるいは周波数差に応じてUP信号およびDN信号が出力される。それぞれの信号は電圧レベル変換器CNV1およびCNV2を通してチャージポンプCPに入力され、ローパスフィルタLPFを通して基板バイアスVbn0が生成される。基板バイアスVbn0は前述の基板バイアスミラー回路SBMに入力され、基板バイアスVbp0が生成される。生成された基板バイアスVbp0とVbn0は、それぞれ周波数可変型発振回路OSC1を構成しているMOSFETのPMOSFETおよびNMOSFETの基板バイアスとしてMOSFETのバックゲートに接続されている。 The reference clock RCLK and the output OCLK of the variable frequency oscillation circuit OSC1 are input to the phase frequency comparison circuit PFD, and the UP signal and the DN signal are output according to the phase or frequency difference. Each signal is input to the charge pump CP through the voltage level converters CNV1 and CNV2, and the substrate bias Vbn0 is generated through the low-pass filter LPF. The substrate bias Vbn0 is input to the above-described substrate bias mirror circuit SBM, and a substrate bias Vbp0 is generated. The generated substrate biases Vbp0 and Vbn0 are connected to the back gate of the MOSFET as the substrate biases of the PMOSFET and the NMOSFET of the MOSFET constituting the variable frequency oscillation circuit OSC1, respectively.

このフェーズロックドループ系により、周波数可変型発振回路OSC1の発振周波数は基準クロックの周波数と同一になり、基準クロックにより基板バイアスVbp0およびVbn0の制御ができる。 With this phase locked loop system, the oscillation frequency of the variable frequency oscillation circuit OSC1 becomes the same as the frequency of the reference clock, and the substrate clocks Vbp0 and Vbn0 can be controlled by the reference clock.

図２に示した従来例Ａの実施例では、主回路LOG0に入力される信号B0は、周波数可変型発振回路OSC0に入力される信号B1に対応した信号としている。図３の実施例では具体的に、信号B0に相当する基板バイアス110および111は、信号B1に相当する基板バイアスVbp0、Vbn0から基板バイアスバッファSBUF1、SBUF2を用いて生成されている。 In the embodiment of the conventional example A shown in FIG. 2, the signal B0 input to the main circuit LOG0 is a signal corresponding to the signal B1 input to the variable frequency oscillation circuit OSC0. Specifically, in the embodiment of FIG. 3, the substrate biases 110 and 111 corresponding to the signal B0 are generated from the substrate biases Vbp0 and Vbn0 corresponding to the signal B1 by using the substrate bias buffers SBUF1 and SBUF2.

このようにすることで、基板バイアス110および111に大きな負荷が接続されても、基板バイアスVbp0およびVbn0は影響を受けない。したがって、上記フェーズロックドループ系の設計が容易になり、かつ、フェーズロックドループ系が安定になる時間(ロック時間)が短縮できる。 In this way, even if a large load is connected to substrate biases 110 and 111, substrate biases Vbp0 and Vbn0 are not affected. Therefore, the design of the phase-locked loop system is facilitated, and the time during which the phase-locked loop system is stabilized (lock time) can be reduced.

基板バイアスバッファSBUF1、SBUF2の構造は図３に示したものに特に限定しないが、基板バイアスVbp0およびVbn0を高インピーダンスで受け、低インピーダンスで110および111に出力できるものであればよい。 The structure of the substrate bias buffers SBUF1 and SBUF2 is not particularly limited to that shown in FIG. 3, but may be any structure that can receive the substrate biases Vbp0 and Vbn0 with high impedance and output them to 110 and 111 with low impedance.

図５は図３に示した図１の基板バイアス制御回路100の実施例のさらに別の実施例である。 FIG. 5 shows still another embodiment of the embodiment of the substrate bias control circuit 100 of FIG. 1 shown in FIG.

OSC2は周波数可変型発振回路で、インバータ列と２入力NAND回路で構成されたリングオシレータで構成されている。PFD1、PFD2は位相周波数比較回路、CP1、CP2はチャージポンプ回路、LPF1、LPF2はローパスフィルタである。RCLKはデューティー比(クロックの一周期中の'H'期間の割合)が５０％の基準クロックである。SBUF1、SBUF2は図３で示した基板バイアスバッファである。 OSC2 is a variable frequency oscillation circuit, which is composed of a ring oscillator composed of an inverter array and a two-input NAND circuit. PFD1 and PFD2 are phase frequency comparison circuits, CP1 and CP2 are charge pump circuits, and LPF1 and LPF2 are low-pass filters. RCLK is a reference clock whose duty ratio (the ratio of the 'H' period in one cycle of the clock) is 50%. SBUF1 and SBUF2 are the substrate bias buffers shown in FIG.

周波数可変型発振回路OSC2、位相周波数比較回路PFD1、チャージポンプ回路CP1、ローパスフィルタLPF1から構成されたフェーズロックドループ系により、周波数可変型発振回路OSC2の発振出力OCLK1の立ち下がりと基準クロックRCLKの立ち下がりが同一タイミングになるように、基板バイアスVbp1が変化する。 The falling of the oscillation output OCLK1 of the variable frequency oscillator OSC2 and the rising edge of the reference clock RCLK are achieved by a phase locked loop system composed of the variable frequency oscillator OSC2, the phase frequency comparator PFD1, the charge pump circuit CP1, and the low-pass filter LPF1. The substrate bias Vbp1 changes so that the falling timing is the same.

同様にして、周波数可変型発振回路OSC2、位相周波数比較回路PFD2、チャージポンプ回路CP2、ローパスフィルタLPF2から構成されたフェーズロックドループ系により、周波数可変型発振回路OSC2の発振出力OCLK1の立ち上がりと基準クロックRCLKの立ち上がりが同一タイミングになるように基板バイアスVbn1が変化する。 Similarly, the rising edge of the oscillation output OCLK1 of the variable frequency oscillation circuit OSC2 and the reference clock are generated by a phase locked loop system including the variable frequency oscillation circuit OSC2, the phase frequency comparison circuit PFD2, the charge pump circuit CP2, and the low-pass filter LPF2. The substrate bias Vbn1 changes so that the rising edges of RCLK have the same timing.

結局、上記二つのフェーズロックドループ系により、周波数可変型発振回路OSC2の発振出力OCLK1の立ち上がりと立ち下がりが基準クロックRCLKの立ち上がりと立ち上がりが同一タイミングになるように基板バイアスVbn1、Vbn1が変化することになる。言い替えれば、周波数可変型発振回路OSC2の発振出力OCLK1の位相と周波数とデューティー比と、基準ロックRCLKの位相と周波数とデューティー比(５０％)が同一になるように、基板バイアスVbn1、Vbn1が変化することになる。 After all, the substrate biases Vbn1 and Vbn1 are changed by the two phase-locked loop systems so that the rise and fall of the oscillation output OCLK1 of the variable frequency oscillation circuit OSC2 coincide with the rise and fall of the reference clock RCLK. become. In other words, the substrate biases Vbn1 and Vbn1 are changed so that the phase, frequency, and duty ratio of the oscillation output OCLK1 of the frequency variable oscillator circuit OSC2 and the phase, frequency, and duty ratio (50%) of the reference lock RCLK become the same. Will do.

基板バイアスVbp1とVbn1はそれぞれ独立して決定されるべきものではなく、たとえばそれらの基板バイアスがバックゲートに印可されたPMOSFETとNMOSFETのドレイン電流(駆動能力)が2:1等の適当な比率になるように保つ必要がある。 The substrate biases Vbp1 and Vbn1 should not be determined independently.For example, the drain current (driving capacity) of the PMOSFET and the NMOSFET whose substrate bias is applied to the back gate is set to an appropriate ratio such as 2: 1. You need to keep it.

周波数可変型発振回路OSC2の発振出力OCLK1の'H'期間は主に周波数可変型発振回路OSC2中のPMOSFETの駆動能力(PMOSFETのしきい値、すなわち、PMOSFETに印加される基板バイアスVbn1に依存する)によって決定され、'L'期間は主に周波数可変型発振回路OSC2中のNMOSFETの駆動能力(NMOSFETのしきい値、すなわち、NMOSFETに印可される基板バイアスVbp1に依存する)によって決定される。したがって、周波数可変型発振回路OSC2の発振出力OCLK1のデューティー比が５０％になるということは、PMOSFETとNMOSFETの駆動能力が周波数可変型発振回路OSC2中のPMOSFETとNMOSFETのｗ(ゲート幅)比になることを意味し、上記の基板バイアスVbp1とVbn1のバランスが保たれることになる。 The 'H' period of the oscillation output OCLK1 of the variable frequency oscillation circuit OSC2 mainly depends on the driving capability of the PMOSFET in the variable frequency oscillation circuit OSC2 (the threshold value of the PMOSFET, that is, the substrate bias Vbn1 applied to the PMOSFET. ), And the 'L' period is mainly determined by the driving capability of the NMOSFET in the variable frequency oscillator OSC2 (which depends on the threshold voltage of the NMOSFET, that is, the substrate bias Vbp1 applied to the NMOSFET). Therefore, the duty ratio of the oscillation output OCLK1 of the variable frequency oscillation circuit OSC2 being 50% means that the driving capability of the PMOSFET and the NMOSFET is equal to the w (gate width) ratio of the PMOSFET and the NMOSFET in the frequency variable oscillation circuit OSC2. This means that the balance between the substrate biases Vbp1 and Vbn1 is maintained.

このように図５の実施例では、基板バイアスVbp1とVbn1の値は基準クロックRCLKの周波数によって決定され、基板バイアスVbp1とVbn1のバランスは周波数可変型発振回路OSC2中のPMOSFETとNMOSFETのｗ比によって決定されることになる。 As described above, in the embodiment of FIG. 5, the values of the substrate biases Vbp1 and Vbn1 are determined by the frequency of the reference clock RCLK, and the balance between the substrate biases Vbp1 and Vbn1 is determined by the w ratio of the PMOSFET and the NMOSFET in the variable frequency oscillation circuit OSC2. Will be determined.

図５では図３と同様に、基板バイアス110および111は基板バイアスVbp1、Vbn1から基板バイアスバッファSBUF1、SBUF2を用いて生成されている。 In FIG. 5, as in FIG. 3, the substrate biases 110 and 111 are generated from the substrate biases Vbp1 and Vbn1 using the substrate bias buffers SBUF1 and SBUF2.

したがって、図３の場合と同様に、基板バイアス110および111に大きな負荷が接続されても、基板バイアスVbp1およびVbn1は影響を受けない。したがって、上記フェーズロックドループ系の設計が容易になり、かつ、フェーズロックドループ系が安定になる時間(ロック時間)が短縮できる。 Therefore, as in the case of FIG. 3, even if a large load is connected to substrate biases 110 and 111, substrate biases Vbp1 and Vbn1 are not affected. Therefore, the design of the phase-locked loop system is facilitated, and the time during which the phase-locked loop system is stabilized (lock time) can be reduced.

もちろん、図３の場合と同様に、基板バイアスバッファSBUF1、SBUF2の構造は図５に示したものに特に限定しない。基板バイアスVbp1およびVbn1を高インピーダンスで受け、低インピーダンスで110および111に出力できるものであればよい。 Of course, as in the case of FIG. 3, the structure of the substrate bias buffers SBUF1 and SBUF2 is not particularly limited to that shown in FIG. It is sufficient if the substrate biases Vbp1 and Vbn1 can be received with high impedance and output to 110 and 111 with low impedance.

図６(A)、(B)はそれぞれ図１の基板バイアススイッチ200、201の実施例である。図３や図５で示した基板バイアスバッファSBUF1、SBUF2と同様のもので実現できる。 FIGS. 6A and 6B show embodiments of the substrate bias switches 200 and 201 of FIG. 1, respectively. It can be realized with the same one as the substrate bias buffers SBUF1 and SBUF2 shown in FIG. 3 and FIG.

401が'H'の時は、基板バイアス110および111を高インピーダンスで受け、低インピーダンスで112および113に利得１で出力する。 When 401 is “H”, the substrate biases 110 and 111 are received at high impedance, and are output at low impedance to 112 and 113 with gain 1.

400が'L'の時には、112および113にはそれぞれVddq、Vssqが出力されると同時に、差動増幅器CM1およびCM2に供給される低電流源の電流がオフされ、基板バイアススイッチ200および201の消費電力は小さくなる。 When 400 is 'L', Vddq and Vssq are output to 112 and 113, respectively, and at the same time, the current of the low current source supplied to the differential amplifiers CM1 and CM2 is turned off, and the substrate bias switches 200 and 201 are turned off. Power consumption is reduced.

図７は本発明の別の実施例である。 FIG. 7 shows another embodiment of the present invention.

図１では、基板バイアス制御回路100から動作周波数に適応したPMOS基板バイアス110およびNMOS基板バイアス111が出力されているが、図３ではバイアス120だけが出力されている。パワー制御信号401あるいは402が'H'の時、PMOS基板バイアススイッチ204およびNMOS基板バイアススイッチ205により、バイアス120からPMOS基板バイアス112およびNMOS基板バイアス113が出力される。そのPMOS基板バイアス112およびNMOS基板バイアス113は回路ブロック300のMOSFETのバックゲートに入力される。 In FIG. 1, the substrate bias control circuit 100 outputs a PMOS substrate bias 110 and an NMOS substrate bias 111 adapted to the operating frequency, but in FIG. 3, only the bias 120 is output. When the power control signal 401 or 402 is “H”, the PMOS body bias switch 204 and the NMOS body bias switch 205 output the PMOS body bias 112 and the NMOS body bias 113 from the bias 120. The PMOS substrate bias 112 and the NMOS substrate bias 113 are input to the back gate of the MOSFET in the circuit block 300.

バイアス120は図１のPMOS基板バイアス110およびNMOS基板バイアス111の内のどちらか一方でもよい。例えばバイアス120は図１のPMOS基板バイアス110と同一の信号だとすれば、基板バイアススイッチ204は図１の基板バイアススイッチ200と同一のものでよい。また、基板バイアススイッチ205はパワー制御信号401あるいは402が'H'の時、バイアス120(この場合PMOS基板バイアス110と同一)からNMOS基板バイアス111に相当するものを作り、基板バイアス113に出力できるものであればよい。 The bias 120 may be one of the PMOS substrate bias 110 and the NMOS substrate bias 111 of FIG. For example, if the bias 120 is the same signal as the PMOS substrate bias 110 of FIG. 1, the substrate bias switch 204 may be the same as the substrate bias switch 200 of FIG. In addition, when the power control signal 401 or 402 is 'H', the substrate bias switch 205 can generate an equivalent to the NMOS substrate bias 111 from the bias 120 (in this case, the same as the PMOS substrate bias 110) and output it to the substrate bias 113. Anything should do.

図１の場合と全く同様の効果を得ることができる。さらに、図１の場合には基板バイアス110と111の２本の配線が必要なのに比較して、図７の実施例ではバイアス120の１本の配線で基板制御ブロック310、311に基板バイアスが給電できるため、配線効率が良くなるという利点がある。 Exactly the same effect as in the case of FIG. 1 can be obtained. Further, in the case of FIG. 1, two wirings of the substrate biases 110 and 111 are required, whereas in the embodiment of FIG. 7, the substrate bias is supplied to the substrate control blocks 310 and 311 by one wiring of the bias 120. Therefore, there is an advantage that the wiring efficiency is improved.

図８は図７の基板バイアス制御回路100の実施例である。 FIG. 8 shows an embodiment of the substrate bias control circuit 100 of FIG.

図３から基板バイアスバッファSBUF1を取り除いたもので実現できる。すなわち、バイアス120は図１のNMOS基板バイアス111と同一の信号になる。図８の回路動作については図３と同様であるのでここでは省略する。 This can be realized by removing the substrate bias buffer SBUF1 from FIG. That is, the bias 120 becomes the same signal as the NMOS substrate bias 111 of FIG. The circuit operation of FIG. 8 is the same as that of FIG.

図９は図７の基板バイアス制御回路100に図８の回路を用いた場合の、図７の基板バイアス205の実施例である。なお、その場合の基板バイアススイッチ204は図６(B)の回路をそのまま用いることができる。 FIG. 9 shows an embodiment of the substrate bias 205 of FIG. 7 when the circuit of FIG. 8 is used for the substrate bias control circuit 100 of FIG. In this case, the circuit shown in FIG. 6B can be used as the substrate bias switch 204 as it is.

図９の回路は図３および図８の実施例中にある基板バイアスミラー回路と同一のもので、基板バイアス120を入力として、基板バイアス113を出力する。ここではこの動作を詳しく記述する。 The circuit shown in FIG. 9 is the same as the substrate bias mirror circuit in the embodiment shown in FIGS. 3 and 8, and receives the substrate bias 120 and outputs the substrate bias 113. Here, this operation will be described in detail.

特に限定しないが、説明の簡便さから、401は'H'で、Vddq=3.3V、Vdd=1.0V、Vss=0.0V、Vssq=-2.3Vと仮定する。 Although not particularly limited, it is assumed that 401 is “H” and that Vddq = 3.3 V, Vdd = 1.0 V, Vss = 0.0 V, and Vssq = −2.3 V for simplicity of explanation.

MP3からMP5はPMOSFETで、MN3からMN5はNMOSFETである。MP3とMN3のゲート長は等しく、ｗ(ゲート幅)比をｍ：１で、同様に、MP5とMN5のゲート長は等しく、ｗ(ゲート幅)比をｍ：１に設定している。CM3は差動増幅器であり、Vh1とVh2の電位差を増幅し、出力Vh3をMP5のゲートに入力している。 MP3 to MP5 are PMOSFETs, and MN3 to MN5 are NMOSFETs. The gate lengths of MP3 and MN3 are equal and the w (gate width) ratio is m: 1. Similarly, the gate lengths of MP5 and MN5 are equal and the w (gate width) ratio is set to m: 1. CM3 is a differential amplifier that amplifies the potential difference between Vh1 and Vh2 and inputs the output Vh3 to the gate of MP5.

MP3とMN3ならなる分圧器によって、MP3とMN3の駆動能力に対応した電圧がVh1に出力される。すなわち、Vh1が 0.5V (=(Vdd+Vss/2)+Vss) のときは、MP3とMN3の駆動能力は等しくなっていることを意味する。いま、MP3とMN3の駆動能力が等しいと仮定し、Vh1は0.5Vになっていると仮定する。 The voltage corresponding to the driving capability of MP3 and MN3 is output to Vh1 by the voltage divider consisting of MP3 and MN3. That is, when Vh1 is 0.5V (= (Vdd + Vss / 2) + Vss), it means that the driving capabilities of MP3 and MN3 are equal. Now, it is assumed that the driving capabilities of MP3 and MN3 are equal, and that Vh1 is 0.5V.

差動増幅器CM3の出力Vh3はMP4の基板バイアス制御し、それによってVh2の電位が制御されるので、差動増幅器CM3は負帰還がかけられている。したがって、定常状態ではVh2の電位はVh1と同電位になり、0.5Vとなる。 Since the output Vh3 of the differential amplifier CM3 controls the substrate bias of the MP4 and thereby controls the potential of Vh2, the differential amplifier CM3 is subjected to negative feedback. Therefore, in the steady state, the potential of Vh2 becomes the same potential as Vh1, that is, 0.5V.

MP4とMN4ならなる分圧器によって、MP3とMN3の駆動能力に対応した電圧がVh2に出力されるので、Vh2の電位が0.5Vということは、MP4とMN4の駆動能力が等しくなっていることを意味する。 Since the voltage corresponding to the driving capability of MP3 and MN3 is output to Vh2 by the voltage divider consisting of MP4 and MN4, the potential of Vh2 of 0.5V means that the driving capabilities of MP4 and MN4 are equal. means.

したがって、MP3とMN3のｗ比と、MP4のMN4のｗ比を同じ値に設定することで、基板バイアスをソース電位と同じ電位にしたときのMP4のMN4の駆動能力比を保ちながら、入力された基板バイアス120に対して、基板バイアス113の電位が出力されることになる。 Therefore, by setting the w ratio of MP3 to MN3 and the w ratio of MN4 of MP4 to the same value, the input is performed while maintaining the driving capability ratio of MN4 of MP4 when the substrate bias is set to the same potential as the source potential. In response to the substrate bias 120, the potential of the substrate bias 113 is output.

上記したように、基板バイアス120と113はそれぞれ独立して決定されるべきものではなく、たとえばそれらの基板バイアスがバックゲートに印可されたPMOSFETとNMOSFETの単位ゲート幅あたりのドレイン電流(駆動能力)が2:1等の適当な比率になるように保つ必要があるが、図９の回路でそれが実現できる。 As described above, the substrate biases 120 and 113 are not to be determined independently of each other.For example, the drain current per unit gate width (driving capacity) of the PMOSFET and the NMOSFET whose substrate bias is applied to the back gate Must be kept at an appropriate ratio such as 2: 1, but this can be achieved with the circuit of FIG.

また一般に、PMOSFETとNMOSFETで、しきい値電圧の基板バイアス依存性が異なり、さらに電源電圧の変化に伴う単位ゲート幅あたりのドレイン電流の依存性も異なる。たとえば、電源電圧の低下にともなって、PMOSFETの方がNMOSFETよりも駆動能力の減少が著しい。本発明の図９の基板バイアスミラー回路SBMを用いることで、上記依存性の違いも補償できる。 In general, the dependence of the threshold voltage on the substrate bias differs between the PMOSFET and the NMOSFET, and the dependence of the drain current per unit gate width on a change in the power supply voltage also differs. For example, as the power supply voltage decreases, the driving capability of the PMOSFET decreases more remarkably than that of the NMOSFET. By using the substrate bias mirror circuit SBM of FIG. 9 of the present invention, the difference in the dependency can be compensated.

図９は401が'L'の時、基板バイアス113にはVddqが出力され、さらに、MP3とMN3、MP4とMN4からなる分圧器と、差動増幅器CM3に供給される電流がオフされて消費電力が小さくなる。 FIG. 9 shows that when 401 is “L”, Vddq is output to the substrate bias 113, and the current supplied to the voltage divider composed of MP3 and MN3 and MP4 and MN4 and the current supplied to the differential amplifier CM3 are turned off and consumed. The power is reduced.

図１０は図１の基板バイアス110、111の給電配線の実施例である。パワー制御回路、およびそれから出力されるスタンバイ信号は簡単化のため省略している。 FIG. 10 shows an embodiment of the power supply wiring for the substrate biases 110 and 111 shown in FIG. The power control circuit and the standby signal output from it are omitted for simplicity.

500は例えばマイクロコンピュータであり、そのマイクロコンピュータの内部電源はVdd、Vssによって供給されている。501は外部インターフェース用のI/O回路で、Vddそれよりも高い電圧Vddqが供給されている。電源電圧電位は特に限定しないが、たとえば Vddq=3.3V、Vdd=1.0V、Vss=0.0V、Vssq=-2.3Vである。この電圧設定にすればVddq-Vssと、Vdd-Vssqが同一電位差になり、デバイス設計が容易になるという利点がある。 500 is a microcomputer, for example, and the internal power supply of the microcomputer is supplied by Vdd and Vss. Reference numeral 501 denotes an I / O circuit for an external interface, to which a voltage Vddq higher than Vdd is supplied. Although the power supply voltage potential is not particularly limited, for example, Vddq = 3.3 V, Vdd = 1.0 V, Vss = 0.0 V, and Vssq = −2.3 V. With this voltage setting, Vddq-Vss and Vdd-Vssq have the same potential difference, and there is an advantage that device design becomes easy.

マイクロプロセッサ内の回路はMA1からMA4までの４つの基板制御ブロックに分割されている。200、201は図１の基板バイアススイッチと同様である。基準クロックRCLKの供給源については限定しないが、マイクロプロセッサ500内のクロック信号から生成してもよい。 The circuit in the microprocessor is divided into four board control blocks MA1 to MA4. Reference numerals 200 and 201 are the same as those of the substrate bias switch of FIG. The supply source of the reference clock RCLK is not limited, but may be generated from a clock signal in the microprocessor 500.

ここでは（特願平8-314506）の発明の方法を用いて、基板バイアス110、111を給電している。すなわち、メタルの三層目M3からメタルの二層目M2を通して、基板電位を取るための表面高濃度拡散層DLで各トランジスタの基板バイアスを給電している。 Here, substrate biases 110 and 111 are supplied using the method of the invention of Japanese Patent Application No. 8-314506. That is, through the third metal layer M3 to the second metal layer M2, the substrate bias of each transistor is supplied by the surface high concentration diffusion layer DL for obtaining the substrate potential.

メタルの一層目を用いないので各トランジスタを高密度で実装することができる。 Since the first layer of metal is not used, each transistor can be mounted at a high density.

この実施例のメタルの使用方法は特に限定しない。 The method of using the metal of this embodiment is not particularly limited.

図１１に図１０を実現する基板構造(ウェル構造)の断面図例を示す。基板表面にはnウェルとpウェルが交互に並んでおり、その表面にトランジスタを形成することで回路を実装できる。mウェルはn極性をもつウェルである。 FIG. 11 shows an example of a sectional view of a substrate structure (well structure) for realizing FIG. On the substrate surface, n-wells and p-wells are alternately arranged, and a circuit can be mounted by forming a transistor on the surface. The m-well is a well having n polarity.

基板制御ブロックMA1内のnウェルと基板制御ブロックMA2内のnウェルとはp基板によって電気的に分離され、基板制御ブロックMA1内のpウェルと基板制御ブロックMA2内のpウェルとはn極性をもつmウェルによって電気的に分離されている。 The n-well in the board control block MA1 and the n-well in the board control block MA2 are electrically separated by a p-substrate, and the p-well in the board control block MA1 and the p-well in the board control block MA2 have n polarity. Are electrically separated by a m-well.

したがって、基板制御ブロックMA1内のPMOSFETと基板制御ブロックMA2内のPMOSFET、および、基板制御ブロックMA1内のNMOSFETと基板制御ブロックMA2内のNMOSFETに独立した基板バイアスが印可できることになり、図１０の回路が実現できる。 Therefore, independent substrate biases can be applied to the PMOSFET in the substrate control block MA1 and the PMOSFET in the substrate control block MA2, and the NMOSFET in the substrate control block MA1 and the NMOSFET in the substrate control block MA2. Can be realized.

図３、図５あるいは図８で、400が'H'の時は上記したような動作を行うが、'L'の時は、周波数可変型発振回路OSC1あるいはOSC2の発振が停止し、基板バイアスミラー回路SBMおよび基板バイアスバッファSBUF1、SBUF2が低電力状態となる。したがって、回路全体の消費電力が小さくなる。 In FIG. 3, FIG. 5, or FIG. 8, when 400 is “H”, the above-described operation is performed, but when “L”, the oscillation of the variable frequency oscillation circuit OSC1 or OSC2 is stopped, The mirror circuit SBM and the substrate bias buffers SBUF1 and SBUF2 enter a low power state. Therefore, the power consumption of the entire circuit is reduced.

本発明を用いたマイクロプロセッサでは、400の信号をマイクロプロセッサのスタンバイ信号に接続すれば、スタンバイ時のマイクロプロセッサの消費電力が削減できる。 In the microprocessor using the present invention, if the signal of 400 is connected to the standby signal of the microprocessor, the power consumption of the microprocessor at the time of standby can be reduced.

あるいは、マイクロプロセッサのIDDQテスト時に400を'L'にしてもよい。図３、図５あるいは図８の回路に流れるリーク電流が小さくなり、かつ基板バイアス110、111に大きな基板バイアス値が出力されるので、基板バイアス110、111によってしきい値が制御されているMOSFETのサブスレッショルドリーク電流を低減することができる。 Alternatively, 400 may be set to “L” during the IDDQ test of the microprocessor. Since the leakage current flowing in the circuit of FIG. 3, FIG. 5 or FIG. 8 is reduced and a large substrate bias value is output to the substrate biases 110 and 111, the MOSFET whose threshold value is controlled by the substrate biases 110 and 111 Can be reduced.

また、上記400が'L'の時に位相周波数比較器PFD、PFD1、PFD2の出力UPおよびDNをそれぞれ'H'、'L'に固定するようにしてもよい。上記400が'L'にしたときのローパスフィルタLPF、LPF1、LPF2中のキャパシタンスC1の放電が抑制される。400の高頻度にスイッチングさせてもキャパシタンスC1の電位が保たれるため、キャパシタンスC1の充放電分の消費電力が低減できる。 Further, when 400 is “L”, the outputs UP and DN of the phase frequency comparators PFD, PFD1, and PFD2 may be fixed to “H” and “L”, respectively. The discharge of the capacitance C1 in the low-pass filters LPF, LPF1, and LPF2 when 400 is set to “L” is suppressed. Even if switching is performed at a high frequency of 400, the potential of the capacitance C1 is maintained, so that the power consumption for charging and discharging the capacitance C1 can be reduced.

以上の実施例ではトランジスタの構造およびその基板構造は特に限定しない。アイ・エー・ディ・エム、テクニカル・ダイジェスト、第３５頁から第３８頁、１９９２年(1992 IEDM Technical Digest, pp35-38)に記載されているようなSOI構造のMOSトランジスタを用いてもよい。要はしきい値が制御できるような構造のトランジスタであればよい。 In the above embodiments, the structure of the transistor and its substrate structure are not particularly limited. A MOS transistor having an SOI structure as described in I.A.M., Technical Digest, pp. 35-38, 1992 (1992 IEDM Technical Digest, pp. 35-38) may be used. In short, any transistor having a structure in which the threshold value can be controlled may be used.

本発明の示す最も簡単な実施例の図である。FIG. 2 is a diagram of the simplest embodiment of the present invention. 従来例を示す図である。It is a figure showing a conventional example. 図１の基板バイアス制御回路の実施例の図である。FIG. 2 is a diagram of an embodiment of the substrate bias control circuit of FIG. 1. 図１の基板バイアスミラー回路の動作を表す図である。FIG. 2 is a diagram illustrating an operation of the substrate bias mirror circuit of FIG. 1. 図１の基板バイアス制御回路の別の実施例の図である。FIG. 3 is a diagram of another embodiment of the substrate bias control circuit of FIG. 1. (A)はPMOS基板バイアススイッチの実施例の図、(B)はNMOS基板バイアススイッチの実施例の図である。(A) is a diagram of an embodiment of a PMOS substrate bias switch, and (B) is a diagram of an embodiment of an NMOS substrate bias switch. 本発明の別の実施例の図である。FIG. 4 is a diagram of another embodiment of the present invention. 図７の基板バイアス制御回路の実施例の図である。FIG. 8 is a diagram of an embodiment of the substrate bias control circuit of FIG. 7. 図７のPMOS基板バイアススイッチの実施例の図である。FIG. 8 is a diagram of an embodiment of the PMOS substrate bias switch of FIG. 7. 本発明をマイクロプロセッサに適用したときの基板バイアス分配方法を示す実施例の図である。FIG. 4 is a diagram of an embodiment showing a substrate bias distribution method when the present invention is applied to a microprocessor. 本発明を実現する基板構造例を示す図である。It is a figure showing the example of a substrate structure which realizes the present invention.

符号の説明Explanation of reference numerals

100……基板バイアス制御回路、
110、112、Vbp0、Vbp1……PMOS基板バイアス、
111、113、Vbn0、Vbn1……NMOS基板バイアス、
120……パワー制御回路、
310、311……基板制御ブロック、
200……PMOS基板バイアススイッチ、
201……NMOS基板バイアススイッチ、
300……回路ブロック、
LOG0……主回路、
OSC0、OSC1、OSC2……周波数可変型発振回路、
CNT0……制御回路、
CLK0、RCLK……基準クロック、
400、401、402……スタンバイ信号、
MP1、MP2、MP3、MP4、MP5……P型MOSFET、
MN1、MN2、MN3、MN4、MN5……N型MOSFET、
CM1、CM2、CM3……作動増幅器、
SBM……基板バイアスミラー回路、
Vddq……第二の正の電源電位、
Vdd……第一の正の電源電位、
Vss……第一の負の電源電位、
Vssq……第二の負の電源電位、
CNV1、CNV2……電圧レベル変換器、
CP、CP1、CP2……チャージポンプ回路、
LPF、LPF1、LPF2……ローパスフィルタ、
PFD、PFD1、PFD2……位相周波数比較回路、
R1、R2……抵抗、
C1……キャパシタンス、
SBUF1……PMOS基板バイアスバッファ、
SBUF2……NMOS基板バイアスバッファ、
204、205……基板バイアススイッチ、
MA1、MA2、MA3、MA4……基板制御ブロック、
M3……第三層メタル、
M2……第二層メタル、
500……マイクロプロセッサ、
501……I/O回路。 100 ... substrate bias control circuit,
110, 112, Vbp0, Vbp1 ... PMOS substrate bias,
111, 113, Vbn0, Vbn1 ... NMOS substrate bias,
120 ... Power control circuit,
310, 311 ... board control block,
200 …… PMOS substrate bias switch,
201 …… NMOS substrate bias switch,
300 …… circuit block,
LOG0 …… Main circuit,
OSC0, OSC1, OSC2 ... variable frequency oscillation circuit,
CNT0 …… Control circuit,
CLK0, RCLK …… Reference clock,
400, 401, 402 ... Standby signal,
MP1, MP2, MP3, MP4, MP5 …… P-type MOSFET,
MN1, MN2, MN3, MN4, MN5 …… N-type MOSFET,
CM1, CM2, CM3 …… Operational amplifier,
SBM …… Substrate bias mirror circuit,
Vddq …… the second positive power supply potential,
Vdd: the first positive power supply potential,
Vss: the first negative power supply potential,
Vssq …… the second negative power supply potential,
CNV1, CNV2: voltage level converter,
CP, CP1, CP2 ... Charge pump circuit,
LPF, LPF1, LPF2 ... Low-pass filter,
PFD, PFD1, PFD2 …… Phase frequency comparison circuit,
R1, R2 …… resistance,
C1 ... capacitance,
SBUF1 …… PMOS substrate bias buffer,
SBUF2 …… NMOS substrate bias buffer,
204, 205 ... Substrate bias switch,
MA1, MA2, MA3, MA4 ..... board control block,
M3 …… the third layer metal,
M2… second layer metal,
500 ... microprocessor,
501 ... I / O circuit.

Claims

半導体基体に形成されたMISトランジスタを含む論理回路と、
該論理回路を構成するMISトランジスタのしきい値電圧を制御する第一および第二の制御回路と、
該半導体基体に形成されたMISトランジスタを含み、発振出力の周波数を可変とできるよう構成された発振回路を有し、
該第一および第二制御回路には、所定の周波数を有するクロック信号と該発振回路の発振出力とが供給され、
該第一の制御回路は、該発振出力の立ち上がりタイミングと該クロック信号の立ち上がりタイミングが一致するように制御信号Ａを発生し、
該第二の制御回路は、該発振出力の立ち下がりタイミングと該クロック信号の立ち下がりタイミングが一致するように制御信号Ｂを発生し、
該発振回路は、該制御信号Ａと該制御信号Ｂにより、該発振出力が該クロック信号と同じ信号になるように制御され、
該発振出力の周波数の制御は、該制御信号Ａおよび制御信号Ｂにより、該発振回路を形成するMISトランジスタのしきい値電圧を制御することによって行われ、
該制御信号Ａと該制御信号Ｂからなる第一の制御信号に対応した第二の制御信号（二本）により該論理回路を形成するMISトランジスタのしきい値電圧が制御されるように構成されていることを特徴とする半導体集積回路装置。 A logic circuit including an MIS transistor formed on a semiconductor substrate;
First and second control circuits for controlling the threshold voltage of the MIS transistor constituting the logic circuit;
Including an MIS transistor formed in the semiconductor substrate, having an oscillation circuit configured to be able to vary the frequency of the oscillation output,
A clock signal having a predetermined frequency and an oscillation output of the oscillation circuit are supplied to the first and second control circuits,
The first control circuit generates a control signal A such that a rising timing of the oscillation output matches a rising timing of the clock signal,
The second control circuit generates a control signal B such that the falling timing of the oscillation output matches the falling timing of the clock signal,
The oscillation circuit is controlled by the control signal A and the control signal B so that the oscillation output becomes the same signal as the clock signal.
The control of the frequency of the oscillation output is performed by controlling the threshold voltage of the MIS transistor forming the oscillation circuit with the control signal A and the control signal B,
The threshold voltage of the MIS transistor forming the logic circuit is controlled by a second control signal (two) corresponding to a first control signal including the control signal A and the control signal B. A semiconductor integrated circuit device.

半導体基体に形成されたMISトランジスタを含む少なくとも二つの回路ブロックと、
各該回路ブロックに一対一に対応したバイアススイッチ回路と、
該半導体基体に形成されたMISトランジスタを含み、発振出力の周波数を可変とできるよう構成された発振回路と、
第一および第二の制御回路を有し、
該第一および第二制御回路には、所定の周波数を有するクロック信号と該発振回路の発振出力とが供給され、
該第一の制御回路は、該発振出力の立ち上がりタイミングと該クロック信号の立ち上がりタイミングが一致するように制御信号Ａを発生し、
該第二の制御回路は、該発振出力の立ち下がりタイミングと該クロック信号の立ち下がりタイミングが一致するように制御信号Ｂを発生し、
該発振回路は、該制御信号Ａと該制御信号Ｂにより、該発振出力が該クロック信号と同じ信号になるように制御され、
該発振出力の周波数の制御は、該制御信号Ａおよび制御信号Ｂにより、該発振回路を形成するMISトランジスタのしきい値電圧を制御することによって行われ、該制御信号Ａと該制御信号Ｂからなる第一の制御信号に対応した第二の制御信号（二本）は該複数のバイアススイッチ回路に入力され、複数の第三の制御信号（二本）を出力し、
各該第三の制御信号は、その出力元の該バイアススイッチ回路に一対一に対応する該回路ブロックに入力され、
各該第三の制御信号は、各該回路ブロックを形成するMISトランジスタのしきい値電圧を制御することを特徴とする半導体集積回路装置。 At least two circuit blocks including MIS transistors formed on the semiconductor substrate,
A bias switch circuit corresponding to each of the circuit blocks on a one-to-one basis;
An oscillation circuit including an MIS transistor formed on the semiconductor substrate and configured to be able to vary the frequency of the oscillation output;
Having first and second control circuits,
A clock signal having a predetermined frequency and an oscillation output of the oscillation circuit are supplied to the first and second control circuits,
The first control circuit generates a control signal A such that a rising timing of the oscillation output matches a rising timing of the clock signal,
The second control circuit generates a control signal B such that the falling timing of the oscillation output matches the falling timing of the clock signal,
The oscillation circuit is controlled by the control signal A and the control signal B so that the oscillation output becomes the same signal as the clock signal.
The control of the frequency of the oscillation output is performed by controlling the threshold voltage of the MIS transistor forming the oscillation circuit with the control signal A and the control signal B. The control signal A and the control signal B A second control signal (two) corresponding to the first control signal is input to the plurality of bias switch circuits and outputs a plurality of third control signals (two).
Each of the third control signals is input to the circuit block corresponding one-to-one to the bias switch circuit of the output source,
The semiconductor integrated circuit device, wherein each of the third control signals controls a threshold voltage of an MIS transistor forming each of the circuit blocks.

請求項１および請求項２に記載された半導体集積回路装置において、
該半導体集積回路装置はさらにバッファ回路を有し、
該バッファ回路には該制御信号Ａおよび該制御信号Ｂが入力され、該制御信号Ａおよび該制御信号Ｂに対応した第二の制御信号（二本）を出力することを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1 or 2,
The semiconductor integrated circuit device further has a buffer circuit,
The semiconductor integrated circuit, wherein the buffer circuit receives the control signal A and the control signal B, and outputs two control signals (two) corresponding to the control signal A and the control signal B. apparatus.

第１導電型のMISトランジスタに印加する第１基板バイアス電圧と第２導電型のMISトランジスタに印加する第２基板バイアスとをバランスさせる基板バイアス制御回路を有する半導体集積回路装置。 A semiconductor integrated circuit device having a substrate bias control circuit that balances a first substrate bias voltage applied to a first conductivity type MIS transistor and a second substrate bias applied to a second conductivity type MIS transistor.