JP2004281817A - Semiconductor device, electronic device, electronic apparatus, method for manufacturing semiconductor device, and method for manufacturing electronic device - Google Patents

Semiconductor device, electronic device, electronic apparatus, method for manufacturing semiconductor device, and method for manufacturing electronic device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To relax stress acting on a connection terminal for connecting a carrier substrate. <P>SOLUTION: Semiconductor packages PK12 and PK13 are packaged on a semiconductor package PK11 mounting a semiconductor chip 13 through connection terminals 25 and 35 including resin members 25a and 35a coated with conductive materials 25b and 35b, respectively. <P>COPYRIGHT: (C)2005,JPO&amp;NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、半導体パッケージなどの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップ実装時の省スペース化を図るため、例えば、特許文献１に開示されているように、半導体チップが搭載されたキャリア基板を、ハンダボールを介して積層することにより、半導体チップを３次元実装する方法がある。
【０００３】
【特許文献１】
特開平１０−２８４６８３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、キャリア基板を接続するためにハンダボールを用いると、ハンダボールの根元に残留応力が集中し、接続端子にクラックを誘発するという問題があった。
そこで、本発明の目的は、接続端子にかかる応力を緩和することが可能な半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体チップが搭載された半導体パッケージと、前記半導体パッケージに設けられ、導電材で被覆された樹脂部材を含む接続端子とを備えることを特徴とする。これにより、接続端子にかかる応力を樹脂部材で吸収させることが可能となり、接続端子にかかる応力を接続端子自体で吸収することが可能となる。このため、半導体パッケージの構成の複雑化を抑制しつつ、半導体パッケージの耐衝撃性を向上させることが可能となることから、半導体パッケージの薄型化を可能としつつ、半導体パッケージの信頼性を向上させることが可能となるとともに、製造工程の煩雑化を抑制して、コストアップを抑制することが可能となる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、第２半導体チップが搭載された第２半導体パッケージと、前記第１半導体パッケージと前記第２半導体パッケージとの間に設けられ、導電材で被覆された樹脂部材を含む接続端子とを備えることを特徴とする。これにより、第１半導体パッケージと第２半導体パッケージとを電気的に接続することを可能としつつ、接続端子にかかる応力を樹脂部材で吸収させることが可能となる。このため、製造工程の煩雑化を抑制しつつ、半導体パッケージの耐衝撃性を向上させることが可能となるとともに、コストアップを抑制しつつ、半導体パッケージの信頼性を向上させることが可能となる。
【０００７】
さらに、接続端子に樹脂部材を含ませることにより、接続端子を押し潰しながら、第１半導体パッケージと第２半導体パッケージとを接続することが可能となり、接続端子の高さを容易に調整することが可能となる。このため、半導体パッケージに反りがある場合においても、半導体パッケージの構成を変更することなく、半導体パッケージ間の高低差を接続端子で吸収させることが可能となり、コストアップを抑制しつつ、半導体パッケージ間の接続信頼性を向上させることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１半導体チップがフリップチップ実装された第１キャリア基板を備え、前記第２半導体パッケージは、前記接続端子を介して前記第１キャリア基板上に接合された第２キャリア基板を備えることを特徴とする。
これにより、接続端子にかかる応力を接続端子自体で吸収させることを可能としつつ、異種パッケージを積層させることが可能となることから、実装面積を縮小することを可能としつつ、半導体パッケージの信頼性を向上させることが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された前記第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする。
【００１０】
これにより、汎用パッケージを用いることを可能としつつ、接続端子にかかる応力を接続端子自体で吸収させることを可能となることから、生産効率の劣化を抑制しつつ、半導体パッケージの耐衝撃性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、電極パッドが形成された半導体チップと、前記電極パッドに接続され、導電材で被覆された樹脂部材を含む接続端子とを備えることを特徴とする。
【００１１】
これにより、半導体チップの構成の複雑化を抑制しつつ、半導体チップの耐衝撃性を向上させることが可能となることから、半導体チップの実装面積の増大を抑止しつつ、半導体チップの信頼性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、導電材で被覆された樹脂部材を含む接続端子を介し、前記第１半導体チップ上に配置されるように、前記第１半導体パッケージ上に支持された第２半導体チップとを備えることを特徴とする。
【００１２】
これにより、第１半導体チップと第２半導体チップとの間にキャリア基板を介在させることなく、第１半導体チップ上に第２半導体チップが配置されるようにして、第２半導体チップを第１半導体パッケージ上にフリップチップ実装することが可能となるとともに、接続端子にかかる応力を樹脂部材で吸収させることが可能となる。このため、半導体チップ積層時の高さの増大を抑制しつつ、第２半導体チップの耐衝撃性を向上させることが可能となることから、省スペース化を可能としつつ、第２半導体チップの信頼性を向上させることが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記接続端子はボール電極またはバンプ電極であることを特徴とする。
これにより、接続端子を突出させることが可能となり、半導体チップが搭載されたキャリア基板同士を積層させることが可能となることから、実装面積の縮小を可能としつつ、半導体パッケージの耐衝撃性を向上させることが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記導電材を被覆するハンダ材をさらに備えることを特徴とする。
これにより、樹脂部材を含む接続端子を容易に接合させることが可能となり、樹脂部材を含む接続端子を接合させるために、予備ハンダを供給する必要がなくなる。このため、製造工程の煩雑化を抑制しつつ、半導体パッケージの耐衝撃性を向上させることが可能となることから、コストアップを抑制しつつ、半導体パッケージの信頼性を向上させることが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記樹脂部材に混入された金属粒子をさらに備えることを特徴とする。
これにより、樹脂部材を含む接続端子の表面にハンダ材を選択的に付着させることが可能となり、製造工程の煩雑化を抑制しつつ、それ自体で応力を吸収することが可能な接続端子を半導体パッケージに形成することができる。
【００１６】
また、本発明の一態様に係る電子デバイスによれば、第１電子部品が搭載された第１パッケージと、第２電子部品が搭載された第２パッケージと、前記第１パッケージと前記第２パッケージとの間に設けられ、導電材で被覆された樹脂部材を含む接続端子とを備えることを特徴とする。
これにより、第１パッケージと第２パッケージとを電気的に接続することを可能としつつ、接続端子にかかる応力を樹脂部材で吸収させることが可能となることから、製造工程の煩雑化を抑制しつつ、電子部品の耐衝撃性を向上させることが可能となる。
【００１７】
また、本発明の一態様に係る電子機器によれば、第１半導体チップが搭載された第１半導体パッケージと、第２半導体チップが搭載された第２半導体パッケージと、前記第１半導体パッケージと前記第２半導体パッケージとの間に設けられ、導電材で被覆された樹脂部材を含む接続端子と、前記接続端子を介して接続された前記第１半導体パッケージと前記第２半導体パッケージとを実装するマザー基板とを備えることを特徴とする。
【００１８】
これにより、製造工程の煩雑化を抑制しつつ、半導体パッケージの耐衝撃性を向上させることが可能となることから、コストアップを抑制しつつ、電子機器の信頼性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体パッケージおよび第２半導体パッケージにそれぞれ設けられたランド上にハンダ材を供給する工程と、導電材で被覆された樹脂部材を前記ハンダ材で固定することにより、前記第１半導体パッケージと前記第２半導体パッケージとを接続する工程とを備えることを特徴とする。
【００１９】
これにより、導電材で被覆された樹脂部材を用いて第１半導体パッケージと第２半導体パッケージとを電気的に接続することが可能となり、製造工程の煩雑化を抑制しつつ、接続端子に応力緩和作用を持たせることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ハンダ材で被覆された樹脂部材を第１半導体パッケージおよび第２半導体パッケージにそれぞれ設けられたランド間に配置する工程と、前記樹脂部材を前記ハンダ材で固定することにより、前記第１半導体パッケージと前記第２半導体パッケージとを接続する工程とを備えることを特徴とする。
【００２０】
これにより、第１半導体パッケージおよび第２半導体パッケージのランド上に予備ハンダを供給することなく、樹脂部材を用いて第１半導体パッケージと第２半導体パッケージとを電気的に接続することが可能となり、製造工程の煩雑化を抑制しつつ、半導体パッケージの耐衝撃性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、金属粒子が混入された樹脂部材を含む接続端子を第１半導体パッケージのランド上に形成する工程と、前記第１半導体パッケージのランド上に形成された接続端子をハンダ材で被覆する工程と、前記ハンダ材で被覆された接続端子を介して、前記第１半導体パッケージと前記第２半導体パッケージとを接続する工程とを備えることを特徴とする。
【００２１】
これにより、ハンダ材で被覆された樹脂部材を含む複数の接続端子を半導体パッケージに一括形成することが可能となり、製造工程の煩雑化を抑制しつつ、接続端子に応力緩和作用を持たせることを可能として、半導体パッケージの耐衝撃性を向上させることが可能となる
【００２２】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第１実施形態は、導電材２５ｂ、３５ｂでそれぞれ被覆された樹脂部材２５ａ、３５ａを含む接続端子２５、３５をそれぞれ介し、半導体チップ１３が搭載された半導体パッケージＰＫ１１上に半導体パッケージＰＫ１２、ＰＫ１３を実装するようにしたものである。
【００２３】
図１（ａ）において、半導体パッケージＰＫ１１にはキャリア基板１１が設けられ、キャリア基板１１の両面にはランド１２ａ、１２ｂがそれぞれ形成されている。そして、キャリア基板１１上には半導体チップ１３がフリップチップ実装され、半導体チップ１３には、フリップチップ実装するための接続端子１４が設けられている。そして、半導体チップ１３に設けられた接続端子１４は、異方性導電シート１５を介してランド１２ｂ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合されている。
【００２４】
一方、半導体パッケージＰＫ１２、ＰＫ１３にはキャリア基板２１、３１がそれぞれ設けられ、キャリア基板２１、３１の裏面にはランド２２、３２がそれぞれ形成されている。そして、キャリア基板２１、３１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板２１、３１の一面全体は、封止樹脂２３、３３でそれぞれ封止されている。
【００２５】
なお、キャリア基板１１、２１、３１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１１、２１、３１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、キャリア基板２１、３１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００２６】
次に、図１（ｂ）に示すように、キャリア基板１１、２１、３１のランド１２ｂ、２２、３２上にハンダペースト１６、２４、３４をそれぞれ塗布する。そして、ハンダペースト２４、３４が塗布されたキャリア基板２１、３１のランド２２、３２上に接続端子２５、３５をそれぞれ仮接着する。なお、ハンダペースト１６が塗布されたキャリア基板１１のランド１２ｎ上に接続端子２５、３５をそれぞれ仮接着するようにしてもよい。ここで、接続端子２５、３５は、導電材２５ｂ、３５ｂでそれぞれ被覆された樹脂部材２５ａ、３５ａを含むように構成することができる。また、導電材２５ｂ、３５ｂとしては、例えば、Ａｕ、Ｐｔ、Ａｇ、Ｃｕ、Ａｌ、Ｎｉなどの金属またはこれらの金属のいずれかの積層構造を用いることができる。また、樹脂部材２５ａ、３５ａとしては、例えば、エポキシ樹脂、シリコーン樹脂、ポリイミド樹脂などを用いることができる。また、導電材２５ｂ、３５ｂで樹脂部材２５ａ、３５ａをそれぞれ被覆する場合、例えば、無電解メッキ、蒸着またはスパッタなどを用いることができる。また、導電材２５ｂ、３５ｂと樹脂部材２５ａ、３５ａとの密着性を向上させるために、例えば、Ｔｉ、ＴｉＮなどのバリアメタル膜、あるいは、シリコン酸化膜やシリコン窒化膜などの無機膜を、導電材２５ｂ、３５ｂと樹脂部材２５ａ、３５ａとの間に介在させるようにしてもよい。また、接続端子２５、３５は、例えば、ボール状に構成することができ、これにより、ボールグリッドアレイなどの汎用パッケージと製造工程における整合性をとることができる。
【００２７】
次に、図１（ｃ）に示すように、接続端子２５、３５がそれぞれ仮接着された半導体パッケージＰＫ１２、ＰＫ１３を半導体パッケージＰＫ１１上にマウントする。そして、リフロー処理を行うことにより、ハンダペースト１６、２４、３４をそれぞれ介し、接続端子２５、３５をランド１２ｂ、２２、３２上にそれぞれ接合させる。
【００２８】
これにより、接続端子２５、３５にかかる応力を樹脂部材２５ａ、３５ａで吸収させることが可能となり、接続端子２５、３５にかかる応力を接続端子２５、３５自体で吸収することが可能となる。このため、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の構成の複雑化を抑制しつつ、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の耐衝撃性を向上させることが可能となることから、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の薄型化を可能としつつ、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の信頼性を向上させることが可能となるとともに、製造工程の煩雑化を抑制して、コストアップを抑制することが可能となる。
【００２９】
さらに、接続端子２５、３５に樹脂部材２５ａ、３５ａを含ませることにより、接続端子２５、３５を押し潰しながら、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３を接続することが可能となり、接続端子２５、３５の高さを容易に調整することが可能となる。このため、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３に反りがある場合においても、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の構成を変更することなく、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３間の高低差を接続端子２５、３５で個々に吸収させることが可能となり、コストアップを抑制しつつ、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３間の接続信頼性を向上させることが可能となる。
【００３０】
なお、半導体パッケージＰＫ１２、ＰＫ１３を半導体パッケージＰＫ１１上にマウントする場合、キャリア基板２１、３１の端部がそれぞれ半導体チップ１３上に配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装することができる。これにより、同一の半導体チップ１３上に複数の半導体パッケージＰＫ１２、ＰＫ１３を配置することが可能となり、実装面積の縮小を可能としつつ、異種の半導体チップを３次元実装することが可能となる。
【００３１】
なお、キャリア基板２１、３１の端部がそれぞれ半導体チップ１３上に配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装する場合、接続端子２５、３５は、半導体チップ１３の搭載領域を避けるようにして配置することができ、例えば、接続端子２５、３５をコ字状にそれぞれ配列することができる。また、キャリア基板１１、２１、３１には、ランド１２ｂ、２２、３２の表面が露出するようにして、ソルダレジストなどの絶縁膜１７、３６を形成するようにしてもよい。
【００３２】
次に、図１（ｄ）に示すように、キャリア基板１１の裏面に設けられたランド１２ａ上に、キャリア基板１１をマザー基板上に実装するための接続端子１８を形成する。なお、接続端子２５、３５を介して実装された半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３間の隙間には、必要に応じて樹脂を注入するようにしてもよい。
【００３３】
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第２実施形態は、導電材５５ｂ、６５ｂおよびハンダ材５５ｃ、６５ｃで順次被覆された樹脂部材５５ａ、６５ａを含む接続端子５５、６５を介し、半導体チップ４３が搭載された半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３を実装するようにしたものである。
【００３４】
図２（ａ）において、半導体パッケージＰＫ２１にはキャリア基板４１が設けられ、キャリア基板４１の両面にはランド４２ａ、４２ｂがそれぞれ形成されている。そして、キャリア基板４１上には半導体チップ４３がフリップチップ実装され、半導体チップ４３には、フリップチップ実装するための接続端子４４が設けられている。そして、半導体チップ４３に設けられた接続端子４４は、異方性導電シート４５を介してランド４２ｂ上にＡＣＦ接合されている。
【００３５】
一方、半導体パッケージＰＫ２２、ＰＫ２３にはキャリア基板５１、６１がそれぞれ設けられ、キャリア基板５１、６１の裏面にはランド５２、６２がそれぞれ形成されている。そして、キャリア基板５１、６１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板５１、６１の一面全体は、封止樹脂２３、３３でそれぞれ封止されている。
【００３６】
そして、半導体パッケージＰＫ２２、ＰＫ２３を半導体パッケージＰＫ２１上に実装する場合、キャリア基板４１のランド４２ｂとキャリア基板５１のランド５２の間に接続端子５５を配置するとともに、キャリア基板４１のランド４２ｂとキャリア基板６１のランド６２との間に接続端子６５を配置する。ここで、接続端子５５、６５は、導電材５５ｂ、６５ｂおよびハンダ材５５ｃ、６５ｃで順次被覆された樹脂部材５５ａ、６５ａをそれぞれ含むように構成することができる。なお、導電材５５ｂ、６５ｂとしては、例えば、Ａｕ、Ｐｔ、Ａｇ、Ｃｕ、Ａｌ、Ｎｉなどの金属またはこれらの金属のいずれかの積層構造を用いることができる。また、樹脂部材５５ａ、６５ａとしては、例えば、エポキシ樹脂、シリコーン樹脂、ポリイミド樹脂などを用いることができる。また、導電材５５ｂ、６５ｂで樹脂部材５５ａ、６５ａをそれぞれ被覆する場合、例えば、無電解メッキ、蒸着またはスパッタなどを用いることができる。また、樹脂部材５５ａ、６５ａをそれぞれ被覆する導電材５５ｂ、６５ｂ上にハンダ材５５ｃ、６５ｃを付着させる場合、例えば、電解メッキ、ディッピング、蒸着またはスパッタなどを用いることができる。また、接続端子５５、６５は、例えば、ボール状に構成することができ、これにより、ボールグリッドアレイなどの汎用パッケージと製造工程における整合性をとることができる。
【００３７】
次に、図２（ｂ）に示すように、接続端子５５、６５がそれぞれ配置された半導体パッケージＰＫ２２、ＰＫ２３を半導体パッケージＰＫ２１上にマウントする。そして、リフロー処理を行うことにより、ハンダ材５５ｃ、６５ｃをそれぞれ介し、接続端子５５、６５をランド４２ｂ、５２、６２上にそれぞれ接合させる。
【００３８】
これにより、接続端子５５、６５にかかる応力を樹脂部材５５ａ、６５ａで吸収させることを可能としつつ、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３のランド４２ｂ、５２、６２上に接続端子５５、６５を直接接合させることが可能となる。このため、製造工程の煩雑化を抑制しつつ、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３の耐衝撃性を向上させることが可能となることから、コストアップを抑制しつつ、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３の信頼性を向上させることが可能となる。
【００３９】
さらに、接続端子５５、６５に樹脂部材５５ａ、６５ａを含ませることにより、接続端子５５、６５を押し潰しながら、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３を接続することが可能となり、製造工程の煩雑化を抑制しつつ、接続端子５５、６５の高さを容易に調整することが可能となる。このため、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３に反りがある場合においても、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３の構成を変更することなく、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の高低差を接続端子５５、６５で個々に吸収させることが可能となり、コストアップを抑制しつつ、半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の接続信頼性を向上させることが可能となる。
【００４０】
なお、キャリア基板４１、５１、６１には、ランド４２ｂ、５２、６２の表面が露出するようにして、ソルダレジストなどの絶縁膜４７、６６を形成するようにしてもよい。
次に、図２（ｃ）に示すように、キャリア基板４１の裏面に設けられたランド４２ａ上に、キャリア基板４１をマザー基板上に実装するための接続端子４８を形成する。なお、接続端子５５、６５を介して実装された半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３間の隙間には、必要に応じて樹脂を注入するようにしてもよい。
【００４１】
図３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第３実施形態は、ハンダ材８５ｃ、９５ｃで被覆され、金属粒子８５ｂ、９５ｂが混入された樹脂部材８５ａ、９５ａを含む接続端子８５、９５を介し、半導体チップ７３が搭載された半導体パッケージＰＫ３１上に半導体パッケージＰＫ３２、ＰＫ３３を実装するようにしたものである。
【００４２】
図３において、半導体パッケージＰＫ３１にはキャリア基板７１が設けられ、キャリア基板７１の両面にはランド７２ａ、７２ｂがそれぞれ形成されている。そして、キャリア基板７１上には半導体チップ７３がフリップチップ実装され、半導体チップ７３には、フリップチップ実装するための接続端子７４が設けられている。そして、半導体チップ７３に設けられた接続端子７４は、異方性導電シート７５を介してランド７２ｂ上にＡＣＦ接合されている。
【００４３】
一方、半導体パッケージＰＫ３２、ＰＫ３３にはキャリア基板８１、９１がそれぞれ設けられ、キャリア基板８１、９１の裏面にはランド８２、９２がそれぞれ形成されている。そして、キャリア基板８１、９１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板８１、９１の一面全体は、封止樹脂８３、９３でそれぞれ封止されている。
【００４４】
そして、図３（ａ）に示すように、例えば、半導体パッケージＰＫ３２において、金属粒子８５ｂが混入された樹脂部材８５ａを、ランド８２が形成されたキャリア基板８１の裏面に形成する。なお、樹脂部材８５ａとしては、例えば、感光性樹脂を用いることができる。また、金属粒子８５ｂとしては、ＡｕメッキされたＮｉ系導電性フィラーなどを用いることができる。また、キャリア基板８１の裏面に樹脂部材８５ａを形成する方法としては、シート状に成型された樹脂部材８５ａをキャリア基板８１の裏面に貼り付けるようにしてもよいし、液体状の樹脂部材８５ａをキャリア基板８１の裏面に塗布した後、硬化させるようにしてもよい。
【００４５】
次に、図３（ｂ）に示すように、キャリア基板８１の裏面に形成された樹脂部材８５ａを、フォトマスクを介して露光し、露光された樹脂部材８５ａを現像することにより、ランド８２上以外の樹脂部材８５ａを除去する。
次に、図３（ｃ）に示すように、金属粒子８５ｂが混入された樹脂部材８５ａに選択的にハンダをコーティングすることにより、樹脂部材８５ａがハンダ材８５ｃで被覆された接続端子８５を、キャリア基板８１のランド８２上に形成する。なお、半導体パッケージＰＫ３３についても同様に、樹脂部材９５ａがハンダ材９５ｃで被覆された接続端子９５を、キャリア基板９１のランド９２上に形成することができる。
【００４６】
次に、図３（ｄ）に示すように、接続端子８５、９５がそれぞれ形成された半導体パッケージＰＫ３２、ＰＫ３３を半導体パッケージＰＫ３１上にマウントする。そして、リフロー処理を行うことにより、ハンダ材８５ｃ、９５ｃをそれぞれ介し、接続端子８５、９５をランド７２ｂ上にそれぞれ接合させる。
これにより、ハンダ材８５ｃ、９５ｃでそれぞれ被覆された接続端子８５、９５を半導体パッケージＰＫ３２、ＰＫ３３にそれぞれ一括形成することを可能としつつ、接続端子８５、９５にかかる応力を樹脂部材８５ａ、９５ａで吸収させることが可能となる。このため、製造工程の煩雑化を抑制しつつ、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３の耐衝撃性を向上させることが可能となることから、コストアップを抑制しつつ、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３の信頼性を向上させることが可能となる。
【００４７】
さらに、接続端子８５、９５に樹脂部材８５ａ、９５ａを含ませることにより、接続端子８５、９５を押し潰しながら、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３を接続することが可能となり、製造工程の煩雑化を抑制しつつ、接続端子８５、９５の高さを容易に調整することが可能となる。このため、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３に反りがある場合においても、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３の構成を変更することなく、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３間の高低差を接続端子８５、９５で個々に吸収させることが可能となり、コストアップを抑制しつつ、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３間の接続信頼性を向上させることが可能となる。
【００４８】
なお、キャリア基板７１、８１、９１には、ランド７２ｂ、８２、９２の表面が露出するようにして、ソルダレジストなどの絶縁膜７７、９６を形成するようにしてもよい。
次に、図３（ｅ）に示すように、キャリア基板７１の裏面に設けられたランド７２ａ上に、キャリア基板７１をマザー基板上に実装するための接続端子７８を形成する。なお、接続端子８５、９５を介して実装された半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３間の隙間には、必要に応じて樹脂を注入するようにしてもよい。
【００４９】
図４は、本発明の第４実施形態に係る半導体装置の構成を示す断面図である。なお、この第４実施形態は、導電材１２８ｂ、１３８ｂおよびハンダ材１２８ｃ、１３８ｃで順次被覆された樹脂部材１２８ａ、１３８ａを含む接続端子１２８、１３８をそれぞれ介し、半導体チップ１１３が搭載された半導体パッケージＰＫ４１上に半導体パッケージＰＫ４２、ＰＫ４３を実装するとともに、半導体パッケージＰＫ４２、ＰＫ４３として、Ｗ−ＣＳＰ（ウエハレベル−チップサイズパッケージ）をそれぞれ用いるようにしたものである。
【００５０】
図４において、半導体パッケージＰＫ４１にはキャリア基板１１１が設けられ、キャリア基板１１１の両面にはランド１１２ａ、１１２ｃがそれぞれ形成されるとともに、キャリア基板１１１内には内部配線１１２ｂが形成されている。そして、キャリア基板１１１上には半導体チップ１１３がフリップチップ実装され、半導体チップ１１３には、フリップチップ実装するための接続端子１１４が設けられている。そして、半導体チップ１１３に設けられた接続端子１１４は、異方性導電シート１１５を介してランド１１２ｃ上にＡＣＦ接合されている。また、キャリア基板１１１の裏面に設けられたランド１１２ａ上には、キャリア基板１１１をマザー基板上に実装するための接続端子１１６が設けられている。
【００５１】
一方、半導体パッケージＰＫ４２、ＰＫ４３には半導体チップ１２１、１３１がそれぞれ設けられ、各半導体チップ１２１、１３１には、電極パッド１２２、１３２がそれぞれ設けられるとともに、各電極パッド１２２、１３２がそれぞれ露出するようにして、絶縁膜１２３、１３３がそれぞれ設けられている。そして、各半導体チップ１２１、１３１上には、各電極パッド１２２、１３２がそれぞれ露出するようにして応力緩和層１２４、１３５がそれぞれ形成され、各電極パッド１２２、１３２上には、応力緩和層１２４、１３５上にそれぞれ延伸された再配置配線１２５、１３５がそれぞれ形成されている。そして、各再配置配線１２５、１３５上にはソルダレジスト膜１２６、１３６がそれぞれ形成され、各ソルダレジスト膜１２６、１３６には、各応力緩和層１２４、１３５上において再配置配線１２５、１３５をそれぞれ露出させる開口部１２７、１３７がそれぞれ形成されている。そして、各開口部１２７、１３７を介してそれぞれ露出された再配置配線１２５、１３５上には、半導体チップ１２１、１３１の端部が半導体チップ１１３上にそれぞれ保持されるようにして、各半導体チップ１２１、１３１をキャリア基板１１１上にそれぞれフェースダウン実装するための接続端子１２８、１３８がそれぞれ設けられている。
【００５２】
ここで、接続端子１２８、１３８は、導電材１２８ｂ、１３８ｂおよびハンダ材１２８ｃ、１３８ｃで順次被覆された樹脂部材１２８ａ、１３８ａを含むように構成することができる。そして、ハンダ材１２８ｃ、１３８ｃを溶融させることにより、キャリア基板１１１上に設けられたランド１１２ｃ上に接続端子１２８、１３８をそれぞれ接合することができる。
【００５３】
これにより、接続端子１２８、１３８にかかる応力を樹脂部材１２８ａ、１３８ａで吸収させることを可能としつつ、半導体パッケージＰＫ４２、ＰＫ４３をキャリア基板１１１上にそれぞれ実装することができ、製造工程の煩雑化を抑制しつつ、半導体パッケージＰＫ４１、ＰＫ４２、ＰＫ４３の耐衝撃性を向上させることが可能となる
また、接続端子１２８、１３８は、半導体チップ１１３の搭載領域を避けるようにして配置することができ、例えば、接続端子１２８、１３８をコ字状にそれぞれ配列することができる。そして、半導体チップ１２１１、１３１の端部が半導体チップ１１３上にそれぞれ配置されるようにして、半導体パッケージＰＫ４２、ＰＫ４３をキャリア基板１１１上にそれぞれ実装することができる。
【００５４】
これにより、半導体チップ１１３がフリップチップ実装されたキャリア基板１１１上にＷ−ＣＳＰを積層することができ、半導体チップ１１３、１２１、１３１の種類またはサイズが異なる場合においても、半導体チップ１１３、１２１、１３１間にキャリア基板を介在させることなく、半導体チップ１１３上に半導体チップ１２１、１３１を３次元実装することが可能となる。このため、半導体チップ１１３、１２１、１３１積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００５５】
なお、半導体パッケージＰＫ４２、ＰＫ４３をキャリア基板１１１上に実装する場合、半導体パッケージＰＫ４２、ＰＫ４３は半導体チップ１１３上に密着していてもよいし、半導体パッケージＰＫ４２、ＰＫ４３は半導体チップ１１３から離れていてもよい。また、半導体パッケージＰＫ４２、ＰＫ４３をキャリア基板１１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、ハンダ接合や合金接合などの金属接合を用いるようにしてもよい。
【００５６】
図５は、本発明の第５実施形態に係る半導体装置の構成を示す断面図である。なお、この第５実施形態は、導電材２２４ｂ、２３４ｂおよびハンダ材２２４ｃ、２３４ｃで順次被覆された樹脂部材２２４ａ、２３４ａを含む接続端子２２４、２３４を用いることにより、半導体チップ２２１、２３１の端部が半導体チップ２１３上にそれぞれ配置されるようにして、半導体チップ２１３、２２１、２３１をキャリア基板２１１上にそれぞれフリップチップ実装するようにしたものである。
【００５７】
図５において、キャリア基板２１１の両面にはランド２１２ａ、２１２ｃがそれぞれ形成されるとともに、キャリア基板２１１内には内部配線２１２ｂが形成されている。そして、キャリア基板２１１上には半導体チップ２１３がフリップチップ実装され、半導体チップ２１３には、フリップチップ実装するための接続端子２１４が設けられている。そして、半導体チップ２１３に設けられた接続端子２１４は、異方性導電シート２１５を介してランド２１２ｃ上にＡＣＦ接合されている。なお、半導体チップ２１３をキャリア基板２１１上に実装する場合、ＡＣＦ接合を用いる方法以外にも、例えば、ＮＣＦ接合などのその他の接着剤接合を用いるようにしてもよく、ハンダ接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板２１１の裏面に設けられたランド２１２ａ上には、キャリア基板２１１をマザー基板上に実装するための接続端子２１６が設けられている。
【００５８】
一方、半導体チップ２２１、２３１には、電極パッド２２２、２３２がそれぞれ設けられるとともに、電極パッド２２２、２３２がそれぞれ露出するようにして、絶縁膜２２３、２３３がそれぞれ設けられている。そして、電極パッド２２２、２３３上には、半導体チップ２２１、２３１の端部が半導体チップ２１３上にそれぞれ保持されるようにして、半導体チップ２２１、２３１をそれぞれフリップチップ実装するための接続端子２２４、２３４がそれぞれ設けられている。
【００５９】
ここで、接続端子２２４、２３４は、導電材２２４ｂ、２３４ｂおよびハンダ材２２４ｃ、２３４ｃで順次被覆された樹脂部材２２４ａ、２３４ａを含むように構成することができる。そして、ハンダ材２２４ｃ、２３４ｃを溶融させることにより、キャリア基板２１１上に設けられたランド２１２ｃ上に接続端子２２４、２３４をそれぞれ接合することができる。
【００６０】
これにより、接続端子２２４、２３４にかかる応力を樹脂部材２２４ａ、２３４ａで吸収させることを可能としつつ、半導体チップ２２１、２３１をキャリア基板１１１上にそれぞれ実装することができ、製造工程の煩雑化を抑制しつつ、半導体チップ２２１、２３１の耐衝撃性を向上させることが可能となる
また、接続端子２２４、２３４は、半導体チップ２１３の搭載領域を避けるようにそれぞれ配置することができ、例えば、接続端子２２４、２３４をコ字状にそれぞれ配列することができる。そして、半導体チップ２２１、２３１の端部が半導体チップ２１３上にそれぞれ配置されるようにして、半導体チップ２２１、２３１をキャリア基板２１１上にそれぞれフリップチップ実装することができる。
【００６１】
これにより、半導体チップ２１３、２２１、２３１の種類またはサイズが異なる場合においても、半導体チップ２１３、２２１、２３１間にキャリア基板を介在させることなく、半導体チップ２１３上に半導体チップ２２１、２３１をフリップチップ実装することが可能となる。このため、半導体チップ２１３、２２１、２３１積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００６２】
なお、半導体チップ２２１、２３１をキャリア基板２１１上に実装する場合、半導体チップ２２１、２３１は半導体チップ２１３上に密着していてもよいし、キャリア基板２２１、２３１は半導体チップ２１３から離れていてもよい。また、半導体チップ２２１、２３１をキャリア基板２１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、ハンダ接合や合金接合などの金属接合を用いるようにしてもよい。また、半導体チップ２２１、２３１とキャリア基板２１１との間の隙間には、封止樹脂を充填するようにしてもよい。
【００６３】
なお、上述した半導体装置および電子デバイスは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の信頼性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
また、上述した実施形態では、半導体チップまたは半導体パッケージを実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップまたは半導体パッケージを実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装するようにしてもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図４】第４実施形態に係る半導体装置の構成を示す断面図。
【図５】第５実施形態に係る半導体装置の構成を示す断面図。
【符号の説明】
１１、２１、３１、４１、５１、６１、７１、８１、９１、１１１、２１１ キャリア基板、１２ａ、１２ｂ、２２、３２、４２ａ、４２ｂ、５２、６２、７２ａ、７２ｂ、８２、９２、１１２ａ、１１２ｃ、２１２ａ、２１２ｃ ランド、１１２ｂ、２１２ｂ 内部配線、１３、４３、７３、１２１、１３１、２２１、２３１ 半導体チップ、１４、１８、２５、３５、４４、４８、５５、６５、７４、７８、８５、９５、１１４、１１６、１２８、１３８、２１４、２１６、２２４、２３４ 接続端子、２５ａ、３５ａ、５５ａ、６５ａ、８５ａ、９５ａ、１２８ａ、１３８ａ、２２４ａ、２３４ａ 樹脂部材、２５ｂ、３５ｂ、５５ｂ、６５ｂ、１２８ｂ、１３８ｂ、２２４ｂ、２３４ｂ 導電材、１６、２４、３４、５５ｃ、６５ｃ、８５ｃ、９５ｃ、１２８ｃ、１３８ｃ、２２４ｃ、２３４ｃ ハンダ材、８５ｂ、９５ｂ 金属粒子、１５、４５、７５、１１５、２１５ 異方性導電シート、２３、３３、５３、６３、８３、９３ 封止樹脂、１２２、１３２、２２２、２３２ 電極パッド、１２３、１３３、２２３、２３３ 絶縁膜、１２４、１３４ 応力緩和層、１２５、１３５ 再配置配線、１２６、１３６ ソルダレジスト層、１２７、１３７ 開口部、ＰＫ１１〜ＰＫ１３、ＰＫ２１〜ＰＫ２３、ＰＫ３１〜ＰＫ３３、ＰＫ４１〜ＰＫ４３ 半導体パッケージ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, an electronic device, an electronic apparatus, a method for manufacturing a semiconductor device, and a method for manufacturing an electronic device, and is particularly suitable for being applied to a laminated structure such as a semiconductor package.
[0002]
[Prior art]
In a conventional semiconductor device, in order to save space when mounting a semiconductor chip, for example, as disclosed in Patent Literature 1, a carrier substrate on which a semiconductor chip is mounted is stacked via solder balls. There is a method of three-dimensionally mounting a semiconductor chip.
[0003]
[Patent Document 1]
JP-A-10-284683
[0004]
[Problems to be solved by the invention]
However, when solder balls are used to connect the carrier substrates, there is a problem in that residual stress is concentrated at the roots of the solder balls and cracks are induced in the connection terminals.
Therefore, an object of the present invention is to provide a semiconductor device, an electronic device, an electronic apparatus, a method of manufacturing a semiconductor device, and a method of manufacturing an electronic device, which can reduce stress applied to a connection terminal.
[0005]
[Means for Solving the Problems]
According to one embodiment of the present invention, there is provided a semiconductor device having a semiconductor package mounted thereon and a connection including a resin member provided on the semiconductor package and covered with a conductive material. And a terminal. Thereby, the stress applied to the connection terminal can be absorbed by the resin member, and the stress applied to the connection terminal can be absorbed by the connection terminal itself. For this reason, it is possible to improve the impact resistance of the semiconductor package while suppressing the complexity of the configuration of the semiconductor package. Therefore, it is possible to reduce the thickness of the semiconductor package and improve the reliability of the semiconductor package. This makes it possible to suppress the complexity of the manufacturing process and to suppress an increase in cost.
[0006]
Further, according to the semiconductor device of one embodiment of the present invention, the first semiconductor package on which the first semiconductor chip is mounted, the second semiconductor package on which the second semiconductor chip is mounted, the first semiconductor package, A connection terminal provided between the second semiconductor package and a resin member covered with a conductive material. Thereby, the first semiconductor package and the second semiconductor package can be electrically connected, and the stress applied to the connection terminal can be absorbed by the resin member. For this reason, it is possible to improve the impact resistance of the semiconductor package while suppressing the complexity of the manufacturing process, and to improve the reliability of the semiconductor package while suppressing an increase in cost.
[0007]
Further, by including the resin member in the connection terminal, it is possible to connect the first semiconductor package and the second semiconductor package while crushing the connection terminal, and it is possible to easily adjust the height of the connection terminal. It becomes possible. For this reason, even when the semiconductor package is warped, the height difference between the semiconductor packages can be absorbed by the connection terminals without changing the configuration of the semiconductor package. Connection reliability can be improved.
[0008]
Further, according to the semiconductor device of one aspect of the present invention, the first semiconductor package includes a first carrier substrate on which the first semiconductor chip is flip-chip mounted, and the second semiconductor package includes the connection terminal. And a second carrier substrate bonded to the first carrier substrate via the first carrier substrate.
This makes it possible to stack different types of packages while allowing the stress applied to the connection terminals to be absorbed by the connection terminals themselves, thereby reducing the mounting area and improving the reliability of the semiconductor package. Can be improved.
[0009]
Further, according to the semiconductor device of one aspect of the present invention, the first semiconductor package may be a ball grid array in which the first semiconductor chip is flip-chip mounted on the first carrier substrate, and the second semiconductor package may be The second semiconductor chip mounted on the second carrier substrate is a ball grid array or a chip size package sealed by molding.
[0010]
This makes it possible to use a general-purpose package and to absorb the stress applied to the connection terminal by the connection terminal itself, thereby improving the shock resistance of the semiconductor package while suppressing deterioration in production efficiency. It is possible to do.
In addition, according to a semiconductor device of one embodiment of the present invention, the semiconductor device includes a semiconductor chip on which an electrode pad is formed, and a connection terminal connected to the electrode pad and including a resin member covered with a conductive material. And
[0011]
As a result, it is possible to improve the impact resistance of the semiconductor chip while suppressing the complexity of the configuration of the semiconductor chip, thereby suppressing the increase in the mounting area of the semiconductor chip and improving the reliability of the semiconductor chip. It can be improved.
In addition, according to the semiconductor device of one embodiment of the present invention, the first semiconductor chip is mounted on the first semiconductor chip via the first semiconductor package on which the first semiconductor chip is mounted and the connection terminal including the resin member covered with the conductive material. And a second semiconductor chip supported on the first semiconductor package.
[0012]
Accordingly, the second semiconductor chip is arranged on the first semiconductor chip without interposing a carrier substrate between the first semiconductor chip and the second semiconductor chip, and the second semiconductor chip is connected to the first semiconductor chip. The flip-chip mounting on the package becomes possible, and the stress applied to the connection terminal can be absorbed by the resin member. For this reason, it is possible to improve the impact resistance of the second semiconductor chip while suppressing an increase in height when stacking the semiconductor chips. It is possible to improve the performance.
[0013]
Further, according to the semiconductor device of one embodiment of the present invention, the connection terminal is a ball electrode or a bump electrode.
As a result, the connection terminals can be protruded, and the carrier substrates on which the semiconductor chips are mounted can be laminated, so that the mounting area can be reduced and the impact resistance of the semiconductor package is improved. It is possible to do.
[0014]
Further, according to the semiconductor device of one embodiment of the present invention, the semiconductor device further includes a solder material that covers the conductive material.
This makes it possible to easily join the connection terminals including the resin member, and it is not necessary to supply a spare solder to join the connection terminals including the resin member. For this reason, it is possible to improve the shock resistance of the semiconductor package while suppressing the complexity of the manufacturing process, and it is possible to improve the reliability of the semiconductor package while suppressing an increase in cost. .
[0015]
Further, according to the semiconductor device of one embodiment of the present invention, the semiconductor device further includes metal particles mixed in the resin member.
This makes it possible to selectively attach a solder material to the surface of the connection terminal including the resin member, and to reduce the complexity of the manufacturing process while using a connection terminal capable of absorbing stress by itself. It can be formed into a package.
[0016]
According to the electronic device of one embodiment of the present invention, the first package on which the first electronic component is mounted, the second package on which the second electronic component is mounted, the first package, and the second package And a connection terminal including a resin member coated with a conductive material.
This makes it possible to electrically connect the first package and the second package while absorbing the stress applied to the connection terminals by the resin member, thereby suppressing the complexity of the manufacturing process. In addition, the impact resistance of the electronic component can be improved.
[0017]
Further, according to the electronic device of one embodiment of the present invention, the first semiconductor package on which the first semiconductor chip is mounted, the second semiconductor package on which the second semiconductor chip is mounted, the first semiconductor package, A connection terminal provided between the second semiconductor package and a resin member covered with a conductive material, and a mother for mounting the first semiconductor package and the second semiconductor package connected via the connection terminal And a substrate.
[0018]
This makes it possible to improve the shock resistance of the semiconductor package while suppressing the complexity of the manufacturing process, thereby improving the reliability of the electronic device while suppressing the cost increase. .
According to the method of manufacturing a semiconductor device of one embodiment of the present invention, a step of supplying a solder material on lands provided on each of the first semiconductor package and the second semiconductor package, and a step of supplying a resin coated with a conductive material Connecting the first semiconductor package and the second semiconductor package by fixing a member with the solder material.
[0019]
This makes it possible to electrically connect the first semiconductor package and the second semiconductor package using the resin member coated with the conductive material, and to reduce the stress on the connection terminals while suppressing the complexity of the manufacturing process. It is possible to have an effect.
According to the method of manufacturing a semiconductor device of one embodiment of the present invention, a step of disposing a resin member covered with a solder material between lands provided on the first semiconductor package and the second semiconductor package, Connecting the first semiconductor package and the second semiconductor package by fixing a resin member with the solder material.
[0020]
As a result, it is possible to electrically connect the first semiconductor package and the second semiconductor package using the resin member without supplying preliminary solder on the lands of the first semiconductor package and the second semiconductor package, The impact resistance of the semiconductor package can be improved while suppressing the complexity of the manufacturing process.
According to the method of manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a connection terminal including a resin member mixed with metal particles on a land of the first semiconductor package; A step of covering a connection terminal formed on the land with a solder material; and a step of connecting the first semiconductor package and the second semiconductor package via the connection terminal covered with the solder material. It is characterized.
[0021]
This makes it possible to collectively form a plurality of connection terminals including a resin member coated with a solder material on a semiconductor package, and to suppress the complexity of the manufacturing process and to provide the connection terminals with a stress relaxing effect. As possible, it is possible to improve the impact resistance of semiconductor packages
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a semiconductor device, an electronic device, and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to the first embodiment of the present invention. In the first embodiment, the semiconductor package PK12 is mounted on the semiconductor package PK11 on which the semiconductor chip 13 is mounted via connection terminals 25 and 35 including resin members 25a and 35a respectively covered with conductive materials 25b and 35b. , PK13.
[0023]
In FIG. 1A, a carrier substrate 11 is provided on a semiconductor package PK11, and lands 12a and 12b are formed on both surfaces of the carrier substrate 11, respectively. The semiconductor chip 13 is flip-chip mounted on the carrier substrate 11, and the semiconductor chip 13 is provided with connection terminals 14 for flip-chip mounting. The connection terminals 14 provided on the semiconductor chip 13 are joined to the lands 12b via an anisotropic conductive sheet 15 by ACF (Anisotropic Conductive Film).
[0024]
On the other hand, carrier substrates 21 and 31 are provided on the semiconductor packages PK12 and PK13, and lands 22 and 32 are formed on the back surfaces of the carrier substrates 21 and 31, respectively. The semiconductor chips are mounted on the carrier substrates 21 and 31, respectively, and the entire surfaces of the carrier substrates 21 and 31 on which the semiconductor chips are mounted are sealed with sealing resins 23 and 33, respectively.
[0025]
In addition, as the carrier substrates 11, 21, and 31, for example, a double-sided substrate, a multilayer wiring substrate, a build-up substrate, a tape substrate, a film substrate, or the like can be used. As a material of the carrier substrates 11, 21, and 31, for example, , A polyimide resin, a glass epoxy resin, a BT resin, a composite of aramid and epoxy or a ceramic. Further, a semiconductor chip connected by wire bonding may be mounted on the carrier substrates 21 and 31, a semiconductor chip may be flip-chip mounted, or a stacked structure of semiconductor chips may be mounted. It may be.
[0026]
Next, as shown in FIG. 1B, solder pastes 16, 24, 34 are applied on the lands 12b, 22, 32 of the carrier substrates 11, 21, 31, respectively. Then, the connection terminals 25 and 35 are temporarily bonded to the lands 22 and 32 of the carrier substrates 21 and 31 to which the solder pastes 24 and 34 have been applied, respectively. The connection terminals 25 and 35 may be temporarily bonded to the lands 12n of the carrier substrate 11 to which the solder paste 16 has been applied. Here, the connection terminals 25 and 35 can be configured to include resin members 25a and 35a covered with conductive materials 25b and 35b, respectively. Further, as the conductive materials 25b and 35b, for example, metals such as Au, Pt, Ag, Cu, Al, and Ni, or a laminated structure of any of these metals can be used. Further, as the resin members 25a and 35a, for example, an epoxy resin, a silicone resin, a polyimide resin, or the like can be used. When the resin members 25a and 35a are covered with the conductive members 25b and 35b, for example, electroless plating, vapor deposition, or sputtering can be used. Further, in order to improve the adhesion between the conductive members 25b and 35b and the resin members 25a and 35a, for example, a barrier metal film such as Ti or TiN or an inorganic film such as a silicon oxide film or a silicon nitride film is formed by a conductive film. It may be interposed between the members 25b and 35b and the resin members 25a and 35a. In addition, the connection terminals 25 and 35 can be formed in, for example, a ball shape, and thereby, compatibility with a general-purpose package such as a ball grid array in a manufacturing process can be obtained.
[0027]
Next, as shown in FIG. 1C, the semiconductor packages PK12 and PK13 to which the connection terminals 25 and 35 are respectively temporarily bonded are mounted on the semiconductor package PK11. Then, by performing a reflow process, the connection terminals 25 and 35 are bonded to the lands 12 b, 22 and 32 via the solder pastes 16, 24 and 34, respectively.
[0028]
Thereby, the stress applied to the connection terminals 25 and 35 can be absorbed by the resin members 25a and 35a, and the stress applied to the connection terminals 25 and 35 can be absorbed by the connection terminals 25 and 35 themselves. For this reason, the impact resistance of the semiconductor packages PK11, PK12, and PK13 can be improved while suppressing the complexity of the configuration of the semiconductor packages PK11, PK12, and PK13. It is possible to improve the reliability of the semiconductor packages PK11, PK12, and PK13 while making it possible to reduce the thickness, and to suppress the complexity of the manufacturing process and the cost.
[0029]
Further, by including the resin members 25a and 35a in the connection terminals 25 and 35, the semiconductor packages PK11, PK12 and PK13 can be connected while the connection terminals 25 and 35 are crushed. The height can be easily adjusted. Therefore, even when the semiconductor packages PK11, PK12, and PK13 are warped, the height difference between the semiconductor packages PK11, PK12, and PK13 can be determined without changing the configuration of the semiconductor packages PK11, PK12, and PK13. It is possible to improve the connection reliability between the semiconductor packages PK11, PK12, and PK13 while suppressing an increase in cost.
[0030]
When the semiconductor packages PK12 and PK13 are mounted on the semiconductor package PK11, the carrier substrates 21 and 31 are mounted on the carrier substrate 11 such that the ends of the carrier substrates 21 and 31 are arranged on the semiconductor chip 13, respectively. Each can be implemented. This makes it possible to arrange a plurality of semiconductor packages PK12 and PK13 on the same semiconductor chip 13, thereby enabling a three-dimensional mounting of different types of semiconductor chips while reducing the mounting area.
[0031]
When the carrier substrates 21 and 31 are mounted on the carrier substrate 11 such that the ends of the carrier substrates 21 and 31 are respectively disposed on the semiconductor chip 13, the connection terminals 25 and 35 are connected to the semiconductor chip 13. The connection terminals 25, 35 can be arranged in a U-shape, for example. Also, the insulating films 17 and 36 such as solder resist may be formed on the carrier substrates 11, 21 and 31 such that the surfaces of the lands 12 b, 22 and 32 are exposed.
[0032]
Next, as shown in FIG. 1D, connection terminals 18 for mounting the carrier substrate 11 on the mother substrate are formed on the lands 12a provided on the back surface of the carrier substrate 11. In addition, resin may be injected into the gap between the semiconductor packages PK11, PK12, and PK13 mounted via the connection terminals 25 and 35 as necessary.
[0033]
FIG. 2 is a sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention. In the second embodiment, the semiconductor package PK21 on which the semiconductor chip 43 is mounted via connection terminals 55 and 65 including resin members 55a and 65a sequentially covered with conductive materials 55b and 65b and solder materials 55c and 65c. The semiconductor packages PK22 and PK23 are mounted thereon.
[0034]
In FIG. 2A, a carrier substrate 41 is provided on the semiconductor package PK21, and lands 42a and 42b are formed on both surfaces of the carrier substrate 41, respectively. A semiconductor chip 43 is flip-chip mounted on the carrier substrate 41, and the semiconductor chip 43 is provided with connection terminals 44 for flip-chip mounting. The connection terminals 44 provided on the semiconductor chip 43 are ACF-bonded on the lands 42b via the anisotropic conductive sheet 45.
[0035]
On the other hand, carrier substrates 51 and 61 are provided on the semiconductor packages PK22 and PK23, respectively, and lands 52 and 62 are formed on the back surfaces of the carrier substrates 51 and 61, respectively. The semiconductor chips are mounted on the carrier substrates 51 and 61, respectively, and the entire surfaces of the carrier substrates 51 and 61 on which the semiconductor chips are mounted are sealed with sealing resins 23 and 33, respectively.
[0036]
When the semiconductor packages PK22 and PK23 are mounted on the semiconductor package PK21, the connection terminals 55 are arranged between the lands 42b of the carrier substrate 41 and the lands 52 of the carrier substrate 51, and the lands 42b of the carrier substrate 41 are The connection terminal 65 is disposed between the land 61 and the land 62. Here, the connection terminals 55 and 65 can be configured to include resin members 55a and 65a sequentially coated with conductive materials 55b and 65b and solder materials 55c and 65c, respectively. In addition, as the conductive materials 55b and 65b, for example, a metal such as Au, Pt, Ag, Cu, Al, or Ni, or a laminated structure of any of these metals can be used. Further, as the resin members 55a and 65a, for example, an epoxy resin, a silicone resin, a polyimide resin, or the like can be used. When the resin members 55a and 65a are respectively covered with the conductive members 55b and 65b, for example, electroless plating, vapor deposition, sputtering, or the like can be used. When the solder members 55c and 65c are attached to the conductive members 55b and 65b that cover the resin members 55a and 65a, for example, electrolytic plating, dipping, vapor deposition, or sputtering can be used. In addition, the connection terminals 55 and 65 can be formed in, for example, a ball shape, so that consistency in a manufacturing process with a general-purpose package such as a ball grid array can be obtained.
[0037]
Next, as shown in FIG. 2B, the semiconductor packages PK22 and PK23 on which the connection terminals 55 and 65 are respectively mounted are mounted on the semiconductor package PK21. Then, by performing a reflow process, the connection terminals 55 and 65 are joined to the lands 42b, 52 and 62 via the solder materials 55c and 65c, respectively.
[0038]
Thereby, the connection terminals 55 and 65 are directly bonded on the lands 42b, 52 and 62 of the semiconductor packages PK21, PK22 and PK23 while allowing the resin members 55a and 65a to absorb the stress applied to the connection terminals 55 and 65. It is possible to do. For this reason, the impact resistance of the semiconductor packages PK21, PK22, and PK23 can be improved while suppressing the complexity of the manufacturing process, and the cost of the semiconductor packages PK21, PK22, and PK23 can be reduced while suppressing the cost increase. Reliability can be improved.
[0039]
Furthermore, by including the resin members 55a and 65a in the connection terminals 55 and 65, it is possible to connect the semiconductor packages PK21, PK22 and PK23 while crushing the connection terminals 55 and 65, thereby making the manufacturing process complicated. The height of the connection terminals 55 and 65 can be easily adjusted while suppressing the height. Therefore, even if the semiconductor packages PK21, PK22, and PK23 are warped, the height difference between the semiconductor packages PK21, PK22, and PK23 can be determined without changing the configuration of the semiconductor packages PK21, PK22, and PK23. It is possible to improve the connection reliability between the semiconductor packages PK21, PK22, and PK23 while suppressing an increase in cost.
[0040]
The insulating films 47 and 66 such as solder resist may be formed on the carrier substrates 41, 51 and 61 so that the surfaces of the lands 42b, 52 and 62 are exposed.
Next, as shown in FIG. 2C, connection terminals 48 for mounting the carrier substrate 41 on the mother substrate are formed on lands 42a provided on the back surface of the carrier substrate 41. In addition, resin may be injected into the gap between the semiconductor packages PK21, PK22, and PK23 mounted via the connection terminals 55 and 65 as necessary.
[0041]
FIG. 3 is a sectional view illustrating the method for manufacturing the semiconductor device according to the third embodiment of the present invention. In the third embodiment, a semiconductor chip 73 is mounted via connection terminals 85 and 95 including resin members 85a and 95a covered with solder materials 85c and 95c and mixed with metal particles 85b and 95b. The semiconductor packages PK32 and PK33 are mounted on a package PK31.
[0042]
In FIG. 3, a carrier substrate 71 is provided on a semiconductor package PK31, and lands 72a and 72b are formed on both surfaces of the carrier substrate 71, respectively. The semiconductor chip 73 is flip-chip mounted on the carrier substrate 71, and the semiconductor chip 73 is provided with connection terminals 74 for flip-chip mounting. The connection terminals 74 provided on the semiconductor chip 73 are ACF-bonded on the lands 72b via the anisotropic conductive sheet 75.
[0043]
On the other hand, carrier substrates 81 and 91 are provided on the semiconductor packages PK32 and PK33, respectively, and lands 82 and 92 are formed on the back surfaces of the carrier substrates 81 and 91, respectively. The semiconductor chips are mounted on the carrier substrates 81 and 91, respectively, and the entire surfaces of the carrier substrates 81 and 91 on which the semiconductor chips are mounted are sealed with sealing resins 83 and 93, respectively.
[0044]
Then, as shown in FIG. 3A, for example, in the semiconductor package PK32, a resin member 85a mixed with the metal particles 85b is formed on the back surface of the carrier substrate 81 on which the lands 82 are formed. Note that, for example, a photosensitive resin can be used as the resin member 85a. Further, as the metal particles 85b, a Ni-based conductive filler plated with Au or the like can be used. Further, as a method of forming the resin member 85a on the back surface of the carrier substrate 81, the resin member 85a formed into a sheet shape may be attached to the back surface of the carrier substrate 81, or the liquid resin member 85a may be formed on the back surface of the carrier substrate 81. After being applied to the back surface of the carrier substrate 81, it may be cured.
[0045]
Next, as shown in FIG. 3B, the resin member 85a formed on the back surface of the carrier substrate 81 is exposed through a photomask, and the exposed resin member 85a is developed, so that the land 82 is exposed. The other resin members 85a are removed.
Next, as shown in FIG. 3C, by selectively coating the resin member 85a with the metal particles 85b mixed therein with solder, the connection terminal 85 in which the resin member 85a is covered with the solder material 85c is formed. It is formed on a land 82 of the carrier substrate 81. Similarly, the connection terminals 95 of the semiconductor package PK33 in which the resin member 95a is covered with the solder material 95c can be formed on the lands 92 of the carrier substrate 91.
[0046]
Next, as shown in FIG. 3D, the semiconductor packages PK32 and PK33 on which the connection terminals 85 and 95 are respectively formed are mounted on the semiconductor package PK31. Then, by performing a reflow process, the connection terminals 85 and 95 are respectively joined to the lands 72b via the solder materials 85c and 95c.
This allows the connection terminals 85 and 95 respectively covered with the solder materials 85c and 95c to be collectively formed on the semiconductor packages PK32 and PK33, and the stress applied to the connection terminals 85 and 95 by the resin members 85a and 95a. It can be absorbed. For this reason, it is possible to improve the impact resistance of the semiconductor packages PK31, PK32, and PK33 while suppressing the complexity of the manufacturing process, thereby suppressing the increase in cost and increasing the cost of the semiconductor packages PK31, PK32, and PK33. Reliability can be improved.
[0047]
Further, by including the resin members 85a and 95a in the connection terminals 85 and 95, it becomes possible to connect the semiconductor packages PK31, PK32 and PK33 while crushing the connection terminals 85 and 95, thereby making the manufacturing process complicated. The height of the connection terminals 85 and 95 can be easily adjusted while suppressing the height. Therefore, even if the semiconductor packages PK31, PK32, and PK33 are warped, the height difference between the semiconductor packages PK31, PK32, and PK33 can be determined without changing the configuration of the semiconductor packages PK31, PK32, and PK33. It is possible to improve the connection reliability between the semiconductor packages PK31, PK32, and PK33 while suppressing an increase in cost.
[0048]
The insulating films 77 and 96 such as solder resist may be formed on the carrier substrates 71, 81 and 91 such that the surfaces of the lands 72b, 82 and 92 are exposed.
Next, as shown in FIG. 3E, connection terminals 78 for mounting the carrier substrate 71 on the mother substrate are formed on lands 72a provided on the back surface of the carrier substrate 71. Note that a resin may be injected into the gap between the semiconductor packages PK31, PK32, and PK33 mounted via the connection terminals 85 and 95, as necessary.
[0049]
FIG. 4 is a cross-sectional view illustrating a configuration of a semiconductor device according to a fourth embodiment of the present invention. In the fourth embodiment, a semiconductor package in which a semiconductor chip 113 is mounted via connection terminals 128 and 138 including resin members 128a and 138a sequentially coated with conductive materials 128b and 138b and solder materials 128c and 138c, respectively. The semiconductor packages PK42 and PK43 are mounted on the PK41, and a W-CSP (wafer level-chip size package) is used as each of the semiconductor packages PK42 and PK43.
[0050]
In FIG. 4, a carrier substrate 111 is provided on a semiconductor package PK41, lands 112a and 112c are formed on both surfaces of the carrier substrate 111, and an internal wiring 112b is formed in the carrier substrate 111. The semiconductor chip 113 is flip-chip mounted on the carrier substrate 111, and the semiconductor chip 113 is provided with connection terminals 114 for flip-chip mounting. The connection terminals 114 provided on the semiconductor chip 113 are ACF-bonded on the lands 112c via the anisotropic conductive sheet 115. In addition, a connection terminal 116 for mounting the carrier substrate 111 on a mother substrate is provided on the land 112a provided on the back surface of the carrier substrate 111.
[0051]
On the other hand, semiconductor chips 121 and 131 are provided on the semiconductor packages PK42 and PK43, respectively. The semiconductor chips 121 and 131 are provided with electrode pads 122 and 132, respectively, and the electrode pads 122 and 132 are exposed. Then, insulating films 123 and 133 are provided, respectively. On each of the semiconductor chips 121 and 131, a stress relaxation layer 124 or 135 is formed so that each of the electrode pads 122 and 132 is exposed. On each of the electrode pads 122 or 132, a stress relaxation layer 124 is formed. , 135 are respectively formed on the rearranged wirings 125, 135 extended. Then, solder resist films 126 and 136 are formed on the relocation wirings 125 and 135, respectively, and the relocation wirings 125 and 135 are formed on the stress relaxation layers 124 and 135 on the solder resist films 126 and 136, respectively. Openings 127 and 137 to be exposed are respectively formed. Then, on the rearrangement wirings 125 and 135 exposed through the openings 127 and 137, the ends of the semiconductor chips 121 and 131 are held on the semiconductor chip 113, respectively. Connection terminals 128 and 138 for face-down mounting 121 and 131 on the carrier substrate 111 are provided, respectively.
[0052]
Here, the connection terminals 128 and 138 can be configured to include resin members 128a and 138a sequentially coated with conductive materials 128b and 138b and solder materials 128c and 138c. Then, by melting the solder materials 128c and 138c, the connection terminals 128 and 138 can be joined to the lands 112c provided on the carrier substrate 111, respectively.
[0053]
Accordingly, the semiconductor packages PK42 and PK43 can be mounted on the carrier substrate 111, respectively, while the stress applied to the connection terminals 128 and 138 can be absorbed by the resin members 128a and 138a, and the manufacturing process can be complicated. It is possible to improve the impact resistance of the semiconductor packages PK41, PK42, and PK43 while suppressing them.
The connection terminals 128 and 138 can be arranged so as to avoid the mounting area of the semiconductor chip 113. For example, the connection terminals 128 and 138 can be arranged in a U-shape. Then, the semiconductor packages PK42 and PK43 can be respectively mounted on the carrier substrate 111 such that the ends of the semiconductor chips 1211 and 131 are arranged on the semiconductor chip 113, respectively.
[0054]
Thereby, the W-CSP can be stacked on the carrier substrate 111 on which the semiconductor chip 113 is flip-chip mounted. Even when the semiconductor chips 113, 121, 131 have different types or sizes, the semiconductor chips 113, 121, The semiconductor chips 121 and 131 can be three-dimensionally mounted on the semiconductor chip 113 without interposing a carrier substrate between the 131s. Therefore, it is possible to reduce the mounting area while suppressing an increase in height when the semiconductor chips 113, 121, and 131 are stacked, and to improve the effectiveness of space saving.
[0055]
When the semiconductor packages PK42 and PK43 are mounted on the carrier substrate 111, the semiconductor packages PK42 and PK43 may be in close contact with the semiconductor chip 113, or the semiconductor packages PK42 and PK43 may be separated from the semiconductor chip 113. Good. When the semiconductor packages PK42 and PK43 are mounted on the carrier substrate 111, for example, an adhesive bonding such as an ACF bonding or an NCF bonding may be used, or a metal bonding such as a solder bonding or an alloy bonding may be used. You may.
[0056]
FIG. 5 is a cross-sectional view illustrating a configuration of a semiconductor device according to a fifth embodiment of the present invention. The fifth embodiment uses the connection terminals 224 and 234 including the resin members 224a and 234a sequentially coated with the conductive members 224b and 234b and the solder members 224c and 234c, thereby forming the end portions of the semiconductor chips 221 and 231. Are mounted on the semiconductor chip 213, and the semiconductor chips 213, 221 and 231 are flip-chip mounted on the carrier substrate 211, respectively.
[0057]
In FIG. 5, lands 212a and 212c are respectively formed on both surfaces of a carrier substrate 211, and internal wirings 212b are formed in the carrier substrate 211. The semiconductor chip 213 is flip-chip mounted on the carrier substrate 211, and the semiconductor chip 213 is provided with connection terminals 214 for flip-chip mounting. The connection terminals 214 provided on the semiconductor chip 213 are ACF-bonded to the lands 212c via the anisotropic conductive sheet 215. When the semiconductor chip 213 is mounted on the carrier substrate 211, other adhesive bonding such as NCF bonding may be used instead of the method using ACF bonding, such as solder bonding or alloy bonding. Metal bonding may be used. In addition, connection terminals 216 for mounting the carrier substrate 211 on the mother substrate are provided on the lands 212a provided on the back surface of the carrier substrate 211.
[0058]
On the other hand, the semiconductor chips 221 and 231 are provided with electrode pads 222 and 232, respectively, and the insulating films 223 and 233 are provided so that the electrode pads 222 and 232 are respectively exposed. The connection terminals 224 for flip-chip mounting the semiconductor chips 221 and 231 are respectively provided on the electrode pads 222 and 233 such that the ends of the semiconductor chips 221 and 231 are held on the semiconductor chip 213. 234 are provided.
[0059]
Here, the connection terminals 224, 234 can be configured to include resin members 224a, 234a sequentially coated with conductive materials 224b, 234b and solder materials 224c, 234c. Then, by melting the solder materials 224c and 234c, the connection terminals 224 and 234 can be joined to the lands 212c provided on the carrier substrate 211, respectively.
[0060]
Accordingly, the semiconductor chips 221 and 231 can be mounted on the carrier substrate 111 while the stress applied to the connection terminals 224 and 234 can be absorbed by the resin members 224a and 234a. It is possible to improve the impact resistance of the semiconductor chips 221 and 231 while suppressing them.
The connection terminals 224 and 234 can be arranged so as to avoid the mounting area of the semiconductor chip 213. For example, the connection terminals 224 and 234 can be arranged in a U-shape. Then, the semiconductor chips 221 and 231 can be flip-chip mounted on the carrier substrate 211 such that the ends of the semiconductor chips 221 and 231 are arranged on the semiconductor chip 213, respectively.
[0061]
Thus, even when the types or sizes of the semiconductor chips 213, 221 and 231 are different, the semiconductor chips 221 and 231 are flip-chip mounted on the semiconductor chip 213 without interposing a carrier substrate between the semiconductor chips 213, 221 and 231. It can be implemented. For this reason, it is possible to reduce the mounting area while suppressing an increase in height when the semiconductor chips 213, 221 and 231 are stacked, and to improve the effectiveness of space saving.
[0062]
Note that when the semiconductor chips 221 and 231 are mounted on the carrier substrate 211, the semiconductor chips 221 and 231 may be in close contact with the semiconductor chip 213, or the carrier substrates 221 and 231 may be separated from the semiconductor chip 213. Good. When the semiconductor chips 221 and 231 are mounted on the carrier substrate 211, for example, an adhesive bonding such as an ACF bonding or an NCF bonding may be used, or a metal bonding such as a solder bonding or an alloy bonding may be used. You may. Further, a gap between the semiconductor chips 221 and 231 and the carrier substrate 211 may be filled with a sealing resin.
[0063]
Note that the above-described semiconductor device and electronic device can be applied to electronic devices such as a liquid crystal display device, a mobile phone, a personal digital assistant, a video camera, a digital camera, and an MD (Mini Disc) player. It is possible to reduce the size and weight of the electronic device while improving the reliability.
Further, in the above-described embodiment, a method of mounting a semiconductor chip or a semiconductor package has been described as an example. However, the present invention is not necessarily limited to a method of mounting a semiconductor chip or a semiconductor package. A ceramic element such as a (SAW) element, an optical element such as an optical modulator or an optical switch, or various sensors such as a magnetic sensor or a biosensor may be mounted.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a method for manufacturing a semiconductor device according to a first embodiment.
FIG. 2 is a sectional view showing a method for manufacturing a semiconductor device according to a second embodiment.
FIG. 3 is a sectional view showing a method for manufacturing a semiconductor device according to a third embodiment.
FIG. 4 is a sectional view showing a configuration of a semiconductor device according to a fourth embodiment.
FIG. 5 is a sectional view showing a configuration of a semiconductor device according to a fifth embodiment.
[Explanation of symbols]
11, 21, 31, 41, 51, 61, 71, 81, 91, 111, 211 Carrier substrate, 12a, 12b, 22, 32, 42a, 42b, 52, 62, 72a, 72b, 82, 92, 112a, 112c, 212a, 212c Land, 112b, 212b Internal wiring, 13, 43, 73, 121, 131, 221, 231 Semiconductor chip, 14, 18, 25, 35, 44, 48, 55, 65, 74, 78, 85 , 95, 114, 116, 128, 138, 214, 216, 224, 234 Connection terminals, 25a, 35a, 55a, 65a, 85a, 95a, 128a, 138a, 224a, 234a Resin member, 25b, 35b, 55b, 65b , 128b, 138b, 224b, 234b conductive material, 16, 24, 34, 55c, 65c, 85c, 95c, 128c, 138c, 224c, 234c Solder material, 85b, 95b Metal particles, 15, 45, 75, 115, 215 Anisotropic conductive sheet, 23, 33, 53, 63, 83, 93 Sealing resin, 122, 132, 222, 232 Electrode pad, 123, 133, 223, 233 Insulating film, 124, 134 Stress relaxation layer, 125, 135 Relocation wiring, 126, 136 Solder resist layer, 127, 137 Opening, PK11-PK13, PK21 To PK23, PK31 to PK33, PK41 to PK43 Semiconductor package

Claims (14)

半導体チップが搭載された半導体パッケージと、
前記半導体パッケージに設けられ、導電材で被覆された樹脂部材を含む接続端子とを備えることを特徴とする半導体装置。A semiconductor package on which a semiconductor chip is mounted;
A connection terminal provided on the semiconductor package and including a resin member covered with a conductive material. 第１半導体チップが搭載された第１半導体パッケージと、
第２半導体チップが搭載された第２半導体パッケージと、
前記第１半導体パッケージと前記第２半導体パッケージとの間に設けられ、導電材で被覆された樹脂部材を含む接続端子とを備えることを特徴とする半導体装置。A first semiconductor package on which the first semiconductor chip is mounted;
A second semiconductor package on which the second semiconductor chip is mounted;
A semiconductor device, comprising: a connection terminal provided between the first semiconductor package and the second semiconductor package, the connection terminal including a resin member covered with a conductive material. 前記第１半導体パッケージは、
前記第１半導体チップがフリップチップ実装された第１キャリア基板を備え、
前記第２半導体パッケージは、
前記接続端子を介して前記第１キャリア基板上に接合された第２キャリア基板を備えることを特徴とする請求項２記載の半導体装置。The first semiconductor package includes:
A first carrier substrate on which the first semiconductor chip is flip-chip mounted;
The second semiconductor package includes:
The semiconductor device according to claim 2, further comprising a second carrier substrate bonded to the first carrier substrate via the connection terminal. 前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された前記第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする請求項２または３記載の半導体装置。The first semiconductor package is a ball grid array in which the first semiconductor chip is flip-chip mounted on the first carrier substrate, and the second semiconductor package is the second semiconductor package mounted on the second carrier substrate. 4. The semiconductor device according to claim 2, wherein the chip is a ball grid array or a chip size package sealed with a mold. 電極パッドが形成された半導体チップと、
前記電極パッドに接続され、導電材で被覆された樹脂部材を含む接続端子とを備えることを特徴とする半導体装置。A semiconductor chip on which electrode pads are formed,
A connection terminal connected to the electrode pad and including a resin member covered with a conductive material. 第１半導体チップが搭載された第１半導体パッケージと、
導電材で被覆された樹脂部材を含む接続端子を介し、前記第１半導体チップ上に配置されるように、前記第１半導体パッケージ上に支持された第２半導体チップとを備えることを特徴とする半導体装置。A first semiconductor package on which the first semiconductor chip is mounted;
A second semiconductor chip supported on the first semiconductor package so as to be disposed on the first semiconductor chip via a connection terminal including a resin member coated with a conductive material. Semiconductor device. 前記接続端子はボール電極またはバンプ電極であることを特徴とする請求項１〜６のいずれか１項記載の半導体装置。7. The semiconductor device according to claim 1, wherein the connection terminal is a ball electrode or a bump electrode. 前記導電材を被覆するハンダ材をさらに備えることを特徴とする請求項１〜７のいずれか１項記載の半導体装置。The semiconductor device according to claim 1, further comprising a solder material covering the conductive material. 前記樹脂部材に混入された金属粒子をさらに備えることを特徴とする請求項１〜８のいずれか１項記載の半導体装置。The semiconductor device according to claim 1, further comprising metal particles mixed in the resin member. 第１電子部品が搭載された第１パッケージと、
第２電子部品が搭載された第２パッケージと、
前記第１パッケージと前記第２パッケージとの間に設けられ、導電材で被覆された樹脂部材を含む接続端子とを備えることを特徴とする電子デバイス。A first package on which the first electronic component is mounted;
A second package on which the second electronic component is mounted;
An electronic device, comprising: a connection terminal provided between the first package and the second package, the connection terminal including a resin member covered with a conductive material. 第１半導体チップが搭載された第１半導体パッケージと、
第２半導体チップが搭載された第２半導体パッケージと、
前記第１半導体パッケージと前記第２半導体パッケージとの間に設けられ、導電材で被覆された樹脂部材を含む接続端子と、
前記接続端子を介して接続された前記第１半導体パッケージと前記第２半導体パッケージとを実装するマザー基板とを備えることを特徴とする電子機器。A first semiconductor package on which the first semiconductor chip is mounted;
A second semiconductor package on which the second semiconductor chip is mounted;
A connection terminal provided between the first semiconductor package and the second semiconductor package and including a resin member covered with a conductive material;
An electronic device, comprising: a mother board on which the first semiconductor package and the second semiconductor package are connected via the connection terminal. 第１半導体パッケージおよび第２半導体パッケージにそれぞれ設けられたランド上にハンダ材を供給する工程と、
導電材で被覆された樹脂部材を前記ハンダ材で固定することにより、前記第１半導体パッケージと前記第２半導体パッケージとを接続する工程とを備えることを特徴とする半導体装置の製造方法。Supplying a solder material onto lands provided on the first semiconductor package and the second semiconductor package, respectively;
Connecting the first semiconductor package and the second semiconductor package by fixing a resin member covered with a conductive material with the solder material. ハンダ材で被覆された樹脂部材を第１半導体パッケージおよび第２半導体パッケージにそれぞれ設けられたランド間に配置する工程と、
前記樹脂部材を前記ハンダ材で固定することにより、前記第１半導体パッケージと前記第２半導体パッケージとを接続する工程とを備えることを特徴とする半導体装置の製造方法。Arranging a resin member coated with a solder material between lands provided on the first semiconductor package and the second semiconductor package, respectively;
Connecting the first semiconductor package and the second semiconductor package by fixing the resin member with the solder material. 金属粒子が混入された樹脂部材を含む接続端子を第１半導体パッケージのランド上に形成する工程と、
前記第１半導体パッケージのランド上に形成された接続端子をハンダ材で被覆する工程と、
前記ハンダ材で被覆された接続端子を介して、前記第１半導体パッケージと前記第２半導体パッケージとを接続する工程とを備えることを特徴とする半導体装置の製造方法。Forming a connection terminal including a resin member mixed with metal particles on a land of the first semiconductor package;
Covering a connection terminal formed on a land of the first semiconductor package with a solder material;
Connecting the first semiconductor package and the second semiconductor package via connection terminals covered with the solder material.
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JP2020184652A (en) * 2019-04-26 2020-11-12 太陽誘電株式会社 Electronic device, filter, and multiplexer

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