JP2004280677A

JP2004280677A - Bus controller and method for controlling data access for same

Info

Publication number: JP2004280677A
Application number: JP2003073697A
Authority: JP
Inventors: Junichi Matsushita; 潤一松下
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-03-18
Filing date: 2003-03-18
Publication date: 2004-10-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a bus controller and its data access control method capable of preventing delay in reply of data access. <P>SOLUTION: When a processor 51 sends access information to a bus 41, a memory control unit 12 of the bus controller 1 acquires the access information. The memory control unit 12 decides whether or not effective data are stored in a memory 11. When the memory control unit 12 decides that the effective data are not stored in the memory 11, a priority identification part 13 decides the priority of transaction processing on the basis of the access information and notifies an information storage part 14 of the decision result. The information storage part 14 sets "1" to an identification flag of the address information of access information when the priority is made high, and registers the access information. Then, the information storage part 14 sends the access information with the identification flag attached to a bus 3. The bus controller 2 acquires the access information, identifies the identification flag, and moves up order of the transaction processing. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、バス制御装置及びそのデータアクセス制御方法に関する。
【０００２】
【従来の技術】
プロセッサ制御装置として、データのアクセス速度を向上させるため、複数のプロセッサを備え、バスを階層化して複数のプロセッサを接続したマルチプロセッサ制御装置がある（例えば、特許文献１参照）。
【０００３】
このようなマルチプロセッサ制御装置では、バス上のトラフィックを制御するため、階層化された複数のバスに接続されて、処理部としてのプロセッサからプロセッサへのデータアクセスを制御するバス制御装置が備えられる。
【０００４】
このようなバス制御装置は、階層上位の共通バスに接続されるプロセッサからのデータアクセスを要求するためのアクセス情報に対し、この要求に対応する返却可能な有効データを保持していれば、この有効データを返送する。有効データを保持していなければ、バス制御装置は、返送が可能な有効データを取得するまで返送処理を保留する。この場合、データ返送を保留したバス制御装置は、プロセッサから発行されたアクセス情報を、階層が異なるバスに転送し、他のプロセッサ等からこのバスを介して返送に必要な有効データを取得する。バス制御装置は、取得した有効データをデータ要求元であるプロセッサヘ返送する。
【０００５】
【特許文献１】
特開２０００−６６９５３号公報（第２−５頁、図１）
【０００６】
【発明が解決しようとする課題】
しかし、このようにバスが階層化されていると、複数のバス制御装置が接続されている共通バスのトラフィックが高くなる場合がある。バス制御装置は、共通バスのトラフィックが高いと、転送したアクセス情報に対する処理を保留するため、アクセス情報の受付順が後になるほど、このアクセス情報に対応するトラフィック処理の処理順序は下位になる。従って、要求元であるプロセッサヘのデータ返送が遅くなるという不都合が生じる。
【０００７】
本発明は、このような従来の問題点に鑑みてなされたもので、データアクセスの応答遅れを防止することが可能なバス制御装置及びそのデータアクセス制御方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この目的を達成するため、本発明の第１の観点に係るバス制御装置は、
複数のバスに接続されて、前記複数のバスにそれぞれ接続される処理部から処理部へのデータアクセスを制御するバス制御装置において、
データへのアクセスを要求するために前記処理部から発行されたアクセス情報を前記バスを介して取得し、前記取得したアクセス情報を参照し、異なる処理部のデータに前記バスを介してアクセスするときに前記アクセス情報に対して行われるトランザクション処理の優先度を設定する優先度設定部と、
前記優先度設定部が設定した優先度を識別するための識別情報を前記アクセス情報に付加して当該アクセス情報を格納するとともに、前記識別情報が付加されたアクセス情報を前記バスに送出する情報格納部と、を備えたものである。
【０００９】
前記処理部から発行されたアクセス情報は、当該アクセス情報の発行時刻の情報を含み、
前記優先度設定部は、前記アクセス情報として当該情報の発行時刻を参照し、前記アクセス情報の発行時刻から現時刻までの経過時間が長いほど、前記トランザクション処理が早く実行されるように前記優先度を設定し、前記設定した優先度を指定するための識別情報を前記アクセス情報に付加するように構成されたものであってもよい。
【００１０】
前記優先度設定部は、前記アクセス情報として前記要求するアクセスの内容を参照し、前記アクセス内容の重要度が高いほど、前記トランザクション処理が早く実行されるように前記優先度を設定し、前記設定した優先度を指定するための識別情報を前記アクセス情報に付加するように構成されたものであってもよい。
【００１１】
前記バス制御装置は、前記識別情報が付加されたアクセス情報を前記バスを介して取得したときは、前記アクセス情報に付加されている識別情報を参照して前記優先度を識別し、識別した優先度に従ってトランザクション処理の処理順を設定し、設定した処理順に従って前記トランザクション処理を実行する応答処理部を備えたものであってもよい。
【００１２】
前記応答処理部は、前記アクセス情報に付加されている識別情報に基づいて識別した優先度が、保留しているトランザクション処理の優先度よりも高ければ、前記取得したアクセス情報に対応するトランザクション処理の処理順を繰り上げて前記トランザクション処理を実行するように構成されたものであってもよい。
【００１３】
本発明の第２の観点に係るバス制御装置のデータアクセス制御方法は、
複数のバスに接続されて、前記複数のバスにそれぞれ接続される処理部から処理部へのデータアクセスを制御するバス制御装置のデータアクセス制御方法であって、
前記データのアクセス要求元から発行されたアクセス情報を前記バスを介して取得するステップと、
前記取得したアクセス情報を参照して、異なる処理部のデータに前記バスを介してアクセスするときに前記アクセス情報に対して行われるトランザクション処理の優先度を設定するステップと、
前記設定した優先度を指定するための識別情報を前記アクセス情報に付加するステップと、
前記識別情報が付加されたアクセス情報を前記バスに送出するステップと、を備えたものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態に係るバス制御装置を図面を参照して説明する。
尚、本実施の形態では、バス制御装置を、複数のプロセッサを制御するマルチプロセッサ制御装置に適用した場合について説明する。また、本実施の形態では、バス制御装置を２つとして説明する。
【００１５】
本実施の形態に係るマルチプロセッサ制御装置の構成を図１に示す。
本実施の形態に係るマルチプロセッサ制御装置は、バス制御装置１，２と、プロセッサ５１，５１，５３，５４と、を備える。バス３、バス４１，４２は、図１に示すように階層化されている。
【００１６】
プロセッサ５１〜５４は、データ処理を行う処理部であり、プロセッサ５１，５２は、バス４１に接続され、プロセッサ５３，５４は、バス４２に接続される。プロセッサ５１〜５４は、それぞれ、送受信するデータを記憶するためのキャッシュメモリ（図示せず）を備え、互いにアクセス情報を発行して必要なデータへのアクセスを要求したり、要求されたデータを送出したりする。
【００１７】
プロセッサ５１〜５４が発行するアクセス情報は、このアクセス情報を発行する時刻を示す情報と、アクセス対象のデータを指定するためのアドレス情報と、データの読み出し、書き込みといった要求するアクセスの内容を示す情報とを含む。
【００１８】
バス制御装置１，２は、ともにバス３に接続される。また、バス制御装置１は、バス４１に接続され、バス制御装置２は、バス４２に接続される。バス制御装置１，２は、このように階層化された複数のバス３，４１，４２に接続され、バス３，４１，４２を介してプロセッサ５１〜５４間で行われるデータのアクセスを制御する。
【００１９】
バス制御装置１は、メモリ１１と、メモリ制御部１２と、優先度識別部１３と、情報格納部１４と、応答返送部１５と、を備える。
メモリ１１は、プロセッサ５１又は５２に返送可能な有効データを一時記憶するものである。この有効データは、プロセッサ５１又は５２が発行したデータを要求する旨のアクセス情報に従って、プロセッサ５３又は５４，あるいは、図示しないメモリから既に読み出されたデータである。メモリ１１は、有効データの記憶の有無を示すデータ登録情報を記憶する。
【００２０】
メモリ制御部１２は、メモリ１１にデータを書き込んだり、読み出したりするものである。メモリ制御部１２は、プロセッサ５１又は５２からのアクセス情報を取得して、アクセス情報に含まれるアドレス情報をメモリ１１に出力し、格納されているデータ登録情報を読み出す。メモリ制御部１２は、読み出したデータ登録情報に基づいてプロセッサ５１又は５２ヘの返送の為の有効データがあるか否かの判定を行う。
【００２１】
メモリ制御部１２は、前記返送可能な有効データがメモリ１１に格納されていると判定すれば、メモリ１１に、この有効データの出力を指示し、応答返送部１５に、メモリ１１から出力された有効データの返送を指示する。また、メモリ制御部１２は、有効データがメモリ１１に格納されていないと判定すれば、情報格納部１４に、アクセス情報の登録を指示するとともに、優先度識別部１３に、プロセッサ５１又は５２が発行したアクセス情報に対して行われるトランザクション処理の優先度を判別する旨の指示を行う。
【００２２】
優先度識別部１３は、優先度設定部に相当するものであり、メモリ制御部１２からトランザクション処理の優先度を判別するように指示されると、プロセッサ５１又は５２が発行したアクセス情報をバス４１を介して取得し、取得したアクセス情報を参照して、トランザクション処理の優先度を設定する。
【００２３】
優先度識別部１３は、プロセッサ５１又は５２が発行するアクセス情報に含まれているアクセス情報の発行時刻の情報、あるいはアクセスの内容を示す情報を参照して優先度を設定する。
【００２４】
即ち、優先度識別部１３は、アクセス情報の発行時刻の情報から、アクセス情報が発行されてから現時刻までの経過時間を判別する。そして、アクセス情報が発行されてから長い時間が経過している場合、優先度識別部１３は、このアクセス情報に対応するトランザクション処理の優先度を高くする。このようにして、バス制御装置１は、プロセッサ５１又は５２が発行するアクセス情報に対し、データアクセスの応答遅れを防止する。
【００２５】
また、優先度識別部１３は、メモリ２１からのデータの読み出し、メモリ２１への書き込みといった処理速度が要求されるトランザクション処理に関しては、アクセス内容の重要度は高いと判定する。また、優先度識別部１３は、プロセッサ５１又は５２が行う処理と比較して処理速度が遅いＩ／Ｏ装置（図示せず）へのデータの出力といったトランザクション処理に関しては、重要度は低いと判定する。
【００２６】
優先度識別部１３は、このように判定すると、重要度の高低に基づいて優先度を設定する。優先度識別部１３がこのように優先度を設定することにより、バス制御装置１は、重要度の高いトランザクション処理の応答遅れを防止する。優先度識別部１３は、この優先度を情報格納部１４に通知する。
【００２７】
情報格納部１４は、プロセッサ５１又は５２からのアクセス情報を格納するものであり、メモリ制御部１２からアクセス情報の登録を指示されると、プロセッサ５１又は５２からのアクセス情報の登録を行い、このアクセス情報を格納する。情報格納部１４は、優先度識別部１３から通知された優先度に基づいて、この優先度を指定するための識別フラグを、登録したアクセス情報に含まれているアドレス情報に付加する。
【００２８】
情報格納部１４は、優先度識別部１３から優先度が高い旨の通知が行われると、識別フラグに‘１’（イネーブル）をセットする。また、情報格納部１４は、優先度識別部１３から優先度が低い旨の通知が行われると、識別フラグに‘０’（ディセーブル）をセットする。
【００２９】
また、情報格納部１４は、データ返送に必要な有効データがバス制御装置２のメモリ２１に格納されていれば、このメモリ２１から有効データを読み出すため、バス３を介してバス制御装置２に、識別フラグを付加したアクセス情報を転送する。
【００３０】
応答返送部１５は、応答処理部に相当するものであり、メモリ制御部１２からの指示に従って、メモリ１１から出力された有効データを、バス４１を介してデータ要求元のプロセッサ５１又は５２に返送する。
また、応答返送部１５は、バス３を介して有効データが返送された場合、返送された有効データを、バス４１を介してデータ要求元のプロセッサ５１又は５２に返送する。
【００３１】
また、応答返送部１５は、例えば、バス制御装置２からバス３を介してアクセス情報が転送されると、このアクセス情報を受け付ける。応答返送部１５は、バス制御装置２からのアクセス情報の受け付けると、受け付けたアクセス情報のアドレス情報に付加されている識別フラグを参照する。そして、応答返送部１５は、この識別フラグに従ってトランザクション処理の処理順位を設定し、識別フラグのフラグ値が‘１’であれば、トランザクション処理の処理順を繰り上げて、このトランザクション処理を実行する。
【００３２】
バス制御装置２も、バス制御装置１と同様に、メモリ２１と、メモリ制御部２２と、優先度識別部２３と、情報格納部２４と、応答返送部２５と、を備える。メモリ２１、メモリ制御部２２、優先度識別部２３、情報格納部２４、応答返送部２５は、それぞれ、メモリ１１、メモリ制御部１２、優先度識別部１３、情報格納部１４、応答返送部１５と同様に動作するものである。
【００３３】
次に本実施の形態に係るバス制御装置１，２の動作を説明する。
尚、ここでは、プロセッサ５１がデータを要求する旨のアクセス情報を発行し、有効データがメモリ１１に格納されていなければ、バス制御装置１がバス制御装置２にアクセス情報を転送するものとして説明する。
【００３４】
プロセッサ５１がアクセス情報を発行する場合の動作を図２及び図３に示すフローチャートと図４に示すタイミングチャートに基づいて説明する。
プロセッサ５１は、データを要求する場合、バス４１を介してバス制御装置１に、データを要求する旨のアクセス情報を発行する（ステップＳ１１）。
【００３５】
バス制御装置１のメモリ制御部１２は、バス４１を介してプロセッサ５１が発行したアクセス情報を取得する（ステップＳ１２）。
メモリ制御部１２は、取得したアクセス情報に含まれているアドレス情報をメモリ１１に出力する（ステップＳ１３）。
【００３６】
メモリ制御部１２は、メモリ１１からデータ登録情報を読み出す（ステップＳ１４）。
メモリ制御部１２は、読み出したデータ登録情報に基づいて、有効データが登録されているか否かを判定する（ステップＳ１５）。
【００３７】
有効データが登録されていると判定した場合（ステップＳ１５においてＹｅｓ）、メモリ制御部１２は、有効データの出力をメモリ１１に指示する（ステップＳ１６）。メモリ１１は、この指示に従って有効データを応答返送部１５に出力する（ステップＳ１７）。
【００３８】
メモリ制御部１２は、応答返送部１５に有効データの返送を指示する（ステップＳ１８）。
応答返送部１５は、メモリ制御部１２からの指示に従って、メモリ１１から出力されたデータを登録し、バス４１を介してプロセッサ５１へ有効データを返送する（ステップＳ１９）。
【００３９】
一方、有効データが登録されていないと判定した場合（ステップＳ１５においてＮｏ）、メモリ制御部１２は、アクセスの指示を一旦終了させ、プロセッサ５１へのデータ返送処理を保留する（ステップＳ２０）。
【００４０】
メモリ制御部１２は、情報格納部１４ヘ、アクセス情報の登録を指示する（ステップＳ２１）。
また、メモリ制御部１２は、優先度識別部１３にトランザクション処理の優先度を判定するように指示する（ステップＳ２２）。
【００４１】
優先度識別部１３は、メモリ制御部１２からの指示に従って、当該アクセスの優先度を高くするか否かを判定する（ステップＳ２３）。前述のように、優先度識別部１３は、この判定をアクセス情報に含まれているアクセス情報の発行時刻とアクセス内容とに基づいて行う。
【００４２】
当該アクセスの優先度を高くしないと判定した場合（ステップＳ２３においてＮｏ）、優先度識別部１３は、情報格納部１４に、当該アクセスの優先度を高くしない旨の通知を行う（ステップＳ２４）。
【００４３】
情報格納部１４は、優先度識別部１３から、この通知を受け取って、識別フラグのフラグ値に‘０’をセットして、この識別フラグをアドレス情報に付加する（ステップＳ２５）。
【００４４】
一方、当該アクセスの優先度を高くすると判定した場合（ステップＳ２３においてＹｅｓ）、優先度識別部１３は、情報格納部１４に、当該アクセスの優先度を高くする旨の通知を行う（ステップＳ２６）。
【００４５】
情報格納部１４は、優先度識別部１３から、この通知を受け取って、識別フラグのフラグ値に‘１’をセットして、この識別フラグをアドレス情報に付加する（ステップＳ２７）。
情報格納部１４は、メモリ制御部１２からの指示に従って、識別フラグを付加したアクセス情報を登録する（ステップＳ２８）。
【００４６】
情報格納部１４は、バス制御装置２のメモリ２１から有効データを読み出す為、識別フラグを付加したアクセス情報をバス３に送出する（ステップＳ２９）。
【００４７】
次に、バス制御装置１が送出したアクセス情報をバス制御装置２が受け取った場合の動作を図５に示すフローチャートに基づいて説明する。
バス制御装置２の応答返送部２５は、バス制御装置１が送出したアクセス情報を、バス３を介して受け付ける（ステップＳ３１）。
【００４８】
応答返送部２５は、返送する有効データを取得したか否かを判定する（ステップＳ３２）。
応答返送部２５は、返送する有効データを、メモリ２１又は、プロセッサ５３，５４から取得した場合（ステップＳ３２においてＹｅｓ）、取得した有効データを返送する（ステップＳ３３）。応答返送部２５が有効データを返却すると、バス制御装置２は、この処理を終了させる。
【００４９】
一方、応答返送部２５は、返却する有効データをまだ取得していないと判定した場合（ステップＳ３２においてＮｏ）、応答返送部２５は、アクセス情報のアドレス情報に付加されている識別フラグを参照する（ステップＳ３４）。
【００５０】
応答返送部２５は、参照した識別フラグのフラグ値に基づいて当該アクセスに対応するトランザクション処理の処理順位を繰り上げるか否かの判定を行う（ステップＳ３５）。
【００５１】
識別フラグのフラグ値が‘１’（イネーブル）である場合（ステップＳ３５においてＹｅｓ）、応答返送部２５は、当該アクセスに対応するトランザクション処理を優先的に処理すると判定する。この場合、応答返送部２５は、保留しているアクセス情報がある場合でも、当該アクセスのトランザクション処理の処理順位を繰り上げる（ステップＳ３６）。
【００５２】
一方、識別フラグのフラグ値が‘０’（ディセーブル）である場合（ステップＳ３５においてＮｏ）、応答返送部２５は、当該アクセスの優先的な処理は行わないと判定する。この場合、応答返送部２５は、アクセス情報を受け付けた順にトランザクション処理を行う。
【００５３】
そして、アクセス情報に対応する有効データを取得すると（ステップＳ３７）、取得した有効データを、当該アクセス情報の送出元であるバス制御装置１に転送する（ステップＳ３８）。
【００５４】
次に、送信したアクセス情報に応答して有効データが返送された場合のバス制御装置１の動作を図６に示すフローチャートと図７に示すタイミングチャートとに基づいて説明する。
バス制御装置１の応答返送部１５は、送信したアクセス情報に応答して返送された有効データを取得する（ステップＳ４１）。
【００５５】
応答返送部１５は、情報格納部１４に登録されているアクセス情報を参照する（ステップＳ４２）。
応答返送部１５は、参照したアクセス情報に基づいて、取得したデータが、プロセッサ５１から要求された有効データであるか否かを判定する（ステップＳ４３）。
【００５６】
取得したデータが、プロセッサ５１から要求された有効データである場合（ステップＳ４３においてＹｅｓ）、応答返送部１５は、取得したデータを、プロセッサ５１の有効データとして、データ要求元のプロセッサ５１に返送する（ステップＳ４４）。
【００５７】
一方、取得したデータが、プロセッサ５１から要求された有効データでなければ（ステップＳ４３においてＮｏ）、応答返送部１５は、取得したデータを、他のバス制御装置に転送する（ステップＳ４５）。
【００５８】
以上説明したように、本実施の形態によれば、有効データがメモリ１１に記憶されていなければ、アクセス情報に優先度に設定し、優先度の高いアクセスについては、識別フラグに‘１’をセットして、アクセス情報を異なるバス制御装置に転送するようにした。
【００５９】
従って、共通バスのトラフィックが高く、バス制御装置内での保留トランザクションが多い場合でも、データアクセスに対する有効データ取得をいち早く行えるようになり、データアクセスに対するデータ返却の応答時間を短縮することができる。
【００６０】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。
例えば、上記実施の形態では、プロセッサが４つの場合について説明したが、プロセッサの数は、これに限られるものではない。また、バス制御装置も２つに限られるものではなく、３つ以上であってもよい。
【００６１】
また、上記実施の形態では、アクセス情報がバス制御装置１に発行され、このアクセス情報を受け取ったバス制御装置２におけるトランザクション優先制御処理について説明した。しかし、アクセス情報がバス制御装置２に発行され、バス制御装置１に転送される場合についても、上記実施の形態を同様に適用することができる。
【００６２】
データアクセスは、データ要求に限られず、データの書き込み等も含む。本実施の形態では、識別情報として識別フラグを用いた。しかし、識別情報を数ビットのデータで構成することもでき、優先度を数段階に設定することもできる。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、データアクセスの応答遅れを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るマルチプロセッサ制御装置の構成を示すブロック図である。
【図２】図１のバス制御装置が行うアクセス情報発行時の処理（１）を示すフローチャートである。
【図３】図１のバス制御装置が行うアクセス情報発行時の処理（２）を示すフローチャートである。
【図４】図１のバス制御装置が行うアクセス情報発行時の処理を示すタイミングチャートである。
【図５】図１のバス制御装置が行うアクセス情報の受付処理を示すフローチャートである。
【図６】図１のバス制御装置が行う有効データの返却処理を示すフローチャートである。
【図７】図１のバス制御装置が行う有効データの返却処理を示すタイミングチャートである。
【符号の説明】
１，２バス制御装置
３バス
１１，２１メモリ
１２，２２メモリ制御部
１３，２３優先度識別部
１４，２４情報格納部
１５，２５応答返送部
４１，４２バス
５１〜５４プロセッサ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a bus control device and a data access control method thereof.
[0002]
[Prior art]
2. Description of the Related Art As a processor control device, there is a multiprocessor control device that includes a plurality of processors and hierarchizes a bus to connect the plurality of processors in order to improve data access speed (for example, see Patent Document 1).
[0003]
Such a multiprocessor control device includes a bus control device that is connected to a plurality of hierarchized buses and controls data access from a processor as a processing unit to the processor in order to control traffic on the bus. .
[0004]
Such a bus control device, if it holds returnable valid data corresponding to this request in response to access information for requesting data access from a processor connected to a higher-level common bus, Return valid data. If the bus control device does not hold the valid data, the bus control device suspends the return processing until obtaining valid data that can be returned. In this case, the bus control device that has suspended the data return transfers the access information issued from the processor to a bus having a different hierarchy, and acquires valid data necessary for return from another processor or the like via this bus. The bus control device returns the obtained valid data to the processor that has requested the data.
[0005]
[Patent Document 1]
JP-A-2000-66953 (page 2-5, FIG. 1)
[0006]
[Problems to be solved by the invention]
However, when the buses are hierarchized in this way, the traffic on the common bus to which a plurality of bus control devices are connected may increase. When the traffic on the common bus is high, the bus control device suspends the processing for the transferred access information. Therefore, the later the reception order of the access information is, the lower the processing order of the traffic processing corresponding to the access information becomes. Therefore, there is an inconvenience that data return to the requesting processor is delayed.
[0007]
The present invention has been made in view of such conventional problems, and has as its object to provide a bus control device and a data access control method capable of preventing a delay in response to data access.
[0008]
[Means for Solving the Problems]
In order to achieve this object, the bus control device according to the first aspect of the present invention includes:
In a bus control device connected to a plurality of buses and controlling data access to a processing unit from a processing unit connected to each of the plurality of buses,
When acquiring access information issued from the processing unit for requesting access to data via the bus, referring to the acquired access information, and accessing data of a different processing unit via the bus. A priority setting unit that sets a priority of a transaction process performed on the access information;
Information storage for adding identification information for identifying the priority set by the priority setting unit to the access information and storing the access information, and transmitting the access information with the identification information added to the bus And a part.
[0009]
The access information issued from the processing unit includes information on the issue time of the access information,
The priority setting unit refers to the issue time of the information as the access information, and sets the priority such that the longer the elapsed time from the issue time of the access information to the current time, the earlier the transaction process is executed. And the identification information for specifying the set priority may be added to the access information.
[0010]
The priority setting unit refers to the content of the requested access as the access information, and sets the priority such that the higher the importance of the access content is, the earlier the transaction process is executed. It may be configured to add identification information for specifying the priority given to the access information.
[0011]
The bus control device, when acquiring the access information with the identification information added thereto through the bus, identifies the priority by referring to the identification information added to the access information, and identifies the identified priority. A response processing unit may be provided which sets the processing order of the transaction processing according to the degree and executes the transaction processing according to the set processing order.
[0012]
The response processing unit, if the priority identified based on the identification information added to the access information is higher than the priority of the pending transaction processing, the transaction processing corresponding to the acquired access information The transaction processing may be executed by moving up the processing order.
[0013]
A data access control method for a bus control device according to a second aspect of the present invention includes:
A data access control method of a bus control device connected to a plurality of buses and controlling data access to a processing unit from a processing unit connected to each of the plurality of buses,
Obtaining via the bus access information issued from the access request source of the data,
Referring to the acquired access information, setting a priority of a transaction process performed on the access information when accessing data of a different processing unit via the bus;
Adding identification information for specifying the set priority to the access information,
Transmitting the access information to which the identification information has been added to the bus.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a bus control device according to an embodiment of the present invention will be described with reference to the drawings.
In the present embodiment, a case will be described in which the bus control device is applied to a multiprocessor control device that controls a plurality of processors. Further, in the present embodiment, a description will be given assuming that there are two bus control devices.
[0015]
FIG. 1 shows the configuration of the multiprocessor control device according to the present embodiment.
The multiprocessor control device according to the present embodiment includes bus control devices 1 and 2, and processors 51, 51, 53, and 54. The buses 3, 41, and 42 are hierarchized as shown in FIG.
[0016]
The processors 51 to 54 are processing units that perform data processing. The processors 51 and 52 are connected to the bus 41, and the processors 53 and 54 are connected to the bus 42. Each of the processors 51 to 54 includes a cache memory (not shown) for storing data to be transmitted and received, issues access information to each other to request access to necessary data, and sends out the requested data. Or
[0017]
The access information issued by the processors 51 to 54 includes information indicating a time at which the access information is issued, address information for designating data to be accessed, and information indicating the contents of requested access such as data reading and writing. And
[0018]
The bus controllers 1 and 2 are both connected to the bus 3. Further, the bus control device 1 is connected to the bus 41, and the bus control device 2 is connected to the bus 42. The bus control devices 1 and 2 are connected to the plurality of hierarchized buses 3, 41 and 42, and control data access performed between the processors 51 to 54 via the buses 3, 41 and 42. .
[0019]
The bus control device 1 includes a memory 11, a memory control unit 12, a priority identification unit 13, an information storage unit 14, and a response return unit 15.
The memory 11 temporarily stores valid data that can be returned to the processor 51 or 52. The valid data is data that has already been read from the processor 53 or 54 or a memory (not shown) according to the access information requesting the data issued by the processor 51 or 52. The memory 11 stores data registration information indicating whether valid data is stored.
[0020]
The memory control unit 12 writes and reads data to and from the memory 11. The memory control unit 12 obtains access information from the processor 51 or 52, outputs address information included in the access information to the memory 11, and reads stored data registration information. The memory control unit 12 determines whether there is valid data for returning to the processor 51 or 52 based on the read data registration information.
[0021]
If the memory control unit 12 determines that the valid data that can be returned is stored in the memory 11, the memory control unit 12 instructs the memory 11 to output the valid data, and outputs the valid data to the response returning unit 15 from the memory 11. Instruct return of valid data. If the memory control unit 12 determines that valid data is not stored in the memory 11, the memory control unit 12 instructs the information storage unit 14 to register access information. An instruction is given to determine the priority of the transaction processing performed on the issued access information.
[0022]
The priority identifying unit 13 corresponds to a priority setting unit. When the memory control unit 12 instructs to determine the priority of the transaction processing, the priority identifying unit 13 transmits the access information issued by the processor 51 or 52 to the bus 41. And sets the transaction processing priority by referring to the obtained access information.
[0023]
The priority identification unit 13 sets the priority with reference to the information on the issue time of the access information included in the access information issued by the processor 51 or 52 or the information indicating the content of the access.
[0024]
That is, the priority identifying unit 13 determines the elapsed time from the issuance of the access information to the current time from the information on the issuance time of the access information. Then, if a long time has elapsed since the access information was issued, the priority identifying unit 13 increases the priority of the transaction processing corresponding to the access information. In this way, the bus control device 1 prevents a response delay of data access to the access information issued by the processor 51 or 52.
[0025]
In addition, the priority identifying unit 13 determines that the importance of the access content is high for the transaction processing that requires a processing speed, such as reading data from the memory 21 and writing to the memory 21. Further, the priority identifying unit 13 determines that the transaction processing such as outputting data to an I / O device (not shown) whose processing speed is lower than the processing performed by the processor 51 or 52 has a low importance. I do.
[0026]
Upon determining in this way, the priority identifying unit 13 sets a priority based on the level of importance. By setting the priority by the priority identification unit 13 in this manner, the bus control device 1 prevents a response delay of transaction processing with high importance. The priority identification unit 13 notifies the information storage unit 14 of this priority.
[0027]
The information storage unit 14 stores access information from the processor 51 or 52. When the memory control unit 12 instructs registration of the access information, the information storage unit 14 registers the access information from the processor 51 or 52. Stores access information. The information storage unit 14 adds an identification flag for specifying this priority to the address information included in the registered access information based on the priority notified from the priority identification unit 13.
[0028]
When the priority identifying unit 13 notifies the information storing unit 14 that the priority is high, the information storing unit 14 sets the identification flag to “1” (enable). Further, when the priority identifying unit 13 notifies the information storing unit 14 that the priority is low, the information storing unit 14 sets the identification flag to “0” (disable).
[0029]
If valid data necessary for returning data is stored in the memory 21 of the bus control device 2, the information storage unit 14 reads the valid data from the memory 21 to the bus control device 2 via the bus 3. Then, the access information to which the identification flag is added is transferred.
[0030]
The response returning unit 15 corresponds to a response processing unit, and returns valid data output from the memory 11 to the processor 51 or 52 that has issued the data request via the bus 41 in accordance with an instruction from the memory control unit 12. I do.
When the valid data is returned via the bus 3, the response returning unit 15 returns the returned valid data to the processor 51 or 52 that has issued the data via the bus 41.
[0031]
In addition, for example, when the access information is transferred from the bus control device 2 via the bus 3, the response returning unit 15 receives the access information. When receiving the access information from the bus control device 2, the response returning unit 15 refers to the identification flag added to the address information of the received access information. Then, the response returning unit 15 sets the processing order of the transaction processing according to the identification flag, and if the flag value of the identification flag is “1”, advances the processing order of the transaction processing and executes the transaction processing.
[0032]
Similarly to the bus control device 1, the bus control device 2 includes a memory 21, a memory control unit 22, a priority identification unit 23, an information storage unit 24, and a response returning unit 25. The memory 21, the memory control unit 22, the priority identification unit 23, the information storage unit 24, and the response return unit 25 are respectively a memory 11, a memory control unit 12, a priority identification unit 13, an information storage unit 14, and a response return unit 15. It operates similarly to.
[0033]
Next, the operation of the bus control devices 1 and 2 according to the present embodiment will be described.
Here, the description will be made on the assumption that the processor 51 issues access information requesting data, and that if the valid data is not stored in the memory 11, the bus control device 1 transfers the access information to the bus control device 2. I do.
[0034]
The operation when the processor 51 issues the access information will be described based on the flowcharts shown in FIGS. 2 and 3 and the timing chart shown in FIG.
When requesting data, the processor 51 issues access information for requesting data to the bus control device 1 via the bus 41 (step S11).
[0035]
The memory control unit 12 of the bus control device 1 acquires the access information issued by the processor 51 via the bus 41 (Step S12).
The memory control unit 12 outputs the address information included in the acquired access information to the memory 11 (Step S13).
[0036]
The memory control unit 12 reads the data registration information from the memory 11 (Step S14).
The memory control unit 12 determines whether valid data is registered based on the read data registration information (Step S15).
[0037]
When determining that valid data is registered (Yes in step S15), the memory control unit 12 instructs the memory 11 to output valid data (step S16). The memory 11 outputs valid data to the response returning unit 15 according to the instruction (Step S17).
[0038]
The memory control unit 12 instructs the response returning unit 15 to return valid data (step S18).
The response returning unit 15 registers the data output from the memory 11 according to the instruction from the memory control unit 12, and returns valid data to the processor 51 via the bus 41 (Step S19).
[0039]
On the other hand, when it is determined that valid data is not registered (No in step S15), the memory control unit 12 temporarily terminates the access instruction and suspends the process of returning data to the processor 51 (step S20).
[0040]
The memory control unit 12 instructs the information storage unit 14 to register the access information (Step S21).
Further, the memory control unit 12 instructs the priority identification unit 13 to determine the priority of the transaction processing (Step S22).
[0041]
The priority identifying unit 13 determines whether to increase the priority of the access according to the instruction from the memory control unit 12 (Step S23). As described above, the priority identifying unit 13 makes this determination based on the access information issuance time and the access content included in the access information.
[0042]
If it is determined that the priority of the access is not to be increased (No in step S23), the priority identifying unit 13 notifies the information storage unit 14 that the priority of the access is not to be increased (step S24).
[0043]
The information storage unit 14 receives this notification from the priority identification unit 13, sets the flag value of the identification flag to '0', and adds this identification flag to the address information (step S25).
[0044]
On the other hand, when it is determined that the priority of the access is to be increased (Yes in step S23), the priority identifying unit 13 notifies the information storage unit 14 that the priority of the access is to be increased (step S26). .
[0045]
The information storage unit 14 receives this notification from the priority identification unit 13, sets “1” to the flag value of the identification flag, and adds the identification flag to the address information (step S27).
The information storage unit 14 registers the access information added with the identification flag according to the instruction from the memory control unit 12 (Step S28).
[0046]
The information storage unit 14 sends out access information to which the identification flag has been added to the bus 3 in order to read valid data from the memory 21 of the bus control device 2 (Step S29).
[0047]
Next, an operation when the bus control device 2 receives the access information transmitted by the bus control device 1 will be described based on a flowchart shown in FIG.
The response returning unit 25 of the bus control device 2 receives the access information transmitted by the bus control device 1 via the bus 3 (Step S31).
[0048]
The response returning unit 25 determines whether or not the valid data to be returned has been acquired (Step S32).
When obtaining the valid data to be returned from the memory 21 or the processors 53 and 54 (Yes in step S32), the response returning unit 25 returns the obtained valid data (step S33). When the response returning unit 25 returns the valid data, the bus control device 2 ends this processing.
[0049]
On the other hand, if the response returning unit 25 determines that the valid data to be returned has not yet been acquired (No in step S32), the response returning unit 25 refers to the identification flag added to the address information of the access information. (Step S34).
[0050]
The response returning unit 25 determines whether to increase the processing order of the transaction processing corresponding to the access based on the flag value of the referred identification flag (step S35).
[0051]
When the flag value of the identification flag is “1” (enabled) (Yes in step S35), the response returning unit 25 determines that the transaction process corresponding to the access is to be preferentially processed. In this case, the response returning unit 25 moves up the processing order of the transaction processing of the access even if there is the suspended access information (step S36).
[0052]
On the other hand, when the flag value of the identification flag is “0” (disabled) (No in step S35), the response returning unit 25 determines that the priority processing of the access is not performed. In this case, the response returning unit 25 performs a transaction process in the order of receiving the access information.
[0053]
Then, when the valid data corresponding to the access information is obtained (step S37), the obtained valid data is transferred to the bus control device 1, which is the transmission source of the access information (step S38).
[0054]
Next, the operation of the bus control device 1 when valid data is returned in response to the transmitted access information will be described based on the flowchart shown in FIG. 6 and the timing chart shown in FIG.
The response returning unit 15 of the bus control device 1 acquires the valid data returned in response to the transmitted access information (Step S41).
[0055]
The response returning unit 15 refers to the access information registered in the information storage unit 14 (Step S42).
The response returning unit 15 determines whether the acquired data is valid data requested by the processor 51 based on the access information referred to (Step S43).
[0056]
If the acquired data is valid data requested by the processor 51 (Yes in step S43), the response returning unit 15 returns the acquired data to the data requesting processor 51 as valid data of the processor 51. (Step S44).
[0057]
On the other hand, if the acquired data is not valid data requested by the processor 51 (No in step S43), the response returning unit 15 transfers the acquired data to another bus control device (step S45).
[0058]
As described above, according to the present embodiment, if valid data is not stored in the memory 11, priority is set in the access information, and “1” is set in the identification flag for an access with a high priority. Set to transfer access information to different bus controllers.
[0059]
Therefore, even when the traffic on the common bus is high and there are many pending transactions in the bus control device, it is possible to quickly obtain valid data for data access, and to shorten the response time for returning data to data access.
[0060]
In carrying out the present invention, various modes are conceivable, and the present invention is not limited to the above embodiments.
For example, in the above embodiment, the case where the number of processors is four has been described, but the number of processors is not limited to this. Further, the number of bus controllers is not limited to two, but may be three or more.
[0061]
In the above embodiment, the access information is issued to the bus control device 1 and the transaction priority control process in the bus control device 2 that has received the access information has been described. However, the above embodiment can be similarly applied to a case where access information is issued to the bus control device 2 and transferred to the bus control device 1.
[0062]
The data access is not limited to the data request, but also includes data writing and the like. In the present embodiment, the identification flag is used as the identification information. However, the identification information can be composed of several bits of data, and the priority can be set in several stages.
[0063]
【The invention's effect】
As described above, according to the present invention, it is possible to prevent a data access response delay.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a multiprocessor control device according to an embodiment of the present invention.
FIG. 2 is a flowchart showing a process (1) performed by the bus control device of FIG. 1 when issuing access information.
FIG. 3 is a flowchart showing a process (2) performed by the bus control device of FIG. 1 when issuing access information.
FIG. 4 is a timing chart showing a process performed by the bus control device of FIG. 1 when issuing access information.
FIG. 5 is a flowchart showing a process of receiving access information performed by the bus control device of FIG. 1;
FIG. 6 is a flowchart showing a process of returning valid data performed by the bus control device of FIG. 1;
FIG. 7 is a timing chart showing a process of returning valid data performed by the bus control device of FIG. 1;
[Explanation of symbols]
1, 2 Bus control device 3 Bus 11, 21 Memory 12, 22 Memory control unit 13, 23 Priority identification unit 14, 24 Information storage unit 15, 25 Response return unit 41, 42 Bus 51-54 Processor

Claims

複数のバスに接続されて、前記複数のバスにそれぞれ接続される処理部から処理部へのデータアクセスを制御するバス制御装置において、
データへのアクセスを要求するために前記処理部から発行されたアクセス情報を前記バスを介して取得し、前記取得したアクセス情報を参照し、異なる処理部のデータに前記バスを介してアクセスするときに前記アクセス情報に対して行われるトランザクション処理の優先度を設定する優先度設定部と、
前記優先度設定部が設定した優先度を識別するための識別情報を前記アクセス情報に付加して当該アクセス情報を格納するとともに、前記識別情報が付加されたアクセス情報を前記バスに送出する情報格納部と、を備えた、
ことを特徴とするバス制御装置。In a bus control device connected to a plurality of buses and controlling data access to a processing unit from a processing unit connected to each of the plurality of buses,
When acquiring access information issued from the processing unit for requesting access to data via the bus, referring to the acquired access information, and accessing data of a different processing unit via the bus. A priority setting unit that sets a priority of a transaction process performed on the access information;
Information storage for adding identification information for identifying the priority set by the priority setting unit to the access information and storing the access information, and transmitting the access information with the identification information added to the bus With a part,
A bus control device, characterized in that:

前記処理部から発行されたアクセス情報は、当該アクセス情報の発行時刻の情報を含み、
前記優先度設定部は、前記アクセス情報として当該情報の発行時刻を参照し、前記アクセス情報の発行時刻から現時刻までの経過時間が長いほど、前記トランザクション処理が早く実行されるように前記優先度を設定し、前記設定した優先度を指定するための識別情報を前記アクセス情報に付加するように構成された、
ことを特徴とする請求項１に記載のバス制御装置。The access information issued from the processing unit includes information on the issue time of the access information,
The priority setting unit refers to the issue time of the information as the access information, and sets the priority such that the longer the elapsed time from the issue time of the access information to the current time, the earlier the transaction process is executed. Is configured to add identification information for specifying the set priority to the access information,
The bus control device according to claim 1, wherein:

前記優先度設定部は、前記アクセス情報として前記要求するアクセスの内容を参照し、前記アクセス内容の重要度が高いほど、前記トランザクション処理が早く実行されるように前記優先度を設定し、前記設定した優先度を指定するための識別情報を前記アクセス情報に付加するように構成された、
ことを特徴とする請求項１又は２に記載のバス制御装置。The priority setting unit refers to the content of the requested access as the access information, and sets the priority such that the higher the importance of the access content is, the earlier the transaction process is executed. Configured to add identification information for specifying the priority to the access information,
The bus control device according to claim 1 or 2, wherein:

前記識別情報が付加されたアクセス情報を前記バスを介して取得したときは、前記アクセス情報に付加されている識別情報を参照して前記優先度を識別し、識別した優先度に従ってトランザクション処理の処理順を設定し、設定した処理順に従って前記トランザクション処理を実行する応答処理部を備えた、
ことを特徴とする請求項１乃至３のいずれか１項に記載のバス制御装置。When the access information to which the identification information is added is obtained via the bus, the priority is identified by referring to the identification information added to the access information, and the transaction processing is performed according to the identified priority. A response processing unit that sets the order and executes the transaction processing according to the set processing order;
The bus control device according to any one of claims 1 to 3, wherein:

前記応答処理部は、前記アクセス情報に付加されている識別情報に基づいて識別した優先度が、保留しているトランザクション処理の優先度よりも高ければ、前記取得したアクセス情報に対応するトランザクション処理の処理順を繰り上げて前記トランザクション処理を実行するように構成されたものである、
ことを特徴とする請求項４に記載のバス制御装置。The response processing unit, if the priority identified based on the identification information added to the access information is higher than the priority of the pending transaction processing, the transaction processing corresponding to the acquired access information It is configured to advance the processing order and execute the transaction processing.
The bus control device according to claim 4, wherein:

複数のバスに接続されて、前記複数のバスにそれぞれ接続される処理部から処理部へのデータアクセスを制御するバス制御装置のデータアクセス制御方法であって、
前記データのアクセス要求元から発行されたアクセス情報を前記バスを介して取得するステップと、
前記取得したアクセス情報を参照して、異なる処理部のデータに前記バスを介してアクセスするときに前記アクセス情報に対して行われるトランザクション処理の優先度を設定するステップと、
前記設定した優先度を指定するための識別情報を前記アクセス情報に付加するステップと、
前記識別情報が付加されたアクセス情報を前記バスに送出するステップと、を備えた、
ことを特徴とするバス制御装置のデータアクセス制御方法。A data access control method of a bus control device connected to a plurality of buses and controlling data access from a processing unit connected to the plurality of buses to the processing unit,
Obtaining via the bus access information issued from the access request source of the data,
Referring to the acquired access information, setting a priority of a transaction process performed on the access information when accessing data of a different processing unit via the bus;
Adding identification information for specifying the set priority to the access information,
Transmitting the access information to which the identification information has been added to the bus.
A data access control method for a bus control device, comprising: